KR20180003018A - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

도전성 배선의 단선을 방지하여 수율과 신뢰성이 향상된 반도체 장치가 제공된다. 상기 반도체 장치는 제1 방향으로 연장되는 제1 배선 패턴으로, 도전성 배선이 형성된 배선 영역과 도전성 배선이 형성되지 않은 절단 영역을 포함하는 제1 배선 패턴, 제1 방향으로 연장되고, 제1 배선 패턴으로부터 제1 방향과 교차하는 제2 방향으로 이격된 제2 배선 패턴으로, 배선 영역과 절단 영역 경계의 일측에 배치되는 단선 영역을 포함하는 제2 배선 패턴, 및 단선 영역으로부터 제1 및 제2 방향과 교차하는 제3 방향으로 연장되는 제1 스터드를 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 좀 더 구체적으로, 구리 배선을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
전자기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라, 반도체 칩의 고집적화 및 저전력화가 요구되고 있다.
반도체 소자의 고집적화 및 저전력화의 요구에 대응하기 위해, 구리 배선 공정에 저유전율 유전막(low-k dielectric)을 이용하는 연구가 활발히 이루어지고 있다.
구리 배선 공정에 듀얼 다마신(dual damascene) 기술을 적용함에 따라, 구리 배선의 단선(open), 비아(via) 또는 구리 배선의 공극(void) 발생과 같은 결함이 나타나고 있다. 이러한 문제들은 궁극적으로 소자의 수율과 신뢰성을 좌우하는 요인으로 작용하고 있다.
본 발명이 해결하고자 하는 기술적 과제는 도전성 배선의 단선을 방지하여 수율과 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 도전성 배선의 단선을 방지하여 수율과 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 방향으로 연장되는 제1 배선 패턴으로, 도전성 배선이 형성된 배선 영역과 도전성 배선이 형성되지 않은 절단 영역을 포함하는 제1 배선 패턴, 제1 방향으로 연장되고, 제1 배선 패턴으로부터 제1 방향과 교차하는 제2 방향으로 이격된 제2 배선 패턴으로, 배선 영역과 절단 영역 경계의 일측에 배치되는 단선 영역을 포함하는 제2 배선 패턴, 및 단선 영역으로부터 제1 및 제2 방향과 교차하는 제3 방향으로 연장되는 제1 스터드를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 층간 절연막, 제1 층간 절연막 내에서 제1 방향으로 연장되는 제1 배선 패턴으로, 도전성 배선이 형성된 배선 영역과 도전성 배선이 형성되지 않은 절단 영역을 포함하는 제1 배선 패턴, 제1 층간 절연막 내에서 제1 방향으로 연장되고, 제1 배선 패턴으로부터 제1 방향과 교차하는 제2 방향으로 이격된 제2 배선 패턴으로, 배선 영역과 절단 영역이 만나는 부분의 일측에 배치되는 단선 영역을 포함하는 제2 배선 패턴, 단선 영역으로부터 제1 방향으로의 양측에 이격되어 형성되는 제2 및 제3 스터드로, 제2 배선 패턴으로부터 제1 및 제2 방향과 교차하는 제3 방향으로 연장되는 제2 및 제3 스터드, 및 제2 및 제3 스터드를 연결하는 브리지를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 기판 상에 층간 절연막을 형성하고, 층간 절연막에 리세스를 형성하고, 층간 절연막에 제1 방향으로 연장되는 제1 트렌치 패턴과, 제1 방향으로 연장되고 리세스와 연결되는 제2 트렌치 패턴을 형성하고, 리세스와 제1 및 제2 트렌치 패턴을 도전성 물질로 매립하여, 리세스에 제1 스터드를 형성하고, 제1 트렌치 패턴에 제1 배선 패턴을 형성하고, 제2 트렌치 패턴에 제2 배선 패턴을 형성하는 것을 포함하고, 제1 배선 패턴은 도전성 배선이 형성된 배선 영역과 도전성 배선이 형성되지 않은 절단 영역을 포함하고, 제1 스터드는 배선 영역과 절단 영역의 경계의 일측에 배치된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 도 1의 A - A'를 따라서 절단한 단면도이다.
도 3은 도 1의 B - B'를 따라서 절단한 단면도이다.
도 4는 배선 패턴에서 단선 영역을 설명하기 위한 도면이다.
도 5는 도 4의 A - A'를 따라서 절단한 단면도이다.
도 6은 도 4의 B - B'를 따라서 절단한 단면도이다.
도 7a 내지 도 7d는 배선 패턴에서 단선 영역을 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 도 8의 A - A'를 따라서 절단한 단면도이다.
도 10은 도 8의 B - B'를 따라서 절단한 단면도이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 도 11의 A - A'를 따라서 절단한 단면도이다.
도 13은 도 11의 B - B'를 따라서 절단한 단면도이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 도 14의 A - A'를 따라서 절단한 단면도이다.
도 16은 도 14의 B - B'를 따라서 절단한 단면도이다.
도 17a 내지 도 19a는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 17b 내지 도 19b는 각각 도 17a 내지 도 19a의 A - A'를 따라서 절단한 단면도이다.
도 20 내지 도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
이하에서, 도 1 내지 도 3을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2는 도 1의 A - A'를 따라서 절단한 단면도이다. 도 3은 도 1의 B - B'를 따라서 절단한 단면도이다.
도 1 내지 도 3을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(1)는 제1 층간 절연막(110)과, 제1 배선 패턴(120)과, 제2 배선 패턴(130)과, 제1 스터드(500)를 포함할 수 있다.
제1 층간 절연막(110)은 기판(100) 상에 형성될 수 있다. 제1 층간 절연막(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 제1 층간 절연막(110)은 배선 사이의 커플링 현상을 경감시키기 위해 저유전율 물질을 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bisbenzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 예시적으로, 이하에서 기판(100)은 실리콘 기판이다. 또한, 기판(100)은 실리콘 기판 상에 절연막이 형성된 형태일 수도 있다.
제1 배선 패턴(120)은 제1 층간 절연막(110) 내에서 제1 방향(Y)으로 연장되고, 배선 영역(121) 및 절단 영역(122)을 포함할 수 있다. 배선 영역(121)은 제1 배선 패턴(120)에서 도전성 배선이 형성된 영역이고, 절단 영역(122)은 제1 배선 패턴(120)에서 도전성 배선이 형성되지 않은 영역이다. 배선 영역(121)은 제1 층간 절연막(110) 내에서 상부 표면이 노출되도록 매립된 복수 개의 도전성 배선을 포함할 수 있고, 이러한 복수 개의 도전성 배선의 말단은 실질적으로 동일 선 상에 배치될 수 있다. 도전성 배선은 배리어막을 더 포함할 수 있다.
배선 영역(121)은 금속 배선 또는 컨택 등일 수 있고, 트랜지스터의 게이트 전극, 트랜지스터의 소오스/드레인, 또는 다이오드 등일 수도 있지만, 이에 제한되는 것은 아니다.
제2 배선 패턴(130)은 제1 층간 절연막(110) 내에서 제1 방향(Y)으로 연장되고, 제1 배선 패턴(120)으로부터 제1 방향(Y)과 교차하는 제2 방향(X)으로 이격되어 형성될 수 있다. 제2 배선 패턴(130)은 제1 층간 절연막(110) 내에서 상부 표면이 노출되도록 매립된 도전성 배선을 포함할 수 있다. 도전성 배선은 배리어막을 더 포함할 수 있다. 제2 배선 패턴(130)의 제2 방향(X)으로의 폭(W2)은 제1 배선 패턴(120)의 제2 방향(X)으로의 폭(W1)과 실질적으로 동일할 수 있다.
제2 배선 패턴(130)은 제1 배선 패턴(120)의 배선 영역(121)과 제1 배선 패턴(120)의 절단 영역(122) 경계의 일측에 배치되는 단선 영역(O)을 포함할 수 있다. 다시 말하면, 단선 영역(O)은 배선 영역(121)과 절단 영역(122)의 경계로부터 제2 방향(X)으로의 일측에 배치되는 영역일 수 있다. 단선 영역(O)에 관해서는, 도 4 내지 도 7d에 대한 설명에서 자세히 설명한다. 본 발명의 몇몇 실시예에 따른 반도체 장치(1)에서, 도전성 배선은 단선 영역(O)에 배치되지 않을 수 있다.
제1 스터드(500)는 제2 배선 패턴(130)의 단선 영역(O)으로부터 제1 및 제2 방향(X)과 교차하는 제3 방향(Z)으로 연장되어 형성될 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치(1)에서, 제1 스터드(500)는 단선 영역(O)의 내부로부터 아래로 연장되어 형성될 수 있다. 구체적으로, 제1 스터드(500)의 상면은 제2 배선 패턴(130)의 상면과 동일 평면에 형성되고, 제1 스터드(500)의 바닥면은 제2 배선 패턴(130)의 바닥면보다 낮게 형성될 수 있다. 즉, 제2 배선 패턴(130)의 도전성 배선은 제1 스터드(500)로부터 제1 방향(X)으로의 양측에 접하여 연장될 수 있다.
한편, 제1 스터드(500)의 상면의 제2 방향(X)으로의 폭(W3)은 제2 배선 패턴(130)의 상면의 제2 방향(X)으로의 폭(W2)보다 크게 형성될 수 있다. 도 1 내지 도 3에서, 제1 스터드(500)는 사각 기둥인 것으로 도시하였으나, 이에 한정되는 것은 아니고, 원기둥 등 다른 형상을 포함할 수 있다.
제1 스터드(500)는 배리어막을 더 포함할 수 있고, 도전성 배선과 동일한 물질로 형성될 수 있으나, 이에 제한되지 않는다.
도 4 내지 도 6을 참조하여, 제2 배선 패턴(130)의 단선 영역(O)에 대해서 설명한다. 설명의 편의상, 도1 내지 도 3을 이용하여 설명한 실시예와 중복되는 부분은 간략히 설명하거나 생략한다.
도 4는 배선 패턴에서 단선 영역을 설명하기 위한 도면이다. 도 5는 도 4의 A - A'를 따라서 절단한 단면도이다. 도 6은 도 4의 B - B'를 따라서 절단한 단면도이다.
도 4 내지 도 6을 참고하면, 반도체 장치는 제1 층간 절연막(110)과, 제1 배선 패턴(120)과, 제2 배선 패턴(131)을 포함할 수 있다.
반도체 장치는 단선 영역(O) 내부에서 제2 배선 패턴(131)의 도전성 배선이 가늘어지는 형상을 가질 수 있다. 반도체 장치는 단선 영역(O) 내부에서 제2 배선 패턴(131)의 도전성 배선이 끊어지는 형상을 가질 수도 있다. 예를 들어, 배선 폭이 39nm인 반도체 장치에서, 절단 영역(122)의 길이(d1)가 500nm 이상인 반도체 장치는 단선 영역(O) 내부에서 제2 배선 패턴(131)의 도전성 배선이 가늘어지거나 끊어지는 형상을 가질 수 있다.
반도체 장치의 배선 패턴을 형성하기 위해 구리(Cu)를 이용한 배선이 활발히 사용되고 있고, 특히 듀얼 다마신 공정(dual damascene process)이 적용되고 있다. 그런데, 디자인 룰이 작아짐에 따라, 듀얼 다마신 공정 시, 제1 배선 패턴(120) 및 제2 배선 패턴(131)이 매립되는 제1 트렌치 패턴(T1) 및 제2 트렌치 패턴(T2)를 형성하는 단계에서, 단선 영역(O) 내부에 있는 제2 트렌치 패턴(T2)의 영역이 좁고 얕게 형성되는 현상이 발생한다. 이는 식각 공정에서 발생하는 로딩 효과(loading effect)에 기인하는 것으로 알려져 있다. 결과적으로, 단선 영역(O) 내부에서 제2 배선 패턴(131)의 도전성 배선이 가늘어지거나 끊어져 배선의 단선(open)이 쉽게 발생할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치(1)는 위와 같이 좁고 얕게 형성될 위험이 있는 제2 트렌치 패턴(T2)의 영역에 제1 스터드가 매립될 공간을 충분히 확보하여, 로딩 효과가 발생하더라도 제1 스터드를 통해 배선의 전기적 연결이 이어질 수 있도록 한다. 즉, 본 발명의 몇몇 실시예에 따른 반도체 장치(1)는 제2 배선 패턴(131)이 가늘어지거나 끊어질 위험이 있는 영역에 제1 스터드(500)를 형성함으로써 도전성 배선의 단선을 방지하여 수율과 신뢰성이 향상된 반도체 장치를 제공한다.
도 7a 내지 7d를 참조하여, 다른 반도체 장치의 제2 배선 패턴(130)의 단선 영역(Oa 내지 Od)에 대해서 설명한다. 설명의 편의상, 도1 내지 도 6을 이용하여 설명한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 7a 내지 도 7d는 배선 패턴에서 단선 영역을 설명하기 위한 도면이다.
도 7a를 참고하면, 반도체 장치는 제1 층간 절연막(110)과, 제1 배선 영역(121a)과, 제2 배선 영역(121b)과, 절단 영역(122a)과, 제2 배선 패턴(132)을 포함할 수 있다.
절단 영역(122a)은 제1 배선 영역(121a) 및 제2 배선 영역(121b) 사이에 형성될 수 있다.
제2 배선 패턴(132)은 제1 배선 영역(121a)과 절단 영역(122a)의 경계 및 제2 배선 영역(121b)과 절단 영역(122a)의 경계의 일측에 배치되는 단선 영역(Oa)을 포함할 수 있다.
앞서 설명한 것과 같이, 단선 영역(Oa) 내부에서 제2 배선 패턴(132)은 가늘어지거나 끊어질 수 있다. 예를 들어, 배선 폭이 39nm인 반도체 장치에서, 절단 영역(122a)의 길이(d2)가 500nm 이상인 반도체 장치는 단선 영역(Oa) 내부에서 제2 배선 패턴(132)이 가늘어지거나 끊어지는 형상을 가질 수 있다.
도 7b를 참고하면, 반도체 장치는 제1 층간 절연막(110)과, 제1 배선 영역(121c)과, 제2 배선 영역(121d)과, 제1 절단 영역(122b)과, 제2 절단 영역(122c)과, 제2 배선 패턴(133)을 포함할 수 있다.
제2 배선 패턴(133)은 제1 배선 영역(121c) 및 제2 배선 영역(121d) 사이와 제1 절단 영역(122b) 및 제2 절단 영역(122c) 사이에 형성될 수 있다. 이 때, 제1 배선 영역(121c) 및 제1 절단 영역(122b)은 제2 배선 패턴(133)을 기준으로 제2 배선 영역(121d) 및 제2 절단 영역(122c)과 각각 같은 방향에 배치될 수 있다.
제2 배선 패턴(133)은 제1 배선 영역(121c)과 제1 절단 영역(122b)의 경계 및 제2 배선 영역(121d)과 제2 절단 영역(122c)의 경계의 일측에 배치되는 단선 영역(Ob)을 포함할 수 있다.
앞서 설명한 것과 같이, 단선 영역(Ob) 내부에서 제2 배선 패턴(133)은 가늘어지거나 끊어질 수 있다. 예를 들어, 배선 폭이 39nm인 반도체 장치에서, 제1 절단 영역(122b)의 길이(d3) 및 제2 절단 영역(122c)의 길이(d4)가 117nm 이상인 반도체 장치는 단선 영역(Ob) 내부에서 제2 배선 패턴(133)이 가늘어지거나 끊어지는 형상을 가질 수 있다.
도 7c를 참고하면, 반도체 장치는 제1 층간 절연막(110)과, 제1 배선 영역(121e)과, 제2 배선 영역(121f)과, 제1 절단 영역(122d)과, 제2 절단 영역(122e)과, 제2 배선 패턴(134)을 포함할 수 있다.
제2 배선 패턴(134)은 제1 배선 영역(121e) 및 제2 배선 영역(121f) 사이와 제1 절단 영역(122d) 및 제2 절단 영역(122e) 사이에 형성될 수 있다. 이 때, 제1 배선 영역(121e) 및 제1 절단 영역(122d)은 제2 배선 패턴(134)을 기준으로 제2 배선 영역(121f) 및 제2 절단 영역(122e)과 각각 대각선 방향으로 배치될 수 있다.
제2 배선 패턴(134)은 제1 배선 영역(121e)과 제1 절단 영역(122d)의 경계 및 제2 배선 영역(121f)과 제2 절단 영역(122e)의 경계의 일측에 배치되는 단선 영역(Oc)을 포함할 수 있다.
앞서 설명한 것과 같이, 단선 영역(Oc) 내부에서 제2 배선 패턴(134)은 가늘어지거나 끊어질 수 있다. 예를 들어, 배선 폭이 39nm인 반도체 장치에서, 제1 절단 영역(122d)의 길이(d5) 및 제2 절단 영역(122e)의 길이(d6)가 117nm 이상인 반도체 장치는 단선 영역(Oc) 내부에서 제2 배선 패턴(134)이 가늘어지거나 끊어지는 형상을 가질 수 있다.
도 7d를 참고하면, 반도체 장치는 제1 층간 절연막(110)과, 제1 배선 영역(121g)과, 제2 배선 영역(121h)과, 제1 절단 영역(122f)과, 제2 절단 영역(122g)과, 제2 배선 패턴(135)을 포함할 수 있다.
제2 배선 패턴(135)은 제1 배선 영역(121g) 및 제2 배선 영역(121h) 사이와 제1 절단 영역(122f) 및 제2 절단 영역(122g) 사이에 형성될 수 있다. 이 때, 제1 배선 영역(121g) 및 제1 절단 영역(122f)은 제2 배선 패턴(135)을 기준으로 제2 배선 영역(121h) 및 제2 절단 영역(122g)과 각각 같은 방향에 배치될 수 있다.
제2 배선 패턴(135)은 제1 배선 영역(121g)과 제1 절단 영역(122f)의 경계 및 제2 배선 영역(121h)과 제2 절단 영역(122g)의 경계의 일측에 배치되는 단선 영역(Od)을 포함할 수 있다.
제2 배선 패턴(135)은 제1 방향(Y)으로 연장되는 홀수 개의 도전성 배선을 포함할 수 있다. 도전성 배선(135a)은 홀수 개의 도전성 배선 중 가운데에 배치될 수 있고, 나머지 도전성 배선(135b, 135c)은 도전성 배선(135a)의 제2 방향(X)으로의 양측에 이격되어 형성될 수 있다. 예를 들어, 도 7d에서, 제2 배선 패턴(135)은 3개의 도전성 배선을 갖는 것으로 도시하였다. 이 때, 단선 영역(Od)은 가운데 도전성 배선(135a)에 배치될 수 있다.
앞서 설명한 것과 같이, 단선 영역(Od) 내부에서 제2 배선 패턴(135)은 가늘어지거나 끊어질 수 있다. 예를 들어, 배선 폭이 39nm인 반도체 장치에서, 제1 절단 영역(122f)의 길이(d7) 및 제2 절단 영역(122g)의 길이(d8)가 117nm 이상인 반도체 장치는 단선 영역(Od) 내부에서 제2 배선 패턴(135)이 가늘어지거나 끊어지는 형상을 가질 수 있다.
도 8 내지 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의상, 도1 내지 도6을 이용하여 설명한 실시예와 중복되는 부분은 간략히 설명하거나 생략한다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 9는 도 8의 A - A'를 따라서 절단한 단면도이다. 도 10은 도 8의 B - B'를 따라서 절단한 단면도이다.
도 8 내지 도 10을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(2)는 제1 스터드(510) 및 제2 층간 절연막(210)을 더 포함할 수 있다.
앞서 설명한 것처럼, 단선 영역(O) 내부에서 제2 배선 패턴(130)의 도전성 배선은 가늘어지거나 끊어지는 형상을 가질 수 있다.
제2 층간 절연막(210)은 제1 층간 절연막(110), 제1 배선 패턴(120), 및 제2 배선 패턴(130) 상에 형성될 수 있다. 제2 층간 절연막(210)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 제2 층간 절연막(210)은 배선 사이의 커플링 현상을 경감시키기 위해 저유전율 물질을 포함할 수 있다.
제1 스터드(510)는 제2 배선 패턴(130)의 단선 영역(O)으로부터 제3 방향(Z)으로 연장되어 형성될 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치(2)에서, 제1 스터드(510)는 단선 영역(O)으로부터 위로 연장되어 형성될 수 있다. 구체적으로, 제1 스터드(510)의 상면은 제2 배선 패턴(130)의 상면보다 높게 형성되고, 제1 스터드(510)의 바닥면은 제2 배선 패턴(130)의 상면과 동일 평면에 형성될 수 있다. 이 때, 제1 스터드(510)는 제2 층간 절연막(210) 내에 형성될 수 있고, 제1 스터드(510)의 상면은 제2 층간 절연막(210)의 상면과 동일 평면에 형성될 수 있다.
한편, 제1 스터드(510)의 바닥면의 제2 방향(X)으로의 폭은 제2 배선 패턴(130)의 상면의 제2 방향(X)으로의 폭보다 크게 형성될 수 있다. 도 8 내지 도 10에서, 제1 스터드(510)는 사각 기둥인 것으로 도시하였으나, 이에 한정되는 것은 아니고, 원기둥 등 다른 형상을 포함할 수 있다.
제1 스터드(510)는 배리어막을 더 포함할 수 있고, 도전성 배선과 동일한 물질로 형성될 수 있으나, 이에 제한되지 않는다.
이에 따라, 본 발명의 몇몇 실시예에 따른 반도체 장치(2)는 가늘어지거나 끊어질 위험이 있는 제2 배선 패턴(130) 상에 제1 스터드(510)를 형성함으로써 제2 배선 패턴(130)에 단선(open)이 발생하더라도 제1 스터드(510)를 통한 전기적 연결 통로를 확보한다. 즉, 본 발명의 몇몇 실시예에 따른 반도체 장치(2)는 제1 스터드(510)를 형성함으로써 도전성 배선의 단선을 방지하여 수율과 신뢰성이 향상된 반도체 장치를 제공한다.
도 11 내지 도 13을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의상, 도1 내지 도6을 이용하여 설명한 실시예와 중복되는 부분은 간략히 설명하거나 생략한다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 12는 도 11의 A - A'를 따라서 절단한 단면도이다. 도 13은 도 11의 B - B'를 따라서 절단한 단면도이다.
도 11 내지 도 13을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(3)는 제2 층간 절연막(210), 제2 스터드(520), 제3 스터드(530), 및 브리지(600)를 더 포함할 수 있다.
앞서 설명한 것처럼, 단선 영역(O) 내부에서 제2 배선 패턴(130)의 도전성 배선은 가늘어지거나 끊어지는 형상을 가질 수 있다.
제2 층간 절연막(210)은 기판(100)과 제1 층간 절연막(110) 사이에 형성될 수 있다. 제2 층간 절연막(210)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 제2 층간 절연막(210)은 배선 사이의 커플링 현상을 경감시키기 위해 저유전율 물질을 포함할 수 있다.
제2 스터드(520) 및 제3 스터드(530)는 제2 배선 패턴(130)의 단선 영역(O)으로부터 제1 방향(Y)으로의 양측에 이격되어 형성되고, 제2 배선 패턴(130)으로부터 제3 방향(Z)으로 연장되어 형성될 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치(3)에서, 제2 스터드(520) 및 제3 스터드(530)는 제2 배선 패턴(130)의 상면으로부터 아래로 연장되어 형성될 수 있다. 구체적으로, 제2 스터드(520) 및 제3 스터드(530)의 상면은 제2 배선 패턴(130)의 상면과 동일 평면에 형성되고, 제2 스터드(520) 및 제3 스터드(530)의 바닥면은 제2 배선 패턴(130)의 바닥면보다 낮게 형성될 수 있다. 이 때, 제2 스터드(520) 및 제3 스터드(530)의 바닥면은 제1 층간 절연막(110)의 바닥면과 동일 평면에 형성될 수 있다. 즉, 제2 배선 패턴(130)의 도전성 배선은 제2 스터드(520) 및 제3 스터드(530)의 양측에 접하여 연장될 수 있다.
한편, 제2 스터드(520) 및 제3 스터드(530)의 상면의 제2 방향(X)으로의 폭(W4)은 제2 배선 패턴(130)의 상면의 제2 방향(X)으로의 폭보다 크게 형성될 수 있다. 도 11 내지 도 13에서, 제2 스터드(520) 및 제3 스터드(530)는 사각 기둥인 것으로 도시하였으나, 이에 한정되는 것은 아니고, 원기둥 등 다른 형상을 포함할 수 있다.
제2 스터드(520) 및 제3 스터드(530)는 배리어막을 더 포함할 수 있고, 도전성 배선과 동일한 물질로 형성될 수 있으나, 이에 제한되지 않는다.
브리지(600)는 제2 스터드(520) 및 제3 스터드(530)를 연결할 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치(3)에서, 브리지(600)는 제2 층간 절연막(210) 내에서 제1 방향(Y)으로 연장되고, 브리지(600)의 상면은 제1 층간 절연막(110)의 바닥면, 제2 스터드(520) 및 제3 스터드(530)의 바닥면과 동일 평면에 형성될 수 있다. 브리지(600)의 형상은 직육면체인 것으로 도시하였으나, 이에 한정되는 것은 아니다. 브리지(600)의 제1 방향(Y)으로의 길이(L2)는 제2 스터드(520) 및 제3 스터드(530)가 이격된 거리(L1)보다 길 수 있고, 브리지(600)의 제2 방향(X)으로의 폭(W4)은 제1 배선 패턴 및 제2 배선 패턴(130)의 제2 방향(X)으로의 폭과 실질적으로 동일할 수 있으나, 제2 스터드(520), 제3 스터드(530), 및 브리지(600)의 형상에 따라 달라질 수 있다. 브리지(600)는 제2 층간 절연막(210) 내에 형성되는 더미(dummy) 배선 패턴일 수도 있다.
브리지(600)는 배리어막을 더 포함할 수 있고, 도전성 배선과 동일한 물질로 형성될 수 있으나, 이에 제한되지 않는다.
이에 따라, 본 발명의 몇몇 실시예에 따른 반도체 장치(3)는 가늘어지거나 끊어질 위험이 있는 제2 배선 패턴(130)의 영역 주위로 제2 스터드(520), 제3 스터드(530), 및 브리지(600)를 형성하고 이를 서로 연결함으로써 제2 배선 패턴(130)에 단선(open)이 발생하더라도 전기적 연결 통로를 확보한다. 즉, 본 발명의 몇몇 실시예에 따른 반도체 장치(3)는 제2 스터드(520), 제3 스터드(530), 및 브리지(600)를 형성함으로써 도전성 배선의 단선을 방지하여 수율과 신뢰성이 향상된 반도체 장치를 제공한다.
도 14 내지 도 16을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의상, 도1 내지 도6을 이용하여 설명한 실시예와 중복되는 부분은 간략히 설명하거나 생략한다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 15는 도 14의 A - A'를 따라서 절단한 단면도이다. 도 16은 도 14의 B - B'를 따라서 절단한 단면도이다.
도 14 내지 도 16을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(4)는 제3 층간 절연막(310), 제2 스터드(540), 제3 스터드(550), 및 브리지(610)를 더 포함할 수 있다.
앞서 설명한 것처럼, 단선 영역(O) 내부에서 제2 배선 패턴(130)의 도전성 배선은 가늘어지거나 끊어지는 형상을 가질 수 있다.
제3 층간 절연막(310)은 제1 층간 절연막(110), 제1 배선 패턴(120), 및 제2 배선 패턴(130) 상에 형성될 수 있다. 제3 층간 절연막(310)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 제3 층간 절연막(310)은 배선 사이의 커플링 현상을 경감시키기 위해 저유전율 물질을 포함할 수 있다.
제2 스터드(540) 및 제3 스터드(550)는 제2 배선 패턴(130)의 단선 영역(O)으로부터 제1 방향(Y)으로의 양측에 이격되어 형성되고, 제2 배선 패턴(130)으로부터 제3 방향(Z)으로 연장되어 형성될 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치(4)에서, 제2 스터드(540) 및 제3 스터드(550)는 제2 배선 패턴(130)으로부터 위로 연장되어 형성될 수 있다. 구체적으로, 제2 스터드(540) 및 제3 스터드(550)의 상면은 제2 배선 패턴(130)의 상면보다 높게 형성되고, 제2 스터드(540) 및 제3 스터드(550)의 바닥면은 제2 배선 패턴(130)의 상면과 동일 평면에 형성될 수 있다. 이 때, 제2 스터드(540) 및 제3 스터드(550)의 상면은 제3 층간 절연막(310)의 상면과 동일 평면에 형성될 수 있다.
한편, 제2 스터드(540) 및 제3 스터드(550)의 제2 방향(X)으로의 폭(W4)은 제2 배선 패턴(130)의 제2 방향(X)으로의 폭보다 크게 형성될 수 있다. 도 14 내지 도 16에서, 제2 스터드(540) 및 제3 스터드(550)는 사각 기둥인 것으로 도시하였으나, 이에 한정되는 것은 아니고, 원기둥 등 다른 형상을 포함할 수 있다.
제2 스터드(540) 및 제3 스터드(550)는 배리어막을 더 포함할 수 있고, 도전성 배선과 동일한 물질로 형성될 수 있으나, 이에 제한되지 않는다.
브리지(610)는 제2 스터드(540) 및 제3 스터드(550)를 연결할 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치(4)에서, 브리지(610)는 제3 층간 절연막(310) 내에서 제1 방향(Y)으로 연장되고, 브리지(610)의 상면은 제3 층간 절연막(310)의 상면과 동일 평면에 형성될 수 있다. 브리지(610)의 형상은 직육면체인 것으로 도시하였으나, 이에 한정되는 것은 아니다. 브리지(610)의 제1 방향(Y)으로의 길이(L2)는 제2 스터드(540) 및 제3 스터드(550)가 이격된 거리(L1)보다 길 수 있고, 브리지(610)의 제2 방향(X)으로의 폭(W4)은 제1 배선 패턴 및 제2 배선 패턴의 제2 방향(X)으로의 폭과 실질적으로 동일할 수 있으나, 제2 스터드(540), 제3 스터드(550)의, 및 브리지(610)의 형상에 따라 달라질 수 있다. 브리지(610)는 제2 층간 절연막(210) 내에 형성되는 더미(dummy) 배선 패턴일 수도 있다.
브리지(610)는 배리어막을 더 포함할 수 있고, 도전성 배선과 동일한 물질로 형성될 수 있으나, 이에 제한되지 않는다.
이에 따라, 본 발명의 몇몇 실시예에 따른 반도체 장치(4)는 가늘어지거나 끊어질 위험이 있는 제2 배선 패턴(130)의 영역 주위로 제2 스터드(540), 제3 스터드(550), 및 브리지(610)를 형성하고 이를 서로 연결함으로써 제2 배선 패턴(130)에 단선(open)이 발생하더라도 전기적 연결 통로를 확보한다. 즉, 본 발명의 몇몇 실시예에 따른 반도체 장치(4)는 제2 스터드(540), 제3 스터드(550), 및 브리지(610)를 형성함으로써 도전성 배선의 단선을 방지하여 수율과 신뢰성이 향상된 반도체 장치를 제공한다.
도 1 내지 도 3, 도 17a 내지 도 19b를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명한다. 이를 통해 제조되는 반도체 장치는 도 1 내지 도 3을 이용하여 설명한 반도체 장치일 수 있다.
도 17a 내지 도 19a는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 17b 내지 도 19b는 각각 도 17a 내지 도 19a의 A - A'를 따라서 절단한 단면도이다.
도 17a 및 도 17b를 참고하면, 기판(100) 상에 제1 층간 절연막(110)을 형성한다.
제1 층간 절연막(110)은 예를 들어, 화학적 기상 증착법(CVD), 스핀 코팅, PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD) 등을 이용하여 형성할 수 있다.
이어서, 마스크 패턴 등을 이용하여, 제1 층간 절연막(110)을 식각하여, 제1 층간 절연막(110) 내에 리세스(R)를 형성할 수 있다. 이를 통해, 기판(100) 상에, 리세스(R)를 포함하는 제1 층간 절연막(110)을 형성할 수 있다.
도 18a 내지 도 18b를 참고하면, 제1 층간 절연막(110) 상에 리세스(R)를 채우는 하드 마스크층을 형성할 수 있다. 듀얼 다마신 공정 시, 하드 마스크층은 하부 하드 마스크층 및 상부 하드 마스크층을 포함할 수 있다. 예를 들어, 하부 하드 마스크층은 SOH(Spin-On Hardmask)를 포함할 수 있고, 상부 하드 마스크층은 PE-SiON(Plasma Enhanced-Silicon OxyNitride)을 포함할 수 있다.
도 19a 내지 도 19b를 참고하면, 하드 마스크층을 식각 마스크로 사용하여 사진 식각 공정으로 제1 층간 절연막(110)에 제1 트렌치 패턴(T1) 및 제2 트렌치 패턴(T2)을 형성할 수 있다. 제1 트렌치 패턴(T1)은 제1 방향(Y)으로 연장할 수 있고, 제2 트렌치 패턴(T2)은 제1 방향(Y)으로 연장하여 리세스(R)와 연결할 수 있다. 도시하지 않았으나, 리세스(R)의 하부는 제1 트렌치 패턴(T1) 및 제2 트렌치 패턴(T2) 형성 단계에서 더욱 식각되어 변형될 수 있다.
도 1 내지 도 3을 참조하여, 리세스(R), 제1 트렌치 패턴(T1), 및 제2 트렌치 패턴(T2)을 도전성 물질로 매립할 수 있다. 도전성 물질은 예를 들어, 구리(Cu)를 포함할 수 있다. 이어서, 평탄화 공정을 이용하여 제1 층간 절연막(110)의 상면 상에 형성된 도전성 물질을 제거할 수 있다. 평탄화 공정은 예를 들어, 화학적 기계적 연마(Chemical Mechanical Polishing) 공정을 이용할 수 있다.
이를 통해, 제1 층간 절연막(110)의 상면은 노출될 수 있고, 리세스(R)에 제1 스터드(500)를 형성하고, 제1 트렌치 패턴(T1)에 제1 배선 패턴(120)을 형성하고, 제2 트렌치 패턴(T2)에 제2 배선 패턴(130)을 형성할 수 있다.
이에 따라, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 좁고 얕게 형성될 위험이 있는 제2 트렌치 패턴(T2)의 영역에 미리 리세스를 형성하여, 제2 트렌치 패턴(T2) 형성 단계에서 로딩 효과가 발생하더라도 제1 스터드(500)를 통해 배선의 전기적 연결이 이어질 수 있도록 한다. 즉, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 제2 배선 패턴(131)이 가늘어지거나 끊어질 위험이 있는 영역에 제1 스터드(500)를 형성함으로써 도전성 배선의 단선을 방지하여 수율과 신뢰성이 향상된 반도체 장치의 제조 방법을 제공한다.
도 4 내지 도 6, 도 8 내지 도10, 도 20 내지 도 21을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명한다. 이를 통해 제조되는 반도체 장치는 도 8 내지 도 10을 이용하여 설명한 반도체 장치일 수 있다.
도 20 내지 도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 4 내지 도 6을 참고하면, 기판(100) 상에 제1 층간 절연막(110)을 형성한다.
제1 층간 절연막(110)은 예를 들어, 화학적 기상 증착법(CVD), 스핀 코팅, PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD) 등을 이용하여 형성될 수 있다.
이어서, 마스크 패턴 등을 이용하여 제1 층간 절연막(110)을 식각하고, 도전성 물질을 매립하고, 평탄화 공정을 이용하여 제1 배선 패턴(120) 및 제2 배선 패턴(130)을 형성한다. 이를 통해, 기판(100) 상에, 제1 배선 패턴(120) 및 제2 배선 패턴(130)을 포함하는 제1 층간 절연막(110)을 형성할 수 있다.
도 20을 참고하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(210)을 형성한다.
제2 층간 절연막(210)은 예를 들어, 화학적 기상 증착법(CVD), 스핀 코팅, PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD) 등을 이용하여 형성될 수 있다.
도 21을 참고하면, 마스크 패턴 등을 이용하여, 제2 층간 절연막(210)을 식각하여, 제2 층간 절연막(210) 내에 리세스(R')를 형성할 수 있다. 이를 통해, 기판(100) 상에, 리세스(R')를 포함하는 제2 층간 절연막(210)을 형성할 수 있다.
도 8 내지 도 10을 참조하여, 리세스(R')를 도전성 물질로 매립할 수 있다. 도전성 물질은 예를 들어, 구리(Cu)를 포함할 수 있다. 이어서, 평탄화 공정을 이용하여 제2 층간 절연막(210)의 상면 상에 형성된 도전성 물질을 제거할 수 있다. 평탄화 공정은 예를 들어, 화학적 기계적 연마(Chemical Mechanical Polishing) 공정을 이용할 수 있다.
이를 통해, 제2 층간 절연막(210)의 상면은 노출될 수 있고, 리세스(R')에 제1 스터드(510)를 형성할 수 있다.
이에 따라, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 가늘어지거나 끊어질 위험이 있는 제2 배선 패턴(130) 상에 제1 스터드(510)를 형성함으로써 제2 배선 패턴(130)에 단선(open)이 발생하더라도 제1 스터드(510)를 통한 전기적 연결 통로를 확보한다. 즉, 본 발명의 몇몇 실시예에 따른 반도체 장치(2)는 제1 스터드(510)를 형성함으로써 도전성 배선의 단선을 방지하여 수율과 신뢰성이 향상된 반도체 장치의 제조 방법을 제공한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 층간 절연막
120, 130: 배선 패턴 O: 단선 영역
500, 510: 스터드 600, 610: 브리지
R: 리세스 T1, T2: 트렌치

Claims (10)

  1. 제1 방향으로 연장되는 제1 배선 패턴으로, 도전성 배선이 형성된 배선 영역과 상기 도전성 배선이 형성되지 않은 절단 영역을 포함하는 제1 배선 패턴;
    상기 제1 방향으로 연장되고, 상기 제1 배선 패턴으로부터 상기 제1 방향과 교차하는 제2 방향으로 이격된 제2 배선 패턴으로, 상기 배선 영역과 상기 절단 영역 경계의 일측에 배치되는 단선 영역을 포함하는 제2 배선 패턴; 및
    상기 단선 영역으로부터 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장되는 제1 스터드를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 스터드의 상면은 상기 제2 배선 패턴의 상면과 동일 평면에 형성되고,
    상기 제1 스터드의 바닥면은 상기 제2 배선 패턴의 바닥면보다 낮은 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 스터드의 상면의 제2 방향으로의 폭은 상기 제2 배선 패턴의 상면의 제2 방향으로의 폭보다 넓은 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 스터드의 상면은 상기 제2 배선 패턴의 상면보다 높고,
    상기 제1 스터드의 바닥면은 상기 제2 배선 패턴의 상면과 동일 평면에 형성되는 반도체 장치.
  5. 제1 층간 절연막;
    상기 제1 층간 절연막 내에서 제1 방향으로 연장되는 제1 배선 패턴으로, 도전성 배선이 형성된 배선 영역과 상기 도전성 배선이 형성되지 않은 절단 영역을 포함하는 제1 배선 패턴;
    상기 제1 층간 절연막 내에서 상기 제1 방향으로 연장되고, 상기 제1 배선 패턴으로부터 상기 제1 방향과 교차하는 제2 방향으로 이격된 제2 배선 패턴으로, 상기 배선 영역과 상기 절단 영역이 만나는 부분의 일측에 배치되는 단선 영역을 포함하는 제2 배선 패턴;
    상기 단선 영역으로부터 상기 제1 방향으로의 양측에 이격되어 형성되는 제2 및 제3 스터드로, 상기 제2 배선 패턴으로부터 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장되는 제2 및 제3 스터드; 및
    상기 제2 및 제3 스터드를 연결하는 브리지를 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제2 및 제3 스터드의 상면은 상기 제2 배선 패턴의 상면과 동일 평면에 형성되고,
    상기 제2 및 제3 스터드의 바닥면은 상기 제2 배선 패턴의 바닥면보다 낮은 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 층간 절연막 아래에 형성되는 제2 층간 절연막을 더 포함하고,
    상기 제2 및 제3 스터드의 바닥면은 상기 제1 층간 절연막의 바닥면과 동일 평면에 형성되고,
    상기 브리지는 상기 제2 층간 절연막 내에서 상기 제1 방향으로 연장되고, 상기 브리지의 상면은 상기 제1 층간 절연막의 바닥면, 상기 제2 및 제3 스터드의 바닥면과 동일 평면에 형성되는 반도체 장치.
  8. 제5 항에 있어서,
    상기 제2 및 제3 스터드의 상면은 상기 제2 배선 패턴의 상면보다 높고,
    상기 제2 및 제3 스터드의 바닥면은 상기 제2 배선 패턴의 상면과 동일 평면에 형성되는 반도체 장치.
  9. 기판 상에 층간 절연막을 형성하고,
    상기 층간 절연막에 리세스를 형성하고,
    상기 층간 절연막에 제1 방향으로 연장되는 제1 트렌치 패턴과, 상기 제1 방향으로 연장되고 상기 리세스와 연결되는 제2 트렌치 패턴을 형성하고,
    상기 리세스와 상기 제1 및 제2 트렌치 패턴을 도전성 물질로 매립하여, 상기 리세스에 제1 스터드를 형성하고, 상기 제1 트렌치 패턴에 제1 배선 패턴을 형성하고, 상기 제2 트렌치 패턴에 제2 배선 패턴을 형성하는 것을 포함하고,
    상기 제1 배선 패턴은 도전성 배선이 형성된 배선 영역과 상기 도전성 배선이 형성되지 않은 절단 영역을 포함하고,
    상기 제1 스터드는 상기 배선 영역과 상기 절단 영역의 경계의 일측에 배치되는 반도체 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 제1 및 제2 트렌치 패턴을 형성하는 것은, 상기 층간 절연막 상에 상기 리세스를 채우는 하드 마스크층을 형성하고 상기 하드 마스크층을 식각 마스크로 사용하여 사진 식각 공정으로 상기 제1 및 제2 트렌치 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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