KR20180002429A - 세미 애디티브법에 의해 프린트 회로 기판을 제조하는 방법 - Google Patents

세미 애디티브법에 의해 프린트 회로 기판을 제조하는 방법 Download PDF

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KR20180002429A
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쿠앙-후안 첸
칭-룬 첸
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켐트로닉 테크놀로지 컴퍼니 리미티드
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Abstract

세미 애디티브법에 의한 프린트 회로 기판을 제조하는 방법을 제공한다.
표면에 은재료층을 갖는 기판이 제공되고 은재료층의 두께는 0.05~1㎛이며, 천공, 도전화, 래미네이트 가공, 전기 도금, 막 제거, 에칭 등의 세미 애디티브법에 의한 프린트 회로 기판이 제조된다. 또한 은재료층의 두께가 얇기 때문에, 금속 도전층의 두께도 얇아져, 프린트 회로 기판의 두께도 감소한다. 에칭과정에서는 은재료층 및 동재료층이 다르기 때문에 에칭에 이용되는 용제의 선택에 의해, 프린트 회로 기판상의 금속 도선의 폭이 3~1000㎛로 제어되어 금속 도선이 가늘어진다.

Description

세미 애디티브법에 의해 프린트 회로 기판을 제조하는 방법{Manufacturing Method for Print Circuit Board by a semi addictive method}
본 발명은 프린트 회로 기판 및 터치 패널의 제조 기술 분야에 관한 것이다.
근래 전자 설비의 급속한 발전에 따라, 휴대 전화, 태블릿 단말, 디스플레이, GPS 등의 프린트 회로 기판에 대한 요구가 높아지고 있다. 현재의 프린트 회로 기판에서 도전층은 통상적으로 동으로 제조되지만, 전자 제품의 경량 박형화가 요구되고 있기 때문에, 프린트 회로 기판에도 박형화가 요구되고 있다. 따라서 프린트 회㎛로 기판의 박형화는 기업의 이익에 직결된다.
그렇지만, 현재의 프린트 회로 기판에서는 동(銅)재료층이 전기 도금되어 도전층이 되는데, 이하와 같은 결점이 존재한다. 동재료가 에칭 시 전기 도금되는 경우, 일정한 크기의 동 재료가 남게 되고, 또한 에칭 시에는 넓은 회로선 밖에 제조할 수 없기 때문에, 저급한 제품 밖에 제조할 수 없었다. 동재료층의 최초 도금 시에 동재료층의 두께가 3㎛이상이 되기 때문에 프린트 회로 기판이 두꺼워진다. 전자 제품이 경량 박형 소형화를 향해 발전하고 있고, 제품의 미세화에 대한 요구도 계속 높아지고 있기 때문에 프린트 회로 기판 제조 중, 도통공(道通孔)의 공경을 작게 하는 것 외에, 회로선 폭을 축소시킴으로써 제품의 밀도를 높여 기판의 사이즈를 감소시키는 것도 중요하다.
또한 현재의 프린트 회로 기판 제조 기술은, 패턴 전사 기술은 서브트랙티브법(감색법) 기술, 애디티브법(가색법) 기술 및 세미 애디티브법 기술로 크게 나눌 수 있다. 서브트랙티브법 기술은 일반적으로 광감응성 내식(耐蝕)재료가 채용되어 패턴 전사를 완성시키고, 또한 상기 재료에 의한 에칭법으로 제거할 필요가 없는 영역이 보호되며, 그 후에 산성 또는 알칼리성의 에칭제에 의해 보호되지 않은 영역의 동(銅)층이 제거된다. 단, 동층이 노출된 채로 에칭법이 수행되면, 사이드 에칭이 쉽게 발생되기 때문에 서브트랙티브법 기술은, 미세한 회로선의 제조로의 응용이 제한된다. 그러므로 경량 박형 소형화된 제품에는 적용할 수 없었다.
도 1A 내지 도 1C는 종래의 애디티브법 기술을 나타낸 개략도이다. 도 1A에서는 감광성 수지판(11)이 제공된다. 도 1B에서는 노광에 의해 비도금내성패턴(12)이 형성된다. 도 1C에서는 비도금내성패턴이 화학 동층(13)에 도금되어 회로선 패턴이 형성된다. 애디티브법 기술은 미세한 회로선의 제조에 적합하지만, 기재에 대해 특수한 요구가 있기 때문에 제조 비용이 높고, 또한 기술이 아직 발전 되지 않아, 프린트 회로 기판 산업에 폭넓게 응용되지 않았다.
또한 도 2A 내지 도 2F는 종래의 세미 애디티브 법의 기술을 나타낸 개략도이다. 도 2A에서는 기판(21)에 화학 동층(22)이 형성된다. 도 2B에서는 화학동층(22)에 광감응 내식박막(23)이 형성된다. 도 2C에서는 광감응 내식박막(23)에 내식패턴(24)이 형성된다. 도 2D에서는 내식 패턴(24)에 전기 도금에 의한 전기 도금동층(25)이 형성된다. 도 2E에서는 광감응 내식박막(23)이 제거된다. 도 2F에서는 에칭법으로 남은 화학동층(22)이 제거된다.
상술한 종래의 세미 애디티브법 기술은 미세한 회로선을 제조하기 위한 주요한 방법이며, 그 특징은, 패턴 형성이 주로 전기 도금 및 에칭법에 의한 것으로, 회로선의 사이드 에칭에 대해서는 조금 제어하기 쉽지만, 화학동층(22)이 두껍기 때문에 제조되는 프린트 회로 기판도 두꺼워지고, 또한 기판(21)과 화학동층(22) 사이의 결합력도 낮아져, 고온 하에서는 기판(21)과 화학동층(22) 사이가 분리되어 버린다. 화학동층(22) 및 전기 도금동층(25)은 모두 같은 재료이고, 화학동층(22)의 에칭 과정 중에 전기 도금동층(25)에 영향을 주어, 에칭법에 이용되는 용제의 선택이 어려워지고 또한 전기 도금동층(25)의 에칭을 제어하기 어렵게 된다. 그러므로 회로선의 크기가 정확하게 제어되기 어렵게 되어, 고품위의 프린트 회로 기판을 제조할 수 없다.
여기서, 본 발명자는 상기의 결점을 개선할 수 있다고 생각하여 예의 검토를 거듭한 결과, 합리적 설계로 상기의 과제를 효과적으로 개선하는 본 발명의 제안에 도달했다.
본 발명은 이러한 종래의 문제를 감안하여 이루어진 것으로, 그 목적으로 하는 것은 세미 애디티브법에 의한 프린트 회로 기판을 제조하는 방법을 제공하는 것을 주목적으로 한다. 두꺼운 화학동층을 얇은 은재료층으로 변경하여 프린트 회로 기판의 두께를 줄이는 효과를 달성시킨다.
또한 본 발명의 다른 목적은, 세미 애디티브법에 의한 프린트 회로 기판을 제조하는 방법을 제공하는 것으로, 낮은 결합력의 화학동층을 높은 결합력의 은재료층으로 바꾸어 결합력을 향상시키는 효과를 달성시킨다.
더욱 본 발명의 또 다른 목적은, 세미 애디티브법에 의한 프린트 회로 기판을 제조하는 방법을 제공하는 것으로, 동재료층이 은재료층에 복합되고, 은재료층 및 동재료층은 재료가 다르기 때문에, 에칭 과정에서는 에칭법에 이용되는 용제 선택에 의해 회로선의 크기를 정확하고 효율적으로 제어시키는 효과를 달성시킨다.
상술한 과제를 해결하고 상기 목적을 달성하기 위한 본 발명에 따른 세미 애디티브법에 의한 프린트 회로 기판을 제조하는 방법은, 표면에 은재료층을 갖는 기판이 제공되고, 상기 은재료층의 두께는 0.05~1㎛이며, 상기 기판의 천공이 수행되어 적어도 1개의 스루홀 또는 블라인드비아홀이 형성되는 공정(a)과, 상술의 은재료층 및 상술의 스루홀 혹은 블라인드비아홀의 홀벽에 도전화 처리를 실시하여, 상기 스루홀 또는 블라인드비아홀에 홀도전층이 형성되는 공정(b)과, 감광막층이 제공되고 상기 감광막층은 래미네이트 가공에 의해 상기 은재료층에 부착되고 또한 상기 은재료층에는 패턴 전사에 의해 제 1부분 은재료층을 피복하는 건조 도막층이 형성되고, 상기 제 1부분 은재료층 이외의 제 2부분 은재료층 및 홀 도전층이 노출되는 공정(c)과, 동재료층이 제공되고 상기 동재료층은 상기 건조 도막층으로 피복되어 있지 않은 제2 부분 은재료층 및 홀 도전층에 전기 도금되는 공정(d)과, 상기 제 1부분 은재료층을 피복하고 있는 건조 도막층이 제거되어 상기 제 1부분 은재료층이 노출되는 공정(e)과, 에칭법에 의해 상기 동재료층으로 피복되어 있지 않은 제 1부분 은재료층이 제거되어 상기 기판의 표면이 노출된 프린트 회로 기판이 제조되는 공정(f)을 포함하는 것을 특징으로 한다.
상기의 기술 수단에 의해 본 발명은 천공, 도전화, 래미네이트 가공, 전기 도금, 막 제거, 에칭법 등의 세미 애디티브법에 의한 프린트 회로 기판이 제조되어 상기 은재료층의 두께가 0.05~1㎛까지 얇아지고, 상기 기판의 결합력이 강한데다 상기 은재료층 및 상기 동재료층이 다른 재료이기 때문에, 에칭 과정에서 상기 금속 도전층 및 금속 도선의 크기에 맞추어 금속 에칭법의 용액을 선택함으로써, 상기 금속 도전층 및 금속 도선의 크기가 보다 정확하게 되고, 상기 금속 도선을 가늘게 할 수 있어 보다 고품위인 프린트 회로 기판이 제조 가능하게 된다.
도 1A는 종래의 애디티브법의 기술을 나타낸 모식도이다.
도 1B는 종래의 애디티브법의 기술을 나타낸 모식도이다.
도 1C는 종래의 애디티브법의 기술을 나타낸 모식도이다.
도 2A는 종래의 세미 애디티브법의 기술을 나타낸 모식도이다.
도 2B는 종래의 세미 애디티브법의 기술을 나타낸 모식도이다.
도 2C는 종래의 세미 애디티브법의 기술을 나타낸 모식도이다.
도 2D는 종래의 세미 애디티브법의 기술을 나타낸 모식도이다.
도 2E는 종래의 세미 애디티브법의 기술을 나타낸 모식도이다.
도 2F는 종래의 세미 애디티브법의 기술을 나타낸 모식도이다.
도 3은 본 발명에 따른 세미 애디티브법에 의한 프린트 회로 기판을 제조하는 방법을 나타낸 플로차트이다.
도 4A는 본 발명에 따른는 세미 애디티브법에 의한 프린트 회로 기판을 제조하는 방법을 나타낸 모식도이다.
도 4B는 본 발명에 따른 세미 애디티브법에 의한 프린트 회로 기판을 제조하는 방법을 나타낸 모식도이다.
도 4C는 본 발명에 따른 세미 애디티브법에 의한 프린트 회로 기판을 제조하는 방법을 나타낸 모식도이다.
도 4D는 본 발명에 따른 세미 애디티브법에 의한 프린트 회로 기판을 제조하는 방법을 나타낸 모식도이다.
도 4E는 본 발명에 따른 세미 애디티브법에 의한 프린트 회로 기판을 제조하는 방법을 나타낸 모식도이다.
도 4F는 본 발명에 따른 세미 애디티브법에 의한 프린트 회로 기판을 제조하는 방법을 나타낸 모식도이다.
도 4G는 본 발명에 따른 세미 애디티브법에 의한 프린트 회로 기판을 제조하는 방법을 나타낸 모식도이다.
도 5A는 본 발명의 래미네이트를 나타낸 모식도이다.
도 5B는 본 발명의 래미네이트를 나타낸 모식도이다.
도 5C는 본 발명의 래미네이트를 나타낸 모식도이다.
도 5D는 본 발명의 래미네이트를 나타낸 모식도이다.
도 6은 본 발명에 따른 프린트 회로 기판을 나타낸 단면도이다.
도 7은 본 발명에 따른 프린트 회로 기판을 나타낸 평면도이다.
본 발명에서의 일실시형태에 대하여 첨부 도면을 참조하여 설명한다. 또한 이하로 설명하는 실시 형태는 특허 청구 범위에 기재된 본 발명의 내용을 한정하는 것은 아니다. 또한 이하로 설명되는 구성 전부는 본 발명의 필수 요건이라고 할 수 없다.
(일 실시 형태)
이하, 본 발명의 구체적인 실시 형태를 도 3~7에 의거하여 설명한다. 본 발명의 바람직한 실시 형태에 따른 세미 애디티브법에 의한 프린트 회로 기판을 작성하는 방법은, 이하의 방법을 포함한다.
공정(a)에서는, 표면에 은재료층(31)을 갖는 기판(30)이 제공되고, 상기 은재료층(31)의 두께는 0.05~1㎛이다. 도 4A에 나타낸 바와 같이 상기 은재료층(31)의 전기 저항값이 낮고, 상기 기판(30)과의 사이에 강한 결합력이 발생되는데 상기 은재료층(31) 및 상기 기판(30)의 결합력은 화학동층 및 상기 기판(30)의 결합력의 3배 이상이 된다. 그렇기 때문에 상기 은재료층(31)은 적은 재료로 완성되므로, 코스트도 낮고, 상기 은재료층(31)의 두께를 두껍게 할 필요가 없어, 제조되는 프린트 회로 기판의 두께도 얇아진다. 상기 기판(30)에 천공을 실시하여 적어도 1개의 스루홀(40) 또는 블라인드비아홀(blind via hole)을 형성한다. 도 4B에 나타낸 바와 같이 천공은 프린트 회로 기판의 종래의 가공 수단이며, 예를 들면 기계적 천공 또는 레이저 천공 등이 있고, 상기 스루홀(40)이 설치되어 상기 기판(30)의 상표면 및 하표면의 도통(導通)에 이용되어 프린트 회로 기판의 고집적화를 실현시킨다. 본 실시 형태에서는 상기 기판(30)에 상기 스루홀(40) 또는 블라인드비아홀이 천공되는 경우, 상기 스루홀(40) 또는 블라인드비아홀의 개소에 오염이나 때가 붙을 가능성이 있어, 천공 후에는 상기 스루홀(40) 또는 블라인드비아홀의 오염 제거 및 때 제거를 수행하여, 상기 스루홀(40)이 매끄럽고 오염없는 상태를 확보시킨다.
공정(b)에서는, 상술의 은재료층(31) 및 상술의 스루홀(40) 또는 블라인드비아홀의 홀벽에 도전화 처리가 실시되고, 상기 스루홀(40) 또는 블라인드비아홀에 홀도전층(41)이 형성된다. 도 4C에 나타낸 바와 같이 본 실시 형태에서, 상기 스루홀(40) 또는 블라인드비아홀의 홀벽은 화학 기상 성장 또는 물리적 기상 성장법을 거친 후, 상기 홀도전층(41)이 형성된다.
공정(c)에서는, 감광막층(50)이 제공되고, 상기 감광막층(50)은 래미네이트 가공에 의해 상기 은재료층(31)에 부착되고 또한 상기 은재료층(31)에는 패턴 전사에 의해 제 1부분 은재료층(311)을 피복하는 건조 도막층(51)이 형성되고 상기 제 1부분 은재료층(311) 이외의 제 2부분 은재료층(312) 및 홀 도전층(41)은 노출된다. 도 4D에 나타낸 바와 같이, 본 실시 형태에 있어서 상기 감광막층(50)의 두께는 20~45㎛이지만, 이것으로 한정하는 것은 아니다.
게다가 도 5A는, 천공 후의 상기 기판(30)에 래미네이트 가공을 실시하고 이하의 공정을 포함한다. 공정(c1)에서는, 상기 은재료층(31)이 상기 감광막층(50)에 의해 압압된다. 도 5B에 나타낸 바와 같이 공정(c2)에서는 상기 감광막층(50)에 패턴을 갖는 필름(52)을 부설한 후, 노광을 수행한다. 도 5C에 나타낸 바와 같이 공정(c3)에서는 상기 감광막층(50)의 중앙 영역은 현상이 행해진 후, 남겨진 상기 프레임 구조의 건조 도막층(51)이 제거된다. 또한 도 5D에 나타낸 바와 같이 상기 기판(30)의 표면의 상기 건조 도막층(51)으로 피복되어 있지 않은 영역은, 금속 도전층이 설치될 영역으로 즉 회로선 패턴 영역이며, 또한 상기 건조 도막층(51)이 압압되면 회로 패턴이 일정량 잔류한다.
공정(d)에서는, 동재료층(60)이 제공되고, 상기 동재료층(60)은 상기 건조 도막층(51)으로 피복되어 있지 않은 제 2부분 은재료층(312) 및 홀 도전층(41)에 전기 도금된다. 도 4E에 나타낸 바와 같이, 환언하면 상기 건조 도막층(51)을 압압시키는 기판(30)의 표면에 상기 동재료층(60)이 전기 도금되고, 상기 건조 도막층(51)으로 피복되어 있지 않은 위치에는 상기 은재료층(31)이 전기 도금되기때문에, 상기 동재료층(60)의 전기 도금에서는, 상기 동재료층(60) 및 상기 은재료층(31)의 결합력이 강하기 때문에, 상기 건조 도막층(51)으로 피복된 영역에는 상기 동재료층(60)이 전기 도금되지 않고, 또한 상기 스루홀(40) 또는 블라인드비아홀의 홀벽에는 상기 동재료층(60)이 전기 도금된다.
공정(e)에서는 상기 제 1부분 은재료층(311)을 피복하고 있는 건조 도막층(51)이 제거되어 상기 제 1부분 은재료층(311)이 노출된다. 도 4F에 나타낸 바와 같이, 본 실시 형태에 있어서, 상기 건조 도막층(51)의 폭이 25㎛로 동일하거나 큰 경우, 무기막 제거액으로 상기 건조 도막층(51)이 제거된다. 상기 건조 도막층(51)의 폭이 25㎛보다 작은 경우, 유기막 제거액으로 상기 건조 도막층(51)이 제거된다. 막의 제거 효과가 높아, 막이 제거된 후에 상기 기판(30)의 표면에 상기 은재료층(31) 및 동재료층(60)이 남게 된다.
공정(f)에서는, 에칭법에 의해 상기 동재료층(60)으로 피복되어 있지 않은 제 1부분 은재료층(311)이 제거되어 상기 기판(30)의 표면이 노출된 프린트 회로 기판이 제조된다. 도 4G에 나타낸 바와 같이 환언하면, 상기 동재료층(60)으로 피복되어 있지 않은 상기 은재료층(31)이 제거되어 기판(30)의 표면이 노출된 프린트 회로 기판이 제조된다. 도 6 및 도 7에 나타낸 바와 같이 상기 동재료층(60)이 상기 은재료층(31)에 복합된 금속 도전층(70)이 형성된다. 상기 금속 도전층(70)은 폭 3~1000㎛의 금속 도선(71)을 갖고, 상기 금속 도선(71)은 상기 홀 도전층(41)에 전기적으로 접속된다. 본 실시 형태에 있어서, 은재료의 에칭에 사용되는 용제에 의해 동재료층으로 피복되어 있지 않는 은재료층이 에칭법에 의해 제거되고, 남겨진 상기 동재료층(60) 및 상기 동재료층(60)으로 피복된 은재료층(31)에 의해 상기 금속 도전층(70)이 형성된 회로 패턴을 얻을 수 있는 프린트 회로 기판이 제조된다.
이러한 구성에 의해 본 발명에 따른 세미 애디티브법에 의한 프린트 회로 기판을 제조하는 방법은, 프린트 회로 기판 및 터치 패널의 제조 기술 분야에 있어서, 상기 은재료층(31)의 두께가 0.05~1㎛보다 얇아지고, 상기 금속 도전층(70)의 두께도 얇아지고, 프린트 회로 기판의 두께도 감소한다. 또한 상기 은재료층(31) 및 상기 기판(30)의 결합력이 강하고, 또한 천공된 구멍의 오염 제거가 수행되고, 상기 기판(30)의 상기 건조 도막층(51)이 압압되어, 상기 건조 도막층(51)의 기판(30)의 전기 도금이 실시되는 상기 동재료층(60)이 압압되고, 상기 건조 도막층(51)이 제거된다. 상기 건조 도막층이 제거된 후에 금속 에칭법이 실시되어 남겨진 상기 금속 도전층(70)이 회로 패턴이 된다. 프린트 회로 기판 등이 제조되는 일련의 공정에서는 상기 은재료층(31) 및 상기 동재료층(60)은 재료가 달라, 에칭 과정에서는 상기 금속 도전층(70) 및 상기 금속 도선(71)의 크기에 맞추어 금속 에칭법에 이용되는 용액이 선택되고, 상기 금속 도전층(70) 및 상기 금속 도선(71)의 크기가 보다 정확하게 되어 상기 금속 도선(71)이 가늘어져 고품위의 프린트 회로 기판이 제조된다.
상술의 실시 형태는 본 발명의 기술 사상 및 특징을 설명하기 위한 것으로, 해당 기술 분야를 숙지하는 사람에게 본 발명의 내용을 이해시킴과 동시에 이것을 갖고 실시시킬 목적으로 하는 것이며, 본 발명의 특허 청구 범위를 한정하는 것은 아니다. 따라서 본 발명의 정신을 일탈하지 않고 행하는 각종의 동일한 효과를 갖는 개량 또는 변경은 등록 청구 범위의 청구항에 포함되는 것으로 한다.
30 기판
31 은재료층
311 제 1부분 은재료층
312 제 2부분 은재료층
40 스루홀
41 홀 도전층
50 감광막층
51 건조 도막층
52 필름
60 동재료층
70 금속 도전층
71 금속 도선
a~f 공정

Claims (5)

  1. 표면에 은재료층을 갖는 기판이 제공되고 상기 은재료층의 두께는 0.05~1㎛이며, 또한 상기 기판의 천공이 실시되어 적어도 1개의 스루홀 또는 블라인드비아홀이 형성되는 공정(a)과,
    상술의 은재료층 및 상술의 스루홀 또는 블라인드비아홀의 홀벽에 도전화 처리가 실시되어 상기 스루홀 또는 블라인드비아홀에 홀도전층이 형성되는 공정(b)과,
    감광막층이 제공되고 상기 감광막층은 래미네이트 가공에 의해 상기 은재료층에 부착되고, 상기 은재료층에는 패턴 전사에 의해, 제 1부분 은재료층을 피복하는 건조 도막층이 형성되어 상기 제 1부분 은재료층 이외의 제 2부분 은재료층 및 홀도전층이 노출되는 공정(c)과,
    동재료층이 제공되고 상기 동재료층은 상기 건조 도막층으로 피복되어 있지 않은 제2부분 은재료층 및 홀도전층에 전기 도금되는 공정(d)과,
    상기 제 1부분 은재료층을 피복하고 있는 건조 도막층이 제거되고, 상기 제 1부분 은재료층이 노출되는 공정(e)과,
    에칭법에 의해 상기 동재료층으로 피복되어 있지 않은 제 1부분 은재료층이 제거되어 상기 기판의 표면이 노출된 프린트 회로 기판을 제조하는 공정(f)을 포함하는 것을 특징으로 하는 세미 애디티브법에 의한 프린트 회로 기판을 제조하는 방법.
  2. 제 1항에 있어서,
    상기 공정(a)과 상기 공정(b) 사이에는, 상기 스루홀 또는 블라인드비아홀에 홀의 오염제거 및 때제거를 수행하는 공정(a1)을 더욱 포함하는 것을 특징으로 하는 세미 애디티브법에 의한 프린트 회로 기판을 제조하는 방법.
  3. 제 1항에 있어서,
    상기 공정(b)에서는 상기 스루홀 또는 블라인드비아홀의 홀벽은 화학 기상 성장 또는 물리적 기상 성장법을 거친 후, 상기 홀 도전층이 형성되는 것을 특징으로 하는 세미 애디티브법에 의한 프린트 회로 기판을 제조하는 방법.
  4. 제 1항에 있어서,
    상기 공정(c)에서는 상기 래미네이트 가공은 상기 감광막층에 의해 상기 은재료층이 압압되는 공정(c1)과,
    상기 감광막층에 패턴을 갖는 필름을 부설한 후, 노광을 수행하는 공정(c2)과,
    상기 감광막층의 중앙 영역은 현상을 수행한 후, 남겨진 상기 프레임 구조의 건조 도막층이 제거되는 공정(c3)을 포함하는 것을 특징으로 하는 세미 애디티브법에 의한 프린트 회로 기판을 제조하는 방법.
  5. 제 1항에 있어서,
    상기 동재료층은 상기 은재료층에 복합되는 금속 도전층이 형성되고 상기 금속 도전층은 상기 홀도전층에 전기적으로 접속되는 폭 3~1000㎛의 금속 도선을 갖는 것을 특징으로 하는 세미 애디티브법에 의한 프린트 회로 기판을 제조하는 방법.
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