KR20180000213A - Ultra-capacitor Module Mounted On Printed Circuit Board And Manufacturing Methods For The Same - Google Patents

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Abstract

The present invention relates to a PCB mounted-type ultra-capacitor module which is suitable to allow large current to flow. The ultra-capacitor module which comprises: an insulation board which is provided with a plurality of via-holes; a plurality of wiring patterns with an isolation structure formed on at least one surface on the insulation substrate and separated from an adjacent pattern; and a plurality of ultra-capacitors mounted on the mounting surface of the printed circuit board through the via-holes. At least a part of wiring patterns of the plurality of wiring patterns of the opposite surface of the mounting surface of the ultra-capacitors has a laminated structure including: a conductive layer pattern; a plurality of spacer patterns which are separated and extend on the conductive layer pattern at a predetermined interval; and a plurality of solder layer patterns filling between the insulation patterns on the conductive layer pattern. According to the present invention, it is possible to provide the ultra-capacitor module conforming to large capacity of a module and large area of a wiring pattern.

Description

PCB 타입 울트라 캐패시터 모듈 및 그 제조 방법{Ultra-capacitor Module Mounted On Printed Circuit Board And Manufacturing Methods For The Same}[0001] The present invention relates to a PCB type ultracapacitor module and a manufacturing method thereof,

본 발명은 울트라 캐패시터 모듈에 관한 것으로, 보다 상세하게는 대전류를 흘리기에 적합한 PCB 실장 타입의 울트라 캐패시터 모듈에 관한 것이다.The present invention relates to an ultracapacitor module, and more particularly, to a PCB mounting type ultracapacitor module suitable for flowing a large current.

일반적으로 울트라 캐패시터(Ultra-Capacitor)는 슈퍼 캐패시터(Super Capacitor)라고도 불리우며, 전해콘덴서와 이차전지의 중간적인 특성을 갖는 에너지 저장장치로서 빠른 충방전 특성, 높은 효율, 반영구적인 수명특성으로 인해 이차전지와의 병용 및 대체가 가능한 차세대 전기에너지 저장장치이다.In general, an Ultra-Capacitor is an energy storage device having an intermediate property between an electrolytic capacitor and a secondary battery, which is also referred to as a super capacitor. Due to its fast charging / discharging characteristics, high efficiency, Is a next-generation electric energy storage device that can be used in combination with or in place of the electric energy storage device.

특히 울트라 캐패시터는 빠른 충방전 특성을 가지며, 이에 따라 이동통신 정보기기인 핸드폰, 노트북, PDA 등의 보조 전원으 뿐만 아니라, 고용량이 요구되는 전기자동차, 야간 도로 표시등, UPS(Uninterrupted Power Supply) 등의 주전원 혹은 보조 전원으로 사용 가능하다.In particular, ultra capacitors have fast charging / discharging characteristics, and accordingly, not only auxiliary power sources such as cellular phones, notebooks, and PDAs, which are mobile communication information devices, but also electric cars requiring high capacity, nighttime road signs, UPS (Uninterrupted Power Supply) And can be used as main power or auxiliary power.

고전압 및/또는 고용량 요구에 대응하기 위하여 울트라 캐패시터 딘위 셀이 전기적으로 연결되어 울트라 캐패시터 어레이를 이루는 모듈 형태의 것이 사용될 수 있다. 이 때, 복수의 울트라 캐패시터는 울트라 캐패시터의 연결을 위한 전기적 배선을 포함하는 인쇄회로기판에 실장될 수 있다. A module type in which an ultracapacitor cell is electrically connected to form an ultracapacitor array may be used in order to meet high voltage and / or high capacity demands. At this time, a plurality of ultracapacitors can be mounted on a printed circuit board including electrical wiring for connection of ultracapacitors.

도 1은 종래의 인쇄회로기판 실장 타입의 울트라 캐패시터 모듈을 개략적으로 도시한 단면도이다. 도 1의 (a)는 울트라 캐패시터의 실장 전의 단면 구조, 도 1의 (b)는 실장 후의 단면 구조를 모식적으로 나타내고 있다. 1 is a schematic cross-sectional view of a conventional printed circuit board mounting type ultracapacitor module. Fig. 1 (a) schematically shows a cross-sectional structure before mounting an ultracapacitor, and Fig. 1 (b) schematically shows a cross-sectional structure after mounting.

도 1의 (a)를 참조하면, 인쇄회로기판(Printed Circuit Board; 이하 'PCB'라 한다)은 (10), 울트라 캐패시터의 마운트(mount)를 위한 비아 홀(16)을 포함한다. 상기 (10)의 상부 및 하부면에는 울트라 캐패시터의 전극 단자(22)와 전기적으로 접속하는 배선 패턴(12)이 형성되어 있다. 상기 배선 패턴은 통상 동박 패턴 기반으로 구현된다. 한편, 상기 울트라 캐패시터의 장착면측에는 장착 시 배선 패턴(12)과 울트라 캐패시터 본체(21) 간의 단락을 방지하기 위하여 절연 필름(13)이 구비된다.Referring to FIG. 1 (a), a printed circuit board (PCB) 10 includes a via hole 16 for mounting an ultracapacitor. A wiring pattern 12 electrically connected to the electrode terminal 22 of the ultracapacitor is formed on the upper and lower surfaces of the above (10). The wiring pattern is usually implemented on the basis of a copper foil pattern. On the mounting surface side of the ultracapacitor, an insulation film 13 is provided to prevent a short circuit between the wiring pattern 12 and the ultracapacitor body 21 during installation.

도 1의 (b)에 도시된 바와 같이, 단자 안착홀(16)에 울트라 캐패시터의 단자(22)를 삽입한 상태에서 납과 같은 솔더를 솔더링하여 울트라 캐패시터(20)를 (10)에 결합하며, 형성된 솔더층(14)은 울트라 캐패시터(20)의 단자(22)와 배선 패턴(12)을 전기적으로 연결한다.1B, the terminal 22 of the ultracapacitor is inserted into the terminal seating hole 16, and solder such as lead is soldered to the ultracapacitor 20 to be connected to the terminal 10 , The solder layer 14 formed electrically connects the terminal 22 of the ultracapacitor 20 and the wiring pattern 12.

이와 같은 PCB 실장 타입의 울트라 캐패시터 모듈에서 전류는 배선 패턴의 두께 및 넓이에 비례하여 허용 전류가 결정되므로, 대전류의 흐름을 위해 적절한 배선 패턴이 설계되어야 한다. 그런데, PCB 실장 과정에서 도입된 도전성 금속층(24)은 배선 패턴의 유효 두께를 증가시키게 되며 이로 인해 허용 전류를 상향하는 결과를 낳을 수 있다. In such a PCB mounting type ultracapacitor module, the current is determined by the allowable current in proportion to the thickness and the width of the wiring pattern. Therefore, a proper wiring pattern must be designed for the flow of a large current. However, the conductive metal layer 24 introduced in the PCB mounting process increases the effective thickness of the wiring pattern, which may result in an increase in the allowable current.

그러나, 이와 같은 통상의 울트라 캐패시터 모듈에서 배선 패턴 상에 땜납된 땜납층의 두께는 균일하지 않으며, 이로 인해 금속층의 부가에 의한 허용 전류의 개선 효과는 제한적일 수밖에 없다.However, in such a conventional ultracapacitor module, the thickness of the solder layer soldered on the wiring pattern is not uniform, and the effect of improving the allowable current due to the addition of the metal layer is limited.

KRKR 10-153012910-1530129 BB

상기한 종래 기술의 문제점을 해결하기 위하여, 본 발명은 울트라 캐패시터의 솔더링 과정에서 허용 전류를 개선할 수 있는 배선 패턴을 갖는 인쇄회로기판 실장 타입의 울트라 캐패시터 모듈을 제공하는 것을 목적으로 한다.It is an object of the present invention to provide a printed circuit board mounting type ultracapacitor module having a wiring pattern capable of improving an allowable current in an soldering process of an ultracapacitor.

또한 본 발명은 인쇄회로기판 상에서 균일한 전류 경로를 갖는 인쇄회로기판 실장 타입의 울트라 캐패시터를 제공하는 것을 목적으로 한다.Another object of the present invention is to provide a printed circuit board mounting type ultracapacitor having a uniform current path on a printed circuit board.

또한 본 발명은 전술한 울트라 캐패시터의 제조 방법을 제공하는 것을 목적으로 한다.It is another object of the present invention to provide a method of manufacturing the above-described ultra-capacitor.

상기 기술적 과제를 해결하기 위한 본 발명의 일측면에 따르면, 본 발명은 복수의 비아 홀이 형성된 절연기판, 상기 절연기판 상의 적어도 일면에 형성되며 인접하는 패턴과는 분리된 섬 구조의 복수의 배선 패턴 및 상기 비아 홀을 통해 상기 인쇄회로기판의 장착면에 장착되는 복수의 울트라 캐패시터를 포함하는 울트라 캐패시터 모듈에 있어서, 상기 울트라 캐패시터의 장착면의 반대면의 상기 복수의 배선 패턴 중 적어도 일부의 배선 패턴은, 도전층 패턴; 상기 도전층 패턴 상에 소정 간격으로 이격되어 연장되는 복수의 스페이서 패턴; 및 상기 도전층 패턴 상에서 상기 절연 패턴 사이를 충진하는 복수의 솔더층 패턴을 구비한 적층 구조를 갖는 것을 특징으로 하는 울트라 캐패시터 모듈을 제공한다. According to an aspect of the present invention, there is provided a semiconductor device including: an insulating substrate on which a plurality of via holes are formed; a plurality of wiring patterns formed on at least one surface of the insulating substrate, And a plurality of ultracapacitors mounted on the mounting surface of the printed circuit board through the via holes, wherein the at least one of the plurality of wiring patterns on the opposite surface of the mounting surface of the ultra- A conductive layer pattern; A plurality of spacer patterns extending at predetermined intervals on the conductive layer pattern; And a plurality of solder layer patterns filling the space between the insulating patterns on the conductive layer pattern.

본 발명의 일실시에에서, 상기 복수의 스페이서 패턴의 적어도 일부는 실질적으로 평행하게 배열되는 것이 바람직하다. In one embodiment of the present invention, it is preferable that at least a part of the plurality of spacer patterns is arranged substantially in parallel.

또한, 본 발명의 일실시에에서 상기 적어도 일부의 배선 패턴은 상기 울트라 캐패시터의 제1 전극 단자 및 제2 전극 단자와 결합하며, 상기 복수의 스페이서 패턴 중 적어도 일부는 상기 제1 전극 단자로부터 상기 제2 전극 단자 방향으로 연장되는 것이 바람직하다. 이 때, 상기 제1 전극 단자 및 제2 전극 단자는 상기 복수의 캐패시터 중 인접하는 울트라 캐패시터의 상이한 극성의 단자일 수 있다. 또, 상기 스페이서 패턴은 제1 전극 단자 및 제2 전극 단자 사이에서 연속적으로 연장될 수 있고, 상기 제1 전극 단자 및 제2 전극 단자 부근에서 종단부를 구비할 수 있다. According to an embodiment of the present invention, the at least one wiring pattern may be coupled to a first electrode terminal and a second electrode terminal of the ultracapacitor, and at least a part of the plurality of spacer patterns may extend from the first electrode terminal to the second electrode terminal, Electrode terminal direction. At this time, the first electrode terminal and the second electrode terminal may be terminals of different polarities of the adjacent ultracapacitor among the plurality of capacitors. The spacer pattern may extend continuously between the first electrode terminal and the second electrode terminal and may have a terminal end in the vicinity of the first electrode terminal and the second electrode terminal.

본 발명의 일실시예에서, 상기 솔더층 패턴의 높이는 상기 스페이서 패턴의 높이보다 큰 것이 바람직하고, 상기 솔더층 패턴의 폭은 상기 스페이서 패턴의 폭보다 큰 것이 바람직하다. In one embodiment of the present invention, the height of the solder layer pattern is preferably larger than the height of the spacer pattern, and the width of the solder layer pattern is preferably larger than the width of the spacer pattern.

또한 상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 복수의 비아 홀을 구비하고, 적어도 일면에 인접하는 패턴과 분리되는 섬 구조의 복수의 도전층 패턴을 포함하는 인쇄회로기판을 제공하는 단계; 상기 인쇄회로기판의 상기 복수의 도전층 패턴 중 적어도 일부의 도전층 패턴 상에 소정 간격으로 이격되어 연장되는 복수의 스페이서 패턴을 제공하는 단계; 및 상기 복수의 비아 홀에 울트라 캐패시터의 터미널 단자를 삽입한 상태에서 상기 도전층 패턴과 솔더링하는 단계를 포함하는 울트라 캐패시터 모듈의 제조 방법을 제공한다. According to another aspect of the present invention, there is provided a printed circuit board comprising: a printed circuit board including a plurality of via hole patterns and a plurality of conductive layer patterns of an island structure separated from a pattern adjacent to at least one surface; Providing a plurality of spacer patterns extending at predetermined intervals on at least a part of the conductive layer patterns of the plurality of conductive layer patterns of the printed circuit board; And soldering the conductive layer pattern with the terminal terminal of the ultracapacitor inserted into the plurality of via holes.

이 때, 상기 솔더링 단계에서는 상기 복수의 스페이서 패턴 사이를 충진하는 솔더층 패턴이 형성될 수 있다. 또한, 상기 솔더링 단계는 웨이브 솔더링에 의해 수행될 수 있다. At this time, in the soldering step, a solder layer pattern filling between the plurality of spacer patterns may be formed. Also, the soldering step may be performed by wave soldering.

본 발명에 따르면, 본 발명은 기존 솔더링 공정에서 형성되는 솔더를 이용하여 균일한 전류 경로를 제공할 수 있는 울트라 캐패시터 모듈을 제공할 수 있게 된다. 이에 따라 모듈의 대용량화 및 배선 패턴의 대면적화에 부합하는 울트라 캐패시터 모듈을 제공할 수 있게 된다.According to the present invention, it is possible to provide an ultracapacitor module capable of providing a uniform current path using solder formed in an existing soldering process. Accordingly, it is possible to provide an ultracapacitor module that conforms to a large-capacity module and a large-sized wiring pattern.

도 1은 종래의 인쇄회로기판 실장 타입의 울트라 캐패시터 모듈을 개략적으로 도시한 단면도이다.
도 2는 본 발명의 일실시예에 따른 울트라 캐패시터 모듈의 외관을 도시한 사시도이다.
도 3은 도 2의 모듈 중 하나의 울트라 캐패시터의 장착 모습을 도시한 정면도이다.
도 4는 본 발명의 일실시예에 따른 울트라 캐패시터 모듈의 PCB 배면을 개략적으로 도시한 평면도이다.
도 5는 본 발명의 일실시예에 따른 울트라 캐패시터 모듈의 제조 단계를 순차적으로 도시한 모식도이다.
도 6은 본 발명의 예시적인 모듈의 제조 과정에서의 비아 홀의 배치 관계를 절연기판의 배면에서 바라 본 평면도이다.
도 7은 본 발명의 예시적인 모듈의 제조 과정에서의 도전층 패턴의 배치 관계를 절연기판의 배면에서 바라 본 평면도이다.
도 8은 본 발명의 예시적인 모듈의 제조 과정에서의 스페이서 패턴의 배치관계를 절연기판의 배면에서 바라 본 평면도이다.
도 9는 본 발명의 일실시예에 따른 울트라 캐패시터 모듈에서의 배선 패턴의 구획 태양을 설명하기 위한 모식도이다.
도 10은 본 발명의 디른 실시예에 따른 울트라 캐패시터 모듈에서의 배선 패턴의 구획 태양을 설명하기 위한 모식도이다.
도 11은 도 10의 배선 패턴을 A-A' 방향으로 절단한 단면 형상을 예시적으로 도시한 단면도이다.1 is a schematic cross-sectional view of a conventional printed circuit board mounting type ultracapacitor module.
FIG. 2 is a perspective view showing an appearance of an ultracapacitor module according to an embodiment of the present invention.
Fig. 3 is a front view showing an installation state of one of the modules of Fig. 2; Fig.
FIG. 4 is a plan view schematically showing a back surface of a PCB of an ultracapacitor module according to an embodiment of the present invention.
FIG. 5 is a schematic diagram sequentially illustrating manufacturing steps of an ultracapacitor module according to an embodiment of the present invention. Referring to FIG.
6 is a plan view of the arrangement relationship of via holes in the manufacturing process of the exemplary module of the present invention, as viewed from the back surface of the insulating substrate.
FIG. 7 is a plan view of the arrangement relationship of the conductive layer patterns in the manufacturing process of the exemplary module of the present invention, as viewed from the rear surface of the insulating substrate.
FIG. 8 is a plan view of the arrangement of spacer patterns in a manufacturing process of an exemplary module of the present invention, as viewed from the rear surface of an insulating substrate. FIG.
FIG. 9 is a schematic view for explaining an aspect of dividing a wiring pattern in an ultracapacitor module according to an embodiment of the present invention.
10 is a schematic view for explaining an embodiment of wiring patterns in an ultra-capacitor module according to a second embodiment of the present invention.
11 is a cross-sectional view exemplarily showing a cross-sectional shape obtained by cutting the wiring pattern of FIG. 10 in the direction AA '.

이하 첨부된 도면을 참조하여 본 발명의 실시예를 설명함으로써 본 발명을 상술한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명의 일실시예에 따른 울트라 캐패시터 모듈의 외관을 도시한 사시도이다.FIG. 2 is a perspective view showing an appearance of an ultracapacitor module according to an embodiment of the present invention.

도 2를 참조하면, 복수의 울트라 캐패시터(200)의 어레이가 PCB(100) 상에 배열을 이루어 장착된다. 울트라 캐패시터는 예시적으로 3*4의 배열을 이루고 있으며, 각 행의 선단의 울트라 캐패시터 위치가 지그재그 형상을 이루도록 배치되어 있다. 본 발명에서 울트라 캐패시터의 어레이의 수 및 배치 위치는 요구되는 충방전 용량 및 전압에 따라 다양하게 변형될 수 있다. Referring to FIG. 2, an array of a plurality of ultracapacitors 200 is mounted on the PCB 100 in an array. The ultracapacitor has an exemplary arrangement of 3x4, and the positions of ultracapacitors at the tips of the respective rows are arranged so as to form a zigzag shape. In the present invention, the number and arrangement positions of the arrays of ultracapacitors can be variously changed according to the required charge / discharge capacity and voltage.

PCB(100)는 상기 울트라 캐패시터(200)의 전기적 연결을 위한 배선 패턴을 구비한다. 또한, 상기 PCB 상에는 상기 울트라 캐패시터의 충방전을 위한 모듈 터미널 단자(170A, 170B)가 형성되어 있다. 부가적으로, 별도로 도시하지는 않았지만 울트라 캐패시터의 충방전 상태를 모니터링 등의 목적으로 상기 PCB 상에는 전압 및 온도 센서 등의 부가적인 회로가 구비될 수 있음은 이 기술 분야의 통상의 지식을 가진 자라면 누구나 알 수 있을 것이다. The PCB 100 has a wiring pattern for electrical connection of the ultracapacitor 200. Module terminal terminals 170A and 170B for charging and discharging the ultracapacitor are formed on the PCB. In addition, although not shown separately, additional circuits such as voltage and temperature sensors may be provided on the PCB for the purpose of monitoring the charging and discharging state of the ultracapacitor, etc. Any person skilled in the art You will know.

도 3은 도 2의 모듈 중 하나의 울트라 캐패시터의 장착 모습을 도시한 정면도이다. Fig. 3 is a front view showing an installation state of one of the modules of Fig. 2; Fig.

도 3을 참조하면, 울트라 캐패시터(200)는 본체(210) 및 양극 및 음극을 포함하는 두 개의 전극 단자(220A, 220B)로 구성된다. 상기 울트라 캐패시터(200)는 상기 PCB 상의 적절한 위치에 마운트된다. 예컨대, 상기 울트라 캐패시터(200)는 상기 PCB의 장착면(100A)에 거치되는데, 전극 단자(220A, 220B)가 PCB(100)의 비아 홀(116A)을 관통하여 장착되며, 상기 PCB(100)의 배면(100B)에 상기 전극 단자의 일부가 노출된다. 이를 위하여, 상기 PCB(100)에는 상기 울트라 캐패시터의 전극 단자(220A, 220B)의 개수에 대응하는 개수의 비아 홀(116A, 116B)이 형성되어 있다. Referring to FIG. 3, the ultracapacitor 200 includes a main body 210 and two electrode terminals 220A and 220B including an anode and a cathode. The ultracapacitor 200 is mounted at a suitable location on the PCB. For example, the ultracapacitor 200 is mounted on the mounting surface 100A of the PCB. The electrode terminals 220A and 220B are mounted through the via holes 116A of the PCB 100, A part of the electrode terminal is exposed to the back surface 100B of the electrode terminal 100B. For this purpose, the PCB 100 is formed with a plurality of via holes 116A and 116B corresponding to the number of the electrode terminals 220A and 220B of the ultracapacitor.

도 4는 본 발명의 일실시예에 따른 울트라 캐패시터 모듈의 PCB 배면을 개략적으로 도시한 평면도이다. FIG. 4 is a plan view schematically showing a back surface of a PCB of an ultracapacitor module according to an embodiment of the present invention.

도 4를 참조하면, 상기 PCB(100)의 배면에는 복수의 배선 패턴(110, 120)이 형성되어 있다. 도시된 바와 같이, 각각의 배선 패턴(110, 120)은 서로 간에 분리된 섬 형상을 이루도록 배열된다. Referring to FIG. 4, a plurality of wiring patterns 110 and 120 are formed on the back surface of the PCB 100. As shown, each of the wiring patterns 110 and 120 is arranged so as to have a separated island shape from each other.

개별 배선 패턴(110, 120)은 울트라 캐패시터의 전극 단자, 모듈 터미널 단자의 배치 위치에 따라 다양한 형상으로 설계될 수 있다. 참고를 위해 울트라 캐패시터(210)의 배치 위치를 도 4에 점선으로 표시하였다. The individual wiring patterns 110 and 120 can be designed in various shapes according to the electrode terminals of the ultracapacitor and the arrangement positions of the module terminal terminals. The arrangement position of the ultracapacitor 210 for reference is indicated by a dotted line in Fig.

도면을 참조하면, 2 종의 배선 패턴(110, 120)이 도시되어 있다. 먼저, 하나의 배선 패턴(110)은 인접하는 두 울트라 캐패시터의 전극 단자를 전기적으로 접속하기 위한 배선 패턴이다. 다른 하나의 배선 패턴(120)은 울트라 캐패시터의 전극 단자(220A, 200B)와 모듈 터미널 단자(170A, 170B)를 전기적으로 접속하는 배선 패턴이다. Referring to the drawings, two kinds of wiring patterns 110 and 120 are shown. First, one wiring pattern 110 is a wiring pattern for electrically connecting electrode terminals of two adjacent ultracapacitors. The other wiring pattern 120 is a wiring pattern for electrically connecting the electrode terminals 220A and 200B of the ultracapacitor to the module terminal terminals 170A and 170B.

상기 배선 패턴(110)은 인접하는 울트라 캐패시터의 전극 단자 간을 전기적으로 접속한다. 이 배선 패턴에는 비아 홀을 관통한 전극 단자(220A, 220B)가 돌출되어 있다. 본 실시예에서 하나의 배선 패턴(110)에 결합하는 인접하는 두 울트라 캐패시터의 전극 단자(220A, 220B)는 상이한 극성의 단자일 수 있다. 이 경우 상기 배선 패턴(110)은 장착된 복수의 울트라 캐패시터를 직렬로 연결할 수 있다. 물론, 이와 달리 하나의 배선 패턴이 인접하는 울트라 캐패시터의 동일한 극성의 전극 단자와 접속하도록 설계될 수도 있다. The wiring pattern 110 electrically connects electrode terminals of adjacent ultracapacitors. In this wiring pattern, electrode terminals 220A and 220B penetrating the via-hole are protruded. In this embodiment, the electrode terminals 220A and 220B of two adjacent ultracapacitors which are coupled to one wiring pattern 110 may be terminals of different polarities. In this case, the wiring pattern 110 may connect a plurality of mounted ultracapacitors in series. Of course, alternatively, one wiring pattern may be designed to connect to electrode terminals of the same polarity of adjacent ultracapacitors.

한편, 다른 배선 패턴(120)은 울트라 캐패시터의 전극 단자(220A, 220B)와 모듈 터미널 단자(170A, 170B)를 전기적으로 접속한다. 이 배선 패턴은 울트라 캐패시터의 방전 전류가 모듈 터미널 단자(170A, 170B)를 통해 외부 기기로 공급되게 한다. On the other hand, the other wiring pattern 120 electrically connects the electrode terminals 220A and 220B of the ultracapacitor to the module terminal terminals 170A and 170B. This wiring pattern allows the discharge current of the ultracapacitor to be supplied to the external device through the module terminal terminals 170A and 170B.

도 4에 도시된 바와 같이, 상기 배선 패턴(110, 120)은 길이 방향으로 연장되는 복수의 스페이서 패턴(114)를 구비하고 있다. 도면에는 모든 배선 패턴(110, 120)에 복수의 스페이서 패턴(114)이 구비된 것으로 도시하고 있지만, 이는 단지 예시적인 것으로 일부의 배선 패턴에만 스페이서 패턴(114)이 형성될 수 있음은 물론이다. 도 4에 도시된 실시예에서 상기 배선 패턴(110, 120)의 적층 구조에 대해서는 따로 후술한다. As shown in FIG. 4, the wiring patterns 110 and 120 have a plurality of spacer patterns 114 extending in the longitudinal direction. Although all the wiring patterns 110 and 120 are shown as having a plurality of spacer patterns 114 in the drawing, it is needless to say that only the spacer patterns 114 may be formed in only some of the wiring patterns. The lamination structure of the wiring patterns 110 and 120 in the embodiment shown in FIG. 4 will be described later.

이하에서는 도 5 내지 도 8을 참조하여, 본 발명의 울트라 캐패시터 모듈의 제조 과정의 일례를 설명한다. Hereinafter, an example of a manufacturing process of the ultracapacitor module of the present invention will be described with reference to FIGS. 5 to 8. FIG.

먼저, 도 5는 본 발명의 일실시예에 따른 울트라 캐패시터 모듈의 제조 단계를 순차적으로 도시한 모식도이다. 5 is a schematic diagram sequentially illustrating steps of fabricating an ultracapacitor module according to an embodiment of the present invention.

도 5의 (a)를 참조하면, 절연기판(102)은 예컨대 에폭시나 베이클라이트 등의 절연체 수지로 형성되며, 상기 절연기판(102)의 적절한 위치에는 복수의 비아홀(116)이 형성된다. 도 6은 도 4와 관련하여 설명한 예시적인 모듈의 제조 과정에서의 비아 홀(116A, 116B, 117A, 117B)의 배치 관계를 배면에서 바라 본 평면도이다.Referring to FIG. 5A, the insulating substrate 102 is formed of an insulating resin such as epoxy or bakelite, and a plurality of via holes 116 are formed at appropriate positions of the insulating substrate 102. FIG. 6 is a plan view of the layout of the via holes 116A, 116B, 117A, and 117B in the manufacturing process of the exemplary module described with reference to FIG.

도 6에서 참조번호 117A 및 117B는 모듈 터미널의 장착을 위한 비아 홀을 나타낸다. 본 실시예의 도면에서 비아 홀은 사각 형상인 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 단자의 장착을 가능하게 하는 임의 형상의 비아 홀이 사용될 수 있다. Reference numerals 117A and 117B in Fig. 6 represent via holes for mounting the module terminals. In the drawings of this embodiment, the via-holes are shown as having a rectangular shape, but the present invention is not limited thereto, and a via-hole of any shape that allows the mounting of the terminal can be used.

다음 도 5의 (b)를 참조하면, 상기 절연기판(102) 상에 도전층 패턴(112)이 형성된다. 상기 도전층 패턴(112)은 예컨대 동박으로 구현될 수 있다. 도시된 바와 같이, 도전층 패턴(112)은 절연기판(102) 양면의 대응 위치에서 서로 대향하도록 형성되며, 비아 홀(116)을 통해 서로 연결되어 있다. 그러나, 본 실시예에서 장착면 및 배면의 도전층 패턴(112)은 상이한 형상을 가질 수도 있으며, 도전층 패턴(112)은 절연기판(102)의 배면에만 형성될 수도 있음은 물론이다. Referring to FIG. 5B, a conductive layer pattern 112 is formed on the insulating substrate 102. The conductive layer pattern 112 may be embodied as a copper foil, for example. As shown, the conductive layer patterns 112 are formed so as to face each other at corresponding positions on both surfaces of the insulating substrate 102, and are connected to each other via the via holes 116. However, in this embodiment, the conductive layer pattern 112 on the mounting surface and the rear surface may have different shapes, and the conductive layer pattern 112 may be formed only on the back surface of the insulating substrate 102.

도 7은 도 4와 관련하여 설명한 예시적인 모듈의 제조 과정에서의 도전층 패턴(112, 122)의 배치 관계를 절연기판의 배면에서 바라 본 평면도이다. 도 7을 참조하면, 각각의 도전층 패턴(112, 122)는 인접하는 다른 도전층 패턴(112, 122)과 물리적으로 분리된 섬 구조로 배치된다. 하나의 도전층 패턴(112, 122)에는 두 개의 비아 홀이 대응되어 있다. FIG. 7 is a plan view of the arrangement relationship of the conductive layer patterns 112 and 122 in the manufacturing process of the exemplary module described with reference to FIG. 4, as viewed from the back surface of the insulating substrate. Referring to FIG. 7, each of the conductive layer patterns 112 and 122 is disposed in an island structure physically separated from adjacent conductive layer patterns 112 and 122. Two via holes correspond to one conductive layer pattern 112, 122.

다시 도 5의 (c)를 참조하면, 절연기판의 일면 예컨대 울트라 캐패시터 장착면의 도전층 패턴(112, 122) 상에는 절연층(113)이 형성된다. 이 때, 상기 절연층(113)의 일부 즉 비아 홀(116)에 대응되는 부분에는 개구부가 형성된다. 이와 같은 절연층(113)은 통상의 인쇄기법에 의해 구현될 수 있는데, 예컨대 절연 수지의 도포 및 경화 또는 PSR(Photo Solder resist) 잉크의 도포 및 경화에 의해 구현될 수 있다. Referring again to FIG. 5 (c), an insulating layer 113 is formed on one surface of the insulating substrate, for example, on the conductive layer patterns 112 and 122 of the ultracapacitor mounting surface. At this time, an opening is formed in a portion of the insulating layer 113, that is, a portion corresponding to the via hole 116. The insulating layer 113 may be formed by a conventional printing technique, for example, by coating and curing an insulating resin, or applying and curing PSR (Photo Solder Resist) ink.

한편, 절연기판의 배면측 도전층 패턴(112, 122) 상에는 복수의 스페이서 패턴(114)이 형성된다. 상기 스페이서 패턴(114)은 바람직하게는 절연성 수지에 의해 구현될 수 있다. 예컨대, 상기 스페이서 패턴(114)은 PSR 잉크를 사용한 스크린 프린팅 기법에 의해 구현될 수 있다. 물론, 그 밖에 절연성 수지를 임의의 형상으로 도포하기 위한 알려진 기법이 사용될 수도 있다. 도 8은 도 4와 관련하여 설명한 예시적인 모듈의 제조 과정에서의 스페이서 패턴(114)의 배치관계를 나타낸 평면도이다. On the other hand, a plurality of spacer patterns 114 are formed on the back surface side conductive layer patterns 112, 122 of the insulating substrate. The spacer pattern 114 may preferably be implemented by an insulating resin. For example, the spacer pattern 114 may be implemented by a screen printing technique using PSR inks. Of course, a known technique for applying an insulating resin in any shape may be used. FIG. 8 is a plan view showing the arrangement relationship of the spacer patterns 114 in the manufacturing process of the exemplary module described with reference to FIG.

다음, 도 5의 (d)에 도시된 바와 같이, 스페이서 패턴(114)을 형성한 후 의 장착면측에 울트라 캐패시터(200)를 장착한다. 상기 울트라 캐패시터의 전극 단자(220)를 비아 홀(116)로 삽입함으로써 울트라 캐패시터가 장착된다. 울트라 캐패시터의 장착시 울트라 캐패시터의 본체(210)는 절연층(113)에 의해 제1 도전층 패턴(112)과는 절연된다. Next, as shown in Fig. 5 (d), the ultracapacitor 200 is mounted on the mounting surface side after the spacer pattern 114 is formed. An ultracapacitor is mounted by inserting the electrode terminal 220 of the ultracapacitor into the via hole 116. When the ultracapacitor is mounted, the main body 210 of the ultracapacitor is insulated from the first conductive layer pattern 112 by the insulating layer 113.

이어서, 도 5의 (e)에 도시된 바와 같이, 상기 절연기판(102)의 도전층 패턴(120)과 울트라 캐패시터의 전극 단자(220)를 솔더링한다. 솔더링 방법으로는 다양한 솔더링 기법이 사용될 수 있다. 예컨대 PCB를 솔더링하는 통상의 방식이 사용될 수 있는데, PCB의 배면을 납조에 노출하는 웨이브 솔더링(wave soldering) 기법이 사용될 수 있다. 5 (e), the conductive layer pattern 120 of the insulating substrate 102 and the electrode terminal 220 of the ultracapacitor are soldered. Various soldering techniques can be used for the soldering method. For example, a conventional method of soldering a PCB can be used, and a wave soldering technique that exposes the backside of the PCB to the lead can be used.

도 5의 (e)에 도시된 바와 같이, 솔더링에 의해 제공된 솔더는 상기 의 비아 홀(116)로 공급되어 도전층 패턴(112)과 전극 단자(220)가 견고히 결합되도록 한다. 또한, 솔더는 도전층 패턴(112) 상부 스페이서 패턴 사이에 소정 두께로 증착되어 솔더층 패턴(115)을 형성한다. 5E, the solder provided by soldering is supplied to the via hole 116 so that the conductive layer pattern 112 and the electrode terminal 220 are firmly coupled to each other. In addition, the solder is deposited to a predetermined thickness between the upper spacer patterns of the conductive layer pattern 112 to form the solder layer pattern 115.

솔더링 시 증착 두께의 균일성은 도전층 패턴의 면적에 반비례한다. 또, 대용량의 전류를 흘리기 위해 보다 넓은 도전층 패턴이 요구되며 이 때 증착된 솔더층 두께는 도전층 패턴 전체에서 보면 더욱 불균일해지게 된다. 본 발명에서는 스페이서 패턴을 사용하는데, 스페이서 패턴은 도전층 패턴의 면적을 여러 단위 면적으로 구획하는 결과를 낳는다. 대면적의 도전층 패턴을 적절한 크기로 구획함으로써 솔더링시 솔더층의 두께 균일성이 보장될 수 있게 된다.The uniformity of the deposition thickness during soldering is inversely proportional to the area of the conductive layer pattern. In addition, a wider conductive layer pattern is required for flowing a large amount of current, and the solder layer thickness deposited at this time becomes more uneven in the entire conductive layer pattern. In the present invention, a spacer pattern is used, and the spacer pattern results in partitioning the area of the conductive layer pattern into several unit areas. By dividing the large-area conductive layer pattern into an appropriate size, the thickness uniformity of the solder layer can be ensured upon soldering.

이상 본 발명의 본 발명의 울트라 캐패시터 모듈의 제조 과정의 일례를 설명하였지만 본 발명은 이에 한정되지 않는다. 예를 들어, 상술한 본 발명의 모듈 제조 과정은 베어 기판에서 시작하여 인쇄회로기판을 제조하는 과정을 포함하고 있지만, 이와 달리 동박 패턴 및 상기 동박 패턴을 보호하는 절연막이 형성된 기 제조된 인쇄회로기판으로부터 시작될 수 있다. 이 경우, 인쇄회로기판 일면의 절연막을 벗겨내고 노출된 동박 패턴 상에 스페이서 패턴을 형성하는 방식으로 모듈을 제조할 수 있을 것이다. Although an example of the manufacturing process of the ultracapacitor module of the present invention has been described above, the present invention is not limited thereto. For example, the above-described module manufacturing process of the present invention includes a process of manufacturing a printed circuit board starting from a bare board, but it is also possible to manufacture a printed circuit board Lt; / RTI > In this case, the module may be manufactured in such a manner that the insulating film on one surface of the printed circuit board is peeled off and a spacer pattern is formed on the exposed copper foil pattern.

이하에서는 도 9 및 도 10을 참조하여 본 발명의 일실시예에 따른 울트라 캐패시터 모듈에서의 배선 패턴의 구획 태양을 설명한다. Hereinafter, referring to Figs. 9 and 10, a description will be made of a sectional view of a wiring pattern in an ultracapacitor module according to an embodiment of the present invention.

도 9의 (a)와 (b)는 각각 스페이서 패턴(114) 형성 후 솔더링을 거쳐 제조된 하나의 배선 패턴(110)을 평면적으로 도시한 도면이다. 이 때, 도 5의 (e)에 도시한 바와 같이, 배선 패턴(110)은 도전층 패턴(112), 스페이서 패턴(114) 및 솔더층 패턴(115)의 적층 구조를 갖는다.9A and 9B are plan views of one wiring pattern 110 manufactured by soldering after the formation of the spacer pattern 114. FIG. 5 (e), the wiring pattern 110 has a laminated structure of the conductive layer pattern 112, the spacer pattern 114, and the solder layer pattern 115. In this case, as shown in FIG.

도 9의 (a) 및 (b)에서 두 개의 스페이서 패턴(114)은 서로 다른 방식으로 배선 패턴(110)을 실질적으로 3등분하고 있다. 각각의 경우 하나의 전극 단자(220A)로부터 다른 하나의 전극 단자(220B)로 흐르는 전류의 경로는 크게 3 가지로 구분될 수 있다. In FIGS. 9A and 9B, the two spacer patterns 114 substantially bisect the wiring pattern 110 in different ways. In each case, the path of the current flowing from one electrode terminal 220A to the other electrode terminal 220B can be largely divided into three types.

먼저, 도 9의 (a)에 도시된 바와 같이, 경로 ①은 스페이서 패턴을 횡단하는 경로로서 스페이서 패턴 형성 부위에는 솔더층이 존재하지 않는다. 따라서 이 경로는 단위 길이당 높은 저항을 갖는 경로일 수 있다. 한편, 경로 ② 및 ③은 단위 길이당 저항은 낮지만 경로 ①에 비해 길이가 길며 이로 인해 다소 높은 저항을 갖는 경로가 된다.First, as shown in Fig. 9A, the path 1 is a path traversing the spacer pattern, and there is no solder layer at the spacer pattern forming portion. Thus, this path may be a path having a high resistance per unit length. On the other hand, the paths (2) and (3) have a lower resistance per unit length, but are longer in length than the path (1), resulting in a path having a somewhat higher resistance.

다음으로, 도 9의 (b)의 스페이서 패턴 배치에서, 경로 ①은 솔더층으로 인해 단위 길이당 낮은 저항을 갖는 경로가 되며, 도 9의 (a)의 경로 ①에 비해 낮은 저항의 전류 경로이다. 그러므로, 배선 패턴을 구획하는 스페이서 패턴(114)은 두 전극 단자가 마주보는 시선 방향과 실질적으로 평행하도록 연장되는 것이 바람직함을 알 수 있다. Next, in the spacer pattern arrangement of FIG. 9 (b), the path a becomes a path having a low resistance per unit length due to the solder layer, and is a current path with a lower resistance than the path a in Fig. 9 . Therefore, it is understood that the spacer pattern 114 partitioning the wiring pattern is preferably extended so that the two electrode terminals are substantially parallel to the viewing direction facing each other.

도 10은 본 발명의 다른 실시예에 따른 배선 패턴의 구획 태양을 설명하기 위한 도면이다. FIG. 10 is a view for explaining a sectional view of a wiring pattern according to another embodiment of the present invention. FIG.

먼저, 도 10의 (a)을 참조하면, 본 실시예에서 시선 방향의 전류 경로(①)를 확보하기 위하여 스페이서 패턴(114)은 전극 단자(220A)에서 다른 전극 단자(220B)를 바라보는 방향으로 배치되어 있다. 또한, 스페이서 패턴(114)들은 상호 간에 실질적으로 평행하게 배열되어 있다. 또, 도시된 바와 같이 스페이서 패턴(114)은 전극 단자(220A, 220B) 주변에서 종단된다. 이것은 전극 단자(220A, 220B) 주변에서의 다양한 전류 경로를 확보할 수 있게 한다. 10 (a), in order to secure the current path (1) in the visual line direction in this embodiment, the spacer pattern 114 is formed in the direction from the electrode terminal 220A toward the other electrode terminal 220B Respectively. Further, the spacer patterns 114 are arranged substantially parallel to each other. Also, as shown, the spacer pattern 114 is terminated around the electrode terminals 220A and 220B. This makes it possible to secure various current paths around the electrode terminals 220A and 220B.

다음으로, 도 10의 (b)를 참조하면, 본 실시예에서의 스페이서 패턴(114)은 두 전극 단자 사이에서 스페이서 패턴(114)은 전극 단자 간의 전류 경로(②)를 확보하기 위하여 두 단자 간에 시선 방향으로 연장되며, 실질적으로 평행하게 배열되어 있다. 또한, 도 10의 (a)와 마찬가지로 스페이서 패턴(114)은 전극 단자(220A, 220B) 주변에서 종단부를 구비하고 있다. 그러나, 도 10의 (a)와는 달리 배선 패턴(110) 상단부의 일련의 스페이서 패턴(114)들은 나머지 스페이서 패턴과는 평행하지 않다. 10 (b), in the spacer pattern 114 in this embodiment, between the two electrode terminals, the spacer pattern 114 is formed between the two terminals in order to secure the current path (2) between the electrode terminals. Extending in the visual line direction, and arranged substantially in parallel. 10 (a), the spacer pattern 114 has end portions around the electrode terminals 220A and 220B. However, unlike FIG. 10A, the series of spacer patterns 114 at the upper end of the wiring pattern 110 are not parallel to the remaining spacer patterns.

도 11은 도 10의 (a)의 배선 패턴을 A-A' 방향으로 절단한 단면 형상을 예시적으로 도시한 단면도이다.11 is a cross-sectional view exemplarily showing a cross-sectional shape taken along a line A-A 'in FIG. 10 (a).

도 11을 참조하면, 절연기판(102) 배면의 도전층 패턴(112) 상에는 스페이서 패턴(114) 및 솔더층 패턴(115)이 교대로 반복되어 있다. 본 발명의 일실시예에서는 전류 경로의 확보를 위하여 스페이서 패턴의 너비(w1)는 솔더층 패턴(115)의 너비(w2) 보다 작은 것이 바람직하다. 또한, 상기 스페이서 패턴의 높이(w1)는 보다 낮은 단위 길이 당 저항을 얻기 위해 솔더층 패턴의 너비(w2) 보다 작은 것이 바람직하다. 본 발명에서 복수의 스페이서 패턴은 각 패턴 사이의 간격이 일정하게 유지되도록 설계될 수 있다. 물론, 각 패턴 사이의 간격은 소정 값을 초과하지 않는 범위에서 변동하는 값을 가지도록 설계될 수도 있다. Referring to FIG. 11, a spacer pattern 114 and a solder layer pattern 115 are alternately repeated on a conductive layer pattern 112 on the back surface of an insulating substrate 102. In one embodiment of the present invention, the width w1 of the spacer pattern is preferably smaller than the width w2 of the solder layer pattern 115 in order to secure a current path. The height w1 of the spacer pattern is preferably smaller than the width w2 of the solder layer pattern to obtain a lower resistance per unit length. In the present invention, the plurality of spacer patterns can be designed so that the interval between the respective patterns is kept constant. Of course, the interval between each pattern may be designed so as to have a fluctuating value in a range not exceeding a predetermined value.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, You will understand. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

100 인쇄회로기판 100A 장착면
100B 배면 102 절연기판
110, 120 배선 패턴 112, 122 도전층 패턴
113 절연층 114 스페이서 패턴
115 솔더층 패턴
116, 116A, 116B 전극 단자용 비아 홀
117A, 117B 터미널 단자용 비아 홀
200 울트라 캐패시터 210 울트라 캐패시터 본체
220, 220A, 220B 울트라 캐패시터 전극 단자100 Printed circuit board 100A Mounting surface
100B back surface 102 insulating substrate
110, 120 wiring pattern 112, 122 conductive layer pattern
113 insulation layer 114 spacer pattern
115 solder layer pattern
116, 116A, 116B via holes for electrode terminals
117A, 117B Via hole for terminal terminal
200 Ultra Capacitor 210 Ultra Capacitor Body
220, 220A, 220B Ultra Capacitor Electrode Terminal

Claims (12)

복수의 비아 홀이 형성된 절연기판, 상기 절연기판 상의 적어도 일면에 형성되며 인접하는 패턴과는 분리된 섬 구조의 복수의 배선 패턴 및 상기 비아 홀을 통해 상기 인쇄회로기판의 장착면에 장착되는 복수의 울트라 캐패시터를 포함하는 울트라 캐패시터 모듈에 있어서,
상기 울트라 캐패시터 장착면의 반대면의 상기 복수의 배선 패턴 중 적어도 일부의 배선 패턴은,
도전층 패턴;
상기 도전층 패턴 상에 소정 간격으로 이격되어 연장되는 복수의 스페이서 패턴; 및
상기 도전층 패턴 상에서 상기 절연 패턴 사이를 충진하는 복수의 솔더층 패턴을 구비한 적층 구조를 갖는 것을 특징으로 하는 울트라 캐패시터 모듈.A plurality of wiring patterns formed on at least one surface of the insulating substrate and separated from an adjacent pattern, and a plurality of wiring patterns formed on the mounting surface of the printed circuit board through the via holes, In an ultracapacitor module including an ultracapacitor,
The wiring pattern of at least a part of the plurality of wiring patterns on the opposite surface of the ultra-
Conductive layer pattern;
A plurality of spacer patterns extending at predetermined intervals on the conductive layer pattern; And
And a plurality of solder layer patterns filling the space between the insulating patterns on the conductive layer pattern. 제1항에 있어서,
상기 복수의 스페이서 패턴의 적어도 일부는 실질적으로 평행하게 배열되는 것을 특징으로 하는 울트라 캐패시터 모듈.The method according to claim 1,
Wherein at least some of the plurality of spacer patterns are arranged substantially parallel. 제1항에 있어서,
상기 적어도 일부의 배선 패턴은 상기 울트라 캐패시터의 제1 전극 단자 및 제2 전극 단자와 결합하며,
상기 복수의 스페이서 패턴 중 적어도 일부는 상기 제1 전극 단자로부터 상기 제2 전극 단자 방향으로 연장되는 것을 특징으로 하는 울트라 캐패시터 모듈.The method according to claim 1,
Wherein the at least one wiring pattern is coupled to the first electrode terminal and the second electrode terminal of the ultracapacitor,
And at least a part of the plurality of spacer patterns extends from the first electrode terminal toward the second electrode terminal. 제3항에 있어서,
상기 제1 전극 단자 및 제2 전극 단자는 상기 복수의 캐패시터 중 인접하는 울트라 캐패시터의 상이한 극성의 단자인 것을 특징으로 하는 울트라 캐패시터 모듈.The method of claim 3,
Wherein the first electrode terminal and the second electrode terminal are terminals of different polarities of adjacent ultracapacitors among the plurality of capacitors. 제3항에 있어서,
상기 스페이서 패턴은 제1 전극 단자 및 제2 전극 단자 사이에서 연속적으로 연장되는 것을 특징으로 하는 울트라 캐패시터 모듈.The method of claim 3,
Wherein the spacer pattern extends continuously between the first electrode terminal and the second electrode terminal. 제3항에 있어서,
상기 스페이서 패턴은 상기 제1 전극 단자 및 제2 전극 단자 부근에서 종단부를 구비하는 것을 특징으로 하는 울트라 캐패시터 모듈.The method of claim 3,
Wherein the spacer pattern has a terminal end in the vicinity of the first electrode terminal and the second electrode terminal. 제1항에 있어서,
상기 제1 도전층 패턴은 동박을 포함하고, 상기 솔더층 패턴은 땜납을 포함하는 것을 특징으로 하는 울트라 캐패시터 모듈.The method according to claim 1,
Wherein the first conductive layer pattern comprises a copper foil, and the solder layer pattern comprises solder. 제1항에 있어서,
상기 솔더층 패턴의 높이는 상기 스페이서 패턴의 높이보다 큰 것을 특징으로 하는 울트라 캐패시터 모듈.The method according to claim 1,
Wherein a height of the solder layer pattern is greater than a height of the spacer pattern. 제1항에 있어서,
상기 솔더층 패턴의 폭은 상기 스페이서 패턴의 폭보다 큰 것을 특징으로 하는 울트라 캐패시터 모듈.The method according to claim 1,
Wherein a width of the solder layer pattern is larger than a width of the spacer pattern. 복수의 비아 홀을 구비하고, 적어도 일면에 인접하는 패턴과 분리되는 섬 구조의 복수의 도전층 패턴을 포함하는 인쇄회로기판을 제공하는 단계;
상기 인쇄회로기판의 상기 복수의 도전층 패턴 중 적어도 일부의 도전층 패턴 상에 소정 간격으로 이격되어 연장되는 복수의 스페이서 패턴을 제공하는 단계; 및
상기 복수의 비아 홀에 울트라 캐패시터의 터미널 단자를 삽입한 상태에서 상기 도전층 패턴과 솔더링하는 단계를 포함하는 울트라 캐패시터 모듈의 제조 방법.Providing a printed circuit board including a plurality of conductive layer patterns of an island structure having a plurality of via holes and being separated from a pattern adjacent to at least one surface;
Providing a plurality of spacer patterns extending at predetermined intervals on at least a part of the conductive layer patterns of the plurality of conductive layer patterns of the printed circuit board; And
And soldering the conductive layer pattern with the terminal terminals of the ultracapacitors inserted into the plurality of via holes. 제10항에 있어서,
상기 솔더링 단계에서 상기 복수의 스페이서 패턴 사이를 충진하는 솔더층 패턴이 형성되는 것을 특징으로 하는 울트라 캐패시터 모듈의 제조 방법.11. The method of claim 10,
And a solder layer pattern filling the space between the plurality of spacer patterns is formed in the soldering step. 제10항에 있어서,
상기 솔더링 단계는 웨이브 솔더링에 의해 수행되는 것을 특징으로 하는 울트라 캐패시터 모듈의 제조 방법.
11. The method of claim 10,
Wherein the soldering step is performed by wave soldering. ≪ RTI ID = 0.0 > 11. < / RTI >
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