KR20170136089A - Gate driving circuit and display device using the same - Google Patents

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문태웅
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Abstract

The present invention relates to a gate driving circuit and a display device using the same. The gate driving circuit according to an embodiment of the present invention includes a Q node control unit, a QB node control unit, and an output unit for generating a pulse type output signal by controlling the charging and discharging of an output terminal according to the voltages of a Q node and a QB node. The QB node control unit generates the voltage of the QB node with an AC type in a non-scan period in which the Q node control unit outputs the voltage of the Q node as a low potential voltage. Accordingly, the present invention can reduce the ripple of a gate output signal.

Description

게이트 구동 회로 및 이를 이용한 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE USING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a gate driving circuit,

본 발명은 베젤을 넓히지 않으면서 게이트 신호의 리플을 줄일 수 있는 게이트 구동 회로와 이를 이용한 표시 장치에 관한 것이다.The present invention relates to a gate driving circuit capable of reducing a ripple of a gate signal without widening a bezel, and a display device using the gate driving circuit.

평판 표시 장치에는 액정 표시 장치(Liquid Crystal Display: LCD), 플라즈마 디스플레이 패널 표시 장치(Plasma Display Panel: PDP), 유기 발광 다이오드 표시 장치(Organic Light Emitting Diode: OLED), 전기 영동 표시 장치(Electrophoretic Display: EPD) 등이 있다.The flat panel display includes a liquid crystal display (LCD), a plasma display panel (PDP), an organic light emitting diode (OLED), and an electrophoretic display EPD).

표시 장치의 구동 회로는 영상이 표시되는 픽셀 어레이, 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동 회로, 데이터 신호에 동기되는 게이트 펄스(또는 스캔 펄스)를 픽셀 어레이의 게이트 라인들(또는 스캔 라인들)에 순차적으로 공급하는 게이트 구동 회로(또는 스캔 구동 회로), 데이터 구동 회로와 게이트 구동 회로를 제어하는 타이밍 컨트롤러 등을 포함한다.The driving circuit of the display device includes a pixel array in which an image is displayed, a data driving circuit for supplying a data signal to the data lines of the pixel array, a gate pulse (or a scanning pulse) synchronized with the data signal, Scan lines), a timing controller for controlling the data driving circuit and the gate driving circuit, and the like.

픽셀들 각각은 게이트 펄스에 응답하여 데이터 라인의 전압을 픽셀 전극에 공급하는 박막 트랜지스터(Thin Film Transistor: TFT)를 포함할 수 있다. 게이트 펄스는 게이트 하이 전압(Gate High Voltage, VGH)과 게이트 로우 전압(Gate Low Voltage, VGL) 사이에서 스윙한다. 게이트 하이 전압(VGH)은 픽셀 TFT의 문턱 전압보다 높은 전압으로 설정되며, 게이트 로우 전압(VGL)은 픽셀 TFT의 문턱 전압보다 낮은 전압으로 설정된다.Each of the pixels may include a thin film transistor (TFT) that supplies a voltage of the data line to the pixel electrode in response to the gate pulse. The gate pulse swings between the gate high voltage (VGH) and the gate low voltage (VGL). The gate high voltage VGH is set to a voltage higher than the threshold voltage of the pixel TFT and the gate low voltage VGL is set to a voltage lower than the threshold voltage of the pixel TFT.

최근 게이트 구동 회로를 픽셀 어레이와 함께 표시 패널(표시 장치의 베젤이 표시 패널을 가리는 영역)에 내장하는 기술이 적용되고 있는데, 표시 패널에 내장된 게이트 구동 회로는 GIP(Gate In Panel) 회로로 불린다. GIP 회로는 시프트 레지스터(shift register)를 포함하고, 시프트 레지스터는 종속적으로 접속된 다수의 스테이지들(stage)을 포함한다.A technique of embedding a gate drive circuit in a display panel (an area where a bezel of a display device covers the display panel) together with a pixel array is applied, and a gate drive circuit incorporated in the display panel is called a GIP (Gate In Panel) circuit . The GIP circuit includes a shift register, and the shift register includes a plurality of stages connected in a dependent manner.

시프트 레지스터의 각 스테이지는 이전 스테이지 및/또는 다음 스테이지로부터 입력되는 캐리 신호 및 클럭 신호에 응답하여 게이트 신호를 생성하는데, 게이트 라인을 충전시키거나 방전시키기 위한 스위치 회로를 포함한다. 스위치 회로는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT를 포함한다.Each stage of the shift register generates a gate signal in response to a carry signal and a clock signal input from a previous stage and / or a next stage, and includes a switch circuit for charging or discharging the gate line. The switch circuit includes a TFT of a metal oxide semiconductor field effect transistor (MOSFET) structure.

TFT의 소자 특성은 직류 게이트 바이어스 스트레스(DC gate bias stress)(짧게 DC 스트레스로 표현함)나 구동 환경의 온도에 따라 변할 수 있다. DC 스트레스는 TFT의 게이트(gate)에 인가되는 직류 전압이 높을수록 그리고 그 인가 시간이 길수록 커진다. TFT는 DC 스트레스에 의해 그 문턱 전압이 시프트 되어 온 전류(On current)가 감소한다.The device characteristics of a TFT may vary depending on the DC gate bias stress (expressed in terms of DC stress) or the temperature of the driving environment. DC stress is increased as the DC voltage applied to the gate of the TFT is higher and the application time is longer. In the TFT, the current (On current) whose threshold voltage is shifted by the DC stress decreases.

게이트 신호의 하이 레벨을 안정적으로 유지시키기 위해 풀-업(pull-up) TFT만을 포함하는 단순한 GIP 회로를 채용하는 경우, 가로 방향이 세로 방향보다 긴 랜드스케이프(landscape) 패널 구동에서 게이트 라인이 데이터 라인과 커플링 되어 게이트 신호에 리플이 발생하는 문제가 발생한다.When a simple GIP circuit including only a pull-up TFT is employed to stably maintain the high level of the gate signal, in a landscape panel driving in which the horizontal direction is longer than the vertical direction, Line to cause a ripple to occur in the gate signal.

한편, 게이트 신호의 로우 레벨을 안정적으로 유지시키기 위한 풀-다운(pull-down) TFT를 풀-업 TFT와 함께 포함하는 GIP 회로를 채용하여 이러한 문제를 어느 정도 해결할 수 있다. 하지만, 스위치 회로가 풀-업 TFT와 풀-다운 TFT를 각각 제어하기 위한 Q 노드와 QB 노드의 전압을 충방전시키기 위해 스위치 회로를 구성하는 TFT의 개수가 증가하고, 또한 TFT가 열화하여 문턱 전압이 커질 때 게이트 전압이 감소하는 문제를 고려하여 TFT의 크기(TFT의 폭)를 키워서 구성해야 하기 때문에, 표시 패널을 감싸는 베젤을 줄이기 어렵게 되는 문제가 발생한다.On the other hand, this problem can be solved to some extent by employing a GIP circuit including a pull-down TFT together with the pull-up TFT for stably maintaining the low level of the gate signal. However, the number of TFTs constituting the switch circuit for charging and discharging the voltages of the Q node and the QB node for controlling the pull-up TFT and the pull-down TFT respectively increases in the switch circuit, and the TFT deteriorates, (Width of the TFT) must be increased in consideration of the problem that the gate voltage is reduced when the gate width of the TFT is increased. Therefore, there arises a problem that it becomes difficult to reduce the number of the bezels surrounding the display panel.

또한, 게이트 신호는 고전위 전압을 유지하는 기간에 비해 저전위 전압을 유지하는 기간이 긴데, 저전위 전압을 유지하는 기간에 QB 노드를 고전위 전압으로 유지시키기 위한 TFT가 계속하여 DC 스트레스를 받게 되고, 이에 따라 해당 TFT가 쉽게 열화되는 문제가 발생한다.Also, the gate signal has a longer period of maintaining the low potential voltage than the period of maintaining the high potential voltage. In the period during which the low potential voltage is maintained, the TFT for maintaining the QB node at the high potential voltage continuously receives DC stress Thereby causing a problem that the TFT is easily deteriorated.

본 발명은 이러한 상황을 감안한 것으로, 본 발명의 목적은 게이트 출력 신호에서 리플을 줄일 수 있는 게이트 구동 회로를 제공하는 데 있다.The present invention has been made in view of this situation, and it is an object of the present invention to provide a gate drive circuit capable of reducing ripple in a gate output signal.

본 발명의 다른 목적은, 리플을 최소화하기 위해 TFT를 추가할 때 TFT의 개수를 적게 사용하고 TFT의 크기를 작게 하기 위한 게이트 구동 회로를 제공하는 데 있다.Another object of the present invention is to provide a gate driving circuit for reducing the number of TFTs and reducing the size of the TFTs when adding TFTs to minimize ripples.

본 발명의 또 다른 목적은, TFT가 DC 스트레스를 받지 않도록 하는 게이트 구동 회로를 제공하는 데 있다.It is still another object of the present invention to provide a gate drive circuit that prevents the TFT from being subjected to DC stress.

본 발명의 일 실시예에 따른 게이트 구동 회로는, Q 노드의 전압을 생성하는 Q 노드 제어부, QB 노드의 전압을 생성하는 QB 노드 제어부 및 Q 노드와 QB 노드의 전압에 따라 출력 단자의 충전과 방전을 제어하여 제1 클럭의 일부와 동기되는 펄스 형태의 출력 신호를 생성하는 출력부를 포함할 수 있다.A gate driving circuit according to an embodiment of the present invention includes a Q node controller for generating a voltage of a Q node, a QB node controller for generating a voltage of the QB node, and a charging and discharging terminal To generate an output signal in the form of a pulse synchronized with a part of the first clock.

QB 노드 제어부는, Q 노드 제어부가 Q 노드를 저전위 전압으로 출력하는 비스캔 기간에 QB 노드의 전압을 교류 형태로 생성할 수 있다. 또한, QB 노드 제어부는, 출력부가 출력 신호를 고전위 전압으로 출력하는 동안 QB 노드 전압을 저전위 전압으로 유지시킬 수 있다.The QB node control unit can generate the voltage of the QB node in the form of an AC in a non-scan period in which the Q node control unit outputs the Q node as a low potential voltage. Also, the QB node control unit can maintain the QB node voltage at a low potential voltage while the output unit outputs the output signal at a high potential.

Q 노드 제어부는, Q 노드를 고전위 전압으로 프리차징 하고, 펄스가 생성된 이후 Q 노드를 고전위 전압에서 저전위 전압으로 천이시킬 수 있다.The Q node control unit may precharge the Q node to a high potential voltage and then transition the Q node from a high potential voltage to a low potential voltage after the pulse is generated.

출력부는, Q 노드를 부트스트래핑(Bootstrapping) 하여 출력 단자를 충전하여 게이트 펄스를 출력하고, 고전위 전압과 저전위 전압 사이에서 스윙 하는 QB 노드의 전압에 따라 출력 단자를 저전위 전압으로 유지시킬 수 있다. 또한, 출력부는 제1 클럭보다 4 수평 기간(4H) 늦는 제2 클럭에 따라 출력 단자를 저전위 전압으로 유지시킬 수 있다. 또한, 출력부는 제1 클럭의 저전위 전압을 이용하여 출력 단자에 발생하는 리플을 억압할 수 있다.The output unit may bootstrap the Q node to charge the output terminal to output a gate pulse and maintain the output terminal at a low potential voltage according to the voltage of the QB node swinging between the high potential voltage and the low potential voltage have. Further, the output section can maintain the output terminal at the low potential voltage in accordance with the second clock which is delayed by four horizontal periods (4H) from the first clock. Further, the output section can suppress the ripple generated at the output terminal by using the low potential voltage of the first clock.

본 발명의 다른 실시예에 따른 표시 장치는, 데이터 라인들, 게이트 라인들 및 데이터 라인들과 게이트 라인들로 정의된 픽셀들을 포함하는 표시 패널; 표시 패널의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동 회로; 표시 패널의 게이트 라인들에 데이터 신호에 동기되는 게이트 펄스를 공급하고, 종속적으로 접속된 복수 개의 스테이지를 포함하는 게이트 구동 회로; 및 데이터 구동 회로와 게이트 구동 회로의 타이밍을 제어하는 타이밍 컨트롤러를 포함하고, 각 스테이지는, Q 노드 제어부, QB 노드 제어부 및 Q 노드와 QB 노드의 전압에 따라 출력 단자의 충전과 방전을 제어하여 제1 클럭의 일부와 동기되는 게이트 펄스를 생성하는 출력부를 포함하고, QB 노드 제어부는 Q 노드 제어부가 Q 노드를 저전위 전압으로 출력하는 비스캔 기간에 QB 노드의 전압을 교류 형태로 생성할 수 있다.A display device according to another embodiment of the present invention includes: a display panel including pixels defined by data lines, gate lines, and data lines and gate lines; A data driving circuit for supplying a data signal to the data lines of the display panel; A gate driving circuit supplying a gate pulse synchronized with a data signal to gate lines of the display panel and including a plurality of stages connected in a dependent manner; And a timing controller for controlling the timing of the data driving circuit and the gate driving circuit. Each stage controls the charging and discharging of the output terminal according to the voltages of the Q-node control unit, the QB node control unit, and the Q- The QB node controller may generate the voltage of the QB node in the form of an AC in a non-scan period in which the Q node controller outputs the Q node as a low potential voltage .

따라서, 적은 개수의 TFT로 스위치 회로를 구성하면서 게이트 신호의 리플을 줄일 수 있게 된다. 또한, 크기가 작은 TFT로 스위치 회로를 구성하여 표시 장치의 베젤을 좁게 할 수 있다. 또한, 출력 단자를 방전시키기 위한 TFT가 교류 형태로 동작하도록 하여 TFT가 DC 스트레스를 받지 않게 되고 TFT의 열화를 늦출 수 있게 된다.Therefore, it is possible to reduce the ripple of the gate signal while constructing the switch circuit with a small number of TFTs. In addition, a switch circuit can be constituted by a small-sized TFT, and the bezel of the display device can be made narrow. Further, since the TFT for discharging the output terminal operates in an AC mode, the TFT is not subjected to the DC stress and the deterioration of the TFT can be delayed.

도 1은 풀-업 TFT만 채용한 종래 GIP 회로 구성을 도시한 것이고,
도 2는 도 1의 GIP 회로에 의해 출력 신호에 리플이 발생하는 예를 도시한 것이고,
도 3은 도 1의 GIP 회로의 리플 문제를 해결하기 위해 풀-다운 TFT를 더 채용한 종래 GIP 회로 구성을 도시한 것이고,
도 4는 본 발명의 일 실시예에 따른 표시 장치의 구동 회로를 블록으로 도시한 것이고,
도 5는 GIP 회로의 시프트 레지스터 구성을 도시한 것이고,
도 6은 본 발명의 일 실시예에 따른 GIP 회로를 도시한 것이고,
도 7은 도 6에 도시된 GIP 회로의 입출력 파형을 도시한 것이고,
도 8은 본 발명에 따른 출력 신호를 도 1의 GIP 회로에 의한 출력 신호와 비교한 것이고,
도 9는 본 발명에 따라 출력 단자가 저전위 전압을 출력하는 동안 AC 형태로 스윙 하는 QB 노드의 전압을 도시한 것이고,
도 10은 본 발명의 다른 실시예에 따른 GIP 회로를 도시한 것이고,
도 11은 본 발명의 또 다른 실시예에 따른 GIP 회로를 도시한 것이고,
도 12는 본 발명의 또 다른 실시예에 따른 GIP 회로를 도시한 것이고,
도 13은 도 12에 도시된 GIP 회로의 입출력 파형을 도시한 것이고,
도 14는 본 발명의 또 다른 실시예에 따른 GIP 회로를 도시한 것이고,
도 15는 도 14에 도시된 GIP 회로의 입출력 파형을 도시한 것이다.Fig. 1 shows a conventional GIP circuit configuration employing only a pull-up TFT,
Fig. 2 shows an example in which ripple is generated in the output signal by the GIP circuit of Fig. 1,
FIG. 3 shows a conventional GIP circuit configuration employing a pull-down TFT to solve the ripple problem of the GIP circuit of FIG. 1,
4 is a block diagram showing a driving circuit of a display device according to an embodiment of the present invention,
Fig. 5 shows a shift register configuration of the GIP circuit,
6 shows a GIP circuit according to an embodiment of the present invention,
Fig. 7 shows an input / output waveform of the GIP circuit shown in Fig. 6,
Figure 8 compares the output signal of the present invention with the output signal of the GIP circuit of Figure 1,
Figure 9 illustrates the voltage of a QB node swinging in AC form while the output terminal outputs a low potential voltage according to the present invention,
10 shows a GIP circuit according to another embodiment of the present invention,
11 shows a GIP circuit according to another embodiment of the present invention,
12 shows a GIP circuit according to another embodiment of the present invention,
13 shows an input / output waveform of the GIP circuit shown in FIG. 12,
14 shows a GIP circuit according to another embodiment of the present invention,
Fig. 15 shows an input / output waveform of the GIP circuit shown in Fig.

본 발명의 표시 장치는 액정 표시 장치(Liquid Crystal Display, LCD), 전계 방출 표시 장치(Field Emission Display: FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기 발광 다이오드 표시 장치(Organic Light Emitting Display: OLED), 전기 영동 표시 소자(Electrophoresis, EPD) 등의 평판 표시 장치 기반으로 구현될 수 있다.The display device of the present invention can be applied to a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), an organic light emitting display : OLED), electrophoresis (EPD), and the like.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 1은 풀-업 TFT만 채용한 종래 GIP 회로 구성을 도시한 것이고, 도 2는 도 1의 GIP 회로에 의해 출력 신호에 리플이 발생하는 예를 도시한 것이다.Fig. 1 shows a conventional GIP circuit configuration using only a pull-up TFT, and Fig. 2 shows an example in which ripple is generated in an output signal by the GIP circuit in Fig.

도 1의 GIP 회로는 7개의 TFT와 1개의 부트스트래핑(bootstrapping) 커패시터를 포함하여 구성되는데, 제1 TFT(T1)에 의해 Q 노드가 하이 레벨(고전위 전압)이 되고, 제1 클럭 신호(CLK(N))에 맞추어 부트스트래핑 효과로 Q 노드가 40V 가까이 상승하여 T5를 온 시켜 안정적으로 출력 단자(Gout(n))를 충전시키고 게이트 펄스를 출력한다.The GIP circuit of FIG. 1 includes seven TFTs and one bootstrapping capacitor. The Q-node becomes a high level (high potential voltage) by the first TFT T1 and a first clock signal CLK (N)), the Q node rises by about 40 V by the bootstrapping effect and turns on T5 to stably charge the output terminal Gout (n) and output the gate pulse.

하지만, 도 1의 GIP 회로로 랜드스케이프(Landscape) 패널을 인터레이스(Interlace) 방식으로 구동할 때 특정 패턴에서 게이트 신호에 리플이 심하게 발생하고 화질이 저하되는 문제가 발생한다. 이를 시뮬레이션 한 결과, 인터레이스 구동은 게이트 라인의 부하가 커지기 때문에 게이트 라인이 데이터 라인과 커플링 되어, 도 2에 도시한 것과 같이, 출력 단자와 Q 노드에 리플이 발생하는데, 이는 제5 TFT(T5)가 -1V 수준일 때 Q 노드의 리플이 출력 노드에 전달되는 것을 확인할 수 있었다. 이러한 구조에서는, 제1 클럭(CLK(n))보다 4 수평 기간(4H) 뒤진 제2 클럭(CLK(n+4))이 하이 레벨(고전위 전압)일 때는(제1 클럭(CLK(n))이 로우 레벨일 때) 제4 TFT(T4)에 의해 출력 단자가 잘 풀-다운 되지만, 제1 클럭(CLK(n))이 하이 레벨일 때 Q 노드나 출력 단자에 발생하는 리플에 의해 T6이 온이 될 수 있어서 리플에 취약하게 된다.However, when the Landscape panel is driven by the GIP circuit of FIG. 1 in an interlaced manner, there arises a problem that ripples are generated in the gate signal in a specific pattern and image quality is deteriorated. As a result of the simulation, it has been found that the gate line is coupled with the data line due to the increase in the load on the gate line, and ripple occurs at the output terminal and the Q node, as shown in Fig. 2, ) Is -1V, it is confirmed that the ripple of the Q node is transferred to the output node. In this structure, when the second clock CLK (n + 4) that is four horizontal periods later than the first clock CLK (n) is at the high level (high potential voltage) (when the first clock CLK The output terminal is well pulled down by the fourth TFT T4 but the ripple generated at the Q node or the output terminal when the first clock CLK (n) is at the high level T6 can be on, making it vulnerable to ripple.

이와 같이 도 1과 같은 단순한 구조의 GIP 회로가 일부 타이밍에 리플에 취약하므로, 이를 보강하기 위해 출력 단자를 방전시키는 풀-다운 TFT를 하나의 QB 노드로 제어하는 구조로 GIP 회로를 구성하거나 두 개의 QB 노드를 이용하여 출력 단자를 방전시키는 구조로 GIP 회로를 구성하기도 한다.In this way, the GIP circuit having a simple structure as shown in Fig. 1 is susceptible to ripple at a certain timing. Therefore, in order to reinforce this, a pull-down TFT for discharging the output terminal is controlled by one QB node, A GIP circuit may be constructed with a structure that discharges the output terminal using the QB node.

도 3은 도 1의 GIP 회로의 리플 문제를 해결하기 위해 풀-다운 TFT를 더 채용한 종래 GIP 회로 구성을 도시한 것이다.FIG. 3 shows a conventional GIP circuit configuration employing a pull-down TFT to solve the ripple problem of the GIP circuit of FIG.

도 3의 GIP 회로는 도 1의 GIP 회로에 TFT가 5개 이상 추가된다. 2단으로 구성된 제91 TFT(T91)와 제92 TFT(T92)에서 제91 TFT(T91)의 문턱 전압이 열화될 때 제92 TFT(T92)의 게이트 전압이 VGH-Vth91로 감소하기 때문에, 이를 만회하기 위하여 제92 TFT(T92)의 폭을 키워서 회로를 구성해야 하고, 제91 TFT(T91)의 폭이 10um일 때 제92 TFT(T92)의 폭은 90um로 설계해야 한다. 또한, 출력 단자(Gout(n))가 하이 레벨(게이트 하이 전압(VGH) 또는 고전위 전압)일 때 QB 노드를 로우 레벨(게이트 로우 전압(VGL) 또는 저전위 전압)로 유지하기 위하여 제102 TFT(T102)의 폭이 제92 TFT(T92)보다 1.5~2배가 되어야 하므로, 제102 TFT(T102)의 폭이 150um 이상이 되어야 한다.In the GIP circuit of Fig. 3, five or more TFTs are added to the GIP circuit of Fig. Consisting of two stage of claim 9 1 TFT (T9 1) and the 9 2 TFT (T9 2) of claim 9 1 TFT (T9 1), the gate voltage of the 9 2 TFT (T9 2) when the threshold voltage is deteriorated VGH in since reduced to -Vth 91, No. 9 2 TFT (T9 2) when the need to configure a circuit kiwoseo width, and the width of the 10um 9 1 TFT (T9 1) of claim 9 TFT 2 (T9 to make up for this, 2 ) should be designed to have a width of 90 μm. In order to keep the QB node at a low level (gate low voltage VGL or low potential voltage) when the output terminal Gout (n) is at a high level (gate high voltage VGH or high potential voltage) 2, so that the width of the TFT (T10 2) of claim 9 2 TFT (T9 2) than to be 1.5 times to 2, and the width of the 10 2 TFT (T10 2) should be more than 150um.

표시 장치의 베젤을 좁게 하기 위해 QB 노드를 구성하는 TFT의 폭을 줄이려면, 제91 TFT(T91)와 제92 TFT(T92)로 QB 노드를 채워주는 2 스테이지로 구성하지 않고, 하나의 제9 TFT(T9)의 1 스테이지로 구성해야 한다. 하지만, 1 스테이지로 구성할 때 Q 노드가 충전되는(고전위 전압을 유지하는) 기간(스캔 기간) 이외의 비스캔 기간(Q 노드가 저전위 전압을 유지하는 기간)에 QB 노드가 계속해서 하이 레벨(고전위 전압)을 유지해야 하므로, 제8 TFT(T8)에 지속적으로 DC 스트레스가 가해지고 이로 인해 제8 TFT(T8)가 쉽게 열화된다.To reduce the width of the TFT constituting the QB node to narrow the bezel of the display device, the 9 1 TFT (T9 1) and the 9 second TFT does not consist of the two stage fill the QB node, and (T9 2), One 9th And one stage of the TFT T9. However, in a non-scan period (a period during which the Q node maintains a low potential voltage) other than the period (scan period) during which the Q node is charged (maintaining the high potential voltage) (High potential voltage), the DC stress is continuously applied to the eighth TFT (T8) and the eighth TFT (T8) easily deteriorates.

이러한 종래 문제를 해결하기 위하여, 본 발명에서는 QB 노드를 구성하기 위하여 도 1의 GIP 회로에 4개의 TFT를 추가하되, TFT의 폭을 최소로 하고, QB 노드를 교류 형태로 구동하도록 한다.In order to solve this conventional problem, in the present invention, four TFTs are added to the GIP circuit of FIG. 1 to configure the QB node, and the width of the TFT is minimized, and the QB node is driven in the form of an AC.

도 4는 본 발명의 일 실시예에 따른 표시 장치의 구동 회로를 블록으로 도시한 것이고, 도 5는 GIP 회로의 시프트 레지스터 구성을 도시한 것이다.FIG. 4 is a block diagram showing a driving circuit of a display device according to an embodiment of the present invention, and FIG. 5 shows a shift register configuration of a GIP circuit.

본 발명의 실시예에 따른 표시 장치는 표시 패널(PNL)과 표시 패널(PNL)의 픽셀 어레이(PIXEL ARRAY)에 입력 영상의 데이터를 기입하기 위한 구동 회로 등을 포함한다.The display device according to the embodiment of the present invention includes a drive circuit for writing data of an input image to a pixel array (PIXEL ARRAY) of a display panel (PNL) and a display panel (PNL).

표시 패널(PNL)은 LCD, OLED 표시 장치 등 GIP 회로가 필요한 평판 표시 장치의 패널로 구현될 수 있다.The display panel (PNL) may be implemented as a panel of a flat panel display device requiring a GIP circuit such as an LCD or an OLED display.

표시 패널(PNL)은 데이터 라인들(12), 데이터 라인들(12)과 직교하는 게이트 라인들(14), 및 데이터 라인들(12)과 게이트 라인들(14)에 의해 정의된 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이(PIXEL ARRAY)를 포함한다. 입력 영상은 픽셀 어레이에서 재현된다.The display panel PNL includes data lines 12, gate lines 14 orthogonal to the data lines 12, and a matrix in the form of a matrix defined by the data lines 12 and gate lines 14. [ And a pixel array (PIXEL ARRAY) in which pixels are arranged. The input image is reproduced in a pixel array.

구동 회로는 데이터 라인들(12)에 데이터 신호를 공급하는 데이터 구동 회로(SIC, 16), 데이터 신호에 동기되는 게이트 펄스를 게이트 라인들(14)에 순차적으로 공급하는 GIP 회로(18) 및 타이밍 컨트롤러(TCON, 20)를 포함한다.The driving circuit includes a data driving circuit (SIC) 16 for supplying a data signal to the data lines 12, a GIP circuit 18 for sequentially supplying gate pulses synchronized with the data signals to the gate lines 14, And a controller (TCON, 20).

타이밍 컨트롤러(20)는 외부 호스트 시스템으로부터 수신된 입력 영상의 디지털 데이터를 데이터 구동 회로(16)로 전송하는데, 호스트 시스템으로부터 입력 영상에 동기되는 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍 신호를 수신하고, 이를 기준으로 데이터 구동 회로(16)와 GIP 회로(18)의 동작 타이밍을 제어한다. GIP 회로(18)는 픽셀 어레이 밖에서 표시 패널(PNL)의 일측 가장자리에 형성되거나 양측 가장자리에 형성될 수 있다. GIP 회로(18)는 픽셀 어레이와 동시에 표시 패널(PNL)의 기판에 형성될 수 있다.The timing controller 20 transmits the digital data of the input image received from the external host system to the data driving circuit 16. The timing controller 20 receives a vertical synchronizing signal, a horizontal synchronizing signal, a data enabling signal, And controls the operation timing of the data driving circuit 16 and the GIP circuit 18 on the basis of the timing signal. The GIP circuit 18 may be formed on one side edge of the display panel PNL outside the pixel array or on both side edges thereof. The GIP circuit 18 may be formed on the substrate of the display panel PNL simultaneously with the pixel array.

GIP 회로(18)는 시프트 레지스터를 포함한다. 시프트 레지스터는 도 5와 같이 종속적으로 접속된 스테이지들(S(N-2) ~ S(N+2))을 포함한다. 각 스테이지(S(N-2)~S(N+2))에는 고전위 전압(VGH)과 저전위 전압(VGL) 사이에서 스윙하는 스타트 펄스(Vst), 시프트 클럭(CLK1-CLK8)(이하 간단하게 클럭이라고 함), 리셋 신호 등이 입력된다.The GIP circuit 18 includes a shift register. The shift register includes the stages S (N-2) to S (N + 2) that are connected in a dependent manner as shown in FIG. The start pulse Vst and the shift clocks CLK1 to CLK8 (hereinafter referred to as " Vgs ") that swing between the high potential voltage VGH and the low potential voltage VGL are applied to the stages S (N-2) to S Simply referred to as a clock), a reset signal, and the like.

스테이지들(S(N-2) ~ S(N+2))은 스타트 펄스(Vst)에 응답하여 게이트 펄스를 출력하기 시작하고, 클럭(CLK1~GCLK8)에 따라 출력을 시프트 한다. 스테이지들(S(N-2) ~ S(N+2))로부터 순차적으로 출력되는 출력 신호는 게이트 펄스로서 게이트 라인들(14)에 공급된다. 이전 스테이지들(S(N-1)~S(N-4))의 게이트 펄스 중 하나 이상은 다음 스테이지의 스타트 펄스로서 입력되고, 또한 그 출력은 리셋 신호(Reset signal)로서 이전 스테이지들 중 하나에 입력될 수 있다. 스테이지들은 게이트 펄스와 별도의 캐리 신호(Carry signal)를 출력하여, 이전 스테이지나 다음 스테이지에 제어 신호로 공급할 수 있는데, 예를 들어 스타트 펄스로서 다음 스테이지에 공급하거나 리셋 신호로 이전 스테이지에 공급할 수 있다.The stages S (N-2) to S (N + 2) start outputting the gate pulse in response to the start pulse Vst and shift the output in accordance with the clocks CLK1 to GCLK8. Output signals sequentially output from the stages S (N-2) to S (N + 2) are supplied to the gate lines 14 as gate pulses. At least one of the gate pulses of the previous stages S (N-1) to S (N-4) is input as a start pulse of the next stage and its output is a reset signal, Lt; / RTI > The stages can output a carry signal that is separate from the gate pulse and can be supplied as a control signal to the previous or next stage, for example, as a start pulse, or to a previous stage as a reset signal .

도 6은 본 발명의 일 실시예에 따른 GIP 회로를 도시한 것으로, 도 5에 도시된 스테이지를 상세하게 보여준다. 도 6의 회로는 제n(n은 자연수) 스테이지에 해당한다.FIG. 6 shows a GIP circuit according to an embodiment of the present invention, which shows the stage shown in FIG. 5 in detail. The circuit of Fig. 6 corresponds to the nth (n is a natural number) stage.

도 6의 GIP 회로는, 종래 도 1의 GIP 회로의 문제점을 개선하기 위하여, QB 노드를 구성하기 위한 TFT(T8, T9, T11, T12)를 4개 추가할 수 있다. 제9 TFT(T9)를 1단으로 구성하면, QB 노드의 전압을 생성하기 위한 제8 TFT(T8), 제9 TFT(T9), 제12 TFT(T12)의 폭을 각각 60um, 10um, 45um로 최소화하고, 제11 TFT(T11)를 추가하여 QB 노드가 교류로 구동하도록 할 수 있다. 출력 단자를 방전시키는 제8 TFT(T8)가 턴-온 되는 시간을 줄여줌으로써 신뢰성이 향상될 수 있다.The GIP circuit of FIG. 6 can add four TFTs (T8, T9, T11, T12) for constituting a QB node in order to solve the problem of the conventional GIP circuit of FIG. The width of the eighth TFT T8, the ninth TFT T9 and the twelfth TFT T12 for generating the voltage of the QB node is 60 um, 10 um, 45 um And the eleventh TFT T11 may be added so that the QB node can be driven in an alternating current. The reliability can be improved by reducing the time for turning on the eighth TFT (T8) for discharging the output terminal.

도 6의 GIP 회로는 제1 내지 제9 TFT, 제11 TFT, 제12 TFT(T1 내지 T9, T11, T12) 및 부트스트래핑 커패시터(CB)의 구성 요소를 포함하는데, 각 구성 요소는 크게 Q 노드 제어부(또는 Q 노드 제어부), QB 노드 제어부(또는 제2 스위칭부) 및 출력부로 나눌 수 있다. 각 TFT는 n 타입 MOSFET로 구현될 수 있다.6 includes components of the first to ninth TFTs, the eleventh TFT, the twelfth TFTs T1 to T9, T11, and T12, and the bootstrapping capacitor CB, A control unit (or a Q node control unit), a QB node control unit (or a second switching unit), and an output unit. Each TFT can be implemented as an n-type MOSFET.

클럭은 3 수평 기간(3H)의 펄스 폭을 가지고 1 수평 기간(1H)씩 위상이 시프트 되는 8상 시프트 클럭을 사용하고, 서로 이웃하는 클럭은 1 수평 기간(1H)씩 서로 중첩된다.The clock uses an 8-phase shift clock having a pulse width of 3 horizontal periods (3H) and shifted in phase by one horizontal period (1H), and neighboring clocks overlap each other by one horizontal period (1H).

Q 노드 제어부는 제1 TFT 내지 제4 TFT(T1-T4)로 구성되고, QB 노드 제어부는 제9 TFT(T9), 제11 TFT(T11) 및 제12 TFT(T12)로 구성되고, 출력부는 제5 TFT 내지 제8 TFT(T5-T8)로 구성될 수 있다.The Q-node control unit is composed of the first TFT to the fourth TFT (T 1 -T 4), and the QB node control unit is composed of the ninth TFT T 9, the eleventh TFT T 11 and the twelfth TFT T 12, And a fifth TFT to an eighth TFT (T5-T8).

먼저, Q 노드 제어부에 대해 설명한다.First, the Q node control unit will be described.

Q 노드 제어부는, 제n 스테이지의 게이트 펄스를 출력하기 위해, 풀-업 TFT인 제5 TFT(T5)를 턴-온 시키기 위해 필요한 Q 노드 전압을 생성하는데, 제n 스테이지의 게이트 펄스가 고전위 전압을 나타내는 펄스 구간과 펄스 구간 전과 후에 각각 하나 이상의 수평 기간을 더 포함하는 기간(스캔 기간) 동안 Q 노드가 고전위 전압이 되도록 하고, 스캔 기간을 제외한 나머지 기간(비스캔 기간) 동안 저전위 전압이 되고 또한 플로팅 되지 않고 저전위 전압이 유지되도록 한다.The Q-node control section generates a Q-node voltage necessary for turning on the fifth TFT (T5) which is a pull-up TFT for outputting the gate pulse of the n-th stage, During the period (scan period) including one or more horizontal periods before and after the pulse period and the pulse period representing the voltage, the Q node is made to have a high potential voltage, and during the remaining period (non-scan period) excluding the scan period, And the low potential voltage is maintained without being floated.

Q 노드는, 제(n-4) 스테이지의 출력 신호(Gout(n-4)) 또는 캐리 신호에 따라 제1 TFT(T1)가 턴-온 되어 고전위 전압(VGH)으로 프리 차징(pre-charging)되고, 제(n+4) 스테이지의 출력 신호(Gout(n+4)) 또는 캐리 신호에 따라 제2 TFT(T2)가 턴-온 되어 저전위 전압(VGL)으로 방전된다. 즉, 제1 TFT(T1)와 제2 TFT(T2)는 Q 노드가 충전되는 기간(스캔 기간)을 결정한다.The Q node is turned on by the first TFT T1 according to the carry signal or the output signal Gout (n-4) of the (n-4) -th stage to precharge the high- and the second TFT T2 is turned on in accordance with the carry signal Gout (n + 4) or the output signal Gout (n + 4) of the (n + 4) th stage to be discharged to the low potential voltage VGL. That is, the first TFT (T1) and the second TFT (T2) determine the period (scan period) during which the Q node is charged.

이러한 동작을 위해, 제1 TFT(T1)는, 드레인과 게이트가 제(n-4) 스테이지의 출력 신호(Gout(n-4))에 연결되고, 소스가 Q 노드에 연결된다. 제2 TFT(T2)는, 드레인이 Q 노드에 연결되고, 게이트가 제(n+4) 스테이지의 출력 신호(Gout(n+4))에 연결되고, 소스가 저전위 전압(게이트 로우 전압, VGL)을 출력하는 저전위 전원 라인(VSS)에 연결된다.For this operation, the first TFT T1 has its drain and gate connected to the output signal Gout (n-4) of the (n-4) -th stage, and its source connected to the Q-node. The second TFT T2 is turned on when the drain is connected to the Q node and the gate is connected to the output signal Gout (n + 4) of the (n + 4) VGL which outputs a low potential power supply line VSS.

또한, Q 노드는, 제1 클럭(CLK(n))보다 2 수평 기간(2H)이 빠른 제3 클럭(CLK(n-2))의 제어에 따라, Q 노드가 충전되는 기간(스캔 기간) 이외의 기간(비스캔 기간)(Q 노드가 저전위 전압을 유지하는 기간) 동안 Q 노드가 플로팅(floating) 되는 것이 억제될 수 있다. 또한, Q 노드는 리셋(RESET) 신호에 따라 제4 TFT(T4)가 턴-온 되어 방전 상태로 천이된다. 즉, 제3 클럭(CLK(n-2))은 비스캔 기간 동안 Q 노드를 주기적으로 방전 또는 풀-다운 시킨다.The Q node is a period during which the Q node is charged (scan period) in accordance with the control of the third clock CLK (n-2) which is two horizontal periods (2H) faster than the first clock (CLK The Q node can be prevented from floating during a period other than the period (non-scan period) (period during which the Q node maintains the low potential voltage). In addition, in the Q node, the fourth TFT (T4) is turned on according to the reset (RESET) signal to transition to the discharge state. That is, the third clock CLK (n-2) periodically discharges or pulls down the Q node during the non-scan period.

이러한 동작을 위해, 제3 TFT(T3)는, 드레인이 제(n-2) 스테이지의 출력 신호(Gout(n-2)) 또는 캐리 신호에 연결되고, 게이트가 제3 클럭(CLK(n-2))에 연결되고, 소스가 Q 노드에 연결된다. 제 4 TFT(T4)는, 드레인이 Q 노드에 연결되고, 게이트가 리셋(RESET)에 연결되고, 소스가 저전위 전원 라인(VSS)에 연결된다.For this operation, the third TFT T3 is connected to the output signal Gout (n-2) or the carry signal of the (n-2) -th stage and the gate of the third TFT T3 is connected to the third clock CLK 2), and the source is connected to the Q node. In the fourth TFT T4, the drain is connected to the Q node, the gate is connected to the reset (RESET), and the source is connected to the low potential power supply line (VSS).

다음으로, 제5 TFT 내지 제8 TFT(T5-T8)로 구성되는 출력부를 설명한다.Next, an output section composed of the fifth TFT to the eighth TFT (T5-T8) will be described.

출력부는, Q 노드 전압과 제1 클럭(CLK(n))에 따라 출력 단자를 통해 제n 스테이지의 출력 신호(Gout(n))를 출력한다. 출력부는, 제1 클럭(CLK(n))의 일부 기간(제1 클럭 신호 중에서 Q 노드가 고전위 전압을 유지하는 스캔 기간에 포함되고 고전위 전압을 출력하는 기간)에 동기하여 고전위 전압의 펄스를 출력 신호로 생성하고, 나머지 기간에는 저전위 전압을 생성한다.The output unit outputs the output signal Gout (n) of the n-th stage through the output terminal in accordance with the Q-node voltage and the first clock CLK (n). The output unit outputs the high potential voltage of a high potential voltage in synchronization with a part of the period of the first clock CLK (n) (a period during which the Q node of the first clock signal is included in the scan period maintaining the high potential voltage and outputs the high potential voltage) Generates a pulse as an output signal, and generates a low potential voltage in the remaining period.

출력부는, 출력 단자가 저전위 전압의 출력 신호(Gout(n))를 출력하는 동안 출력 신호에 리플에 발생하지 않도록 주기적으로 출력 단자를 방전시키는 동작을 수행할 수 있다.The output section may perform an operation of periodically discharging the output terminal so that the output terminal does not cause ripple in the output signal while outputting the output signal of low potential voltage (Gout (n)).

Q 노드는 제(n-4) 스테이지의 출력 신호(Gout(n-4))에 따라 프리 차징 되고 제1 클럭(CLK(n))이 고전위 전압(VGH)으로 입력될 때 2VGH로 상승하는데, 제5 TFT(T5)는 고전위 전압의 Q 노드 전압에 응답하여 턴-온 되어 제1 클럭(CLK(n))을 게이트 라인으로 공급하여 게이트 라인의 전압을 상승시킨다.The Q node is precharged according to the output signal Gout (n-4) of the (n-4) stage and rises to 2VGH when the first clock CLK (n) is input to the high potential voltage VGH , The fifth TFT T5 is turned on in response to the Q node voltage of the high potential voltage to supply the first clock CLK (n) to the gate line to raise the voltage of the gate line.

제6 내지 제8 TFT(T6-T8)는 비스캔 기간에 출력 단자의 방전을 제어하는데, 제6 TFT(T6)는 출력 단자의 전압에 따라 제1 클럭(CLK(n))의 저전압 전압으로 출력 단자를 방전시키고, 제7 TFT(T7)는 제1 클럭(CLK(n))보다 4 수평 기간(4H) 뒤진 제2 클럭(CLK(n+4))에 의해 턴-온 되어 출력 단자를 방전시키고, 제8TFT(T8)는 QB 노드의 전압에 따라 출력 단자를 방전시킨다.The sixth to eighth TFTs T6 to T8 control the discharge of the output terminal in the non-scan period, and the sixth TFT T6 is driven by the low voltage voltage of the first clock CLK (n) And the seventh TFT T7 is turned on by the second clock CLK (n + 4) that is four horizontal periods later than the first clock CLK (n) by 4 horizontal periods, And the eighth TFT (T8) discharges the output terminal in accordance with the voltage of the QB node.

즉, 제5 TFT(T5)는 스캔 기간에 출력 단자를 고전위 전압으로 충전시키고, 제6 TFT(T6)는 비스캔 기간에 리플에 의해 출력 전압이 커질 때 출력 단자를 저전위 전압으로 방전시키고, 제7 TFT(T7)와 제8TFT(T8)는 비스캔 기간에 교대로 출력 단자를 저전위 전압으로 방전시킨다.That is, the fifth TFT (T5) charges the output terminal to a high potential voltage in the scan period, and the sixth TFT (T6) discharges the output terminal to the low potential voltage when the output voltage increases due to the ripple in the non- The seventh TFT T7 and the eighth TFT T8 alternately discharge the output terminal to the low potential voltage in the non-scan period.

이러한 동작을 위해, 제5 TFT(T5)는, 드레인이 제1 클럭(CLK(n))에 연결되고, 게이트가 Q 노드에 연결되고, 소스가 출력 단자에 연결되고, 게이트와 소스 사이에 부트스트래핑 커패시터(CB)가 연결된다.For this operation, the fifth TFT T5 is connected to the first clock CLK (n), the gate is connected to the Q node, the source is connected to the output terminal, A strapping capacitor CB is connected.

제6 TFT(T6)는, 드레인이 제1 클럭(CLK(n))에 연결되고, 게이트와 소스가 출력 단자에 연결된다. 제7 TFT(T7)는, 드레인이 출력 단자에 연결되고, 게이트가 제2 클럭(CLK(N+4))에 연결되고, 소스가 저전위 전원 라인(VSS)에 연결된다. 제8 TFT(T8)는, 드레인이 출력 단자에 연결되고, 게이트가 QB 노드에 연결되고, 소스가 저전위 전원 라인(VSS)에 연결된다.The sixth TFT (T6) has a drain connected to the first clock (CLK (n)), and a gate and a source connected to the output terminal. The seventh TFT T7 has a drain connected to the output terminal, a gate connected to the second clock CLK (N + 4), and a source connected to the low potential power supply line VSS. The eighth TFT (T8) has a drain connected to the output terminal, a gate connected to the QB node, and a source connected to the low potential power supply line (VSS).

다음으로, 제9 TFT(T9), 제11 TFT(T11) 및 제12 TFT(T12)로 구성되는 QB 노드 제어부를 설명한다.Next, a QB node control unit including the ninth TFT T9, the eleventh TFT T11, and the twelfth TFT T12 will be described.

QB 노드 제어부는, 비스캔 기간 동안 출력 단자가 플로팅 되어 리플이 발생하지 않도록 출력 단자를 방전시키는 제8 TFT(T8)를 제어하는 QB 노드가 교류 형태로 스윙 하도록 한다. 이는 제8 TFT(T8)의 게이트가 DC 스트레스를 받지 않도록 하여 제8 TFT(T8)의 열화를 막기 위함이다.The QB node control unit causes the QB node, which controls the eighth TFT (T8) for discharging the output terminal to float the output terminal during the non-scan period, to swing in the AC form so as to prevent ripple. This is to prevent the gate of the eighth TFT (T8) from being subjected to DC stress to prevent deterioration of the eighth TFT (T8).

제9 TFT(T9)와 제11 TFT(T11)는, 비스캔 기간 동안 서로 교대로 동작하여 QB 노드 전압이 고전위 전압과 저전위 전압 사이에서 스윙 하도록 하여, 제8 TFT(T8)가 턴-온과 턴-오프를 반복하도록, 즉 비스캔 기간 동안 출력 단자가 주기적으로 방전되도록 한다.The ninth TFT (T9) and the eleventh TFT (T11) operate alternately during the non-scan period to cause the QB node voltage to swing between the high potential and the low potential so that the eighth TFT (T8) So that the output terminal is periodically discharged during the non-scan period.

제9 TFT(T9)와 제11 TFT(T11)가 비스캔 기간 동안 서로 교대로 동작하기 위해서는, 턴-온 기간이 서로 겹치지 않아야 하고, 따라서 게이트에 인가되는 클럭이 서로 하이 레벨 상태가 중첩되지 않아야 한다. 제1 클럭(CLK(n))과 제2 클럭(CLK(n+4))은 펄스 폭이 3 수평 기간(3H)이고 서로 4 수평 기간(4H) 앞서거나 또는 뒤져 하이 레벨 상태가 서로 중첩하지 않기 때문에, 제9 TFT(T9)와 제11 TFT(T11)에 제1 클럭(CLK(n))과 제2 클럭(CLK(n+4))이 사용되어 교대로 동작할 수 있다.In order for the ninth TFT T9 and the eleventh TFT T11 to operate alternately during the non-scan period, the turn-on periods must not overlap with each other, so that the clocks applied to the gate must not overlap each other at a high level state do. The first clock CLK (n) and the second clock CLK (n + 4) are three horizontal periods (3H) and four horizontal periods (4H) , The first clock (CLK (n)) and the second clock (CLK (n + 4)) can be used for the ninth TFT (T9) and the eleventh TFT (T11) to operate alternately.

제12 TFT(T12)는, 출력 단자가 제n 스테이지의 출력 신호(Gout(n))를 고전위 전압으로 출력하는 동안(스캔 기간에 대응함), QB 노드를 저전위 전압으로 방전시켜, 출력 단자를 방전시키는 제8 TFT(T8)를 턴-오프 시킨다.The twelfth TFT T12 discharges the QB node to the low potential voltage while the output terminal outputs the output signal Gout (n) of the n-th stage to the high potential voltage (corresponding to the scan period) And turns off the eighth TFT T8 for discharging the second TFT T8.

즉, 제9 TFT(T9)와 제11 TFT(T11)는 비스캔 기간에 QB 노드가 스윙 하도록 하고, 제12 TFT(T12)는 스캔 기간에 대응하여 QB 노드를 방전시킨다.That is, the ninth TFT (T9) and the eleventh TFT (T11) cause the QB node to swing in the non-scanning period, and the twelfth TFT (T12) discharges the QB node corresponding to the scanning period.

이러한 동작을 위해, 제9 TFT(T9)는, 드레인과 게이트가 제1 클럭(CLK(n))에 연결되고, 소스가 QB 노드에 연결된다. 제11 TFT(T11)는, 드레인이 QB 노드에 연결되고, 게이트가 제1 클럭(CLK(n))보다 4 수평 기간(4H) 뒤진 제2 클럭(CLK(n+4))에 연결되고, 소스는 저전위 전원 라인(VSS)에 연결된다. 제12 TFT(T12)는 드레인은 QB 노드에 연결되고 게이트는 출력 단자에 연결되고 소스는 저전위 전원 라인(VSS)에 연결된다.For this operation, the ninth TFT T9 has a drain and a gate connected to the first clock CLK (n), and a source connected to the QB node. The eleventh TFT T11 is connected to the second clock CLK (n + 4) whose drain is connected to the QB node and whose gate is four horizontal periods later than the first clock CLK (n) The source is connected to the low potential power supply line (VSS). The twelfth TFT (T12) has a drain connected to the QB node, a gate connected to the output terminal, and a source connected to the low potential power supply line (VSS).

도 7은 도 6에 도시된 GIP 회로의 입출력 파형을 도시한 것이고, 각 TFT의 온/오프 타이밍, Q 노드, QB 노드 및 출력 신호의 전압은 표 1과 같다.FIG. 7 shows input and output waveforms of the GIP circuit shown in FIG. 6, and the on / off timings of the respective TFTs, the voltages of the Q node, the QB node, and the output signal are shown in Table 1.

TFTTFT t1t1 t2t2 t3t3 t4t4 t5t5 t6t6 t7t7 t8t8 t9t9 t10t10 t11t11 t12t12 t13t13 T1T1 OFFOFF OFFOFF ONON OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF T2T2 OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF ONON OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF T3T3 NFNF OFFOFF FNFN ONON NFNF OFFOFF FNFN ONON NFNF OFFOFF FNFN ONON NFNF T5T5 OFFOFF OFFOFF OFFOFF OFFOFF ONON OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF T6T6 OFFOFF OFFOFF OFFOFF OFFOFF ONON OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF T7T7 OFFOFF OFFOFF ONON OFFOFF OFFOFF OFFOFF ONON OFFOFF OFFOFF OFFOFF ONON OFFOFF OFFOFF T8T8 ONON ONON OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF ONON ONON OFFOFF OFFOFF ONON T9T9 ONON OFFOFF OFFOFF OFFOFF ONON OFFOFF OFFOFF OFFOFF ONON OFFOFF OFFOFF OFFOFF ONON T11T11 OFFOFF OFFOFF ONON OFFOFF OFFOFF OFFOFF ONON OFFOFF OFFOFF OFFOFF ONON OFFOFF OFFOFF T12T12 OFFOFF OFFOFF OFFOFF OFFOFF ONON OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF OFFOFF QQ LL LL HH HH H(x2)H (x2) HH LL LL LL LL LL LL LL QBQB HH HH LL LL LL LL LL LL HH HH LL LL HH GnGn LL LL LL LL HH LL LL LL LL LL LL LL LL

각 기간 단위로 GIP 회로의 동작을 설명한다.The operation of the GIP circuit is described for each period unit.

먼저, 제1 기간(t1) 초기에 제3 클럭(CLK(n-2))이 하이 레벨(고전위 전압)이고 제(n-2) 스테이지의 출력이 로우 레벨(저전위 전압)이므로 제3 TFT(T3)가 턴-온 상태가 되어 Q 노드가 저전위 전압이 되는데(이전 저전위 전압을 그대로 유지), t1 후반에 제3 클럭(CLK(n-2))이 로우 레벨이 되어 제3 TFT(T3)는 턴-오프 되지만 Q 노드는 저전위 전압을 유지한다. Q 노드가 저전위 전압을 유지하므로, 출력 단자도 저전위 전압을 유지한다.First, since the third clock CLK (n-2) is at the high level (high potential voltage) and the output at the (n-2) th stage is at the low level (low potential voltage) at the beginning of the first period t1, The TFT T3 is turned on and the Q node becomes the low potential voltage (the previous low potential voltage remains unchanged), and the third clock CLK (n-2) becomes the low level in the latter half of t1, The TFT T3 is turned off, but the Q node maintains the low potential voltage. Since the Q node maintains the low potential voltage, the output terminal also maintains the low potential voltage.

이 기간에, 출력 단자가 저전위 전압이므로, 제12 TFT(T12)가 턴-오프 상태를 갖거나 그 전부터 턴-오프 상태를 그대로 유지한다. 이에 따라, QB 노드는 제12 TFT(T12)의 영향을 받지 않고 제9 TFT(T9)와 제11 TFT(T11)에 의해 결정되는데, 제1 클럭(CLK(n))이 하이 레벨이므로 제9 TFT(T9)가 턴-온 되고 제2 클럭(CLK(n+4))이 로우 레벨이므로 제11 TFT(T11)가 턴-오프 되어 QB 노드가 하이 레벨이 된다. QB 노드가 하이 레벨이 되므로 제8 TFT(T8)가 턴-온 되어 출력 단자를 방전시켜 저전위 전압을 계속 유지시킨다.In this period, since the output terminal is at the low potential voltage, the twelfth TFT T12 has the turn-off state or keeps the turn-off state from before. Accordingly, the QB node is determined by the ninth TFT T9 and the eleventh TFT T11 without being influenced by the twelfth TFT T12. Since the first clock CLK (n) is at a high level, The TFT T9 is turned on and the second clock CLK (n + 4) is at a low level, so that the eleventh TFT T11 is turned off, and the QB node becomes a high level. The QB node becomes high level, so that the eighth TFT T8 is turned on to discharge the output terminal to keep the low potential voltage.

따라서, 제1 기간(t1)에, Q 노드와 출력 단자는 로우 레벨을 유지하고, QB 노드는 로우 레벨에서 하이 레벨로 천이한다.Therefore, in the first period t1, the Q node and the output terminal maintain a low level, and the QB node transitions from a low level to a high level.

제2 기간(t2)에, 제1 클럭(CLK(n))이 하이 레벨에서 로우 레벨로 천이하여 제9 TFT(T9)가 턴-오프 되지만, 제11 TFT(T11)가 턴-오프 상태를 그대로 유지하므로, QB 노드는 제9 TFT(T9), 제11 TFT(T11), 제12 TFT(T12)의 영향을 받지 않고 이전 상태인 하이 레벨을 유지하고, 제8 TFT(T8)도 턴-온 상태를 유지하여 출력 단자가 저전위 전압을 계속 유지한다.In the second period t2, the first clock CLK (n) transitions from the high level to the low level to turn off the ninth TFT T9, but the eleventh TFT T11 turns off The QB node maintains the previous high level without being influenced by the ninth TFT T9, the eleventh TFT T11 and the twelfth TFT T12 and the eighth TFT T8 is also turned on, The ON state is maintained and the output terminal keeps the low potential voltage.

따라서, 제2 기간(t2)에, Q 노드와 출력 단자는 로우 레벨을 유지하고, QB 노드는 하이 레벨을 유지한다.Therefore, in the second period t2, the Q node and the output terminal maintain the low level, and the QB node maintains the high level.

제3 기간(t3)에, 제(n-1) 스테이지의 출력(Gout(n-4))이 하이 레벨(고전위 전압)이 되어 제1 TFT(T1)가 턴-온 되어 Q 노드가 저7878전위 전압에서 고전위 전압으로 천이된다. 또한, 제2 클럭(CLK(n+4))도 로우 레벨에서 하이 레벨로 천이하여 제11 TFT(T11)가 턴-온 되고 이에 따라 QB 노드가 하이 레벨에서 로우 레벨로 바뀌고, 제8 TFT(T9)가 턴-오프 되고, 또한 제2 클럭(CLK(n+4))에 의해 제7 TFT(T7)가 턴-온 되어 출력 단자는 저전위 전압을 그대로 유지한다.The output of the (n-1) th stage Gout (n-4) becomes a high level (high potential voltage) in the third period t3 and the first TFT T1 is turned on, 7878 Transition from potential to high voltage. Also, the second clock CLK (n + 4) also transitions from the low level to the high level to turn on the eleventh TFT T11 so that the QB node changes from the high level to the low level, T9 is turned off and the seventh TFT T7 is turned on by the second clock CLK (n + 4) so that the output terminal maintains the low potential voltage.

제3 기간(t3) 중간에 제3 클럭(CLK(n-2))이 로우 레벨에서 하이 레벨로 천이하고 제(n-2) 스테이지의 출력(Gout(n-2))도 저전위 전압에서 고전위 전압으로 천이하여 제1 TFT(T1)가 턴-오프에서 턴-온으로 바뀌지만, 제3 기간(t3) 초기에 Q 노드가 이미 고전위 전압으로 바뀌었기 때문에, Q 노드의 전압에 영향을 미치지는 않고 Q 노드 전압이 고전위 전압으로 그대로 유지된다.The third clock CLK (n-2) transitions from the low level to the high level in the middle of the third period t3 and the output Gout (n-2) of the (n-2) The first TFT Tl is turned off at turn-on due to the transition to the high potential voltage. However, since the Q node has already changed to the high potential voltage at the beginning of the third period t3, And the Q-node voltage is maintained at the high-potential voltage.

따라서, 제3 기간(t3)에, Q 노드는 로우 레벨에서 하이 레벨로 천이하고, 출력 단자는 로우 레벨을 유지하고, QB 노드는 하이 레벨에서 로우 레벨로 천이한다.Thus, in the third period t3, the Q node transitions from a low level to a high level, an output terminal maintains a low level, and the QB node transitions from a high level to a low level.

제4 기간(t4)에, 제2 클럭(CLK(n+4))이 하이 레벨에서 로우 레벨로 바뀌어 제7 TFT(T7)와 제11 TFT(T11)가 턴-온 에서 턴-오프로 바뀌지만, 출력 단자에 영향을 주지 않고 출력 단자는 저전위 전압을 유지하고, Q 노드와 QB 노드는 각각 하이 레벨(고전위 전압)과 로우 레벨을 유지한다.In the fourth period t4, the second clock CLK (n + 4) is changed from the high level to the low level so that the seventh TFT T7 and the eleventh TFT T11 turn from turn-on to turn-off , The output terminal maintains the low potential voltage without affecting the output terminal, and the Q node and the QB node maintain the high level (high potential voltage) and the low level, respectively.

제5 기간(t5)에, 제1 클럭(CLK(n))이 로우 레벨에서 하이 레벨로 천이하는데, 제1 클럭(CLK(n))의 하이 레벨이 제5 TFT(T5)의 게이트 라인인 Q 노드에 공급되어 Q 노드 전압이 고전위 전압(VGH)에서 2VGH로 상승하고 제5 TFT(T5)가 턴-온 되어 출력 단자가 저전위 전압에서 고전위 전압으로 천이한다. 출력 단자의 고전위 전압에 따라 제6 TFT(T6)도 턴-온 되어 출력 단자는 고전위 전압이 그대로 유지된다. 제5 기간(t5) 동안, 제3 TFT(T3)는 하이 레벨에서 로우 레벨로 천이하는 제3 클럭(CLK(n-2))에 의해 턴-오프 되지만 Q 노드에 영향을 미치지는 않는다.In the fifth period t5, the first clock CLK (n) transitions from the low level to the high level, and the high level of the first clock CLK (n) is the gate line of the fifth TFT T5 The Q-node voltage is increased from the high-potential voltage (VGH) to 2VGH and the fifth TFT (T5) is turned-on so that the output terminal transitions from the low-potential voltage to the high-potential voltage. The sixth TFT (T6) is also turned on in accordance with the high-potential voltage of the output terminal, and the high-potential voltage is maintained at the output terminal. During the fifth period t5, the third TFT T3 is turned off by the third clock CLK (n-2) transiting from the high level to the low level, but does not affect the Q node.

이 기간에, 제1 클럭(CLK(n))에 의해 제9 TFT(T9)가 하이 레벨이 되지만, 출력 단자의 고전위 전압에 따라 제12 TFT(T12)도 턴-온 되어 QB 단자가 로우 레벨(저전위 전압)을 그대로 유지하게 되고, QB 단자의 로우 레벨에 의해 제8 TFT(T8)가 턴-오프를 유지한다.During this period, the ninth TFT T9 is turned to the high level by the first clock CLK (n), but the twelfth TFT T12 is also turned on in accordance with the high potential voltage of the output terminal, Level (low potential voltage), and the eighth TFT T8 is kept turned off by the low level of the QB terminal.

따라서, 제5 기간(t5)에, Q 노드는 고전위 전압(VGH)에서 2VGH로 천이하고, 출력 단자는 저전위 전압에서 고전위 전압으로 천이되어 게이트 펄스를 출력하고, QB 노드는 로우 레벨을 유지한다.Therefore, in the fifth period (t5), the Q node transitions from the high potential voltage (VGH) to 2VGH, the output terminal transitions from the low potential voltage to the high potential voltage to output the gate pulse, .

제6 기간(t6)에, 제1 클럭(CLK(n))이 하이 레벨에서 로우 레벨로 천이하는데, Q 노드가 2VGH에서 고전위 전압(VGH)으로 하강하는 짧은 시간 동안 제5 TFT(T5)가 턴-온 상태를 유지하므로, 고전위 전압 상태의 출력 단자가 제1 클럭(CLK(n))의 로우 레벨(저전위 전압)로 천이하게 된다. 출력 단자가 저전위 전압이 되어 제7 TFT(T7)도 턴-오프 된다. 제9 TFT(T9)도 제1 클럭(CLK(n))에 의해 턴-오프 되어 QB 노드에 아무런 영향을 미치지 않는다.In the sixth period t6, the first clock CLK (n) transitions from a high level to a low level, and the fifth TFT T5 is turned on for a short period of time in which the Q node falls from 2VGH to the high potential voltage VGH. The output terminal of the high potential voltage state transits to the low level (low potential voltage) of the first clock CLK (n). The output terminal becomes a low potential voltage and the seventh TFT (T7) is also turned off. The ninth TFT T9 is also turned off by the first clock CLK (n) and has no influence on the QB node.

이 기간에, 출력 단자가 저전위 전압이 되어 제12 TFT(T12)가 턴-온 되고, 이에 따라 QB 단자가 로우 레벨이 되고 제8 TFT(T8)는 턴-오프 되어 출력 단자에 영향을 미치지 않는다.During this period, the output terminal becomes the low potential voltage and the twelfth TFT (T12) is turned on, whereby the QB terminal becomes the low level and the eighth TFT (T8) is turned off to affect the output terminal Do not.

따라서, 제6 기간(t6)에, Q 노드는 2VGH에서 고전위 전압(VGH)로 천이하고, 출력 단자는 고전위 전압에서 저전위 전압으로 천이하고, QB 노드는 로우 레벨을 유지한다.Thus, in the sixth period t6, the Q node transitions from 2VGH to the high-potential voltage VGH, the output terminal transitions from the high-potential voltage to the low-potential voltage, and the QB node maintains the low level.

제7 기간(t7)에, 제(n+4) 스테이지의 출력 신호(Gout(n+4))에 의해 제2 TFT(T2)가 턴-온 되어 고전위 전압(VGH)인 Q 노드를 저전위 전압으로 방전시킨다. 제7 기간(t7) 중간에 제3 클럭(CLK(n-2))이 로우 레벨에서 하이 레벨로 천이하여 제3 TFT(T3)를 턴-온 시키지만 제(n-2) 스테이지의 출력(Gout(n-2))이 로우 레벨(저전위 전압)이기 때문에, Q 노드가 저전위 전압을 그대로 유지한다.The second TFT T2 is turned on by the output signal Gout (n + 4) of the (n + 4) th stage in the seventh period t7 to turn on the Q node having the high potential voltage VGH Discharge with potential voltage. The third clock CLK (n-2) transitions from the low level to the high level in the middle of the seventh period t7 to turn on the third TFT T3 but the output Gout (n-2) is a low level (low potential voltage), the Q node maintains the low potential voltage.

또한, 제7 기간(t7)에, 제1 클럭(CLK(n))은 로우 레벨을 유지하고 제2 클럭(CLK(n+4))이 로우 레벨에서 하이 레벨로 천이하는데, 로우 레벨의 제2 클럭(CLK(n+4))에 의해 제7 TFT(T7)와 제11 TFT(T11)가 턴-온 된다. 출력 단자는 제7 TFT(T7)에 의해 추가로 방전되지만 이전의 저전위 전압 상태를 계속 유지하게 된다. 제11 TFT(T11)가 QB 노드를 저전위 전압으로 방전시키지만 t6에서 QB 노드가 저전위 전압 상태이기 때문에 저전위 전압 상태가 계속 유지된다.Further, in the seventh period t7, the first clock CLK (n) maintains the low level and the second clock CLK (n + 4) transitions from the low level to the high level, The seventh TFT T7 and the eleventh TFT T11 are turned on by the two clocks CLK (n + 4). The output terminal is further discharged by the seventh TFT T7, but the previous low potential voltage state is maintained. The eleventh TFT T11 discharges the QB node to the low potential voltage, but since the QB node is in the low potential voltage state at t6, the low potential voltage state is maintained.

따라서, 제7 기간(t7)에, Q 노드, 출력 단자 및 QB 노드 모두 저전위 전압을 그대로 유지한다.Thus, in the seventh period (t7), both the Q node, the output terminal, and the QB node maintain the low potential voltage.

제8 기간(t8)에, 제(n+4) 스테이지의 출력(Gout(n+4))과 제2 클럭(CLK(n+4))이 하이 레벨에서 로우 레벨로 천이하고, 이에 따라 제2 TFT(T2), 제11 TFT(T11) 및 제12 TFT(T12)가 턴-오프 되지만, 각각 Q 노드, 출력 단자 및 QB에 영향을 미치지 않고 제7 기간(t7)의 값을 그대로 유지한다.The output Gout (n + 4) and the second clock CLK (n + 4) of the (n + 4) -th stage transit from the high level to the low level in the eighth period t8, The second TFT T2, the eleventh TFT T11 and the twelfth TFT T12 are turned off, but the value of the seventh period t7 is maintained without affecting the Q node, the output terminal and the QB, respectively .

따라서, 제8 기간(t8)에, Q 노드, 출력 단자 및 QB 노드 모두 제7 기간(t7)과 같이 저전위 전압을 그대로 유지한다.Therefore, in the eighth period t8, both the Q node, the output terminal and the QB node maintain the low potential voltage as in the seventh period t7.

제9 기간(t9)에, 제1 클럭(CLK(n))이 로우 레벨에서 하이 레벨로 천이하고 제2 클럭(CLK(n+4))은 로우 레벨을 유지하는데, 하이 레벨의 제1 클럭(CLK(n))에 의해 제9 TFT(T9)가 턴-온 되어 QB 단자가 로우 레벨에서 하이 레벨로 천이하고, 하이 레벨의 QB 단자에 의해 제8 TFT(T8)가 턴-온 되어 출력 단자를 저전위 전압으로 방전시키지만, 이전 기간(t8)에 이미 출력 단자가 저전위 전압이므로 출력 단자는 저전위 전압을 그대로 유지한다.In the ninth period t9, the first clock CLK (n) transitions from the low level to the high level and the second clock (CLK (n + 4) The ninth TFT T9 is turned on by the clock signal CLK (n), the QB terminal transitions from the low level to the high level, and the eighth TFT T8 is turned on by the QB terminal of the high level, The terminal is discharged to the low potential voltage, but since the output terminal is already the low potential voltage in the previous period (t8), the output terminal retains the low potential voltage.

제9 기간(t9) 중간에 제3 클럭(CLK(n-2))이 하이 레벨에서 로우 레벨로 천이하여 제3 TFT(T3)가 턴-오프 되지만, Q 노드에 영향을 미치지 않게 되어 Q 노드는 저전위 전압을 그대로 유지한다.The third clock CLK (n-2) transitions from the high level to the low level in the middle of the ninth period t9 and the third TFT T3 is turned off but does not affect the Q node, Maintains the low potential voltage.

따라서, 제9 기간(t9)에, Q 노드와 출력 단자는 저전위 전압을 유지하고, QB 노드는 저전위 전압에서 고전위 전압으로 천이된다.Therefore, in the ninth period (t9), the Q node and the output terminal hold the low potential voltage, and the QB node transits from the low potential voltage to the high potential voltage.

제10 기간(t10)에, 제1 클럭(CLK(n))이 하이 레벨에서 로우 레벨로 천이하고 제2 클럭(CLK(n+4))은 로우 레벨을 유지하는데, 로우 레벨의 제1 클럭(CLK(n))에 의해 제9 TFT(T9)가 턴-오프 되어 QB 단자에 영향을 미치지 않고 QB 단자는 하이 레벨을 유지하고, 제8 TFT(T8)도 턴-온 상태를 유지하여 출력 단자를 저전위 전압으로 방전시킨다.In the tenth period t10, the first clock CLK (n) transitions from a high level to a low level and the second clock CLK (n + 4) maintains a low level, The ninth TFT T9 is turned off by the clock signal CLK (n) so that the QB terminal remains at the high level without affecting the QB terminal and the eighth TFT T8 is maintained in the turn- Discharging the terminal to a low potential voltage.

따라서, 제9 기간(t9)에, Q 노드와 출력 단자는 저전위 전압을 유지하고, QB 노드는 고전위 전압을 그대로 유지한다.Therefore, in the ninth period t9, the Q node and the output terminal hold the low potential voltage, and the QB node maintains the high potential voltage.

제11기간(t11)에, 제1 클럭(CLK(n))이 로우 레벨을 유지하고 제2 클럭(CLK(n+4))은 로우 레벨에서 하이 레벨로 천이하는데, 하이 레벨의 제2 클럭(CLK(n+4))에 의해 제7 TFT(T7)가 턴-온 되어 출력 단자를 방전시키고, 하이 레벨의 제2 클럭(CLK(n+4))에 의해 제11 TFT(T11)가 턴-온 되어 QB 단자가 고전위 전압에서 저전위 전압으로 천이되고, 이에 제8 TFT(T8)는 턴-오프 된다.In the eleventh period t11, the first clock CLK (n) maintains a low level and the second clock CLK (n + 4) transitions from a low level to a high level, The seventh TFT T7 is turned on by the clock CLK (n + 4) to discharge the output terminal and the eleventh TFT T11 is turned off by the second clock CLK (n + 4) The QB terminal is switched from the high potential voltage to the low potential voltage, and the eighth TFT T8 is turned off.

제11 기간(t11) 중간에 제3 클럭(CLK(n-2))이 로우 레벨에서 하이 레벨로 천이하여 제3 TFT(T3)가 턴-온 되지만, 제(n-2) 스테이지의 출력(Gout(n-2))이 로우 레벨(저전위 전압)이기 때문에, Q 노드가 저전위 전압을 그대로 유지한다.The third TFT T3 is turned on while the third clock CLK (n-2) transitions from the low level to the high level during the eleventh period t11, but the output of the (n-2) Gout (n-2)) is at the low level (low potential voltage), the Q node maintains the low potential voltage.

따라서, 제11 기간(t11)에, Q 노드와 출력 단자는 저전위 전압을 유지하고, QB 노드는 고전위 전압에서 저전위 전압으로 천이된다.Thus, in the eleventh period (t11), the Q node and the output terminal maintain the low potential voltage, and the QB node transitions from the high potential voltage to the low potential voltage.

제12 기간(t12)에, 제1 클럭(CLK(n))이 로우 레벨을 유지하고 제2 클럭(CLK(n+4))은 하이 레벨에서 로우 레벨로 천이하는데, 로우 레벨의 제2 클럭(CLK(n+4))에 의해 제7 TFT(T7)가 턴-오프 되어 출력 단자에 영향을 미치지 않게 되고, 로우 레벨의 제2 클럭(CLK(n+4))에 의해 제11 TFT(T11)가 턴-오프 되어 QB 단자에 영향을 미치지 않고 QB 단자는 로우 레벨을 유지한다.In the twelfth period t12, the first clock CLK (n) maintains a low level and the second clock CLK (n + 4) transitions from a high level to a low level, The seventh TFT T7 is turned off by the clock signal CLK (n + 4) and does not affect the output terminal and the second TFT CLK (n + 4) T11) is turned off so that it does not affect the QB terminal and the QB terminal maintains the low level.

따라서, 제12 기간(t12)에, Q 노드, 출력 단자 및 QB 노드는 모두 저전위 전압을 유지하게 된다.Therefore, in the twelfth period (t12), both the Q node, the output terminal and the QB node maintain the low potential voltage.

제13 기간(t13)은 제9 기간(t9)과 동일한 동작을 한다. Q 노드가 충전되는 기간(스캔 기간) 이외의 비스캔 기간 동안, 제7 기간 내지 제10 기간 사이의 동작을 반복하여, 출력 단자를 방전시키기 위한 제8 TFT(T8)를 제어하기 위한 QB 노드가 DC 값으로 고정되지 않고 교류 형태로 고전위 전압과 저전위 전압 사이에서 스윙 하게 된다.The thirteenth period t13 operates in the same manner as the ninth period t9. The QB node for controlling the eighth TFT T8 for discharging the output terminal by repeating the operation between the seventh period and the tenth period during the non-scan period other than the period in which the Q node is charged (the scan period) DC is not fixed, but swings between the high potential and the low potential in the form of an alternating current.

출력 단자는, 제5 기간(t5)에는 제5 TFT(T5)와 제6 TFT(T6)에 의해 고전위 전압으로 충전되고, 제5 기간(t5)를 제외하고 나머지 기간에는 저전위 전압을 유지할 수 있다. 출력 단자는, QB 노드가 하이 레벨인 t1, t2, t9, t10, 13 기간에는 제8 TFT(T8)에 의해 저전위 전압으로 방전되고, 제2 클럭(CLK(n+4))이 하이 레벨인 t3, t7, t11 기간에는 제7 TFT(T7)에 의해 저전위 전압으로 방전된다. 이와 같이, 출력 단자는 제7 TFT(T7)와 제8 TFT(T8)에 의해 교대로 방전된다.The output terminal is charged to the high potential voltage by the fifth TFT T5 and the sixth TFT T6 during the fifth period t5 and maintained at the low potential voltage during the remaining period except for the fifth period t5 . The output terminal is discharged to the low potential voltage by the eighth TFT T8 during the periods t1, t2, t9, t10 and 13 in which the QB node is at the high level and the second clock CLK (n + 4) During the periods t3, t7, and t11, the seventh TFT (T7) discharges to a low potential. Thus, the output terminal is alternately discharged by the seventh TFT (T7) and the eighth TFT (T8).

또한, 출력 단자는, 제7 TFT(T7)와 제8 TFT(T8)가 동작하지 않는 t4, t6, t8, t12 기간에는 제1 클럭(CLK(n))이 로우 레벨(저전위 전압) 상태여서, 해당 기간에 리플이 발생하여 제6 TFT(T6)가 리플에 의해 턴-온 되면 출력 단자가 제1 클럭(CLK(n))의 로우 레벨(저전위 전압)로 방전된다.In addition, the output terminal is set to a low level (low potential voltage) state during the period of t4, t6, t8 and t12 when the seventh TFT T7 and the eighth TFT T8 do not operate Thus, when the sixth TFT T6 is turned on by the ripple due to ripple in the corresponding period, the output terminal is discharged to the low level (low potential voltage) of the first clock CLK (n).

하지만, t4, t6, t8, t12 기간에 출력 단자가 플로팅 되지만 그 기간이 짧고 서로 연속되지 않고 단절되고 방전되는 기간 사이에 배치되기 때문에, 제6 TFT(T6)를 생략하더라도, 출력 단자에 리플이 발생하는 것을 줄일 수 있다.However, since the output terminals are floated during the periods t4, t6, t8, and t12, but are arranged between the periods in which the periods are short and are not continuous with each other and are disconnected and discharged, even if the sixth TFT T6 is omitted, The occurrence can be reduced.

도 8은 본 발명에 따른 출력 신호를 도 1의 GIP 회로에 의한 출력 신호와 비교한 것으로, 도 6의 GIP 회로에 의해, 제1 클럭(CLK(n))이 하이 레벨이고 현재 스테이지의 출력 신호(Gout(n))가 로우 레벨(저전위 전압)일 때, 제8 TFT(T8)를 통해 출력 단자를 풀-다운 시킴으로써, 도 8에 도시한 것과 같이, 데이터 라인과 게이트 라인의 커플링에 의해 발생하는 리플을 감소시킬 수 있다.8 is a graph comparing the output signal according to the present invention with the output signal of the GIP circuit of FIG. 1. The first clock CLK (n) is at the high level and the output signal of the current stage By pulling down the output terminal through the eighth TFT T8 when the gate signal Gout (n) is at a low level (low potential voltage), the coupling of the data line and the gate line, as shown in Fig. 8, Can be reduced.

도 9는 본 발명에 따라 출력 단자가 저전위 전압을 출력하는 동안 AC 형태로 스윙 하는 QB 노드의 전압을 도시한 것으로, QB 노드를 풀-다운 시키는 제12 TFT(T12)를 추가함으로써, QB 노드가, 도 9에 도시한 것과 같이, 교류 형태로 스윙 하여, QB 노드를 게이트로 하는 제8 TFT(T8)가 DC 스트레스를 받지 않게 되고, 신뢰성 평가할 때 마진을 확보할 수 있게 된다.9 shows a voltage of a QB node swinging in AC form while an output terminal outputs a low potential voltage according to the present invention. By adding a twelfth TFT (T12) that pulls down a QB node, As shown in Fig. 9, swings in the form of an alternating current so that the eighth TFT T8 whose gate is the QB node is not subjected to DC stress, and a margin can be ensured in reliability evaluation.

또한, 도 6의 GIP 회로는 도 3의 GIP 회로 대비, TFT, 컨택홀을 제거하고 TFT의 크기를 줄여 베젤을 좁게 할 수 있고, 이를 바탕으로 게이트 펄스가 발생하지 않는 비스캔 기간에 마진(margin)이 부족하더라도 버퍼 사이즈를 키울 여력이 생기는 이점이 발생한다.In addition, the GIP circuit of FIG. 6 can reduce the size of the TFT by eliminating the TFTs and the contact holes compared to the GIP circuit of FIG. 3, and by narrowing the bezel, the margin There is an advantage in that the buffer size can be increased.

도 10은 본 발명의 다른 실시예에 따른 GIP 회로를 도시한 것이다.10 shows a GIP circuit according to another embodiment of the present invention.

도 10의 GIP 회로는, 제12 TFT(T12)의 게이트가 출력 단자가 아니라 Q 노드에 연결되는 것을 제외하고는, 도 6의 GIP 회로와 동일하다. 도 10의 GIP 회로에 의하면, t3, t4, t6(Q 노드는 하이 레벨이고 출력 단자는 로우 레벨인 기간)에서 제12 TFT(T12)가 턴-온 되어 표 1의 동작과 달라지지만, QB 노드의 전압은 로우 레벨을 유지하게 되어, 도 7의 파형도와 같게 된다.The GIP circuit in Fig. 10 is the same as the GIP circuit in Fig. 6 except that the gate of the twelfth TFT (T12) is connected to the Q node instead of the output terminal. According to the GIP circuit of Fig. 10, the twelfth TFT (T12) is turned on in t3, t4, and t6 (the Q node is at the high level and the output terminal is at the low level) So that the waveform of FIG. 7 becomes equal to the waveform of FIG.

제12 TFT(T12)의 게이트를 높은 전압의 Q 노드에 연결함으로써, 보다 높은 전압으로 QB 노드를 풀-다운 시켜 제12 TFT(T12)의 크기를 줄일 수 있다.By connecting the gate of the twelfth TFT (T12) to the high-voltage Q node, the size of the twelfth TFT (T12) can be reduced by pulling down the QB node with a higher voltage.

도 11은 본 발명의 또 다른 실시예에 따른 GIP 회로를 도시한 것이다.11 shows a GIP circuit according to another embodiment of the present invention.

도 11의 GIP 회로는 도 6의 GIP 회로에 제13 TFT(T13)와 제14 TFT(T14)로 구성되어 출력 신호(Gout(n))와 동기되는 캐리 신호(Carry(n))을 출력하는 캐리부를 더 포함하고, 이전 스테이지 또는 다음 스테이지의 출력 신호 대신 캐리 신호를 이용하고, QB 노드를 방전시키기 위한 제12 TFT(T12)의 게이트가 출력 신호 대신 캐리부가 출력하는 캐리 신호를 이용한다.The GIP circuit of Fig. 11 outputs the carry signal Carry (n) which is composed of the thirteenth TFT (T13) and the fourteenth TFT (T14) in the GIP circuit of Fig. 6 and is synchronized with the output signal Gout The carry signal is used instead of the output signal of the previous stage or the next stage and the gate of the twelfth TFT (T12) for discharging the QB node outputs the carry signal instead of the output signal.

제13 TFT(T13)는, 드레인이 제1 클럭(CLK(n))에 연결되고, 게이트가 Q 노드에 연결되고, 소스가 제12 TFT(T12)의 게이트에 연결되어 캐리 신호(Carry(n))를 출력한다. 제14 TFT(T14)는, 드레인이 제13 TFT(T13)의 소스에 연결되고, 게이트가 제4 클럭(CLK(n+4))에 연결되고, 소스가 저전위 전원 라인(VSS)에 연결된다.The thirteenth TFT T13 has a drain connected to the first clock CLK (n), a gate connected to the Q node, and a source connected to the gate of the twelfth TFT T12 so that the carry signal Carry (n ). The 14th TFT T14 has a drain connected to the source of the thirteenth TFT T13, a gate connected to the fourth clock CLK (n + 4), a source connected to the low potential power line VSS do.

캐리부의 제13 TFT(T13)와 제14 TFT(T14)는 출력부의 제5 TFT(T5)와 제7 TFT(T7)와 거의 동일한 타이밍으로 동작하여 출력 단자의 출력 신호(Gout(n))와 동기된 캐리 신호(Carry(n))를 출력하여 제12 TFT(T12)의 게이트에 전달하고, 다른 스테이지에 제어 신호로 출력한다.The thirteenth TFT T13 and the fourteenth TFT T14 of the carry section operate at approximately the same timing as the fifth TFT T5 and the seventh TFT T7 of the output section and output the output signal Gout Outputs the synchronized carry signal Carry (n) to the gate of the twelfth TFT T12, and outputs it as a control signal to another stage.

캐리 신호(Carry(n))는 출력 신호(Gout(n)) 대비 부하가 작아서 신호 상승이 더 빠르고 이로 인해 제12 TFT(T12)를 통해 QB 노드를 빠르게 안정화시킬 수 있다. 또한, 제2 TFT(T2)와 제3 TFT(T3)의 게이트나 드레인에 이전 또는 다음 스테이지의 출력 신호 대신 캐리 신호를 사용함으로써, Q 노드를 더 빠르게 풀-다운 시킬 수 있다.The carry signal Carry (n) has a smaller load than the output signal Gout (n), so that the signal rise is faster and thereby the JB node can be quickly stabilized through the twelfth TFT T12. Further, the Q node can be pulled down faster by using the carry signal instead of the output signal of the previous or next stage in the gate or drain of the second TFT (T2) and the third TFT (T3).

도 10과 도 11의 GIP 회로는, 도 6의 GIP 회로와 유사하기 때문에 중복되는 구체적인 동작과 신호에 대한 설명은 생략하지만, 종래 GIP 회로 대비 효과는 도 6의 GIP 회로의 것과 마찬가지다.Since the GIP circuit shown in Figs. 10 and 11 is similar to the GIP circuit shown in Fig. 6, the detailed operation and description of the signals are omitted, but the effect compared to the conventional GIP circuit is the same as that of the GIP circuit shown in Fig.

도 12는 본 발명의 또 다른 실시예에 따른 GIP 회로를 도시한 것이고, 도 13은 도 12에 도시된 GIP 회로의 입출력 파형을 도시한 것이고,FIG. 12 shows a GIP circuit according to another embodiment of the present invention, FIG. 13 shows an input / output waveform of the GIP circuit shown in FIG. 12,

도 6의 GIP 회로에서 제1 TFT(T1)는, 제1 클럭(CLK(1))의 일부 고전위 전압 기간에 동기되는 펄스 형태의 제n 스테이지의 출력 신호(Gout(n))를 생성하기에 앞서, Q 노드를 프리-차징 하기 위한 것으로, 출력 신호(Gout(n))보다 4 수평 기간(4H) 앞서는 제(n-4) 스테이지의 출력 신호(Gout(n-4))를 이용하는데, 프리-차징 기간을 2 수평 기간(2H)으로 줄여도, 도 7에서 t3 기간에는 제2 클럭(CLK(n+4))에 의해 턴-온 되는 제7 TFT(T7)에 의해 출력 단자가 방전되기 때문에 게이트 펄스를 출력하는 동작에 아무런 문제가 발생하지 않는다.In the GIP circuit of Fig. 6, the first TFT T1 generates an n-stage output signal Gout (n) in pulse form synchronized with a part of the high potential voltage period of the first clock CLK (1) (N-4) -th stage output signal Gout (n-4) preceding the output signal Gout (n) by four horizontal periods (4H), for pre-charging the Q node , The output terminal is discharged by the seventh TFT T7 turned on by the second clock CLK (n + 4) in the period t3 in Fig. 7 even if the pre-charging period is reduced to two horizontal periods (2H) There is no problem in the operation of outputting the gate pulse.

따라서, 도 12의 GIP 회로는, 제1 TFT(T1)의 드레인과 게이트를 제(n-4) 스테이지의 출력 신호(Gout(n-4)) 대신 제(n-2) 스테이지의 출력 신호(Gout(n-2))에 연결하여 구성할 수 있다. 도 13의 입출력 파형은, Q 노드가 2 수평 기간 더 늦게 프리-차징 되는 것을 제외하고는, 도 7의 파형(점선)과 동일하다.Therefore, the GIP circuit of Fig. 12 is configured such that the drain and gate of the first TFT (T1) are connected to the output signal of the (n-2) -th stage instead of the output signal Gout Gout (n-2). 13 is the same as the waveform (dotted line) in Fig. 7, except that the Q node is pre-charged later than two horizontal periods.

이에 따라 제n 스테이지의 출력 신호를 생성하기 위해 필요한 이전 스테이지의 출력 신호의 개수를 줄이고, 더욱이 현재 스테이지에서 더 먼 스테이지의 출력 신호를 사용하지 않게 되여, 스테이지 사이 연결을 더 단순하게 할 수 있게 된다.Thereby reducing the number of output signals of the previous stage required to generate the output signal of the n-th stage, and further, not using the output signal of the stage farther from the current stage, thereby simplifying the connection between the stages .

도 14는 본 발명의 또 다른 실시예에 따른 GIP 회로를 도시한 것이고, 도 15는 도 14에 도시된 GIP 회로의 입출력 파형을 도시한 것이다.FIG. 14 shows a GIP circuit according to another embodiment of the present invention, and FIG. 15 shows an input / output waveform of the GIP circuit shown in FIG.

도 6의 GIP에서 제1 TFT(T1)와 제2 TFT(T2)와 이를 제어하는 제어 신호(Gout(n-4), Gout(n+4))는 Q 노드의 프리-차징 시작 시간과 Q 노드를 방전시키는 시간을 결정하기 위한 것인데, 도 12 GIP 회로에서 보듯이 Gout(n-4) 대신 Gout(n-2)를 이용하여 프리-차징을 2 수평 기간 늦춰도 문제가 되지 않아서 해당 시간에 동작이 중복되는 제1 TFT(T1)와 제3 TFT(T3) 중에서 제1 TFT(T1)를 삭제해도 된다.6, the first TFT T1 and the second TFT T2 and the control signals Gout (n-4) and Gout (n + 4) for controlling the first TFT T1 and the second TFT T2 are the pre- As shown in the GIP circuit of FIG. 12, it is not a problem to delay the pre-charging by 2 horizontal periods using Gout (n-2) instead of Gout (n-4) The first TFT (T1) may be omitted from among the first TFT (T1) and the third TFT (T3) whose operation is duplicated.

또한, 도 7에서 t7 기간에 Gout(n+4)에 의해 제2 TFT(T2)가 턴-온 되어 Q 노드가 방전되는데, t7 기간에는 제2 클럭(CLK(n+4))에 의해 턴-온 되는 제7 TFT(T7)와 제11 TFT(T11)에 의해 출력 단자와 QB 노드가 방전되기 때문에, Q 노드가 방전되는 시점을 늦춰도 아무런 문제가 없다. 즉, 제2 TFT(T2)를 생략하고, t7 기간에 로우 레벨에서 하이 레벨로 천이하는 제3 클럭(CLK(n-2))에 의해 턴-온 되는 제3 TFT(T3)로 Q 노드를 방전할 수 있다.7, the second TFT T2 is turned on by Gout (n + 4) during the period t7 and the Q node is discharged. During the t7 period, the second clock signal CLK (n + 4) - Since the output terminal and the QB node are discharged by the seventh TFT (T7) and the eleventh TFT (T11) which are turned on, there is no problem that the time point at which the Q node is discharged is delayed. That is, the second TFT T2 is omitted, and the third TFT T3 turned on by the third clock CLK (n-2) transiting from the low level to the high level in the t7 period is turned on Discharge can be performed.

도 15의 입출력 파형은, Q 노드가 2 수평 기간 더 늦게 프리-차징 되고 2 수평 기간 더 늦게 방전되는 것을 제외하고는, 도 7의 파형(점선)과 동일하다.The input and output waveforms of Fig. 15 are the same as the waveforms (dotted lines) of Fig. 7, except that the Q node is pre-charged two horizontal periods later and discharged two horizontal periods later.

따라서, Q 노드의 충전과 방전을 제3 클럭(CLK(n-2))과 제(n-2) 스테이지의 출력 신호(Gout(n-2)) 또는 캐리 신호(Carry(n-2))로 제어되는 제3 TFT(T3)만으로 제어해도, 정상적으로 출력 신호를 얻을 수 있다.Therefore, the charging and discharging of the Q node are performed by the output signals Gout (n-2) and Carry (n-2) of the third clock CLK (n-2) The output signal can be normally obtained even if only the third TFT T3 controlled by the first TFT T3 is controlled.

도 12와 도 14의 GIP 회로 구조는 도 10과 도 11의 GIP 회로와도 결합될 수 있다.The GIP circuit structure of FIGS. 12 and 14 may be combined with the GIP circuit of FIGS. 10 and 11. FIG.

이와 같이, 인터레이스 구동으로 인한 리플을 감소시키면서도 적은 개수의 TFT를 사용하여 베젤이 좁은 GIP 구조를 얻을 수 있고, 또한, 출력 단자를 방전시키는 TFT가 DC 스트레스를 받지 않아 열화를 늦추게 된다.In this way, a narrow GIP structure can be obtained by using a small number of TFTs while reducing ripples caused by interlace driving, and the TFT for discharging the output terminal is not subjected to DC stress, thereby deteriorating deterioration.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

PNL: 표시 패널 SIC : 데이터 구동 회로
GIP: 게이트 구동 회로 TCON: 타이밍 컨트롤러PNL: Display panel SIC: Data driving circuit
GIP: Gate drive circuit TCON: Timing controller

Claims (14)

Q 노드의 전압을 생성하는 Q 노드 제어부;
QB 노드의 전압을 생성하는 QB 노드 제어부;
상기 Q 노드와 QB 노드의 전압에 따라 출력 단자의 충전과 방전을 제어하여 제1 클럭의 일부와 동기되는 펄스 형태의 출력 신호를 생성하는 출력부를 포함하고,
상기 QB 노드 제어부는 상기 Q 노드 제어부가 상기 Q 노드를 저전위 전압으로 출력하는 비스캔 기간에 상기 QB 노드의 전압을 교류 형태로 생성하는 게이트 구동 회로.A Q node controller for generating a voltage of the Q node;
A QB node controller for generating a voltage of the QB node;
And an output unit for controlling the charging and discharging of the output terminal according to the voltage of the Q node and the QB node to generate a pulse type output signal synchronized with a part of the first clock,
Wherein the QB node controller generates the voltage of the QB node in the form of an AC in a non-scan period in which the Q node controller outputs the Q node as a low potential voltage. 제1 항에 있어서,
상기 QB 노드 제어부는, 상기 제1 클럭 및 상기 제1 클럭과 고전위 전압 상태가 서로 중첩되지 않는 제2 클럭에 의해 각각 제어되는 제9 트랜지스터와 제11 트랜지스터를 포함하고, 상기 제9 트랜지스터와 제11 트랜지스터가 상기 비스캔 기간에 상기 QB 노드의 전압을 고전위 전압과 저전위 전압 사이에서 스윙 하도록 하는 게이트 구동 회로.The method according to claim 1,
Wherein the QB node control unit includes a ninth transistor and an eleventh transistor each controlled by a first clock and a second clock that does not overlap with the first clock and a high potential voltage state, 11 transistor swings the voltage of the QB node between the high-potential voltage and the low-potential voltage in the non-scan period. 제2 항에 있어서,
상기 QB 노드 제어부는, 상기 출력부가 출력 단자를 고전위 전압으로 출력하는 기간 또는 상기 Q 노드 제어부가 상기 Q 노드를 고전위 전압으로 출력하는 기간에 상기 QB 노드의 전압을 상기 저전위 전압으로 제어하는 제12 트랜지스터를 포함하는 게이트 구동 회로.3. The method of claim 2,
The QB node control unit controls the voltage of the QB node to the low potential voltage in a period during which the output unit outputs the output terminal at a high potential voltage or during a period in which the Q node control unit outputs the Q node at a high potential voltage A gate drive circuit comprising a twelfth transistor. 제3 항에 있어서,
상기 제9 트랜지스터는 드레인과 게이트가 상기 제1 클럭에 연결되고 소스가 상기 QB 노드에 연결되고,
상기 제11 트랜지스터는, 드레인은 상기 QB 노드에 연결되고 게이트는 상기 제1 클럭보다 4 수평 기간 뒤진 상기 제2 클럭에 연결되고 소스는 저전위 전원 라인에연결되고,
상기 제12 트랜지스터는, 드레인은 상기 QB 노드에 연결되고 게이트는 상기 출력 단자 또는 상기 Q 노드에 연결되고 소스는 저전위 전원 라인에연결되는 게이트 구동 회로.The method of claim 3,
The ninth transistor has a drain and a gate connected to the first clock and a source connected to the QB node,
The eleventh transistor has a drain connected to the QB node and a gate connected to the second clock which is four horizontal periods behind the first clock and a source connected to the low potential power line,
And a gate connected to the output terminal or the Q node and a source connected to the low potential power supply line, wherein the drain is connected to the QB node and the gate is connected to the output terminal or the Q node. 제3 항에 있어서,
드레인이 상기 제1 클럭에 연결되고 게이트가 상기 Q 노드에 연결되고 소스가 캐리 신호를 출력하는 제13 트랜지스터 및 드레인이 상기 제13 트랜지스터의 소스와 연결되고 게이트가 상기 제1 클럭보다 4 수평 기간 뒤진 상기 제2 클럭에 연결되고 소스가 저전위 전원 라인에 연결되는 제14 트랜지스터를 포함하여, 상기 출력 신호와 동기되는 상기 캐리 신호를 생성하는 캐리 발생부를 더 포함하고,
상기 QB 노드 제어부에서, 상기 제9 트랜지스터는 드레인과 게이트가 상기 제1 클럭에 연결되고 소스가 상기 QB 노드에 연결되고, 상기 제11 트랜지스터는 드레인은 상기 QB 노드에 연결되고 게이트는 상기 제2 클럭에 연결되고 소스는 저전위 전원 라인에연결되고, 상기 제12 트랜지스터는 드레인은 상기 QB 노드에 연결되고 게이트는 상기 제13 트랜지스터의 소스에 연결되고 소스는 저전위 전원 라인에연결되는 게이트 구동 회로.The method of claim 3,
A thirteenth transistor having a drain connected to the first clock, a gate connected to the Q node and a source outputting a carry signal, and a drain connected to a source of the thirteenth transistor, Further comprising a carry generating unit coupled to the second clock and having a source coupled to a low potential power supply line, the carry generating unit including a fourteenth transistor coupled to the low-
Wherein the ninth transistor has a drain and a gate connected to the first clock, a source connected to the QB node, a drain connected to the QB node, and a gate connected to the QB node, And the source is connected to the low potential power supply line, the drain of the twelfth transistor is connected to the QB node, the gate is connected to the source of the thirteenth transistor, and the source is connected to the low potential power supply line. 제2 항에 있어서,
상기 출력부는, 상기 Q 노드의 부트스트래핑에 의해 턴온되어 상기 출력 단자를 충전하는 제5 트랜지스터, 상기 Q 노드와 상기 출력 단자를 연결하는 커패시터 및 상기 QB 노드의 전압에 따라 상기 출력 단자를 방전시키는 제8 트랜지스터를 포함하는 게이트 구동 회로.3. The method of claim 2,
The output unit includes a fifth transistor that is turned on by the bootstrapping of the Q node to charge the output terminal, a capacitor that couples the Q node to the output terminal, and a capacitor that discharges the output terminal according to the voltage of the QB node. 8 < / RTI > transistor. 제6 항에 있어서,
상기 출력부는 상기 제8 트랜지스터와 교대로 상기 출력 단자를 방전시키는 제7 트랜지스터를 더 포함하는 게이트 구동 회로.The method according to claim 6,
And the output section further comprises a seventh transistor for discharging the output terminal alternately with the eighth transistor. 제7 항에 있어서,
상기 출력부는 상기 비스캔 구간에 상기 출력 단자의 고전위 전압에 따라 상기 출력 단자를 저전위 전압으로 천이시키는 제6 트랜지스터를 더 포함하는 게이트 구동 회로.8. The method of claim 7,
And the output section further comprises a sixth transistor for transitioning the output terminal to a low potential voltage in accordance with a high potential voltage of the output terminal during the non-scan period. 제8 항에 있어서,
상기 제5 트랜지스터는, 드레인이 상기 제1 클럭에 연결되고 게이트가 상기 Q 노드에 연결되고 소스가 상기 출력 단자에 연결되고,
상기 제6 트랜지스터는, 드레인이 상기 제1 클럭에 연결되고 게이트와 소스가 상기 출력 단자에 연결되고,
상기 제7 트랜지스터는, 드레인이 상기 출력 단자에 연결되고 게이트가 상기 제1 클럭보다 4 수평 기간 뒤진 제2 클럭에 연결되고 소스가 저전위 전원 라인에 연결되고,
상기 제8 트랜지스터는, 드레인이 상기 출력 단자에 연결되고 게이트가 상기 QB 노드에 연결되고 스스가 상기 저전위 전압에 연결되는 게이트 구동 회로.9. The method of claim 8,
Wherein the fifth transistor has a drain connected to the first clock, a gate connected to the Q node, and a source connected to the output terminal,
Wherein the sixth transistor has a drain connected to the first clock, a gate and a source connected to the output terminal,
Wherein the seventh transistor is connected to a second clock whose drain is connected to the output terminal and whose gate is four horizontal periods later than the first clock and whose source is connected to the low potential power supply line,
Wherein the eighth transistor has a drain connected to the output terminal, a gate connected to the QB node, and a gate connected to the low potential voltage. 제2 항에 있어서,
상기 Q 노드 제어부는 상기 Q 노드를 고전위 전압으로 프리차징 하는 제1 트랜지스터, 상기 Q 노드를 고전위 전압에서 저전위 전압으로 천이시키는 제2 트랜지스터 및 상기 비스캔 기간에 상기 Q 노드의 전압을 상기 저전위 전압으로 유지되도록 하는 제3 트랜지스터를 포함하는 게이트 구동 회로.3. The method of claim 2,
Wherein the Q node control unit comprises: a first transistor for precharging the Q node to a high potential voltage; a second transistor for transitioning the Q node from a high potential to a low potential; And a third transistor which is held at a low potential voltage. 제10 항에 있어서,
상기 Q 노드 제어부는 리셋 신호에 따라 상기 Q 노드의 전압을 상기 저전위 전압으로 천이시키기 위한 제4 트랜지스터를 더 포함하는 게이트 구동 회로.11. The method of claim 10,
And the Q-node controller further includes a fourth transistor for transitioning the voltage of the Q-node to the low-potential voltage according to a reset signal. 제11 항에 있어서,
상기 제1 트랜지스터는, 드레인과 게이트가 상기 출력 신호보다 4 수평 기간 앞서는 제1 캐리 신호 또는 상기 제1 캐리 신호보다 2 수평 기간 뒤진 제3 캐리 신호에 연결되고 소스가 상기 Q 노드에 연결되고,
상기 제2 트랜지스터는, 드레인이 상기 Q 노드에 연결되고 게이트가 상기 제1 캐리 신호보다 8 수평 기간 뒤진 제2 캐리 신호에 연결되고 소스가 저전위 전원 라인에 연결되고,
상기 제3 트랜지스터는, 드레인이 상기 제3 캐리 신호에 연결되고, 게이트가 상기 제1 클럭보다 2 수평 기간 앞서는 제3 클럭에 연결되고, 소스가 상기 Q 노드에 연결되고,
상기 제4 트랜지스터는, 드레인이 상기 Q 노드에 연결되고 게이트가 리셋 단자에 연결되고 소스가 저전위 전원 라인에 연결되는 게이트 구동 회로.12. The method of claim 11,
Wherein the first transistor is connected to a third carry signal whose drain and gate are four horizontal periods before the output signal or two horizontal periods later than the first carry signal and whose source is connected to the Q node,
Wherein the second transistor is connected to a second carry signal whose drain is connected to the Q node and whose gate is eight horizontal periods behind the first carry signal and whose source is connected to the low potential power line,
Wherein the third transistor is connected to a third clock whose drain is connected to the third carry signal and whose gate is two horizontal periods before the first clock, a source is connected to the Q node,
The fourth transistor has a drain connected to the Q node, a gate connected to the reset terminal, and a source connected to the low potential power supply line. 제2 항에 있어서,
상기 Q 노드 제어부는 상기 Q 노드를 고전위 전압으로 프리차징 하고 이후 상기 Q 노드를 고전위 전압에서 저전위 전압으로 천이시키는 제3 트랜지스터를 포함하고,
상기 제3 트랜지스터는, 드레인이 상기 출력 신호보다 2 수평 기간 앞서는 제3 캐리 신호에 연결되고, 게이트가 상기 제1 클럭보다 2 수평 기간 앞서는 제3 클럭에 연결되고, 소스가 상기 Q 노드에 연결되는 게이트 구동 회로.3. The method of claim 2,
Wherein the Q node controller includes a third transistor for precharging the Q node to a high potential voltage and then transitioning the Q node from a high potential voltage to a low potential voltage,
Wherein the third transistor is coupled to a third carry signal whose drain is two horizontal periods ahead of the output signal, the gate is coupled to a third clock that is two horizontal periods ahead of the first clock, and a source is coupled to the Q node Gate drive circuit. 데이터 라인들, 게이트 라인들 및 상기 데이터 라인들과 게이트 라인들로 정의된 픽셀들을 포함하는 표시 패널;
상기 표시 패널의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동 회로;
상기 표시 패널의 게이트 라인들에 상기 데이터 신호에 동기되는 게이트 펄스를 공급하고, 종속적으로 접속된 복수 개의 스테이지를 포함하는 게이트 구동 회로; 및
상기 데이터 구동 회로와 게이트 구동 회로의 타이밍을 제어하는 타이밍 컨트롤러를 포함하고,
각 스테이지는,
Q 노드의 전압을 생성하는 Q 노드 제어부;
QB 노드의 전압을 생성하는 QB 노드 제어부;
상기 Q 노드와 QB 노드의 전압에 따라 출력 단자의 충전과 방전을 제어하여 제1 클럭의 일부와 동기되는 게이트 펄스를 생성하는 출력부를 포함하고,
상기 QB 노드 제어부는 상기 Q 노드 제어부가 상기 Q 노드를 저전위 전압으로 출력하는 비스캔 기간에 상기 QB 노드의 전압을 교류 형태로 생성하는 표시 장치.A display panel including data lines, gate lines, and pixels defined by the data lines and gate lines;
A data driving circuit for supplying a data signal to the data lines of the display panel;
A gate driving circuit supplying a gate pulse synchronized with the data signal to gate lines of the display panel and including a plurality of stages connected in a dependent manner; And
And a timing controller for controlling timing of the data driving circuit and the gate driving circuit,
In each stage,
A Q node controller for generating a voltage of the Q node;
A QB node controller for generating a voltage of the QB node;
And an output unit for controlling charging and discharging of the output terminal according to a voltage of the Q node and the QB node to generate a gate pulse synchronized with a part of the first clock,
Wherein the QB node controller generates the voltage of the QB node in the form of an AC in a non-scan period in which the Q node controller outputs the Q node as a low potential voltage.
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