KR20170126159A - Array Substrate For Liquid Crystal Display Device - Google Patents

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Abstract

An array substrate for a liquid crystal display according to the present invention comprises a gate line and first and second data lines crossing each other to define a pixel region, first, second, third, and fourth thin film transistors located in the pixel region, and first, second, third, and fourth pixel electrodes connected to the first, second, third, and fourth thin film transistors, respectively, wherein the third pixel electrode is located between the first data line and the first pixel electrode, the fourth pixel electrode is located between the second data line and the second pixel electrode, the first and third thin film transistors are connected to the gate line and the first data line, and the second and fourth thin film transistors are connected to the gate line and the first data line. The third and fourth pixel electrodes receive the same signal as the first and second pixel electrodes, respectively, and the third and fourth pixel electrodes are separated from the first and second pixel electrodes, in order to minimize influence of a data signal.

Description

액정표시장치용 어레이 기판{Array Substrate For Liquid Crystal Display Device}[0001] The present invention relates to an array substrate for a liquid crystal display device (Array Substrate For Liquid Crystal Display Device)

본 발명은 액정표시장치에 관한 것으로, 특히, 응답속도를 높이고 화질을 개선할 수 있는 액정표시장치용 어레이 기판에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for a liquid crystal display device capable of improving response speed and image quality.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 액정표시장치(liquid crystal display device: LCD device) 및 유기발광다이오드 표시장치(organic light emitting diode device: OLED device)와 같은 여러 가지 평판표시장치(flat panel display device: FPD device)가 널리 개발되어 다양한 분야에 적용되고 있다.BACKGROUND ART Demands for a display device for displaying an image have been increasing in various forms as an information society has developed, and a liquid crystal display (LCD) device and an organic light emitting diode (OLED) various flat panel display devices (FPD devices) have been widely developed and applied to various fields.

이들 평판표시장치 중에서, 액정표시장치는 소형화, 경량화, 박형화, 저전력 구동 등의 장점을 가지고 있어 널리 사용되고 있다. Among these flat panel display devices, liquid crystal display devices are widely used because they have advantages of miniaturization, weight reduction, thinning, low power driving, and the like.

액정표시장치는 액정의 광학적 이방성과 분극 성질을 이용하는 것으로, 두 기판과 두 기판 사이의 액정층, 그리고 액정층의 액정분자를 구동하기 위한 화소 전극 및 공통 전극을 포함한다. 따라서, 액정표시장치는, 화소 전극 및 공통 전극에 전압을 인가하여 생성되는 전기장에 의해 액정분자의 배열을 조절하고, 이에 따라 달라지는 빛의 투과율에 의해 화상을 표현한다. 이러한 액정표시장치는 휴대폰이나 멀티미디어장치와 같은 휴대용 기기부터 노트북 또는 컴퓨터 모니터 및 대형 텔레비전에 이르기까지 다양하게 적용된다. The liquid crystal display device utilizes optical anisotropy and polarization properties of a liquid crystal, and includes a liquid crystal layer between two substrates and two substrates, and a pixel electrode and a common electrode for driving liquid crystal molecules of the liquid crystal layer. Therefore, the liquid crystal display device adjusts the arrangement of the liquid crystal molecules by the electric field generated by applying a voltage to the pixel electrodes and the common electrode, and expresses the image by the transmittance of light depending on the arrangement. Such a liquid crystal display device is applied to a variety of applications ranging from portable devices such as mobile phones and multimedia devices to notebook computers or computer monitors and large-sized televisions.

그런데, 이러한 액정표시장치에서는 액정분자의 응답속도에 따라 잔상이 발생할 수 있다. 따라서, 액정분자의 응답속도를 빠르게 하기 위한 다양한 연구가 이루어져 왔으며, 일례로 고전압으로 액정분자를 구동할 수 있는 액정표시장치용 어레이 기판이 제안되었다. However, in such a liquid crystal display device, a residual image may occur depending on the response speed of the liquid crystal molecules. Accordingly, various studies have been made to increase the response speed of liquid crystal molecules. For example, an array substrate for a liquid crystal display device capable of driving liquid crystal molecules at a high voltage has been proposed.

도 1은 종래의 액정표시장치용 어레이 기판을 개략적으로 도시한 도면이다. 1 is a view schematically showing a conventional array substrate for a liquid crystal display device.

도 1에 도시한 바와 같이, 제1방향으로 다수의 게이트 배선(GL1, GL2, GL3, GL4)이 연장되고, 제2방향으로 다수의 데이터 배선(DL1, DL2, DL3)이 연장된다. 게이트 배선(GL1, GL2, GL3, GL4)과 데이터 배선(DL1, DL2, DL3)은 교차하여 화소영역을 정의한다.A plurality of gate lines GL1, GL2, GL3 and GL4 extend in a first direction and a plurality of data lines DL1, DL2 and DL3 extend in a second direction, as shown in Fig. The gate lines GL1, GL2, GL3, and GL4 and the data lines DL1, DL2, and DL3 intersect to define a pixel region.

각 화소영역에는 제1 및 제2 박막트랜지스터(T1, T2)와 제1 및 제2 화소 전극(PE1, PE2)이 위치한다.The first and second thin film transistors T1 and T2 and the first and second pixel electrodes PE1 and PE2 are located in each pixel region.

일례로, 제1 및 제2 게이트 배선(GL1, GL2)과 제1 및 제2 데이터 배선(DL1, DL2)에 의해 정의되는 제1 화소영역에서, 제1 박막트랜지스터(T1)는 제1 게이트 배선(GL1)과 제1 데이터 배선(DL1)에 연결되고, 제2 박막트랜지스터(T2)는 제1 게이트 배선(GL1)과 제2 데이터 배선(DL2)에 연결된다. In one example, in the first pixel region defined by the first and second gate lines GL1 and GL2 and the first and second data lines DL1 and DL2, the first thin film transistor T1 is connected to the first gate line And the second thin film transistor T2 is connected to the first gate line GL1 and the second data line DL2.

제1 화소 전극(PE1)은 제1 박막트랜지스터(T1)에 연결되고, 제2 화소 전극(PE2)은 제2 박막트랜지스터(T2)에 연결된다. 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 각각은 다수의 패턴을 포함하며, 제1 화소 전극(PE1)의 패턴들과 제2 화소 전극(PE2)의 패턴들은 엇갈리게 교대로 배치된다. 제1 화소 전극(PE1)과 제2 화소 전극(PE2)은 액정 커패시터를 이룬다.The first pixel electrode PE1 is connected to the first thin film transistor T1 and the second pixel electrode PE2 is connected to the second thin film transistor T2. Each of the first pixel electrode PE1 and the second pixel electrode PE2 includes a plurality of patterns and the patterns of the first pixel electrode PE1 and the second pixel electrode PE2 are alternately arranged . The first pixel electrode PE1 and the second pixel electrode PE2 form a liquid crystal capacitor.

또한, 도시되지 않았으나, 공통 배선이 각 화소영역의 제1 및 제2 화소 전극(PE1, PE2)과 중첩하며 스토리지 커패시터를 이룬다.Although not shown, a common wiring overlaps the first and second pixel electrodes PE1 and PE2 of each pixel region to form a storage capacitor.

이러한 어레이 기판을 포함하는 액정표시장치는, 제1 박막트랜지스터(T1)를 통해 제1 전압을 제1 화소 전극(PE1)에 인가하고 제2 박막트랜지스터(T2)를 통해 제2 전압을 제2 화소 전극(PE2)에 인가하여 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이의 전위 차이에 의해 액정분자를 구동시켜 영상을 표시한다. A liquid crystal display device including such an array substrate has a structure in which a first voltage is applied to the first pixel electrode PE1 through the first thin film transistor T1 and a second voltage is applied to the second pixel electrode PE1 through the second thin film transistor T2. And is applied to the electrode PE2 to drive the liquid crystal molecules by the potential difference between the first pixel electrode PE1 and the second pixel electrode PE2 to display an image.

그런데, 종래의 액정표시장치는 플리커(flicker)에 의해 화질이 저하되는 문제가 있다. 이에 대해, 도면을 참조하여 상세히 설명한다.However, the conventional liquid crystal display device has a problem that the image quality is deteriorated by a flicker. This will be described in detail with reference to the drawings.

도 2는 종래의 액정표시장치의 한 화소영역에 대한 개략적인 회로도로, 도 1의 어레이 기판을 포함한다. 2 is a schematic circuit diagram of one pixel region of a conventional liquid crystal display device, and includes the array substrate of Fig.

도 2에 도시한 바와 같이, 제1 화소 전극(도 1의 PE1)과 제2 화소 전극(도 1의 PE2)은 액정 커패시터(CLC)를 이루고, 제1 화소 전극(도 1의 PE1)과 공통 배선(CL)은 제1 스토리지 커패시터(Cst1)를 이루며, 제2 화소 전극(도 1의 PE2)과 공통 배선(CL)은 제2 스토리지 커패시터(Cst2)를 이룬다. As shown in FIG. 2, the first pixel electrode (PE1 in FIG. 1) and the second pixel electrode (PE2 in FIG. 1) constitute a liquid crystal capacitor C LC and the first pixel electrode The common line CL forms a first storage capacitor Cst1 and the second pixel electrode PE2 of FIG. 1 and the common line CL form a second storage capacitor Cst2.

한편, 제1 데이터 배선(DL1)과 제1 화소 전극(PE1) 사이에는 제1 기생 커패시터(Cdp1)가 생기고, 제2 데이터 배선(DL2)과 제2 화소 전극(PE2) 사이에는 제2 기생 커패시터(Cdp2)가 생긴다. A first parasitic capacitor Cdp1 is formed between the first data line DL1 and the first pixel electrode PE1 and a second parasitic capacitor Cdp1 is formed between the second data line DL2 and the second pixel electrode PE2. (Cdp2).

이때, 제1 및 제2 화소 전극(도 1의 PE1, 도 1의 PE2)은 실제로 제1 및 제2 데이터 배선(DL1, DL2)에 각각 근접하며, 제1 및 제2 데이터 배선(DL1, DL2) 주위에는 전계 차폐를 위한 별도의 전극이 없으므로, 제1 및 제2 기생 커패시터(Cdp1, Cdp2)의 용량은 비교적 크다. 이에 따라, 제1 및 제2 화소 전극(도 1의 PE1, 도 1의 PE2)의 화소 전위(Vp1, Vp2)는 각각 제1 및 제2 데이터 배선(DL1, DL2)의 데이터 신호(Vd1, Vd2)에 따라 쉽게 영향을 받으며, 데이터 신호(Vd1, Vd1)의 변동에 따라 화소 전위(Vp1, Vp2)가 변동한다.In this case, the first and second pixel electrodes (PE1 in FIG. 1 and PE2 in FIG. 1) are actually close to the first and second data lines DL1 and DL2, respectively, and the first and second data lines DL1 and DL2 The capacitances of the first and second parasitic capacitors Cdp1 and Cdp2 are relatively large. Accordingly, the pixel potentials Vp1 and Vp2 of the first and second pixel electrodes PE1 and PE2 in FIG. 1 are the data signals Vd1 and Vd2 of the first and second data lines DL1 and DL2, ), And the pixel potentials Vp1 and Vp2 fluctuate according to variations of the data signals Vd1 and Vd1.

데이터 신호(Vd1, Vd2)의 극성 반전이 한 프레임 내에서 수시로 일어나는 도트 인버전(dot inversion) 방식으로 종래의 액정표시장치를 구동할 경우, 화소 전위(Vp1, Vp2)의 변동이 비교적 적어 실질적으로 플리커가 거의 없으나, 도트 인버전 방식은 소비전력이 높고, 구동 회로가 발열 및 발화되기 쉬운 문제가 있다. When the conventional liquid crystal display device is driven by a dot inversion method in which the polarity inversion of the data signals Vd1 and Vd2 occurs frequently within one frame, variations in the pixel potentials Vp1 and Vp2 are relatively small, Although there is almost no flicker, the dot-inversion method has a problem in that power consumption is high and the driving circuit is liable to generate heat and ignite.

한편, 한 프레임 동안 극성 반전이 없는 컬럼 인버전(column inversion) 방식으로 종래의 액정표시장치를 구동할 경우, 비교적 소비전력이 낮으며, 구동 회로의 발열 및 발화를 해결할 수 있으나, 화소 전위(Vp1, Vp2)의 변동이 한 프레임 동안 일정한 방향성을 가지게 되고, 이것이 일정한 주기(frame time)를 갖는 휘도 변동으로 나타나게 된다. 따라서, 컬럼 인버전 방식으로 그레이 패턴(gray pattern)을 구현 시 플리커가 발생하게 된다. On the other hand, when a conventional liquid crystal display device is driven by a column inversion method in which there is no polarity inversion during one frame, the power consumption is relatively low and heat generation and ignition of the driving circuit can be solved. However, , Vp2) has a constant directionality for one frame, and this appears as a luminance fluctuation with a certain period of time (frame time). Therefore, a flicker occurs when a gray pattern is implemented by a column-version method.

도 3은 종래의 액정표시장치의 시간에 따른 투과율 변화를 나타내는 그래프로, 패널의 수직 방향을 따른 수직 위치 각각에서의 투과율에 대한 시뮬레이션 결과를 도시한다. 여기서, 종래의 액정표시장치는 컬럼 인버전 방식으로 구동되며, 투과율은 그레이 패턴에 해당한다. FIG. 3 is a graph showing a change in transmittance with time of a conventional liquid crystal display device, and shows a simulation result of transmittance at each vertical position along the vertical direction of the panel. Here, the conventional liquid crystal display device is driven by a column-type version method, and the transmittance corresponds to a gray pattern.

도 3에 도시한 바와 같이, 제1 내지 제8 수직 위치(VP1, VP2, VP3, VP4, VP5, VP6, VP7, VP8) 각각에서 투과율은 한 프레임 내에서 변동하는데, 패널의 중앙인 제5 수직 위치(VP5)에서 투과율 변동이 가장 심한 것을 알 수 있다. As shown in Fig. 3, the transmissivity in each of the first to eighth vertical positions VP1, VP2, VP3, VP4, VP5, VP6, VP7, VP8 varies within one frame, It can be seen that the transmittance fluctuation is the most severe at the position VP5.

이때, 최대 투과율 변동비는 약 2.15%이며, 이에 따라 플리커가 발생하여 화질을 저하시킨다. At this time, the maximum transmittance variation ratio is about 2.15%, which causes flicker and deteriorates the image quality.

이러한 플리커를 개선하기 위해, 제1 및 제2 데이터 배선(도 1의 DL1, 도 1의 DL2)과 제1 및 제2 화소 전극(도 1의 PE1, 도 1의 PE2) 사이의 거리를 증가시켜 제1 및 제2 기생 커패시터(도 2의 Cdp1, 도 2의 Cdp2)의 용량을 줄이거나, 제1 및 제2 스토리지 커패시터(도 2의 Cst1, 도 2의 Cst2)의 전극 면적을 증가시켜 용량을 증가시킬 수 있으나, 이 경우 개구율이 저하되는 문제가 있다.To improve such flicker, the distance between the first and second data lines (DL1 in FIG. 1, DL2 in FIG. 1) and the first and second pixel electrodes (PE1 in FIG. 1, PE2 in FIG. 1) It is possible to reduce the capacitance of the first and second parasitic capacitors (Cdp1 in FIG. 2, Cdp2 in FIG. 2) or increase the electrode area of the first and second storage capacitors (Cst1 in FIG. 2 and Cst2 in FIG. 2) However, in this case, there is a problem that the aperture ratio is lowered.

본 발명은, 상기한 문제점을 해결하기 위하여 제시된 것으로, 액정표시장치의 개구율 저하 없이 플리커를 방지하여 화질 저하 문제를 해결하고자 한다. Disclosure of Invention Technical Problem [8] The present invention has been made in order to solve the above-mentioned problems, and it is an object of the present invention to prevent flicker without lowering the aperture ratio of a liquid crystal display device,

상기의 목적을 달성하기 위하여, 본 발명의 액정표시장치용 어레이 기판은, 제1방향을 따라 연장되는 게이트 배선과, 제2방향을 따라 연장되고, 상기 게이트 배선과 교차하여 화소영역을 정의하는 제1 및 제2 데이터 배선과, 상기 화소영역에 위치하는 제1, 제2, 제3, 제4 박막트랜지스터와, 상기 제1, 제2, 제3, 제4 박막트랜지스터와 각각 연결되는 제1, 제2, 제3, 제4 화소 전극을 포함하며, 상기 제3 화소 전극은 상기 제1 데이터 배선과 상기 제1 화소 전극 사이에 위치하고, 상기 제4 화소 전극은 상기 제2 데이터 배선과 상기 제2 화소 전극 사이에 위치하며, 상기 제1 및 제3 박막트랜지스터는 상기 게이트 배선 및 상기 제1 데이터 배선과 연결되고, 상기 제2 및 제4 박막트랜지스터는 상기 게이트 배선 및 상기 제2 데이터 배선과 연결된다.In order to achieve the above object, an array substrate for a liquid crystal display according to the present invention includes a gate wiring extending along a first direction, a gate electrode extending along a second direction, First and second TFTs connected to the first, second, third, and fourth thin film transistors, respectively, and first, second, third, and fourth TFTs located in the pixel region, Wherein the third pixel electrode is located between the first data line and the first pixel electrode and the fourth pixel electrode is located between the second data line and the second pixel electrode, Wherein the first and third thin film transistors are connected to the gate wiring and the first data wiring and the second and fourth thin film transistors are connected to the gate wiring and the second data wiring .

여기서, 제3 및 제4 화소 전극은 각각 제1 및 제2 화소 전극과 동일한 신호를 받는데, 제3 및 제4 화소 전극은 제1 및 제2 화소 전극으로부터 분리되어 있어, 데이터 신호의 영향이 최소화된다. Here, the third and fourth pixel electrodes receive the same signal as the first and second pixel electrodes, respectively, and the third and fourth pixel electrodes are separated from the first and second pixel electrodes, so that the influence of the data signal is minimized do.

본 발명에서는, 각 화소영역에 제1, 제2, 제3, 제4 박막트랜지스터와 각각 연결되는 제1, 제2, 제3, 제4 화소 전극을 포함하여, 제1 화소 전극과 제2 화소 전극, 제1 화소 전극과 제4 화소 전극 사이, 그리고 제3 화소 전극과 제2 화소 전극 사이의 전위 차이에 의해 고전압으로 액정분자를 구동할 수 있으며, 응답속도를 높일 수 있다. In the present invention, first, second, third, and fourth pixel electrodes are connected to the first, second, third, and fourth thin film transistors in each pixel region, The liquid crystal molecules can be driven at a high voltage by the potential difference between the first electrode, the first pixel electrode and the fourth pixel electrode, and between the third pixel electrode and the second pixel electrode, and the response speed can be increased.

또한, 컬럼 인버전 방식으로 액정표시장치를 구동하여, 소비전력을 낮추고, 구동 회로의 발열 및 발화 문제를 해결할 수 있다. In addition, it is possible to drive the liquid crystal display device in a column-version manner to lower the power consumption and to solve the heat generation and ignition problem of the drive circuit.

또한, 제3 화소 전극을 제1 화소 전극과 분리하고 제4 화소 전극을 제2 화소 전극과 분리하여 데이터 신호의 영향을 최소화함으로써 휘도 변동을 줄일 수 있다. 이에 따라, 플리커를 개선하여 화질을 향상시킬 수 있다. In addition, the third pixel electrode is separated from the first pixel electrode, the fourth pixel electrode is separated from the second pixel electrode, and the influence of the data signal is minimized, thereby reducing the luminance variation. Thus, the flicker can be improved and the image quality can be improved.

또한, 화소 전극과 데이터 배선을 근접하게 설계할 수 있으므로, 개구율을 향상시킬 수 있다. Further, since the pixel electrode and the data line can be designed close to each other, the aperture ratio can be improved.

도 1은 종래의 액정표시장치용 어레이 기판을 개략적으로 도시한 도면이다.
도 2는 종래의 액정표시장치의 한 화소영역에 대한 개략적인 회로도이다.
도 3은 종래의 액정표시장치의 시간에 따른 투과율 변화를 나타내는 그래프이다.
도 4는 본 발명의 실시예에 따른 액정표시장치의 한 화소영역에 대한 개략적인 회로도이다.
도 5는 본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 평면도이다.
도 6은 도 5에서 A1영역을 확대한 도면이다.
도 7은 도 6의 VII-VII선에 대응하는 단면도이다.
도 8은 도 5의 VIII-VIII선에 대응하는 단면도이다.
도 9는 본 발명의 실시예에 따른 액정표시장치의 한 화소영역에 인가되는 신호를 도시한 개략적인 회로도이다.
도 10 본 발명의 실시예에 따른 액정표시장치의 시간에 따른 투과율 변화를 나타내는 그래프이다.1 is a view schematically showing a conventional array substrate for a liquid crystal display device.
2 is a schematic circuit diagram of one pixel region of a conventional liquid crystal display device.
3 is a graph showing a change in transmittance with time of a conventional liquid crystal display device.
4 is a schematic circuit diagram of one pixel region of a liquid crystal display device according to an embodiment of the present invention.
5 is a plan view of an array substrate for a liquid crystal display according to an embodiment of the present invention.
FIG. 6 is an enlarged view of the area A1 in FIG.
7 is a cross-sectional view corresponding to line VII-VII in Fig. 6. Fig.
8 is a cross-sectional view corresponding to line VIII-VIII in Fig.
9 is a schematic circuit diagram showing signals applied to one pixel region of a liquid crystal display device according to an embodiment of the present invention.
10 is a graph illustrating a change in transmittance of a liquid crystal display according to an embodiment of the present invention with time.

본 발명의 액정표시장치용 어레이 기판은, 기판과, 상기 기판 상부에 위치하고 제1방향을 따라 연장되는 게이트 배선과, 제2방향을 따라 연장되고, 상기 게이트 배선과 교차하여 화소영역을 정의하는 제1 및 제2 데이터 배선과, 상기 화소영역에 위치하는 제1, 제2, 제3, 제4 박막트랜지스터와, 상기 화소영역에 위치하며, 상기 제1, 제2, 제3, 제4 박막트랜지스터와 각각 연결되는 제1, 제2, 제3, 제4 화소 전극을 포함하며, 상기 제3 화소 전극은 상기 제1 데이터 배선과 상기 제1 화소 전극 사이에 위치하고, 상기 제4 화소 전극은 상기 제2 데이터 배선과 상기 제2 화소 전극 사이에 위치한다.The array substrate for a liquid crystal display according to the present invention includes a substrate, a gate wiring extending on the substrate in the first direction, a gate wiring extending in the second direction, Second, third, and fourth thin film transistors located in the pixel region, and a second thin film transistor located in the pixel region, wherein the first, second, third, and fourth thin film transistors Second, third, and fourth pixel electrodes connected to the first data line and the first pixel electrode, respectively, wherein the third pixel electrode is located between the first data line and the first pixel electrode, 2 data line and the second pixel electrode.

상기 제1 및 제3 박막트랜지스터는 상기 게이트 배선 및 상기 제1 데이터 배선과 연결되고, 상기 제2 및 제4 박막트랜지스터는 상기 게이트 배선 및 상기 제2 데이터 배선과 연결된다.The first and third thin film transistors are connected to the gate wiring and the first data line, and the second and fourth thin film transistors are connected to the gate line and the second data line.

상기 제1 화소 전극과 상기 제2 화소 전극은 제1 액정 커패시터를 구성하고, 상기 제2 화소 전극과 상기 제3 화소 전극은 제2 액정 커패시터를 구성하며, 상기 제1 화소 전극과 상기 제4 화소 전극은 제3 액정 커패시터를 구성한다.Wherein the first pixel electrode and the second pixel electrode constitute a first liquid crystal capacitor, the second pixel electrode and the third pixel electrode constitute a second liquid crystal capacitor, and the first pixel electrode and the fourth pixel The electrode constitutes a third liquid crystal capacitor.

상기 제1 화소 전극의 패턴들 중 일부는 상기 제2 화소 전극의 패턴들 중 일부와 번갈아 배치되고 상기 제1 화소 전극의 패턴들 중 나머지는 상기 제4 화소 전극의 패턴들과 번갈아 배치되며, 상기 제2 화소 전극의 패턴들 중 나머지는 상기 제3 화소 전극의 패턴들과 번갈아 배치된다.Wherein a part of the patterns of the first pixel electrode are alternately arranged with a part of the patterns of the second pixel electrode and the remaining patterns of the first pixel electrode are alternately arranged with the patterns of the fourth pixel electrode, And the remaining of the patterns of the second pixel electrode are alternately arranged with the patterns of the third pixel electrode.

상기 제1 박막트랜지스터는 제1 게이트 전극과, 제1 반도체층, 제1 소스 전극 및 제1 드레인 전극을 포함하고, 상기 제2 박막트랜지스터는 제2 게이트 전극과, 제2 반도체층, 제2 소스 전극 및 제2 드레인 전극을 포함하며, 상기 제3 박막트랜지스터는 제3 게이트 전극과, 제3 반도체층, 제3 소스 전극 및 제3 드레인 전극을 포함하고, 상기 제4 박막트랜지스터는 제4 게이트 전극과, 제4 반도체층, 제4 소스 전극 및 제4 드레인 전극을 포함하며, 상기 제1, 제2, 제3, 제4 게이트 전극은 상기 게이트 배선에 연결되며, 상기 제1 소스 전극과 상기 제3 소스 전극은 상기 제1 데이터 배선에 연결되고, 상기 제2 소스 전극과 상기 제4 소스 전극은 상기 제2 데이터 배선에 연결되며, 상기 제1, 제2, 제3, 제4 드레인 전극은 상기 제1, 제2, 제3, 제4 화소 전극과 각각 연결된다.Wherein the first thin film transistor includes a first gate electrode, a first semiconductor layer, a first source electrode, and a first drain electrode, the second thin film transistor includes a second gate electrode, a second semiconductor layer, Wherein the third thin film transistor includes a third gate electrode, a third semiconductor layer, a third source electrode, and a third drain electrode, wherein the fourth thin film transistor includes a fourth gate electrode, Second, third, and fourth gate electrodes are connected to the gate wiring, the first source electrode and the fourth gate electrode are connected to the gate electrode, 3 source electrode is connected to the first data line, the second source electrode and the fourth source electrode are connected to the second data line, and the first, second, third, Second, third, and fourth pixel electrodes, respectively.

상기 제1 반도체층은 상기 제3 반도체층과 일체로 이루어지고, 상기 제2 반도체층은 상기 제4 반도체층과 일체로 이루어진다.The first semiconductor layer is integrated with the third semiconductor layer, and the second semiconductor layer is integrated with the fourth semiconductor layer.

상기 제1 소스 전극은 상기 제3 소스 전극과 일체로 이루어지고, 상기 제2 소스 전극은 상기 제4 소스 전극과 일체로 이루어진다.The first source electrode is integrated with the third source electrode, and the second source electrode is formed integrally with the fourth source electrode.

본 발명의 액정표시장치용 어레이 기판은, 상기 기판 상부에 상기 제1방향을 따라 연장되는 공통 배선과, 상기 공통 배선에서 상기 제2방향을 따라 연장되며, 상기 화소영역의 양측에 각각 위치하는 제1 및 제2 보조 공통 배선을 더 포함한다.The array substrate for a liquid crystal display of the present invention includes a common wiring extending on the substrate in the first direction and a common wiring extending on the common wiring in the second direction, 1 and a second auxiliary common wiring.

상기 제1 보조 공통 배선은 상기 제3 화소 전극의 패턴과 중첩하고, 상기 제2 보조 공통 배선은 상기 제4 화소 전극의 패턴과 중첩한다.The first auxiliary common wiring overlaps the pattern of the third pixel electrode and the second auxiliary common wiring overlaps the pattern of the fourth pixel electrode.

이하, 도면을 참조하여 본 발명의 실시예에 따른 액정표시장치용 어레이 기판에 대하여 상세히 설명한다.Hereinafter, an array substrate for a liquid crystal display according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 4는 본 발명의 실시예에 따른 액정표시장치의 한 화소영역에 대한 개략적인 회로도이다. 4 is a schematic circuit diagram of one pixel region of a liquid crystal display device according to an embodiment of the present invention.

도 4에 도시한 바와 같이, 제1방향으로 게이트 배선(GL)이 연장되고, 제2방향으로 제1 및 제2 데이터 배선(DL1, DL2)이 연장된다. 게이트 배선(GL)과 제1 및 제2 데이터 배선(DL1, DL2)은 교차하여 화소영역을 정의한다.As shown in Fig. 4, the gate line GL extends in the first direction and the first and second data lines DL1 and DL2 extend in the second direction. The gate line GL and the first and second data lines DL1 and DL2 intersect to define a pixel region.

화소영역에는 제1, 제2, 제3, 제4 박막트랜지스터(T1, T2, T3, T4)와, 제1, 제2, 제3 액정 커패시터(CLC1, CLC2, CLC3), 그리고 제1, 제2, 제3, 제4 스토리지 커패시터(Cst1, Cst2, Cst3, Cst4)가 위치한다.Pixel region has first, second, third and fourth thin film transistors (T1, T2, T3, T4), the first, second, and third liquid crystal capacitor (C LC1, C LC2, C LC3), and the 1, the second, third, and fourth storage capacitors Cst1, Cst2, Cst3, and Cst4 are located.

제1, 제2, 제3, 제4 박막트랜지스터(T1, T2, T3, T4)의 게이트 전극은 게이트 배선(GL)에 연결되고, 제1 및 제3 박막트랜지스터(T1, T3)의 소스 전극은 제1 데이터 배선(DL1)에 연결되며, 제2 및 제4 박막트랜지스터(T2, T4)의 소스 전극은 제2 데이터 배선(DL2)에 연결된다. The gate electrodes of the first, second, third, and fourth thin film transistors T1, T2, T3, and T4 are connected to the gate wiring GL. The source electrodes of the first and third thin film transistors T1, And the source electrodes of the second and fourth thin film transistors T2 and T4 are connected to the second data line DL2.

제1 박막트랜지스터(T1)의 드레인 전극과 제2 박막트랜지스터(T2)의 드레인 전극 사이에는 제1 액정 커패시터(CLC1)가 연결되고, 제2 박막트랜지스터(T2)의 드레인 전극과 제3 박막트랜지스터(T3)의 드레인 전극 사이에는 제2 액정 커패시터(CLC2)가 연결되며, 제1 박막트랜지스터(T1)의 드레인 전극과 제4 박막트랜지스터(T4)의 드레인 전극 사이에는 제3 액정 커패시터(CLC3)가 연결된다.The first liquid crystal capacitor C LC1 is connected between the drain electrode of the first thin film transistor T 1 and the drain electrode of the second thin film transistor T 2 and the drain electrode of the second thin film transistor T 2, the drain electrode of the (T3), the second liquid crystal capacitor (C LC2) are connected, the between the first thin film a drain electrode of the transistor (T1) the drain electrode of the fourth thin film transistor (T4) of the third liquid crystal capacitor (C LC3 ).

또한, 제1 박막트랜지스터(T1)의 드레인 전극과 공통 배선(CL) 사이에는 제1 스토리지 커패시터(Cst1)가 연결되고, 제2 박막트랜지스터(T2)의 드레인 전극과 공통 배선(CL) 사이에는 제2 스토리지 커패시터(Cst2)가 연결되며, 제3 박막트랜지스터(T3)의 드레인 전극과 공통 배선(CL) 사이에는 제3 스토리지 커패시터(Cst3)가 연결되며, 제4 박막트랜지스터(T4)의 드레인 전극과 공통 배선(CL) 사이에는 제4 스토리지 커패시터(Cst4)가 연결된다.A first storage capacitor Cst1 is connected between the drain electrode of the first thin film transistor T1 and the common line CL and a second storage capacitor Cst1 is connected between the drain electrode of the second thin film transistor T2 and the common line CL. The third storage capacitor Cst3 is connected between the drain electrode of the third thin film transistor T3 and the common line CL and the drain electrode of the fourth thin film transistor T4 is connected to the second storage capacitor Cst2. A fourth storage capacitor Cst4 is connected between the common lines CL.

이러한 본 발명의 실시예에 따른 액정표시장치는, 제1 박막트랜지스터(T1) 및 제2 박막트랜지스터(T2)를 통해 제1 전압을 제1, 제2, 제3 액정 커패시터(CLC1, CLC2, CLC3)의 제1 전극에 인가하고, 제2 박막트랜지스터(T2) 및 제4 박막트랜지스터(T4)를 통해 제2 전압을 제1, 제2, 제3 액정 커패시터(CLC1, CLC2, CLC3)의 제2 전극에 인가하여 제1 전극과 제2 전극 사이의 전위 차이에 의해 액정분자를 구동시켜 영상을 표시한다. The liquid crystal display according to an embodiment of the present invention includes first, second and third liquid crystal capacitors C LC1 and C LC2 through a first thin film transistor T1 and a second thin film transistor T2. C LC3 and supplies the second voltage to the first, second and third liquid crystal capacitors C LC1 , C LC2 , and C LC3 through the second thin film transistor T2 and the fourth thin film transistor T4. C LC3 to drive the liquid crystal molecules by a potential difference between the first electrode and the second electrode to display an image.

한편, 제1 데이터 배선(DL1)과 제3 박막트랜지스터(T3)의 드레인 전극 사이에는 제1 기생 커패시터(Cdp1)가 생기고, 제2 데이터 배선(DL2)과 제4 박막트랜지스터(T4)의 드레인 전극 사이에는 제2 기생 커패시터(Cdp2)가 생긴다.A first parasitic capacitor Cdp1 is formed between the first data line DL1 and the drain electrode of the third thin film transistor T3 and a second parasitic capacitor Cdp1 is formed between the second data line DL2 and the drain electrode of the fourth thin film transistor T4. A second parasitic capacitor Cdp2 is generated.

이러한 본 발명의 실시예에 따른 액정표시장치에서는, 제1 및 제2 기생 커패시터(Cdp1, Cdp2)가 제2 및 제3 액정 커패시터(CLC2, CLC3)에 각각 연결되어 제2 및 제3 액정 커패시터(CLC2, CLC3)에만 영향을 미치므로, 데이터 신호의 영향을 최소화함으로써 플리커를 개선할 수 있다.In the liquid crystal display device according to this embodiment of the invention, the first and second parasitic capacitances (Cdp1, Cdp2) the second and the third are connected to the liquid crystal capacitor (C LC2, C LC3) the second and third liquid crystal Since only the capacitors C LC2 and C LC3 are affected, flicker can be improved by minimizing the influence of the data signal.

도 5는 본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 평면도이고, 도 6은 도 5에서 A1영역을 확대한 도면이다.FIG. 5 is a plan view of an array substrate for a liquid crystal display according to an embodiment of the present invention, and FIG. 6 is an enlarged view of the region A1 in FIG.

도 5와 도 6에 도시한 바와 같이, 제1방향을 따라 게이트 배선(112a, 112b)이 형성되고, 제2방향을 따라 데이터 배선(131a, 131b, 131c)이 형성되며, 게이트 배선(112a, 112b)과 데이터 배선(131a, 131b, 131c)은 교차하여 화소영역을 정의한다. 이때, 제1 및 제2 게이트 배선(112a, 112b)과 제1 및 제2 데이터 배선(131a, 131b)에 의해 제1 화소영역이 정의되고, 제1 및 제2 게이트 배선(112a, 112b)과 제2 및 제3 데이터 배선(131b, 131c)에 의해 제2 화소영역이 정의된다. As shown in FIGS. 5 and 6, gate wirings 112a and 112b are formed along a first direction, data wirings 131a, 131b and 131c are formed along a second direction, gate wirings 112a and 112b are formed along a first direction, 112b and data lines 131a, 131b, 131c intersect to define a pixel region. At this time, a first pixel region is defined by the first and second gate wirings 112a and 112b and the first and second data wirings 131a and 131b, and the first and second gate wirings 112a and 112b and And the second pixel region is defined by the second and third data lines 131b and 131c.

게이트 배선(112a, 112b)과 이격되어 제1방향을 따라 공통 배선(118)이 형성되고, 각 화소영역에는 제1 및 제2 보조 공통 배선(118a, 118b)이 공통 배선(118)으로부터 제2방향을 따라 연장된다. 제1 및 제2 보조 공통 배선(118a, 118b)은 각 화소영역의 양측에 각각 위치하여 데이터 배선(131a, 131b, 131c)과 인접한다. 일례로, 제1 화소영역에서 제1 보조 공통 배선(118a)은 제1 데이터 배선(131a)과 인접하고, 제2 보조 공통 배선(118b)은 제2 데이터 배선(131b)과 인접한다. The common wiring 118 is formed along the first direction away from the gate wirings 112a and 112b and the first and second auxiliary common wirings 118a and 118b are connected to the common wiring 118 from the common wiring 118 Lt; / RTI > The first and second auxiliary common wirings 118a and 118b are located on both sides of each pixel region and are adjacent to the data wirings 131a, 131b, and 131c. For example, in the first pixel region, the first auxiliary common wiring 118a is adjacent to the first data wiring 131a, and the second auxiliary common wiring 118b is adjacent to the second data wiring 131b.

각 화소영역에는 제1, 제2, 제3, 제4 박막트랜지스터(T1, T2, T3, T4)가 형성된다. 제1 화소영역에서 제1 박막트랜지스터(T1)와 제3 박막트랜지스터(T3)는 제1 게이트 배선(112a) 및 제1 데이터 배선(131a)에 연결되고, 제2 박막트랜지스터(T2)와 제4 박막트랜지스터(T4)는 제1 게이트 배선(112a) 및 제2 데이터 배선(131b)에 연결된다.The first, second, third, and fourth thin film transistors T1, T2, T3, and T4 are formed in each pixel region. The first thin film transistor T1 and the third thin film transistor T3 in the first pixel region are connected to the first gate wiring 112a and the first data wiring 131a and the second thin film transistor T2 and fourth The thin film transistor T4 is connected to the first gate wiring 112a and the second data wiring 131b.

보다 상세하게, 제1 박막트랜지스터(T1)는 제1 게이트 전극(114)과 제1 반도체층(도시하지 않음), 제1 소스 전극(132) 및 제1 드레인 전극(133)을 포함하고, 제2 박막트랜지스터(T2)는 제2 게이트 전극(115)과 제2 반도체층(도시하지 않음), 제2 소스 전극(134) 및 제2 드레인 전극(135)을 포함하며, 제3 박막트랜지스터(T3)는 제3 게이트 전극(116)과 제3 반도체층(도시하지 않음), 제3 소스 전극(136) 및 제3 드레인 전극(137)을 포함하고, 제4 박막트랜지스터(T4)는 제4 게이트 전극(117)과 제4 반도체층(도시하지 않음), 제4 소스 전극(138) 및 제4 드레인 전극(139)을 포함한다. More specifically, the first thin film transistor T1 includes a first gate electrode 114, a first semiconductor layer (not shown), a first source electrode 132, and a first drain electrode 133, The second thin film transistor T2 includes a second gate electrode 115 and a second semiconductor layer (not shown), a second source electrode 134 and a second drain electrode 135, and the third thin film transistor T3 The third thin film transistor T4 includes a third gate electrode 116 and a third semiconductor layer (not shown), a third source electrode 136 and a third drain electrode 137, A fourth semiconductor layer (not shown), a fourth source electrode 138, and a fourth drain electrode 139. The electrode 117 and the fourth semiconductor layer (not shown)

제1 게이트 전극(114)과 제1 소스 및 제1 드레인 전극(132, 133) 사이에는 제1 반도체층이 위치하고, 제2 게이트 전극(115)과 제2 소스 및 제2 드레인 전극(134, 135) 사이에는 제2 반도체층이 위치하며, 제3 게이트 전극(116)과 제3 소스 및 제3 드레인 전극(136, 137) 사이에는 제3 반도체층이 위치하고, 제4 게이트 전극(117)과 제4 소스 및 제4 드레인 전극(138, 139) 사이에는 제4 반도체층이 위치한다.A first semiconductor layer is positioned between the first gate electrode 114 and the first source and first drain electrodes 132 and 133 and a second semiconductor layer is formed between the second gate electrode 115 and the second source and drain electrodes 134 and 135 The third semiconductor layer is located between the third gate electrode 116 and the third source and drain electrodes 136 and 137 and the third semiconductor layer is located between the fourth gate electrode 117 and the third drain electrode 136. [ A fourth semiconductor layer is located between the fourth source and fourth drain electrodes 138 and 139.

여기서, 제1, 제2, 제3, 제4 게이트 전극(114, 115, 116, 117)은 제1 게이트 배선(112a)에 연결되고, 제1 소스 전극(132)과 제3 소스 전극(136)은 제1 데이터 배선(131a)에 연결되며, 제2 소스 전극(134)과 제4 소스 전극(138)은 제2 데이터 배선(131b)에 연결된다. 제1 드레인 전극(133)은 제1 소스 전극(132)과 이격되어 위치하고, 제2 드레인 전극(135)은 제2 소스 전극(134)과 이격되어 위치하며, 제3 드레인 전극(137)은 제3 소스 전극(136)과 이격되어 위치하고, 제4 드레인 전극(139)은 제4 소스 전극(138)과 이격되어 위치한다.The first, second, third and fourth gate electrodes 114, 115, 116 and 117 are connected to the first gate wiring 112a and the first source electrode 132 and the third source electrode 136 Is connected to the first data line 131a and the second source electrode 134 and the fourth source electrode 138 are connected to the second data line 131b. The first drain electrode 133 is spaced apart from the first source electrode 132 and the second drain electrode 135 is spaced apart from the second source electrode 134. The third drain electrode 137 is located apart from the first source electrode 132, 3 source electrode 136, and the fourth drain electrode 139 is spaced apart from the fourth source electrode 138. As shown in FIG.

제1, 제2, 제3, 제4 게이트 전극(114, 115, 116, 117)은 제1 게이트 배선(112a)의 일부로 이루어지며, 제1 게이트 배선(112a)의 다른 부분보다 넓은 폭을 가질 수 있다. 이와 달리, 제1, 제2, 제3, 제4 게이트 전극(114, 115, 116, 117)의 적어도 하나는 제1 게이트 배선(112a)으로부터 제2방향으로 연장될 수도 있다.The first, second, third and fourth gate electrodes 114, 115, 116 and 117 are formed as part of the first gate wiring 112a and have a width wider than the other parts of the first gate wiring 112a . Alternatively, at least one of the first, second, third, and fourth gate electrodes 114, 115, 116, 117 may extend in the second direction from the first gate wiring 112a.

또한, 제1 및 제3 소스 전극(132, 136)은 제1 데이터 배선(131a)에서 연장되고, 제2 및 제4 소스 전극(134, 138)은 제2 데이터 배선(131b)에서 연장된다. 이때, 제3 소스 전극(136)이 제1 데이터 배선(131a)에서 연장되고, 제1 소스 전극(132)이 제3 소스 전극(136)에서 연장될 수 있으며, 제4 소스 전극(138)이 제2 데이터 배선(131b)에서 연장되고, 제2 소스 전극(134)이 제4 소스 전극(138)에서 연장될 수 있으며, 이에 제한되지 않는다. 이와 달리, 제1 및 제3 소스 전극(132, 136)은 제1 데이터 배선(131a)의 일부로 이루어질 수 있고, 제2 및 제4 소스 전극(134, 138)은 제2 데이터 배선(131b)의 일부로 이루어질 수도 있다.The first and third source electrodes 132 and 136 extend from the first data line 131a and the second and fourth source electrodes 134 and 138 extend from the second data line 131b. At this time, the third source electrode 136 may extend from the first data line 131a, the first source electrode 132 may extend from the third source electrode 136, and the fourth source electrode 138 may extend from the first data line 131a. The second source electrode 134 may extend from the second data line 131b and the second source electrode 134 may extend from the fourth source electrode 138, but the present invention is not limited thereto. The first and third source electrodes 132 and 136 may be part of the first data line 131a and the second and fourth source electrodes 134 and 138 may be part of the second data line 131b. It may be done in part.

제1 소스 전극(132)과 제1 드레인 전극(133) 사이의 제1 반도체층은 제1 박막트랜지스터(T1)의 채널이 되고, 제2 소스 전극(134)과 제2 드레인 전극(135) 사이의 제2 반도체층은 제2 박막트랜지스터(T2)의 채널이 되며, 제3 소스 전극(136)과 제3 드레인 전극(137) 사이의 제3 반도체층은 제3 박막트랜지스터(T3)의 채널이 되고, 제4 소스 전극(138)과 제4 드레인 전극(139) 사이의 제4 반도체층은 제4 박막트랜지스터(T4)의 채널이 된다. The first semiconductor layer between the first source electrode 132 and the first drain electrode 133 is the channel of the first thin film transistor T1 and the first semiconductor layer between the second source electrode 134 and the second drain electrode 135 The third semiconductor layer between the third source electrode 136 and the third drain electrode 137 is a channel of the second thin film transistor T3 and the third semiconductor layer between the third source electrode 136 and the third drain electrode 137 is a channel of the third thin film transistor T3. And the fourth semiconductor layer between the fourth source electrode 138 and the fourth drain electrode 139 is the channel of the fourth thin film transistor T4.

여기서, 제1, 제2, 제3, 제4 박막트랜지스터(T1, T2, T3, T4)의 채널은 곡선(curved line) 형태일 수 있다. 일례로, 제1, 제1, 제2, 제3, 제4 박막트랜지스터(T1, T2, T3, T4)의 채널은 U자 모양일 수 있다. 이와 달리, 제1, 제2, 제3, 제4 박막트랜지스터(T1, T2, T3, T4)의 채널은 곡선의 W자 모양이나 웨이브 형상일 수 있으며, 이에 제한되지 않는다.Here, the channels of the first, second, third, and fourth thin film transistors T1, T2, T3, and T4 may be in the form of a curved line. For example, the channels of the first, first, second, third, and fourth thin film transistors T1, T2, T3, and T4 may be U-shaped. Alternatively, the channels of the first, second, third, and fourth thin film transistors T1, T2, T3, and T4 may be curved W-shaped or wave-shaped, but are not limited thereto.

제1, 제2, 제3, 제4 드레인 전극(133, 135, 137, 139)의 일부는 공통 배선(118)과 중첩하여 스토리지 커패시터를 형성한다. Part of the first, second, third, and fourth drain electrodes 133, 135, 137, and 139 overlap with the common wiring 118 to form a storage capacitor.

한편, 제2 화소영역에서 제1 박막트랜지스터와 제3 박막트랜지스터는 제2 게이트 배선(112b) 및 제2 데이터 배선(131b)에 연결되고, 제2 박막트랜지스터와 제4 박막트랜지스터는 제2 게이트 배선(112b) 및 제3 데이터 배선(131c)에 연결된다.On the other hand, in the second pixel region, the first thin film transistor and the third thin film transistor are connected to the second gate wiring 112b and the second data wiring 131b, and the second thin film transistor and the fourth thin film transistor are connected to the second gate wiring The second data line 112b, and the third data line 131c.

각 화소영역에는 제1, 제2, 제3, 제4 화소 전극(162, 164, 166, 168)이 위치한다. 제1, 제2, 제3, 제4 화소 전극(162, 164, 166, 168)의 각각은 실질적으로 제2방향을 따라 연장되고, 제1방향을 따라 서로 이격되어 있는 다수의 패턴을 포함한다.The first, second, third, and fourth pixel electrodes 162, 164, 166, and 168 are located in each pixel region. Each of the first, second, third, and fourth pixel electrodes 162, 164, 166, 168 includes a plurality of patterns extending substantially along a second direction and spaced from one another along the first direction .

제1 화소영역에서 제1 데이터 배선(131a)과 제1 화소 전극(162) 사이에 제3 화소 전극(166)이 위치하고, 제2 데이터 배선(131b)과 제2 화소 전극(164) 사이에 제4 화소 전극(168)이 위치한다. 제1 화소 전극(162)의 패턴들 중 일부는 제2 화소 전극(164)의 패턴들 중 일부와 제1방향을 따라 이격되어 번갈아 배치되고, 제1 화소 전극(162)의 패턴들 중 나머지는 제4 화소 전극(168)의 패턴들과 제1방향을 따라 이격되어 번갈아 배치되며, 제2 화소 전극(164)의 패턴들 중 나머지는 제3 화소 전극(166)의 패턴들과 제1방향을 따라 이격되어 번갈아 배치된다.The third pixel electrode 166 is located between the first data line 131a and the first pixel electrode 162 in the first pixel region and the third pixel electrode 166 is provided between the second data line 131b and the second pixel electrode 164 Four pixel electrodes 168 are located. Some of the patterns of the first pixel electrode 162 are arranged alternately with a part of the patterns of the second pixel electrode 164 in the first direction and the remaining patterns of the first pixel electrode 162 are arranged alternately The remaining portions of the patterns of the second pixel electrode 164 are alternately arranged with the patterns of the third pixel electrode 166 in the first direction Are alternately spaced apart.

따라서, 제3 화소 전극(166)의 일 패턴은 제1 데이터 배선(131a)과 제2 화소 전극(164) 사이에 위치하고, 제4 화소 전극(168)의 일 패턴은 제2 데이터 배선(131b)과 제1 화소 전극(162) 사이에 위치한다. 제3 화소 전극(166)의 일 패턴 및 제4 화소 전극(168)의 일 패턴은 제1, 제2, 제3, 제4 화소 전극(162, 164, 166, 168)의 다른 패턴들보다 넓은 폭을 가질 수 있다. One pattern of the third pixel electrode 166 is located between the first data line 131a and the second pixel electrode 164 and one pattern of the fourth pixel electrode 168 is located between the second data line 131b and the second data line 131b. And the first pixel electrode 162. One pattern of the third pixel electrode 166 and one pattern of the fourth pixel electrode 168 are wider than other patterns of the first, second, third, and fourth pixel electrodes 162, 164, 166, Width.

이에 따라, 제1 화소영역에는 실질적으로 제3 화소 전극(166)과 제2 화소 전극(164), 제1 화소 전극(162), 그리고 제4 화소 전극(168)이 순차적으로 배치된다. Accordingly, the third pixel electrode 166, the second pixel electrode 164, the first pixel electrode 162, and the fourth pixel electrode 168 are sequentially disposed in the first pixel region.

여기서, 제3 화소 전극(166)의 일 패턴은 제1 보조 공통 배선(118a)과 중첩하고, 제4 화소 전극(168)의 일 패턴은 제2 보조 공통 배선(118b)과 중첩할 수 있다.Here, one pattern of the third pixel electrode 166 overlaps with the first auxiliary common wiring 118a, and one pattern of the fourth pixel electrode 168 can overlap with the second auxiliary common wiring 118b.

앞서 언급한 바와 같이, 중첩하는 제1, 제2, 제3, 제4 드레인 전극(133, 135, 137, 139)의 일부와 공통 배선(118)은 스토리지 커패시터를 형성한다. 또한, 중첩하는 제3 화소 전극(166)의 일 패턴과 제1 보조 공통 배선(118a) 및 제4 화소 전극(168)의 일 패턴과 제2 보조 공통 배선(118b)은 스토리지 커패시터를 이룬다. 이러한 스토리지 커패시터는 한 프레임에서 제1, 제2, 제3, 제4 화소 전극(162, 164, 166, 168)에 인가되는 전압을 다음 프레임까지 유지하는 역할을 한다.As mentioned above, a part of the overlapping first, second, third, and fourth drain electrodes 133, 135, 137, 139 and the common wiring 118 form a storage capacitor. One pattern of the overlapping third pixel electrode 166 and one pattern of the first auxiliary common wiring 118a and the fourth pixel electrode 168 and the second auxiliary common wiring 118b constitute storage capacitors. The storage capacitor serves to maintain the voltages applied to the first, second, third, and fourth pixel electrodes 162, 164, 166, and 168 in one frame until the next frame.

제1 화소 전극(162)의 패턴들 중 일부와 제2 화소 전극(164)의 패턴들 중 일부는 제1 액정 커패시터(도 4의 CLC1)를 이루고, 제2 화소 전극(164)의 패턴들 중 나머지와 제3 화소 전극(166)은 제2 액정 커패시터(도 4의 CLC2)를 이루며, 제1 화소 전극(162)의 패턴들 중 나머지와 제4 화소 전극(168)은 제3 액정 커패시터(도 4의 CLC3)를 이룬다. Some of the patterns of the first pixel electrode 162 and a part of the patterns of the second pixel electrode 164 constitute the first liquid crystal capacitor C LC1 of FIG. 4, and the patterns of the second pixel electrode 164 The rest of the patterns of the first pixel electrode 162 and the fourth pixel electrode 168 constitute the second liquid crystal capacitor C LC2 of the third liquid crystal capacitor (C LC3 in Fig. 4).

제1 화소 전극(162)의 패턴 개수는 제2 화소 전극(164)의 패턴 개수와 동일하고, 제3 화소 전극(166)의 패턴 개수는 제4 화소 전극(168)의 패턴 개수와 동일하며, 제1 및 제2 화소 전극(162, 164)의 패턴 개수는 제3 및 제4 화소 전극(166, 168)의 패턴 개수보다 클 수 있다. The number of patterns of the first pixel electrode 162 is equal to the number of patterns of the second pixel electrode 164 and the number of patterns of the third pixel electrode 166 is equal to the number of patterns of the fourth pixel electrode 168, The number of patterns of the first and second pixel electrodes 162 and 164 may be larger than the number of patterns of the third and fourth pixel electrodes 166 and 168.

제1, 제2, 제3, 제4 화소 전극(162, 164, 166, 168)의 각 패턴은 화소영역의 중앙을 기준으로 꺾어져 있어 제2방향에 대해 일정 각도를 가지며, 제1방향을 따라 화소영역의 중앙을 지나는 가상의 선에 대해 실질적으로 대칭인 구조를 가질 수 있다. 여기서, 제1, 제2, 제3, 제4 화소 전극(162, 164, 166, 168)의 각 패턴은 제2방향에 대해 45도 또는 이보다 작은 각도를 가지고 꺾어질 수 있다.Each pattern of the first, second, third, and fourth pixel electrodes 162, 164, 166, and 168 is bent with respect to the center of the pixel region and has a certain angle with respect to the second direction, And may have a structure that is substantially symmetrical with respect to an imaginary line passing through the center of the pixel region. Here, each pattern of the first, second, third, and fourth pixel electrodes 162, 164, 166, and 168 may be bent at an angle of 45 degrees or less with respect to the second direction.

한편, 데이터 배선(131a, 131b, 131c)도 제1, 제2, 제3, 제4 화소 전극(162, 164, 166, 168)에 대응하여 꺾어진 부분을 포함할 수 있다. 또한, 제1 및 제2 보조 공통 배선(118a, 118b)도 제1, 제2, 제3, 제4 화소 전극(162, 164, 166, 168)에 대응하여 꺾어진 부분을 포함할 수 있다.The data lines 131a, 131b, and 131c may also include bent portions corresponding to the first, second, third, and fourth pixel electrodes 162, 164, 166, and 168, respectively. The first and second auxiliary common wirings 118a and 118b may also include bent portions corresponding to the first, second, third, and fourth pixel electrodes 162, 164, 166, and 168, respectively.

제1, 제2, 제3, 제4 화소 전극(162, 164, 166, 168)은 각각 제1, 제2, 제3, 제4 연결부(162a, 164a, 166a, 168)와 연결된다. 제1, 제2, 제3, 제4 연결부(162a, 164a, 166a, 168)는 각각 제1, 제2, 제3, 제4 드레인 전극(133, 135, 137, 139)과 중첩하며 제1, 제2, 제3, 제4 콘택홀(150a, 150b, 150c, 150d)을 통해 제1, 제2, 제3, 제4 드레인 전극(133, 135, 137, 139)과 각각 접촉한다. 따라서, 제1, 제2, 제3, 제4 화소 전극(162, 164, 166, 168)은 제1, 제2, 제3, 제4 드레인 전극(133, 135, 137, 139)과 전기적으로 연결된다. The first, second, third, and fourth pixel electrodes 162, 164, 166, and 168 are connected to the first, second, third, and fourth connection portions 162a, 164a, 166a, and 168, respectively. The first, second, third and fourth connection portions 162a, 164a, 166a and 168 overlap the first, second, third and fourth drain electrodes 133, 135, 137 and 139, respectively, Third, and fourth drain electrodes 133, 135, 137, and 139 through the first, second, third, and fourth contact holes 150a, 150b, 150c, and 150d, respectively. The first, second, third and fourth pixel electrodes 162, 164, 166 and 168 are electrically connected to the first, second, third and fourth drain electrodes 133, 135, 137 and 139 .

제1, 제2, 제3, 제4 화소 전극(162, 164, 166, 168)의 각 패턴은 각각 제1, 제2, 제3, 제4 연결부(162a, 164a, 166a, 168)를 통해 서로 연결될 수 있고, 별도의 연결패턴을 통해 서로 연결될 수도 있다. The patterns of the first, second, third, and fourth pixel electrodes 162, 164, 166, and 168 are connected to the first, second, third, and fourth connection portions 162a, 164a, 166a, And they may be connected to each other through a separate connection pattern.

도 7과 도 8은 본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 단면도로, 도 7은 도 6의 VII-VII선에 대응하는 단면을 도시하고, 도 8은 도 5의 VIII-VIII선에 대응하는 단면을 도시한다.7 and 8 are cross-sectional views of an array substrate for a liquid crystal display according to an embodiment of the present invention, Fig. 7 shows a cross section taken along the line VII-VII in Fig. 6, and Fig. 8 is a cross- And Fig.

도 7과 도 8에 도시한 바와 같이, 투명한 절연 기판(110) 위에 도전성 물질로 이루어진 게이트 배선(112a)과 제1, 제2, 제3, 제4 게이트 전극(114, 115, 116, 117), 공통 배선(118), 그리고 제1 및 제2 보조 공통 배선(118a, 118b)이 형성된다. 7 and 8, a gate wiring 112a and first, second, third, and fourth gate electrodes 114, 115, 116, and 117 made of a conductive material are formed on a transparent insulating substrate 110, The common wiring 118, and the first and second auxiliary common wirings 118a and 118b are formed.

기판(110)은 유리나 플라스틱으로 이루어질 수 있다. 또한, 게이트 배선(112)과 제1, 제2, 제3, 제4 게이트 전극(114, 115, 116, 117), 공통 배선(118), 그리고 제1 및 제2 보조 공통 배선(118a, 118b)은 알루미늄(aluminum)이나 몰리브덴(molybdenum), 니켈(nickel), 크롬(chromium), 구리(copper) 또는 이들의 합금으로 이루어질 수 있으며, 단일층 또는 다중층 구조일 수 있다. The substrate 110 may be made of glass or plastic. The gate wiring 112 and the first, second, third and fourth gate electrodes 114, 115, 116 and 117, the common wiring 118 and the first and second auxiliary common wirings 118a and 118b May be made of aluminum, molybdenum, nickel, chromium, copper, or an alloy thereof, and may be a single layer or a multilayer structure.

게이트 배선(112a)과 공통 배선(118)은 제1방향을 따라 연장되고, 제1, 제2, 제3, 제4 게이트 전극(114, 115, 116, 117)은 게이트 배선(112a)에 연결되며, 제1 및 제2 보조 공통 배선(118a, 118b)은 공통 배선(118)에 연결된다. 여기서, 제1 및 제3 게이트 전극(114, 116)은 서로 직접 접촉하고, 제2 및 제4 게이트 전극(115, 117)은 서로 직접 접촉할 수 있다. The gate wiring 112a and the common wiring 118 extend along the first direction and the first, second, third and fourth gate electrodes 114, 115, 116 and 117 are connected to the gate wiring 112a And the first and second auxiliary common wirings 118a and 118b are connected to the common wiring 118. [ Here, the first and third gate electrodes 114 and 116 are in direct contact with each other, and the second and fourth gate electrodes 115 and 117 are in direct contact with each other.

이어, 게이트 배선(112)과 제1, 제2, 제3, 제4 게이트 전극(114, 115, 116, 117), 공통 배선(118), 그리고 제1 및 제2 보조 공통 배선(118a, 118b) 상부에는 게이트 절연막(120)이 형성되어 이들을 덮는다. 게이트 절연막(120)은 질화 실리콘(SiNx)이나 산화 실리콘(SiO2)으로 이루어질 수 있다. Next, the gate wiring 112 and the first, second, third and fourth gate electrodes 114, 115, 116 and 117, the common wiring 118 and the first and second auxiliary common wirings 118a and 118b A gate insulating film 120 is formed and covers them. A gate insulating film 120 may be formed of a silicon nitride (SiNx) or silicon oxide (SiO 2).

게이트 절연막(120) 위에는 제1, 제2, 제3, 제4 반도체층(122, 123, 124, 125)이 형성된다. 제1 반도체층(122)은 제1 게이트 전극(114)과 대응하고, 제2 반도체층(123)은 제2 게이트 전극(115)과 대응하며, 제3 반도체층(124)은 제3 게이트 전극(116)과 대응하고, 제4 반도체층(125)은 제4 게이트 전극(117)과 대응한다. 제1 반도체층(122)은 제3 반도체층(124)과 일체로 이루어지고, 제2 반도체층(123)은 제4 반도체층(125)과 일체로 이루어질 수 있다.The first, second, third, and fourth semiconductor layers 122, 123, 124, and 125 are formed on the gate insulating layer 120. The first semiconductor layer 122 corresponds to the first gate electrode 114 and the second semiconductor layer 123 corresponds to the second gate electrode 115 while the third semiconductor layer 124 corresponds to the third gate electrode 114. [ The fourth semiconductor layer 125 corresponds to the fourth gate electrode 117, and the fourth semiconductor layer 125 corresponds to the fourth gate electrode 117, respectively. The first semiconductor layer 122 may be integrated with the third semiconductor layer 124 and the second semiconductor layer 123 may be formed integrally with the fourth semiconductor layer 125.

제1 반도체층(122)은 진성 비정질 실리콘의 제1 액티브층(122a)과 불순물 도핑된 비정질 실리콘의 제1 오믹 콘택층(122b)을 포함하고, 제2 반도체층(123)은 진성 비정질 실리콘의 제2 액티브층(123a)과 불순물 도핑된 비정질 실리콘의 제2 오믹 콘택층(123b)을 포함하며, 제3 반도체층(124)은 진성 비정질 실리콘의 제3 액티브층(124a)과 불순물 도핑된 비정질 실리콘의 제3 오믹 콘택층(124b)을 포함하고, 제4 반도체층(125)은 진성 비정질 실리콘의 제4 액티브층(125a)과 불순물 도핑된 비정질 실리콘의 제4 오믹 콘택층(125b)을 포함한다. The first semiconductor layer 122 includes a first active layer 122a of intrinsic amorphous silicon and a first ohmic contact layer 122b of an impurity doped amorphous silicon, And a second active layer 123a and a second ohmic contact layer 123b of an amorphous silicon doped with impurities and the third semiconductor layer 124 includes a third active layer 124a of intrinsic amorphous silicon and an impurity- The fourth semiconductor layer 125 includes a fourth active layer 125a of intrinsic amorphous silicon and a fourth ohmic contact layer 125b of an amorphous silicon doped with impurities do.

이때, 제1 액티브층(122a)은 제3 액티브층(124a)과 일체로 이루어지고, 제1 오믹 콘택층(122b)의 일 패턴은 제3 오믹 콘택층(124b)의 일 패턴과 일체로 이루어지며, 제2 액티브층(123a)은 제4 액티브층(125a)과 일체로 이루어지고, 제2 오믹 콘택층(123b)의 일 패턴은 제4 오믹 콘택층(125b)의 일 패턴과 일체로 이루어진다.At this time, the first active layer 122a is integrated with the third active layer 124a, and one pattern of the first ohmic contact layer 122b is integrated with one pattern of the third ohmic contact layer 124b The second active layer 123a is integrated with the fourth active layer 125a and one pattern of the second ohmic contact layer 123b is integrated with one pattern of the fourth ohmic contact layer 125b .

이와 달리, 제1, 제2, 제3, 제4 반도체층(122, 123, 124, 125)은 산화물 반도체로 이루어질 수 있다. 이 경우, 제1, 제2, 제3, 제4 오믹 콘택층(122b, 123b, 124b, 125b)은 생략되고, 제1, 제2, 제3, 제4 반도체층(122, 123, 124, 125)의 상부에는 제1, 제2, 제3, 제4 게이트 전극(114, 115, 116, 117)에 대응하여 각각 식각 방지막이 형성될 수 있다.Alternatively, the first, second, third, and fourth semiconductor layers 122, 123, 124, and 125 may be formed of an oxide semiconductor. In this case, the first, second, third and fourth ohmic contact layers 122b, 123b, 124b and 125b are omitted and the first, second, third and fourth semiconductor layers 122, 123, 124, 125, and 115 may have anti-etching films corresponding to the first, second, third, and fourth gate electrodes 114, 115, 116, and 117, respectively.

다음, 제1 반도체층(122) 상부에는 제1 소스 및 제1 드레인 전극(132, 133)이 형성되고, 제2 반도체층(123) 상부에는 제2 소스 및 제2 드레인 전극(134, 135)이 형성되며, 제3 반도체층(124) 상부에는 제3 소스 및 제3 드레인 전극(136, 137)이 형성되고, 제4 반도체층(125) 상부에는 제4 소스 및 제4 드레인 전극(138, 139)이 형성된다.A first source and first drain electrodes 132 and 133 are formed on the first semiconductor layer 122 and a second source and drain electrodes 134 and 135 are formed on the second semiconductor layer 123. [ A third source and drain electrodes 136 and 137 are formed on the third semiconductor layer 124 and a fourth source and fourth drain electrodes 138 and 137 are formed on the fourth semiconductor layer 125, 139 are formed.

제1 게이트 전극(114)과 제1 반도체층(122), 제1 소스 전극(132) 및 제1 드레인 전극(133)은 제1 박막트랜지스터(T1)를 이루고, 제2 게이트 전극(115)과 제2 반도체층(123), 제2 소스 전극(134) 및 제2 드레인 전극(135)은 제2 박막트랜지스터(T2)를 이루며, 제3 게이트 전극(116)과 제3 반도체층(124), 제3 소스 전극(136) 및 제3 드레인 전극(137)은 제3 박막트랜지스터(T3)를 이루고, 제4 게이트 전극(117)과 제4 반도체층(125), 제4 소스 전극(138) 및 제4 드레인 전극(139)은 제4 박막트랜지스터(T4)를 이룬다.The first gate electrode 114 and the first semiconductor layer 122, the first source electrode 132 and the first drain electrode 133 constitute the first thin film transistor T1, the second gate electrode 115, The second semiconductor layer 123, the second source electrode 134 and the second drain electrode 135 constitute the second thin film transistor T2. The third semiconductor layer 123, the third semiconductor layer 124, The third source electrode 136 and the third drain electrode 137 constitute a third thin film transistor T3 and the fourth gate electrode 117 and the fourth semiconductor layer 125, The fourth drain electrode 139 forms a fourth thin film transistor T4.

제1 소스 및 제1 드레인 전극(132, 133)은 제1 반도체층(122) 상부에서 제1 게이트 전극(114)을 중심으로 이격되어 위치하고, 제2 소스 및 제2 드레인 전극(134, 135)은 제2 반도체층(123) 상부에서 제2 게이트 전극(115)을 중심으로 이격되어 위치하며, 제3 소스 및 제3 드레인 전극(136, 137)은 제3 반도체층(124) 상부에서 제3 게이트 전극(116)을 중심으로 이격되어 위치하고, 제4 소스 및 제4 드레인 전극(138, 139)은 제4 반도체층(125) 상부에서 제4 게이트 전극(117)을 중심으로 이격되어 위치한다.The first source and first drain electrodes 132 and 133 are spaced about the first gate electrode 114 above the first semiconductor layer 122 and the second source and drain electrodes 134 and 135, And third source and drain electrodes 136 and 137 are positioned on the second semiconductor layer 123 and spaced about the second gate electrode 115. The third source and drain electrodes 136 and 137 are located on the third semiconductor layer 124, And fourth source and drain electrodes 138 and 139 are spaced apart from each other around the fourth gate electrode 117 above the fourth semiconductor layer 125. The fourth source and drain electrodes 138 and 139 are spaced about the gate electrode 116,

제1 소스 전극(132)은 제3 소스 전극(136)과 서로 직접 접촉하여 일체로 이루어지고, 제2 소스 전극(134)은 제4 소스 전극(138)과 서로 직접 접촉하여 일체로 이루어질 수 있다. The first source electrode 132 may be formed integrally with the third source electrode 136 in direct contact with each other and the second source electrode 134 may be integrally formed with the fourth source electrode 138 in direct contact with each other .

제1 오믹 콘택층(122b)은 제1 소스 및 제1 드레인 전극(132, 133)과 동일한 모양을 갖고, 제2 오믹 콘택층(123b)은 제2 소스 및 제2 드레인 전극(134, 135)과 동일한 모양을 가지며, 제3 오믹 콘택층(124b)은 제3 소스 및 제3 드레인 전극(136, 137)과 동일한 모양을 갖고, 제4 오믹 콘택층(125b)은 제4 소스 및 제4 드레인 전극(138, 139)과 동일한 모양을 가질 수 있다.The first ohmic contact layer 122b has the same shape as the first source and first drain electrodes 132 and 133 and the second ohmic contact layer 123b has the same shape as the second source and the second drain electrodes 134 and 135. [ The third ohmic contact layer 124b has the same shape as the third source and third drain electrodes 136 and 137 and the fourth ohmic contact layer 125b has the same shape as the fourth source and the fourth drain. It may have the same shape as the electrodes 138 and 139.

제1 소스 및 제1 드레인 전극(132, 133) 사이의 제1 액티브층(122a)과, 제2 소스 및 제2 드레인 전극(134, 235) 사이의 제2 액티브층(123a), 제3 소스 및 제3 드레인 전극(136, 137) 사이의 제3 액티브층(124a), 그리고 제4 소스 및 제4 드레인 전극(138, 139) 사이의 제4 액티브층(125a)은 노출되며, 각각 제1, 제2, 제3, 제4 박막트랜지스터(T1, T2, T3, T4)의 채널이 된다.A first active layer 122a between the first source and first drain electrodes 132 and 133 and a second active layer 123a between the second source and second drain electrodes 134 and 235, And the third active layer 124a between the third drain electrode 136 and 137 and the fourth active layer 125a between the fourth source and fourth drain electrodes 138 and 139 are exposed, The second, third, and fourth thin film transistors T1, T2, T3, and T4.

제1, 제2, 제3, 제4 드레인 전극(133, 135, 137, 139)의 일부는 공통 배선(118)과 중첩하여 각각 제1, 제2, 제3, 제4 스토리지 커패시터를 형성한다. 공통 배선(118)의 중첩 부분은 각각 제1, 제2, 제3, 제4 스토리지 커패시터의 제1 커패시터 전극을 이루고, 제1, 제2, 제3, 제4 드레인 전극(133, 135, 137, 139)의 중첩 부분은 각각 제1, 제2, 제3, 제4 스토리지 커패시터의 제2 커패시터 전극을 이룬다. 이때, 공통 배선(118)의 중첩 부분은 다른 부분에 비해 넓은 폭을 가질 수 있다. A portion of the first, second, third, and fourth drain electrodes 133, 135, 137, and 139 overlap the common wiring 118 to form first, second, third, and fourth storage capacitors, respectively . Second, third, and fourth drain electrodes 133, 135, and 137, respectively, the first capacitor electrode, the second capacitor electrode, , 139 constitute the second capacitor electrodes of the first, second, third, and fourth storage capacitors, respectively. At this time, the overlapping portion of the common wiring 118 may have a wider width than the other portions.

한편, 제1 및 제2 데이터 배선(131a, 131b)이 제1, 제2, 제3, 제4 소스 전극(132,134, 136, 138) 및 제1, 제2, 제3, 제4 드레인 전극(133, 135, 137, 139)과 동일 물질로 동일층에 형성된다. 제1 및 제2 데이터 배선(131a, 131b)은 게이트 배선(112a)과 교차하여 화소영역을 정의한다.The first and second data lines 131a and 131b are formed on the first, second, third, and fourth source electrodes 132, 134, 136, and 138 and the first, second, 133, 135, 137, 139). The first and second data lines 131a and 131b intersect the gate line 112a to define a pixel region.

제1 및 제2 데이터 배선(131a, 131b)과 제1, 제2, 제3, 제4 소스 전극(132,134, 136, 138), 그리고 제1, 제2, 제3, 제4 드레인 전극(133, 135, 137, 139)은 알루미늄(aluminum)이나 몰리브덴(molybdenum), 니켈(nickel), 크롬(chromium), 구리(copper) 또는 이들의 합금으로 이루어질 수 있으며, 단일층 또는 다중층 구조일 수 있다. The first and second data lines 131a and 131b and the first, second, third and fourth source electrodes 132, 134, 136 and 138 and the first, second, third and fourth drain electrodes 133 135, 137 and 139 may be made of aluminum, molybdenum, nickel, chromium, copper or an alloy thereof, and may be a single layer or a multilayer structure .

여기서, 제1, 제2, 제3, 제4 반도체층(122, 123, 124, 125)과 제1, 제2, 제3, 제4 소스 전극(132, 134, 136, 138)과, 제1, 제2, 제3, 제4 드레인 전극(133, 135, 137, 139), 그리고 제1 및 제2 데이터 배선(131a, 131b)은 하나의 마스크를 이용한 동일 사진식각공정을 통해 형성될 수 있다. 이에 따라, 제1 및 제2 데이터 배선(131a, 131b) 각각의 하부에 제1, 제2, 제3, 제4 반도체층(122, 123, 124, 125)과 동일 물질로 이루어진 반도체 패턴(126)이 형성된다. 즉, 반도체 패턴(126)은 진성 비정질 실리콘의 제1 패턴(126a)과 불순물 도핑된 비정질 실리콘의 제2 패턴(126b)을 포함한다.The first, second, third and fourth semiconductor layers 122, 123, 124 and 125 and the first, second, third and fourth source electrodes 132, 134, 136 and 138, The first, second, third, and fourth drain electrodes 133, 135, 137, and 139 and the first and second data lines 131a and 131b may be formed through the same photolithography process using one mask have. Thus, a semiconductor pattern 126 (made of the same material as that of the first, second, third, and fourth semiconductor layers 122, 123, 124, and 125) is formed under the first and second data lines 131a and 131b, Is formed. That is, the semiconductor pattern 126 includes a first pattern 126a of intrinsic amorphous silicon and a second pattern 126b of impurity-doped amorphous silicon.

이와 달리, 제1, 제2, 제3, 제4 반도체층(122, 123, 124, 125)은 제1, 제2, 제3, 제4 소스 전극(132, 134, 136, 138)과, 제1, 제2, 제3, 제4 드레인 전극(133, 135, 137, 139), 그리고 제1 및 제2 데이터 배선(131a, 131b)과 다른 마스크를 이용한 다른 사진식각공정을 통해 형성될 수도 있다. 이 경우, 제1 반도체층(122)의 측면은 제1 소스 및 제1 드레인 전극(132, 133)으로 덮이고, 제2 반도체층(123)의 측면은 제2 소스 및 제2 드레인 전극(135, 136)으로 덮이며, 제3 반도체층(124)의 측면은 제3 소스 및 제3 드레인 전극(136, 137)으로 덮이고, 제4 반도체층(125)의 측면은 제4 소스 및 제4 드레인 전극(138, 139)으로 덮인다. 또한, 제1 및 제2 데이터 배선(131a, 131b) 하부의 반도체 패턴(126)은 생략될 수 있다. Alternatively, the first, second, third, and fourth semiconductor layers 122, 123, 124, and 125 may include first, second, third, and fourth source electrodes 132, 134, 136, May be formed through another photolithography process using the first, second, third, and fourth drain electrodes 133, 135, 137, 139, and the first and second data lines 131a, have. In this case, the side surface of the first semiconductor layer 122 is covered with the first source and first drain electrodes 132 and 133, and the side surface of the second semiconductor layer 123 is covered with the second source and the second drain electrode 135, The side surfaces of the third semiconductor layer 124 are covered with the third source and the third drain electrodes 136 and 137 and the side surfaces of the fourth semiconductor layer 125 are covered with the fourth source and the fourth drain electrodes 136, (138, 139). In addition, the semiconductor pattern 126 under the first and second data wirings 131a and 131b may be omitted.

다음, 제1, 제2, 제3, 제4 소스 전극(132, 134, 136, 138)과, 제1, 제2, 제3, 제4 드레인 전극(133, 135, 137, 139), 그리고 제1 및 제2 데이터 배선(131a, 131b) 상부에는 보호층(150)이 형성된다. 이때, 보호층(150)은 평탄한 표면을 갖는 것이 바람직하다. The first, second, third and fourth source electrodes 132, 134, 136 and 138 and the first, second, third and fourth drain electrodes 133, 135, 137 and 139, A protective layer 150 is formed on the first and second data lines 131a and 131b. At this time, the protective layer 150 preferably has a flat surface.

보호층(150)은 단일층 구조를 가지며, 산화 실리콘(SiO2)나 질화 실리콘(SiNx)의 무기절연물질로 형성되거나 포토아크릴(photoacryl)과 같은 유기절연물질로 형성될 수 있다. 이와 달리, 보호층(150)은 다중층 구조를 가질 수도 있으며, 일례로, 무기절연물질의 제1 절연층과 유기절연물질의 제2 절연층을 포함할 수 있다.The protective layer 150 may be formed of an organic insulating material such as having a single layer structure, it may be formed of an inorganic insulating material of silicon oxide (SiO 2) or silicon nitride (SiNx) acrylic picture (photoacryl). Alternatively, the protective layer 150 may have a multilayer structure, and may include, for example, a first insulating layer of an inorganic insulating material and a second insulating layer of an organic insulating material.

보호층(150)은 제1, 제2, 제3, 제4 드레인 전극(133, 135, 137, 139)을 각각 노출하는 제1, 제2, 제3, 제4 콘택홀(도 6의 150a, 도 6의 150b, 150c, 150d)을 포함한다.The passivation layer 150 may include first, second, third, and fourth contact holes (150a, 150a, 150a, 150a, 150a, , 150b, 150c and 150d in Fig. 6).

보호층(150) 상부의 화소영역에는 제1, 제2, 제3, 제4 화소 전극(162, 164, 166, 168)과 제1, 제2, 제3, 제4 연결부(도 6의 162a, 도 6의 164a, 166a, 168a)가 형성된다.Second, third and fourth pixel electrodes 162, 164, 166 and 168 and first, second, third and fourth connection parts 162a, 162b and 162c in the pixel region above the passivation layer 150, , 164a, 166a and 168a in Fig. 6) are formed.

제1, 제2, 제3, 제4 화소 전극(162, 164, 166, 168)의 각각은 실질적으로 제2방향을 따라 연장되고, 제1방향을 따라 서로 이격되어 있는 다수의 패턴을 포함한다. 제1 데이터 배선(131a)과 제1 화소 전극(162) 사이에 제3 화소 전극(166)이 위치하고, 제2 데이터 배선(131b)과 제2 화소 전극(164) 사이에 제4 화소 전극(168)이 위치한다. 제1 화소 전극(162)의 패턴들 중 일부는 제2 화소 전극(164)의 패턴들 중 일부와 제1방향을 따라 이격되어 번갈아 배치되고, 제1 화소 전극(162)의 패턴들 중 나머지는 제4 화소 전극(168)의 패턴들과 제1방향을 따라 이격되어 번갈아 배치되며, 제2 화소 전극(164)의 패턴들 중 나머지는 제3 화소 전극(166)의 패턴들과 제1방향을 따라 이격되어 번갈아 배치된다.Each of the first, second, third, and fourth pixel electrodes 162, 164, 166, 168 includes a plurality of patterns extending substantially along a second direction and spaced from one another along the first direction . A third pixel electrode 166 is disposed between the first data line 131a and the first pixel electrode 162 and a fourth pixel electrode 168 is provided between the second data line 131b and the second pixel electrode 164 ). Some of the patterns of the first pixel electrode 162 are arranged alternately with a part of the patterns of the second pixel electrode 164 in the first direction and the remaining patterns of the first pixel electrode 162 are arranged alternately The remaining portions of the patterns of the second pixel electrode 164 are alternately arranged with the patterns of the third pixel electrode 166 in the first direction Are alternately spaced apart.

따라서, 제3 화소 전극(166)의 일 패턴은 제1 데이터 배선(131a)과 제2 화소 전극(164) 사이에 위치하고, 제4 화소 전극(168)의 일 패턴은 제2 데이터 배선(131b)과 제1 화소 전극(162) 사이에 위치한다. 제3 화소 전극(166)의 일 패턴 및 제4 화소 전극(168)의 일 패턴은 제1, 제2, 제3, 제4 화소 전극(162, 164, 166, 168)의 다른 패턴들보다 넓은 폭을 가질 수 있다. 제3 화소 전극(166)의 일 패턴은 제1 보조 공통 배선(118a)과 중첩하고, 제4 화소 전극(168)의 일 패턴은 제2 보조 공통 배선(118b)과 중첩할 수 있다.One pattern of the third pixel electrode 166 is located between the first data line 131a and the second pixel electrode 164 and one pattern of the fourth pixel electrode 168 is located between the second data line 131b and the second data line 131b. And the first pixel electrode 162. One pattern of the third pixel electrode 166 and one pattern of the fourth pixel electrode 168 are wider than other patterns of the first, second, third, and fourth pixel electrodes 162, 164, 166, Width. One pattern of the third pixel electrode 166 overlaps with the first auxiliary common wiring 118a and one pattern of the fourth pixel electrode 168 overlaps with the second auxiliary common wiring 118b.

제1, 제2, 제3, 제4 화소 전극(162, 164, 166, 168)은 각각 제1, 제2, 제3, 제4 연결부(도 6의 162a, 도 6의 164a, 166a, 168a)와 연결된다. 제1, 제2, 제3, 제4 연결부(도 6의 162a, 도 6의 164a, 166a, 168a)는 각각 제1, 제2, 제3, 제4 드레인 전극(133, 135, 137, 139)과 중첩하며, 제1, 제2, 제3, 제4 콘택홀(도 6의 150a, 도 6의 150b, 150c, 150d)을 통해 제1, 제2, 제3, 제4 드레인 전극(133, 135, 137, 139)과 각각 접촉한다. The first, second, third, and fourth pixel electrodes 162, 164, 166, and 168 are connected to the first, second, third, and fourth connection portions (162a in FIG. 6, 164a, 166a, and 168a ). The first, second, third, and fourth connection portions (162a in FIG. 6, 164a, 166a, and 168a in FIG. 6) are connected to first, second, third, and fourth drain electrodes 133, 135, Second, third and fourth drain electrodes 133 (see FIG. 6) through the first, second, third and fourth contact holes (150a in FIG. 6, 150b, 150c and 150d in FIG. 6) , 135, 137, 139, respectively.

제1, 제2, 제3, 제4 화소 전극(162, 164, 166, 168)과 제1, 제2, 제3, 제4 연결부(도 6의 162a, 도 6의 164a, 166a, 168a)는 인듐-틴-옥사이드(indium tin oxide)나 인듐-징크-옥사이드(indium zinc oxide)와 같은 투명도전물질로 형성될 수 있다.The first, second, third and fourth pixel electrodes 162, 164, 166 and 168 and the first, second, third and fourth connection portions 162a and 164a, May be formed of a transparent conductive material such as indium tin oxide or indium zinc oxide.

도 9는 본 발명의 실시예에 따른 액정표시장치의 한 화소영역에 인가되는 신호를 도시한 개략적인 회로도이다. 9 is a schematic circuit diagram showing signals applied to one pixel region of a liquid crystal display device according to an embodiment of the present invention.

도 9에 도시한 바와 같이, 제1 박막트랜지스터(T1) 및 제3 박막트랜지스터(T3)를 통해 제1 전압을 제1, 제2, 제3 액정 커패시터(CLC1, CLC2, CLC3)의 제1 전극에 인가하고, 제2 박막트랜지스터(T2) 및 제4 박막트랜지스터(T4)를 통해 제2 전압을 제1, 제2, 제3 액정 커패시터(CLC1, CLC2, CLC3)의 제2 전극에 인가한다. 따라서, 제1 및 제3 액정 커패시터(CLC1, CLC3)의 제1 전극은 제1 화소 전위(Vp1)를 가지며, 제1 및 제2 액정 커패시터(CLC1, CLC2)의 제2 전극은 제2 화소 전위(Vp2)를 갖고, 제2 액정 커패시터(CLC2)의 제1 전극은 제3 화소 전위(Vp3)를 가지며, 제3 액정 커패시터(CLC3)의 제2 전극은 제4 화소 전위(Vp4)를 가진다.The first voltage is applied to the first, second, and third liquid crystal capacitors C LC1 , C LC2 , and C LC3 through the first thin film transistor T 1 and the third thin film transistor T 3, Second and third liquid crystal capacitors C LC1 , C LC2 and C LC3 through the second thin film transistor T 2 and the fourth thin film transistor T 4. 2 < / RTI > Therefore, the first electrode of the first and third liquid crystal capacitors C LC1 and C LC3 has the first pixel potential Vp1, and the second electrode of the first and second liquid crystal capacitors C LC1 and C LC2 The first electrode of the second liquid crystal capacitor C LC2 has the third pixel potential Vp3 and the second electrode of the third liquid crystal capacitor C LC3 has the second pixel potential Vp2, (Vp4).

즉, 제1 및 제3 박막트랜지스터(T1, T3)를 통해 제1 전압을 제1 및 제3 화소 전극(도 5의 162, 도 5의 166)에 각각 인가하고, 제2 및 제4 박막트랜지스터(T2, T4)를 통해 제2 전압을 제2 및 제4 화소 전극(도 5의 164, 도 5의 168)에 각각 인가한다. 따라서, 제1 및 제3 화소 전극(도 5의 162, 도 5의 166)에는 동일 극성의 제1 전압이 인가되고, 제2 및 제4 화소 전극(164, 168)에는 동일 극성의 제2 전압이 인가되며, 제1 및 제2 화소 전극(도 5의 162, 도 5의 164)과, 제2 및 제3 화소 전극(도 5의 164, 도 5의 166), 그리고 제1 및 제4 화소 전극(도 5의 162, 도 5의 168)의 전위 차이에 의해 액정분자를 구동시킨다. That is, the first voltage is applied to the first and third pixel electrodes (162 in FIG. 5, 166 in FIG. 5) through the first and third thin film transistors T1 and T3, And applies the second voltage to the second and fourth pixel electrodes (164 in Fig. 5, 168 in Fig. 5) through the second and fourth transistors T2 and T4, respectively. Therefore, a first voltage of the same polarity is applied to the first and third pixel electrodes (162 of FIG. 5 and 166 of FIG. 5), and a second voltage of the same polarity is applied to the second and fourth pixel electrodes 164 and 168 (162 in Fig. 5, 164 in Fig. 5), second and third pixel electrodes (164 in Fig. 5, 166 in Fig. 5), and first and fourth pixel electrodes The liquid crystal molecules are driven by the potential difference between the electrodes (162 in Fig. 5 and 168 in Fig. 5).

이에 따라, 고전압으로 액정분자를 구동할 수 있으므로, 액정분자의 응답속도를 빠르게 할 수 있으며, 구동 전압이 높은 액정분자를 포함하는 나노 캡슐을 이용한 표시장치에도 적용할 수 있다. Accordingly, since the liquid crystal molecules can be driven at a high voltage, the response speed of the liquid crystal molecules can be increased, and the present invention can be applied to a display device using a nanocapsule containing liquid crystal molecules having a high driving voltage.

한편, 제1 및 제2 화소 전극(도 5의 162, 도 5의 164)과, 제2 및 제3 화소 전극(도 5의 164, 도 5의 166), 그리고 제1 및 제4 화소 전극(도 5의 162, 도 5의 168)의 전위 차이를 종래의 화소 전극과 공통 전극의 전위 차이에 대응하도록 할 경우, 저전압으로 액정분자를 구동시킬 수도 있으며, 이 경우 구동 전압을 줄여 소비전력을 감소시킬 수 있다.5), the second and third pixel electrodes (164 in Fig. 5, 166 in Fig. 5), and the first and fourth pixel electrodes The liquid crystal molecules may be driven at a low voltage when the potential difference of the pixel electrode 162 of FIG. 5 and 168 of FIG. 5) is made to correspond to the potential difference between the conventional pixel electrode and the common electrode. In this case, .

여기서, 제1 및 제2 기생 커패시터(Cdp1, Cdp2)는 각각 제2 및 제3 액정 커패시터(CLC2, CLC3)에 연결되므로, 제1 및 제2 데이터 배선(DL1, DL2)의 데이터 신호(Vd1, Vd2)는 제2 및 제3 액정 커패시터(CLC2, CLC3)의 화소 전위(Vp3, Vp4)에만 영향을 미친다. 즉, 제1 액정 커패시터(CLC1)의 화소 전위(Vp1, Vp2)는 데이터 신호(Vd1, Vd2)의 영향을 받지 않는다. 따라서, 화소영역에서 화소 전위(Vp1, Vp2, Vp3, Vp4)의 유효 전위차 및 휘도 값 변화가 줄어들어 플리커를 개선할 수 있다. Here, the data signal of the first and second parasitic capacitances (Cdp1, Cdp2) is because each of the second and third connection to the liquid crystal capacitor (C LC2, C LC3), the first and second data line (DL1, DL2) ( Vd1, Vd2) will have a second and third affect only the pixel potential (Vp3, Vp4) of the liquid crystal capacitor (C LC2, LC3 C). That is, the first liquid crystal pixel potential capacitor (Vp1, Vp2) of (C LC1) is not affected by the data signal (Vd1, Vd2). Therefore, the effective potential difference and the change in the luminance value of the pixel potentials (Vp1, Vp2, Vp3, Vp4) in the pixel region are reduced, and flicker can be improved.

여기서, 제1 액정 커패시터(CLC1)의 용량은 제2 및 제3 액정 커패시터(CLC2, CLC3)의 용량보다 큰 것이 바람직하다. 제1, 제2, 제3 액정 커패시터(CLC1, CLC2, CLC3)의 용량은 제1, 제2, 제3, 제4 화소 전극(도 5의 162, 도 5의 164, 도 5의 166, 도 5의 168)의 패턴들의 수 및/또는 블록수로 조절될 수 있으며, 블록은 제1, 제2, 제3, 제4 화소 전극(도 5의 162, 도 5의 164, 도 5의 166, 도 5의 168)의 패턴들 간의 간격으로 정의될 수 있다. Here, the capacitance of the first liquid crystal capacitor C LC1 is preferably larger than that of the second and third liquid crystal capacitors C LC2 and C LC3 . The capacitances of the first, second, and third liquid crystal capacitors C LC1 , C LC2 , and C LC3 are the same as the capacitances of the first, second, third, and fourth pixel electrodes (162 in FIG. 5, 164 in FIG. 5, Second, third, and fourth pixel electrodes (162 in FIG. 5, 164 in FIG. 5, and FIG. 5B in FIG. 5) 166 of FIG. 5, and 168 of FIG. 5).

도 10 본 발명의 실시예에 따른 액정표시장치의 시간에 따른 투과율 변화를 나타내는 그래프로, 패널의 수직 방향을 따른 수직 위치 각각에서의 투과율에 대한 시뮬레이션 결과를 도시한다. 여기서, 본 발명의 실시예에 따른 액정표시장치는 컬럼 인버전 방식으로 구동되며, 투과율은 그레이 패턴에 해당한다. FIG. 10 is a graph showing a change in transmittance according to time of a liquid crystal display device according to an embodiment of the present invention, and shows a simulation result of transmittance at each vertical position along the vertical direction of the panel. Here, the liquid crystal display device according to the embodiment of the present invention is driven in a column-type version, and the transmittance corresponds to a gray pattern.

도 10에 도시한 바와 같이, 제1 내지 제8 수직 위치(VP1, VP2, VP3, VP4, VP5, VP6, VP7, VP8) 각각에서 투과율은 한 프레임 내에서 변동한다. As shown in Fig. 10, the transmissivity in each of the first to eighth vertical positions VP1, VP2, VP3, VP4, VP5, VP6, VP7, VP8 fluctuates within one frame.

이때, 패널의 중앙인 제5 수직 위치(VP5)에서 투과율 변동이 가장 큰데, 제5 수직 위치(VP5)에서 최대 투과율 변동비는 약 1.40%이다. At this time, the transmittance variation is the largest at the fifth vertical position VP5, which is the center of the panel, and the maximum transmittance variation ratio at the fifth vertical position VP5 is about 1.40%.

이와 같이, 본 발명의 실시예에 따른 액정표시장치에서는 컬럼 인버전 방식에 의해 구동하더라도, 종래에 비해 최대 투과율 변동비가 줄어들어 플리커를 개선할 수 있다. As described above, in the liquid crystal display device according to the embodiment of the present invention, the maximum transmittance variation ratio can be reduced compared with the conventional method even when driven by the column type inversion method, thereby improving the flicker.

또한, 본 발명의 실시예에 따른 액정표시장치는 소비전력을 절감하고 구동 회로의 발열 및 발화 문제를 해결할 수 있다. Further, the liquid crystal display device according to the embodiment of the present invention can reduce the power consumption and solve the heat generation and ignition problem of the driving circuit.

한편, 제1 및 제2 데이터 배선(도 5의 DL1, 도 5의 DL2)과 제3 및 제4 화소 전극(도 5의 166, 도 5의 168)을 근접하게 설계할 수 있으므로, 개구율을 향상시킬 수 있다. On the other hand, since the first and second data lines (DL1 in FIG. 5, DL2 in FIG. 5) and the third and fourth pixel electrodes (166 in FIG. 5 and 168 in FIG. 5) .

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined in the appended claims. And changes may be made without departing from the spirit and scope of the invention.

110: 기판 112a, 112b: 제1, 제2 게이트 배선
114, 115, 116, 117: 제1, 제2, 제3, 제4 게이트 전극
118: 공통 배선 118a, 118b: 제1, 제2 보조 공통 배선
120: 게이트 절연막
122, 123, 124, 125: 제1, 제2, 제3, 제4 반도체층
122a, 123a, 124a, 125a: 제1, 제2, 제3, 제4 액티브층
122b, 123b, 124b, 125b: 제1, 제2, 제3, 제4 오믹콘택층
126: 반도체 패턴 126a, 126b: 제1, 제2 패턴
131a, 131b, 131c: 제1, 제2, 제3 데이터 배선
132, 134, 136, 138: 제1, 제2, 제3, 제4 소스 전극
133, 135, 137, 139: 제1, 제2, 제3, 제4 드레인 전극
150: 보호층
150a, 150b, 150c, 150d: 제1, 제2, 제3, 제4 콘택홀
162, 164, 166, 168; 제1, 제2, 제3, 제4 화소전극
162a, 164a, 166a, 168a: 제1, 제2, 제3, 제4 연결부
T1, T2, T3, T4: 제1, 제2, 제3, 제4 박막트랜지스터110: substrate 112a, 112b: first and second gate lines
114, 115, 116, 117: first, second, third, and fourth gate electrodes
118: common wiring 118a, 118b: first and second auxiliary common wiring
120: Gate insulating film
122, 123, 124, 125: first, second, third, and fourth semiconductor layers
122a, 123a, 124a, 125a: first, second, third, and fourth active layers
122b, 123b, 124b, and 125b: first, second, third, and fourth ohmic contact layers
126: semiconductor patterns 126a, 126b: first and second patterns
131a, 131b and 131c: first, second and third data lines
132, 134, 136, 138: first, second, third, and fourth source electrodes
133, 135, 137, 139: first, second, third, and fourth drain electrodes
150: protective layer
150a, 150b, 150c, 150d: first, second, third, and fourth contact holes
162, 164, 166, 168; The first, second, third, and fourth pixel electrodes
162a, 164a, 166a, 168a: first, second, third,
T1, T2, T3, and T4: first, second, third, and fourth thin film transistors

Claims (9)

기판과;
상기 기판 상부에 위치하고 제1방향을 따라 연장되는 게이트 배선과;
제2방향을 따라 연장되고, 상기 게이트 배선과 교차하여 화소영역을 정의하는 제1 및 제2 데이터 배선과;
상기 화소영역에 위치하는 제1, 제2, 제3, 제4 박막트랜지스터와;
상기 화소영역에 위치하며, 상기 제1, 제2, 제3, 제4 박막트랜지스터와 각각 연결되는 제1, 제2, 제3, 제4 화소 전극
을 포함하며,
상기 제3 화소 전극은 상기 제1 데이터 배선과 상기 제1 화소 전극 사이에 위치하고, 상기 제4 화소 전극은 상기 제2 데이터 배선과 상기 제2 화소 전극 사이에 위치하는 액정표시장치용 어레이 기판.
Claims [1]
A gate wiring disposed on the substrate and extending along a first direction;
First and second data lines extending along a second direction and intersecting the gate line to define a pixel region;
First, second, third, and fourth thin film transistors located in the pixel region;
Second, third, and fourth thin film transistors (TFTs) connected to the first, second, third, and fourth thin film transistors, respectively,
/ RTI >
The third pixel electrode is located between the first data line and the first pixel electrode, and the fourth pixel electrode is located between the second data line and the second pixel electrode.
제1항에 있어서,
상기 제1 및 제3 박막트랜지스터는 상기 게이트 배선 및 상기 제1 데이터 배선과 연결되고, 상기 제2 및 제4 박막트랜지스터는 상기 게이트 배선 및 상기 제2 데이터 배선과 연결되는 액정표시장치용 어레이 기판.
The method according to claim 1,
Wherein the first and third thin film transistors are connected to the gate wiring and the first data line and the second and fourth thin film transistors are connected to the gate line and the second data line.
제2항에 있어서,
상기 제1 화소 전극과 상기 제2 화소 전극은 제1 액정 커패시터를 구성하고, 상기 제2 화소 전극과 상기 제3 화소 전극은 제2 액정 커패시터를 구성하며, 상기 제1 화소 전극과 상기 제4 화소 전극은 제3 액정 커패시터를 구성하는 액정표시장치용 어레이 기판.
3. The method of claim 2,
Wherein the first pixel electrode and the second pixel electrode constitute a first liquid crystal capacitor, the second pixel electrode and the third pixel electrode constitute a second liquid crystal capacitor, and the first pixel electrode and the fourth pixel And the electrode constitutes a third liquid crystal capacitor.
제3항에 있어서,
상기 제1 화소 전극의 패턴들 중 일부는 상기 제2 화소 전극의 패턴들 중 일부와 번갈아 배치되고 상기 제1 화소 전극의 패턴들 중 나머지는 상기 제4 화소 전극의 패턴들과 번갈아 배치되며, 상기 제2 화소 전극의 패턴들 중 나머지는 상기 제3 화소 전극의 패턴들과 번갈아 배치되는 액정표시장치용 어레이 기판.
The method of claim 3,
Wherein a part of the patterns of the first pixel electrode are alternately arranged with a part of the patterns of the second pixel electrode and the remaining patterns of the first pixel electrode are alternately arranged with the patterns of the fourth pixel electrode, And the remaining of the patterns of the second pixel electrode are alternately arranged with the patterns of the third pixel electrode.
제2항에 있어서,
상기 제1 박막트랜지스터는 제1 게이트 전극과, 제1 반도체층, 제1 소스 전극 및 제1 드레인 전극을 포함하고, 상기 제2 박막트랜지스터는 제2 게이트 전극과, 제2 반도체층, 제2 소스 전극 및 제2 드레인 전극을 포함하며, 상기 제3 박막트랜지스터는 제3 게이트 전극과, 제3 반도체층, 제3 소스 전극 및 제3 드레인 전극을 포함하고, 상기 제4 박막트랜지스터는 제4 게이트 전극과, 제4 반도체층, 제4 소스 전극 및 제4 드레인 전극을 포함하며,
상기 제1, 제2, 제3, 제4 게이트 전극은 상기 게이트 배선에 연결되며,
상기 제1 소스 전극과 상기 제3 소스 전극은 상기 제1 데이터 배선에 연결되고, 상기 제2 소스 전극과 상기 제4 소스 전극은 상기 제2 데이터 배선에 연결되며,
상기 제1, 제2, 제3, 제4 드레인 전극은 상기 제1, 제2, 제3, 제4 화소 전극과 각각 연결되는 액정표시장치용 어레이 기판.
3. The method of claim 2,
Wherein the first thin film transistor includes a first gate electrode, a first semiconductor layer, a first source electrode, and a first drain electrode, the second thin film transistor includes a second gate electrode, a second semiconductor layer, Wherein the third thin film transistor includes a third gate electrode, a third semiconductor layer, a third source electrode, and a third drain electrode, wherein the fourth thin film transistor includes a fourth gate electrode, A fourth semiconductor layer, a fourth source electrode, and a fourth drain electrode,
The first, second, third, and fourth gate electrodes are connected to the gate wiring,
Wherein the first source electrode and the third source electrode are connected to the first data line, the second source electrode and the fourth source electrode are connected to the second data line,
And the first, second, third, and fourth drain electrodes are connected to the first, second, third, and fourth pixel electrodes, respectively.
제5항에 있어서,
상기 제1 반도체층은 상기 제3 반도체층과 일체로 이루어지고, 상기 제2 반도체층은 상기 제4 반도체층과 일체로 이루어지는 액정표시장치용 어레이 기판.
6. The method of claim 5,
Wherein the first semiconductor layer is integrated with the third semiconductor layer, and the second semiconductor layer is integral with the fourth semiconductor layer.
제6항에 있어서,
상기 제1 소스 전극은 상기 제3 소스 전극과 일체로 이루어지고, 상기 제2 소스 전극은 상기 제4 소스 전극과 일체로 이루어지는 액정표시장치용 어레이 기판.
The method according to claim 6,
Wherein the first source electrode is integral with the third source electrode, and the second source electrode is integral with the fourth source electrode.
제1항에 있어서,
상기 기판 상부에 상기 제1방향을 따라 연장되는 공통 배선과;
상기 공통 배선에서 상기 제2방향을 따라 연장되며, 상기 화소영역의 양측에 각각 위치하는 제1 및 제2 보조 공통 배선
을 더 포함하는 액정표시장치용 어레이 기판.
The method according to claim 1,
A common wiring extending on the substrate in the first direction;
First and second auxiliary common wirings extending along the second direction in the common wiring and located on both sides of the pixel region,
Further comprising: a substrate;
제8항에 있어서,
상기 제1 보조 공통 배선은 상기 제3 화소 전극의 패턴과 중첩하고, 상기 제2 보조 공통 배선은 상기 제4 화소 전극의 패턴과 중첩하는 액정표시장치용 어레이 기판.9. The method of claim 8,
Wherein the first auxiliary common wiring overlaps the pattern of the third pixel electrode and the second auxiliary common wiring overlaps the pattern of the fourth pixel electrode.
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