KR20170118286A - Display device and method of driving the same - Google Patents

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Abstract

본 발명은 픽셀의 구동 특성을 센싱하는 표시장치와 그 구동 방법에 관한 것으로, 센싱 회로의 동작 타이밍을 정의한 센싱 타이밍 신호와, 상기 센싱 타이밍 신호의 업데이트 주기를 지시하는 제1 명령 코드를 콘트롤 데이터 패킷에 인코딩하여 소스 드라이브 IC로 전송한다. The present invention relates to a display device for sensing a driving characteristic of a pixel and a driving method thereof, in which a sensing timing signal defining an operation timing of a sensing circuit, and a first instruction code indicating an update period of the sensing timing signal, And transmits it to the source drive IC.

Description

표시장치와 그 구동 방법{DISPLAY DEVICE AND METHOD OF DRIVING THE SAME}DISPLAY DEVICE AND METHOD OF DRIVING THE SAME

본 발명은 픽셀들의 구동 특성을 센싱하는 표시장치와 그 구동 방법에 관한 것이다.The present invention relates to a display device for sensing driving characteristics of pixels and a driving method thereof.

액티브 매트릭스 타입의 유기 발광 표시장치는 스스로 발광하는 유기 발광다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)으로 이루어진다. 애노드전극과 캐소드전극에 구동전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생하게 된다. The active matrix type organic light emitting display device includes an organic light emitting diode (OLED) which emits light by itself, has a high response speed, and has a high luminous efficiency, luminance, and viewing angle. The OLED includes an organic compound layer formed between the anode and the cathode. The organic compound layer includes a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), and an electron injection layer EIL). When a driving voltage is applied to the anode electrode and the cathode electrode, holes passing through the HTL and electrons passing through the ETL are transferred to the EML to form excitons, Thereby generating visible light.

유기 발광 표시장치의 픽셀들 각각은 OLED에 흐르는 전류를 제어하는 구동 소자를 포함한다. 구동 소자는 TFT(Thin Film Transistor)로 구현될 수 있다. 문턱 전압, 이동도 등과 같은 구동 소자의 전기적 특성은 모든 픽셀들에서 동일하게 설계됨이 바람직하나, 공정 조건, 구동 환경 등에 의해 구동 TFT의 전기적 특성이 균일하지 않다. 구동 소자는 구동 시간이 길어질수록 스트레스(stress)를 많이 받게 되고 데이터 전압에 따라 스트레스 차이가 있다. 구동 소자의 전기적 특성은 스트레스에 영향을 받는다. 따라서, 구동 TFT들은 구동 시간이 경과되면 전기적 특성이 달라진다. Each of the pixels of the organic light emitting display includes a driving element for controlling a current flowing in the OLED. The driving device may be implemented by a TFT (Thin Film Transistor). Though it is preferable that the electrical characteristics of the driving device such as threshold voltage, mobility, etc. are designed to be the same in all pixels, the electrical characteristics of the driving TFT are not uniform due to process conditions, driving environment, and the like. As the driving time becomes longer, the driving device receives a lot of stress and there is a stress difference according to the data voltage. The electrical characteristics of the driving device are affected by the stress. Therefore, the driving characteristics of the driving TFTs are different when the driving time elapses.

OLED 표시장치에서 픽셀의 구동 특성 변화를 보상하기 위한 보상 방법은 내부 보상 방법과 외부 보상 방법으로 나뉘어진다. The compensation method for compensating the change of the driving characteristic of the pixel in the OLED display is divided into an internal compensation method and an external compensation method.

내부 보상 방법은 구동 TFT들 간의 문턱 전압 편차를 픽셀 회로 내부에서 자동으로 보상한다. 내부 보상을 위해서는 OLED에 흐르는 전류가 구동 TFT의 문턱 전압에 상관없이 결정되도록 해야 하기 때문에, 픽셀 회로의 구성이 복잡하게 된다. 내부 보상 방법은 구동 TFT들 간의 이동도 편차를 보상하기가 어렵다. The internal compensation method automatically compensates the threshold voltage deviation between the driving TFTs within the pixel circuit. In order to perform internal compensation, the current flowing in the OLED must be determined regardless of the threshold voltage of the driving TFT, so that the configuration of the pixel circuit becomes complicated. The internal compensation method is difficult to compensate for the mobility deviation between the driving TFTs.

외부 보상 방법은 구동 TFT들의 전기적 특성(문턱전압, 이동도 등)을 센싱(sensing)하고, 그 센싱 결과를 바탕으로 표시패널 외부의 보상 회로에서 입력 영상의 픽셀 데이터를 변조함으로써 픽셀들 각각의 구동 특성 변화를 보상한다. The external compensation method senses the electrical characteristics (threshold voltage, mobility, etc.) of the driving TFTs and modulates the pixel data of the input image in the compensation circuit outside the display panel based on the sensing result, Thereby compensating for the characteristic change.

외부 보상 방법은 표시패널에서 픽셀들에 연결된 센싱용 신호 배선을 통해 픽셀의 전압 또는 전류를 센싱하고, 아날로그-디지털 변환기(Analog-to-Digital Converter, 이하 "ADC"라 함)로 센싱 결과를 디지털 데이터로 변환하여 타이밍 콘트롤러(timing controller)로 전송한다. 타이밍 콘트롤러는 픽셀의 센싱 결과를 기초로 입력 영상의 디지털 비디오 데이터를 변조하여 픽셀의 구동 특성 변화를 보상한다.The external compensation method senses the voltage or current of the pixel through the sensing signal line connected to the pixels in the display panel and outputs the sensing result to an analog-to-digital converter (ADC) Data and transmits the data to a timing controller. The timing controller modulates the digital video data of the input image based on the sensing result of the pixel to compensate for the driving characteristic change of the pixel.

타이밍 콘트롤러는 픽셀들의 구동 특성을 센싱하기 위한 센싱 회로의 동작 타이밍을 제어하기 위한 센싱 타이밍 신호들을 발생한다. 이러한 센싱 타이밍 신호들은 소스 드라이브 집적회로들(Integrated Circuit 이하, "IC"라 함)로 전송한다. 소스 드라이브 IC들은 센싱 회로의 구동에 필요한 별도의 핀(pin)들을 통해 수신하여 센싱 회로를 제어한다.The timing controller generates sensing timing signals for controlling the operation timing of the sensing circuit for sensing the driving characteristics of the pixels. These sensing timing signals are transmitted to the source driver integrated circuits (hereinafter referred to as "IC"). The source drive ICs receive the signals through the separate pins necessary for driving the sensing circuit to control the sensing circuit.

종래 기술은 픽셀들의 구동 특성을 센싱하기 위하여 타이밍 콘트롤러와 소스 드라이브 IC 사이에 배선들이 추가되어야 하고 또한, 소스 드라이브 IC들에 핀들이 추가되어야 한다. 또한, 소스 드라이브 IC들이 실장된 소스 인쇄 회로 보드(Printed Circuit Board, 이하 "PCB"라 함)에 배선이 추가되기 때문에 PCB의 크기가 커지고 PCB에 실장된 커넥터의 개수가 많아진다. The prior art requires that wirings be added between the timing controller and the source drive IC to sense the drive characteristics of the pixels and also pins must be added to the source drive ICs. In addition, since the wiring is added to the source printed circuit board (PCB) on which the source drive ICs are mounted, the size of the PCB is increased and the number of connectors mounted on the PCB is increased.

본 발명의 목적은 배선과 IC의 핀 추가 없이 픽셀들의 구동 특성을 센싱할 수 있는 표시장치와 그 구동 방법을 제공한다.An object of the present invention is to provide a display device capable of sensing driving characteristics of pixels without adding wirings and pins of the IC and a driving method thereof.

본 발명의 표시장치는 데이터 라인들, 센싱 라인들, 게이트 라인들, 및 픽셀들을 포함한 표시패널; 상기 데이터 라인들에 데이터 전압을 공급하고, 상기 센싱 라인들을 통해 수신된 신호를 디지털 데이터로 변환하여 센싱 데이터를 출력하는 아날로그 디지털 변환기(ADC)를 포함한 소스 드라이브 IC; 및 제1 배선쌍을 통해 콘트롤 데이터 패킷과 비디오 데이터 패킷을 상기 소스 드라이브 IC로 전송하고, 제2 배선쌍을 통해 상기 센싱 데이터를 수신하는 타이밍 콘트롤러를 포함한다. A display device of the present invention includes: a display panel including data lines, sensing lines, gate lines, and pixels; A source driver IC including an analog-to-digital converter (ADC) for supplying a data voltage to the data lines, converting the signal received through the sensing lines to digital data and outputting sensing data; And a timing controller for transmitting the control data packet and the video data packet to the source drive IC through the first wire pair and receiving the sensing data through the second wire pair.

상기 콘트롤 데이터 패킷은 센싱 회로의 동작 타이밍을 정의한 센싱 타이밍 신호와, 상기 센싱 타이밍 신호의 업데이트 주기를 지시하는 제1 명령 코드를 포함한다. The control data packet includes a sensing timing signal defining an operation timing of the sensing circuit and a first instruction code indicating an update period of the sensing timing signal.

상기 센싱 회로는 상기 센싱 라인들과 상기 아날로그 디지털 변환기, 및 상기 센싱 라인들과 상기 아날로그 디지털 변환기 사이에 배치된 스위치 소자와 샘플링 회로를 포함한다. The sensing circuit includes the sensing lines and the analog-to-digital converter, and a switching element and a sampling circuit disposed between the sensing lines and the analog-to-digital converter.

상기 표시장치의 구동 방법은 상기 센싱 회로의 동작 타이밍을 정의한 센싱 타이밍 신호와, 상기 센싱 타이밍 신호의 업데이트 주기를 지시하는 제1 명령 코드를 상기 콘트롤 데이터 패킷에 인코딩하는 단계를 포함한다.The method of driving the display device includes encoding a sensing timing signal defining an operation timing of the sensing circuit and a first instruction code indicating an update period of the sensing timing signal into the control data packet.

본 발명은 콘트롤 데이터 패킷과 데이터 패킷이 전송되는 배선쌍을 통해 센싱 타이밍 신호와 그 업데이터 주기를 지시하는 명령 코드를 소스 드라이브 IC로 전송함으로써 배선과 IC의 핀 추가 없이 픽셀들의 구동 특성을 센싱할 수 있다. 나아가, 본 발명의 표시장치는 상기 명령 코드를 이용하여 센싱 타이밍 신호를 1 수평 기간 이하의 시간으로 미세하게 제어함으로써 픽셀들의 구동 특성을 정밀하게 센싱할 수 있다. The present invention can transmit the control timing signal and the instruction code indicating the update period to the source driver IC through the wiring pair through which the control data packet and the data packet are transmitted, have. Further, the display apparatus of the present invention can precisely sense the driving characteristics of the pixels by finely controlling the sensing timing signal to a time shorter than one horizontal period by using the instruction code.

도 1은 구동 TFT의 문턱 전압 센싱 방법을 보여주는 도면이다.
도 2는 구동 TFT의 이동도 센싱 방법을 보여주는 도면이다.
도 3은 본 발명의 실시예에 따른 표시장치에서 타이밍 콘트롤러와 소스 드라이브 IC들 간의 배선 연결을 보여 주는 도면이다.
도 4는 EPI 인터페이스 프로토콜의 신호 포맷을 보여 주는 도면이다.
도 5는 소스 드라이브 IC들로 전송되는 데이터 패킷들과 클럭을 보여 주는 도면이다.
도 6은 센싱 타이밍 신호를 1 수평 기간 단위로 업데이트하는 예를 보여 주는 도면이다.
도 7은 센싱 타이밍 신호를 콘트롤 데이터 패킷 길이 단위로 업데이트하는 예를 보여 주는 도면이다.
도 8은 센싱 타이밍 신호를 서브 콘트롤 데이터 패킷 길이 단위로 업데이트하는 예를 보여 주는 도면이다.
도 9는 EPI 인터페이스 상에서 콘트롤 데이터 처리 부분을 보여 주는 도면이다.
도 10은 본 발명의 실시예에 따른 OLED 표시장치를 개략적으로 보여 주는 블록도이다.
도 11은 도 10에 도시된 픽셀 어레이를 보여 주는 도면이다.
도 12는 수직 블랭크 기간 내에서 이루어지는 실시간 센싱 방법을 보여주는 도면이다.
도 13은 도 10에 도시된 타이밍 콘트롤러, 데이터 구동회로 및 픽셀 간 접속 구조를 상세히 보여주는 도면이다.
도 14 내지 도 16은 픽셀의 휘도 편차를 설명하기 위한 도면들이다.
도 17은 화상 이미지와 원복 이미지 간 휘도 편차를 줄이기 위한 센싱 타이밍 신호를 보여주는 파형도이다.
도 18은 도 17과 같은 센싱 타이밍 신호를 이용한 픽셀의 구동 방법으로 화상 이미지와 원복 이미지 간 휘도 편차가 감소되는 효과를 보여주는 도면이다.
도 19는 블랙 이미지로 인한 휘도 감소를 보상하여 센싱 대상 표시라인과 비 센싱 대상 표시라인 간 휘도 편차를 줄이는 방법을을 보여주는 도면이다.
도 20은 블랙 이미지로 인한 휘도 감소 보상 방법을 보여 주는 흐름도이다.
도 21은 블랙 이미지로 인한 휘도 감소를 보상하기 위한 보상값이 표시라인의 위치에 따라 달라지는 예를 보여주는 도면이다.
도 22는 본 발명의 다른 실시예에 따른 OLED 표시장치를 보여주는 도면.
도 23은 도 22에 도시된 표시패널의 픽셀과 소스 드라이브 IC의 연결 구조를 보여 주는 도면이다.
도 24 및 도 25는 도 23에 도시된 픽셀과 센싱 유닛의 접속 구조, 및 센싱 원리를 보여주는 도면들이다.
도 26 내지 도 28은 본 발명의 실시예에 따른 멀티 타임 전류 센싱 방법을 보여 주는 도면들이다.
도 29는 파워 온 시퀀스 동안 픽셀 구동 특성 변화의 보상 방법을 보여주는 흐름도이다.
도 30은 RT 센싱을 이용한 픽셀 구동 특성 변화의 보상 방법을 보여 주는 흐름도이다.
도 31 및 도 32는 파워 온 시퀀스에서 초기 비 표시기간, 유효 표시기간, 수직 블랭크 기간 등을 보여주는 도면들이다.
도 33은 본 발명의 멀티 타임 전류 센싱 방법에서 나타날 수 있는 ADC의 오버 레인지(over range) 상황을 보여주는 도면이다.
도 34는 ADC의 오버 레인지 현상을 방지할 수 있는 일 실시예를 보여주는 도면이다.
도 35 내지 도 37은 ADC의 오버 레인지 현상을 방지할 수 있는 다른 실시예들을 보여주는 도면들이다.
도 38은 픽셀들의 구동 특성 편차를 구하는 방법의 일 예를 보여 주는 도면이다.1 is a diagram showing a threshold voltage sensing method of a driving TFT.
2 is a view showing a mobility sensing method of a driving TFT.
3 is a diagram showing wiring connections between the timing controller and the source drive ICs in the display device according to the embodiment of the present invention.
4 is a diagram showing a signal format of the EPI interface protocol.
5 is a diagram showing data packets and clocks transmitted to the source drive ICs.
6 is a diagram showing an example of updating the sensing timing signal in units of one horizontal period.
7 is a diagram showing an example of updating the sensing timing signal in units of the control data packet length.
8 is a diagram showing an example of updating the sensing timing signal in units of sub control data packet length.
9 is a diagram showing a portion of control data processing on the EPI interface.
10 is a block diagram schematically illustrating an OLED display device according to an embodiment of the present invention.
11 is a view showing the pixel array shown in Fig.
12 is a diagram showing a real-time sensing method performed in a vertical blank period.
FIG. 13 is a detailed view showing the timing controller, the data driving circuit, and the inter-pixel connection structure shown in FIG.
FIGS. 14 to 16 are diagrams for explaining luminance deviation of a pixel. FIG.
17 is a waveform diagram showing a sensing timing signal for reducing the luminance deviation between the image image and the original image.
FIG. 18 is a diagram illustrating the effect of reducing the luminance deviation between an image image and an original image by a pixel driving method using the sensing timing signal as shown in FIG. 17. Referring to FIG.
FIG. 19 is a diagram illustrating a method of reducing a luminance deviation between a sensing target display line and a non-sensing target display line by compensating a luminance reduction due to a black image.
20 is a flowchart showing a luminance reduction compensation method due to a black image.
FIG. 21 is a view showing an example in which the compensation value for compensating for the luminance reduction due to the black image varies with the position of the display line.
22 is a view showing an OLED display device according to another embodiment of the present invention.
FIG. 23 is a view showing a connection structure between the pixel of the display panel and the source drive IC shown in FIG. 22. FIG.
Figs. 24 and 25 are views showing the connection structure of the pixel and the sensing unit shown in Fig. 23, and the sensing principle.
26 to 28 are diagrams showing a multi-time current sensing method according to an embodiment of the present invention.
Fig. 29 is a flow chart showing a method of compensating for a change in pixel driving characteristic during a power-on sequence.
FIG. 30 is a flowchart showing a method of compensating for pixel drive characteristic changes using RT sensing.
FIGS. 31 and 32 are views showing an initial non-display period, an effective display period, a vertical blank period, and the like in the power-on sequence.
FIG. 33 is a diagram illustrating an over-range state of an ADC that may occur in the multi-time current sensing method of the present invention.
FIG. 34 is a view showing an embodiment in which an overrange phenomenon of an ADC can be prevented.
35 to 37 are diagrams showing other embodiments that can prevent the overrange phenomenon of the ADC.
FIG. 38 is a diagram showing an example of a method of obtaining a drive characteristic deviation of pixels. FIG.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

본 발명의 표시장치는 이하의 실시예에서 OLED 표시장치를 중심으로 설명되지만 이에 한정되지 않는다. 예를 들어, 본 발명은 표시장치의 신뢰성을 높이고 수명을 늘리기 위하여 픽셀들의 구동 특성을 센싱할 필요가 있는 어떠한 표시장치 예를 들어, 액정표시장치(Liquid Crystal Display, LCD)에도 적용 가능한다. 본 발명의 표시장치는 센싱 모드에서 픽셀들의 구동 특성을 센싱하고, 구동 모드에서 입력 영상의 데이터를 픽셀들에 기입한다. The display device of the present invention will be described mainly in the following embodiments with reference to the OLED display device, but is not limited thereto. For example, the present invention is applicable to any display device, such as a liquid crystal display (LCD), which needs to sense driving characteristics of pixels in order to increase reliability and life of the display device. The display device of the present invention senses the driving characteristics of the pixels in the sensing mode and writes the data of the input image to the pixels in the driving mode.

이하에서, 구동 특성이 센싱되는 픽셀들은 표시 영역 내에 배치되어 입력 영상의 픽셀 데이터가 기입되는 정상 픽셀과, 표시 영역 밖에 배치되는 더미 픽셀 중 하나 이상의 픽셀을 의미한다. 픽셀들은 컬러 구현을 위하여, 적색(Red, R), 녹색(Green, G), 및 청색(Blue, B) 서브 픽셀들을 포함할 수 있다. 또한, 픽셀들은 백색 서브 픽셀을 더 포함할 수 있다. 픽셀들은 청자색(Cyan, C), 적자색(Magenta, M), 황색(Yellow, Y) 서브 픽셀들 중 하나 이상을 더 포함할 수 있다. 더미 픽셀은 정상 픽셀의 구동 특성 변화를 간접적으로 센싱하기 위한 용도로 표시패널에 배치될 수 있다. 더미 픽셀은 정상 픽셀들과 동일하거나 유사한 구조로 제작될 수 있다. 본 발명은 표시패널 상에 배치된 픽셀들 중 하나 이상의 픽셀 또는 서브 픽셀들을 센싱한다. 픽셀의 구동 특성은 픽셀의 구동 소자, OLED 등 픽셀을 구성하는 소자들의 구동 특성을 의미한다. 예를 들어, 픽셀의 구동 특성은 구동 소자로 이용되는 트랜지스터(Transistor)의 문턱 전압 변화, 이동도 변화 또는, OLED의 문턱 전압 변화 등을 의미한다. 이하, 구동 소자로 이용되는 트랜지스터를 구동 TFT(Thin Film Transistor)로 설명하기로 한다. Hereinafter, the pixels to which the driving characteristics are sensed refer to at least one of a normal pixel in which pixel data of the input image is written, and a dummy pixel disposed outside the display area, arranged in the display area. The pixels may comprise red (R), green (G), and blue (B) subpixels for color implementation. In addition, the pixels may further include a white subpixel. The pixels may further include one or more of blue, cyan, magenta, yellow, and yellow subpixels. The dummy pixel may be disposed on the display panel for the purpose of indirectly sensing the driving characteristic change of the normal pixel. The dummy pixel can be made in the same or similar structure as the normal pixels. The present invention senses one or more pixels or sub-pixels among the pixels disposed on the display panel. The driving characteristic of a pixel means a driving characteristic of a driving element of a pixel, an element of a pixel such as an OLED. For example, the driving characteristic of a pixel means a threshold voltage change of a transistor used as a driving element, a mobility change, or a threshold voltage change of an OLED. Hereinafter, a transistor used as a driving device will be described as a driving TFT (Thin Film Transistor).

센싱 회로는 센싱 타이밍 신호에 응답하여 구동되어 픽셀의 구동 특성을 센싱한다. 센싱 회로는 픽셀들과 ADC 사이에 배치되는 배선(센싱 라인), 센싱 라인과 ADC 사이에 배치된 하나 이상의 스위치 소자, 샘플링 회로, 적분기 등을 포함한다. 전압 센싱 방싱에서 적분기는 생략될 수 있다. 센싱 회로의 구성은 센싱 파라미터(parameter)와 센싱 방법에 따라 다양하게 변경될 수 있다. 센싱 회로는 표시패널 상에 배치될 수 있고, 센싱 회로의 적어도 일부는 소스 드라이브 IC에 내장될 수 있다. 게이트 구동 회로는 센싱 모드에서 센싱에 필요한 스캔 신호를 출력하기 때문에 센싱 모드에서 센싱 회로로서 동작한다. The sensing circuit is driven in response to the sensing timing signal to sense the driving characteristic of the pixel. The sensing circuit includes a wiring (sensing line) disposed between the pixels and the ADC, at least one switching element disposed between the sensing line and the ADC, a sampling circuit, an integrator, and the like. The integrator can be omitted in voltage sensing cymbals. The configuration of the sensing circuit may be variously changed depending on a sensing parameter and a sensing method. The sensing circuit may be disposed on the display panel, and at least a portion of the sensing circuit may be embedded in the source driver IC. Since the gate driving circuit outputs a scan signal required for sensing in the sensing mode, it operates as a sensing circuit in the sensing mode.

센싱 타이밍 신호는 1 수평 기간(1H) 이하의 시간 단위로 업데이트(update)되어 업데이트 타이밍마다 이전 논리값을 유지하거나 다른 논리값으로 반전된다. 소스 드라이브 IC는 타이밍 콘트롤러로부터 수신된 콘트롤 패킷의 명령 코드에 응답하여 센싱 타이밍 신호를 업데이트할 수 있다. 한편, 기존 방법은 센싱 타이밍 신호의 업데이트 주기를 1 수평 기간 보다 빠르게 하기 위하여 소스 드라이브 IC(12)에 별도의 제어 핀들을 추가하여 그 제어 핀들에 센싱 타이밍 신호를 인가하기 때문에 IC에 제어 핀 추가가 필요하였다. The sensing timing signal is updated in units of one horizontal period (1H) or less, and is maintained at a previous logical value or inverted to another logical value at every update timing. The source drive IC may update the sensing timing signal in response to the command code of the control packet received from the timing controller. On the other hand, in the conventional method, additional control pins are added to the source drive IC 12 in order to make the update period of the sensing timing signal faster than one horizontal period, and a sensing timing signal is applied to the control pins. .

본 발명의 표시장치는 EPI 인터페이스를 통해 전송되는 콘트롤 데이터 패킷에 센싱 타임이 신호의 업데이트 주기를 정의하는 명령 코드를 추가로 인코딩함으로써 센싱 타이밍 신호의 업데이트 시간을 짧게 제어하여 센싱 타이밍을 정밀하게 제어할 수 있다. 또한, 본 발명은 콘트롤 데이터의 명령 코드를 이용하여 센싱 타이밍 신호의 업데이트 시간을 가변함으로써 센싱 방법과 표시패널의 픽셀 구동 특성에 맞게 센싱 타이밍을 조절할 수 있다. The display device of the present invention further encodes an instruction code defining the update period of the signal in the control data packet transmitted through the EPI interface so that the update time of the sensing timing signal is shortened to precisely control the sensing timing . In addition, the present invention can adjust the sensing timing according to the sensing method and the pixel driving characteristics of the display panel by varying the update time of the sensing timing signal using the instruction code of the control data.

도 1 및 도 2는 구동 TFT의 구동 특성 센싱 방법의 원리를 간단히 보여 주는 도면들이다. 도 1은 문턱 전압 센싱 방법(이하, “제1 센싱 방법”이라 함)을 보여주는 도면이다. 도 2는 구동 TFT의 이동도 센싱 방법(이하, “제2 센싱 방법)”을 보여주는 도면이다. FIGS. 1 and 2 are views showing the principle of a driving characteristic sensing method of a driving TFT. 1 is a diagram showing a threshold voltage sensing method (hereinafter referred to as " first sensing method "). 2 is a view showing a mobility sensing method of a driving TFT (hereinafter referred to as " second sensing method ").

도 1을 참조하면, 제1 센싱 방법은 구동 TFT(DT)의 게이트에 센싱 데이터 전압(Vdata)을 공급하고, 그 구동 TFT(DT)를 소스 팔로워(Source Follower) 방법으로 동작시킨 후 구동 TFT(DT)의 소스전압(Vs)을 센싱 전압(Vsen A)으로 입력받고, 이 센싱 전압(Vsen A)을 기초로 구동 TFT(DT)의 문턱 전압(Vth)을 센싱한다. 구동 TFT의 게이트와 소스 사이에는 구동 TFT의 게이트-소스간 전압을 저장하는 커패시터(Cst)가 연결된다. 소스 전압(Vs)은 Vs = Vdata - Vth = Vsen A이다. 구동 TFT의 문턱 전압은 센싱 전압(Vsen A) 레벨에 따라 알 수 있으며, 그 구동 TFT의 문턱 전압 변화량을 보상하기 위한 옵셋 값(offset value)이 결정될 수 있다. 입력 영상의 데이터에 옵셋 값이 가산되어 구동 TFT의 문턱 전압 변화량이 보상될 수 있다. 제1 센싱 방법은 소스 팔로워로 동작하는 구동 TFT(DT)의 게이트-소스 간 전압(Vgs)이 포화상태(saturation state)에 도달한 이후에 그 구동 TFT(DT)의 문턱 전압이 센싱되어야 하기 때문에 센싱에 필요한 시간이 비교적 길다. 구동 TFT(DT)의 게이트-소스 간 전압(Vgs)이 포화상태 일 때, 구동 TFT(DT)의 드레인-소스 간 전류가 제로(zero)이다. 1, a first sensing method includes supplying a sensing data voltage Vdata to the gate of the driving TFT DT, operating the driving TFT DT in accordance with a source follower method, And the threshold voltage Vth of the driving TFT DT is sensed on the basis of the sensing voltage VsenA. A capacitor Cst for storing the gate-source voltage of the driving TFT is connected between the gate and the source of the driving TFT. The source voltage Vs is Vs = Vdata-Vth = VsenA. The threshold voltage of the driving TFT can be determined according to the sensing voltage (Vsen A) level, and an offset value for compensating the threshold voltage variation of the driving TFT can be determined. The offset value is added to the data of the input image so that the amount of change in the threshold voltage of the driving TFT can be compensated. The first sensing method requires that the threshold voltage of the driver TFT DT be sensed after the gate-source voltage Vgs of the driver TFT DT operating as the source follower reaches a saturation state The time required for sensing is relatively long. When the gate-source voltage Vgs of the driving TFT DT is saturated, the drain-source current of the driving TFT DT is zero.

도 2를 참조하면, 제1 센싱 방법2는 구동 TFT(DT)의 이동도(μ)를 센싱한다. 제2 센싱 방법은 구동 TFT(DT)의 게이트에 구동 TFT(DT)의 문턱전압보다 높은 전압 (Vdata+X, 여기서, X는 옵셋값 보상에 따른 전압)을 인가하여 구동 TFT(DT)를 턴-온(turn-on)시키고, 일정 시간 동안 충전된 구동 TFT(DT)의 소스 전압(Vs)을 센싱 전압(VsenB)으로 입력받는다. 구동 TFT의 이동도는 센싱 전압(Vsen B)의 크기에 따라 결정되며, 이를 통해 데이터 보상을 위한 게인 값(gain value)이 구해진다. 제2 센싱방법은 구동 TFT(DT)이 액티브 구간으로 동작할 때 그 구동 TFT의 이동도를 센싱한다. 구동 TFT(DT)이 액티브 구간 동안, 게이트 전압(Vg)을 따라 소스 전압(Vgs)이 상승한다. 입력 영상의 데이터에 게인 값이 곱해져 구동 TFT의 이동도 변화량이 보상될 수 있다. 제2 센싱 방법은 구동 TFT의 액티브 구간에서 이동도가 센싱되기 때문에 센싱에 필요한 시간이 짧다. Referring to Fig. 2, the first sensing method 2 senses the mobility (mu) of the driving TFT DT. The second sensing method is to apply a voltage (Vdata + X, where X is a voltage in accordance with the offset value compensation) higher than the threshold voltage of the drive TFT DT to the gate of the drive TFT DT to turn the drive TFT DT And receives the source voltage Vs of the driving TFT DT charged for a predetermined period of time as the sensing voltage VsenB. The mobility of the driving TFT is determined according to the magnitude of the sensing voltage (Vsen B), and a gain value for data compensation is obtained through the determination. The second sensing method senses the mobility of the driving TFT when the driving TFT DT operates in the active section. During the active period of the driving TFT DT, the source voltage Vgs rises along with the gate voltage Vg. The data of the input image is multiplied by the gain value so that the amount of change in mobility of the driving TFT can be compensated. In the second sensing method, since the mobility is sensed in the active section of the driving TFT, the time required for sensing is short.

제1 센싱 방법은 센싱 시간이 길기 때문에 유저 인터페이스(user interface)를 통해 사용자로부터 수신된 파워 오프 명령 신호에 응답하여 지연된 구동 전원의 오트 타이밍 전까지 수행될 수 있다. 제2 센싱 방법은 센싱 시간이 짧기 때문에 표시장치의 파워 온 시퀀스(power-on-sequence) 동안 표시장치에 구동 전원이 안정하게 공급된 이후 화면이 바뀌는 사이 즉, 수직 블랭크 기간(Vertical Blank Period, VB) 내에서 수행될 수 있다. The first sensing method may be performed until the off timing of the delayed driving power in response to the power off command signal received from the user through the user interface because of the long sensing time. Since the second sensing method is short in sensing time, the display is switched to a vertical blank period (VB) during the power-on-sequence of the display apparatus, ). ≪ / RTI >

본 발명의 센싱 방법은 도 1 및 도 2에 한정되지 않고, 공지된 픽셀들의 구동 특성 센싱 방법을 이용할 수 있다. 예컨대, 본 발명의 센싱 방법은 대한민국 특허출원 10-2013-0134256(2013. 11. 06.), 대한민국 특허출원 10-2013-0141334(2013. 11. 20.), 대한민국 특허출원 10-2013-0149395(2013. 12. 03.), 대한민국 특허출원 10-2013-0166678(2013. 12. 30.), 대한민국 특허출원 10-2014-0115972(2014. 09. 02.), 대한민국 특허출원 10-2015-0101228(2015. 07. 16.), 대한민국 특허출원 10-2015-0093654(2015. 06. 30.), 대한민국 특허출원 10-2015-0149284(2015. 10. 27.) 등에서 제안된 구동 TFT의 전압 센싱 방법과, 대한민국 특허출원 10-2014-0079255(2014. 06. 26.), 대한민국 특허출원 10-2015-0186683(2015. 12. 24.), 대한민국 특허출원 10-2015-0168424(2015. 11. 30.) 등에서 제안된 구동 TFT의 전류 센싱 방법과, 대한민국 특허출원 10-2014-0086901(2014. 07. 10.), 대한민국 특허출원 10-2014-0119357(2014. 09. 05.), 대한민국 특허출원 10-2014-0175191(2014. 12. 08.), 대한민국 특허출원 10-2015-0115423(2015. 08. 17.), 대한민국 특허출원 10-2015-0188928(2015. 12. 29.), 대한민국 특허출원 10-2015-0117226(2015. 08. 20.) 등에서 제안된 OLED의 구동 특성 센싱 방법을 이용할 수 있다. The sensing method of the present invention is not limited to FIG. 1 and FIG. 2, and a driving characteristic sensing method of known pixels can be used. For example, the sensing method of the present invention is disclosed in Korean Patent Application 10-2013-0134256 (Nov. 11, 2013), Korean Patent Application 10-2013-0141334 (November 20, 2013), Korean Patent Application 10-2013-0149395 Korean Patent Application 10-2013-0166678 (Dec. 30, 2013), Korean Patent Application 10-2014-0115972 (Apr. 09, 02.), Korean Patent Application 10-2015- The voltage of the driving TFT proposed in the Korean Patent Application 10-2015-0093654 (May 30, 2015), the Korean Patent Application 10-2015-0149284 (May 27, 2015), etc. Sensing method, and Korean patent application 10-2014-0079255 (June 26, 2014), Korean patent application 10-2015-0186683 (December 24, 2015), Korean patent application 10-2015-0168424 (May 2015 And a method of sensing the current of a driving TFT proposed in Korean Patent Application No. 10-2014-0086901 (Apr. 07, 2014), Korean Patent Application No. 10-2014-0119357 (Apr. Patent application 10-2014-0175191 (Dec. 08, 2014), Korean patent application 10-2 , The Korean patent application 10-2015-0188928 (Dec. 29, 2015), and the Korean patent application 10-2015-0117226 (Aug. 20, 2015) A drive characteristic sensing method can be used.

본원 출원인은 타이밍 콘트롤러와 소스 드라이브 IC들을 사이의 배선 수를 최소화하고 신호전송을 안정화하기 위한 신호 전송 프로토콜(이하 "EPI 인터페이스 프로토콜"라 함)을 대한민국 특허출원 10-2008-0127458(2008-12-15), 미국 출원 12/543,996(2009-08-19), 대한민국 특허출원 10-2008-0127456(2008-12-15), 미국 출원 12/461,652(2009-08-19), 대한민국 특허출원 10-2008-0132466(2008-12-23), 미국 출원 12/537,341(2009-08-07) 등에서 제안한 바 있다. The applicant of the present application has proposed a signal transmission protocol (hereinafter referred to as "EPI interface protocol") for minimizing the number of wires between the timing controller and the source drive ICs and stabilizing the signal transmission in Korean patent application No. 10-2008-0127458 15, US application 12 / 543,996 (2009-08-19), Korean patent application 10-2008-0127456 (2008-12-15), US application 12 / 461,652 (2009-08-19), Korean patent application 10- 2008-0132466 (2008-12-23), and United States application 12 / 537,341 (2009-08-07).

EPI 인터페이스 프로토콜은 아래의 (1) 내지 (3)의 인터페이스 규정을 만족한다. The EPI interface protocol satisfies the following (1) to (3) interface specifications.

(1) 데이터 배선쌍을 통해 타이밍 콘트롤러의 송신단과 소스 드라이브 IC들의 수신단을 점 대 점 방식으로 연결한다. (1) Connect the transmitting end of the timing controller and the receiving end of the source drive ICs point-to-point via the data wire pair.

(2) 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 별도의 클럭 배선쌍을 연결하지 않는다. 타이밍 콘트롤러는 데이터 배선쌍을 통해 클럭 신호와 함께 콘트롤 데이터와 입력 영상의 픽셀 데이터(이하, “비디오 데이터”라 함)를 소스 드라이브 IC들로 전송한다. (2) No separate clock wiring pair is connected between the timing controller and the source drive ICs. The timing controller transmits control data and pixel data (hereinafter referred to as " video data ") of the input image to the source drive ICs together with the clock signal through the data wiring pair.

(3) 소스 드라이브 IC들 각각에 CDR(Clok and Data Recovery)을 위한 클럭 복원회로가 내장되어 있다. 타이밍 콘트롤러는 클럭 복원회로의 출력 위상과 주파수가 고정(lock)될 수 있도록 클럭 트레이닝 패턴(clock training pattern 또는 preamble) 신호를 소스 드라이브 IC들에 전송한다. 소스 드라이브 IC들에 내장된 클럭 복원회로는 데이터 배선쌍을 통해 입력되는 클럭 트레이닝 패턴 신호와 클럭신호가 입력되면 내부 클럭을 발생한다. (3) Each of the source drive ICs has a built-in clock recovery circuit for CDR (Clok and Data Recovery). The timing controller transmits a clock training pattern or preamble signal to the source drive ICs so that the output phase and frequency of the clock recovery circuit can be locked. The clock recovery circuit built in the source drive ICs generates an internal clock when a clock training pattern signal and a clock signal input through the data wiring pair are input.

EPI 인터페이스 프로토콜에서, 전술한 바와 같이 타이밍 콘트롤러는 콘트롤 데이터와 입력 영상의 비디오 데이터를 전송하기 전에 프리엠블 신호(preamble signal)를 소스 드라이브 IC들로 전송한다. 소스 드라이브 IC의 클럭 복원회로는 프리엠블 신호에 따라 클럭 트레이닝(Clock training, CT) 동작을 수행하여 복원된 내부 클럭의 위상과 주파수를 안정하게 고정한다. 내부 클럭의 위상과 주파수가 안정되게 고정된 후에 소스 드라이브 IC와 타이밍 콘트롤러 사이에서 입력 영상의 데이터가 전송되는 데이터 링크가 확립된다. 타이밍 콘트롤러는 마지막 소스 드라이브 IC로부터 수신된 락 신호가 수신된 후에 콘트롤 데이터와 비디오 데이터를 소스 드라이브 IC들로 전송하기 시작한다.In the EPI interface protocol, as described above, the timing controller transmits a preamble signal to the source drive ICs before transmitting the control data and the video data of the input video. The clock recovery circuit of the source drive IC performs a clock training (CT) operation according to the preamble signal to stably fix the phase and frequency of the recovered internal clock. After the phase and frequency of the internal clock are stably fixed, a data link is established between the source drive IC and the timing controller to transmit data of the input image. The timing controller begins to transmit control data and video data to the source drive ICs after the lock signal received from the last source drive IC is received.

소스 드라이브 IC들 중 어느 하나라도 내장된 클럭 복원회로의 출력 위상과 주파수가 언락(Unlock)되면, 그 소스 드라이브 IC는 타이밍 콘트롤러에 전송되는 락 신호(Lock signal)를 로우 로직 레벨(Low logic level)로 반전시킨다. 마지막 소스 드라이브 IC는 로우 로직 레벨(Low logic level)로 반전된 락 신호를 타이밍 콘트롤러에 전송한다. 타이밍 콘트롤러는 락 신호가 로우 로직 레벨로 반전되면 소스 드라이브 IC들의 클럭 트레이닝이 재개되도록 프리엠블 신호를 소스 드라이브 IC들로 재전송한다. When any one of the source drive ICs unlocks the output phase and frequency of the built-in clock recovery circuit, the source drive IC outputs a lock signal, which is transmitted to the timing controller, at a low logic level, . The final source drive IC transfers the inverted lock signal to the timing controller at a low logic level. The timing controller retransmits the preamble signal to the source drive ICs so that the clock training of the source drive ICs is resumed when the lock signal is inverted to the low logic level.

본 발명은 EPI 인터페이스 프로토콜을 이용하여 센싱 회로의 동작 타이밍을 제어하기 위한 센싱 타이밍 신호를 소스 드라이브 IC들로 전송한다. 따라서, 본 발명은 PCB 상에 배선을 추가하고 소스 드라이브 IC의 핀을 추가하지 않고 센싱 타이밍 신호를 소스 드라이브 IC에 전송한다. The present invention transmits a sensing timing signal to the source drive ICs to control the operation timing of the sensing circuit using the EPI interface protocol. Thus, the present invention adds wiring to the PCB and transfers the sensing timing signal to the source drive IC without adding the pins of the source drive IC.

도 3은 본 발명의 실시예에 따른 표시장치에서 타이밍 콘트롤러와 소스 드라이브 IC들 간의 배선 연결을 보여 주는 도면이다. 도 4는 EPI 인터페이스 프로토콜의 신호 포맷을 보여 주는 도면이다. 3 is a diagram showing wiring connections between the timing controller and the source drive ICs in the display device according to the embodiment of the present invention. 4 is a diagram showing a signal format of the EPI interface protocol.

도 3을 참조하면, 본 발명의 표시장치는 표시패널(10), 타이밍 콘트롤러 (11), 및 소스 드라이브 IC(12)을 포함한다. 도 1에서, 게이트 구동회로(또는 스캔 구동회로)는 생략되어 있다. 도 3에서, “TCON”은 타이밍 콘트롤러(Timing controller)를 나타내며, “SYSTEM”은 호스트 시스템(Host system)을 나타낸다. “SIC1~SIC12”는 소스 드라이브 IC의 개수가 12 개인 예이다. 소스 드라이브 IC의 개수는 하나 이상이고, 12 개로 한정되지 않는다. Referring to FIG. 3, the display device of the present invention includes a display panel 10, a timing controller 11, and a source drive IC 12. In Fig. 1, the gate drive circuit (or scan drive circuit) is omitted. In Fig. 3, " TCON " represents a timing controller, and " SYSTEM " represents a host system. "SIC1 to SIC12" is an example of 12 source drive ICs. The number of source drive ICs is one or more, but is not limited to twelve.

표시패널(10)은 픽셀 어레이를 포함한다. 픽셀 어레이는 입력 영상이 표시되는 표시 영역을 포함한다. 픽셀 어레이는 데이터 라인들과 게이트 라인들의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀들을 포함한다. 픽셀 어레이는 픽셀들에 연결된 센싱 라인들을 더 포함한다. ADC는 센싱 라인에 연결된다. 픽셀 어레이에 터치 UI(User Interface)를 구현하기 위한 터치 센서들이 내장될 수 있다. The display panel 10 includes a pixel array. The pixel array includes a display area in which an input image is displayed. The pixel array includes pixels arranged in a matrix form by the intersection structure of the data lines and the gate lines. The pixel array further includes sensing lines coupled to the pixels. The ADC is connected to the sensing line. Touch sensors for implementing a touch UI (User Interface) in the pixel array can be embedded.

소스 드라이브 IC들(12)은 EPI 인터페이스를 통해 타이밍 콘트롤러(11)로부터 데이터를 수신하고, 별도의 ADC 데이터 배선쌍(SL)을 통해 ADC 데이터를 타이밍 콘트롤러(11)로 전송한다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)로부터 수신된 콘트롤 데이터 패킷의 명령 코드에 응답하여 센싱 타이밍 신호를 업데이트할 수 있다. The source drive ICs 12 receive data from the timing controller 11 via the EPI interface and transmit the ADC data to the timing controller 11 via a separate ADC data wire pair SL. The source drive ICs 12 may update the sensing timing signal in response to the command code of the control data packet received from the timing controller 11. [

타이밍 콘트롤러(11)와 소스 드라이브 IC들(12)은 EPI 배선쌍(DL)을 통해 연결되고 또한, ADC 데이터 배선쌍(SL)을 통해 연결된다. ADC 데이터는 픽셀의 구동 특성 센싱 결과로 얻어진 디지털 데이터이다. EPI 배선쌍(DL)은 타이밍 콘트롤러(11)와 소스 드라이브 IC들(12)을 1:1로 연결하여 점 대 점 형태로 연결된다.The timing controller 11 and the source drive ICs 12 are connected via the EPI wiring pair DL and also through the ADC data wiring pair SL. The ADC data is digital data obtained as a result of driving characteristic sensing of the pixel. The EPI wiring pair DL is connected in a point-to-point manner by connecting the timing controller 11 and the source drive ICs 12 at a ratio of 1: 1.

타이밍 콘트롤러(11)는 EPI 배선쌍(DL)를 통해 도 4와 같이 EPI 인터페이스 프로토콜에 따라 EPI 배선쌍(DL)을 통해 클럭 트레이닝 패턴(clock training pattern 또는 preamble)(CT), 콘트롤 데이터 패킷(CTR), 비디오 데이터 패킷(DATA)를 순차적으로 소스 드라이브 IC들(12)로 직렬로 전송한다. 콘트롤 데이터 패킷(CTR)은 도 6 내지 도 8과 같이 다수의 서브 콘트롤 데이터 패킷들(CTR1~CTR4)로 분할될 수 있다. The timing controller 11 transmits a clock training pattern or preamble CT through the EPI wiring pair DL according to the EPI interface protocol as shown in FIG. 4 through the EPI wiring pair DL, a control data packet CTR , And sequentially transmits the video data packets (DATA) to the source drive ICs 12 in series. The control data packet CTR may be divided into a plurality of sub control data packets CTR1 to CTR4 as shown in FIGS.

도 4에서, “VB”는 수직 블랭크 기간(Vertical Blank Period)이고, “HB”는 수평 블랭크 기간(Horizontal Blank Period)이다. 수직 블랭크 기간(VB)은 제N(N은 양의 정수) 프레임 기간과 제N+1 프레임 기간 사이에서 제N+1 프레임 데이터가 입력되기 전까지의 블랭크 기간이다. 수평 블랭크 기간(HB)은 제N 라인 데이터와 제N+1 라인 데이터 사이의 블랭크 기간이다. 제N 라인 데이터는 표시패널(10)의 제N 수평 라인에 배치된 픽셀들에 기입될 데이터들이다. 제N+1 라인 데이터는 표시패널(10)의 제N+1 수평 라인에 배치된 픽셀들에 기입될 데이터들이다.In Fig. 4, "VB" is a vertical blank period and "HB" is a horizontal blank period. The vertical blank period VB is a blank period until the (N + 1) th frame data is input between the Nth (N is a positive integer) frame period and the (N + 1) The horizontal blank period HB is a blank period between the (N) th line data and the (N + 1) -th line data. The N-th line data is data to be written to the pixels arranged in the N-th horizontal line of the display panel 10. The (N + 1) -th line data is data to be written to the pixels arranged in the (N + 1) -th horizontal line of the display panel 10. [

EPI 배선쌍(DL)을 통해 수신되는 데이터는 클럭(PCLK)을 포함한다. 등의 데이터와 함께 클럭이 소스 드라이브 IC들(12)로 전송된다. 1 데이터 패킷의 길이는 도 5와 같이 24 UI일 수 있으나 이에 한정되지 않는다. 1 UI는 1 bit 전송 시간이다. 24 UI는 4 bit의 클럭(PCLK)과, 20 bit의 콘트롤/비디오 데이터를 포함한다.Data received via the EPI wire pair (DL) includes a clock (PCLK). A clock is transmitted to the source drive ICs 12 together with the data. The length of one data packet may be 24 UI as shown in FIG. 5, but is not limited thereto. 1 UI is 1 bit transmission time. 24 UI includes 4-bit clock (PCLK) and 20-bit control / video data.

EPI 배선쌍(DL)을 통해 전송되는 콘트롤 데이터 패킷은 소스 드라이브 IC의 동작 타이밍을 제어하기 위한 소스 콘트롤 데이터, 옵션 신호, 및 센싱 회로의 동작을 제어하기 위한 센싱 타이밍 신호를 포함한다. 옵션 신호는 게이트 구동회로(스캔 구동회로)의 시프트 레지스터 스타트 타이밍을 제어하는 게이트 스타트 펄스(GSP), 소스 드라이브 IC의 스큐(skew) 옵션 신호, 파워 옵션 신호 등 게이트 구동회로와 소스 드라이브 IC의 다양한 옵션 신호, 센싱 타이밍 신호의 업데이트 주기를 정의하는 명령 코드 등 다양한 옵션 신호를 포함할 수 있다. 게이트 구동회로(스캔 구동회로)의 구동 타이밍을 제어하기 위한 게이트 타이밍 신호는 별도의 배선을 통해 게이트 구동회로로 전송될 수 있다.The control data packet transmitted through the EPI wiring pair DL includes source control data for controlling the operation timing of the source drive IC, an option signal, and a sensing timing signal for controlling the operation of the sensing circuit. The option signal includes a variety of gate drive circuits and source drive ICs such as gate start pulse (GSP) for controlling the shift register start timing of the gate drive circuit (scan drive circuit), skew option signal of the source drive IC, An option signal, and an instruction code that defines an update period of the sensing timing signal. The gate timing signal for controlling the driving timing of the gate driving circuit (scan driving circuit) may be transmitted to the gate driving circuit through a separate wiring.

센싱 회로의 적어도 일부 예를 들어, 센싱 배선, 스위치 소자 등이 픽셀 어레이에 배치될 수 있다. 소스 드라이브 IC들(12)은 센싱 회로의 일부 예를 들어, ADC, 적분기 등을 포함할 수 있다. 게이트 구동회로는 센싱 모드에서 센싱 동작에 필요한 스캔 신호를 발생하기 때문에 센싱 회로로 동작하고, 구동 모드에서 입력 영상의 데이터가 기입되는 픽셀들을 선택하는 스캔 구동회로로 동작한다. At least a part of the sensing circuit, for example a sensing wiring, a switch element, etc., can be arranged in the pixel array. The source drive ICs 12 may include a portion of the sensing circuit, e.g., an ADC, an integrator, and the like. The gate driving circuit operates as a sensing circuit for generating a scan signal necessary for a sensing operation in a sensing mode and operates as a scan driving circuit for selecting pixels to which data of an input image is written in a driving mode.

ADC 데이터 배선쌍(SL)은 타이밍 콘트롤러(11)를 다수의 소스 드라이브 IC들(12)에 병렬 연결할 수 있다. 예를 들어, 제1 PCB(PCB1)에 연결된 소스 드라이브 IC들(12)은 제1 ADC 데이터 배선쌍(SL)을 통해 타이밍 콘트롤러(11)에 연결된다. 제2 PCB(PCB2)에 연결된 소스 드라이브 IC들(12)은 제2 ADC 데이터 배선쌍(SL)을 통해 타이밍 콘트롤러(11)에 연결된다. 소스 드라이브 IC들(12)는 ADC 데이터 배선쌍(SL)을 통해 ADC 출력 데이터를 타이밍 콘트롤러(11)로 전송한다. ADC 출력 데이터는 픽셀들의 구동 특성에 대한 센싱 결과이다. The ADC data wiring pair SL can connect the timing controller 11 to the plurality of source drive ICs 12 in parallel. For example, the source drive ICs 12 connected to the first PCB PCB1 are connected to the timing controller 11 via a first pair of ADC data lines SL. The source drive ICs 12 connected to the second PCB PCB2 are connected to the timing controller 11 via a second pair of ADC data lines SL. The source drive ICs 12 transfer the ADC output data to the timing controller 11 via the ADC data wiring pair SL. The ADC output data is the result of sensing the driving characteristics of the pixels.

타이밍 콘트롤러(11)는 호스트 시스템(20)입력 영상의 데이터를 EPI 인터페이스 프로토콜을 충족하도록 소스 드라이브 IC들(12)로 전송한다. 타이밍 콘트롤러(11)는 콘트롤 데이터 패킷에 센싱 타이밍 신호를 인코딩한다. 센싱 타이밍 신호는 다수의 소자들을 개별 제어하기 위하여 다수의 신호들을 포함할 수 있다. 타이밍 콘트롤러(11)는 콘트롤 데이터 패킷의 일부 bit들에 센싱 타이밍 신호의 업데이트 시간 정보를 인코딩할 수 있다. 업데이트 시간 정보는 1 수평 기간(1 HT) 이하의 시간 내에서 센싱 타이밍 신호들 각각의 업데이트 시간을 줄이고, 그 업데이터 시간을 정의한다. 업데이트 시간 정보에 의해 센싱 타이밍 신호들 각각의 업데이트 시간이 가변될 수 있다. The timing controller 11 transmits the data of the input image of the host system 20 to the source drive ICs 12 so as to satisfy the EPI interface protocol. The timing controller 11 encodes the sensing timing signal in the control data packet. The sensing timing signal may include a plurality of signals for individually controlling the plurality of elements. The timing controller 11 may encode the update time information of the sensing timing signal in some bits of the control data packet. The update time information reduces the update time of each of the sensing timing signals within a time period equal to or less than one horizontal period (1 HT) and defines the updater time. The update time of each of the sensing timing signals may be varied by the update time information.

1 수평 기간(1 HT)은 표시패널(10)의 1 수평 라인에 배열된 모든 픽셀들에 데이터를 기입하는데 필요한 시간이다. 이 1 수평 기간(1 HT)은 EPI 배선쌍(DL)을 통해 소스 드라이브 IC(12)로 직렬 전송되는 콘트롤 데이터 패킷(CTR)과, 1 수평 라인의 비디오 데이터 패킷들의 전송 시간을 포함한다. 본 발명에 의하면, 설계자는 업데이트 시간을 정의하는 명령 코드를 변경하여 센싱 타이밍 신호들 각각의 업데이트 시간을 1 수평 기한(1 HT) 이내에서 원하는 시간으로 조정할 수 있다. One horizontal period (1 HT) is the time required to write data to all the pixels arranged in one horizontal line of the display panel (10). This one horizontal period 1 HT includes a control data packet CTR transmitted serially to the source drive IC 12 via the EPI wiring pair DL and a transmission time of video data packets of one horizontal line. According to the present invention, the designer can change the command code defining the update time to adjust the update time of each of the sensing timing signals to a desired time within one horizontal period (1 HT).

호스트 시스템(20)은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, 컴퓨터, DVD 플레이어, 블루레이 플레이어, 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나일 수 있다. 호스트 시스템은 스케일러(scaler)를 내장한 SoC(System on chip)을 포함하여 입력 영상의 데이터를 표시패널(100)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템은 입력 영상의 데이터와 동기되는 타이밍 신호들을 타이밍 콘트롤러(106)로 전송한다. 타이밍 신호들은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 메인 클럭(MCLK) 등을 포함한다. 또한, 호스트 시스템(20)은 터치 센싱부(110)로부터 수신된 터치 입력의 좌표 정보와 연계된 응용 프로그램을 실행한다.The host system 20 may be any one of a television system, a set-top box, a navigation system, a computer, a DVD player, a Blu-ray player, a home theater system, and a phone system. The host system includes a system on chip (SoC) with a built-in scaler to convert the data of the input image into a format suitable for display on the display panel 100. The host system transmits the timing signals synchronized with the data of the input image to the timing controller 106. The timing signals include a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE, a main clock MCLK, and the like. In addition, the host system 20 executes an application program associated with coordinate information of the touch input received from the touch sensing unit 110.

도 6 내지 도 8은 센싱 타이밍 신호의 업데이트 주기를 보여 주는 도면들이다. 도 6은 센싱 타이밍 신호를 1 수평 기간 단위로 업데이트하는 예를 보여 주는 도면이다. 도 7은 센싱 타이밍 신호를 콘트롤 데이터 패킷 길이 단위로 업데이트하는 예를 보여 주는 도면이다. 도 8은 센싱 타이밍 신호를 서브 콘트롤 데이터 패킷 길이 단위로 업데이트하는 예를 보여 주는 도면이다. 표시장치의 해상도가 UHD(3840 x 2160)일 때, 64MHz의 클럭(PCLK) 주파수로 EPI 신호가 전송될 수 있다. 이 경우, 1 수평 기간(1 HT)은 대략 3.5μs이고 하나의 콘트롤 데이터 패킷 전송 시간은 대략 62.5 ns 일 수 있다. 6 to 8 are diagrams showing an update period of the sensing timing signal. 6 is a diagram showing an example of updating the sensing timing signal in units of one horizontal period. 7 is a diagram showing an example of updating the sensing timing signal in units of the control data packet length. 8 is a diagram showing an example of updating the sensing timing signal in units of sub control data packet length. When the resolution of the display device is UHD (3840 x 2160), the EPI signal can be transmitted at a clock (PCLK) frequency of 64 MHz. In this case, one horizontal period (1 HT) is approximately 3.5 microseconds and one control data packet transmission time may be approximately 62.5 ns.

도 6을 참조하면, 센싱 타이밍 신호(SENSE) 각각은 1 수평 기간(1H) 단위로 업데이트될 수 있다. 센싱 타이밍 신호(SENSE)의 코드는 콘트롤 데이터 패킷(CTR) 내에 인코딩된다. 센싱 타이밍 신호(SENSE)의 코드가 SENSE = H일 때 하이 레벨(High level)로 업데이트되고, SENSE = L일 때 하이 레벨(High level)로 업데이트될 수 있다. 코드 값은 이에 한정되지 않는다. 센싱 타이밍 신호(SENSE)는 픽셀의 구동 특성을 센싱하는데 필요한 신호이다. 예를 들어, 센싱 타이밍 신호(SENSE)는 도 17, 도 25, 도 26, 도 28 등에 도시된 신호들을 포함한다. Referring to FIG. 6, each of the sensing timing signals SENSE may be updated in units of one horizontal period (1H). The code of the sensing timing signal SENSE is encoded in the control data packet CTR. The code of the sensing timing signal SENSE may be updated to a high level when SENSE = H and updated to a high level when SENSE = L. The code value is not limited thereto. The sensing timing signal SENSE is a signal necessary to sense the driving characteristic of the pixel. For example, the sensing timing signal SENSE includes the signals shown in Figs. 17, 25, 26, 28, and the like.

1 수평 기간 동안, 제N 콘트롤 데이터 패킷(CTR)에 이어서 1 라인 분량의 비디오 데이터가 소스 드라이브 IC(12)로 전송되고, 그 다음 수평 기간이 시작될 때 제N+1 콘트롤 데이터 패킷이 전송된다. 따라서, 콘트롤 데이터 패킷(CTR) 사이에 전송되는 비디오 데이터로 인하여 센싱 타이밍 신호(SENSE)는 1 수평 기간(1 HT) 단위로 업데이트 될 수 있다. 이 방법은 센싱 타이밍 신호(SENSE)의 업데이트 주기를 1 수평 기간 보다 작은 기간으로 제어하기가 어렵다. During one horizontal period, one line of video data following the Nth control data packet CTR is transferred to the source drive IC 12, and the N + 1 control data packet is transmitted when the next horizontal period begins. Therefore, the sensing timing signal SENSE can be updated in units of one horizontal period (1 HT) due to the video data transmitted between the control data packets CTR. This method is difficult to control the update period of the sensing timing signal SENSE to a period shorter than one horizontal period.

본 발명은 도 7과 같이 콘트롤 데이터 패킷에 센싱 타이밍 신호의 업데이트 주기를 지시하는 제1 명령 코드(F_CMD_MODE)를 추가한다. 그리고 본 발명은 업데이트 주기를 가변하기 위한 더미 데이터 패킷(dummy data packet)의 개수를 정의한 제2 명령 코드(A_CMD_PERIOD1~4)를 추가한다. The present invention adds a first command code (F_CMD_MODE) indicating the updating period of the sensing timing signal to the control data packet as shown in FIG. The present invention adds second command codes (A_CMD_PERIOD1 to 4) defining the number of dummy data packets for varying the update period.

기존의 EPI 인터페이스 프로토콜에서 정의된 신호 포맷에 의하면, 콘트롤 데이터 패킷 주기가 1 수평 기간이기 때문에 센싱 타이밍 신호의 업데이트 주기도 최소 1 수평 기간으로 제한되었다. 제1 명령 코드(F_CMD_MODE)은 EPI 인터페이스에서 센싱 타이밍 신호의 업데이트 주기를 1 수평 기간 보다 작은 시간 주기로 줄이기 위하여 콘트롤 데이터에 새롭게 인코딩되는 명령어이다. 제1 명령 코드(F_CMD_MODE)가 활성화될 때 센싱 타이밍 신호가 1 수평 기간 보다 작은 시간 주기로 업데이트 된다. 제2 명령 코드(A_CMD_PERIOD1~4)는 제1 명령 코드(F_CMD_MODE)가 활성화 논리값일 때 패스트 센싱 모드를 지시하여 센싱 타이밍 신호의 업데이트 주기를 가변하기 위한 더미 데이터 패킷 개수를 정의한다. 더미 데이터 패킷은 콘트롤 패킷에 이어서 소스 드라이브 IC로 전송된다. 제1 명령 코드(F_CMD_MODE)가 비활성화 논리값일 때 센싱 타이밍 신호는 1 수평 기간 주기로 업데이트된다. According to the signal format defined in the existing EPI interface protocol, the update period of the sensing timing signal is limited to at least one horizontal period because the control data packet period is one horizontal period. The first instruction code (F_CMD_MODE) is an instruction newly encoded into the control data so as to reduce the update period of the sensing timing signal in the EPI interface to a time period shorter than one horizontal period. When the first command code F_CMD_MODE is activated, the sensing timing signal is updated in a time period shorter than one horizontal period. The second command codes A_CMD_PERIOD1 to A_CMD_PERIOD1 to 4 define the number of dummy data packets for varying the update period of the sensing timing signal by indicating the fast sensing mode when the first command code F_CMD_MODE is the activation logic value. The dummy data packet is transferred to the source drive IC following the control packet. When the first command code (F_CMD_MODE) is an inactive logic value, the sensing timing signal is updated with one horizontal period period.

본 발명은 센싱 타이밍 신호의 업데이트 주기를 1 수평 기간 이내의 시간으로 제어한다. 예를 들어, 본 발명은 제1 명령 코드(F_CMD_MODE)의 논리값에 따라 센싱 타이밍 신호의 업데이트 주기를 1 수평 기간 보다 짧게 제어하거나 1 수평 기간으로 제어할 수 있다. 본 발명은 센싱 타이밍 신호를 1 수평 기간 이하의 시간으로 미세하게 제어할 수 있기 때문에 픽셀들의 구동 특성을 정밀하게 센싱할 수 있다.The present invention controls the update period of the sensing timing signal to a time within one horizontal period. For example, according to the logic value of the first command code (F_CMD_MODE), the update period of the sensing timing signal may be controlled to be shorter than one horizontal period or controlled to one horizontal period. Since the sensing timing signal can be finely controlled in a time period shorter than one horizontal period, the driving characteristics of the pixels can be precisely sensed.

도 7을 참조하면, 콘트롤 데이터 패킷(CTR)은 다수의 서브 콘트롤 데이터 패킷들(CTR1~4)로 분할될 수 있다. 패스트 센싱 모드(F_CMD_MODE = H) 일 때, 타이밍 콘트롤러(11)는 비디오 데이터 없이 콘트롤 데이터 패킷(CTR1~4)을 연속으로 소스 드라이브 IC(12)로 전송한다. 따라서, 패스트 센싱 모드(F_CMD_MODE = H)에서 이웃한 콘트롤 데이터 패킷들(CTR1~4) 간의 간격이 좁아져 센싱 타이밍 신호(SENSE)의 업데이트 주기가 1 수평 기간(1 HT) 보다 짧아진다. Referring to FIG. 7, the control data packet CTR may be divided into a plurality of sub control data packets CTR1 to CTR4. When the fast sensing mode (F_CMD_MODE = H), the timing controller 11 continuously transfers the control data packets CTR1 to CTR4 to the source drive IC 12 without video data. Therefore, in the fast sensing mode (F_CMD_MODE = H), the interval between neighboring control data packets CTR1-4 is narrowed, and the update period of the sensing timing signal SENSE becomes shorter than one horizontal period (1 HT).

소스 드라이브 IC(12)는 패스트 센싱 모드(F_CMD_MODE = H)를 검출할 때, 콘트롤 데이터 패킷(CTR1~4) 뒤에 비디오 데이터 없이 다음 콘트롤 데이터 패킷이 수신된다는 것을 인식한다. 따라서, 소스 드라이브 IC(12)는 콘트롤 데이터 패킷에서 F_CMD_MODE bit가 H(High level)일 때 콘트롤 데이터 패킷(CTR1~4) 길이 단위로 센싱 타이밍 신호(SENSE)를 업데이트한다. When the source drive IC 12 detects the fast sensing mode (F_CMD_MODE = H), it recognizes that the next control data packet is received without the video data after the control data packets CTR1-4. Therefore, the source drive IC 12 updates the sensing timing signal SENSE in units of the control data packets CTR1 to CTC4 when the F_CMD_MODE bit is H (High level) in the control data packet.

콘트롤 데이터 패킷 단위는 한 개의 콘트롤 데이터 패킷이 전송되는 시간(62.5ns)이다. 따라서, F_CMD_MODE = H일 때 센싱 타이밍 신호(SENSE)는 1 수평 기간 보다 훨씬 작은 62.5ns 단위로 업데이트된다. 62.5ns는 4 개의 서브 콘트롤 데이터 패킷(CTR1~4)이 전송되는 1 콘트롤 데이터 패킷 전송 시간이다. PCLK 64Mhz 기준, 4 개의 클럭(PCLK)이 전송되는 시간이 62.5ns 이다. The control data packet unit is the time (62.5 ns) at which one control data packet is transmitted. Therefore, when F_CMD_MODE = H, the sensing timing signal SENSE is updated in units of 62.5 ns, which is much smaller than one horizontal period. 62.5 ns is one control data packet transmission time in which four sub control data packets CTR 1 to 4 are transmitted. PCLK 64Mhz, the time to transmit four clocks (PCLK) is 62.5ns.

센싱 타이밍 신호(SENSE)의 업데이트 기간은 더미 데이터 패킷(DUM1, DUM2)의 개수에 따라 가변될 수 있다. 더미 데이터 패킷 길이는 서브 콘트롤 데이터 패킷과 같은 길이로 설정될 수 있다. 다른 데이터 패킷들과 마찬가지로, 더미 데이터 패킷들 사이마다 클럭(PCLK) bit가 인코딩된다. 더미 데이터 패킷은 클럭(PCLK)의 주기를 변경하지 않고 센싱 타이밍 신호(SENSE)의 업데이트 주기를 가변할 수 있게 한다. 콘트롤 데이터 패킷에 이어서 더미 데이터 패킷이 전송될 때 센싱 타이밍 신호는 콘트롤 데이터 패킷 길이 + 더미 데이터 패킷 길이 만큼의 시간 주기로 업데이트된다. 따라서, 본 발명은 EPI 인터페이스 프로토콜의 신호 포맷에서 정의된 클럭 주기를 변경하지 않고 센싱 타이밍 신호를 가변할 수 있다. The update period of the sensing timing signal SENSE may vary depending on the number of the dummy data packets DUM1 and DUM2. The dummy data packet length may be set to the same length as the sub control data packet. Like other data packets, a clock (PCLK) bit is encoded between dummy data packets. The dummy data packet makes it possible to vary the update period of the sensing timing signal SENSE without changing the period of the clock (PCLK). When the dummy data packet is transmitted following the control data packet, the sensing timing signal is updated with a time period equal to the control data packet length + the dummy data packet length. Therefore, the present invention can vary the sensing timing signal without changing the clock period defined in the signal format of the EPI interface protocol.

더미 데이터 패킷(DUM1, DUM2)의 개수에 비례하여 센싱 타이밍 신호(SENSE)의 업데이트 주기가 길어진다. 콘트롤 데이터 패킷(CTR1~4)은 F_CMD_MODE = H일 때 더미 데이터 패킷의 개수를 정의하는 코드(A_CMD)를 더 포함할 수 있다. A_CMD는 도 7과 같이 4 개의 bit(A_CMD_PERIOD1~4)로 예시되어 있으나 이에 한정되지 않는다. 도 7의 예시에서, A_CMD_PERIOD1~4의 논리값에 따라 더미 데이터 패킷들은 0~15 개 사이에서 가변될 수 있다. The update period of the sensing timing signal SENSE becomes longer in proportion to the number of the dummy data packets DUM1 and DUM2. The control data packets CTR1 to CTR4 may further include a code (A_CMD) that defines the number of dummy data packets when F_CMD_MODE = H. A_CMD is exemplified by four bits (A_CMD_PERIOD1-4) as shown in FIG. 7, but it is not limited thereto. In the example of FIG. 7, dummy data packets may vary between 0 and 15 depending on the logical value of A_CMD_PERIOD1-4.

본 발명의 다른 실시예에서, 콘트롤 데이터 패킷(CTR)은 서브 콘트롤 패킷 길이 단위로 센싱 타이밍 신호의 업데이트를 지시하는 제3 명령 코드(F_CMD2)를 더 포함할 수 있다. 이 실시예에서, 센싱 타이밍 신호는 콘트롤 데이터 패킷(CTR)의 제1 서브 콘트롤 패킷(CTR1)에 포함되어있어, 이 정보만 업데이트하여 센싱할 수 있다. 소스 드라이브 IC는 F_CMD2_MODE = H 일 때, 도 8과 같이 서브 콘트롤 패킷 길이 즉, 15.6ns 단위로 수신되는 업데이트 명령 코드를 검출하고 그 명령 코드 값에 따라 센싱 타이밍 신호를 업데이트 한다. 본 발명의 또 다른 실시예는 이 경우에도 A_CMD를 이용하여 더미 데이터 패킷을 추가하여 센싱 타이밍 신호(SENSE)의 업데이트 시간을 가변할 수 있다.In another embodiment of the present invention, the control data packet CTR may further comprise a third command code F_CMD2 for indicating the update of the sensing timing signal in units of sub control packet length. In this embodiment, the sensing timing signal is contained in the first sub control packet CTR1 of the control data packet CTR, so that only this information can be updated and sensed. When F_CMD2_MODE = H, the source drive IC detects an update command code received in units of 15.6ns sub control packet length as shown in FIG. 8, and updates the sensing timing signal according to the command code value. In still another embodiment of the present invention, the update time of the sensing timing signal SENSE can be varied by adding a dummy data packet using the A_CMD.

더미 데이터 패킷(DUM1, DUM2)은 어떠한 값으로 인코딩되어도 상관 없다. 소스 드라이브 IC는 패스트 센싱 모드(F_CMD_MODE = H 또는 F_CMD2_MODE = H) 일 때 A_CMD 코드값에 따라 더미 데이터 패킷의 개수를 판단할 수 있고, 이러한 더미 데이터 패킷의 데이터를 복원하지 않고 무시한다. The dummy data packets DUM1 and DUM2 may be encoded into any value. The source drive IC can determine the number of dummy data packets according to the A_CMD code value when the fast sensing mode (F_CMD_MODE = H or F_CMD2_MODE = H), and ignores the data of such dummy data packet without restoring it.

소스 드라이브 IC(12)는 슬로우 센싱 모드에서 도 6과 같이 1 수평 기간(1HT) 단위로 센싱 타이밍 신호(SENSE)를 업데이트할 수 있다. 소스 드라이브 IC(12)는 F_CMD_MODE = L 또는 F_CMD2_MODE = L을 슬로우 센싱 모드로 인식할 수 있다. 슬로우 센싱 모드에서 A_CMD 코드값은 의미없는 코드로 인식된다. 소스 드라이브 IC(12)는 슬로우 센싱 모드에서 콘트롤 데이터 패킷(CTR1~4)에서 A_CMD를 무시한다. 따라서, 슬로우 센싱 모드에서 센싱 타이밍 신호(SENSE)의 업데이트 주기는 1 수평 기간(1HT)으로 고정된다. The source drive IC 12 can update the sensing timing signal SENSE in one horizontal period (1 H) as shown in FIG. 6 in the slow sensing mode. The source drive IC 12 can recognize F_CMD_MODE = L or F_CMD2_MODE = L as a slow sensing mode. In Slow Sensing mode, the A_CMD code value is recognized as meaningless code. The source drive IC 12 ignores A_CMD in the control data packets CTR1-4 in the slow sensing mode. Therefore, in the slow sensing mode, the update period of the sensing timing signal SENSE is fixed to one horizontal period (1 Hertz).

타이밍 콘트롤러(10)는 게이트 구동회로에 게이트 타이밍 신호를 별도의 배선을 통해 공급하여 게이트 구동회로의 동작 타이밍을 제어할 수 있다. 이 경우, 게이트 타이밍 신호는 EPI 인터페이스 프로토콜을 따를 필요가 없기 때문에 그 업데이트 주기가 정밀하게 제어될 수 있다. 예를 들어, 타이밍 콘트롤러(10)는 게이트 타이밍 제어신호(도 10 및 도 22의 GDC)를 이용하여 게이트 구동회로로부터 출력되는 스캔 신호의 논리를 0.1μs 단위로 업데이트할 수 있다. The timing controller 10 can supply the gate timing signal to the gate driving circuit through another wiring so as to control the operation timing of the gate driving circuit. In this case, since the gate timing signal need not follow the EPI interface protocol, the update period can be precisely controlled. For example, the timing controller 10 can update the logic of the scan signal output from the gate drive circuit in units of 0.1 μs using the gate timing control signal (GDC in FIGS. 10 and 22).

도 9는 EPI 인터페이스 상에서 콘트롤 데이터 처리 부분을 보여 주는 도면이다. 도 9에서, 타이밍 콘트롤러(11)과 소스 드라이브 IC(12)에서 콘트롤 데이터 처리 부분을 제외한 다른 구성은 생략되어 있다. 9 is a diagram showing a portion of control data processing on the EPI interface. In Fig. 9, the configuration other than the control data processing portion in the timing controller 11 and the source drive IC 12 is omitted.

도 9를 참조하면, 타이밍 콘트롤러(11)는 스케쥴러(Scheduler, 101), 데이터 생성부(102), 및 송신부(Tx, 103)를 포함한다. 소스 드라이브 IC(12)는 수신부(Rx, 201), 데이터 분리부(202), CTR 데이터 복원부(203), 및 비디오 데이터 복원부(204)를 포함한다. Referring to FIG. 9, the timing controller 11 includes a scheduler 101, a data generator 102, and a transmitter Tx. The source drive IC 12 includes a receiving unit Rx 201, a data separating unit 202, a CTR data restoring unit 203, and a video data restoring unit 204.

스케쥴러(101)는 센싱 모드와 구동 모드를 지시하는 인터럽트(interrupt) 신호를 발생한다. 센싱 모드는 전술한 바와 같이 패스트 센싱 모드와 슬로우 센싱 모드로 나뉘어진다. 표시패널(10)의 센싱 회로는 센싱 모드에서 타이밍 콘트롤러(11)로부터 수신된 센싱 타이밍 신호에 따라 픽셀의 구동 특성을 센싱한다. 표시패널(10)의 구동회로는 타이밍 콘트롤러(11)의 제어 하에 구동 모드에서 입력 영상의 데이터를 픽셀들에 기입한다. 표시패널(10)의 구동회로는 게이트 구동회로와, 소스 드라이브 IC(12)를 포함한 데이터 구동회로를 포함한다. 게이트 구동회로는 구동 모드에서 입력 영상의 데이터에 동기되는 스캔 펄스와 픽셀의 발광 타이밍을 정의하는 EM(Emission) 신호를 발생할 수 있다. The scheduler 101 generates an interrupt signal indicating a sensing mode and a driving mode. The sensing mode is divided into a fast sensing mode and a slow sensing mode as described above. The sensing circuit of the display panel 10 senses the driving characteristic of the pixel in accordance with the sensing timing signal received from the timing controller 11 in the sensing mode. The driving circuit of the display panel 10 writes the data of the input image to the pixels in the driving mode under the control of the timing controller 11. [ The drive circuit of the display panel 10 includes a gate drive circuit and a data drive circuit including the source drive IC 12. [ The gate driving circuit can generate an EM (Emission) signal that defines a scan pulse synchronized with the data of the input image and a light emission timing of the pixel in the driving mode.

데이터 생성부(102)는 인터럽트 신호에 응답하여 구동 모드에서 EPI 인터페이스 프로토콜을 만족하는 도 4의 데이터 포멧으로 EPI 데이터를 발생한다. 데이터 생성부(102)는 인터럽트 신호가 지시하는 구동 모드/센싱 모드 신호, 센싱 모드의 명령 코드(F_CMD, A_CMD), 및 센싱 타이밍 신호들 각각의 코드를 콘트롤 데이터에 인코딩한다. 데이터 생성부(102)는 클럭 트레이닝 패턴(CT), 콘트롤 데이터 패킷(CTR), 데이터 패킷(DATA)을 발생할 수 있다. 센싱 모드에서 발생되는 데이터 패킷(DATA)은 입력 영상의 데이터와 무관하게 미리 설정된 센싱 데이터를 포함한다. In response to the interrupt signal, the data generation unit 102 generates EPI data in the data format of FIG. 4 that satisfies the EPI interface protocol in the drive mode. The data generation unit 102 encodes control and sensing mode signals, command codes (F_CMD, A_CMD), and sensing timing signals indicated by the interrupt signal into control data. The data generation unit 102 may generate a clock training pattern CT, a control data packet CTR, and a data packet DATA. The data packet DATA generated in the sensing mode includes preset sensing data regardless of the data of the input image.

타이밍 콘트롤러(11)의 송신부(103)는 클럭(PCLK)이 내장된 데이터를 EPI 인터페이스 프로토콜에서 정의된 차동 신호 쌍(differential signal pair)으로 변환하여 EPI 배선쌍(DL)을 통해 소스 드라이브 IC(12)로 전송한다. 소스 드라이브 IC(12)의 수신부(201)는 EPI 배선쌍(DL)을 통해 수신된 데이터를 데이터 분리부(202)에 공급한다. The transmission unit 103 of the timing controller 11 converts the data with the clock PCLK into a differential signal pair defined in the EPI interface protocol and outputs the differential signal pair to the source drive IC 12 ). The receiving section 201 of the source drive IC 12 supplies the data received through the EPI wiring pair DL to the data separating section 202. [

데이터 분리부(202)는 클럭 복원회로를 이용하여 수신 데이터에서 클럭(PCLK)을 복원하고 그 클럭(PCLK)을 체배하여 데이터 샘플링 클럭과 ADC 클럭 을 생성한다. 클럭 복원회로는 위상 고정 루프(Phase locked loop, PLL), 지연 고정 루프(Delayed-Locked Loop, DLL) 중 어느 하나로 구현될 수 있다. The data demultiplexing unit 202 restores the clock (PCLK) from the received data using the clock recovery circuit and multiplies the clock (PCLK) to generate a data sampling clock and an ADC clock. The clock recovery circuit may be implemented by any one of a phase locked loop (PLL) and a delay locked loop (DLL).

데이터 분리부(202)는 센싱 모드에서 CTR 데이터 복원부(203)에 의해 복원된 센싱 모드의 명령 코드(F_CMD, A_CMD)를 읽어, F_CMD = H 일 때 A_CMD에서 정의된 주기로 연속 입력되는 콘트롤 데이터 패킷들을 CTR 데이터 복원부(203)로 전송한다. 데이터 분리부(202)는 센싱 모드에서 F_CMD = H 일 때 수신된 더미 데이터를 비디오 데이터 복원부(204)로 전송하지 않는다. 따라서, 데이터 분리부(202)에 의해 더미 데이터 패킷 전송이 생략되기 때문에 비디오 데이터 본원부(204)는 센싱 모드에서 더미 데이터 패킷을 인식하지 않는다. 데이터 분리부(202)는 구동 모드에서 콘트롤 데이터 패킷(CTR)을 CTR 데이터 복원부(203)에 공급하고, 비디오 데이터 패킷(DATA)을 비디오 데이터 복원부(204)에 전송한다. The data separating unit 202 reads the command codes F_CMD and A_CMD of the sensing mode restored by the CTR data restoring unit 203 in the sensing mode and outputs the control data packets continuously inputted at the cycle defined by A_CMD when F_CMD = To the CTR data reconstruction unit 203. [ The data separation unit 202 does not transmit the received dummy data to the video data restoration unit 204 when F_CMD = H in the sensing mode. Therefore, since the dummy data packet transmission is omitted by the data separation unit 202, the video data source unit 204 does not recognize the dummy data packet in the sensing mode. The data separating unit 202 supplies the control data packet CTR to the CTR data restoring unit 203 and transmits the video data packet DATA to the video data restoring unit 204 in the drive mode.

CTR 데이터 복원부(203)는 콘트롤 데이터를 데이터 샘플링 클록으로 샘플링하여 복원함으로써 소스 드라이브 IC와 센싱 회로를 제어하기 위한 신호를 발생한다. CTR 데이터 복원부(203)에 의해 복원된 센싱 모드/구동 모드 신호, 센싱 모드의 명령 코드(F_CMD, A_CMD)는 데이터 분리부로 피드백 전송된다. The CTR data restoring unit 203 generates a signal for controlling the source drive IC and the sensing circuit by sampling and restoring the control data with the data sampling clock. The sensing mode / driving mode signal and the sensing mode command codes F_CMD and A_CMD restored by the CTR data restoring unit 203 are fed back to the data separator.

비디오 데이터 복원부(204)는 데이터 분리부(202)로부터 수신된 입력 영상의 비디오 데이터를 데이터 샘플링 클록으로 샘플링하여 복원하고, 도시하지 않은 병렬 변환부(De-serializer)로 전송되어 병렬 데이터로 변환된다. 병렬 데이터는 디지털 아날로그 변환기(Digital to Analog Converter, 이하 “DAC”라 함)로 전송되어 데이터 전압으로 변환하여 표시패널(10)의 데이터 라인들로 출력된다. The video data restoring unit 204 samples and restores the video data of the input image received from the data separating unit 202 as a data sampling clock and transmits the sampled data to a de-serializer (not shown) do. The parallel data is transmitted to a digital-to-analog converter (DAC), converted into a data voltage, and output to the data lines of the display panel 10.

도 10 내지 도 37은 본 발명의 실시예에 따른 표시장치의 센싱 방법을 상세히 보여 주는 도면들이다. 본 발명의 센싱 방법은 도 10 내지 도 37에 한정되지 않는다는 것에 주의하여야 한다. 10 to 37 are views showing details of a sensing method of a display device according to an embodiment of the present invention. It should be noted that the sensing method of the present invention is not limited to Figs.

도 10 및 도 11은 본 발명의 실시예에 따른 OLED 표시장치를 개략적으로 보여준다. 도 12는 수직 블랭크 기간 내에서 이루어지는 실시간 센싱 방법(이하, “RT 센싱”이라 함)을 보여주는 도면이다. 10 and 11 schematically show an OLED display device according to an embodiment of the present invention. 12 is a diagram showing a real-time sensing method (hereinafter referred to as " RT sensing ") performed in a vertical blanking period.

도 10 및 도 11을 참조하면, 본 발명의 OLED 표시장치는 표시패널(10), 타이밍 콘트롤러(11), 데이터 구동회로, 및 게이트 구동회로(13)를 구비한다. 데이터 구동회로는 하나 이상의 소스 드라이브 IC(12)를 포함한다. 타이밍 콘트롤러(11)와 소스 드라이브 IC(12)는 전술한 바와 같이 EPI 인터페이스를 통해 연결된다.Referring to FIGS. 10 and 11, the OLED display of the present invention includes a display panel 10, a timing controller 11, a data driving circuit, and a gate driving circuit 13. The data drive circuit includes one or more source drive ICs (12). The timing controller 11 and the source drive IC 12 are connected through the EPI interface as described above.

표시패널(10)에는 다수의 데이터라인들(14)과, 다수의 게이트라인들(15)이 교차되고, 이 교차 영역마다 픽셀들(P)이 매트릭스 형태로 배치된다. 데이터라인들(14)은 m(m은 양의 정수)개의 데이터라인들(14A_1 내지 14A_m), m개의 센싱라인들(14B_1 내지 14B_m)을 포함한다. 그리고, 게이트라인들(15)은 n(n은 양의 정수)개의 제1 게이트라인들(15A_1 내지 15A_n)과 n개의 제2 게이트라인들(15B_1 내지 15B_n)을 포함한다.In the display panel 10, a plurality of data lines 14 and a plurality of gate lines 15 are crossed, and the pixels P are arranged in a matrix form for each of the intersection areas. The data lines 14 include m (m is a positive integer) data lines 14A_1 to 14A_m, and m sensing lines 14B_1 to 14B_m. The gate lines 15 include n (n is a positive integer) first gate lines 15A_1 to 15A_n and n second gate lines 15B_1 to 15B_n.

픽셀(P) 각각은 도시하지 않은 전원발생부로부터 고전위 전원(EVDD)과 저전위 전원(EVSS)을 공급받는다. 픽셀(P)은 외부 보상을 위해 OLED, 구동 TFT, 제1 및 제2 스위치 TFT, 및 스토리지 커패시터(storage capacitor, Cst) 등을 포함할 수 있다. 픽셀(P)을 구성하는 TFT들은 p 타입으로 구현되거나 또는, n 타입 MOSFET로 구현될 수 있다. TFT들의 반도체층은, 아몰포스 실리콘 또는, 폴리 실리콘 또는, 산화물을 포함할 수 있다.Each of the pixels P is supplied with a high potential power supply (EVDD) and a low potential power supply (EVSS) from a power generating unit (not shown). The pixel P may include an OLED, a driving TFT, first and second switch TFTs, and a storage capacitor Cst for external compensation. The TFTs constituting the pixel P may be implemented as a p-type or an n-type MOSFET. The semiconductor layer of the TFTs may comprise amorphous silicon, polysilicon, or an oxide.

픽셀(P)은 데이터라인들(14A_1 내지 14A_m) 중 어느 하나에, 센싱라인들(14B_1 내지 14B_m) 중 어느 하나에, 제1 게이트라인들(15A_1 내지 15A_n) 중 어느 하나에, 그리고 제2 게이트라인들(15B_1 내지 15B_n) 중 어느 하나에 접속된다. The pixel P is connected to either one of the data lines 14A_1 to 14A_m, to one of the sensing lines 14B_1 to 14B_m, to one of the first gate lines 15A_1 to 15A_n, And is connected to any one of the lines 15B_1 to 15B_n.

표시패널(10)에는 다수의 픽셀들(P)을 통해 화상을 구현하는 다수의 수평 표시라인들(L#1~L#n)이 형성된다. 도 12와 같이 표시라인들(L#1~L#n)은 1 프레임 중의 화상 표시 구간(DP) 내에서 화상 표시용 게이트펄스에 따라 순차적으로 화상 표시용 데이터전압을 충전하고, 상기 표시라인들 중 센싱 대상 표시라인은 1 프레임 중에서 상기 화상 표시 구간(DP)을 제외한 수직 블랭크 기간(VB) 동안 센싱용 게이트펄스에 따라 픽셀들(P)에 각각 구비된 구동 TFT의 전기적 특성 변화에 대응되는 센싱 전압(Vsen)을 출력한 후 휘도 보상용 데이터전압을 충전한다. RT 센싱 방법은 센싱 대상 표시라인을 대상으로 수직 블랭크 기간(VB) 내에서 픽셀들의 구동 특성을 센싱한다. 센싱 대상 표시라인은 1 프레임마다 1 수평 표시라인씩 데이터 스캔 방향을 따라 순차적으로 선택될 수 있으나 이에 한정되지 않는다. 예컨대, 센싱 대상 표시라인은 1 프레임마다 1 수평 표시라인씩 선택되고, 비순차적으로 다음 프레임 기간에서 다른 수평 표시라인이 선택될 수 있다. The display panel 10 is formed with a plurality of horizontal display lines L # 1 to L # n that implement an image through a plurality of pixels P. [ As shown in Fig. 12, the display lines L # 1 to L # n sequentially charge the image display data voltage in accordance with the image display gate pulse in the image display period DP of one frame, The sensing target display line is a sensing line corresponding to a change in the electrical characteristics of the driving TFTs provided in the pixels P in accordance with the sensing gate pulse during the vertical blanking period VB excluding the image display period DP, After the voltage Vsen is outputted, the data voltage for luminance compensation is charged. The RT sensing method senses the driving characteristics of the pixels within the vertical blank period VB with respect to the sensing target display line. The sensing target display line may be sequentially selected along the data scanning direction by one horizontal display line per frame, but is not limited thereto. For example, the sensing target display line may be selected by one horizontal display line for each frame, and the other horizontal display line may be selected in a non-sequential manner in the next frame period.

게이트 구동회로(13)는 IC로 구현되거나, 또는 GIP(Gate-driver In Panel) 공정으로 표시패널(10) 상에 직접 형성될 수 있다. 게이트 구동회로(13)는 타이밍 콘트롤러(11)의 제어 하에 화상 표시 구간(DP) 동안 표시라인들(L#1~L#n)의 픽셀들(P)에 연결된 게이트라인들(15)에 화상 표시용 게이트펄스를 순차적으로 공급하고, 수직 블랭크 기간 동안 센싱 대상 표시라인의 픽셀들에 연결된 게이트라인(15)에 센싱용 게이트펄스를 공급한다. 게이트 구동회로(13)는 별도의 배선을 통해 게이트 타이밍 제어신호를 수신한다. 따라서, 게이트 구동회로(13)로부터 출력되는 게이트펄스는 기존의 EPI 인터페이스의 신호 포맷에 제약되지 않기 때문에 타이밍 콘트롤러(11)의 제어 하에 0.1μs 정도의 업데이트 주기로 그 논리값이 변경될 수 있다. The gate drive circuit 13 may be implemented as an IC, or may be formed directly on the display panel 10 by a gate-driver In Panel (GIP) process. The gate drive circuit 13 is connected to the gate lines 15 connected to the pixels P of the display lines L # 1 to L # n during the image display period DP under the control of the timing controller 11. [ A gate pulse for display is sequentially supplied and a gate pulse for sensing is supplied to the gate line 15 connected to the pixels of the display object line to be sensed during the vertical blanking period. The gate drive circuit 13 receives the gate timing control signal through a separate wiring. Therefore, since the gate pulse output from the gate driving circuit 13 is not limited by the signal format of the existing EPI interface, the logic value can be changed at an update period of about 0.1 mu s under the control of the timing controller 11. [

화상 표시용 게이트펄스는 제1 게이트라인들(15A_1 내지 15A_n)에 순차적으로 공급되는 제1 화상 표시용 게이트펄스, 제2 게이트라인들(15B_1 내지 15B_n)에 순차적으로 공급되는 제2 화상 표시용 게이트펄스를 포함한다. 센싱용 게이트펄스는 제1 게이트라인들(15A_1 내지 15A_n) 중에서 센싱 대상 표시라인에 연결된 어느 하나의 제1 게이트라인에 공급되는 제1 센싱용 게이트펄스, 제2 게이트라인들(15B_1 내지 15B_n) 중에서 센싱 대상 표시라인에 연결된 어느 하나의 제2 게이트라인에 공급되는 제2 센싱용 게이트펄스를 포함한다.The image display gate pulse is applied to the first gate lines 15A_1 to 15A_n in the order of the first image display gate pulse sequentially supplied to the first gate lines 15A_1 to 15A_n and the second image display gate supplied sequentially to the second gate lines 15B_1 to 15B_n, Pulse. The sensing gate pulse may be a first sensing gate pulse supplied to any one of the first gate lines connected to the display object display line among the first gate lines 15A_1 to 15A_n, and a second sensing gate pulse supplied from the second gate lines 15B_1 to 15B_n And a second sensing gate pulse supplied to any one of the second gate lines connected to the sensing object display line.

센싱용 게이트펄스의 전체적인 펄스 형태 및 펄스 폭은 화상 표시용 게이트펄스의 그것들에 비해 다를 수 있다. 하지만, 휘도 보상용 데이터전압을 충전하기 위한 소정 기간에서, 센싱용 게이트펄스는 화상 표시용 게이트펄스와 동일한 형태로 공급되는 특징이 있다.The overall pulse shape and pulse width of the sensing gate pulse may be different from those of the gate pulse for image display. However, the sensing gate pulse is supplied in the same form as the image display gate pulse in a predetermined period for charging the data voltage for luminance compensation.

소스 드라이브 IC(12)는 타이밍 콘트롤러(11)의 제어 하에 데이터라인들(14A_1 내지 14A_m)에 구동에 필요한 데이터전압들에 공급하고, 센싱라인들(14B_1 내지 14B_m)에 기준전압을 공급하며, 센싱라인들(14B_1 내지 14B_m)을 통해 입력되는 센싱전압을 디지털 처리하여 타이밍 콘트롤러(11)에 공급한다. 데이터전압은 화상 표시용 데이터전압, 센싱용 데이터전압, 블랙 표시용 데이터전압, 휘도 보상용 데이터전압 등으로 나뉘어진다. The source drive IC 12 supplies data voltages necessary for driving to the data lines 14A_1 to 14A_m under the control of the timing controller 11 and supplies a reference voltage to the sensing lines 14B_1 to 14B_m, Digitizes the sensing voltage input through the lines 14B_1 to 14B_m and supplies the digital voltage to the timing controller 11. [ The data voltage is divided into a data voltage for image display, a data voltage for sensing, a data voltage for black display, a data voltage for luminance compensation, and the like.

소스 드라이브 IC(12)는 화상 표시용 게이트펄스에 동기하여 표시라인들(L#1~L#n)의 픽셀들에 연결된 데이터라인들에 화상 표시용 데이터전압을 공급하고, 센싱용 게이트펄스에 동기하여 센싱 대상 표시라인의 픽셀들에 연결된 데이터라인들에 센싱용 데이터전압, 블랙 표시용 데이터전압, 휘도 보상용 데이터전압을 공급한다. 여기서, 화상 표시용 데이터전압은 구동 TFT의 전기적 특성 변화를 보상하기 위한 보상값이 반영된 데이터전압을 지시한다. 보상값은 옵셋값과 게인값을 포함할 수 있으나 이에 한정되지 않는다. The source drive IC 12 supplies the image display data voltage to the data lines connected to the pixels of the display lines L # 1 to L # n in synchronization with the image display gate pulse, The data voltage for sensing, the data voltage for black display, and the data voltage for luminance compensation are supplied to the data lines connected to the pixels of the display object line to be sensed in synchronization with each other. Here, the image display data voltage indicates a data voltage reflecting a compensation value for compensating for a change in electrical characteristics of the driving TFT. The compensation value may include, but is not limited to, an offset value and a gain value.

센싱용 데이터전압은 센싱 대상 표시라인의 픽셀들 각각의 구동 TFT를 턴 온 시키기 위해 구동 TFT의 게이트전극에 인가되는 데이터전압을 지시한다. 블랙 표시용 데이터전압은 센싱 대상 표시라인의 픽셀들 각각의 구동 TFT를 턴 오프 시키기 위해 구동 TFT의 게이트전극에 인가되는 데이터전압을 지시한다. 휘도 보상용 데이터전압은 센싱 대상 표시라인의 휘도를 센싱 직전의 화상 표시 레벨로 원복시키기 위해 인가되는 데이터전압으로서, 센싱 직전의 화상 표시 구간(DP)에서 센싱 대상 표시라인에 인가된 화상 표시용 데이터전압과 동일한 전압 레벨로 선택된다.The sensing data voltage indicates a data voltage applied to the gate electrode of the driving TFT to turn on the driving TFT of each pixel of the display target display line. The black display data voltage indicates a data voltage applied to the gate electrode of the drive TFT to turn off the drive TFT of each pixel of the display target display line. The data voltage for luminance compensation is a data voltage applied in order to convert the luminance of the display object display line to the image display level immediately before sensing, The voltage level is selected to be equal to the voltage.

타이밍 콘트롤러(11)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 메인클럭신호(MCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 소스 드라이브 IC(12), 게이트 구동회로(13), 및 센싱 회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(11)는 소스 드라이브 IC(12)로부터 공급되는 센싱 데이터(SD)를 바탕으로 픽셀의 구동 특성 변화를 보상하기 위해 화상 표시 구간(DP) 동안 표시라인들(L#1~L#n)에 인가될 화상 표시용 디지털 데이터를 변조함과 아울러, 센싱 대상 표시라인과 다른 표시라인 간의 휘도 편차를 보상하기 위해 수직 블랭크 기간(VB) 동안 센싱 대상 표시라인에 인가될 휘도 보상용 디지털 데이터를 변조한다. 센싱 데이터는 ADC를 통해 출력된 디지털 데이터로서 픽셀의 구동 특성 센싱 결과이다. 화상 표시용 디지털 데이터는 소스 드라이브 IC(12)에서 화상 표시용 데이터전압으로 변환되는 데이터를 지시하고, 휘도 보상용 디지털 데이터는 소스 드라이브 IC(12)에서 휘도 보상용 데이터전압으로 변화는 데이터를 지시한다.The timing controller 11 controls the timing of the source drive IC 12, gate 13, and gate 14 based on timing signals such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a main clock signal MCLK, and a data enable signal DE. A driving circuit 13, and a timing control signal for controlling the operation timing of the sensing circuit. The timing controller 11 controls the display lines L # 1 to L # n (n) during the image display period DP to compensate for the change in driving characteristics of the pixels based on the sensing data SD supplied from the source drive IC 12. [ ) And digital data for luminance compensation to be applied to the display object display line during the vertical blank period (VB) in order to compensate for the luminance deviation between the display object line and the other display line Modulate. The sensing data is the result of sensing the driving characteristic of the pixel as digital data output through the ADC. The digital data for image display indicates data to be converted into the image display data voltage in the source drive IC 12 and the digital data for luminance compensation is data indicating the change in the data voltage for luminance compensation in the source drive IC 12 do.

도 13은 타이밍 콘트롤러(11), 소스 드라이브 IC(12) 및 픽셀(P) 간 접속 구조를 보여준다. 도 13에서, 제1 게이트펄스(SCAN)는 화상 표시 구간(DP) 동안의 제1 화상 표시용 게이트 펄스를, 비 표시 구간(VB) 동안의 제1 센싱용 게이트 펄스를 포함할 수 있다. 그리고, 제2 게이트펄스(SEN)는 화상 표시 구간(DP) 동안의 제2 화상 표시용 게이트 펄스를, 비 표시 구간(VB) 동안의 제2 센싱용 게이트 펄스를 포함할 수 있다. 13 shows a connection structure between the timing controller 11, the source drive IC 12, and the pixel P. In Fig. 13, the first gate pulse SCAN may include a gate pulse for first image display during the image display period DP and a gate pulse for first sensing during the non-display interval VB. The second gate pulse SEN may include a second gate pulse for image display during the image display period DP and a second gate pulse for sensing during the non-display interval VB.

도 13을 참조하면, 픽셀(P)은 OLED, 구동 TFT(DT), 스토리지 커패시터(Cst), 제1 스위치 TFT(ST), 및 제2 스위치 TFT(ST2)를 포함한다.13, the pixel P includes an OLED, a driving TFT DT, a storage capacitor Cst, a first switch TFT ST, and a second switch TFT ST2.

OLED는 애노드와 캐소드 사이에 배치된 유기 화합물층(HIL, HTL, EML, ETL, EIL)을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. OLED는 애노드와 캐소드 사이에 자신의 문턱 전압 이상의 전압이 인가될 때 발광층(EML)으로 이동하는 정공과 전자에 의해 생성된 여기자로 인하여 발광된다. The OLED includes an organic compound layer (HIL, HTL, EML, ETL, EIL) disposed between the anode and the cathode. The organic compound layer includes a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), and an electron injection layer EIL). ≪ / RTI > The OLED emits light between the anode and the cathode due to the holes moving to the light emitting layer (EML) and the excitons generated by the electrons when a voltage equal to or higher than the threshold voltage of the OLED is applied.

구동 TFT(DT)는 제1 노드(N1)에 접속된 게이트전극, 고전위 전원(EVDD)에 접속된 드레인전극, 및 제2 노드(N2)에 접속된 소스전극을 구비한다. 구동 TFT(DT)는 게이트-소스 간 전위차(Vgs)에 따라 OLED에 흐르는 구동전류(Ioled)를 제어한다. 구동 TFT(DT)는 게이트-소스 간 전위차(Vgs)가 문턱전압(Vth)보다 클 때 턴 온 되며, 게이트-소스 간 전위차(Vgs)가 클수록 구동 TFT(DT)의 소스-드레인 사이에 흐르는 전류(Ids)는 증가한다. 구동 TFT(DT)의 소스전위가 OLED의 문턱전압보다 커지면, 구동 TFT(DT)의 소스-드레인 간 전류(Ids)가 구동 전류(Ioled)로서 OLED를 통해 흐르게 된다. 구동 전류(Ioled)가 커질수록 OLED의 발광량이 커지며, 이를 통해 원하는 계조가 구현되게 된다. The driving TFT DT has a gate electrode connected to the first node N1, a drain electrode connected to the high potential power supply EVDD, and a source electrode connected to the second node N2. The driving TFT DT controls the driving current Ioled flowing in the OLED according to the gate-source potential difference Vgs. The driving TFT DT is turned on when the gate-source potential difference Vgs is larger than the threshold voltage Vth and the current flowing between the source and the drain of the driving TFT DT becomes larger as the gate-source potential difference Vgs becomes larger. (Ids) increases. When the source potential of the driving TFT DT is larger than the threshold voltage of the OLED, the source-drain current Ids of the driving TFT DT flows as the driving current Ioled through the OLED. As the driving current Ioled increases, the amount of emitted light of the OLED increases, thereby achieving a desired gradation.

스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속된다.The storage capacitor Cst is connected between the first node N1 and the second node N2.

제1 스위치 TFT(ST1)는 제1 게이트라인(15A)에 접속된 게이트전극, 데이터라인(14A)에 접속된 드레인전극, 및 제1 노드(N1)에 접속된 소스전극을 구비한다. 제1 스위치 TFT(ST1)는 제1 게이트펄스(SCAN)에 응답하여 스위칭됨으로써, 데이터라인(14A)에 충전된 데이터전압(Vdata)을 제1 노드(N1)에 인가한다.The first switch TFT ST1 has a gate electrode connected to the first gate line 15A, a drain electrode connected to the data line 14A, and a source electrode connected to the first node N1. The first switch TFT (ST1) is switched in response to the first gate pulse (SCAN), thereby applying the data voltage (Vdata) charged in the data line (14A) to the first node (N1).

제2 스위치 TFT(ST2)의 게이트전극은 제2 게이트라인(15B)에 접속되고, 제2 스위치 TFT(ST2)의 드레인전극은 제2 노드(N2)에 접속되며, 제2 스위치 TFT(ST2)의 소스전극은 센싱라인(14B)에 접속된다. 제2 스위치 TFT(ST2)는 제2 게이트펄스(SEN)에 응답하여 스위칭됨으로써, 제2 노드(N2)와 센싱라인(14B)을 전기적으로 연결시킨다. The gate electrode of the second switch TFT ST2 is connected to the second gate line 15B, the drain electrode of the second switch TFT ST2 is connected to the second node N2, Is connected to the sensing line 14B. The second switch TFT (ST2) is switched in response to the second gate pulse SEN, thereby electrically connecting the second node N2 and the sensing line 14B.

소스 드라이브 IC(12)는 데이터라인(14A) 및 센싱라인(14B)을 통해 픽셀(P)에 연결되어 있다. 센싱라인(14B)에는 제2 노드(N2)의 소스전압을 센싱 전압(Vsen)으로 저장하기 위한 센싱 커패시터(Cx)가 형성될 수 있다. 소스 드라이브 IC(12)는 디지털-아날로그 컨버터(DAC), 아날로그-디지털 컨버터(ADC), 초기화 스위치(SW1), 및 샘플링 스위치(SW2) 등을 포함한다.The source driver IC 12 is connected to the pixel P via the data line 14A and the sensing line 14B. A sensing capacitor Cx for storing the source voltage of the second node N2 as the sensing voltage Vsen may be formed in the sensing line 14B. The source drive IC 12 includes a digital-to-analog converter (DAC), an analog-to-digital converter (ADC), an initialization switch SW1 and a sampling switch SW2.

DAC는 디지털 데이터를 입력 받아 구동에 필요한 데이터전압(Vdata) 즉, 화상 표시용 데이터전압, 센싱용 데이터전압, 블랙 표시용 데이터전압, 휘도 보상용 데이터전압을 생성하여 데이터라인(14A)에 출력한다. 초기화 스위치(SW1)는 초기화 제어신호(SPRE)에 응답하여 스위칭됨으로써 기준전압(Vref)을 센싱라인(14B)에 출력한다. 샘플링 스위치(SW2)는 샘플링 제어신호(SSAM)에 응답하여 스위칭됨으로써, 일정 시간 동안 센싱라인(14B)의 센싱 커패시터(Cx)에 저장된 구동 TFT(DT)의 소스전압을 센싱전압(Vsen)으로서 ADC에 공급한다. ADC는 센싱 커패시터(Cx)에 저장된 아날로그 센싱전압을 디지털 값(Vsen)으로 변환하여 타이밍 콘트롤러(11)에 공급한다. 센싱 커패시터(Cx)는 별도의 커패시터로 생성되거나, 기준 라인(14B)에 연결된 기생 용량(parasitic capacitor)로 구현될 수 있다. The DAC receives the digital data and generates a data voltage (Vdata) for driving, that is, a data voltage for image display, a data voltage for sensing, a data voltage for black display, and a data voltage for luminance compensation, and outputs the data voltage to the data line 14A . The initialization switch SW1 is switched in response to the initialization control signal SPRE, thereby outputting the reference voltage Vref to the sensing line 14B. The sampling switch SW2 is switched in response to the sampling control signal SSAM so that the source voltage of the driving TFT DT stored in the sensing capacitor Cx of the sensing line 14B for a predetermined time is used as the sensing voltage Vsen, . The ADC converts the analog sensing voltage stored in the sensing capacitor Cx into a digital value Vsen and supplies it to the timing controller 11. The sensing capacitor Cx may be formed as a separate capacitor or may be implemented as a parasitic capacitor connected to the reference line 14B.

도 14 및 도 15는 픽셀의 휘도 편차를 설명하기 위한 도면들이다. Figs. 14 and 15 are diagrams for explaining the luminance deviation of the pixel. Fig.

도 14에서, 화상 표시 구간(DP)에서 입력 영상 신호의 원 이미지를 구현하기 위한 구동 모드와, 수직 블랭크 기간(VB)에서 구동 TFT의 전기적 특성 변화를 센싱하고 원 이미지와 동일한 휘도 원복 이미지를 구현하기 위한 센싱 모드가 도시되어 있다. 구동 모드에서, 픽셀들(P)은 화상 표시용 초기화기간(①), 화상 표시용 프로그래밍기간(②), 및 화상 표시용 발광기간(③)으로 구동될 수 있다. 센싱 모드에서, 픽셀들(P)은 센싱용 초기화기간(T1), 센싱용 프로그래밍기간(T2), 센싱기간(T3), 샘플링기간(T4), 휘도 보상용 초기화기간(T5), 휘도 보상용 프로그래밍기간(T6), 및 휘도 보상용 발광기간(T7)으로 구동될 수 있다. 14, a driving mode for realizing the original image of the input image signal in the image display period DP and a driving mode for sensing the change in electrical characteristics of the driving TFT in the vertical blank period VB and implementing the luminance original image A sensing mode is shown. In the driving mode, the pixels P can be driven in the image display initialization period (1), the image display programming period (2), and the image display light emission period (3). In the sensing mode, the pixels P are driven for the initialization period T1 for sensing, the programming period T2 for sensing, the sensing period T3, the sampling period T4, the initialization period T5 for luminance compensation, The programming period T6, and the luminance compensation light emission period T7.

화상 표시용 초기화기간(①)과 화상 표시용 프로그래밍기간(②)에 대응되는 화상 표시용 게이트펄스(SCAN(D),SEN(D))는 휘도 보상용 초기화기간(T5)과 휘도 보상용 프로그래밍기간(T6)에 대응되는 휘도 보상용 게이트펄스(SCAN(S),SEN(S))와 비교하여 그 펄스 형태가 다르다. 이 차이는 도 15와 같이 픽섹들(P)의 충전양 편차를 초래한다. 휘도 보상용 프로그래밍기간(T6)을 화상 표시용 프로그래밍기간(②)과 동일하게 설정하더라도, 제1 휘도 보상용 게이트펄스(SCAN(S))는 제1 화상 표시용 게이트펄스(SCAN(D))에 비해 포화(saturation) 구간이 넓으므로, 휘도 보상용 프로그래밍기간(T6) 동안 구동 TFT의 게이트전극에 충전되는 휘도 보상용 데이터전압(Vdata_RCV)의 충전량(C1)은 화상 표시용 프로그래밍기간(②) 동안 구동 TFT의 게이트전극에 충전되는 화상 표시용 데이터전압(Vdata_NDR)의 충전량(C2)에 비해 커질 수 있다. 따라서, 도 16에 도시된 바와 같이 상대적으로 충전량이 큰 휘도 보상용 데이터전압(Vdata_RCV)이 픽셀(P)이 공급될 때, 휘도가 높아질 수 있다. The image display gate pulses SCAN (D) and SEN (D) corresponding to the image display initialization period (1) and the image display programming period (2) are supplied to the luminance compensation initialization period T5, Compared to the luminance compensation gate pulses SCAN (S) and SEN (S) corresponding to the period T6, the pulse shapes thereof are different. This difference causes a variation in the charge amount of the pixels P as shown in FIG. The first luminance compensation gate pulse SCAN (S) is shifted to the first image display gate pulse SCAN (D) even if the luminance compensation programming period T6 is set equal to the image display programming period The charged amount C1 of the data voltage Vdata_RCV for luminance compensation to be charged in the gate electrode of the driving TFT during the luminance compensation programming period T6 is larger than the charged amount C1 of the data voltage Vdata_RCV during the luminance compensation programming period T6, (Vdata_NDR) charged in the gate electrode of the driving TFT during a period of time t1. Therefore, as shown in Fig. 16, when the pixel P is supplied with the luminance compensation data voltage Vdata_RCV having a relatively large charge amount, the luminance can be increased.

이렇게 원복 이미지와 화상 이미지 간에 휘도가 달라지면, 동일 화상 프레임 동안, RT 센싱이 진행되는 센싱 대상 표시라인과 RT 센싱되지 않는 비 센싱 대상 표시라인들 간에 휘도 편차가 발생된다. 휘도 편차는 센싱 대상 표시라인의 표시 위치에 따라 그 정도가 달라진다. 상기 센싱 대상 표시라인이 원복 이미지의 표시듀티가 점점 길어지는 표시패널의 하단부에 가깝게 위치할수록 상기 휘도 편차의 정도는 커진다.When the luminance is different between the original image and the image image, a luminance deviation occurs between the sensing target display line where RT sensing is performed and the non-sensing target display lines that are not RT-sensed during the same image frame. The degree of luminance deviation varies depending on the display position of the display target line to be sensed. As the sensing target display line is positioned closer to the lower end of the display panel where the display duty of the original image is getting longer, the degree of the luminance deviation becomes larger.

본 발명은 센싱 대상 표시라인과 비 센싱 대상 표시라인 간의 휘도 편차를 최소화하기 위해, 도 17과 같이 화상 표시용 데이터전압을 충전하기 위한 화상 표시용 게이트펄스와 휘도 보상용 데이터전압을 충전하기 위한 휘도 보상용 게이트펄스를 동일한 형태로 공급하는 방법을 제안한다.In order to minimize the luminance deviation between the sensing target display line and the non-sensing target display line, the present invention is characterized in that, as shown in Fig. 17, the luminance for charging the image display gate pulse for charging the image display data voltage and the luminance compensation data voltage A method of supplying the compensation gate pulse in the same form is proposed.

도 17을 참조하면, 휘도 보상용 초기화기간(T5)과 휘도 보상용 프로그래밍기간(T6)에 대응되는 휘도 보상용 게이트펄스(SCAN(S),SEN(S))는, 화상 표시용 초기화기간(①)과 화상 표시용 프로그래밍기간(②)에 대응되는 화상 표시용 게이트펄스(SCAN(D),SEN(D))와 비교하여 그 펄스 형태가 유사하다. 17, the luminance compensation gate pulses SCAN (S), SEN (S)) corresponding to the initialization period T5 for luminance compensation and the programming period T6 for luminance compensation are supplied to the image display initializing period (D), SEN (D)) corresponding to the image display programming period (2) and the image display gate pulse SCAN (D), SEN

제1 휘도 보상용 게이트펄스(SCAN(S))의 세츄레이션 유지폭은 제1 화상 표시용 게이트펄스(SCAN(D))의 그것과 동일하게 됨으로, 휘도 보상용 프로그래밍기간(T6) 동안 구동 TFT의 게이트전극에 충전되는 휘도 보상용 데이터전압(Vdata_RCV)의 충전량(C1)은 화상 표시용 프로그래밍기간(②) 동안 구동 TFT의 게이트전극에 충전되는 화상 표시용 데이터전압(Vdata_NDR)의 충전량(C2)과 동일하게 된다. 따라서, 도 18과 같이 휘도 보상용 데이터전압(Vdata_RCV)에 의한 원복 이미지는, 화상 표시용 데이터전압(Vdata_NDR)에 의한 화상 이미지와 동일한 휘도를 구현할 수 있다. 그 결과, 동일 화상 프레임 동안, 센싱 대상 표시라인과 비 센싱 대상 표시라인들 간에 휘도 편차가 감소된다. The saturation holding width of the first luminance compensating gate pulse SCAN (S) becomes equal to that of the first image displaying gate pulse SCAN (D), so that during the luminance compensating programming period T6, The charged amount C1 of the data voltage Vdata_RCV for luminance compensation to be charged in the gate electrode of the driving TFT is equal to the charged amount C2 of the image display data voltage Vdata_NDR charged in the gate electrode of the driving TFT during the image display programming period . Therefore, as shown in Fig. 18, the original image by the luminance compensation data voltage (Vdata_RCV) can realize the same luminance as the image image by the image display data voltage (Vdata_NDR). As a result, during the same image frame, the luminance deviation is reduced between the sensing target display line and the non-sensing target display lines.

도 14 및 도 17을 결부하여, 구동 모드와 센싱 모드 각각에서 동작을 픽셀(P)의 동작을 상세히 설명하면 다음과 같다.14 and 17, the operation of the pixel P in the driving mode and the sensing mode will be described in detail as follows.

도 14 및 도 17을 참조하면, 픽셀(P)은 구동 모드에서 화상 표시용 초기화기간(①), 화상 표시용 프로그래밍기간(②), 및 화상 표시용 발광기간(③)으로 나누어 구동된다. 14 and 17, the pixel P is driven in an image display initialization period (1), an image display programming period (2), and an image display light emission period (3) in a drive mode.

화상 표시용 초기화기간(①)에서, 오프 레벨의 제1 화상 표시용 게이트펄스(SCAN(D))에 따라 제1 스위치 TFT(ST1)가 턴 오프 되고, 온 레벨의 제2 화상 표시용 게이트펄스(SEN(D))에 따라 제2 스위치 TFT(ST2)가 턴 온 됨으로써, 구동 TFT(DT)의 소스전위는 미리 설정된 기준전압(Vref)으로 초기화된다.The first switch TFT ST1 is turned off in accordance with the off-level first gate line SCAN (D) for image display in the initialization period for image display (1) The second switch TFT ST2 is turned on in accordance with the scan signal SEN (D), whereby the source potential of the drive TFT DT is initialized to the preset reference voltage Vref.

화상 표시용 프로그래밍기간(②)에서, 온 레벨의 제1 및 제2 화상 표시용 게이트펄스(SCAN(D),SEN(D))에 따라 제1 및 제2 스위치 TFT(ST1,ST2)가 턴 온 됨으로써, 구동 TFT(DT)의 소스전위가 상기 초기화된 상태에서 구동 TFT(DT)의 게이트전극에 화상 표시용 데이터전압(Vdata_NDR)이 인가되고 구동 TFT(DT)가 턴 온 된다. The first and second switch TFTs ST1 and ST2 are turned on in accordance with the first and second image display gate pulses SCAN (D) and SEN (D) at the ON level in the image display programming period (2) The image display data voltage Vdata_NDR is applied to the gate electrode of the driving TFT DT and the driving TFT DT is turned on in a state in which the source potential of the driving TFT DT is initialized.

화상 표시용 발광기간(③)에서, 오프 레벨의 제1 및 제2 화상 표시용 게이트펄스(SCAN(D),SEN(D))에 따라 제1 및 제2 스위치 TFT(ST1,ST2)는 턴 오프 된다. 이때 스토리지 커패시터(Cst)에는 화상 표시용 프로그래밍기간(②)에서 프로그래밍 된 구동 TFT(DT)의 게이트-소스 간 전압이 저장되어 있다. 스토리지 커패시터(Cst)에 유지되는 구동 TFT(DT)의 게이트-소스 간 전위차에 의해, 구동 TFT(DT)에는 화상 표시용 구동전류가 흐르며, 이러한 구동전류가 OLED를 발광시켜 원 화상 이미지를 표시하게 된다.In the image display light emission period (3), the first and second switch TFTs (ST1, ST2) turn on according to the off-level first and second image display gate pulses SCAN (D), SEN Off. At this time, the gate-source voltage of the driving TFT DT programmed in the image display programming period (2) is stored in the storage capacitor Cst. The drive current for image display flows in the drive TFT DT due to the potential difference between the gate and the source of the drive TFT DT held in the storage capacitor Cst and this drive current causes the OLED to emit light to display the original image do.

픽셀(P)은 센싱 모드에서 센싱용 초기화기간(T1), 센싱용 프로그래밍기간(T2), 센싱기간(T3), 샘플링기간(T4), 휘도 보상용 초기화기간(T5), 휘도 보상용 프로그래밍기간(T6), 및 휘도 보상용 발광기간(T7)으로 나누어 구동된다. The pixel P includes a sensing initialization period T1 for sensing, a programming period T2 for sensing, a sensing period T3, a sampling period T4, an initialization period T5 for luminance compensation, A light emission period T6, and a luminance compensation light emission period T7.

센싱용 초기화기간(T1)에서, 오프 레벨의 제1 센싱용 게이트펄스(SCAN(S))에 따라 제1 스위치 TFT(ST1)가 턴 오프 되고, 온 레벨의 제2 센싱용 게이트펄스(SEN(S))에 따라 제2 스위치 TFT(ST2)가 턴 온 됨으로써, 구동 TFT(DT)의 소스전위는 미리 설정된 제1 기준전압(Vref)으로 1차 초기화된다. 여기서, 제1 기준전압(Vref)은 센싱의 정확도를 높이기 위해, 화상 표시용 초기화기간(①)에서 인가되는 기준전압(Vref)보다 낮은 전압으로 선택될 수 있다. 예컨대, 화상 표시용 초기화기간(①)에서 인가되는 기준전압(Vref)이 2~3V일 경우, 제1 기준전압(Vref)은 0V로 선택될 수 있다.The first switch TFT ST1 is turned off in accordance with the off-level first sensing gate pulse SCAN (S) in the sensing initializing period T1 and the second sensing gate pulse SEN ( S), the source potential of the driving TFT DT is firstly initialized to the first reference voltage Vref set in advance by turning on the second switch TFT (ST2). Here, the first reference voltage Vref may be selected to be lower than the reference voltage Vref applied in the image display initialization period (1) in order to increase the accuracy of the sensing. For example, when the reference voltage Vref applied in the image display initialization period (1) is 2 to 3 V, the first reference voltage Vref may be selected to be 0 V. [

센싱용 프로그래밍기간(T2)에서, 온 레벨의 제1 및 제2 센싱용 게이트펄스(SCAN(S),SEN(S))에 따라 제1 및 제2 스위치 TFT(ST1,ST2)가 턴 온 됨으로써, 구동 TFT(DT)의 소스전위가 상기 1차 초기화된 상태에서 구동 TFT(DT)의 게이트전극에 센싱용 데이터전압(Vdata_SDR)이 인가되고 구동 TFT(DT)가 턴 온 상태로 세팅된다.The first and second switch TFTs ST1 and ST2 are turned on in accordance with the first and second sensing gate pulses SCAN (S) and SEN (S) at the on level in the sensing programming period T2 , The sensing data voltage Vdata_SDR is applied to the gate electrode of the driving TFT DT while the source potential of the driving TFT DT is firstly initialized and the driving TFT DT is set to the turn-on state.

센싱기간(T3)에서, 오프 레벨의 제1 센싱용 게이트펄스(SCAN(S))에 따라 제1 스위치 TFT(ST1)가 턴 오프 되고, 온 레벨의 제2 센싱용 게이트펄스(SEN(S))에 따라 제2 스위치 TFT(ST2)가 턴 온 됨으로써, 구동 TFT(DT)에는 소스-드레인 간 전류가 흐르고, 이 전류에 의해 상승되는 구동 TFT의 소스전압이 센싱 및 저장된다.The first switch TFT ST1 is turned off in accordance with the off-level first sensing gate pulse SCAN (S) in the sensing period T3, and the second sensing gate pulse SEN (S) The second switch TFT ST2 is turned on so that the source-drain current flows through the drive TFT DT, and the source voltage of the drive TFT which is raised by this current is sensed and stored.

샘플링기간(T4)에서, 온 레벨의 제1 및 제2 센싱용 게이트펄스(SCAN(S),SEN(S))에 따라 제1 및 제2 스위치 TFT(ST1,ST2)가 턴 온 됨으로써, 상기 센싱된 소스전압이 샘플링되어 구동 TFT(DT)의 전기적 특성 변화로서 검출된다. 샘플링기간(T4) 동안, 구동 TFT(DT)의 게이트전극에는 구동 TFT(DT)를 턴 오프 시킬 수 있는 블랙 표시용 데이터전압이 인가되어, 샘플링이 진행되는 동안 불필요한 OLED 발광을 방지할 수 있다.In the sampling period T4, the first and second switch TFTs ST1 and ST2 are turned on in accordance with the first and second sensing gate pulses SCAN (S) and SEN (S) The sensed source voltage is sampled and detected as a change in electrical characteristics of the driving TFT DT. During the sampling period T4, a black display data voltage capable of turning off the driving TFT DT is applied to the gate electrode of the driving TFT DT, thereby preventing unnecessary OLED emission during sampling.

휘도 보상용 데이터전압을 충전하기 위한 소정 기간에서, 센싱용 게이트펄스가 화상 표시용 게이트펄스와 동일한 형태로 공급되도록, 휘도 보상용 초기화기간(T5) 동안 제1 센싱용 게이트펄스(SCAN(S))는 오프 레벨로 유지되고, 제2 센싱용 게이트펄스(SEN(S))는 오프 레벨로 유지된 후 온 레벨로 변한다.The first sensing gate pulse SCAN (S) is supplied during the initialization period T5 for luminance compensation so that the sensing gate pulse is supplied in the same form as the image display gate pulse in a predetermined period for charging the data voltage for luminance compensation. Is maintained at the OFF level, and the second sensing gate pulse SEN (S) is maintained at the OFF level and then changed to the ON level.

휘도 보상용 초기화기간(T5)에서, 오프 레벨의 제1 센싱용 게이트펄스(SCAN(S))에 따라 제1 스위치 TFT(ST1)가 턴 오프 되고, 온 레벨의 제2 센싱용 게이트펄스(SEN(S))에 따라 제2 스위치 TFT(ST2)가 턴 온 됨으로써, 구동 TFT(DT)의 소스전위는 제2 기준전압(Vref)으로 2차 초기화된다. 여기서, 제2 기준전압(Vref)은 화상 표시용 초기화기간(①)에서 인가되는 기준전압(Vref)과 동일한 전압 레벨 즉, 2~3V으로 선택될 수 있다. 이는 상기 초기화기간들(①,T5)에서 구동 TFT(DT)의 소스전위를 동일하게 맞추기 위함이다.The first switch TFT ST1 is turned off in accordance with the off-level first sensing gate pulse SCAN (S) in the initialization period T5 for luminance compensation, and the second sensing gate pulse SEN (S), the source potential of the drive TFT DT is secondarily initialized to the second reference voltage Vref by turning on the second switch TFT (ST2). Here, the second reference voltage Vref may be selected to be the same voltage level as the reference voltage Vref applied in the image display initialization period (1), that is, 2 to 3V. This is to match the source potential of the driving TFT DT equally in the initialization periods (1, T5).

휘도 보상용 프로그래밍기간(T6)에서, 온 레벨의 제1 및 제2 센싱용 게이트펄스(SCAN(S),SEN(S))에 따라 제1 및 제2 스위치 TFT(ST1,ST2)가 턴 온 됨으로써, 구동 TFT(DT)의 소스전위가 상기 2차 초기화된 상태에서 구동 TFT(DT)의 게이트전극에는 휘도 보상용 데이터전압(Vdata_RCV)이 인가된다.을 인가하여 상기 구동 TFT를 턴 온되고 구동 TFT(DT)가 턴 온 된다. The first and second switch TFTs ST1 and ST2 are turned on in accordance with the first and second sensing gate pulses SCAN (S) and SEN (S) at the on level in the luminance compensation programming period T6 The data voltage Vdata_RCV for luminance compensation is applied to the gate electrode of the driving TFT DT in a state in which the source potential of the driving TFT DT is secondarily initialized. The TFT DT is turned on.

휘도 보상용 발광기간(T7)에서, 오프 레벨의 제1 및 제2 화상 표시용 게이트펄스(SCAN(S),SEN(S))에 따라 제1 및 제2 스위치 TFT(ST1,ST2)는 턴 오프 된다. 이때 스토리지 커패시터(Cst)에는 휘도 보상용 프로그래밍기간(T6)에서 프로그래밍 된 구동 TFT(DT)의 게이트-소스 간 전압이 저장되어 있다. 스토리지 커패시터(Cst)에 유지되는 구동 TFT(DT)의 게이트-소스 간 전위차에 의해, 구동 TFT(DT)에는 휘도 보상용 구동전류가 흐르며, 이러한 구동전류가 OLED를 발광시켜 휘도 원복 이미지를 표시하게 된다.The first and second switch TFTs ST1 and ST2 are turned off according to the off-level first and second image display gate pulses SCAN (S) and SEN (S) in the luminance compensation light emission period T7 Off. At this time, the gate-source voltage of the driving TFT DT programmed in the luminance compensation programming period T6 is stored in the storage capacitor Cst. A driving current for luminance compensation flows in the driving TFT DT due to the potential difference between the gate and the source of the driving TFT DT held in the storage capacitor Cst and this driving current causes the OLED to emit light to display the luminance original image do.

본 발명은 도 19와 같이 센싱 대상 표시라인과 다른 표시라인 간의 휘도 편차를 보상하기 위해 타이밍 콘트롤러(11)에서 수직 블랭크 기간(VB) 동안 센싱 대상 표시라인에 인가될 휘도 보상용 디지털 데이터를 변조하여 블랙 이미지로 인한 휘도 감소를 보상한다. 19, the timing controller 11 modulates luminance-compensating digital data to be applied to a display object display line during the vertical blank period VB to compensate for the luminance deviation between the display-object display line and another display line Thereby compensating for the luminance reduction due to the black image.

도 19 및 도 20을 참조하면, 타이밍 콘트롤러(11)는 1 프레임 기간의 화상 표시 구간(DP) 내에서 원 화상을 표시하기 위하여 모든 표시라인들의 픽셀들(P)에 입력 영상의 데이터를 기입한다(S10). 타이밍 콘트롤러(11)는 화상 표시 구동이 완료되고 프레임 기간의 수직 블랭크 기간(VB)이 시작될 때(S20), RT 센싱을 시작한다(S30).19 and 20, the timing controller 11 writes the data of the input image into the pixels P of all the display lines in order to display the original image within the image display period DP of one frame period (S10). The timing controller 11 starts the RT sensing when the image display driving is completed and the vertical blank period VB of the frame period starts (S20) (S30).

타이밍 콘트롤러(11)는 프레임 기간을 카운트하여 현재 프레임 기간이 몇 번째 프레임 기간인지를 판단하고, 이 판단 결과에 따라 현재 프레임 기간의 블랭크 기간(VB)에 RT 센싱할 센싱 대상 표시라인을 판정한다.(S40)The timing controller 11 determines the number of frame periods of the current frame period by counting the frame periods, and judges the sensing target display line to be RT-sensed in the blank period (VB) of the current frame period according to the determination result. (S40)

타이밍 콘트롤러(11)는 블랙 이미지로 인한 휘도 감소를 보상하기 위한 보상값을 도출하되, 센싱 대상 표시라인의 위치에 맞는 보상값을 도출한다. 이를 위해, 타이밍 콘트롤러(11)는 위치별 보상값이 미리 저장된 룩업 테이블(Look-up table)의 보상값을 조회하거나 또는, 위치별 보상값을 함수식으로부터 직접 얻을 수 있다.(S50) The timing controller 11 derives a compensation value for compensating the luminance reduction due to the black image, and derives a compensation value for the position of the sensing target display line. To this end, the timing controller 11 may inquire the compensation value of the look-up table in which the position-specific compensation value is stored in advance, or directly obtain the compensation value for each position from the function formula.

타이밍 콘트롤러(11)는 보상값을 기초로 보상된 휘도 보상용 데이터를 출력함으로써, 센싱 대상 표시라인과 비 센싱 대상 표시라인 간의 휘도 차이를 더욱 줄일 수 있다.The timing controller 11 outputs compensated luminance compensation data based on the compensation value, thereby further reducing the luminance difference between the sensing subject display line and the non-sensing subject display line.

보상값은 센싱 대상 표시라인의 위치에 따라 달라질 수 있다. 예를 들어, 보상값은, 도 21과 같이 데이터 기입 순서가 가장 빠른 표시패널의 제1 표시라인(#1)으로부터 데이터 기입 순서가 가장 늦은 마지막 표시라인(#1080)으로 갈수록 점점 작은 값으로 설정될 수 있다. The compensation value may vary depending on the position of the display target line to be sensed. For example, the compensation value is set to a gradually smaller value as it goes from the first display line (# 1) of the display panel with the fastest data writing order to the last display line (# 1080) with the latest data writing order as shown in FIG. .

도 22 및 도 23을 본 발명의 다른 실시예에 따른 OLED 표시장치를 보여 준다. 22 and 23 show an OLED display device according to another embodiment of the present invention.

도 22 및 도 23을 참조하면, 본 발명의 OLED 표시장치는 표시패널(10), 타이밍 콘트롤러(11), 데이터 구동회로, 게이트 구동회로(13), 및 메모리(16)를 구비한다. 데이터 구동회로는 하나 이상의 소스 드라이브 IC(12)를 포함한다. 22 and 23, the OLED display device of the present invention includes a display panel 10, a timing controller 11, a data driving circuit, a gate driving circuit 13, and a memory 16. The data drive circuit includes one or more source drive ICs (12).

표시패널(10)에는 다수의 데이터라인(14A) 및 센싱라인(14B)과, 게이트라인들(15)이 교차되고, 이 교차영역마다 픽셀들(P)이 매트릭스 형태로 배치된다. A plurality of data lines 14A, a sensing line 14B and gate lines 15 are crossed on the display panel 10 and pixels P are arranged in a matrix form for each of the intersection areas.

각 픽셀(P)은 데이터라인들(14A) 중 어느 하나에, 센싱라인들(14B) 중 어느 하나에, 그리고 게이트라인들(15) 중 어느 하나에 접속된다. 각 픽셀(P)은 게이트라인(15)을 통해 입력되는 게이트펄스에 응답하여, 데이터라인(14A)과 전기적으로 연결되어 데이터라인(14A)으로부터 데이터전압을 입력받고, 센싱라인(14B)을 통해 센싱신호를 출력한다.Each pixel P is connected to any one of the data lines 14A, to one of the sensing lines 14B, and to one of the gate lines 15. Each pixel P is electrically connected to the data line 14A in response to the gate pulse input through the gate line 15 to receive the data voltage from the data line 14A and to receive the data voltage via the sensing line 14B And outputs a sensing signal.

픽셀(P) 각각은 도시하지 않은 전원생성부로부터 고전위 구동전압(EVDD)과 저전위 구동전압(EVSS)을 공급받는다. 본 발명의 픽셀(P)은 외부 보상을 위해 OLED, 구동 TFT, 제1 및 제2 스위치 TFT, 및 스토리지 커패시터를 포함할 수 있다. 픽셀(P)을 구성하는 TFT들은 p 타입으로 구현되거나 또는, n 타입으로 구현될 수 있다. 또한, 픽셀(P)을 구성하는 TFT들의 반도체층은, 아몰포스 실리콘 또는, 폴리 실리콘 또는, 산화물을 포함할 수 있다.Each of the pixels P is supplied with a high potential drive voltage EVDD and a low potential drive voltage EVSS from a power supply not shown. The pixel P of the present invention may include an OLED, a driver TFT, first and second switch TFTs, and a storage capacitor for external compensation. The TFTs constituting the pixel P may be implemented as a p-type or an n-type. In addition, the semiconductor layer of the TFTs constituting the pixel P may include amorphous silicon, polysilicon, or an oxide.

픽셀(P) 각각은 화상 구현을 위한 구동 모드와, 픽셀(P)의 구동 특성을 센싱하기 위한 센싱 모드로 동작한다. 센싱 모드는 파워 온 시퀀스 동안 구동 모드에 앞서 소정 시간 동안 수행되거나 또는, 구동 모드 내에서 수직 블랭크 기간(VB)에 수행될 수 있다.Each of the pixels P operates in a driving mode for image implementation and a sensing mode for sensing the driving characteristic of the pixel P. [ The sensing mode may be performed for a predetermined time prior to the driving mode during the power-on sequence, or may be performed in the vertical blanking period (VB) within the driving mode.

소스 드라이브 IC(12)는 데이터라인(14A)에 연결된 DAC와, 센싱라인(14B)에 연결된 센싱 유닛 및 ADC를 포함할 수 있다. DAC는 구동 모드에서 타이밍 콘트롤러(11)의 제어 하에 입력 영상의 데이터(RGB)를 데이터전압으로 변환하여 데이터라인들(14A)에 공급한다. DAC는 센싱 모드에서 타이밍 콘트롤러(11)의 제어 하에 센싱용 데이터전압을 생성하여 데이터라인들(14A)에 공급한다. The source drive IC 12 may include a DAC coupled to the data line 14A and a sensing unit and ADC coupled to the sensing line 14B. The DAC converts data (RGB) of the input image into data voltages under the control of the timing controller 11 in a driving mode and supplies the data voltages to the data lines 14A. The DAC generates a data voltage for sensing under the control of the timing controller 11 in the sensing mode and supplies it to the data lines 14A.

센싱 유닛은 센싱라인(14B)을 통해 입력되는 전류 적분기(CI)와 전류 적분기(CI)의 출력을 샘플링 및 홀딩하는 샘플링 회로(SH)를 포함한다. 소스 드라이브 IC(12)의 ADC는 샘플링 회로(SH)들의 출력을 순차적으로 디지털 데이터로 변환하여 센싱 데이터(SD)로서 타이밍 콘트롤러(11)로 전송한다. The sensing unit includes a current integrator (CI) input through a sensing line (14B) and a sampling circuit (SH) for sampling and holding outputs of the current integrator (CI). The ADC of the source drive IC 12 sequentially converts the outputs of the sampling circuits SH into digital data and transmits them to the timing controller 11 as sensing data SD.

게이트 구동회로(13)는 타이밍 콘트롤러(11)의 제어 하에 구동 모드에서 화상 표시용 게이트펄스를 생성하고, 그 게이트펄스를 시프트(shift)한다. 게이트 구동회로(13)는 센싱 모드에서 센싱용 게이트펄스를 생성하고, 그 게이트펄스를 시프트한다. 센싱용 게이트펄스는 화상 표시용 게이트펄스에 비해 온 펄스 구간이 넓을 수 있다. 센싱용 게이트펄스의 온 펄스 구간은 1 라인 센싱 온 타임 내에, 한 개(도 26), 또는 다수개(도 28) 포함될 수 있다. 여기서, 1 라인 센싱 온 타임이란 1 수평라인의 픽셀들을 동시에 센싱하는 데 필요한 시간이다. The gate drive circuit 13 generates an image display gate pulse in the drive mode under the control of the timing controller 11, and shifts the gate pulse. The gate drive circuit 13 generates a sensing gate pulse in the sensing mode, and shifts the gate pulse. The sensing gate pulse may have a larger on-pulse interval than the gate pulse for image display. The on-pulse section of the sensing gate pulse may be included in one line sensing on-time (FIG. 26) or a plurality of lines (FIG. 28). Here, the 1-line sensing on-time is a time required for simultaneously sensing the pixels of one horizontal line.

타이밍 콘트롤러(11)는 입력 영상 신호와 동기되는 타이밍 신호들(Vsync, Hsync, MCLK, DE) 에 기초하여 소스 드라이브 IC(12), 게이트 구동회로(13) 및 센싱회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호를 생성한다. 타이밍 콘트롤러(11)는 구동 모드와 센싱 모드를 구분하고, 각 구동에 맞게 소스 드라이브 IC(12), 게이트 구동회로(13) 및 센싱회로를 제어한다. The timing controller 11 is a circuit for controlling the operation timings of the source drive IC 12, the gate drive circuit 13 and the sensing circuit based on the timing signals (Vsync, Hsync, MCLK, DE) And generates a timing control signal. The timing controller 11 distinguishes between the drive mode and the sensing mode, and controls the source drive IC 12, the gate drive circuit 13 and the sensing circuit in accordance with each drive.

타이밍 콘트롤러(11)는 센싱 모드시 센싱용 데이터전압에 대응되는 디지털 데이터를 소스 드라이브 IC(12)에 전송할 수 있다. 타이밍 콘트롤러(11)는 센싱 모드시 소스 드라이브 IC(12)로부터 전송되는 센싱 데이터(SD)를 미리 설정된 보상 알고리즘에 적용하여, 문턱전압 편차(ㅿVth)와 이동도 편차(ㅿK)를 도출한 후 그 편차들을 보상할 수 있는 보상 데이터를 메모리(16)에 저장한다. 타이밍 콘트롤러(11)는 구동 모드에서 메모리(16)에 저장된 보상 데이터를 이용하여 입력 영상의 디지털 비디오 데이터(RGB)를 변조한 후 소스 드라이브 IC(12)에 전송한다.The timing controller 11 can transmit the digital data corresponding to the sensing data voltage to the source drive IC 12 in the sensing mode. The timing controller 11 applies the sensing data SD transmitted from the source drive IC 12 in the sensing mode to a predetermined compensation algorithm to calculate the threshold voltage deviation Vth and the mobility deviation K And stores the compensation data in the memory 16 that can compensate for those deviations. The timing controller 11 modulates the digital video data RGB of the input image using the compensation data stored in the memory 16 in the drive mode, and transmits the digital video data RGB to the source drive IC 12.

도 24는 도 23에 도시된 픽셀과 센싱 유닛의 접속 구조를 보여주는 도면이다. 도 25는 센싱용 게이트펄스(SCAN)의 온 펄스 구간으로 정의되는 1 라인 센싱 온 타임 내에서, 픽셀들 각각에 대한 1회 센싱 파형을 보여 준다. 24 is a view showing a connection structure of the pixel and the sensing unit shown in Fig. 25 shows one sensing waveform for each of the pixels within one line sensing on time defined by the ON pulse interval of the sensing gate pulse SCAN.

도 24를 참조하면, 픽셀(P)은 OLED, 구동 TFT (DT), 스토리지 커패시터(Cst), 제1 스위치 TFT(ST1), 및 제2 스위치 TFT(ST2) 등을 포함한다. Referring to Fig. 24, the pixel P includes an OLED, a driver TFT DT, a storage capacitor Cst, a first switch TFT ST1, and a second switch TFT ST2.

전류 적분기(CI)는 센싱 라인(14B)에 연결되어 센싱 라인(14B)으로부터 구동 TFT의 소스-드레인 간 전류(Ids)를 입력받는 반전 입력단자(-), 기준전압(Vpre)을 입력받는 비 반전 입력단자(+), 적분값(Vsen)을 출력하는 출력 단자를 포함한 연산 증폭기(AMP)와, 연산 증폭기(AMP)의 반전 입력단자(-)와 출력 단자 사이에 접속된 적분 커패시터(Cfb)와, 적분 커패시터(Cfb)의 양단에 접속된 제1 스위치(SW1)를 포함한다. The current integrator CI is connected to the sensing line 14B and has an inverting input terminal (-) receiving the source-drain current Ids of the driving TFT from the sensing line 14B, a non- An operational amplifier AMP including an inverting input terminal (+) and an output terminal for outputting an integral value (Vsen), an integrating capacitor Cfb connected between the inverting input terminal (-) and the output terminal of the operational amplifier AMP, And a first switch SW1 connected to both ends of the integrating capacitor Cfb.

샘플링 회로(SH)는 샘플링 신호(SAM) 신호에 따라 스위칭되는 제2 스위치(SW2), 홀딩 신호(HOLD) 신호에 따라 스위칭되는 제3 스위치(SW3), 및 제2 스위치(SW2)와 제3 스위치(SW3) 사이에 일단이 접속되고 타단이 기저전압원(GND)에 접속된 홀딩 커패시터(Holding capacitor, Ch)를 포함한다. The sampling circuit SH includes a second switch SW2 switched in accordance with the sampling signal SAM signal, a third switch SW3 switched in accordance with the holding signal HOLD signal, And a holding capacitor (Ch) having one end connected between the switch (SW3) and the other end connected to the ground voltage source (GND).

도 25를 참조하면, 센싱 모드는 초기화 기간(Tinit), 센싱 기간(Tsen), 및 샘플링 기간(Tsam)으로 나뉘어진다. Referring to FIG. 25, the sensing mode is divided into an initialization period (Tinit), a sensing period (Tsen), and a sampling period (Tsam).

초기화 기간(Tinit)에서 제1 스위치(SW1)의 턴-온(turn-on)으로 인해 연산 증폭기(AMP)는 이득(gain)이 1인 유닛 게인 버퍼(unit gain buffer)로 동작한다. 초기화 기간(Tinit)에서 연산 증폭기(AMP)의 입력 단자들(+, -)과 출력 단자, 센싱 라인(14B), 및 제2 노드(N2)는 모두 기준전압(Vpre)으로 초기화된다. Due to the turn-on of the first switch SW1 in the initialization period Tinit, the operational amplifier AMP operates as a unit gain buffer having a gain of 1. The input terminals (+, -) and the output terminal of the operational amplifier AMP, the sensing line 14B, and the second node N2 are both initialized to the reference voltage Vpre in the initialization period Tinit.

초기화 기간(Tinit) 중에 소스 드라이브 IC(12)의 DAC를 통해 센싱용 데이터전압(Vdata-SEN)이 제1 노드(N1)에 인가된다. 그에 따라 구동 TFT(DT)에는 제1 노드(N1)와 제2 노드(N2)의 전위차{(Vdata-SEN)-Vpre}에 상응하는 소스-드레인 간 전류(Ids)가 흘러 안정화된다. 초기화 기간(Tinit) 중에 증폭기(AMP)는 계속해서 유닛 게인 버퍼로 동작하므로, 출력 단자의 전위는 기준전압(Vpre)으로 유지된다.The sensing data voltage Vdata-SEN is applied to the first node N1 through the DAC of the source drive IC 12 during the initialization period Tinit. The source-drain current Ids corresponding to the potential difference {(Vdata-SEN) -Vpre} between the first node N1 and the second node N2 flows and stabilizes in the driving TFT DT. During the initialization period Tinit, the amplifier AMP continues to operate as a unit gain buffer, so that the potential of the output terminal is maintained at the reference voltage Vpre.

센싱 기간(Tsen)에서 제1 스위치(SW1)의 턴 오프로 인해 연산 증폭기(AMP)는 전류 적분기(CI)로 동작하여 구동 TFT(DT)에 흐르는 소스-드레인 간 전류(Ids)를 적분한다. 센싱 기간(Tsen)에서 연산 증폭기(AMP)의 반전 입력단자(-)에 유입되는 전류(Ids)에 의해 적분 커패시터(Cfb)의 양단 전위차는 센싱 시간이 경과 할수록, 즉 축적되는 전류값(Ids)가 증가할수록 커진다. Due to the turn-off of the first switch SW1 in the sensing period Tsen, the operational amplifier AMP operates as the current integrator CI and integrates the source-drain current Ids flowing in the driving TFT DT. The potential difference across the integrating capacitor Cfb due to the current Ids flowing into the inverting input terminal (-) of the operational amplifier AMP in the sensing period Tsen becomes larger as the sensing time elapses, that is, As shown in FIG.

연산 증폭기(AMP)의 특성상 반전 입력단자(-) 및 비 반전 입력단자(+)는 가상 접지(Virtual Ground)를 통해 단락(short circuit)되어 서로 간의 전위차가 0이 되므로, 센싱 기간(Tsen)에서 반전 입력단자(-)의 전위는 적분 커패시터(Cfb)의 전위차 증가에 상관없이 기준전압(Vpre)으로 유지된다. 이 때, 적분 커패시터(Cfb)의 양단 전위차에 대응하여 연산 증폭기(AMP)의 출력 단자 전위가 낮아진다. 이러한 원리로 센싱 기간(Tsen)에서 센싱 라인(14B)을 통해 유입되는 전류(Ids)는 적분 커패시터(Cfb)를 통해 전압값인 적분값(Vsen)으로 생성된다. 전류 적분기 출력값(Vout)의 하강 기울기는 센싱 라인(14B)을 통해 유입되는 전류량(Ids)이 클수록 증가하므로 적분값(Vsen)의 크기는 상기 전류량(Ids)이 클수록 오히려 작아진다. 센싱 기간(Tsen)에서 적분값(Vsen)은 제2 스위치(SW2)를 경유하여 홀딩 커패시터(Ch)에 저장된다.Since the inverting input terminal (-) and the non-inverting input terminal (+) are short-circuited through a virtual ground due to the characteristics of the operational amplifier AMP and the potential difference between them becomes zero, The potential of the inverting input terminal (-) is maintained at the reference voltage Vpre irrespective of the increase in the potential difference of the integrating capacitor Cfb. At this time, the potential of the output terminal of the operational amplifier AMP is lowered corresponding to the potential difference across the integrating capacitor Cfb. On the basis of this principle, the current Ids flowing through the sensing line 14B in the sensing period Tsen is generated as the integral value Vsen which is the voltage value through the integrating capacitor Cfb. Since the descending slope of the current integrator output value Vout increases as the current amount Ids flowing through the sensing line 14B increases, the magnitude of the integration value Vsen becomes smaller as the current amount Ids becomes larger. In the sensing period Tsen, the integration value Vsen is stored in the holding capacitor Ch via the second switch SW2.

샘플링 기간(Tsam)에서 제3 스위치(SW3)가 턴 온 되면, 홀딩 커패시터(Ch)에 저장된 적분값(Vsen)이 제3 스위치(SW3)를 경유하여 ADC에 입력된다. 적분값(Vsen)은 ADC에서 디지털 데이터로 변환되어 센싱 데이터(SD)로 변환되어 타이밍 콘트롤러(11)에 전송된다. 센싱 데이터(SD)는 타이밍 콘트롤러(11)에서 구동 TFT의 문턱전압 편차(ㅿVth)와 이동도 편차(ㅿK) 보상을 판단하는 기본 데이터로 활용된다. When the third switch SW3 is turned on in the sampling period Tsam, the integration value Vsen stored in the holding capacitor Ch is input to the ADC via the third switch SW3. The integrated value Vsen is converted into digital data by the ADC, converted into sensing data SD, and transmitted to the timing controller 11. [ The sensing data SD is used as basic data for judging the threshold voltage deviation (Vth) and mobility deviation (K) compensation of the driving TFT in the timing controller 11. [

타이밍 콘트롤러(11)의 메모리에는 적분 커패시터(Cfb)의 커패시턴스, 기준 전압값(Vpre), 센싱 시간값(Tsen)이 미리 디지털 코드로 저장되어 있다. 따라서, 타이밍 콘트롤러(11)는 적분값(Vsen)에 대한 디지털 코드인 센싱 데이터(SD)으로부터 구동 TFT(DT)에 흐르는 소스-드레인 간 전류(Ids=Cfb*ㅿV/ㅿt, 여기서, ㅿV=Vpre-Vsen, ㅿt=Tsen)를 계산할 수 있다. In the memory of the timing controller 11, the capacitance of the integral capacitor Cfb, the reference voltage value Vpre, and the sensing time value Tsen are stored in advance in a digital code. Therefore, the timing controller 11 compares the source-drain current (Ids = Cfb * Vv / tt) flowing from the sensing data SD, which is the digital code for the integral value Vsen to the driving TFT DT V = Vpre-Vsen, Tt = Tsen).

타이밍 콘트롤러(11)는 구동 TFT(DT)에 흐르는 소스-드레인 간 전류(Ids)를 보상 알고리즘에 적용하여 편차값들(문턱전압 편차(ㅿVth)와 이동도 편차(ㅿK))과 편차 보상을 위한 보상 데이터(Vth+ㅿVth,K+ㅿK)를 도출한다. 보상 알고리즘은 룩업 테이블 또는, 계산 로직으로 구현될 수 있다.The timing controller 11 applies the source-to-drain current Ids flowing in the driving TFT DT to the compensation algorithm to calculate deviation values (threshold voltage deviation (Vth) and mobility deviation (K)) and deviation compensation (Vth + [Delta] Vth, K + [Delta] K). The compensation algorithm may be implemented as a look-up table or computational logic.

적분기(CI)의 커패시터(Cfb)는 센싱 라인(14B)의 기생 용량에 비해 수백 분의 1 만큼 작은 용량을 가지기 때문에 센싱 가능한 수준까지 전류(Ids)를 입력 받는 데 필요한 시간이 전압 센싱 방식에 비해 훨씬 짧다. 전압 센싱 방식은 문턱전압 센싱시 구동 TFT의 소스전압이 세츄레이션 된 이후에 그 전압을 센싱 전압으로 샘플링하였기 때문에 센싱 시간이 길어졌다. 이에 비하여, 전류 센싱 방식은 문턱전압 및 이동도 센싱시 전류 센싱을 통해 짧은 시간 내에 구동 TFT의 소스-드레인 전류를 적분하고, 그 적분값을 샘플링할 수 있어 센싱 시간을 크게 단축할 수 있다. Since the capacitor Cfb of the integrator CI has a capacitance that is a few hundredths of the parasitic capacitance of the sensing line 14B, the time required to receive the current Ids up to a sensing level is less than the voltage sensing method It is much shorter. In the voltage sensing method, since the source voltage of the driving TFT is sampled at the sensing voltage at the time of threshold voltage sensing, the sensing time becomes long. On the other hand, the current sensing method can integrate the source-drain current of the driving TFT within a short time through current sensing during threshold voltage and mobility sensing, and can sample the integrated value, thereby greatly shortening the sensing time.

전류 적분기(CI)의 적분 커패시터(Cfb)는 센싱 라인의 기생 용량과 달리, 표시패널(10)의 부하에 따라 저장값이 변동되지 않고, 캘리브레이션이 용이하여 정확한 센싱값 획득이 가능하다.Unlike the parasitic capacitance of the sensing line, the integrated capacitor (Cfb) of the current integrator (CI) does not change the storage value depending on the load of the display panel (10). Calibration is easy and an accurate sensing value can be obtained.

본 발명의 전류 센싱 방식은 종래 전압 센싱 방식에 비해, 저전류 센싱이 가능하고 또한 고속 센싱이 가능한 잇점이 있다. 저전류 및 고속 센싱 가능하기 때문에, 본 발명의 전류 센싱 방식은 센싱 성능을 제고하기 위해 1 라인 센싱 온 타임 내에서, 픽셀들 각각에 대해 다수회 센싱하는 것도 가능하다.The current sensing method of the present invention is advantageous in that low current sensing is possible and high-speed sensing is possible as compared with the conventional voltage sensing method. The current sensing method of the present invention is also capable of sensing a plurality of times for each of the pixels within one line sensing on time in order to enhance the sensing performance.

도 26 내지 도 28은 본 발명의 실시예에 따른 멀티 타임 전류 센싱 방법을 보여 주는 도면들이다. 도 26 내지 도 28에서, 멀티 타임 전류 센싱 방법은 2회 전류 센싱으로 예시되어 있으나 이에 한정되지 않는다. 예컨대, 본 발명의 멀티 타임 전류 센싱 방법은 픽셀들 각각에 대하여 2회 이상의 전류 센싱에도 적용될 수 있다.26 to 28 are diagrams showing a multi-time current sensing method according to an embodiment of the present invention. 26 to 28, the multi-time current sensing method is illustrated with two current sensing, but is not limited thereto. For example, the multi-time current sensing method of the present invention may be applied to more than two current sensing for each of the pixels.

도 26 및 도 27을 참조하면, 1 라인 센싱 온 타임 내에서 동일 픽셀을 대상으로 센싱 및 샘플링 동작은 2회 이루어질 수 있다. 1 라인 센싱 온 타임 은 제1 레벨(LV1)의 센싱용 데이터전압(Vdata-SEN)으로 제1 소스-드레인 전류값(Ids1)을 적분하는 제1 센싱&샘플링 기간(S&S1)과, 제2 레벨(LV2)의 센싱용 데이터전압(Vdata-SEN)으로 제2 소스-드레인 전류값(Ids2)을 적분하는 제2 센싱&샘플링 기간(S&S2)을 포함한다. 제1 및 제2 센싱&샘플링 기간(S&S1,S&S2)에 앞서 각각 초기화 기간(Tinit)이 할당될 수 있다. Referring to FIG. 26 and FIG. 27, sensing and sampling operation for the same pixel in one line sensing on time can be performed twice. One line sensing on time includes a first sensing & sampling period (S & S1) for integrating the first source-drain current value Ids1 with the sensing data voltage (Vdata-SEN) of the first level (LV1) And a second sensing and sampling period S & S2 for integrating the second source-drain current value Ids2 with the sensing data voltage Vdata-SEN of the sensing voltage source LV2. An initialization period Tinit may be allocated prior to the first and second sensing & sampling periods S & S1 and S & S2.

제1 레벨(LV1) 및 제2 레벨(LV2)의 센싱용 데이터전압(Vdata-SEN)은 동일 전압으로 설정될 수 있으나, 서로 다른 전압으로 설정되는 것이 센싱 성능을 높이는 데 더 유리하다. 제1 레벨(LV1)은 전체 계조 구간에서 소정 범위의 저계조 전류값(Ids1)에 대응되는 크기로, 제2 레벨(LV2)은 상기 전체 계조 구간에서 소정 범위의 고계조 전류값(Ids2)에 대응되는 크기로 입력될 수 있으며, 이와 반대로 입력될 수도 있다. 제1 레벨(LV1)은 전체 계조 구간에서 소정 범위의 저계조 전류값 및 소정 범위의 고계조 전류값 중 어느 하나에 대응되는 전압 크기로 입력될 수 있고, 제2 레벨(LV2)은 상기 전체 계조 구간에서 상기 소정 범위의 저계조 전류값 및 상기 소정 범위의 고계조 전류값 중 나머지 하나에 대응되는 전압 크기로 입력될 수 있다.The sensing data voltages Vdata-SEN of the first level LV1 and the second level LV2 may be set to the same voltage, but it is more advantageous to increase the sensing performance by setting them to different voltages. The first level LV1 corresponds to the low gradation current value Ids1 in a predetermined range in the entire gradation section and the second level LV2 corresponds to the high gradation current value Ids2 in the predetermined range in the entire gradation section. May be input in the corresponding size, or vice versa. The first level LV1 may be input as a voltage magnitude corresponding to one of a low gradation current value in a predetermined range and a high gradation current value in a predetermined range in the entire gradation section, Gradation current value of the predetermined range and a voltage magnitude corresponding to the remaining one of the high gradation current values of the predetermined range.

1차 초기화 기간(Tinit)에서는 도 25의 초기화 기간(Tinit)과 같은 동작, 즉 초기화 동작 및 소스-드레인 간 전류(Ids) 안정화 동작이 1차 수행된다.In the primary initializing period Tinit, the same operation as the initializing period Tinit of FIG. 25, that is, the initializing operation and the source-to-drain current Ids stabilizing operation are performed first.

제1 센싱&샘플링 기간(S&S1)에서는 도 25의 센싱 기간(Tsen) 및 샘플링 기간(Tsam)과 같은 동작, 제1 소스-드레인 전류값(Ids1)을 센싱하여 1차 적분하고, 1차 적분값(Vsen1)을 샘플링하여 1차 ADC 처리한 후 제1 디지털 센싱값을 내부 래치에 저장한다.In the first sensing and sampling period (S & S1), the same operation as in the sensing period (Tsen) and the sampling period (Tsam) of FIG. 25 is performed to sense and first integrate the first source-drain current value Ids1, (Vsen1), performs a first-order ADC process, and stores a first digital sensing value in an internal latch.

2차 초기화 기간(Tinit)에서는 도 25의 초기화 기간(Tinit)과 같은 동작, 즉 초기화 동작 및 소스-드레인 간 전류(Ids) 안정화 동작이 2차 수행된다.In the secondary initializing period (Tinit), the same operation as the initializing period (Tinit) in FIG. 25, that is, the initializing operation and the source-to-drain current (Ids) stabilizing operation are performed secondarily.

제2 센싱&샘플링 기간(S&S2)에서는 도 25의 센싱 기간(Tsen) 및 샘플링 기간(Tsam)과 같은 동작, 제2 소스-드레인 전류값(Ids2)을 센싱하여 2차 적분하고, 2차 적분값(Vsen2)을 샘플링하여 2차 ADC 처리한 후 제2 디지털 센싱값을 내부 래치에 저장한다.In the second sensing and sampling period (S & S2), the same operation as the sensing period (Tsen) and the sampling period (Tsam) in FIG. 25 is performed and the second source-drain current value Ids2 is sensed and subjected to second- (Vsen2), performs a secondary ADC process, and stores the second digital sensing value in the internal latch.

제1 및 제2 센싱&샘플링 기간(S&S1,S&S2)에 각각 포함되는 센싱 기간(Tsen)의 크기는 서로 동일하다.The sizes of the sensing periods Tsen included in the first and second sensing and sampling periods S & S1 and S & S2 are the same.

타이밍 콘트롤러(11)는 제1 및 제2 디지털 센싱값에 기초하여 제1 및 제2 소스-드레인 전류값(Ids1,Ids2)을 계산하고, 계산 로직 또는 룩업 테이블을 이용하여 원하는 편차값들(ㅿVth,ㅿK)을 도출할 수 있다.The timing controller 11 calculates the first and second source-drain current values Ids1 and Ids2 based on the first and second digital sensing values, and calculates the desired deviation values Ids1 and Ids2 using the calculation logic or the look- Vth, K) can be derived.

계산 로직 이용시, 타이밍 콘트롤러(11)는 계산된 제1 및 제2 소스-드레인 전류값(Ids1,Ids2)을 각각 OLED 전류 수식(Ids=K(Vgs-Vth)2)에 적용하여 2개의 전류 수식들(Ids1=K(Vgs1-Vth)2,Ids2=K(Vgs2-Vth)2)을 얻고, 이 수식들을 연산하여 해당 픽셀의 문턱전압(Vth)을 먼저 계산한 후, 그 값을 상기 OLED 전류 수식들 어느 하나에 대입하여 이동도(K)를 계산할 수 있다. 그리고, 계산된 문턱전압(Vth) 및 이동도(K)를 미리 저장된 기준값들과 비교하여 원하는 편차값들(ㅿVth,ㅿK)을 도출할 수 있다.When using the calculation logic, the timing controller 11 applies the calculated first and second source-drain current values Ids1 and Ids2 to the OLED current equation (Ids = K (Vgs-Vth) 2) (Vgs1-Vth) 2, Ids2 = K (Vgs2-Vth) 2), calculates the threshold voltages Vth of the corresponding pixels first, It is possible to calculate the mobility (K) by substituting into any one of the equations. Then, the desired deviation values (Vth, K) can be derived by comparing the calculated threshold voltage (Vth) and the mobility (K) with previously stored reference values.

룩업 테이블 이용시, 타이밍 콘트롤러(11)는 계산된 제1 및 제2 소스-드레인 전류값(Ids1,Ids2)을 미리 저장된 기준 전류값과 비교하여 제1 및 제2 전류 편차값을 계산하고, 제1 및 제2 전류 편차값을 각각 리드 어드레스로 하여 문턱전압 편차값(ㅿVth)과 이동도 편차값(ㅿK)을 도출할 수 있다. When using the lookup table, the timing controller 11 compares the calculated first and second source-drain current values Ids1 and Ids2 with pre-stored reference current values to calculate first and second current deviation values, And the second current deviation value as lead addresses, respectively, to derive the threshold voltage deviation value (Vth) and the mobility deviation value (K).

구동 TFT의 소스-드레인 전류가 저계조 구간에서는 문턱전압의 변화에 영향을 많이 받고, 고계조 구간에서는 이동도의 변화에 영향을 많이 받는다는 것이 알려져 있다. 따라서, 타이밍 콘트롤러(11)는 룩업 테이블을 이용하여 도 38에 도시된 바와 같이 상대적으로 작은 제1 소스-드레인 전류값(Ids1)을 기반으로 문턱전압 편차값(ㅿVth)을 도출할 수 있고, 상대적으로 큰 제2 소스-드레인 전류값(Ids2)을 기반으로 이동도 편차값(ㅿK)을 도출할 수 있다.It is known that the source-drain current of the driving TFT is largely influenced by a change in threshold voltage in a low gradation period and is greatly affected by a change in mobility in a high gradation period. Therefore, the timing controller 11 can derive the threshold voltage deviation value (Vth) based on the relatively small first source-drain current value Ids1 using the lookup table as shown in FIG. 38, The mobility deviation value (K) can be derived based on the relatively large second source-drain current value Ids2.

타이밍 콘트롤러(11)는 제1 및 제2 센싱&샘플링 기간(S&S1,S&S2)에 대해 동일한 안정화 조건을 부여하기 위하여, 게이트 구동회로(13)의 동작을 제어하여 도 28과 같이 센싱용 게이트펄스(SCAN)의 온 펄스 구간이 1 라인 센싱 온 타임 내에 2개 이상 포함되도록 센싱용 게이트펄스(SCAN)를 멀티 펄스 형태로 생성할 수 있다. 안정화 조건에는 게이트 딜레이(delay), 데이터 충전 딜레이 등이 포함될 수 있다.The timing controller 11 controls the operation of the gate driving circuit 13 to apply the same stabilization condition to the first and second sensing and sampling periods S and S1 and S & The gate pulse SCAN for sensing may be generated in the form of a multi-pulse so that two or more on-pulse sections of the scan line SCAN may be included in one line sensing on-time. Stabilization conditions can include gate delays, data charge delays, and so on.

도 29는 파워 온 시퀀스 동안 픽셀 구동 특성 변화의 보상 방법을 보여주는 흐름도이다. 도 30은 RT 센싱을 이용한 픽셀 구동 특성 변화의 보상 방법을 보여 주는 흐름도이다. 도 31 및 도 32는 파워 온 시퀀스에서 초기 비 표시기간, 유효 표시기간, 수직 블랭크 기간 등을 보여주는 도면들이다. Fig. 29 is a flow chart showing a method of compensating for a change in pixel driving characteristic during a power-on sequence. FIG. 30 is a flowchart showing a method of compensating for pixel drive characteristic changes using RT sensing. FIGS. 31 and 32 are views showing an initial non-display period, an effective display period, a vertical blank period, and the like in the power-on sequence.

도 29에 도시된 보상 방법은 파워 온 시퀀스 동안 소정의 초기 비 표시기간(X1) 동안 모든 픽셀들에 대해 수행되는 센싱 모드를 포함한다. 도 30에 도시된 보상 방법은 구동 모드 기간 동안 수직 블랭크 기간(BP)에 1 수평 표시라인에 배치된 픽셀들을 실시간 센싱한 결과를 바탕으로 픽셀들의 구동 특성 변화를 보상한다. The compensation method shown in FIG. 29 includes a sensing mode performed for all pixels during a predetermined initial non-display period X1 during a power-on sequence. The compensation method shown in FIG. 30 compensates for a change in driving characteristics of pixels based on the result of real-time sensing of pixels arranged in one horizontal display line in the vertical blank period (BP) during the driving mode.

초기 비 표시기간(X1)은 도 31과 같이 구동전원 인에이블신호(PON)의 인가시점부터 수십~수백 프레임 경과할 때까지의 비 표시기간으로 정의될 수 있다. 수직 블랭크 기간(BP)은 도 31 및 도 32와 같이 화상이 표시되는 유효 표시기간들(AP) 사이의 비 표시기간으로 정의될 수 있다. 초기 비 표시기간(X1) 및 수직 블랭크 기간(BP)에서는 데이터 인에이블 신호(DE)가 발생되지 않으며 그에 따라 화상 표시용 데이터 전압이 수직 블랭크 기간(BP)에서 픽셀에 공급되지 않는다. The initial non-display period X1 may be defined as a non-display period from several tens to several hundreds of frames elapsed from the application of the driving power supply enable signal PON as shown in FIG. The vertical blanking period BP may be defined as a non-display period between effective display periods AP in which an image is displayed, as shown in Figs. The data enable signal DE is not generated in the initial non-display period X1 and the vertical blank period BP and accordingly the data voltage for image display is not supplied to the pixels in the vertical blank period BP.

도 29를 참조하면, 본 발명은 파워 온 시퀀스 동안 메모리로부터 픽셀들의 이전 문턱전압(Vth)과 이동도(K)를 메모리로부터 읽어 들인다. 이어서, 본 발명은 선택된 수평 표시라인에 대하여 전술한 멀티 타임 전류 센싱 방식을 적용하여 픽셀들 각각에서 센싱 데이터(SD)를 얻는다. 이어서, 본 발명은 픽셀들 각각에서 센싱 데이터(SD)로부터 구한 현재의 문턱전압(Vth) 및 이동도(K)를 메모리부터 읽어 들인 이전 문턱전압(Vth) 및 이동도(K)와 각각 비교하여 문턱전압 편차값(ㅿVth)과 이동도 편차값(ㅿK)을 산출한 후, 편차값들을 보상할 수 있는 보상 데이터(Vth+ㅿVth,K+ㅿK)를 메모리에 저장한다.Referring to Figure 29, the present invention reads the previous threshold voltage (Vth) and mobility (K) of the pixels from memory during the power-on sequence from memory. Then, the present invention applies the above-described multi-time current sensing scheme to the selected horizontal display line to obtain the sensing data SD at each of the pixels. Next, the present invention compares the current threshold voltage Vth and the mobility K obtained from the sensing data SD in each of the pixels with the previous threshold voltage Vth and the mobility K read from the memory, respectively After calculating the threshold voltage deviation value (Vth) and the mobility deviation value (K), compensation data (Vth + Vth, K + K) that can compensate for the deviation values are stored in the memory.

도 30을 참조하면, 수직 블랭크 기간(BP)에 이전 보상시에 저장된 픽셀들의 이전 문턱전압(Vth(n-1))과 이동도(K(n-1))를 메모리로부터 읽어 들인다. 이어서, 본 발명은 선택된 수평 표시라인의 픽셀들 각각에 대하여 멀티 타임 전류 센싱 방식을 적용하여 다수의 센싱 데이터(SD)를 얻는다. 이어서, 본 발명은 센싱 데이터(SD)로부터 구한 현재의 문턱전압(Vth) 및 이동도(K)를 메모리부터 읽어 들인 이전 문턱전압(Vth(n-1)) 및 이동도(K(n-1))와 각각 비교하여 문턱전압 편차값(ㅿVth)과 이동도 편차값(ㅿK)을 산출한 후, 편차값들을 보상할 수 있는 보상 데이터(Vth+ㅿVth,K+ㅿK)를 메모리에 저장한다.Referring to Fig. 30, the previous threshold voltage Vth (n-1) and the mobility K (n-1) of the pixels stored at the previous compensation in the vertical blanking period BP are read from the memory. Next, the present invention applies a multi-time current sensing scheme to each of the pixels of the selected horizontal display line to obtain a plurality of sensing data SD. (N-1) and mth (k-1) obtained by reading the current threshold voltage Vth and the mobility K from the memory, which are obtained from the sensing data SD, (Vth + Vth, K + K) which can compensate the deviation values are stored in the memory after calculating the threshold voltage deviation value (Vth) and the mobility deviation value (K) do.

도 33은 본 발명의 멀티 타임 전류 센싱 방법에서 나타날 수 있는 ADC의 오버 레인지(over range) 상황을 보여주는 도면이다. FIG. 33 is a diagram illustrating an over-range state of an ADC that may occur in the multi-time current sensing method of the present invention.

ADC는 아날로그 신호를 디지털 신호 형태의 데이터로 변환하는 특수한 부호기이다. ADC는 그 입력 전압 범위 즉, 센싱 레인지가 정해져 있다. ADC의 전압 범위는 AD 변환의 분해능에 따라 달라질 수 있으나, 통상 Evref(ADC 기준전압) ~ Evref+3V로 설정될 수 있다. 여기서, AD 변환의 분해능이란 아날로그 입력 전압을 디지털 값으로 변환할 수 있는 비트값을 지시한다. ADC에 입력되는 아날로그 신호가 ADC의 입력 범위를 벗어나는 경우, ADC의 출력값은 입력 전압 범위의 하한값으로 언더 플로우(underflow)되거나 또는, 입력 전압 범위의 상한값으로 오버 플로우(overflow) 될 수 있다. The ADC is a special encoder that converts analog signals into digital signal form data. The ADC has its input voltage range, or sensing range. The voltage range of the ADC can be set to Evref (ADC reference voltage) to Evref + 3V, though it may vary depending on the resolution of the AD conversion. Here, the resolution of the AD conversion indicates a bit value capable of converting the analog input voltage into a digital value. When the analog signal input to the ADC is out of the input range of the ADC, the output of the ADC may underflow to the lower limit of the input voltage range or overflow to the upper limit of the input voltage range.

본 발명은 멀티 타임 전류 센싱 방식에 따라 각 픽셀 당 적어도 2 회 이상의 센싱 과정을 통해 서로 다른 크기의 아날로그 적분값들(Vsen)을 생성한다. 전류 적분기(CI)에 유입되는 전류값(Ids)이 큰 경우에, 적분값(Vsen)의 크기는 작아지고, 반대로 전류 적분기(CI)에 유입되는 전류값(Ids)이 작은 경우에는 출력되는 적분값(Vsen)의 크기는 커진다. 따라서, 다양한 크기의 적분값들(Vsen) 중에서 일부가 ADC의 입력 범위를 벗어날 수 있다.The present invention generates analog integration values (Vsen) of different sizes through at least two sensing processes per pixel according to a multi-time current sensing scheme. When the current value Ids flowing into the current integrator CI is large, the magnitude of the integral value Vsen is small. Conversely, when the current value Ids flowing into the current integrator CI is small, The magnitude of the value Vsen becomes large. Thus, some of the various magnitudes of integration values (Vsen) may deviate from the input range of the ADC.

도 33의 예에서, ADC의 입력 범위가 2V~5V일 때 제1 전류값(Ids1)에 따른 1차 적분값(Vsen1)이 4V, 제1 전류값(Ids1)보다 큰 제2 전류값(Ids2)에 따른 2차 적분값(Vsen2)이 1.5V이다. 33, when the input range of the ADC is 2V to 5V, the first integral value Vsen1 according to the first current value Ids1 is 4V, and the second current value Ids2 (Ids1), which is larger than the first current value Ids1, (Vsen2) is 1.5V.

도 33을 참조하면, 1차 적분값(Vsen1)인 4V는 ADC의 입력 범위(2V~5V)에 속하므로 정상적으로 출력될 수 있는 데 반해, 2차 적분값(Vsen2)인 1.5V는 ADC의 입력 범위(2V~5V)를 벗어나므로 그에 가까운 입력 전압 범위(2V~5V)의 하한값(2V)으로 언더 플로우 되어 출력될 수 있다.Referring to FIG. 33, since the first integral value (Vsen1) of 4V belongs to the input range (2V to 5V) of the ADC, the second integral value (Vsen2) of 1.5V can be output normally (2V to 5V), it can be output underflow to the lower limit value (2V) of the input voltage range close to 2V to 5V.

이렇게 ADC의 오버 레인지(over range) 현상이 생기면 센싱의 정확도가 떨어진다. 따라서, ADC의 오버 레인지(over range) 현상을 방지할 수 있는 추가 방안이 요구된다.This over-range of the ADC reduces the accuracy of the sensing. Therefore, there is a need for an additional method that can prevent the over range phenomenon of the ADC.

도 34는 ADC의 오버 레인지 현상을 방지할 수 있는 일 실시예를 보여주는 도면이다.FIG. 34 is a view showing an embodiment in which an overrange phenomenon of an ADC can be prevented.

도 34를 참조하면, 전류 적분기(CI)의 출력값(Vout)에서 하강 기울기가 상대적으로 큰 제1 센싱 & 샘플링 기간(S&S1)은 전류 적분기(CI) 출력값(Vout)의 하강 기울기가 상대적으로 작은 제2 센싱 & 샘플링 기간(S&S2)에 비해, 언더 플로우(Underflow) 될 가능성이 크다.34, in the first sensing & sampling period S & S1 in which the falling slope is relatively large at the output value Vout of the current integrator CI, the falling slope of the current integrator (CI) output value Vout is relatively small 2 is more likely to underflow than the sensing and sampling period (S & S2).

본 발명은 제1 센싱 & 샘플링 기간(S&S1)에서의 센싱 기간(Tsen1)을 제2 센싱 & 샘플링 기간(S&S2)에서의 센싱 기간(Tsen2)에 비해 줄임으로써 1차 적분값(Vsen1)을 2V에서 3.5V로 상향 조정하여 1차 적분값(Vsen1)이 ADC의 입력 전압 범위(2V~5V)를 만족하도록 보정할 수 있다. The present invention reduces the sensing period Tsen1 in the first sensing & sampling period (S & S1) relative to the sensing period (Tsen2) in the second sensing & sampling period (S & 3.5V so that the first integral value (Vsen1) can be corrected to satisfy the input voltage range of the ADC (2V to 5V).

도 35 내지 도 37은 ADC의 오버 레인지 현상을 방지할 수 있는 다른 실시예들을 보여주는 도면들이다. 35 to 37 are diagrams showing other embodiments that can prevent the overrange phenomenon of the ADC.

도 35를 참조하면, 본 발명의 표시장치는 타이밍 콘트롤러(11)의 제어 하에 전류 적분기(CI)에 포함된 적분 커패시터(Cfb)의 커패시턴스를 조정하기 위한 커패시턴스 제어부(22)를 더 포함할 수 있다. 적분 커패시터(Cfb)는 연산 증폭기(AMP)의 반전 입력단(-)에 병렬 접속된 다수의 커패시터들(Cfb1,Cfb2,Cfb3)을 포함하되, 커패시터들(Cfb1,Cfb2,Cfb3) 각각의 타단은 서로 다른 커패시턴스 조정용 스위치들(S1,S2,S3)을 통해 연산 증폭기(AMP)의 출력단에 접속될 수 있다. 적분 커패시터(Cfb)의 합성 커패시턴스는 온 되는 커패시턴스 조정용 스위치(S1,S2,S3)의 개수에 따라 결정된다. 35, the display apparatus of the present invention may further include a capacitance control section 22 for adjusting the capacitance of the integral capacitor Cfb included in the current integrator CI under the control of the timing controller 11 . The integrating capacitor Cfb includes a plurality of capacitors Cfb1, Cfb2 and Cfb3 connected in parallel to the inverting input terminal (-) of the operational amplifier AMP, and the other ends of the capacitors Cfb1, Cfb2 and Cfb3, And can be connected to the output terminal of the operational amplifier AMP through the other capacitance adjustment switches S1, S2, and S3. The combined capacitance of the integral capacitor Cfb is determined according to the number of the capacitance adjustment switches S1, S2, and S3 that are turned on.

타이밍 콘트롤러(11)는 센싱 데이터(SD)를 분석하여, ADC의 하한값 및 상한값과 동일한 디지털 센싱값들(SD)의 비율에 따라 커패시턴스 제어부(22)의 동작을 제어하여 적절한 스위칭 제어신호를 생성한다. 커패시턴스 조정용 스위치(S1,S2,S3)는 커패시턴스 제어부(22)로부터 입력되는 스위칭 제어신호에 따라 온/오프 된다. 적분 커패시터(Cfb)의 합성 커패시턴스가 클수록 전류 적분기 유닛(CI)의 출력값(Vout)에 대한 하강 기울기는 작아지며, 반대로 적분 커패시터(Cfb)의 합성 커패시턴스가 작을수록 전류 적분기 유닛(CI)의 출력값(Vout)에 대한 하강 기울기는 커진다.The timing controller 11 analyzes the sensing data SD and generates an appropriate switching control signal by controlling the operation of the capacitance control unit 22 according to the ratio of the digital sensing values SD equal to the lower limit value and the upper limit value of the ADC . The capacitance adjustment switches (S1, S2, S3) are turned on / off in accordance with the switching control signal input from the capacitance control section (22). The larger the combined capacitance of the integrating capacitor Cfb is, the smaller the falling slope with respect to the output value Vout of the current integrator unit CI becomes, and conversely the smaller the combined capacitance of the integrating capacitor Cfb is, Vout) becomes large.

타이밍 콘트롤러(11)는 커패시턴스 제어부(22)를 통해 턴 온 되는 커패시턴스 조정용 스위치(S1,S2,S3)의 갯수를 제어함으로서, ADC의 출력값이 입력 전압 범위의 하한값으로 언더 플로우(underflow)되는 경우에는 적분 커패시터(Cfb)의 합성 커패시턴스를 증가시키고, 반대로 ADC의 출력값이 입력 전압 범위의 상한값으로 오버 플로우(overflow)되는 경우에는 적분 커패시터(Cfb)의 합성 커패시턴스를 감소시킬 수 있다.The timing controller 11 controls the number of the capacitance adjustment switches S1, S2 and S3 that are turned on through the capacitance control unit 22 so that when the output value of the ADC underflows to the lower limit value of the input voltage range The combined capacitance of the integrating capacitor Cfb can be decreased if the output capacitance of the ADC is overflowed to the upper limit of the input voltage range and conversely the combined capacitance of the integrating capacitor Cfb is increased.

적분 커패시터(Cfb)의 합성 커패시턴스를 제어함으로써 도 36과 같이 ADC의 오버 레인지 상황을 방지할 수 있다. 도 36과 같이 전류 적분기(CI) 출력값(Vout)의 하강 기울기가 상대적으로 큰 제2 센싱 & 샘플링 기간에서 전류 적분기(CI) 출력값(Vout)의 하강 기울기 전압(Vsen2)이 상대적으로 작은 제1 센싱 & 샘플링 기간에 비해, 언더 플로우될 가능성이 크다.By controlling the combined capacitance of the integral capacitor Cfb, it is possible to prevent the overrange condition of the ADC as shown in FIG. In the second sensing & sampling period in which the descending slope of the current integrator (CI) output value Vout is relatively large as shown in FIG. 36, the falling inclination voltage Vsen2 of the current integrator (CI) output value Vout is relatively small & Compared to the sampling period, there is a high possibility of underflow.

본 발명은 제2 센싱 & 샘플링 기간 동안 동작하는 적분 커패시터(Cfb)의 합성 커패시턴스(3pF)를, 제1 센싱 & 샘플링 기간 동안 동작하는 적분 커패시터(Cfb)의 합성 커패시턴스(1.5pF)에 비해 2배 늘림으로써, 1차 적분값(Vsen1)을 2V에서 4V로 상향 조정하여 2차 적분값(Vsen2)이 ADC의 입력 전압 범위(2V~5V)를 만족하도록 보정할 수 있다. The present invention reduces the combined capacitance (3pF) of the integral capacitor (Cfb) operating during the second sensing & sampling period by a factor of 2 (2pF) compared to the combined capacitance (1.5pF) of the integral capacitor (Cfb) operating during the first sensing & The secondary integration value Vsen2 can be corrected so as to satisfy the input voltage range (2V to 5V) of the ADC by adjusting the primary integration value Vsen1 from 2V to 4V.

본 발명의 표시장치는 타이밍 콘트롤러(11)의 제어 하에 ADC 기준전압(Evref)을 조정하기 위한 프로그래머블 전압 조정 IC(24)를 더 포함할 수 있다. The display device of the present invention may further include a programmable voltage adjustment IC 24 for adjusting the ADC reference voltage Evref under the control of the timing controller 11. [

타이밍 콘트롤러(11)는 디지털 센싱값들(SD)을 분석하여, ADC의 하한값 및 상한값과 동일한 디지털 센싱값들(SD)의 비율에 따라 프로그래머블 전압 조정 IC(24)의 동작을 제어하여 ADC 기준전압(Evref)을 조정할 수 있다.The timing controller 11 analyzes the digital sensing values SD and controls the operation of the programmable voltage adjustment IC 24 according to the ratio of the digital sensing values SD equal to the lower limit value and the upper limit value of the ADC, (Evref) can be adjusted.

ADC 기준전압(Evref)을 조정함으로써 ADC의 오버 레인지 상황이 방지되는 일 예가 도 37에 도시되어 있다. 본 발명의 멀티 타임 전류 센싱 방식에서, 도 37과 같이 전류 적분기(CI) 출력값(Vout)의 하강 기울기가 상대적으로 큰 제2 센싱 & 샘플링 기간에서는, 전류 적분기(CI) 출력값(Vout)의 하강 기울기가 상대적으로 작은 제1 센싱 & 샘플링 기간에 비해, 2차 적분값(Vsen2)이 언더 플로우 될 가능성이 크다.One example in which the over-range condition of the ADC is prevented by adjusting the ADC reference voltage (Evref) is shown in Fig. In the multi-time current sensing method of the present invention, in the second sensing & sampling period in which the descending slope of the current integrator (CI) output value (Vout) is relatively large as shown in FIG. 37, The second integration value Vsen2 is more likely to underflow than the first sensing & sampling period in which the second integration value Vsen2 is relatively small.

본 발명은 1차 적분값(Vsen1)인 4V를 디지털 처리할 때의 ADC 기준전압(Evref)은 원래의 2V로 유지시키고, 2차 적분값(Vsen2)인 2V를 디지털 처리할 때의 ADC 기준전압(Evref)은 원래의 2V에서 0V로 하향 조정한다. 이러한 하향 조정에 의해 2차 적분값(Vsen2) 2V는 ADC의 입력 전압 범위(0V~3V)를 충분히 만족하게 된다.In the present invention, the ADC reference voltage (Evref) at the time of digitally processing 4V, which is the first integral value (Vsen1), is maintained at the original 2V, and the ADC reference voltage (Evref) is adjusted down from the original 2V to 0V. By this downward adjustment, the secondary integration value (Vsen2) 2V sufficiently satisfies the input voltage range (0V to 3V) of the ADC.

본 발명은 EPI 인터페이스의 콘트롤 데이터 패킷에 정의된 명령 코드를 이용하여 센싱 타이밍 신호의 업데이트 주기를 제어한다. 이 방법은 픽셀의 구동 특성 센싱 뿐만 아니라 픽셀의 온도 보상 센싱에도 적용될 수 있다. The present invention controls the update period of the sensing timing signal using the command code defined in the control data packet of the EPI interface. This method can be applied not only to the driving characteristic sensing of the pixel but also to the temperature compensation sensing of the pixel.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

10 : 표시패널 11 : 타이밍 콘트롤러
12 : 소스 드라이브 IC 20 : 호스트 시스템
101 : 스케쥴러 102 : 데이터 생성부
103 : 송신부 201 : 수신부
202 : 데이터 분리부 203 : CTR 데이터 복원부
204 : 비디오 데이터 복원부10: Display panel 11: Timing controller
12: Source drive IC 20: Host system
101: Scheduler 102: Data generator
103: transmitting unit 201: receiving unit
202: Data separation unit 203: CTR data restoration unit
204: Video data restoration unit

Claims (15)

데이터 라인들, 센싱 라인들, 게이트 라인들, 및 픽셀들을 포함한 표시패널;
상기 데이터 라인들에 데이터 전압을 공급하고, 상기 센싱 라인들을 통해 수신된 신호를 디지털 데이터로 변환하여 센싱 데이터를 출력하는 아날로그 디지털 변환기(ADC)를 포함한 소스 드라이브 IC; 및
제1 배선쌍을 통해 콘트롤 데이터 패킷과 비디오 데이터 패킷을 상기 소스 드라이브 IC로 전송하고, 제2 배선쌍을 통해 상기 센싱 데이터를 수신하는 타이밍 콘트롤러를 포함하고,
상기 콘트롤 데이터 패킷은 센싱 회로의 동작 타이밍을 정의한 센싱 타이밍 신호와, 상기 센싱 타이밍 신호의 업데이트 주기를 지시하는 제1 명령 코드를 포함하고,
상기 센싱 회로가 상기 센싱 라인들과 상기 아날로그 디지털 변환기, 및 상기 센싱 라인들과 상기 아날로그 디지털 변환기 사이에 배치된 스위치 소자와 샘플링 회로를 포함하는 표시장치. A display panel including data lines, sensing lines, gate lines, and pixels;
A source driver IC including an analog-to-digital converter (ADC) for supplying a data voltage to the data lines, converting the signal received through the sensing lines to digital data and outputting sensing data; And
And a timing controller for transmitting the control data packet and the video data packet to the source drive IC through the first wire pair and receiving the sensing data via the second wire pair,
Wherein the control data packet includes a sensing timing signal defining an operation timing of the sensing circuit and a first instruction code indicating an update period of the sensing timing signal,
Wherein the sensing circuit includes the sensing lines and the analog-to-digital converter, and a switching element and a sampling circuit disposed between the sensing lines and the analog-to-digital converter. 제 1 항에 있어서,
상기 제1 명령 코드가 활성화될 때 상기 센싱 타이밍 신호가 1 수평 기간 보다 작은 시간 주기로 업데이트되는 표시장치. The method according to claim 1,
And the sensing timing signal is updated in a time period shorter than one horizontal period when the first command code is activated. 제 2 항에 있어서,
상기 제1 명령 코드가 활성화될 때 상기 센싱 타이밍 신호가 상기 콘트롤 데이터 패킷 길이 단위로 업데이트되는 표시장치. 3. The method of claim 2,
And the sensing timing signal is updated in units of the control data packet length when the first command code is activated. 제 3 항에 있어서,
상기 제1 명령 코드가 비활성화 논리값일 때 상기 센싱 타이밍 신호가 상기 1 수평 기간 주기로 업데이트되는 표시장치. The method of claim 3,
And the sensing timing signal is updated to the one horizontal period period when the first instruction code is a disable logical value. 제 4 항에 있어서,
상기 콘트롤 데이터 패킷은 상기 콘트롤 패킷에 이어서 전송되는 더미 데이터 패킷들의 개수를 정의하여 상기 센싱 타이밍 신호의 업데이트 주기를 가변하는 제2 명령 코드를 포함하는 표시장치. 5. The method of claim 4,
Wherein the control data packet includes a second instruction code for changing the update period of the sensing timing signal by defining the number of dummy data packets transmitted following the control packet. 제 5 항에 있어서,
상기 콘트롤 데이터 패킷은 다수의 서브 콘트롤 데이터 패킷으로 나뉘어지고,
상기 콘트롤 데이터 패킷은 상기 서브 콘트롤 데이터 패킷 단위로 상기 타이밍 신호의 업데이트 주기를 지시하는 제3 명령 코드를 더 포함하는 표시장치. 6. The method of claim 5,
The control data packet is divided into a plurality of sub control data packets,
Wherein the control data packet further comprises a third instruction code indicating an update period of the timing signal in units of the sub control data packet. 제 5 항에 있어서,
상기 타이밍 콘트롤러는,
상기 픽셀들에 입력 영상을 표시하는 구동 모드와, 상기 픽셀들의 구동 특성을 센싱하는 센싱 모드를 지시하는 인터럽트 신호를 발생하는 스케쥴러;
상기 구동 모드에서 상기 제1 배선쌍을 통해 전송되는 데이터 포맷으로 상기 콘트롤 데이터 패킷과 상기 비디오 데이터 패킷을 발생하는 데이터 전송부;
상기 콘트롤 데이터 패킷과 상기 비디오 데이터 패킷의 데이터에 클럭이 내장된 신호를 상기 제1 배선쌍을 통해 상기 소스 드라이브 IC로 전송하는 송신부를 포함하는 표시장치. 6. The method of claim 5,
The timing controller includes:
A scheduler for generating an interrupt signal indicating a sensing mode for sensing a driving characteristic of the pixels;
A data transfer unit for generating the control data packet and the video data packet in a data format transmitted through the first wire pair in the driving mode;
And a transmission unit for transmitting a signal including a clock to data of the control data packet and the video data packet to the source drive IC through the first wire pair. 제 7 항에 있어서,
상기 소스 드라이브 IC는
상기 제1 배선쌍을 통해 상기 콘트롤 데이터 패킷과 상기 비디오 데이터 패킷의 데이터에 클럭이 내장된 신호를 수신하는 수신부;
클럭 복원 회로를 이용하여 상기 수신부로부터의 신호에서 상기 클럭을 복원하고 상기 클럭을 체배하여 데이터 샘플링 클럭과 ADC 클럭을 발생하는 데이터 분리부;
상기 데이터 분리부로부터의 콘트롤 데이터를 복원하여 상기 소스 드라이브 IC와 센싱 회로를 제어하기 위한 신호를 발생하는 콘트롤 데이터 복원부; 및
상기 데이터 분리부로부터 수신된 비디오 데이터를 복원하는 비디오 데이터 복원하는 비디오 데이터 복원부를 포함하는 표시장치. 8. The method of claim 7,
The source drive IC
A receiver for receiving a clock signal embedded in data of the control data packet and the video data packet through the first wire pair;
A data separator for recovering the clock from the signal from the receiver using a clock recovery circuit, multiplying the clock by a clock, and generating a data sampling clock and an ADC clock;
A control data restoring unit for restoring control data from the data separating unit and generating a signal for controlling the source drive IC and the sensing circuit; And
And a video data restoring unit for restoring video data to restore the video data received from the data separating unit. 제 8 항에 있어서,
상기 콘트롤 데이터 복원부는 상기 제1 및 제2 명령 코드를 상기 데이터 분리부로 전송하고,
상기 센싱 모드에서 상기 제1 명령 코드가 활성화 논리값일 때 상기 데이터 분리부에 의해 상기 더미 데이터 패킷 전송이 생략되어 상기 비디오 데이터 본원부가 상기 더미 데이터 패킷을 인식하지 않는 표시장치. 9. The method of claim 8,
The control data restoring unit may transmit the first and second command codes to the data separating unit,
Wherein in the sensing mode, when the first command code is an activation logic value, the dummy data packet transmission is omitted by the data separator and the video data main unit does not recognize the dummy data packet. 제 9 항에 있어서,
상기 데이터 분리부는 상기 구동 모드에서 상기 비디오 데이터 패킷을 상기 비디오 데이터 복원부로 전송하는 표시장치. 10. The method of claim 9,
And the data separator transmits the video data packet to the video data decompressor in the driving mode. 아날로그 디지털 변환기(ADC)를 포함한 소스 드라이브 IC, 제1 배선쌍을 통해 콘트롤 데이터 패킷과 비디오 데이터 패킷을 상기 소스 드라이브 IC로 전송하고, 제2 배선쌍을 통해 상기 아날로그 디지털 변환기로부터 출력된 센싱 데이터를 수신하는 타이밍 콘트롤러, 및 표시패널의 센싱 라인들과 상기 아날로그 디지털 변환기, 및 상기 센싱 라인들과 상기 아날로그 디지털 변환기 사이에 배치된 스위치 소자와 샘플링 회로를 가지는 센싱 회로를 포함하는 표시장치의 구동 방법에 있어서,
상기 센싱 회로의 동작 타이밍을 정의한 센싱 타이밍 신호와, 상기 센싱 타이밍 신호의 업데이트 주기를 지시하는 제1 명령 코드를 상기 콘트롤 데이터 패킷에 인코딩하는 단계를 포함하는 표시장치의 구동 방법. A source driver IC including an analog-to-digital converter (ADC), a control data packet and a video data packet are transmitted to the source drive IC through a first wiring pair, and the sensing data output from the analog- And a sensing circuit including sensing lines of the display panel, the analog digital converter, and a switching element and a sampling circuit disposed between the sensing lines and the analog-digital converter, the method comprising: As a result,
Encoding the sensing timing signal defining the operation timing of the sensing circuit and the first instruction code indicating the update period of the sensing timing signal into the control data packet. 제 11 항에 있어서,
상기 제1 명령 코드의 활성화 논리값에 응답하여 상기 센싱 타이밍 신호를 1 수평 기간 보다 작은 시간 주기로 업데이트하는 단계를 더 포함하는 표시장치의 구동 방법.12. The method of claim 11,
And updating the sensing timing signal in a time period shorter than one horizontal period in response to an activation logic value of the first command code. 제 12 항에 있어서,
상기 제1 명령 코드의 활성화 논리값에 응답하여 상기 센싱 타이밍 신호를 상기 콘트롤 데이터 패킷 길이 단위로 업데이트하는 단계를 더 포함하는 표시장치의 구동 방법. 13. The method of claim 12,
And updating the sensing timing signal in units of the control data packet length in response to an activation logic value of the first command code. 제 13 항에 있어서,
상기 제1 명령 코드의 비활성화 논리값에 응답하여 상기 센싱 타이밍 신호를 상기 1 수평 기간 주기로 업데이트하는 단계를 더 포함하는 표시장치의 구동 방법.14. The method of claim 13,
And updating the sensing timing signal to the one horizontal period period in response to the inactivation logic value of the first instruction code. 제 14 항에 있어서,
상기 콘트롤 패킷에 이어서 전송되는 더미 데이터 패킷들의 개수를 정의하여 상기 센싱 타이밍 신호의 업데이트 주기를 가변하는 제2 명령 코드를 상기 콘트롤 데이터 패킷에 인코딩하는 단계를 더 포함하는 표시장치의 구동 방법.15. The method of claim 14,
Further comprising the step of encoding a second command code in the control data packet that defines the number of dummy data packets transmitted following the control packet to vary the update period of the sensing timing signal.
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