KR20170112907A - Fan-out semiconductor package - Google Patents

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KR20170112907A
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fan
layer
semiconductor package
capacitor
disposed
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KR1020160107766A
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김한
한미자
고영관
허강헌
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삼성전기주식회사
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Abstract

본 개시는 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩; 상기 반도체칩 주위에 배치된 제1커패시터; 상기 제1커패시터 및 상기 반도체칩의 비활성면의 적어도 일부를 봉합하는 봉합재; 상기 봉합재, 상기 제1커패시터, 및 상기 반도체칩의 활성면 상에 배치된 제1연결부재; 및 상기 제1연결부재의 상기 반도체칩이 배치된측의 반대측에 배치된 제2커패시터; 를 포함하며, 상기 제1연결부재는 상기 반도체칩의 접속패드, 상기 제1커패시터, 및 상기 제2커패시터와 전기적으로 연결된 재배선층을 포함하며, 상기 제1커패시터 및 상기 제2커패시터는 상기 재배선층의 동일한 파워용 배선을 통하여 상기 접속패드와 전기적으로 연결된, 팬-아웃 반도체 패키지에 관한 것이다.The present disclosure relates to a semiconductor chip having an active surface on which a connection pad is disposed and an inactive surface disposed on the opposite side of the active surface; A first capacitor disposed around the semiconductor chip; A sealing material for sealing at least a part of the inactive surface of the first capacitor and the semiconductor chip; A first connecting member disposed on the active surface of the sealant, the first capacitor, and the semiconductor chip; A second capacitor disposed on a side opposite to a side of the first connection member where the semiconductor chip is disposed; Wherein the first connecting member includes a re-wiring layer electrically connected to the connection pad of the semiconductor chip, the first capacitor, and the second capacitor, wherein the first capacitor and the second capacitor are electrically connected to the re- Out semiconductor package electrically connected to the connection pad through the same power wiring of the fan-out semiconductor package.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}[0001] FAN-OUT SEMICONDUCTOR PACKAGE [0002]

본 개시는 반도체 패키지, 예를 들면, 접속단자를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
The present disclosure relates to a semiconductor package, for example, a fan-out semiconductor package capable of extending a connection terminal to an area outside the area where the semiconductor chip is disposed.

최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
One of the main trends of technology development related to semiconductor chips in recent years is to reduce the size of components. Accordingly, in the field of packages, it is required to implement a large number of pins with a small size in response to a surge in demand of small semiconductor chips and the like .

이에 부합하기 위하여 제안된 패키지 기술 중의 하나가 팬-아웃 패키지이다. 팬-아웃 패키지는 접속단자를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
One of the proposed package technologies to meet this is the fan-out package. The fan-out package rewires the connection terminal to the area outside the area where the semiconductor chip is disposed, thereby enabling a small number of pins to be realized while having a small size.

한편, 최근에는 넷북, 태블릿 PC, 스마트폰, 휴대용 게임기 등 휴대용 전자기기 시장이 반도체 시장의 대부분을 차지하고 있으며, 이와 같이 고속의 휴대용 전자기기의 수요가 증가함에 따라 저전력이 요구됨은 물론이며, 고속의 스위칭 상황에서도 전력 공급이 원활하게 이루어지는 것이 요구되고 있다.
In recent years, portable electronic devices such as netbooks, tablet PCs, smart phones, portable game machines, etc. have taken up the majority of the semiconductor market. As the demand for high-speed portable electronic devices increases, low power is required. It is required that the power supply is smoothly performed even in the switching state.

본 개시의 여러 목적 중 하나는 커패시터를 배치할 수 있는 공간이 한정됨에도 불구하고 저주파 및 고주파 영역의 입력 임피던스를 모두 개선할 수 있는 팬-아웃 반도체 패키지를 제공하는 것이다.
One of the objects of the present disclosure is to provide a fan-out semiconductor package that can improve both the input impedance of the low frequency and high frequency regions despite the limited space in which the capacitors can be placed.

본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 재배선층을 포함하는 연결부재의 일측 및 타측에 각각 커패시터를 배치하되, 이들을 재배선층 내의 동일한 파워용 배선에 연결하여 반도체칩의 접속패드와 전기적으로 연결시키는 것이다.
One of the solutions proposed through the present disclosure is to arrange capacitors on one side and the other side of a connecting member including a rewiring layer and connect them to the same power wiring in the rewiring layer so as to be electrically connected I will.

예를 들면, 본 개시에 따른 팬-아웃 반도체 패키지는 접속패드가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩; 반도체칩 주위에 배치된 제1커패시터; 제1커패시터 및 반도체칩의 비활성면의 적어도 일부를 봉합하는 봉합재; 봉합재, 제1커패시터, 및 반도체칩의 활성면 상에 배치된 제1연결부재; 및 제1연결부재의 반도체칩이 배치된측의 반대측에 배치된 제2커패시터; 를 포함하며, 제1연결부재는 반도체칩의 접속패드, 제1커패시터, 및 제2커패시터와 전기적으로 연결된 재배선층을 포함하며, 제1커패시터 및 제2커패시터는 재배선층의 동일한 파워용 배선을 통하여 접속패드와 전기적으로 연결된 것일 수 있다.
For example, a fan-out semiconductor package according to the present disclosure may include a semiconductor chip having an active surface on which connection pads are disposed and an inactive surface disposed on the opposite side of the active surface; A first capacitor disposed around the semiconductor chip; A sealing material for sealing at least a part of the inactive surface of the first capacitor and the semiconductor chip; A sealing member, a first capacitor, and a first connecting member disposed on the active surface of the semiconductor chip; And a second capacitor disposed on a side opposite to a side of the first connection member where the semiconductor chip is disposed; Wherein the first connecting member includes a connection pad of the semiconductor chip, a first capacitor, and a re-wiring layer electrically connected to the second capacitor, wherein the first capacitor and the second capacitor are electrically connected to each other through the same power wiring And may be electrically connected to the connection pad.

본 개시의 여러 효과 중 일 효과로서 커패시터를 배치할 수 있는 공간이 한정됨에도 불구하고 저주파 및 고주파 영역의 입력 임피던스를 모두 개선할 수 있는 팬-아웃 반도체 패키지를 제공할 수 있다.
It is possible to provide a fan-out semiconductor package which can improve both the input impedance of the low frequency region and the high frequency region despite the limited space in which the capacitors can be disposed as one of the effects of the present disclosure.

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 도 9의 팬-아웃 반도체 패키지를 A 방향에서 본 개략적인 평면도다.
도 12는 팬-아웃 반도체 패키지의 반도체칩, 제1커패시터, 제2커패시터, 및 파워용 배선의 연결 형태의 일례를 개략적으로 나타낸 사시도다.
도 13은 팬-아웃 반도체 패키지의 반도체칩, 제1커패시터, 제2커패시터, 및 파워용 배선의 연결 형태의 일례를 개략적으로 나타낸 단면도다.
도 14는 팬-아웃 반도체 패키지의 반도체칩, 제1커패시터, 제2커패시터, 및 파워용 배선의 층별 연결 형태의 일례를 개략적으로 나타낸 사시도다.
도 15는 제1커패시터의 일례를 개략적으로 나타낸 사시도다.
도 16은 제1커패시터의 다른 일례를 개략적으로 나타낸 사시도다.
도 17은 제2커패시터의 일례를 개략적으로 나타낸 사시도다.
도 18은 제2커패시터의 다른 일례를 개략적으로 나타낸 사시도다.
도 19는 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 20은 도 19의 팬-아웃 반도체 패키지의 개략적인 ?-?' 절단 평면도다.
도 21은 도 20의 팬-아웃 반도체 패키지를 B 방향에서 본 개략적인 평면도다.
도 22는 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 23은 도 22의 팬-아웃 반도체 패키지의 개략적인 ?-?' 절단 평면도다.
도 24는 도 22의 팬-아웃 반도체 패키지를 C 방향에서 본 개략적인 평면도다.
도 25는 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 26은 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 27은 팬-아웃 반도체 패키지가 메인보드에 실장된 경우의 일례를 개략적으로 나타낸 단면도다.
도 28은 제1 및 제2커패시터의 조합에 따른 임피던스 변화를 나타낸다.1 is a block diagram schematically showing an example of an electronic equipment system.
2 is a perspective view schematically showing an example of an electronic apparatus.
3 is a cross-sectional view schematically showing the front and rear of the package of the fan-in semiconductor package.
4 is a cross-sectional view schematically showing a packaging process of a fan-in semiconductor package.
5 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic apparatus.
6 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic apparatus.
7 is a cross-sectional view showing a schematic view of a fan-out semiconductor package.
8 is a cross-sectional view schematically showing a case where the fan-out semiconductor package is mounted on a main board of an electronic apparatus.
9 is a cross-sectional view schematically showing an example of a fan-out semiconductor package.
10 is a schematic sectional elevational-cut view of the fan-out semiconductor package of FIG.
Fig. 11 is a schematic plan view of the fan-out semiconductor package of Fig. 9 viewed from direction A. Fig.
FIG. 12 is a perspective view schematically showing an example of a connection form of a semiconductor chip, a first capacitor, a second capacitor, and a power wiring in a fan-out semiconductor package. FIG.
13 is a cross-sectional view schematically showing an example of the connection form of the semiconductor chip, the first capacitor, the second capacitor, and the power wiring in the fan-out semiconductor package.
14 is a perspective view schematically showing an example of the layered connection form of the semiconductor chip, the first capacitor, the second capacitor, and the power wiring in the fan-out semiconductor package.
15 is a perspective view schematically showing an example of a first capacitor.
16 is a perspective view schematically showing another example of the first capacitor.
17 is a perspective view schematically showing an example of a second capacitor.
18 is a perspective view schematically showing another example of the second capacitor.
19 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
Figure 20 is a schematic diagram of the fan-out semiconductor package of Figure 19; Fig.
Fig. 21 is a schematic plan view of the fan-out semiconductor package of Fig. 20 viewed in the direction B; Fig.
22 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
Figure 23 is a schematic diagram of the fan-out semiconductor package of Figure 22; Fig.
Fig. 24 is a schematic plan view of the fan-out semiconductor package of Fig. 22 viewed in the direction C; Fig.
25 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
26 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
27 is a cross-sectional view schematically showing an example of a case where the fan-out semiconductor package is mounted on a main board.
Fig. 28 shows impedance variation according to the combination of the first and second capacitors.

이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
Hereinafter, the present disclosure will be described with reference to the accompanying drawings. The shape and size of elements in the drawings may be exaggerated or reduced for clarity.

전자기기Electronics

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
1 is a block diagram schematically showing an example of an electronic equipment system.

도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
Referring to the drawings, an electronic device 1000 accommodates a main board 1010. The main board 1010 is physically and / or electrically connected to the chip-related components 1020, the network-related components 1030, and other components 1040. They are also combined with other components to be described later to form various signal lines 1090.

칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
Chip related components 1020 include memory chips such as volatile memory (e.g., DRAM), non-volatile memory (e.g., ROM), flash memory, etc.; An application processor chip such as a central processor (e.g., a CPU), a graphics processor (e.g., a GPU), a digital signal processor, a cryptographic processor, a microprocessor, Analog-to-digital converters, and logic chips such as application-specific integrated circuits (ICs), and the like, but it is needless to say that other types of chip-related components may be included. It goes without saying that these components 1020 can be combined with each other.

네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
IEEE 802.11 family, etc.), IEEE 802.20, long term evolution (LTE), Ev-DO, HSPA +, HSDPA +, HSUPA +, EDGE, GSM , And any other wireless and wired protocols designated as GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G and later, as well as any other wireless or wired Any of the standards or protocols may be included. It goes without saying that the network-related component 1030 may be combined with the chip-related component 1020, as well.

기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
Other components 1040 include high-frequency inductors, ferrite inductors, power inductors, ferrite beads, low temperature co-firing ceramics (LTCC), EMI (Electro Magnetic Interference) filters and MLCC (Multi-Layer Ceramic Condenser) But is not limited to, passive components used for various other purposes, and the like. It is also understood that other components 1040 may be combined with each other with the chip-related component 1020 and / or the network-related component 1030.

전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
Depending on the type of electronic device 1000, the electronic device 1000 may include other components that may or may not be physically and / or electrically connected to the mainboard 1010. Other components include, for example, a camera 1050, an antenna 1060, a display 1070, a battery 1080, an audio codec (not shown), a video codec (not shown), a power amplifier (not shown), a compass (Not shown), a CD (compact disk) (not shown), and a DVD (not shown), an accelerometer (not shown), a gyroscope a digital versatile disk (not shown), and the like. However, the present invention is not limited thereto, and other components used for various purposes may be included depending on the type of the electronic device 1000.

전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
The electronic device 1000 may be a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, a computer a computer, a monitor, a tablet, a laptop, a netbook, a television, a video game, a smart watch, an automotive, and the like. However, it is needless to say that the present invention is not limited thereto and may be any other electronic device that processes data.

도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
2 is a perspective view schematically showing an example of an electronic apparatus.

도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드(1110)가 수용되어 있으며, 메인보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
Referring to the drawings, a semiconductor package is applied to various electronic apparatuses as described above for various purposes. For example, a main board 1110 is accommodated in the body 1101 of the smartphone 1100, and various components 1120 are physically and / or electrically connected to the main board 1110. In addition, other components, such as the camera 1130, that are physically and / or electrically connected to the main board 1010 or not may be contained within the body 1101. Some of the components 1120 may be chip related components, and the semiconductor package 100 may be, for example, an application processor, but is not limited thereto. It is needless to say that the electronic device is not necessarily limited to the smartphone 1100, but may be another electronic device as described above.

반도체 패키지Semiconductor package

일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
In general, a semiconductor chip has many microelectronic circuits integrated therein, but itself can not serve as a finished product of a semiconductor, and there is a possibility of being damaged by external physical or chemical impact. Therefore, the semiconductor chip itself is not used as it is, and the semiconductor chip is packaged and used as electronic devices in a package state.

반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
The reason for the necessity of semiconductor packaging is that there is a difference in circuit width between the semiconductor chip and the main board of the electronic device from the viewpoint of electrical connection. Specifically, in the case of a semiconductor chip, the size of the connection pad and the spacing between the connection pads are very small. On the other hand, in the case of the main board used in electronic equipment, the size of the component mounting pad and the interval between the component mounting pads are much larger than the scale of the semiconductor chip . Therefore, there is a need for a packaging technique which makes it difficult to directly mount a semiconductor chip on such a main board and can buffer the difference in circuit width between the semiconductor chips.

이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
The semiconductor package manufactured by such a packaging technique can be classified into a fan-in semiconductor package and a fan-out semiconductor package depending on the structure and use.

이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
Hereinafter, the fan-in semiconductor package and the fan-out semiconductor package will be described in more detail with reference to the drawings.

(팬-인 반도체 패키지)(Fan-in semiconductor package)

도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.3 is a cross-sectional view schematically showing the front and rear of the package of the fan-in semiconductor package.

도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
4 is a cross-sectional view schematically showing a packaging process of a fan-in semiconductor package.

도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
The semiconductor chip 2220 includes a body 2221 including silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like; A connection pad 2222 including a conductive material and a passivation film 2223 such as an oxide film or a nitride film formed on one surface of the body 2221 and covering at least a part of the connection pad 2222. [ May be an integrated circuit (IC) in a bare state. At this time, since the connection pad 2222 is very small, the integrated circuit (IC) is difficult to be mounted on a medium-level printed circuit board (PCB) as well as a main board of an electronic apparatus.

이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연 수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
A connection member 2240 is formed on the semiconductor chip 2220 in accordance with the size of the semiconductor chip 2220 in order to rewire the connection pad 2222. [ The connecting member 2240 is formed by forming an insulating layer 2241 with an insulating material such as a photosensitive insulating resin (PID) on the semiconductor chip 2220 and forming a via hole 2243h for opening the connecting pad 2222, The wiring pattern 2242 and the via 2243 can be formed. Thereafter, a passivation layer 2250 for protecting the connecting member 2240 is formed, and an under-bump metal layer 2260 or the like is formed after the opening 2251 is formed. That is, through a series of processes, a fan-in semiconductor package 2200 including, for example, a semiconductor chip 2220, a connecting member 2240, a passivation layer 2250, and an under bump metal layer 2260, do.

이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
As described above, the fan-in semiconductor package is a package in which all the connection pads of the semiconductor chip, for example, I / O (Input / Output) terminals are disposed inside the element, and the fan-in semiconductor package has good electrical characteristics and can be produced at low cost have. Accordingly, many devices incorporated in a smart phone are manufactured in the form of a fan-in semiconductor package. Specifically, development is being made in order to implement a small-sized and fast signal transmission.

다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
However, in the fan-in semiconductor package, all of the I / O terminals must be disposed inside the semiconductor chip, so that there are many space limitations. Therefore, such a structure is difficult to apply to a semiconductor chip having a large number of I / O terminals or a semiconductor chip having a small size. In addition, due to this vulnerability, the fan-in semiconductor package can not be directly mounted on the main board of the electronic device. This is because even if the size and spacing of the I / O terminals of the semiconductor chip are enlarged by the rewiring process, they do not have a size and a gap enough to be directly mounted on the electronic device main board.

도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.5 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic apparatus.

도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
6 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic apparatus.

도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
Referring to the drawing, the fan-in semiconductor package 2200 is again rewired with the connection pads 2222 of the semiconductor chip 2220, that is, the I / O terminals through the interposer substrate 2301, May be mounted on the main board 2500 of the electronic device with the fan-in semiconductor package 2200 mounted on the interposer substrate 2301. At this time, the solder ball 2270 and the like can be fixed with the underfill resin 2280 and the outside can be covered with the molding material 2290 or the like. Alternatively, the fan-in semiconductor package 2200 may be embedded in a separate interposer substrate 2302, and the interposer substrate 2302 may be embedded in the connection pads 2220 of the semiconductor chip 2220, The I / O terminals 2222, i.e., the I / O terminals, may be re-routed again and finally mounted on the main board 2500 of the electronic device.

이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
Since the fan-in semiconductor package is difficult to be directly mounted on the main board of the electronic apparatus, it is mounted on a separate interposer substrate and then re-packaged to be mounted on the electronic device main board, And is mounted on an electronic device main board while being embedded in a substrate.

(팬-아웃 반도체 패키지)(Fan-out semiconductor package)

도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
7 is a cross-sectional view showing a schematic view of a fan-out semiconductor package.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
In the fan-out semiconductor package 2100, for example, the outer side of the semiconductor chip 2120 is protected by the sealing material 2130, and the connection pad 2122 of the semiconductor chip 2120 is connected to the connection member 2120. [ The semiconductor chip 2120 is rewound to the outside of the semiconductor chip 2120. At this time, a passivation layer 2202 may be further formed on the connection member 2140, and an under bump metal layer 2160 may be further formed on the opening of the passivation layer 2202. A solder ball 2170 may be further formed on the under bump metal layer 2160. The semiconductor chip 2120 may be an integrated circuit (IC) including a body 2121, a connection pad 2122, a passivation film (not shown), and the like. The connecting member 2140 includes an insulating layer 2141, a re-wiring layer 2142 formed on the insulating layer 2241, and a via 2143 for electrically connecting the connecting pad 2122 and the re-wiring layer 2142 .

이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
As described above, the fan-out semiconductor package is formed by rewiring the I / O terminals to the outside of the semiconductor chip through the connecting member formed on the semiconductor chip. As described above, in the fan-in semiconductor package, all of the I / O terminals of the semiconductor chip must be disposed inside the semiconductor chip. If the element size is reduced, the ball size and pitch must be reduced. On the other hand, in the fan-out semiconductor package, the I / O terminals are rewired to the outside of the semiconductor chip through the connecting member formed on the semiconductor chip so that the size of the semiconductor chip is reduced. And can be mounted on a main board of an electronic device without a separate interposer substrate as will be described later.

도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
8 is a cross-sectional view schematically showing a case where the fan-out semiconductor package is mounted on a main board of an electronic apparatus.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
Referring to the drawings, the fan-out semiconductor package 2100 may be mounted on a main board 2500 of an electronic device through a solder ball 2170 or the like. That is, as described above, the fan-out semiconductor package 2100 includes a connection member 2120 that can rewire the connection pad 2122 to the fan-out area beyond the size of the semiconductor chip 2120 on the semiconductor chip 2120, The standardized ball layout can be used as it is, and as a result, it can be mounted on the main board 2500 of the electronic apparatus without a separate interposer substrate or the like.

이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
Since the fan-out semiconductor package can be mounted on the main board of the electronic device without using a separate interposer substrate, the thickness of the fan-out semiconductor package can be reduced compared to a fan-in semiconductor package using the interposer substrate. Do. In addition, it has excellent thermal characteristics and electrical characteristics and is particularly suitable for mobile products. In addition, it can be implemented more compactly than a general POP (Package on Package) type using a printed circuit board (PCB), and it is possible to solve a problem caused by a bending phenomenon.

한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
On the other hand, the fan-out semiconductor package means a package technology for mounting the semiconductor chip on a main board or the like of an electronic device and protecting the semiconductor chip from an external impact, and the scale, (PCB) such as an interposer substrate having a built-in fan-in semiconductor package.

이하에서는, 저주파 및 고주파 영역의 입력 임피던스를 모두 개선할 수 있는 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
Hereinafter, a fan-out semiconductor package capable of improving both the input impedance in the low frequency region and the high frequency region will be described with reference to the drawings.

도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.9 is a cross-sectional view schematically showing an example of a fan-out semiconductor package.

도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.10 is a schematic sectional elevational-cut view of the fan-out semiconductor package of FIG.

도 11은 도 9의 팬-아웃 반도체 패키지를 A 방향에서 본 개략적인 평면도다.
Fig. 11 is a schematic plan view of the fan-out semiconductor package of Fig. 9 viewed from direction A. Fig.

도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 접속패드(122)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩(120), 반도체칩(120) 주위에 배치된 제1커패시터(180), 제1커패시터와 반도체칩(120)의 비활성면의 적어도 일부를 봉합하는 봉합재(130), 봉합재(130)와 제1커패시터와 반도체칩(120)의 활성면 상에 배치된 제1연결부재(140), 및 제1연결부재(140)의 반도체칩(120)이 배치된측의 반대측에 배치된 제2커패시터(190)를 포함한다. 제1연결부재(140)는 반도체칩(120)의 접속패드(122), 제1커패시터(180), 및 제2커패시터(190)와 전기적으로 연결된 재배선층(142a, 142b)을 포함한다. 제1커패시터(180) 및 제2커패시터(190)는 재배선층(142a, 142b)의 동일한 파워용 배선(P)을 통하여 반도체칩(120)의 접속패드(122)와 전기적으로 연결된다. 부가적으로, 일례에 따른 팬-아웃 반도체 패키지(100A)는 관통홀(110H)을 갖는 제2연결부재(110), 제1연결부재(140) 상에 배치된 패시베이션층(150), 패시베이션층(150) 상에 배치되며 패시베이션층(150)의 개구부(151) 상에 배치된 언더범프금속층(160), 및 언더범프금속층(160) 상에 배치된 접속단자(170)를 더 포함할 수 있다.
Referring to the drawings, an exemplary fan-out semiconductor package 100A includes a semiconductor chip 120 having an active surface on which the connection pad 122 is disposed and an inactive surface disposed on the opposite side of the active surface, a semiconductor chip 120, A sealing material 130 for sealing at least a part of the inactive surfaces of the first capacitor and the semiconductor chip 120, a sealing material 130, a first capacitor and a semiconductor chip 120, And a second capacitor 190 disposed on the opposite side of the first connection member 140 on the side where the semiconductor chip 120 is disposed. The first connection member 140 includes re-wiring layers 142a and 142b electrically connected to the connection pad 122, the first capacitor 180, and the second capacitor 190 of the semiconductor chip 120. [ The first capacitor 180 and the second capacitor 190 are electrically connected to the connection pad 122 of the semiconductor chip 120 through the same power wiring P of the re-wiring layers 142a and 142b. In addition, the exemplary fan-out semiconductor package 100A includes a second connecting member 110 having a through hole 110H, a passivation layer 150 disposed on the first connecting member 140, An underbuffer metal layer 160 disposed on the passivation layer 150 and disposed on the opening 151 of the passivation layer 150 and a connection terminal 170 disposed on the underbump metal layer 160 .

일반적으로, 반도체 패키지는 메인보드 등에 실장될 때 솔더볼과 같은 접속단자를 이용하게 된다. 이러한 접속단자는 재배선층의 타측에 배치되어 재배선층 의 배선과 전기적으로 연결된다. 한편, 최근 원활한 전력 공급이 요구되고 있어, 재배선층의 타측의 접속단자가 배치되는 영역의 일부에 디커플링 커패시터(Decoupling Capactior)를 배치하는 것이 고려되고 있다. 그런데, 접속단자가 배치되는 공간이 한정적이기 때문에, 원활한 파워 공급을 위하여, 즉 용량 확보 차원에서 이러한 디커플링 커패시터의 수를 늘려주는 경우, 배치 가능한 접속단자의 수가 감소하게 된다. 이는 역으로 전력 공급에 문제를 일으킬 수 있다. 다른 배치 형태로는 재배선층의 일측의 집적회로 주위에 디커플링 커패시터를 배치하는 것을 고려해볼 수 있다. 그러나, 이 경우 디커플링 커패시터와 집적회로 사이의 전기적 연결 거리(path)가 상당하기 때문에, 부작용이 야기될 수 있다.
Generally, a semiconductor package uses a connection terminal such as a solder ball when mounted on a main board or the like. Such a connection terminal is disposed on the other side of the re-wiring layer and is electrically connected to the wiring of the re-wiring layer. On the other hand, recently, smooth power supply is required, and it is considered to arrange a decoupling capacitor in a part of a region where connection terminals on the other side of the re-distribution layer are disposed. However, since the space in which the connection terminals are disposed is limited, when the number of such decoupling capacitors is increased for smooth power supply, that is, in order to secure the capacity, the number of connectable connection terminals decreases. Which in turn can cause power supply problems. In other arrangements, it may be considered to place a decoupling capacitor around the integrated circuit on one side of the rewiring layer. However, in this case, since the electrical connection path between the decoupling capacitor and the integrated circuit is significant, a side effect may be caused.

반면, 일례에 따른 팬-아웃 반도체 패키지(100A)에서와 같이, 재배선층(142a, 142b)을 포함하는 제1연결부재(140)의 일측 및 타측에 각각 제1 및 제2커패시터(180, 190)를 배치하되, 이들을 동일한 파워용 배선(P)에 연결시키는 경우, 한정된 공간에도 불구하고 충분한 용량 확보가 가능하게 되며, 그 결과 원활한 파워 공급이 가능해진다. 또한, 보다 낮은 등가직렬인덕턴스를 구현할 수 있다. 구체적으로, 제1연결부재(140, 150)의 타측에 배치된 제2커패시터(190)의 개수를 늘려주는 대신, 제1연결부재(140, 150)의 일측에 배치된 제1커패시터(180)를 도입하여, 공간의 제한을 개선할 수 있다. 이때, 단순히 제1커패시터(180)를 도입하는 것이 아니라, 이를 제2커패시터(190)와 동일한 파워용 배선(P)에 연결함으로써, 해당 파워용 배선(P)에 연결된 커패시터의 전체 용량을 증가시켜줄 수 있다. 그 결과 저주파 영역에서의 입력 임피던스(Input Impedance)를 개선할 수 있다. 또한, 해당 파워용 배선(P)에 연결된 커패시터의 전체 등가직렬인덕턴스를 감소시킬 수 있다. 그 결과 고주파 영역에서의 입력 임피던스(Input Impedance)를 개선할 수 있다.
On the other hand, on one side and the other side of the first connecting member 140 including the re-wiring layers 142a and 142b, the first and second capacitors 180 and 190 When these are connected to the same power wiring P, a sufficient capacity can be ensured in spite of a limited space, and as a result, smooth power supply is possible. In addition, a lower equivalent series inductance can be realized. Specifically, instead of increasing the number of the second capacitors 190 disposed on the other side of the first connection members 140 and 150, a first capacitor 180 disposed on one side of the first connection members 140 and 150, The space limitation can be improved. At this time, instead of simply introducing the first capacitor 180, by connecting the first capacitor 180 to the same power wiring P as the second capacitor 190, the total capacity of the capacitor connected to the power wiring P is increased . As a result, the input impedance in the low frequency region can be improved. In addition, the total equivalent series inductance of the capacitor connected to the power wiring line P can be reduced. As a result, the input impedance in the high frequency region can be improved.

이하, 일례에 따른 팬-아웃 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
Hereinafter, each configuration included in the fan-out semiconductor package 100A according to the example will be described in more detail.

반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니다. 반도체칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 SiO 등의 산화막 또는 SiN 등의 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 패시베이션막(123)을 통하여 접속패드(122) 하면은 봉합재(130) 하면과 단차를 가질 수 있으며, 그 결과 봉합재(130)가 접속패드(122) 하면으로 블리딩 되는 것을 어느 정도 방지할 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다.
The semiconductor chip 120 may be an integrated circuit (IC) in which hundreds to millions of devices are integrated into one chip. The integrated circuit may, for example, be but is not limited to an application processor chip such as a central processor (e.g., CPU), a graphics processor (e.g., GPU), a digital signal processor, a cryptographic processor, a microprocessor, . The semiconductor chip 120 may be formed on the basis of an active wafer. In this case, silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like may be used as a base material of the body 121. The body 121 may have various circuits. The connection pad 122 electrically connects the semiconductor chip 120 to other components. As the forming material, a conductive material such as aluminum (Al) may be used without any particular limitation. A passivation film 123 may be formed on the body 121 to expose the connection pad 122. The passivation film 123 may be an oxide film such as SiO or a nitride film such as SiN or a double layer film of an oxide film and a nitride film. It is possible. The lower surface of the connection pad 122 may have a step with the lower surface of the sealing material 130 through the passivation film 123 so that the sealing material 130 can be prevented from bleeding to the lower surface of the connection pad 122 to some extent have. An insulating film (not shown) or the like may be further disposed at a necessary position.

봉합재(130)는 반도체칩(120), 제1커패시터(180), 제2연결부재(110) 등을 보호할 수 있다. 봉합 형태는 특별히 제한되지 않으며, 반도체칩(120), 제1커패시터(180), 제2연결부재(110) 등의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 제1커패시터(180), 제2연결부재(110), 및 반도체칩(120)의 비활성면을 덮을 수 있으며, 이들 사이의 공간을 채울 수 있다. 또한, 봉합재(130)는 반도체칩(120)의 패시베이션막(123)과 제1연결부재(140) 사이의 공간의 적어도 일부를 채울 수도 있다. 한편, 봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
The sealing member 130 may protect the semiconductor chip 120, the first capacitor 180, the second connecting member 110, and the like. The sealing shape is not particularly limited and may be a shape that covers at least a part of the semiconductor chip 120, the first capacitor 180, the second connecting member 110, and the like. For example, the sealing material 130 may cover the inactive surfaces of the first capacitor 180, the second connecting member 110, and the semiconductor chip 120, and fill the space therebetween. The sealing member 130 may fill at least a part of the space between the passivation film 123 of the semiconductor chip 120 and the first connecting member 140. [ On the other hand, by filling the through hole 110H with the sealing material 130, it can act as an adhesive according to a specific material and reduce buckling.

봉합재(130)의 구체적인 물질은 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 마찬가지로 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기 필러와 같은 보강재가 포함된 수지, 예를 들면, ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기 필러와 함께 유리 섬유(Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지를 사용할 수도 있다.
The specific material of the sealing material 130 is not particularly limited. For example, an insulating material may be used. As the insulating material, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin containing a reinforcing material such as an inorganic filler, for example, ABF, FR-4, BT, PID resin, etc. may be used. It is needless to say that a known molding material such as EMC may be used. If necessary, a thermosetting resin or a resin impregnated with a core material such as glass cloth (glass cloth) together with an inorganic filler with a thermoplastic resin may be used.

봉합재(130)에는 전자파 차단을 위하여 필요에 따라 도전성 입자가 포함될 수 있다. 도전성 입자는 전자파 차단이 가능한 것이면 어떠한 것이든 사용할 수 있으며, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 특별히 이에 한정되는 것은 아니다.
The sealing material 130 may include conductive particles as needed for shielding electromagnetic waves. The conductive particles may be any of those capable of interrupting the electromagnetic wave, and examples of the conductive particles include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au) (Pb), titanium (Ti), solder, or the like, but this is merely an example, and the present invention is not limited thereto.

제1연결부재(140)는 반도체칩(120)의 접속패드(122)를 재배선하기 위한 구성이다. 제1연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 접속패드(122)가 재배선 될 수 있으며, 후술하는 접속단자(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 제1연결부재(140)는 절연층(141a, 141b), 절연층(141a, 141b) 상에 배치된 재배선층(142a, 142b), 및 절연층(141a, 141b)을 관통하며 재배선층(142a, 142b)을 연결하는 비아(143a, 143b)를 포함한다. 일례에 따른 팬-아웃 반도체 패키지(100A)에서는 제1연결부재(140)가 복수층으로 구성되나, 단층으로 구성될 수도 있다.
The first connection member 140 is a structure for rewiring the connection pad 122 of the semiconductor chip 120. Several hundreds of connection pads 122 having various functions may be rewired through the first connection member 140 and may be physically and / or electrically connected to the outside according to their function through a connection terminal 170 to be described later . The first connecting member 140 is connected to the re-wiring layers 142a and 142b disposed on the insulating layers 141a and 141b, the insulating layers 141a and 141b, and the re- And 142b, respectively. In the fan-out semiconductor package 100A according to the exemplary embodiment, the first connection member 140 is formed of a plurality of layers, but may be a single layer.

절연층(141a, 141b)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 이 경우, 절연층(141a, 141b)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143a, 143b)의 파인 피치를 달성할 수 있다. 절연층(141a, 141b)이 다층인 경우 각각의 절연층의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141a, 141b)이 다층인 경우 공정에 따라 이들이 일체화 되어 경계가 불분명할 수도 있다.
As the material of the insulating layers 141a and 141b, an insulating material may be used. In addition to the above-described insulating material, a photosensitive insulating material such as a PID resin may be used as the insulating material. In this case, the insulating layers 141a and 141b can be formed to be thinner and the pitches of the vias 143a and 143b can be more easily achieved. When the insulating layers 141a and 141b are multilayered, the materials of the respective insulating layers may be identical to each other, and may be different from each other if necessary. When the insulating layers 141a and 141b are multilayered, the boundaries may be unclear because they are integrated according to the process.

재배선층(142a, 142b)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142a, 142b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 재배선층(142a, 142b)은 각각 그라운드(GrouND: GND), 파워(PoWeR: PWR), 신호(Signal: S) 배선 등을 포함한다. 여기서, 신호(S)는 그라운드(GND), 파워(PWR) 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 재배선층(142a, 142b)은 각각 비아 패드, 접속단자 패드 등을 포함한다.
The re-distribution layers 142a and 142b substantially rewire the connection pad 122 and may be formed of copper (Cu), aluminum (Al), silver (Ag), tin (Sn) (Ni), lead (Pb), titanium (Ti), or an alloy thereof may be used. The re-distribution layers 142a and 142b can perform various functions according to the design design of the layer. For example, each of the re-wiring layers 142a and 142b includes a ground (GND), a power (PoWeR: PWR), a signal (S: S) Here, the signal S includes various signals except ground (GND), power (PWR), and the like, for example, a data signal. The re-wiring layers 142a and 142b include via pads, connection terminal pads, and the like.

재배선층(142a, 142b) 중 일부 노출된 배선에는 필요에 따라 표면처리층(미도시)이 더 형성될 수 있다. 표면처리층(미도시)은 당해 기술분야에 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다.
A surface treatment layer (not shown) may be further formed on the exposed wiring of the re-distribution layers 142a and 142b as necessary. The surface treatment layer (not shown) is not particularly limited as long as it is known in the art, and examples thereof include electrolytic gold plating, electroless gold plating, OSP or electroless tin plating, electroless silver plating, electroless nickel plating / , DIG plating, HASL, or the like.

비아(143a, 143b)는 서로 다른 층에 형성된 재배선층(142a, 142b), 접속패드(122) 등을 전기적으로 연결시키며, 그 결과 패키지(100B) 내에 전기적 경로를 형성시킨다. 비아(143a, 143b)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143a, 143b)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
The vias 143a and 143b electrically connect the rewiring layers 142a and 142b and the connection pad 122 formed in different layers and thereby form an electrical path in the package 100B. As the material for forming the vias 143a and 143b, copper, aluminum, silver, tin, gold, nickel, lead, titanium, , Or an alloy thereof can be used. The vias 143a and 143b may be completely filled with a conductive material, or a conductive material may be formed along the wall of the via. In addition, any shape known in the art, such as a tapered shape, a cylindrical shape, etc., can be applied.

제1커패시터(180)는 제2커패시터(190) 만으로는 부족한 용량(Capacitance)을 보충하는 역할을 수행할 수 있다. 제1커패시터(180)는 제1연결부재(140) 상의 반도체칩(120) 주위에 배치된다. 즉, 제1커패시터(180)는 두께 방향(T)을 기준으로 반도체칩(120)과 실질적으로 동일한 레벨에 배치된다. 제1커패시터(180)는 제1연결부재(140)의 파워용 비아(143aP)를 통하여 제1연결부재(140)의 파워용 배선(P)과 연결된다. 제1커패시터(180)는 적층 세라믹 커패시터(Multi Layer Ceramic Capacitor: MLCC)일 수 있으며, 당 기술분야에서 내장형(Embedded type)으로 사용되는 적층 세라믹 커패시터(MLCC)일 수 있다. 이를 통하여 충분한 용량을 보충할 수 있다.
The first capacitor 180 may serve to compensate for the insufficient capacitance by the second capacitor 190 alone. The first capacitor 180 is disposed around the semiconductor chip 120 on the first connection member 140. That is, the first capacitor 180 is disposed at substantially the same level as the semiconductor chip 120 with respect to the thickness direction T. The first capacitor 180 is connected to the power wiring P of the first connection member 140 via the power via 143aP of the first connection member 140. [ The first capacitor 180 may be a multilayer ceramic capacitor (MLCC) or a multilayer ceramic capacitor (MLCC) used in the art as an embedded type. This allows sufficient capacity to be supplemented.

제2커패시터(190)는 기본적인 용량을 제공함과 동시에 낮은 등가직렬인덕턴스(Equivalent Serial Inductance: ESL)를 구현하는 역할을 수행할 수 있다. 제2커패시터(190)는 제1연결부재(140)의 반도체칩(120)이 배치된측의 반대측의 접속단자(170) 주위에 배치된다. 즉, 제2커패시터(190)는 두께 방향(T)을 기준으로 접속단자(170)와 실질적으로 동일한 레벨에 배치된다. 이때, 제2커패시터(190)는 반도체칩(120)과 전기적 연결거리(path)가 최소화되도록 배치된다. 제2커패시터(190)는 제1연결부재(140)의 파워용 배선(P)과 별도의 비아 없이 직접 연결될 수 있다. 제2커패시터(190)는 후술하는 바와 같이 표면 실장형(Surface Mounted Technology: SMT type) 커패시터일 수 있으며, 따라서 하면 전극을 갖는 구조일 수 있다. 이를 통하여 박형화가 가능하며, 등가직렬인덕턴스를 최소화할 수 있다.
The second capacitor 190 may serve to provide a basic capacitance while implementing a low equivalent serial inductance (ESL). The second capacitor 190 is disposed around the connection terminal 170 on the opposite side of the side where the semiconductor chip 120 of the first connection member 140 is disposed. That is, the second capacitor 190 is disposed at substantially the same level as the connection terminal 170 with respect to the thickness direction T. At this time, the second capacitor 190 is disposed so as to minimize an electrical connection path with the semiconductor chip 120. The second capacitor 190 may be directly connected to the power line P of the first connection member 140 without a separate via. The second capacitor 190 may be a Surface Mounted Technology (SMT type) capacitor as described below, and may be a structure having a bottom electrode. This enables thinning and minimizes equivalent series inductance.

제1 및 제2커패시터(180, 190)의 용량을 각각 C1 및 C2 라 할 때, C1 = C2 일 수 있다. 또한, 제1 및 제2커패시터(180, 190)의 두께를 각각 t1 및 t2 라 할 때, t1 > t2 일 수 있다. 제2커패시터(190)는 접속단자(170) 주위에 배치되며, 따라서 접속단자(170) 보다 두께가 두꺼운 경우에는 팬-아웃 반도체 패키지(100A)가 메인보드에 실장되기 어렵다. 즉, 제2커패시터(190)는 그 두께에 한계가 있으며, 따라서 높은 용량을 가지기 어렵다. 반면, 제1커패시터(180)는 반도체칩(120) 주위에 배치되는바, 반도체칩(120) 정도의 두께를 가질 수 있다. 즉, 제1커패시터(180)는 그 두께의 제한이 제2커패시터(190) 보다 작으며, 따라서 높은 용량을 가질 수 있다.
When the capacitances of the first and second capacitors 180 and 190 are C 1 and C 2 , respectively, C 1 = C 2 . Also, when the thicknesses of the first and second capacitors 180 and 190 are t 1 and t 2 , t 1 > t 2 , respectively. The second capacitor 190 is disposed around the connection terminal 170. Therefore, when the thickness of the second capacitor 190 is thicker than the connection terminal 170, the fan-out semiconductor package 100A is hardly mounted on the main board. That is, the thickness of the second capacitor 190 is limited, and therefore it is difficult to have a high capacitance. On the other hand, the first capacitor 180 is disposed around the semiconductor chip 120, and may have a thickness of about the semiconductor chip 120. That is, the thickness of the first capacitor 180 is smaller than that of the second capacitor 190, and therefore, it can have a high capacitance.

제1 및 제2커패시터(180, 190)의 등가직렬인덕턴스를 각각 L1 및 L2라 할 때, L1 = L2 일 수 있다. 또한, 제1 및 제2커패시터(180, 190)의 등가직렬저항을 각각 R1 및 R2라 할 때, R1 = R2 일 수 있다. 반도체칩(120)과의 전기적 연결거리(path)가 최소화될 수 있는 제2커패시터(190)가 낮은 등가직렬인덕턴스 및 낮은 등가직렬저항을 가질수록, 동일한 파워용 배선(P)에 연결된 커패시터의 전체 등가직렬인덕턴스 및 등가직렬저항을 낮출 수 있다.
L 1 = L 2 , where L 1 and L 2 are the equivalent series inductances of the first and second capacitors 180 and 190, respectively. Further, when the equivalent series resistances of the first and second capacitors 180 and 190 are R 1 and R 2 , respectively, R 1 = R 2 . As the second capacitor 190, whose electrical connection path with the semiconductor chip 120 can be minimized, has a low equivalent series inductance and a low equivalent series resistance, the total of the capacitors connected to the same power wiring P The equivalent series inductance and the equivalent series resistance can be lowered.

제2연결부재(110)는 반도체칩(120)의 접속패드(122)를 재배선시키는 재배선층(112a, 112b)을 포함하는바 제1연결부재(140)의 층수를 감소시킬 수 있다. 필요에 따라서는, 구체적인 재료에 따라 패키지(100A)의 강성을 유지시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 경우에 따라서는, 제2연결부재(110)에 의하여 일례에 따른 팬-아웃 반도체 패키지(100A)가 패키지 온 패키지(Package on Package)의 일부로 사용될 수 있다. 제2연결부재(110)는 관통홀(110H)을 가진다. 관통홀(110H) 내에는 반도체칩(120) 및 제1커패시터(180)가 제2연결부재(110)와 이격 되도록 배치될 수 있다. 예를 들면, 반도체칩(120) 및 제1커패시터(180)의 측면 주위는 제2연결부재(110)에 의하여 둘러싸일 수 있다. 제1커패시터(180)는 제2연결부재(110)의 관통홀(110H)에 형성된 리세스된 공간에 배치될 수 있다. 다만, 이러한 배치 형태는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
The second connection member 110 can reduce the number of bars of the first connection member 140 including the redistribution layers 112a and 112b for rewiring the connection pads 122 of the semiconductor chip 120. [ The rigidity of the package 100A can be maintained according to a specific material and the function of securing the thickness uniformity of the sealing material 130 can be performed. In some cases, the fan-out semiconductor package 100A according to the example of the second connecting member 110 may be used as a part of a Package on Package. The second connecting member 110 has a through hole 110H. The semiconductor chip 120 and the first capacitor 180 may be spaced apart from the second connection member 110 in the through hole 110H. For example, the periphery of the semiconductor chip 120 and the side surfaces of the first capacitor 180 may be surrounded by the second connection member 110. The first capacitor 180 may be disposed in the recessed space formed in the through hole 110H of the second connection member 110. [ However, such an arrangement is merely an example and can be variously modified in other forms, and other functions can be performed according to the form thereof.

제2연결부재(110)는 제1연결부재(140)와 접하는 절연층(111), 제1연결부재(140)와 접하며 절연층(111)에 매립된 제1재배선층(112a), 및 절연층(111)의 제1재배선층(112a)이 매립된측의 반대측 상에 배치된 제2재배선층(112b)을 포함한다. 제2연결부재(110)는 절연층(111)을 관통하며 제1 및 제2재배선층(112a, 112b)을 전기적으로 연결하는 비아(113)를 포함한다. 제1 및 제2재배선층(112a, 112b)은 접속패드(122)와 전기적으로 연결된다. 제1재배선층(112a)을 절연층(111) 내에 매립하는 경우, 제1재배선층(112a)의 두께에 의하여 발생하는 단차가 최소화 되는바, 제1연결부재(140)의 절연거리가 일정해진다. 즉, 제1연결부재(140)의 재배선층(142a, 142b)으로부터 절연층(111)의 하면까지의 거리와, 제1연결부재(140)의 재배선층(142a, 142b)로부터 접속패드(122)까지의 거리의 차이는, 제1재배선층(112a)의 두께보다 작다. 따라서, 제1연결부재(140)의 고밀도 배선 설계가 용이할 수 있다.
The second connection member 110 includes an insulation layer 111 in contact with the first connection member 140, a first rewiring layer 112a in contact with the first connection member 140 and embedded in the insulation layer 111, And a second redistribution layer 112b disposed on the opposite side of the side of the layer 111 on which the first redistribution layer 112a is embedded. The second connection member 110 includes vias 113 which penetrate the insulating layer 111 and electrically connect the first and second redistribution layers 112a and 112b. The first and second rewiring layers 112a and 112b are electrically connected to the connection pad 122. When the first rewiring layer 112a is embedded in the insulating layer 111, the step generated by the thickness of the first rewiring layer 112a is minimized, so that the insulation distance of the first connecting member 140 becomes constant . That is, the distance from the re-distribution layers 142a and 142b of the first connection member 140 to the lower surface of the insulation layer 111 and the distance from the re-distribution layers 142a and 142b of the first connection member 140 to the connection pads 122 ) Is smaller than the thickness of the first redistribution layer 112a. Therefore, the design of the high-density wiring of the first connection member 140 can be facilitated.

절연층(111)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기 필러와 함께 유리 섬유(Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
The material of the insulating layer 111 is not particularly limited. For example, an insulating material may be used. As the insulating material, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a core material such as a glass cloth (glass cloth) For example, prepreg, ABF (Ajinomoto Build-up Film), FR-4, BT (bismaleimide triazine), or the like can be used. If desired, a photosensitive insulator (PID) resin may be used.

재배선층(112a, 112b)은 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 재배선층(112a, 112b)은 각각 그라운드(GrouND: GND), 파워(PoWeR: PWR), 신호(Signal: S) 배선 등을 포함할 수 있다. 또한, 재배선층(112a, 112b)은 비아 패드, 접속단자 패드 등을 포함할 수 있다. 제한되지 않는 일례로서, 재배선층(112a, 112b)이 대부분 그라운드 배선으로 이루어질 수 있으며, 이 경우 제1연결부재(140)의 재배선층(142a, 142b)에 그라운드를 최소화하여 형성할 수 있는바, 배선 설계 자유도가 향상될 수 있다.
The rewiring layers 112a and 112b serve to rewire the connection pads 122 of the semiconductor chip 120. The rewiring layers 112a and 112b may be formed of copper (Cu), aluminum (Al), silver (Ag), tin ), Gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or alloys thereof. The redistribution layers 112a, 112b, 112c can perform various functions according to the design design of the layer. For example, the redistribution layers 112a and 112b may include a ground (GND), a power (PoWeR: PWR), a signal (S: S) The redistribution layers 112a and 112b may include via pads, connection terminal pads, and the like. The rewiring layers 112a and 112b may be formed of ground wirings. In this case, the rewiring layers 142a and 142b of the first connection member 140 may be formed with a minimum of ground, The degree of freedom in wiring design can be improved.

재배선층(112a, 112b) 중 봉합재(130)에 형성된 개구부(131)를 통하여 노출된 일부 배선에는 필요에 따라 표면처리층(미도시)이 더 형성될 수 있다. 표면처리층(미도시)은 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다.
A surface treatment layer (not shown) may be further formed on some of the rewiring layers 112a and 112b exposed through the opening 131 formed in the sealing material 130, if necessary. The surface treatment layer (not shown) is not particularly limited as long as it is a known one, and examples thereof include electrolytic gold plating, electroless gold plating, OSP or electroless tin plating, electroless silver plating, electroless nickel plating / HASL or the like.

비아(113)는 서로 다른 층에 형성된 재배선층(112a, 112b)을 전기적으로 연결시키며, 그 결과 제2연결부재(110) 내에 전기적 경로를 형성시킨다. 비아(113) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 비아(113)는 도 25에 도시한 바와 같이, 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다.
The vias 113 electrically connect the redistribution layers 112a and 112b formed in the different layers, thereby forming an electrical path in the second connection member 110. [ The via 113 may also be formed of a conductive material. The via 113 may be completely filled with a conductive material, as shown in Fig. 25, or a conductive material may be formed along the wall surface of the via hole. In addition, not only tapered but also all known shapes such as a cylindrical shape can be applied.

제2연결부재(110)의 재배선층(112a, 112b)의 두께는 제1연결부재(140)의 재배선층(142a, 142b)의 두께보다 두꺼울 수 있다. 제2연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 이에 형성되는 재배선층(112a, 112b) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 제1연결부재(140)의 재배선층(142a, 142b)은 제1연결부재(140)의 박형화를 위하여 제2연결부재(110)의 재배선층(112a, 112b) 대비 상대적으로 작게 형성할 수 있다.
The thickness of the redistribution layers 112a and 112b of the second connection member 110 may be thicker than the thickness of the redistribution layers 142a and 142b of the first connection member 140. [ The second connection member 110 may have a thickness equal to or greater than that of the semiconductor chip 120, and the rewiring layers 112a and 112b formed thereon may be formed in a larger size in accordance with the scale. On the other hand, the redistribution layers 142a and 142b of the first connection member 140 are relatively smaller than the redistribution layers 112a and 112b of the second connection member 110 in order to reduce the thickness of the first connection member 140 .

반도체칩(120)의 비활성면은 제2연결부재(110)의 제2재배선층(112b)의 상면 보다 아래에 위치할 수 있다. 예를 들면, 반도체칩(120)의 비활성면은 제2연결부재(110)의 절연층(111)의 상면보다 아래에 위치할 수 있다. 반도체칩(120)의 비활성면과 제2연결부재(110)의 제2재배선층(112b)의 상면의 높이 차이는 2㎛ 이상, 예를 들면, 5㎛ 이상일 수 있다. 이때, 반도체칩(120)의 비활성면 모퉁이에서 발생하는 크랙을 효과적으로 방지할 수 있다. 또한, 봉합재(130)를 적용하는 경우의 반도체칩(120)의 비활성면 상의 절연거리의 편차를 최소화할 수 있다.
The inactive surface of the semiconductor chip 120 may be positioned below the upper surface of the second redistribution layer 112b of the second connection member 110. [ For example, the inactive surface of the semiconductor chip 120 may be located below the upper surface of the insulating layer 111 of the second connecting member 110. [ The height difference between the inactive surface of the semiconductor chip 120 and the top surface of the second rewiring layer 112b of the second connecting member 110 may be 2 占 퐉 or more, for example, 5 占 퐉 or more. At this time, cracks occurring at the corners of the inactive surface of the semiconductor chip 120 can be effectively prevented. In addition, the deviation of the insulation distance on the inactive surface of the semiconductor chip 120 when the sealing material 130 is applied can be minimized.

패시베이션층(150)은 제1연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 구성이다. 패시베이션층(150)은 제1연결부재(140)의 재배선층(142a, 142b) 중 일부 배선의 적어도 일부를 노출시키는 개구부(151)를 가질 수 있다. 개구부(151)는 재배선층(142a, 142b)의 일면을 완전히 또는 일부만 노출시킬 수 있다. 경우에 따라서는 측면도 노출시킬 수 있다.
The passivation layer 150 is a structure for protecting the first connection member 140 from external physical chemical damage or the like. The passivation layer 150 may have an opening 151 for exposing at least a part of the wiring of the re-wiring layers 142a and 142b of the first connection member 140. [ The opening 151 can expose only one or both of the entire surfaces of the re-wiring layers 142a and 142b. In some cases, the sides can also be exposed.

패시베이션층(150)의 물질은 특별히 한정되지 않으며, 예를 들면, 감광성 절연물질을 사용할 수 있다. 또는, 솔더 레지스트를 사용할 수도 있다. 또는, 심재는 포함하지 않으나, 필러는 포함하는 절연수지, 예를 들면, 무기 필러 및 에폭시 수지를 포함하는 ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 패시베이션층(150)의 표면 조도는 일반적인 경우 보다 낮을 수 있으며, 이와 같이 표면 조도가 낮은 경우 회로 형성 과정에서 발생할 수 있는 여러 가지 부작용들(Side Effects), 예를 들면, 표면의 얼룩 발생, 미세회로 구현의 어려움 등을 개선할 수 있다.
The material of the passivation layer 150 is not particularly limited, and for example, a photosensitive insulating material can be used. Alternatively, a solder resist may be used. Alternatively, an ABF (Ajinomoto Build-up Film) including an insulating resin including a filler, for example, an inorganic filler and an epoxy resin, which does not include a core, may be used. The surface roughness of the passivation layer 150 may be lower than that of the general case. When the surface roughness is low as described above, various side effects that may occur during the circuit formation process, for example, Difficulties in implementation, and the like can be improved.

언더범프금속층(160)은 접속단자(170)의 접속 신뢰성을 향상시켜 보드 레벨 신뢰성을 개선하기 위한 부가적인 구성이다. 언더범프금속층(160)은 패시베이션층(150)의 개구부(151)의 적어도 일부를 채운다. 언더범프금속층(160)은 공지의 메탈화 방법으로 형성될 수 있다. 언더범프금속층(160)은 공지의 금속 물질을 포함할 수 있다. 예를 들면, 전해동도금으로 시드층을 형성하고, 그 위에 무전해동도금으로 도금층을 형성하는 방법으로 언더범프금속층(160)을 형성할 수 있다.
The under bump metal layer 160 is an additional structure for improving the connection reliability of the connection terminal 170 to improve the board level reliability. The underbump metal layer 160 fills at least a portion of the opening 151 of the passivation layer 150. The under bump metal layer 160 may be formed by a known metallization method. The under bump metal layer 160 may comprise a known metal material. For example, the under bump metal layer 160 can be formed by forming a seed layer by electrolytic copper plating and forming a plating layer by electroless copper plating thereon.

접속단자(170)는 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 접속단자(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 접속단자(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 접속단자(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 접속단자(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 접속단자(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 접속단자(170)의 수는 반도체칩(120)의 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
The connection terminal 170 is an additional configuration for physically and / or electrically connecting the fan-out semiconductor package 100A to the outside. For example, the fan-out semiconductor package 100A may be mounted on the main board of the electronic device via the connection terminal 170. [ The connection terminal 170 may be formed of a conductive material, for example, a solder or the like, but this is merely an example and the material is not particularly limited thereto. The connection terminal 170 may be a land, a ball, a pin, or the like. The connection terminal 170 may be formed as a multilayer or a single layer. In the case of a multi-layered structure, it may include a copper pillar and a solder. In the case of a single layer, tin-silver may include solder or copper. However, the present invention is not limited thereto. . The number, spacing, arrangement type, etc. of the connection terminals 170 are not particularly limited and can be sufficiently modified according to the design specifications of the ordinary artisan. For example, the number of the connection terminals 170 may be several tens to several thousands depending on the number of the connection pads 122 of the semiconductor chip 120, and may have more or less numbers.

접속단자(170) 중 적어도 하나는 팬-아웃(fan-out) 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 반도체 패키지(100A)는 팬-아웃 패키지이다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 별도의 기판 없이 전자기기에 실장이 가능한바 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
At least one of the connection terminals 170 is disposed in a fan-out region. The fan-out area means an area outside the area where the semiconductor chip 120 is disposed. That is, the semiconductor package 100A according to the example is a fan-out package. The fan-out package is more reliable than the fan-in package, allows multiple I / O terminals, and facilitates 3D interconnection. In addition, compared with BGA (Ball Grid Array) package and LGA (Land Grid Array) package, it is possible to manufacture a thin bar that can be mounted on electronic devices without a separate substrate, and is excellent in price competitiveness.

도면에 도시하지 않았으나, 필요에 따라서는 제2연결부재(110)의 관통홀(110H)의 내벽에 금속층이 더 배치될 수 있다. 즉, 반도체칩(120)의 측면 주위가 금속층으로 둘러싸일 수도 있다. 금속층을 통하여 반도체칩(120)으로부터 발생하는 열을 패키지(100) 상부 및/또는 하부로 효과적으로 방출시킬 수 있으며, 효과적으로 전자파 차폐가 가능하다. 또한, 필요에 따라서는 제2연결부재(110)의 관통홀(110H) 내에 복수의 반도체칩이 배치될 수도 있으며, 제2연결부재(110)의 관통홀(110H)이 복수 개고, 각각의 관통홀 내에 반도체칩이 배치될 수도 있다.
Although not shown in the drawing, a metal layer may be further disposed on the inner wall of the through hole 110H of the second connection member 110 if necessary. That is, the periphery of the side surface of the semiconductor chip 120 may be surrounded by a metal layer. The heat generated from the semiconductor chip 120 through the metal layer can be effectively released to the upper portion and / or the lower portion of the package 100, thereby effectively shielding the electromagnetic wave. A plurality of semiconductor chips may be arranged in the through hole 110H of the second connection member 110 as required and a plurality of through holes 110H of the second connection member 110 may be provided, The semiconductor chip may be disposed in the hole.

도 12는 팬-아웃 반도체 패키지의 반도체칩, 제1커패시터, 제2커패시터, 및 파워용 배선의 연결 형태의 일례를 개략적으로 나타낸 사시도다.12 is a perspective view schematically showing an example of a connection form of a semiconductor chip, a first capacitor, a second capacitor, and a power wiring in a fan-out semiconductor package.

도 13은 팬-아웃 반도체 패키지의 반도체칩, 제1커패시터, 제2커패시터, 및 파워용 배선의 연결 형태의 일례를 개략적으로 나타낸 단면도다.
13 is a cross-sectional view schematically showing an example of the connection form of the semiconductor chip, the first capacitor, the second capacitor, and the power wiring in the fan-out semiconductor package.

도면을 참조하면, 제1 및 제2커패시터(180, 190)는 제1연결부재(140) 내의 재배선층(142a, 142b) 중 동일한 파워 플레인(Power Plane)에 연결될 수 있다. 파워 플레인은 도면에 도시한 바와 달리 실제로는 더 많을 수 있다. 즉, 반도체칩(120)의 접속패드(122)에는 다양한 파워용 접속패드가 존재하며, 이들과 파워용 비아를 통하여 연결되는 다양한 파워 플레인이 존재할 수 있다. 이들 중 어느 동일한 파워 플레인(142aP1)에 제1 및 제2커패시터(180, 190)가 모두 연결될 수 있다. 이러한 파워 플레인(142aP1)은 예컨대 CPU용 파워 플레인일 수 있다.
The first and second capacitors 180 and 190 may be connected to the same power plane among the redistribution layers 142a and 142b in the first connection member 140. Referring to FIG. The power plane may actually be larger than shown in the drawings. That is, various connection pads for power exist in the connection pads 122 of the semiconductor chip 120, and there may be various power planes connected to the power pads via the power vias. The first and second capacitors 180 and 190 may be connected to any one of the same power plane 142aP1. The power plane 142aP1 may be, for example, a power plane for a CPU.

제한되지 않는 일례로서, 반도체칩(120)의 어느 파워용 접속패드는 파워용 비아(143aP)를 통하여 상술한 파워 플레인(142aP1)에 연결될 수 있고, 제1커패시터(180)는 다른 파워용 비아를 통하여 상술한 파워 플레인(142aP1)과 연결된 파워 라인(142aP2)과 연결되어 궁국적으로 상술한 파워 플레인(142aP1)에 연결될 수 있다. 파워 플레인(142aP1) 및 파워 라인(142aP2)은 해당 층의 특정 파워용 배선(142aP)을 구성할 수 있다. 제2커패시터(190)는 다른 층의 어느 특정 파워용 배선(142bP)과 직접 연결될 수 있으며, 서로 다른 층의 파워용 배선(142aP, 142bP)이 파워용 비아(143bP)를 통하여 연결되어, 어느 특정 파워용 배선(P)을 구성할 수 있다.
As a non-limiting example, any of the power connection pads of the semiconductor chip 120 may be connected to the power plane 142aP1 via the power via 143aP, and the first capacitor 180 may connect the other power via And may be connected to the power plane 142aP2 connected to the power plane 142aP1 through the power plane 142aP1. The power plane 142aP1 and the power line 142aP2 can constitute a specific power wiring 142aP of the layer. The second capacitor 190 can be directly connected to any one of the specific power wiring 142bP of the other layer and the power wiring 142aP and 142bP of the different layers are connected to each other via the power via 143bP, The power wiring P can be formed.

도 14는 팬-아웃 반도체 패키지의 반도체칩, 제1커패시터, 제2커패시터, 및 파워용 배선의 층별 연결 형태의 일례를 개략적으로 나타낸 사시도다.
14 is a perspective view schematically showing an example of the layered connection form of the semiconductor chip, the first capacitor, the second capacitor, and the power wiring in the fan-out semiconductor package.

도면을 참조하면, 제1커패시터(180)는 파워용 비아(143aP)를 통하여 해당 층의 어느 파워용 배선(142aP)과 연결되어, 궁국적으로 반도체칩(120)의 특정 파워용 접속패드들과 전기적으로 연결될 수 있다. 또한, 제2커패시터(190)는 직접 다른 층의 어느 파워용 배선(142bP)과 연결되어, 궁국적으로 반도체칩(120)의 제1커패시터(180)와 전기적으로 연결된 특정 파워용 접속패드들과 전기적으로 연결될 수 있다. 도면에서, (a) 내지 (c)는 탑-뷰 사시도이고, (d)는 바텀-뷰 사시도이다.
Referring to the drawing, a first capacitor 180 is connected to a power wiring 142aP of a corresponding layer via a power via 143aP, and is connected to specific power connection pads of the semiconductor chip 120 And can be electrically connected. The second capacitor 190 may be directly connected to any power wiring 142bP of another layer and may be connected to specific power connection pads electrically connected to the first capacitor 180 of the semiconductor chip 120 And can be electrically connected. In the drawings, (a) to (c) are a top-view perspective view, and (d) is a bottom-view perspective view.

도 15는 제1커패시터의 일례를 개략적으로 나타낸 사시도다.
15 is a perspective view schematically showing an example of a first capacitor.

도면을 참조하면, 제1커패시터(180)는 길이가 폭보다 큰 통상의 내장형 적층 세라믹 커패시터일 수 있다. 예를 들면, 제1커패시터(180)는 유전체(183) 및 유전체(183)를 사이에 두고 교대로 배치된 제1 및 제2내부전극(184a, 184b)을 포함하며, 두께가 폭 및 길이 보다 작으며, 폭이 길이 보다 작은 바디(181); 및 바디(181)의 길이 방향 양 단부를 감싸며 양 단부로 교대로 인출된 제1 및 제2내부전극(184a, 184b)과 각각 연결된 제1 및 제2외부전극(182a, 182b); 을 포함할 수 있다. 이때, 전술한 도면을 참조하면, 제1 또는 제2외부전극(182a, 182b)은 제1연결부재(140) 내의 비아(143aP)를 통하여 파워용 배선(142P1, 142P2)과 연결될 수 있다. 이러한 내장형 적층 세라믹 커패시터는 충분한 용량 보충이 가능하며, 가격 경쟁력이 우수하다는 장점이 있다. 도면에서, (a)는 일례에 따른 제1커패시터의 외관을 나타내는 사시도이고, (b)는 일례에 따른 제1커패시터의 내부를 나타내는 분해 사시도이다.
Referring to the drawings, the first capacitor 180 may be a conventional built-in multilayer ceramic capacitor having a length greater than the width. For example, the first capacitor 180 includes first and second internal electrodes 184a and 184b alternately disposed with a dielectric 183 and a dielectric 183 interposed therebetween, A body (181) smaller in width than the length; First and second external electrodes 182a and 182b which are connected to first and second internal electrodes 184a and 184b, respectively, which surround both longitudinal ends of the body 181 and are alternately drawn to both ends; . ≪ / RTI > The first or second external electrodes 182a and 182b may be connected to the power lines 142P1 and 142P2 through the vias 143aP in the first connection member 140. In this case, These built-in multilayer ceramic capacitors have a merit of being able to replenish a sufficient capacity and to be excellent in price competitiveness. In the drawings, (a) is a perspective view showing an appearance of a first capacitor according to an example, and (b) is an exploded perspective view showing the inside of a first capacitor according to an example.

유전체(183)는 높은 유전율을 갖는 세라믹 분말을 포함하는 것일 수 있으며, 이때 세라믹 분말은, 예를 들면, 티탄산바륨(BT)계 분말, 티탄산바륨스트론튬(BST)계 분말 등을 사용할 수 있으나, 이에 한정되는 것은 아니며, 다른 공지의 세라믹 분말을 이용할 수도 있음은 물론이다. 제1 및 제2내부전극(184a, 184b)은 유전체(183) 상에 소정 두께로 도전성 금속을 포함하는 페이스트를 인쇄하여 형성될 수 있으며, 그 사이에 배치된 유전체(183)에 의해 전기적으로 절연될 수 있다. 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금 등일 수 있으나, 한정되는 것은 아니다. 제1 및 제2외부전극(182a, 182b)은 전극층 및 수지층을 포함할 수 있다. 전극층은 도전성 물질, 예를 들면, 금(Au), 은(Ag), 구리(Cu), 백금(Pt), 알루미늄(Al), 니켈(Ni) 등을 포함할 수 있다. 수지층은 도전성 수지, 예를 들면, 금속 분말 및 베이스 수지를 포함할 수 있다. 금속 분말은 구리(Cu), 은(Ag) 등을 포함하는 것일 수 있으나, 이에 한정되는 것은 아니다. 베이스 수지는 열경화성 수지, 예를 들면, 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다.
The dielectric material 183 may include a ceramic powder having a high dielectric constant. For example, the ceramic powder may be a barium titanate (BT) powder, a barium strontium titanate (BST) powder, or the like. But it is needless to say that other known ceramic powders may be used. The first and second internal electrodes 184a and 184b may be formed by printing a paste containing a conductive metal to a predetermined thickness on the dielectric 183 and electrically insulated by the dielectric 183 disposed therebetween. . The conductive metal may be nickel (Ni), copper (Cu), palladium (Pd), or an alloy thereof, but is not limited thereto. The first and second external electrodes 182a and 182b may include an electrode layer and a resin layer. The electrode layer may include a conductive material such as gold (Au), silver (Ag), copper (Cu), platinum (Pt), aluminum (Al), nickel (Ni) The resin layer may include a conductive resin, for example, a metal powder and a base resin. The metal powder may include, but is not limited to, copper (Cu), silver (Ag), and the like. The base resin may be a thermosetting resin, for example, an epoxy resin, but is not limited thereto.

도 16은 제1커패시터의 다른 일례를 개략적으로 나타낸 사시도다.
16 is a perspective view schematically showing another example of the first capacitor.

도면을 참조하면, 제1커패시터(180)는 폭이 길이보다 큰 내장형 적층 세라믹 커패시터일 수도 있다. 예를 들면, 제1커패시터(180)는 유전체(183) 및 유전체(183)를 사이에 두고 교대로 배치된 제1 및 제2내부전극(184a, 184b)을 포함하며, 두께가 폭 및 길이 보다 작으며, 폭이 길이 보다 큰 바디(181); 및 바디(181)의 길이 방향 양 단부를 감싸며 양 단부로 교대로 인출된 제1 및 제2내부전극(184a, 184b)과 각각 연결된 제1 및 제2 외부전극(182a, 182b); 을 포함할 수 있다. 이때, 전술한 도면을 참조하면, 제1 또는 제2외부전극(182a, 182b)은 제1연결부재(140) 내의 비아(143aP)를 통하여 파워용 배선(142P1, 142P2)과 연결될 수 있다. 이러한 형태의 내장형 적층 세라믹 커패시터는 충분한 용량 보충이 가능할 뿐만 아니라, 낮은 등가직렬임피던스를 가질 수 있다. 각각의 구성요소의 구체적인 재료 등은 상술한 바와 동일한바 생략한다. 마찬가지로 도면에서 (a)는 다른 일례에 따른 제1커패시터의 외관을 나타내는 사시도이고, (b)는 다른 일례에 따른 제1커패시터의 내부를 나타내는 분해 사시도이다.
Referring to the drawing, the first capacitor 180 may be an embedded multilayer ceramic capacitor having a width greater than the length. For example, the first capacitor 180 includes first and second internal electrodes 184a and 184b alternately disposed with a dielectric 183 and a dielectric 183 interposed therebetween, A body 181 that is small and has a width greater than the length; First and second external electrodes 182a and 182b which are connected to first and second internal electrodes 184a and 184b, respectively, which surround both longitudinal ends of the body 181 and are alternately drawn to both ends; . ≪ / RTI > The first or second external electrodes 182a and 182b may be connected to the power lines 142P1 and 142P2 through the vias 143aP in the first connection member 140. In this case, This type of built-in multilayer ceramic capacitor not only allows for sufficient capacity replenishment, but also can have a low equivalent series impedance. The concrete materials and the like of each component are the same as those described above. In the same figure, (a) is a perspective view showing the external appearance of the first capacitor according to another example, and (b) is an exploded perspective view showing the inside of the first capacitor according to another example.

도 17은 제2커패시터의 일례를 개략적으로 나타낸 사시도다.
17 is a perspective view schematically showing an example of a second capacitor.

도면을 참조하면, 제2커패시터(190)는 표면 실장형 커패시터일 수 있으며, 따라서 하면 전극을 갖는 구조일 수 있다. 예를 들면, 제2커패시터(190)는 유전체(193), 유전체(193)를 사이에 두고 교대로 배치된 제1 및 제2내부전극(192a, 192b), 및 유전체(193)를 관통하되 제1 및 제2내부전극(192a, 192b)과 선택적으로 연결된 제1 및 제2비아전극(196a, 196b)를 포함하며, 두께가 폭 및 길이 보다 작은 바디(197); 및 바디(197)의 폭 방향 일면 상에 이격되어 배치되며 일면으로 인출된 제1 및 제2 비아전극(196a, 196b)과 각각 연결된 제1 및 제2 외부전극(198a, 198b); 을 포함할 수 있다. 이때, 전술한 도면을 참조하면, 제1 또는 제2 외부전극(198a, 198b)은 파워용 배선(152P)과 직접 연결될 수 있다. 또는, 솔더링 등을 통하여 연결될 수도 있다. 제1 및 제2비아전극(196a, 196b)은 길이 방향을 기준으로 서로 이격되어 배치될 수 있다. 마찬가지로, 제1 및 제2외부전극(198a, 198b)은 길이 방향을 기준으로 서로 이격되어 배치될 수 있다. 이러한 형태의 표면 실장형 커패시터는 웨이퍼 상에서 예컨대 실리콘(Si) 기판 상에 구성요소를 순차 적층하는 방법으로 형성할 수 있다. 따라서, 한 번의 공정으로 복수의 커패시터 제조가 가능하여 가격 경쟁력이 우수하고, 박형화가 가능하며, 등가직렬인덕턴스를 최소화할 수 있다. 도면에서, (a)는 일례에 따른 제2커패시터의 외관을 나타내는 사시도이고, (b)는 일례에 따른 제2커패시터의 내부를 나타내는 단면도다.
Referring to the drawings, the second capacitor 190 may be a surface-mount type capacitor, and thus a structure having a bottom electrode. For example, the second capacitor 190 may include a dielectric 193, first and second internal electrodes 192a and 192b disposed alternately with a dielectric 193 therebetween, and a dielectric 193, A body 197 including a first and second via electrodes 196a and 196b selectively connected to first and second internal electrodes 192a and 192b and having a thickness less than a width and a length; First and second external electrodes 198a and 198b connected to the first and second via electrodes 196a and 196b, respectively, which are spaced apart from each other on one side in the width direction of the body 197; . ≪ / RTI > At this time, referring to the above-described drawings, the first or second external electrodes 198a and 198b may be directly connected to the power wiring 152P. Alternatively, they may be connected through soldering or the like. The first and second via electrodes 196a and 196b may be spaced apart from each other with respect to the longitudinal direction. Likewise, the first and second outer electrodes 198a and 198b may be spaced apart from each other with respect to the longitudinal direction. This type of surface mount type capacitor can be formed by a method of sequentially laminating components on a wafer, for example, on a silicon (Si) substrate. Therefore, it is possible to manufacture a plurality of capacitors in a single process, which is excellent in cost competitiveness, can be made thin, and the equivalent series inductance can be minimized. In the drawing, (a) is a perspective view showing an appearance of a second capacitor according to an example, and (b) is a sectional view showing the inside of a second capacitor according to an example.

제1 및 제2내부전극(192a, 192b)은 서로 다른 금속 물질을 포함하는 금속층일 수 있다. 예를 들면, 제1 및 제2내부전극(192a, 192b)은 구리(Cu), 금(Au), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 티타늄(Ti), 텅스텐(W), 또는 이들의 합금일 수 있으며, 다만 서로 다른 금속 물질을 포함하는 것일 수 있다. 이는 제조공정 과정에서 선택적 식각 등을 이용하여 이들 각각을 선택적으로 제1 및 제2비아전극(196a, 196b)과 연결하기 위한 것이다. 다만, 도면에 도시한 바와 다른 형태로 제1 및 제2내부전극(192a, 192b)을 형성하여, 선택적으로 제1 및 제2비아전극(196a, 196b)와 연결할 수만 있다면, 제1 및 제2내부전극(192a, 192b)이 서로 동일한 물질을 포함할 수도 있음은 물론이다.
The first and second internal electrodes 192a and 192b may be metal layers containing different metal materials. For example, the first and second internal electrodes 192a and 192b may be formed of at least one selected from the group consisting of Cu, Au, Al, Cr, Ni, Ti, ), Or an alloy thereof, but may be one containing different metal materials. This is for selectively connecting each of the first and second via electrodes 196a and 196b using selective etching or the like in the manufacturing process. However, if the first and second internal electrodes 192a and 192b are formed in a manner different from that shown in the drawing and can be selectively connected to the first and second via electrodes 196a and 196b, It goes without saying that the internal electrodes 192a and 192b may include the same material.

제1 및 제2비아전극(196a, 196b)은 제1 및 제2내부전극(192a, 192b)과 선택적으로 연결되어 이들을 제1 및 제2외부전극(198a, 198b)과 선택적으로 연결한다. 제1비아전극(196a)은 제1내부전극(192a)과 연결되며 제2내부전극(192b)과 절연된다. 절연 방법으로는 도면에 도시한 바와 같이 제1절연막(195a)을 이용할 수 있으나, 이에 한정되는 것은 아니며, 제2내부전극(192b)이 제1비아전극(196a)과 연결되지 않게 배치하는 방법을 이용할 수도 있다. 제2비아전극(196b)은 제2내부전극(192b)과 연결되며 제1내부전극(192a)과 절연된다. 절연 방법으로는 도면에 도시한 바와 같이 제2절연막(195b)을 이용할 수 있으나, 이에 한정되는 것은 아니며, 제1내부전극(192a)이 제2비아전극(196b)과 연결되지 않게 배치하는 방법을 이용할 수도 있다. 제1 및 제2비아전극(196a, 196b)는 통상의 도전성 물질을 포함할 수 있다. 제1 및 제2비아전극(196a, 196b)는 각각 복수 개 형성할 수도 있으며, 이를 통하여 여러 가지 특성을 제어할 수 있다.
The first and second via electrodes 196a and 196b are selectively connected to the first and second internal electrodes 192a and 192b to selectively connect the first and second external electrodes 198a and 198b. The first via electrode 196a is connected to the first internal electrode 192a and is insulated from the second internal electrode 192b. As shown in the drawing, the first insulating layer 195a may be used. However, the present invention is not limited thereto, and a method of disposing the second internal electrode 192b so as not to be connected to the first via electrode 196a It can also be used. The second via electrode 196b is connected to the second internal electrode 192b and is insulated from the first internal electrode 192a. As shown in the drawing, a second insulating layer 195b may be used. However, the present invention is not limited thereto. A method of disposing the first internal electrode 192a so as not to be connected to the second via electrode 196b It can also be used. The first and second via electrodes 196a and 196b may include a conventional conductive material. A plurality of the first and second via electrodes 196a and 196b may be formed, and various characteristics can be controlled through the plurality of first and second via electrodes 196a and 196b.

유전체(193)는 높은 유전율을 갖는 세라믹 분말을 포함하는 것일 수 있으며, 이때 세라믹 분말은, 예를 들면, 티탄산바륨(BT)계 분말, 티탄산바륨스트론튬(BST)계 분말 등을 사용할 수 있으나, 이에 한정되는 것은 아니며, 다른 공지의 세라믹 분말을 이용할 수도 있음은 물론이다. 바디(197)는 일측에 제1 및 제2외부전극(197a, 197b)을 형성하기 위한 절연층(194)을 더 포함할 수 있다. 또한, 바디(197)는 타측에 바디(197)의 나머지 구성요소를 지지할 수 있는 기판(191)을 더 포함할 수 있다. 절연층(194)은 통상의 절연물질을 포함할 수 있다. 기판(191)의 재질은 특별히 한정되지 않으며, 예를 들면, 실리콘(Si) 와이퍼(Wafer)일 수 있다.
The dielectric material 193 may include a ceramic powder having a high dielectric constant. The ceramic powder may be, for example, a barium titanate (BT) powder, a barium strontium titanate (BST) powder, or the like. But it is needless to say that other known ceramic powders may be used. The body 197 may further include an insulating layer 194 for forming first and second external electrodes 197a and 197b on one side. In addition, the body 197 may further include a substrate 191 capable of supporting the remaining components of the body 197 on the other side. The insulating layer 194 may comprise conventional insulating material. The material of the substrate 191 is not particularly limited, and may be, for example, a silicon (Si) wiper.

제1 및 제2외부전극(198a, 198b)은 전극층 및 수지층을 포함할 수 있다. 전극층은 도전성 물질, 예를 들면, 금(Au), 은(Ag), 구리(Cu), 백금(Pt), 알루미늄(Al), 니켈(Ni) 등을 포함할 수 있다. 수지층은 도전성 수지, 예를 들면, 금속 분말 및 베이스 수지를 포함할 수 있다. 금속 분말은 구리(Cu), 은(Ag) 등을 포함하는 것일 수 있으나, 이에 한정되는 것은 아니다. 베이스 수지는 열경화성 수지, 예를 들면, 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다.
The first and second external electrodes 198a and 198b may include an electrode layer and a resin layer. The electrode layer may include a conductive material such as gold (Au), silver (Ag), copper (Cu), platinum (Pt), aluminum (Al), nickel (Ni) The resin layer may include a conductive resin, for example, a metal powder and a base resin. The metal powder may include, but is not limited to, copper (Cu), silver (Ag), and the like. The base resin may be a thermosetting resin, for example, an epoxy resin, but is not limited thereto.

도 18은 제2커패시터의 다른 일례를 개략적으로 나타낸 사시도다.
18 is a perspective view schematically showing another example of the second capacitor.

도면을 참조하면, 제2커패시터(190)는 마찬가지로 표면 실장형 커패시터일 수 있으며, 따라서 하면 전극을 갖는 구조일 수 있다. 예를 들면, 제2커패시터(190)는 유전체(193), 유전체(193)를 사이에 두고 교대로 배치된 제1 및 제2내부전극(192a, 192b), 및 유전체(193)를 관통하되 제1 및 제2내부전극(192a, 192b)과 선택적으로 연결된 제1 및 제2비아전극(196a, 196b)를 포함하며, 두께가 폭 및 길이 보다 작은 바디(197); 및 바디(197)의 폭 방향 일면 상에 이격되어 배치되며 일면으로 인출된 제1 및 제2비아전극(196a, 196b)와 각각 연결된 제1 및 제2외부전극(198a, 198b); 을 포함할 수 있다. 이때, 전술한 도면을 참조하면, 제1 또는 제2외부전극(198a, 198b)은 파워용 배선(152P)과 직접 연결될 수 있다. 또는, 솔더링 등으로 연결될 수 있다. 다만, 제1 및 제2비아전극(196a, 196b)은 폭 방향을 기준으로 서로 이격되어 배치될 수 있다. 마찬가지로, 제1 및 제2외부전극(198a, 198b)은 폭 방향을 기준으로 서로 이격되어 배치될 수 있다. 즉, 비아전극(196a, 196b) 및 외부전극(198a, 198b)의 배치 형태가 달라질 수 있다. 각각의 구성요소의 구체적인 재료 등은 상술한 바와 동일한바 생략한다. 마찬가지로 도면에서 (a)는 다른 일례에 따른 제2커패시터의 외관을 나타내는 사시도이고, (b)는 다른 일례에 따른 제2커패시터의 내부를 나타내는 단면도이다.
Referring to the drawings, the second capacitor 190 may similarly be a surface mountable capacitor, and thus may be a structure having a bottom electrode. For example, the second capacitor 190 may include a dielectric 193, first and second internal electrodes 192a and 192b disposed alternately with a dielectric 193 therebetween, and a dielectric 193, A body 197 including a first and second via electrodes 196a and 196b selectively connected to first and second internal electrodes 192a and 192b and having a thickness less than a width and a length; First and second external electrodes 198a and 198b connected to the first and second via-electrodes 196a and 196b, respectively, which are spaced apart from each other on one side in the width direction of the body 197; . ≪ / RTI > At this time, referring to the above-described drawings, the first or second external electrodes 198a and 198b may be directly connected to the power wiring 152P. Alternatively, they may be connected by soldering or the like. However, the first and second via-electrodes 196a and 196b may be spaced apart from each other with respect to the width direction. Likewise, the first and second outer electrodes 198a and 198b may be spaced apart from each other with respect to the width direction. That is, the arrangement of the via electrodes 196a and 196b and the external electrodes 198a and 198b may be different. The concrete materials and the like of each component are the same as those described above. In the same figure, (a) is a perspective view showing the external appearance of the second capacitor according to another example, and (b) is a sectional view showing the inside of the second capacitor according to another example.

도 19는 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.19 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도 20은 도 19의 팬-아웃 반도체 패키지의 개략적인 ?-?' 절단 평면도다.Figure 20 is a schematic diagram of the fan-out semiconductor package of Figure 19; Fig.

도 21은 도 20의 팬-아웃 반도체 패키지를 B 방향에서 본 개략적인 평면도다.
Fig. 21 is a schematic plan view of the fan-out semiconductor package of Fig. 20 viewed in the direction B; Fig.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는 복수의 제1커패시터(180)를 포함한다. 복수의 제1커패시터(180) 모두 제2커패시터(190)와 동일한 파워용 배선에 연결될 수 있다. 이 경우 용량 확보에 보다 유리하며, 그 결과 임피던스를 보다 효과적으로 개선할 수 있다. 복수의 제1커패시터(180)는 모두 제1연결부재(140)의 상의 반도체칩(120) 주위에 배치된다. 복수의 제1커패시터(180)는 관통홀(110H)에 형성된 복수의 리세스된 공간에 배치될 수 있다. 경우에 따라서는 하나의 리세스된 공간에 둘 이상의 제1커패시터(180)가 배치될 수도 있다. 이 외에 다른 구성에 대한 설명 등은 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)와 실질적으로 동일한바 생략한다.
Referring to the drawings, a fan-out semiconductor package 100B according to another example includes a plurality of first capacitors 180. All of the plurality of first capacitors 180 may be connected to the same power wiring as the second capacitor 190. In this case, it is more advantageous in securing the capacity, and as a result, the impedance can be improved more effectively. A plurality of first capacitors 180 are all disposed around the semiconductor chip 120 on the first connection member 140. The plurality of first capacitors 180 may be disposed in a plurality of recessed spaces formed in the through holes 110H. In some cases, more than two first capacitors 180 may be disposed in one recessed space. Other configurations and the like are substantially the same as those of the fan-out semiconductor package 100A according to the above-described example.

도 22는 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.22 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도 23은 도 22의 팬-아웃 반도체 패키지의 개략적인 ?-?' 절단 평면도다.Figure 23 is a schematic diagram of the fan-out semiconductor package of Figure 22; Fig.

도 24는 도 22의 팬-아웃 반도체 패키지를 C 방향에서 본 개략적인 평면도다.
Fig. 24 is a schematic plan view of the fan-out semiconductor package of Fig. 22 viewed in the direction C; Fig.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100C)는 복수의 제1커패시터(180) 및 복수의 제2커패시터(190)를 포함한다. 복수의 제1 및 제2커패시터(180, 190) 모두 동일한 파워용 배선에 연결될 수 있다. 이 경우 용량 확보에 더욱 유리할 수 있으며, 전체 등가직렬임피던스를 보다 낮출 수 있어, 임피던스를 더욱 효과적으로 개선할 수 있다. 복수의 제2커패시터(190)는 모두 제1연결부재(140) 반도체칩(120)이 배치된측의 반대측의 접속단자(170) 주위에 배치된다. 예를 들면, 복수의 제2커패시터(190)는 패시베이션층(150) 표면에 배치되며 접속단자(170)로 둘러싸일 수 있다. 이 외에 다른 구성에 대한 설명 등은 상술한 일례에 따른 팬-아웃 반도체 패키지(100A) 및 다른 일례에 따른 팬-아웃 반도체 패키지(100B)와 실질적으로 동일한바 생략한다.
Referring to the drawings, a fan-out semiconductor package 100C according to another exemplary embodiment includes a plurality of first capacitors 180 and a plurality of second capacitors 190. FIG. The plurality of first and second capacitors 180 and 190 may be connected to the same power wiring. In this case, the capacitance can be more advantageously secured and the total equivalent series impedance can be further lowered, so that the impedance can be improved more effectively. The plurality of second capacitors 190 are all disposed around the connection terminal 170 on the opposite side of the side where the semiconductor chip 120 is disposed on the first connection member 140. For example, a plurality of second capacitors 190 may be disposed on the surface of the passivation layer 150 and may be surrounded by the connection terminals 170. Other configurations and the like are substantially the same as those of the above-described one example of the fan-out semiconductor package 100A and the other example of the fan-out semiconductor package 100B.

도 25는 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
25 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100D)는 제2연결부재(110)가 제1연결부재(140)와 접하는 제1절연층(111a), 제1연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1재배선층(112a), 제1절연층(111a)의 제1재배선층(112a)이 매립된측의 반대측 상에 배치된 제2재배선층(112b), 제1절연층(111a) 상에 배치되며 제2재배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3재배선층(112c)을 포함한다. 제1 내지 제3재배선층(112a, 112b, 112c)은 접속패드(122)와 전기적으로 연결된다. 한편, 도면에는 도시하지 않았으나, 제1 및 제2재배선층(112a, 112b)과 제2및 제3재배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2비아를 통하여 전기적으로 연결될 수 있다.
Referring to the drawings, a fan-out semiconductor package 100D according to another embodiment includes a first insulating layer 111a, a first connecting member 140, and a second connecting member 140. The second connecting member 110 contacts the first connecting member 140, A first rewiring layer 112a in contact with the first insulation layer 111a and a second rewiring layer 112a disposed on the opposite side of the first rewiring layer 112a of the first insulation layer 111a, A second insulating layer 111b disposed on the first insulating layer 111a and covering the second redistribution layer 112b and a third redistribution layer 112c disposed on the second insulating layer 111b, . The first to third rewiring layers 112a, 112b, and 112c are electrically connected to the connection pad 122. The first and second rewiring layers 112a and 112b and the second and third rewiring layers 112b and 112c pass through the first and second insulation layers 111a and 111b, And may be electrically connected through the first and second vias.

제1재배선층(112a)이 매립되어 있기 때문에 상술한 바와 같이 제1연결부재(140)의 절연층(141)의 절연거리가 실질적으로 일정할 수 있다. 제2연결부재(110)가 많은 수의 재배선층(112a, 112b, 112c)을 포함하는바, 제1연결부재(140)를 더욱 간소화할 수 있다. 따라서, 제1연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 제1재배선층(112a)이 제1절연층 내부로 리세스되며, 따라서 제1절연층(111a)의 하면과 제1재배선층(112a)의 하면이 단차를 가진다. 그 결과 봉합재(130)를 형성할 때 봉합재(130) 형성 물질이 블리딩되어 제1재배선층(112a)을 오염시키는 것을 방지할 수 있다.
The insulating distance of the insulating layer 141 of the first connection member 140 can be substantially constant as described above because the first rewiring layer 112a is embedded. The second connection member 110 includes a large number of redistribution layers 112a, 112b and 112c, so that the first connection member 140 can be further simplified. Therefore, it is possible to improve the yield reduction due to defects generated in the process of forming the first linking member 140. The first rewiring layer 112a is recessed into the first insulation layer so that the lower surface of the first insulation layer 111a and the lower surface of the first rewiring layer 112a have step differences. As a result, it is possible to prevent the material for forming the sealant 130 from being contaminated by contamination of the first rewiring layer 112a when the sealant 130 is formed.

제2연결부재(110)의 제1재배선층(112a)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 상측에 위치할 수 있다. 또한, 제1연결부재(140)의 재배선층(142)과 제2연결부재(110)의 재배선층(112a) 사이의 거리는 제1연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 클 수 있다. 이는 제1재배선층(112a)이 절연층(111)의 내부로 리세스될 수 있기 때문이다. 제2연결부재(110)의 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제2연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제2연결부재(110) 내부에 형성된 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
The lower surface of the first redistribution layer 112a of the second connection member 110 may be located above the lower surface of the connection pad 122 of the semiconductor chip 120. [ The distance between the redistribution layer 142 of the first connection member 140 and the redistribution layer 112a of the second connection member 110 is larger than the distance between the redistribution layer 142 of the first connection member 140 and the redistribution layer 142 of the semiconductor chip 120 Of the connection pads 122 of the semiconductor device. This is because the first rewiring layer 112a can be recessed into the insulating layer 111. [ The second rewiring layer 112b of the second connection member 110 may be positioned between the active surface and the inactive surface of the semiconductor chip 120. [ The second connection member 110 may be formed to have a thickness corresponding to the thickness of the semiconductor chip 120 so that the second rewiring layer 112b formed in the second connection member 110 is electrically connected to the semiconductor chip 120, May be disposed at a level between the active surface and the inactive surface.

제2연결부재(110)의 재배선층(112a, 112b, 112c)의 두께는 제1연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제2연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 제1연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다.
The thickness of the redistribution layers 112a, 112b and 112c of the second connection member 110 may be thicker than the thickness of the redistribution layer 142 of the first connection member 140. [ The second connection member 110 may have a thickness greater than that of the semiconductor chip 120 and the rewiring layers 112a, 112b, and 112c may be formed to have a larger size in accordance with the scale. On the other hand, the redistribution layer 142 of the first connection member 140 can be formed in a relatively small size for thinning.

그 외에 다른 구성은 일례에 따른 팬-아웃 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다. 도면에는 도시하지 않았으나, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B, 100C)의 특징이 다른 일례에 따른 팬-아웃 반도체 패키지(100D)에도 적용될 수 있다.
Other configurations are substantially the same as those described in the fan-out semiconductor package 100A according to the example, and detailed description will be omitted. Although not shown in the drawings, the features of the fan-out semiconductor packages 100B and 100C according to another example described above may be applied to the fan-out semiconductor package 100D according to another example.

도 26은 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
26 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100E)는 제2연결부재(110)가 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1재배선층(112a) 및 제2재배선층(112b), 제1절연층(112a) 상에 배치되며 제1재배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3재배선층(111c), 제1절연층(111a) 상에 배치되어 제2재배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4재배선층(112d)을 포함한다. 제1 내지 제4재배선층(112a, 112b, 112c, 112d)는 접속패드(122)와 전기적으로 연결된다. 제2연결부재(110)가 더 많은 수의 재배선층(112a, 112b, 112c, 112d)을 포함하는바, 제1연결부재(140)를 더욱 간소화할 수 있다. 따라서, 제1연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 도면에는 도시하지 않았으나, 제1 내지 제4 재배선층(112a, 112b, 112c, 112d)는 제1 내지 제3 절연층(111a, 111b, 111c)을 관통하는 제1 내지 제3비아를 통하여 전기적으로 연결될 수 있다.
Referring to the drawings, in a fan-out semiconductor package 100E according to another example, a second connecting member 110 includes a first insulating layer 111a, a first rewiring layer 111b disposed on both surfaces of the first insulating layer 111a, A second insulating layer 111b disposed on the first insulating layer 112a and covering the first redistribution layer 112a and a second insulating layer 111b disposed on the second insulating layer 111b, A third insulating layer 111c disposed on the first insulating layer 111a and covering the second redistribution layer 112b and a third insulating layer 111c disposed on the third insulating layer 111c, 4 redistribution layer 112d. The first to fourth rewiring layers 112a, 112b, 112c, and 112d are electrically connected to the connection pad 122. The second connecting member 110 includes a greater number of redistribution layers 112a, 112b, 112c and 112d, so that the first connecting member 140 can be further simplified. Therefore, it is possible to improve the yield reduction due to defects generated in the process of forming the first linking member 140. The first to fourth rewiring layers 112a, 112b, 112c and 112d are connected to the first to third insulating layers 111a, 111b and 111c through first to third vias And can be electrically connected.

제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 재배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 심재, 무기 필러, 및 절연 수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 무기 필러 및 절연 수지를 포함하는 ABF 필름 또는 감광성 절연 필름일 수 있으나, 이에 한정되는 것은 아니다.
The first insulating layer 111a may be thicker than the second insulating layer 111b and the third insulating layer 111c. The first insulating layer 111a may be relatively thick to maintain rigidity and the second insulating layer 111b and the third insulating layer 111c may form a larger number of redistribution layers 112c and 112d May be introduced. The first insulating layer 111a may include an insulating material different from the second insulating layer 111b and the third insulating layer 111c. For example, the first insulating layer 111a may be, for example, a prepreg including a core material, an inorganic filler, and an insulating resin, and the second insulating layer 111c and the third insulating layer 111c may be, And an insulating resin, but the present invention is not limited thereto.

제2연결부재(110)의 제3재배선층(112c)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 하측에 위치할 수 있다. 또한, 제1연결부재(140)의 재배선층(142)과 제2연결부재(110)의 제3재배선층(112c) 사이의 거리는 제1연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 작을 수 있다. 이는 제3재배선층(112c)이 제2절연층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 제1연결부재(140)와 접할 수 있기 때문이다. 제2연결부재(110)의 제1재배선층(112a) 및 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제2연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제2연결부재(110) 내부에 형성된 제1재배선층(112a) 및 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
The lower surface of the third redistribution layer 112c of the second connection member 110 may be located below the lower surface of the connection pad 122 of the semiconductor chip 120. [ The distance between the redistribution layer 142 of the first connection member 140 and the third redistribution layer 112c of the second connection member 110 is larger than the distance between the redistribution layer 142 of the first connection member 140, May be less than the distance between the connection pads (122) of the first substrate (120). This is because the third rewiring layer 112c can be disposed on the second insulating layer 111b so as to be in contact with the first connection member 140. [ The first redistribution layer 112a and the second redistribution layer 112b of the second connection member 110 may be positioned between the active surface and the inactive surface of the semiconductor chip 120. [ The second connection member 110 may be formed to have a thickness corresponding to the thickness of the semiconductor chip 120 so that the first rewiring layer 112a and the second rewiring layer 112b May be disposed at a level between the active surface and the inactive surface of the semiconductor chip 120.

제2연결부재(110)의 재배선층(112a, 112b, 112c, 112d)의 두께는 제1연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제2연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 제1연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다.
The thickness of the redistribution layers 112a, 112b, 112c and 112d of the second connection member 110 may be thicker than the thickness of the redistribution layer 142 of the first connection member 140. [ The second connection member 110 may have a thickness greater than that of the semiconductor chip 120 and the rewiring layers 112a, 112b, 112c and 112d may also be formed in a larger size. On the other hand, the redistribution layer 142 of the first connection member 140 can be formed in a relatively small size for thinning.

그 외에 다른 구성이나 제조 방법은 일례에 따른 팬-아웃 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다. 도면에는 도시하지 않았으나, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B, 100C)의 특징이 다른 일례에 따른 팬-아웃 반도체 패키지(100E)에도 적용될 수 있다.
Other configurations and manufacturing methods are substantially the same as those described in the fan-out semiconductor package 100A according to the example, and detailed description will be omitted. Although not shown in the drawings, the features of the fan-out semiconductor packages 100B and 100C according to another example described above can also be applied to the fan-out semiconductor package 100E according to another example.

도 27은 팬-아웃 반도체 패키지가 메인보드에 실장된 경우의 일례를 개략적으로 나타낸 단면도다.
27 is a cross-sectional view schematically showing an example of a case where the fan-out semiconductor package is mounted on a main board.

도면을 참조하면, 전자기기는 메인보드(400), 메인보드(400) 상에 배치된 팬-아웃 반도체 패키지(100A), 및 팬-아웃 반도체 패키지(100A) 상에 배치된 메모리칩 패키지(200)를 포함한다. 메인보드(400) 상에는 별도의 수동부품(300) 등이 더 배치될 수 있다. 메인보드(400)는 회로(401)가 형성된 통상의 인쇄회로기판(Printed Circuit Board: PCB)일 수 있으며, 이는 리지드(Rigid) 및/또는 플렉서블(Flexible) 기판일 수 있다. 팬-아웃 반도체 패키지(100A)는 상술한 바와 같으며, 다만 팬-아웃 반도체 패키지로 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B, 100C, 100D, 100E)가 적용될 수도 있음은 물론이다. 메모리칩 패키지(200)는 배선기판(210), 배선기판(210) 상에 배치된 하나 이상의 메모리칩(220), 및 메모리칩(220)을 봉합하는 봉합재(230)를 포함할 수 있다. 이때, 메모리칩(220)은 와이어 본딩으로 배선기판(210)에 연결될 수 있다. 수동부품(300)은 커패시터, 인덕터 등일 수 있으나, 이에 한정되는 것도 아니다.
Referring to the drawings, an electronic device includes a main board 400, a fan-out semiconductor package 100A disposed on the main board 400, and a memory chip package 200 (not shown) disposed on the fan- ). A separate passive component 300 or the like may be further disposed on the main board 400. The main board 400 may be a conventional printed circuit board (PCB) on which the circuit 401 is formed, and may be a rigid and / or flexible substrate. It is needless to say that the fan-out semiconductor package 100A is as described above, but the fan-out semiconductor package 100B, 100C, 100D and 100E according to another example described above may also be applied to the fan-out semiconductor package. The memory chip package 200 may include a wiring substrate 210, at least one memory chip 220 disposed on the wiring substrate 210, and a sealing material 230 for sealing the memory chip 220. At this time, the memory chip 220 may be connected to the wiring board 210 by wire bonding. The passive component 300 may be, but is not limited to, a capacitor, an inductor, and the like.

팬-아웃 반도체 패키지(100A)와 메인보드(400)는 접속단자(170)를 통하여 전기적으로 연결될 수 있다. 메인보드(400) 상에 실장된 다른 수동부품(300) 등은 메인보드(400)에 형성된 회로(401)를 통하여 결과적으로 팬-아웃 반도체 패키지(100A)와 전기적으로 연결될 수 있다. 팬-아웃 반도체 패키지(100A)와 메모리칩 패키지(200) 역시 접속단자(240)를 통하여 전기적으로 연결될 수 있다. 메모리칩 패키지(200) 역시 결과적으로 메인보드(400) 및/또는 다른 수동부품(300)과 전기적으로 연결될 수 있다. 팬-아웃 반도체 패키지(100A)의 동일한 파워용 배선에 연결된 커패시터(180, 190)들은 메모리칩 패키지(200)의 배선기판(210) 내의 특정 파워용 배선을 통하여 메모리칩(220)과 전기적으로 연결될 수 있다. 또한, 메인보드(400)의 특정 파워용 배선과도 전기적으로 연결될 수 있다. 또한, 수동부품(300)이 커패시터 등인 경우, 이들과도 메인보드(400)의 특정 파워용 배선을 통하여 전기적으로 연결될 수 있다. 그 결과, 어느 특정 파워 공급에 대한 임피던스를 최소화할 수 있다.
The fan-out semiconductor package 100A and the main board 400 may be electrically connected through the connection terminal 170. [ Other passive components 300 mounted on the main board 400 may be electrically connected to the fan-out semiconductor package 100A through the circuit 401 formed on the main board 400. [ The fan-out semiconductor package 100A and the memory chip package 200 may also be electrically connected through the connection terminal 240. [ The memory chip package 200 may also be electrically connected to the main board 400 and / or other passive components 300 as a result. The capacitors 180 and 190 connected to the same power wiring of the fan-out semiconductor package 100A are electrically connected to the memory chip 220 through the specific power wiring in the wiring board 210 of the memory chip package 200 . Also, it can be electrically connected to the specific power wiring of the main board 400. When the passive component 300 is a capacitor or the like, the passive component 300 can be electrically connected to the passive component 300 through the specific power wiring of the main board 400. [ As a result, the impedance to a particular power supply can be minimized.

도 28은 제1 및 제2커패시터의 조합에 따른 임피던스 변화를 나타낸다.
Fig. 28 shows impedance variation according to the combination of the first and second capacitors.

도면에서, ?은 제1커패시터(180) 없이 용량 100nF의 제2커패시터(190)를 파워용 배선에 연결한 경우이고, ?는 용량 100nF의 제1커패시터(180)와 100nF의 제2커패시터(190)를 동일한 파워용 배선에 연결한 경우이고, ?는 용량 220nF의 제1커패시터(180)와 용량 100nF의 제2커패시터(190)를 동일한 파워용 배선에 연결한 경우이며, ?는 용량 470nF의 제1커패시터(180)와 용량 100nF의 제2커패시터(190)를 동일한 파워용 배선에 연결한 경우이다. 제1커패시터(180)의 용량을 증가시키는 방법으로는 제1커패시터(180) 자체의 용량을 증가시키는 방법 및/또는 수를 증가시키는 방법을 사용할 수 있다. 도면을 참조하면, 제1커패시터(180)의 용량을 증가시켜 전체 용량을 증가시킬 수록 임피던스를 감소시킬 수 있음을 알 수 있다. 이때, 제2커패시터(190)는 고정된 상태이기 때문에, 접속단자(170)가 배치되는 영역의 감소 없이 한정된 공간에서도 임피던스 개선이 가능하다는 것을 알 수 있다.
? Represents a case where a first capacitor 180 having a capacitance of 100 nF and a second capacitor 190 having a capacitance of 100 nF are connected to a power supply line without a first capacitor 180 and a second capacitor 190 having a capacitance of 100 nF without a first capacitor 180, ) Is connected to the same power wiring,? Represents a case where the first capacitor 180 having a capacity of 220 nF and the second capacitor 190 having a capacity of 100 nF are connected to the same power wiring, and? 1 capacitor 180 and the second capacitor 190 having a capacity of 100 nF are connected to the same power wiring. As a method of increasing the capacity of the first capacitor 180, a method of increasing the capacity of the first capacitor 180 itself and / or a method of increasing the number may be used. Referring to the drawing, it can be seen that as the capacitance of the first capacitor 180 is increased to increase the total capacitance, the impedance can be reduced. At this time, since the second capacitor 190 is in a fixed state, it can be seen that the impedance can be improved even in a limited space without reducing the area where the connection terminal 170 is disposed.

본 개시에서 사용된 일례나 변형예 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들이나 변형예들은 다른 일례나 변형예들의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
The terms "an example" and "modifications" used in the present disclosure are not intended to be construed to limit the same embodiments, but are provided to emphasize and describe different features. However, it should be understood that the above-described examples and modifications do not exclude that they are implemented in combination with the features of other examples or modifications. For example, although the description in the specific example is not described in another example, it can be understood as an explanation related to another example, unless otherwise described or contradicted by the other example.

본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
In the present disclosure, the meaning of being connected is not a direct connection but a concept including an indirect connection. In addition, the term "electrically connected" means a concept including both a physical connection and a non-connection. Also, the first, second, etc. expressions are used to distinguish one component from another, and do not limit the order and / or importance of the components. In some cases, without departing from the scope of the right, the first component may be referred to as a second component, and similarly, the second component may be referred to as a first component.

본 개시에서 상부, 하부, 상측, 하측, 상면, 하면 등은 첨부된 도면을 기준으로 판단한다. 예를 들면, 제1연결부재는 재배선층 보다 상부에 위치한다. 다만, 특허청구범위가 이에 한정되는 것은 아니다. 또한, 수직 방향은 상술한 상부 및 하부 방향을 의미하며, 수평 방향은 이와 수직한 방향을 의미한다. 이때, 수직 단면은 수직 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에 도시한 단면도를 그 예로 들 수 있다. 또한, 수평 단면은 수평 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에서 도시한 평면도를 그 예로 들 수 있다.
In the present disclosure, upper, lower, upper, lower, upper, lower, and the like are determined based on the attached drawings. For example, the first connecting member is located above the re-wiring layer. However, the claims are not limited thereto. In addition, the vertical direction means the above-mentioned upper and lower direction, and the horizontal direction means the direction perpendicular thereto. In this case, the vertical cross-section means a case of cutting into a plane in the vertical direction, and the cross-sectional view shown in the figure is an example. In addition, the horizontal cross-section means a case where the horizontal cross-section is cut into a plane in the horizontal direction, for example, the plan view shown in the drawing.

본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
The terms used in this disclosure are used only to illustrate an example and are not intended to limit the present disclosure. Wherein the singular expressions include plural expressions unless the context clearly dictates otherwise.

1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100: 반도체 패키지
100A, 100B, 100C, 100D: 팬-아웃 반도체 패키지
110: 제2연결부재 111, 112a, 112b, 112c: 절연층
112a, 112b, 112c, 112d: 재배선층 113: 비아
112: 반도체칩 121: 바디
122: 접속패드 123: 패시베이션막
125: 금속층 130: 봉합재
131: 개구부 140: 제1연결부재
141a, 141b: 절연층 142a, 142b: 재배선층
143a, 143b: 비아 150: 패시베이션층
151: 개구부 160: 언더범프금속층
170: 접속단자 180: 제1커패시터
181: 바디 182a, 182b: 외부전극
183: 유전체 184a, 184b: 내부전극
190: 제2커패시터 191: 기판
192a, 192b: 내부전극 193: 유전체
194: 절연층 195a, 195b: 절연막
196a, 196b: 비아전극 197: 바디
198a, 198b: 외부전극 200: 메모리칩 패키지
210: 배선기판 220: 메모리칩
230: 봉합재 240: 접속단자
300: 수동부품 400: 메인보드
401: 배선패턴1000: electronic device 1010: main board
1020: Chip related parts 1030: Network related parts
1040: Other parts 1050: Camera
1060: antenna 1070: display
1080: Battery 1090: Signal line
1100: Smartphone 1101: Smartphone body
1110: Smartphone mainboard 1111: mainboard insulation layer
1112: main board wiring 1120: parts
1130: Smartphone camera 2200: Fan-in semiconductor package
2220: semiconductor chip 2221: body
2222: connection pad 2223: passivation film
2240: connecting member 2241: insulating layer
2242: re-wiring layer 2243: via
2250: passivation layer 2260: under bump metal layer
2270: solder ball 2280: underfill resin
2290: molding material 2500: main board
2301: Interposer substrate 2302: Interposer substrate
2100: Fan-out semiconductor package 2120: Semiconductor chip
2121: Body 2122: Connection pad
2140: connecting member 2141: insulating layer
2142: re-wiring layer 2143: via
2150: passivation layer 2160: under bump metal layer
2170: solder ball 100: semiconductor package
100A, 100B, 100C, 100D: a fan-out semiconductor package
110: second connecting member 111, 112a, 112b, 112c: insulating layer
112a, 112b, 112c, 112d: re-wiring layer 113: via
112: semiconductor chip 121: body
122: connection pad 123: passivation film
125: metal layer 130:
131: opening 140: first connecting member
141a, 141b: insulating layer 142a, 142b:
143a, 143b: via 150: passivation layer
151: opening 160: under bump metal layer
170: connection terminal 180: first capacitor
181: body 182a, 182b: external electrode
183: Dielectric substance 184a, 184b: internal electrode
190: second capacitor 191: substrate
192a, 192b: internal electrode 193: dielectric
194: Insulating layer 195a, 195b: Insulating film
196a, 196b: Via electrode 197: Body
198a, 198b: external electrode 200: memory chip package
210: wiring board 220: memory chip
230: Sealant 240: Connection terminal
300: Passive part 400: Main board
401: wiring pattern

Claims (21)

접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩;
상기 반도체칩 주위에 배치된 제1커패시터;
상기 제1커패시터 및 상기 반도체칩의 비활성면의 적어도 일부를 봉합하는 봉합재;
상기 봉합재, 상기 제1커패시터, 및 상기 반도체칩의 활성면 상에 배치된 제1연결부재; 및
상기 제1연결부재의 상기 반도체칩이 배치된측의 반대측에 배치된 제2커패시터; 를 포함하며,
상기 제1연결부재는 상기 반도체칩의 접속패드, 상기 제1커패시터, 및 상기 제2커패시터와 전기적으로 연결된 재배선층을 포함하며,
상기 제1커패시터 및 상기 제2커패시터는 상기 재배선층의 동일한 파워용 배선을 통하여 상기 반도체칩의 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지.
A semiconductor chip having an active surface on which a connection pad is disposed and an inactive surface disposed on the opposite side of the active surface;
A first capacitor disposed around the semiconductor chip;
A sealing material for sealing at least a part of the inactive surface of the first capacitor and the semiconductor chip;
A first connecting member disposed on the active surface of the sealant, the first capacitor, and the semiconductor chip; And
A second capacitor disposed on a side opposite to a side of the first connection member on which the semiconductor chip is disposed; / RTI >
The first connecting member includes a re-wiring layer electrically connected to the connection pad of the semiconductor chip, the first capacitor, and the second capacitor,
Wherein the first capacitor and the second capacitor are electrically connected to the connection pad of the semiconductor chip through the same power wiring of the re-
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제1 및 제2커패시터의 용량을 각각 C1 및 C2 라 할 때,
C1 = C2 를 만족하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
When the capacitances of the first and second capacitors are C 1 and C 2 , respectively,
C 1 = C 2 ,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제1 및 제2커패시터의 두께를 각각 t1 및 t2 라 할 때,
t1 > t2 를 만족하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
When the thicknesses of the first and second capacitors are t 1 and t 2 , respectively,
t 1 > t 2 ,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제1 및 제2커패시터의 등가직렬인덕턴스를 각각 L1 및 L2라 할 때,
L1 = L2 를 만족하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
When the equivalent series inductances of the first and second capacitors are L 1 and L 2 , respectively,
L 1 = L 2 ,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제1 및 제2커패시터의 등가직렬저항을 각각 R1 및 R2라 할 때,
R1 = R2 를 만족하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
When the equivalent series resistances of the first and second capacitors are R 1 and R 2 , respectively,
R < 1 > = R < 2 &
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제1 및 제2커패시터는 병렬 연결된,
팬-아웃 반도체 패키지.
The method according to claim 1,
The first and second capacitors are connected in parallel,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제1연결부재의 상기 반도체칩이 배치된측의 반대측에 배치되며, 상기 재배선층의 배선의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층; 을 더 포함하며,
상기 제2커패시터는 상기 패시베이션층 표면에 배치된,
팬-아웃 반도체 패키지.
The method according to claim 1,
A passivation layer disposed on the opposite side of the side of the first connection member on which the semiconductor chip is disposed and having an opening exposing at least a part of the wiring of the redistribution layer; Further comprising:
Wherein the second capacitor is disposed on the surface of the passivation layer,
A fan-out semiconductor package.
제 7 항에 있어서,
상기 패시베이션층의 개구부 상에 배치된 접속단자; 를 더 포함하며,
상기 접속단자는 상기 제2커패시터 주위에 배치된,
팬-아웃 반도체 패키지.
8. The method of claim 7,
A connection terminal disposed on an opening of the passivation layer; Further comprising:
The connection terminal being disposed around the second capacitor,
A fan-out semiconductor package.
제 1 항에 있어서,
관통홀을 갖는 제2연결부재; 를 더 포함하며,
상기 관통홀 내에 상기 반도체칩과 상기 제1커패시터가 배치되며,
상기 봉합재의 일부가 상기 제2연결부재의 적어도 일부를 봉합하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
A second connecting member having a through hole; Further comprising:
The semiconductor chip and the first capacitor are disposed in the through hole,
A portion of the sealing member seals at least a part of the second connecting member,
A fan-out semiconductor package.
제 9 항에 있어서,
상기 제2연결부재는, 제1절연층, 상기 제2연결부재와 접하며 상기 제1절연층에 매립된 제1재배선층, 및 상기 제1절연층의 상기 제1재배선층이 매립된측의 반대측 상에 배치된 제2재배선층, 을 포함하며,
상기 제1 및 제2재배선층은 상기 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지.
10. The method of claim 9,
Wherein the second connecting member includes a first rewiring layer which is in contact with the second connecting member and embedded in the first insulating layer, and a second rewiring layer which is in contact with the opposite side of the first rewiring layer And a second rewiring layer disposed on the first rewiring layer,
Wherein the first and second rewiring layers are electrically connected to the connection pad,
A fan-out semiconductor package.
제 10 항에 있어서,
상기 제2연결부재는, 상기 제1절연층 상에 배치되며 상기 제2재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 더 포함하는,
상기 제3재배선층은 상기 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지.
11. The method of claim 10,
Wherein the second connecting member further comprises a second insulating layer disposed on the first insulating layer and covering the second rewiring layer and a third rewiring layer disposed on the second insulating layer,
Wherein the third re-wiring layer is electrically connected to the connection pad,
A fan-out semiconductor package.
제 10 항에 있어서,
상기 제1연결부재의 재배선층과 상기 제1재배선층 사이의 거리가 상기 제1연결부재의 재배선층과 상기 접속패드 사이의 거리보다 큰,
팬-아웃 반도체 패키지.
11. The method of claim 10,
The distance between the re-wiring layer of the first connecting member and the first re-wiring layer is larger than the distance between the re-wiring layer of the first connecting member and the connection pad,
A fan-out semiconductor package.
제 10 항에 있어서,
상기 제1재배선층은 상기 제1연결부재의 재배선층보다 두께가 두꺼운,
팬-아웃 반도체 패키지.
11. The method of claim 10,
Wherein the first rewiring layer is thicker than the rewiring layer of the first connection member,
A fan-out semiconductor package.
제 10 항에 있어서,
상기 제1재배선층의 하면은 상기 접속패드의 하면보다 상측에 위치하는,
팬-아웃 반도체 패키지.
11. The method of claim 10,
And the lower surface of the first re-distribution layer is located above the lower surface of the connection pad,
A fan-out semiconductor package.
제 11 항에 있어서,
상기 제2재배선층은 상기 반도체칩의 활성면과 비활성면 사이에 위치하는,
팬-아웃 반도체 패키지.
12. The method of claim 11,
And the second re-wiring layer is located between the active surface and the inactive surface of the semiconductor chip,
A fan-out semiconductor package.
제 9 항에 있어서,
상기 제2연결부재는, 제1절연층, 상기 제1절연층의 양면에 배치된 제1재배선층 및 제2재배선층, 상기 제1절연층 상에 배치되며 상기 제1재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 포함하며,
상기 제1 내지 제3재배선층은 상기 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지.
10. The method of claim 9,
Wherein the second connecting member comprises a first insulating layer, a first rewiring layer and a second rewiring layer disposed on both surfaces of the first insulating layer, a second rewiring layer disposed on the first insulating layer, An insulating layer, and a third rewiring layer disposed on the second insulating layer,
Wherein the first to third rewiring layers are electrically connected to the connection pad,
A fan-out semiconductor package.
제 16 항에 있어서,
상기 제2연결부재는, 상기 제1절연층 상에 배치되어 상기 제2재배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4재배선층, 을 더 포함하며,
상기 제4재배선층은 상기 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지.
17. The method of claim 16,
The second connecting member further includes a third insulating layer disposed on the first insulating layer and covering the second rewiring layer and a fourth rewiring layer disposed on the third insulating layer,
Wherein the fourth redistribution layer is electrically connected to the connection pad,
A fan-out semiconductor package.
제 16 항에 있어서,
상기 제1절연층은 상기 제2절연층보다 두께가 두꺼운,
팬-아웃 반도체 패키지.
17. The method of claim 16,
Wherein the first insulating layer is thicker than the second insulating layer,
A fan-out semiconductor package.
제 16 항에 있어서,
상기 제3재배선층은 상기 제1연결부재의 재배선층보다 두께가 두꺼운,
팬-아웃 반도체 패키지.
17. The method of claim 16,
Wherein the third re-wiring layer is thicker than the re-wiring layer of the first connection member,
A fan-out semiconductor package.
제 16 항에 있어서,
상기 제1재배선층은 상기 반도체칩의 활성면과 비활성면 사이에 위치하는,
팬-아웃 반도체 패키지.
17. The method of claim 16,
Wherein the first re-distribution layer is positioned between an active surface and an inactive surface of the semiconductor chip,
A fan-out semiconductor package.
제 16 항에 있어서,
상기 제3재배선층의 하면은 상기 접속패드의 하면보다 하측에 위치하는,
팬-아웃 반도체 패키지.
17. The method of claim 16,
And the lower surface of the third re-wiring layer is located below the lower surface of the connection pad,
A fan-out semiconductor package.
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