KR20170109904A - Light emitting device and lighting apparatus - Google Patents

Light emitting device and lighting apparatus Download PDF

Info

Publication number
KR20170109904A
KR20170109904A KR1020160034094A KR20160034094A KR20170109904A KR 20170109904 A KR20170109904 A KR 20170109904A KR 1020160034094 A KR1020160034094 A KR 1020160034094A KR 20160034094 A KR20160034094 A KR 20160034094A KR 20170109904 A KR20170109904 A KR 20170109904A
Authority
KR
South Korea
Prior art keywords
quantum well
light emitting
layer
indium
emitting device
Prior art date
Application number
KR1020160034094A
Other languages
Korean (ko)
Other versions
KR102471685B1 (en
Inventor
임재구
백광선
한대섭
황정현
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020160034094A priority Critical patent/KR102471685B1/en
Publication of KR20170109904A publication Critical patent/KR20170109904A/en
Application granted granted Critical
Publication of KR102471685B1 publication Critical patent/KR102471685B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치에 관한 것이다.
실시예는 제1 도전형 반도체층과, 양자우물과 양자벽을 포함하여 상기 제1 도전형 반도체층 상에 배치되는 활성층 및 상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함할 수 있다. 상기 양자우물은 상기 제1 도전형 반도체층 상에 제1 양자우물과, 상기 제1 양자우물 상에 제2 양자우물을 포함할 수 있다. 상기 제2 양자우물의 인듐의 조성은 상기 제1 양자우물의 인듐의 조성보다 높을 수 있다.Embodiments relate to a light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and a lighting device.
The embodiment may include a first conductive type semiconductor layer, an active layer including a quantum well and a quantum wall and disposed on the first conductive type semiconductor layer, and a second conductive type semiconductor layer disposed on the active layer. The quantum well may include a first quantum well on the first conductive semiconductor layer and a second quantum well on the first quantum well. The composition of indium in the second quantum well may be higher than that of indium in the first quantum well.

Description

발광소자 및 조명장치{LIGHT EMITTING DEVICE AND LIGHTING APPARATUS}TECHNICAL FIELD [0001] The present invention relates to a light emitting device,

실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치에 관한 것이다.Embodiments relate to a light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and a lighting device.

발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광 소자 중 하나이며, 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 최근, 발광 다이오드의 휘도 문제가 크게 개선되어, 액정표시장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다.A light emitting diode (LED) is one of light emitting devices that emit light when a current is applied, and can emit light with high efficiency at a low voltage, thus saving energy. In recent years, the problem of luminance of a light emitting diode has been greatly improved, and it has been applied to various devices such as a backlight unit of a liquid crystal display device, a display board, a display device, and a home appliance.

예를 들어, 질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자, 적색(RED) 발광소자 등은 상용화되어 널리 사용되고 있다.For example, nitride semiconductors have received great interest in the development of optical devices and high power electronic devices due to their high thermal stability and wide bandgap energy. Particularly, a blue light emitting element, a green light emitting element, an ultraviolet (UV) light emitting element, and a red (RED) light emitting element using a nitride semiconductor are commercially available and widely used.

종래기술에 의한 발광소자는 전극층이 에피층의 한쪽 방향에 배치되는 수평형 (Lateral Type) 발광소자와 전극층이 에피층의 저면과 상면에 배치되는 수직형(Vertical type) 발광소자가 있다.The light emitting device according to the prior art has a lateral type light emitting device in which an electrode layer is disposed in one direction of the epi layer and a vertical type light emitting device in which an electrode layer is disposed on a bottom surface and an upper surface of the epi layer.

종래기술에서 발광소자는 n형 반도체층에서 주입되는 전자와 p형 반도체층에서 주입되는 홀이 활성층의 양자우물(Quantum Well)에서 재결합(recombination)되고, 양자우물의 밴드갭 에너지에 해당하는 빛이 발광되므로, 양자우물(Quantum Well)은 LED의 특성을 좌우하는 중요한 인자이다.In the conventional light emitting device, electrons injected from the n-type semiconductor layer and holes injected from the p-type semiconductor layer are recombined in a quantum well of the active layer, and light corresponding to the band gap energy of the quantum well is recombined Since it emits light, quantum wells are an important factor that determines the characteristics of LEDs.

한편, 종래기술에 의하면 활성층의 양자우물은 InGaN계열층과 같이 In을 포함하는데, 양자우물 내에서 불 균일한 인듐 클러스터 형성에 의해 불균일한 캐리어의 밀집분포가 발생하여 내부양자효율 및 광출력이 저하되는 문제가 있다.On the other hand, according to the prior art, quantum wells of the active layer include In as well as InGaN series layers. Uneven distributions of carriers are generated due to the formation of indium clusters that are uneven in the quantum wells, There is a problem.

실시예는 양자우물 내에서 불 균일한 캐리어의 밀집분포를 균일하게 개선하여 내부양자효율 및 광출력이 향상된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공하고자 한다.Embodiments provide a light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and a lighting device in which uniform density distribution of carriers in a quantum well is uniformly improved to improve internal quantum efficiency and optical output.

실시예는 제1 도전형 반도체층과, 양자우물과 양자벽을 포함하여 상기 제1 도전형 반도체층 상에 배치되는 활성층 및 상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함할 수 있다. 상기 양자우물은 상기 제1 도전형 반도체층 상에 제1 양자우물과, 상기 제1 양자우물 상에 제2 양자우물을 포함할 수 있다. 상기 제2 양자우물의 인듐의 조성은 상기 제1 양자우물의 인듐의 조성보다 높을 수 있다.The embodiment may include a first conductive type semiconductor layer, an active layer including a quantum well and a quantum wall and disposed on the first conductive type semiconductor layer, and a second conductive type semiconductor layer disposed on the active layer. The quantum well may include a first quantum well on the first conductive semiconductor layer and a second quantum well on the first quantum well. The composition of indium in the second quantum well may be higher than that of indium in the first quantum well.

실시예에 따른 조명장치는 상기 발광소자를 구비하는 발광유닛을 포함할 수 있다. The lighting apparatus according to the embodiment may include a light emitting unit having the light emitting element.

실시예는 양자우물 내에서 균일한 인듐 클러스터 형성에 의해 캐리어의 밀집분포를 균일하게 개선되어 내부양자효율 및 광출력이 향상된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.Embodiments can provide a light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and a lighting device in which a density distribution of carriers is uniformly improved by forming a uniform indium cluster in a quantum well, thereby improving internal quantum efficiency and light output have.

예를 들어, 실시예에 의하면, 활성층의 양자우물 내에 고농도 인듐조성의 제2 양자우물을 양자벽과 접하도록 배치함으로써 양자우물 내에 균일한 인듐 클러스터를 형성함으로써 균일한 전위분포를 형성하여 내부양자효율(IQE)을 현저히 증가시킴으로써 광출력의 향상과 더불어 드룹현상(Efficiency droop)을 개선할 수 있다.For example, according to the embodiment, by arranging the second quantum well of the high concentration indium composition in the quantum well of the active layer so as to be in contact with the quantum well, uniform indium cluster is formed in the quantum well to form a uniform potential distribution, (IQE), it is possible to improve the light output and the efficiency droop.

도 1은 실시예에 따른 발광소자의 단면도.
도 2는 종래기술에 따른 발광소자의 캐리어 분포도.
도 3은 실시예에 따른 발광소자의 활성층의 부분 확대도.
도 4는 실시예에 따른 발광소자의 활성층의 밴드갭 다이어 그램 예시도.
도 5는 실시예에 따른 발광소자의 캐리어 분포도.
도 6 내지 도 8은 실시예에 따른 발광소자의 제조방법 공정 단면도.
도 9는 실시예에 따른 발광소자 패키지의 단면도.
도 10은 실시예에 따른 조명 장치의 사시도.1 is a cross-sectional view of a light emitting device according to an embodiment.
2 is a carrier distribution diagram of a conventional light emitting device.
3 is a partial enlarged view of an active layer of a light emitting device according to an embodiment.
4 is a bandgap diagram of an active layer of a light emitting device according to an embodiment.
5 is a carrier distribution diagram of a light emitting device according to an embodiment.
6 to 8 are cross-sectional views illustrating a method of manufacturing a light emitting device according to an embodiment.
9 is a sectional view of a light emitting device package according to an embodiment.
10 is a perspective view of a lighting apparatus according to an embodiment.

실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In the description of the embodiments, it is to be understood that each layer (film), area, pattern or structure may be referred to as being "on" or "under" the substrate, each layer Quot; on "and" under "are intended to include both" directly "or" indirectly " do. Also, the criteria for top, bottom, or bottom of each layer will be described with reference to the drawings.

(실시예)(Example)

도 1은 실시예에 따른 발광소자(100)의 단면도이다. 도 1은 수평형 발광소자를 기준으로 도시되어 있으나, 실시예에 이에 한정되는 것은 아니며, 수직형 발광소자 등에도 적용이 가능하다.1 is a cross-sectional view of a light emitting device 100 according to an embodiment. Although FIG. 1 shows the horizontal flat type light emitting device as a reference, the present invention is not limited to the horizontal flat type light emitting device.

실시예에 따른 발광소자는 기판(105), 버퍼층(113), 발광구조층(110), 전자차단층(118), 투광성 전극층(140), 전류확산층(130), 제1 전극(151), 제2 전극(152) 중 적어도 하나를 포함할 수 있다. 상기 기판(105)에는 요철구조(P)가 형성될 수 있다.The light emitting device includes a substrate 105, a buffer layer 113, a light emitting structure layer 110, an electron blocking layer 118, a light transmitting electrode layer 140, a current diffusion layer 130, a first electrode 151, And the second electrode 152 may be included. The substrate 105 may have a concave-convex structure P formed thereon.

상기 발광구조층(110)은 제1 도전형 반도체층(112), 활성층(114), 제2 도전형 반도체층(116)을 포함할 수 있다.The light emitting structure layer 110 may include a first conductive semiconductor layer 112, an active layer 114, and a second conductive semiconductor layer 116.

도 2는 종래기술에 따른 발광소자의 캐리어 분포도이다.2 is a carrier distribution diagram of a conventional light emitting device.

종래기술에 의하면 InGaN계열층을 포함하는 양자우물 내에서 불 균일한 인듐 클러스터 형성에 의해 불균일한 캐리어의 밀집분포(I: Inhomogeneous)가 발생하여 내부양자효율 및 광출력이 저하되는 문제가 있다.According to the prior art, uneven distribution of carriers (I: Inhomogeneous) occurs due to the formation of irregular indium clusters in a quantum well including an InGaN-based layer, which results in a problem of degradation of internal quantum efficiency and optical output.

이에 실시예는 양자우물 내에서 불 균일한 캐리어의 밀집분포를 균일하게 개선하여 내부양자효율을 향상시키고, 이를 통해 광출력이 향상된 발광소자를 제공하고자 한다.Accordingly, it is an object of the present invention to provide a light emitting device in which the density distribution of uneven carriers in a quantum well is uniformly improved to improve internal quantum efficiency, thereby improving light output.

도 3은 실시예에 따른 발광소자의 활성층의 부분 확대도이며, 도 4는 실시예에 따른 발광소자의 활성층의 밴드갭 다이어 그램 예시도이다.FIG. 3 is a partially enlarged view of an active layer of a light emitting device according to an embodiment of the present invention, and FIG. 4 is an illustration of a bandgap diagram of an active layer of a light emitting device according to an embodiment.

도 3과 같이, 실시예는 기술적 과제를 해결하기 위해 제1 도전형 반도체층(112)과, 양자우물(114W)과 양자벽(114B)을 포함하여 상기 제1 도전형 반도체층(112) 상에 배치되는 활성층(114) 및 상기 활성층(114) 상에 배치되는 제2 도전형 반도체층(116)을 포함할 수 있다. As shown in FIG. 3, the embodiment includes a first conductive semiconductor layer 112, a quantum well 114W, and a quantum wall 114B. The first conductive semiconductor layer 112 is formed on the first conductive semiconductor layer 112 And a second conductive semiconductor layer 116 disposed on the active layer 114. The second conductive semiconductor layer 116 may be formed on the active layer 114,

이때, 실시예의 양자우물(114W)은 상기 제1 도전형 반도체층(116) 상에 제1 양자우물(114W1)과, 상기 제1 양자우물(114W1) 상에 제2 양자우물(114W2)을 포함하고, 상기 제2 양자우물(114W2)의 인듐의 조성은 상기 제1 양자우물(114W1)의 인듐의 조성보다 높을 수 있다.At this time, the quantum well 114W of the embodiment includes a first quantum well 114W1 on the first conductive type semiconductor layer 116 and a second quantum well 114W2 on the first quantum well 114W1 And the composition of indium in the second quantum well 114W2 may be higher than that of indium in the first quantum well 114W1.

예를 들어, 상기 제1 양자우물(114W1)은 InxGa1 - xN(단, 0<x<1)을 포함하며, 상기 제1 양자우물(114W1)의 인듐의 조성(x)은 약 13% 내지 약 15%일 수 있으나 이에 한정되는 것은 아니다.For example, the first quantum well (114W1) are In x Ga 1 - x N (stage, 0 <x <1) includes a composition (x) of indium of the first quantum well (114W1) is about 13% to about 15%.

또한, 상기 제2 양자우물(114W2)은 InyGa1 - yN(단, 0<y<1)을 포함하며, 상기 제2 양자우물(114W2)의 인듐의 조성(y)은 약 18% 내지 약 20%일 수 있다.In addition, the second quantum well (114W2) is In y Ga 1 - is about 18% y N (stage, 0 <y <1) including a composition (y) of indium of the second quantum well (114W2) To about 20%.

상기 제2 양자우물(114W2)의 인듐조성이 18% 미만인 경우 균일한 인듐 클러스터 형성이 되지 않을 수 있으며, 20% 초과인 경우 결정품질이 저하될 수 있다.If the indium composition of the second quantum well 114W2 is less than 18%, a uniform indium cluster may not be formed, and if it is more than 20%, the crystal quality may be deteriorated.

도 4는 실시예에 따른 발광소자의 활성층의 밴드갭 다이어 그램 예시도이다.4 is a bandgap diagram of an active layer of a light emitting device according to an embodiment of the present invention.

도 3 및 도 4와 같이, 실시예에서 상기 제2 양자우물(114W2)은 상기 양자벽(114B)과 접하여 배치됨으로써 높은 인듐조성의 제2 양자우물(114W2)과 인듐조성이 없거나 인듐 조성이 매우 낮은 양자벽(114B) 사이에 밴드갭 에너지(Eg) 차에 의해 인듐 클러스터(C)가 균일하게 형성될 수 있다. As shown in FIGS. 3 and 4, in the embodiment, the second quantum well 114W2 is disposed in contact with the quantum wall 114B so that the second quantum well 114W2 having a high indium composition and the second quantum well 114W2 having no indium or indium The indium cluster C can be uniformly formed by the difference in band gap energy Eg between the lower quantum wall 114B.

도 5는 실시예에 따른 발광소자의 캐리어 분포도이다.5 is a carrier distribution diagram of a light emitting device according to an embodiment.

실시예에 의하면, 활성층(114)의 양자우물(114W) 내에 고농도 인듐조성의 제2 양자우물(114W2)을 양자벽(114B)과 접하도록 배치함으로써 양자우물(114W) 내에 균일한 인듐 클러스터(C)를 형성함으로써 균일한 전위분포(H: Homogeneous)를 형성하여 내부양자효율(IQE)을 현저히 증가시킴으로써 광출력의 향상과 더불어 드룹현상(Efficiency droop)을 개선할 수 있다.According to the embodiment, by arranging the second quantum well 114W2 of the high concentration indium composition in the quantum well 114W of the active layer 114 so as to be in contact with the quantum well 114W, uniform indium cluster C ) To form a uniform potential distribution (H: Homogeneous) and significantly increase the internal quantum efficiency (IQE), thereby improving the light output and the efficiency droop.

다시 도 3을 참조하면, 실시예에서 상기 제2 양자우물(114W2)의 두께는 약 5ÅA 내지 약 10 ÅA일 수 있다. 상기 제2 양자우물(114W2)의 두께가 5ÅA 미만인 경우, 제2 양자우물(114W2)에서 인듐 클러스터가 형성되지 않을 수 있고, 10ÅA 초과의 경우 InGaN 계열 양자우물에서 뭉침현상(degradation)이 심화되어 광출력 저하될 수 있다.Referring again to FIG. 3, in an embodiment, the thickness of the second quantum well 114W2 may be from about 5 A to about 10 A. When the thickness of the second quantum well 114W2 is less than 5A, indium clusters may not be formed in the second quantum well 114W2. When the thickness of the second quantum well 114W2 is more than 10A, degradation of the InGaN quantum well may be intensified, The output may be degraded.

실시예에서 상기 제2 양자우물(114W2)은 인듐 클러스터(C)를 포함하며, 상기 인듐 클러스터(C)의 두께는 상기 제2 양자우물(114W2)의 두께 이상일 수 있다. In an embodiment, the second quantum well 114W2 includes an indium cluster (C), and the thickness of the indium cluster (C) may be not less than the thickness of the second quantum well 114W2.

예를 들어, 상기 인듐클러스터(C)의 크기는 약 10ÅA 내지 약 15 ÅA일 수 있다. 상기 인듐클러스터(C)의 크기가 10ÅA 미만인 경우, 균일한 캐리어 분포가 형성되지 않을 수 있으며, 15ÅA 초과시 InGaN 계열 양자우물에서의 뭉침현상이 발생하여 광출력 저하될 수 있다.For example, the size of the indium cluster (C) may be from about 10 A to about 15 A. If the size of the indium cluster (C) is less than 10 ANGSTROM, a uniform carrier distribution may not be formed. If the size of the indium cluster (C) is more than 15 ANGSTROM, aggregation may occur in the InGaN-based quantum well.

실시예는 양자우물 내에서 균일한 인듐 클러스터 형성에 의해 캐리어의 밀집분포를 균일하게 개선하여 내부양자효율 및 광출력이 향상된 발광소자 및 조명장치를 제공할 수 있다.The embodiment can uniformly improve the density distribution of carriers by forming a uniform indium cluster in a quantum well, thereby providing a light emitting device and a lighting device with improved internal quantum efficiency and optical output.

이하, 도 6 내지 도 8을 참조하여 실시예에 따른 발광소자의 제조방법을 설명하기로 한다.Hereinafter, a method of manufacturing a light emitting device according to an embodiment will be described with reference to FIGS. 6 to 8. FIG.

먼저, 도 6과 같이 기판(105)이 준비될 수 있다. 상기 기판(105)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일수 있다.First, a substrate 105 may be prepared as shown in FIG. The substrate 105 may be formed of a material having excellent thermal conductivity, and may be a conductive substrate or an insulating substrate.

예를 들어, 상기 기판(105)은 GaAs, 사파이어(Al2O3), SiC, Si, GaN, ZnO, GaP, InP, Ge, 및 Ga203 중 적어도 하나가 사용될 수 있다. 상기 기판(105) 위에는 요철 구조(P)가 형성되어 광추출 효율을 향상시킬 수 있으나, 요철 구조(P)가 필수적인 구성은 아니다. 상기 기판(105)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.For example, the substrate 105 is GaAs, sapphire (Al 2 O 3), SiC, Si, GaN, ZnO, GaP, InP, Ge, and Ga 2 0 3 May be used. The concavo-convex structure P may be formed on the substrate 105 to improve the light extraction efficiency, but the concavo-convex structure P is not essential. The substrate 105 may be wet-cleaned to remove impurities on the surface.

상기 기판(105) 위에는 버퍼층(113)이 형성될 수 있다. 상기 버퍼층(113)은 이후 형성되는 발광구조층(110)와 상기 기판(105)간의 격자 부정합을 완화시켜 줄 수 있다.A buffer layer 113 may be formed on the substrate 105. The buffer layer 113 may mitigate lattice mismatch between the light emitting structure layer 110 and the substrate 105 formed thereafter.

상기 버퍼층(113)은 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 상기 버퍼층 위에는 언도프드(undoped) 반도체층(미도시)이 형성될 수 있으며, 이에 대해 한정되지는 않는다.The buffer layer 113 may be formed of at least one of Group III-V compound semiconductor such as GaN, InN, AlN, InGaN, AlGaN, InAlGaN, and AlInN. An undoped semiconductor layer (not shown) may be formed on the buffer layer, but the present invention is not limited thereto.

이후, 상기 기판(105) 또는 상기 버퍼층 상에 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)을 포함하는 발광구조층(110)이 형성될 수 있다.The light emitting structure layer 110 including the first conductive semiconductor layer 112, the active layer 114, and the second conductive semiconductor layer 116 may be formed on the substrate 105 or the buffer layer .

상기 제1 도전형 반도체층(112)은 반도체 화합물, 예를 들어 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 상기 제1 도전형 반도체층(112)이 n형 반도체층인 경우, n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.The first conductive semiconductor layer 112 may be formed of a compound semiconductor such as a Group 3-Group-5, Group-6, or the like, and may be doped with a first conductive dopant. For example, when the first conductive semiconductor layer 112 is an n-type semiconductor layer, the n-type dopant may include Si, Ge, Sn, Se, and Te.

상기 제1 도전형 반도체층(112)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제1 도전형 반도체층(112)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.The first conductive semiconductor layer 112 may include a semiconductor material having a composition formula of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + . For example, the first conductive semiconductor layer 112 may be formed of one or more of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, .

상기 제1 도전형 반도체층(112)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.The first conductive semiconductor layer 112 may be formed using a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, a sputtering method, or a vapor phase epitaxy (HVPE) method. .

다음으로, 제1 도전형 반도체층(112) 상에 활성층(114)이 형성될 수 있다.Next, the active layer 114 may be formed on the first conductivity type semiconductor layer 112.

상기 활성층(114)은 제1 도전형 반도체층(112)을 통해서 주입되는 전자와 이후 형성되는 제2 도전형 반도체층(116)을 통해서 주입되는 정공이 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. Electrons injected through the first conductive type semiconductor layer 112 and holes injected through the second conductive type semiconductor layer 116 formed after the first and second conductive type semiconductor layers 116 and 116 are mutually combined to form an energy band unique to the active layer Which emits light having an energy determined by &lt; RTI ID = 0.0 &gt;

상기 활성층(114)은 단일 양자우물 구조, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. The active layer 114 may be formed of at least one of a single quantum well structure, a multi quantum well (MQW) structure, a quantum-wire structure, or a quantum dot structure.

상기 활성층(114)은 양자우물(114W)/양자벽(114B) 구조를 포함할 수 있다. 예를 들어, 상기 활성층(114)은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaP/AlGaP, GaP/AlGaP중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.The active layer 114 may include a quantum well 114W / a quantum wall 114B structure. For example, the active layer 114 may be formed of any one or more pairs of InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InAlGaN / GaN, GaAs / AlGaAs, InGaP / AlGaP and GaP / AlGaP. It does not.

이하, 도 7을 참조하여 실시예에 따른 활성층(114)의 기술적인 특징을 상술하기로 한다. 도 7과 같이, 실시예의 양자우물(114W)은 상기 제1 도전형 반도체층(116) 상에 제1 양자우물(114W1)과, 상기 제1 양자우물(114W1) 상에 제2 양자우물(114W2)을 포함할 수 있다.Hereinafter, the technical characteristics of the active layer 114 according to the embodiment will be described in detail with reference to FIG. 7, the quantum well 114W of the embodiment includes a first quantum well 114W1 on the first conductivity type semiconductor layer 116 and a second quantum well 114W2 on the first quantum well 114W1. ).

실시예에서 제2 양자우물(114W2)은 제1 양자우물(114W1)의 성장온도에 비해 낮은 온도, 예를 들어 약 600℃ 내지 700℃에서 성장될 수 있으며, 600℃ 미만인 경우 결정성에 문제가 발생할 수 있고, 계면(Interface)간 품질저하 발생하여 광출력 저하 발생될 수 있고, 700℃ 초과시 제1 양자우물(114W1)과 성정온도 조건이 유사하여 인듐 클러스터 기능이 약화될 수 있으나 이러한 온도 조건에 실시예에가 한정되는 것은 아니다.In an embodiment, the second quantum well 114W2 can be grown at a lower temperature than the growth temperature of the first quantum well 114W1, for example at about 600 DEG C to 700 DEG C, and below about 600 DEG C, In addition, when the temperature exceeds 700 ° C., the indium cluster function may be weakened due to a similar temperature condition to the first quantum well (114W1). However, when the temperature is higher than 700 ° C., The examples are not limited.

실시예에서 균일한 인듐 클러스터를 형성하기 위해 제2 양자우물(114W2)을 형성한 후에서 어닐링 효과를 위해 약 2 내지 5분간 성장 정지시간을 둘 수 있으니 이에 한정되는 것은 아니다.The growth stop time may be set to about 2 to 5 minutes for the annealing effect after the second quantum well 114W2 is formed to form a uniform indium cluster in the embodiment.

실시예에서 상기 제2 양자우물(114W2)은 상기 양자벽(114B)과 접하여 배치됨으로써 높은 인듐조성의 제2 양자우물(114W2)과 인듐조성이 없거나 인듐 조성이 매우 낮은 양자벽(114B) 사이에 밴드갭 에너지(Eg) 차에 의해 인듐 클러스터(C)가 균일하게 형성될 수 있다. The second quantum well 114W2 is disposed in contact with the quantum wall 114B to form a second quantum well 114W2 having a high indium composition and a quantum wall 114B having no indium composition or having a very low indium composition The indium cluster C can be uniformly formed by the band gap energy (Eg) difference.

상기 제2 양자우물(114W2)의 인듐의 조성은 상기 제1 양자우물(114W1)의 인듐의 조성보다 높을 수 있다. 예를 들어, 상기 제1 양자우물(114W1)은 InxGa1 - xN(단, 0<x<1)을 포함하며, 상기 제1 양자우물(114W1)의 인듐의 조성(x)은 약 13% 내지 약 15%일 수 있으나 이에 한정되는 것은 아니다.The composition of indium in the second quantum well 114W2 may be higher than that of indium in the first quantum well 114W1. For example, the first quantum well (114W1) are In x Ga 1 - x N (stage, 0 <x <1) includes a composition (x) of indium of the first quantum well (114W1) is about 13% to about 15%.

또한, 상기 제2 양자우물(114W2)은 InyGa1 - yN(단, 0<y<1)을 포함하며, 상기 제2 양자우물(114W2)의 인듐의 조성(y)은 약 18% 내지 약 20%일 수 있다. 상기 제2 양자우물(114W2)의 인듐조성이 18% 미만인 경우 균일한 인듐 클러스터 형성이 되지 않을 수 있으며, 20% 초과인 경우 결정품질이 저하될 수 있다.In addition, the second quantum well (114W2) is In y Ga 1 - is about 18% y N (stage, 0 <y <1) including a composition (y) of indium of the second quantum well (114W2) To about 20%. If the indium composition of the second quantum well 114W2 is less than 18%, a uniform indium cluster may not be formed, and if it is more than 20%, the crystal quality may be deteriorated.

상기 제2 양자우물(114W2)의 두께는 약 5ÅA 내지 약 10 ÅA일 수 있다. 상기 제2 양자우물(114W2)의 두께가 5ÅA 미만인 경우, 제2 양자우물(114W2)에서 인듐 클러스터가 형성되지 않을 수 있고, 10ÅA 초과의 경우 InGaN 계열 양자우물에서 뭉침현상(degradation)이 심화되어 광출력 저하될 수 있다.The thickness of the second quantum well 114W2 may be between about 5 A and about 10 A. If the thickness of the second quantum well 114W2 is less than 5A, indium clusters may not be formed in the second quantum well 114W2. If the thickness of the second quantum well 114W2 is more than 10A, degradation of the InGaN quantum well may be intensified, The output may be degraded.

실시예에서 상기 제2 양자우물(114W2)은 인듐 클러스터(C)를 포함하며, 상기 인듐 클러스터(C)의 두께는 상기 제2 양자우물(114W2)의 두께 이상일 수 있다. 예를 들어, 상기 인듐클러스터(C)의 크기는 약 10ÅA 내지 약 15 ÅA일 수 있다. 상기 인듐클러스터(C)의 크기가 10ÅA 미만인 경우, 균일한 캐리어 분포가 형성되지 않을 수 있으며, 15ÅA 초과시 InGaN 계열 양자우물에서의 뭉침현상이 발생하여 광출력 저하될 수 있다.In an embodiment, the second quantum well 114W2 includes an indium cluster (C), and the thickness of the indium cluster (C) may be not less than the thickness of the second quantum well 114W2. For example, the size of the indium cluster (C) may be from about 10 A to about 15 A. If the size of the indium cluster (C) is less than 10 ANGSTROM, a uniform carrier distribution may not be formed. If the size of the indium cluster (C) is more than 15 ANGSTROM, aggregation may occur in the InGaN-based quantum well.

실시예에 의하면, 활성층(114)의 양자우물(114W) 내에 고농도 인듐조성의 제2 양자우물(114W2)을 양자벽(114B)과 접하도록 배치함으로써 양자우물(114W) 내에 균일한 인듐 클러스터(C)를 형성함으로써 균일한 전위분포를 형성하여 내부양자효율(IQE)을 현저히 증가시킴으로써 광출력의 향상과 더불어 드룹현상(Efficiency droop)을 개선할 수 있다.According to the embodiment, by arranging the second quantum well 114W2 of the high concentration indium composition in the quantum well 114W of the active layer 114 so as to be in contact with the quantum well 114W, uniform indium cluster C ), Thereby forming a uniform potential distribution and significantly increasing the internal quantum efficiency (IQE), thereby improving the light output and improving the efficiency droop.

다시 도 6을 기준으로 설명하면, 활성층(114) 상에 전자차단층(118)이 형성되어 전자 차단(electron blocking) 및 활성층(114)의 클래딩(MQW cladding) 역할을 해줌으로써 발광효율을 개선할 수 있다.Referring to FIG. 6 again, the electron blocking layer 118 is formed on the active layer 114 to serve as electron blocking and cladding of the active layer 114, thereby improving the luminous efficiency .

예를 들어, 상기 전자차단층(118)은 AlxInyGa(1-x-y)N(0≤x≤1,0≤y≤1)계 반도체로 형성될 수 있으며, 상기 활성층(114)의 에너지 밴드 갭보다는 높은 에너지 밴드 갭을 가질 수 있다.For example, the electron blocking layer 118 may be formed of a semiconductor of Al x In y Ga (1-xy) N (0? X ? 1, 0? Y ? 1 ) It can have an energy band gap higher than the energy band gap.

실시예에서 상기 전자차단층(118)은 p형으로 이온주입되어 오버플로우되는 전자를 효율적으로 차단하고, 홀의 주입효율을 증대시킬 수 있다.In the embodiment, the electron blocking layer 118 can effectively block the electrons that are ion-implanted into the p-type and overflow, and increase the hole injection efficiency.

다음으로, 상기 전자차단층(118) 상에 제2 도전형 반도체층(116)이 형성될 수 있다. Next, a second conductive semiconductor layer 116 may be formed on the electron blocking layer 118.

상기 제2 도전형 반도체층(116)은 반도체 화합물로 형성될 수 있다. 예를 들어, 상기 제2 도전형 반도체층(116)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다.The second conductive semiconductor layer 116 may be formed of a semiconductor compound. For example, the second conductive semiconductor layer 116 may be formed of a compound semiconductor such as a Group III-V, a Group II-VI, or the like, and may be doped with a second conductive dopant.

상기 제2 도전형 반도체층(116)은 제2 도전형 도펀트가 도핑된 3-족-5족 화합물 반도체 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(116)이 p형 반도체층인 경우, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.The second conductive semiconductor layer 116 may be a Group III-V compound semiconductor doped with a second conductive dopant, for example, In x Al y Ga 1 -x- y N (0? X? 1, 0? Y 1, 0? X + y? 1). When the second conductive semiconductor layer 116 is a p-type semiconductor layer, the second conductive dopant may include Mg, Zn, Ca, Sr, and Ba as p-type dopants.

상기 제2 도전형 반도체층(116)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 마그네슘(Mg)과 같은 p 형 불순물을 포함하는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg){Mg(C2H5C5H4)2}가 주입되어 p형 GaN층이 형성될 수 있으나 이에 한정되는 것은 아니다.The second conductive type semiconductor layer 116 is Bisei that the chamber comprises a p-type impurity such as trimethyl gallium gas (TMGa), ammonia gas (NH 3), nitrogen gas (N 2), and magnesium (Mg) butyl bicyclo The p-type GaN layer may be formed by implanting pentadienyl magnesium (EtCp 2 Mg) {Mg (C 2 H 5 C 5 H 4 ) 2 }, but the present invention is not limited thereto.

실시예에서 상기 제1 도전형 반도체층(112)은 n형 반도체층, 상기 제2 도전형 반도체층(116)은 p형 반도체층으로 구현할 수 있으나 이에 한정되지 않는다. 또한 상기 제2 도전형 반도체층(116) 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광구조층(110)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.In an embodiment, the first conductive semiconductor layer 112 may be an n-type semiconductor layer, and the second conductive semiconductor layer 116 may be a p-type semiconductor layer. Also, on the second conductive semiconductor layer 116, a semiconductor (e.g., an n-type semiconductor) (not shown) having a polarity opposite to that of the second conductive type may be formed. Accordingly, the light emitting structure layer 110 may have any one of an n-p junction structure, a p-n junction structure, an n-p-n junction structure, and a p-n-p junction structure.

다음으로 도 8과 같이, 제1 도전형 반도체층(112)이 일부 노출되도록 그 상측에 배치된 구성을 일부 제거할 수 있다. 이러한 공정은 습식식각 또는 건식식각에 의할 수 있으나 이에 한정되는 것은 아니다.Next, as shown in FIG. 8, a part of the upper conductive semiconductor layer 112 may be partially removed so that the first conductive semiconductor layer 112 is partially exposed. Such a process may be performed by wet etching or dry etching, but is not limited thereto.

이후, 제2 전극(152)이 형성될 위치에 전류차단층(130)이 형성될 수 있다.Thereafter, the current blocking layer 130 may be formed at a position where the second electrode 152 is to be formed.

상기 전류차단층(130)은 비도전형 영역, 제1 도전형 이온주입층, 제1 도전형 확산층, 절연물, 비정질 영역 등을 포함하여 형성할 수 있다.The current blocking layer 130 may include a non-conductive region, a first conductive type ion-implanted layer, a first conductive type diffusion layer, an insulator, an amorphous region, and the like.

다음으로, 전류차단층(130)이 형성된 제2 도전형 반도체층(116) 상에 투광성 전극층(140)이 형성될 수 있다. 상기 투광성 전극층(140)은 오믹층을 포함할 수 있으며, 정공주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다.Next, the light-transmitting electrode layer 140 may be formed on the second conductivity type semiconductor layer 116 on which the current blocking layer 130 is formed. The transmissive electrode layer 140 may include an ohmic layer and may be formed by laminating a single metal, a metal alloy, or a metal oxide so as to efficiently inject holes.

예를 들어, 상기 투광성 전극층(140)은 반도체와 전기적인 접촉인 우수한 물질로 형성될 수 있다. 예를 들어, 상기 투광성 전극층(140)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.For example, the light transmitting electrode layer 140 may be formed of a superior material in electrical contact with a semiconductor. For example, the light transmitting electrode layer 140 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (ZnO), indium gallium tin oxide (AZO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IZON nitride, AGZO Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Ni, IrOx / Au, and Ni / IrOx / , Au, and Hf, and is not limited to such a material.

이후, 발광구조층(110) 측면 및 투광성 전극층(140)의 일부에 절연층 등으로 패시베이션층(160)이 형성될 수 있다. 상기 패시베이션층(160)은 제1 전극(151)이 형성될 영역은 노출할 수 있다.Thereafter, the passivation layer 160 may be formed on the side of the light emitting structure layer 110 and a part of the light transmitting electrode layer 140 with an insulating layer or the like. The passivation layer 160 may expose a region where the first electrode 151 is to be formed.

다음으로, 도 9와 같이 상기 전류차단층(130)과 중첩되도록 상기 투광성 전극층(140) 상에 제2 전극(152)을 형성하고, 노출된 제1 도전형 제1 반도체층(112) 상에 제1 전극(151)을 형성하여 실시예에 따른 발광소자를 제조할 수 있다. Next, as shown in FIG. 9, a second electrode 152 is formed on the light-transmitting electrode layer 140 so as to overlap the current blocking layer 130, and a second electrode 152 is formed on the exposed first conductive semiconductor layer 112 The first electrode 151 may be formed to manufacture the light emitting device according to the embodiment.

상기 제1 전극(151) 또는 제2 전극(152)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나로 형성될 수도 있으나 이에 한정되는 것은 아니다.The first electrode 151 or the second electrode 152 may be formed of one selected from the group consisting of Ti, Cr, Ni, Al, Pt, Au, Molybdenum (Mo), but the present invention is not limited thereto.

실시예에 따른 발광소자는 패키지 형태로 복수개가 기판 상에 어레이될 수 있으며, 발광소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다.A plurality of light emitting devices according to the embodiments may be arrayed on a substrate in the form of a package, and a light guide plate, a prism sheet, a diffusion sheet, a fluorescent sheet, and the like may be disposed on a path of light emitted from the light emitting device package.

도 10은 실시예에 따른 발광소자가 설치된 발광소자 패키지(200)를 설명하는 도면이다.10 is a view illustrating a light emitting device package 200 provided with a light emitting device according to an embodiment.

실시예에 따른 발광 소자 패키지(200)는 패키지 몸체부(205)와, 상기 패키지 몸체부(205)에 설치된 제3 전극층(213) 및 제4 전극층(214)과, 상기 패키지 몸체부(205)에 설치되어 상기 제3 전극층(213) 및 제4 전극층(214)과 전기적으로 연결되는 발광소자(100)와, 형광체(232)를 구비하여 상기 발광 소자(100)를 포위하는 몰딩부재(230)를 포함할 수 있다.The light emitting device package 200 according to the embodiment includes a package body 205, a third electrode layer 213 and a fourth electrode layer 214 provided on the package body 205, a package body 205, A light emitting device 100 disposed on the first electrode layer 213 and electrically connected to the third electrode layer 213 and the fourth electrode layer 214 and a molding member 230 surrounding the light emitting device 100, . &Lt; / RTI &gt;

상기 제3 전극층(213) 및 제4 전극층(214)은 서로 전기적으로 분리되며, 상기 발광소자(100)에 전원을 제공하는 역할을 한다. 또한, 상기 제3 전극층(213) 및 제4 전극층(214)은 상기 발광소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.The third electrode layer 213 and the fourth electrode layer 214 are electrically isolated from each other and provide power to the light emitting device 100. The third electrode layer 213 and the fourth electrode layer 214 may function to increase light efficiency by reflecting the light generated from the light emitting device 100, And may serve to discharge heat to the outside.

상기 발광 소자(100)는 상기 제3 전극층(213) 및/또는 제4 전극층(214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다. The light emitting device 100 may be electrically connected to the third electrode layer 213 and / or the fourth electrode layer 214 by a wire, flip chip, or die bonding method.

실시예에 따른 발광소자는 백라이트 유닛, 조명 유닛, 디스플레이 장치, 지시 장치, 램프, 가로등, 차량용 조명장치, 차량용 표시장치, 스마트 시계 등에 적용될 수 있으나 이에 한정되는 것은 아니다.The light emitting device according to the embodiment may be applied to a backlight unit, a lighting unit, a display device, a pointing device, a lamp, a streetlight, a vehicle lighting device, a vehicle display device, a smart watch, but is not limited thereto.

도 11은 실시예에 따른 조명시스템의 분해 사시도이다.11 is an exploded perspective view of an illumination system according to an embodiment.

실시예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 발광소자 또는 발광소자 패키지를 포함할 수 있다.The lighting apparatus according to the embodiment may include a cover 2100, a light source module 2200, a heat discharger 2400, a power supply unit 2600, an inner case 2700, and a socket 2800. Further, the illumination device according to the embodiment may further include at least one of the member 2300 and the holder 2500. The light source module 2200 may include a light emitting device or a light emitting device package according to the embodiment.

상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다. 상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다. The light source module 2200 may include a light source unit 2210, a connection plate 2230, and a connector 2250. The member 2300 is disposed on the upper surface of the heat discharging body 2400 and has guide grooves 2310 through which the plurality of light source portions 2210 and the connector 2250 are inserted.

상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)를 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다. The holder 2500 blocks the receiving groove 2719 of the insulating portion 2710 of the inner case 2700. Therefore, the power supply unit 2600 housed in the insulating portion 2710 of the inner case 2700 is sealed. The holder 2500 has a guide protrusion 2510.

상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다. 상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.The power supply unit 2600 may include a protrusion 2610, a guide 2630, a base 2650, and an extension 2670. The inner case 2700 may include a molding part together with the power supply part 2600. The molding part is a hardened portion of the molding liquid so that the power supply unit 2600 can be fixed inside the inner case 2700.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects and the like described in the embodiments are included in at least one embodiment and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects and the like illustrated in the embodiments can be combined and modified by other persons skilled in the art to which the embodiments belong. Accordingly, the contents of such combinations and modifications should be construed as being included in the scope of the embodiments.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention. It can be seen that the modification and application of branches are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof.

기판(105), 버퍼층(113), 발광구조층(110),
제1 도전형 반도체층(112), 활성층(114), 제2 도전형 반도체층(116),
전자차단층(118), 투광성 전극층(140), 전류확산층(130),
제1 전극(151), 제2 전극(152)The substrate 105, the buffer layer 113, the light emitting structure layer 110,
The first conductive semiconductor layer 112, the active layer 114, the second conductive semiconductor layer 116,
The electron blocking layer 118, the light transmitting electrode layer 140, the current diffusion layer 130,
The first electrode 151, the second electrode 152,

Claims (7)

제1 도전형 반도체층;
양자우물과 양자벽을 포함하여 상기 제1 도전형 반도체층 상에 배치되는 활성층; 및
상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함하고,
상기 양자우물은 상기 제1 도전형 반도체층 상에 제1 양자우물과, 상기 제1 양자우물 상에 제2 양자우물;을 포함하고,
상기 제2 양자우물의 인듐의 조성은 상기 제1 양자우물의 인듐의 조성보다 높은 발광소자.A first conductive semiconductor layer;
An active layer disposed on the first conductive type semiconductor layer including a quantum well and a quantum wall; And
And a second conductive type semiconductor layer disposed on the active layer,
Wherein the quantum well includes a first quantum well on the first conductive semiconductor layer and a second quantum well on the first quantum well,
Wherein a composition of indium in the second quantum well is higher than a composition of indium in the first quantum well. 제1 항에 있어서,
상기 제2 양자우물은 상기 양자벽과 접하여 배치되는 발광소자.The method according to claim 1,
And the second quantum well is disposed in contact with the quantum wall. 제1 항에 있어서,
상기 제2 양자우물은 InyGa1 - yN(단, 0<y<1)을 포함하며,
상기 제2 양자우물의 인듐의 조성(y)은 18% 내지 20%인 발광소자.The method according to claim 1,
Wherein the second quantum well comprises In y Ga 1 - y N (where 0 <y <1)
And the composition (y) of indium in the second quantum well is 18% to 20%. 제1 항에 있어서,
상기 제2 양자우물의 두께는 5ÅA 내지 10 ÅA인 발광소자.The method according to claim 1,
And the thickness of the second quantum well is 5 A to 10 A A. 제4 항에 있어서,
상기 제2 양자우물은 인듐 클러스터를 포함하며,
상기 인듐 클러스터의 두께는 상기 제2 양자우물의 두께 이상인 발광소자.5. The method of claim 4,
Wherein the second quantum well comprises an indium cluster,
And the thickness of the indium cluster is not less than the thickness of the second quantum well. 제5 항에 있어서,
상기 인듐 클러스터의 크기는 10ÅA 내지 15 ÅA인 발광소자.6. The method of claim 5,
Wherein the indium cluster has a size of 10 A to 15 A A. 제1 항 내지 제6항 중 어느 하나에 기재된 발광소자를 구비하는 발광유닛을 포함하는 조명장치.A lighting device comprising a light-emitting unit comprising the light-emitting element according to any one of claims 1 to 6.
KR1020160034094A 2016-03-22 2016-03-22 Light emitting device and lighting apparatus KR102471685B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160034094A KR102471685B1 (en) 2016-03-22 2016-03-22 Light emitting device and lighting apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160034094A KR102471685B1 (en) 2016-03-22 2016-03-22 Light emitting device and lighting apparatus

Publications (2)

Publication Number Publication Date
KR20170109904A true KR20170109904A (en) 2017-10-10
KR102471685B1 KR102471685B1 (en) 2022-11-28

Family

ID=60190056

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160034094A KR102471685B1 (en) 2016-03-22 2016-03-22 Light emitting device and lighting apparatus

Country Status (1)

Country Link
KR (1) KR102471685B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4350786A1 (en) * 2022-10-05 2024-04-10 Samsung Display Co., Ltd. Light emitting element and method of fabricating light emitting element

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110063220A (en) * 2009-12-04 2011-06-10 엘지이노텍 주식회사 Semiconductor light emitting device and method for fabricating thereof
KR20110072424A (en) * 2009-12-22 2011-06-29 엘지이노텍 주식회사 Light emitting device, light emitting device package and method for fabricating the light emitting device
KR20120034952A (en) * 2010-10-04 2012-04-13 한국광기술원 Nitride semiconductor light emitting device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110063220A (en) * 2009-12-04 2011-06-10 엘지이노텍 주식회사 Semiconductor light emitting device and method for fabricating thereof
KR20110072424A (en) * 2009-12-22 2011-06-29 엘지이노텍 주식회사 Light emitting device, light emitting device package and method for fabricating the light emitting device
KR20120034952A (en) * 2010-10-04 2012-04-13 한국광기술원 Nitride semiconductor light emitting device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4350786A1 (en) * 2022-10-05 2024-04-10 Samsung Display Co., Ltd. Light emitting element and method of fabricating light emitting element

Also Published As

Publication number Publication date
KR102471685B1 (en) 2022-11-28

Similar Documents

Publication Publication Date Title
JP6081062B2 (en) Light emitting element
KR20130069215A (en) Light emitting device
US10069035B2 (en) Light-emitting device and lighting system
KR102376468B1 (en) Red light emitting device and lighting system
KR20170109899A (en) Light emitting device and lighting apparatus
KR20120138275A (en) Light emitting device
KR20130006843A (en) Light emitting device
JP6087142B2 (en) Light emitting element
US10816143B2 (en) Ultraviolet light-emitting device and lighting system
KR102249630B1 (en) Light emitting device and lighting system
KR102471685B1 (en) Light emitting device and lighting apparatus
KR102261957B1 (en) Light emitting device and lighting system
KR102479000B1 (en) Light emitting device and lighting apparatus
KR102464375B1 (en) Light emitting device and lighting apparatus
KR102302855B1 (en) Light emitting device, and lighting system
KR102261958B1 (en) Light emitting device and lighting apparatus
KR102485465B1 (en) Light emitting device and lighting apparatus
KR102466291B1 (en) Light emitting device and lighting apparatus
KR102261950B1 (en) Light emitting device and lighting system
KR20160015761A (en) Light emitting device and lighting system
KR20150006631A (en) Light emitting device and lighting system
KR20170105942A (en) Light emitting device and lighting apparatus
KR20130079867A (en) Light emitting device
KR20160055494A (en) Light emitting device and lighting system
KR20160022543A (en) Light emitting device and lighting system

Legal Events

Date Code Title Description
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant