KR20170097636A - 비평면 반도체 디바이스의 서브핀에 사용하기 위한 iii-v족 반도체 합금 및 그 형성 방법 - Google Patents

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Abstract

제1 III-V족 반도체 합금을 포함하는 서브핀과 제2 III-V족 반도체 합금을 포함하는 채널을 포함하는 반도체 디바이스들이 기술된다. 일부 실시예들에서, 반도체 디바이스들은 적어도 2개의 트렌치 측벽에 의해 정의되는 트렌치를 포함하는 기판을 포함하고, 여기서 제1 III-V족 반도체 합금은 기판 상에서 트렌치 내에 퇴적되고, 제2 III-V족 반도체 합금은 제1 III-V족 반도체 합금 상에 에피택셜적으로 성장된다. 일부 실시예들에서, 제1 III-V족 반도체 합금과 제2 III-V족 반도체 합금 사이의 전도대 오프셋은 약 0.3 전자 볼트 이상이다. 이러한 반도체 디바이스들 및 이러한 반도체 디바이스들을 포함하는 컴퓨팅 디바이스들을 제조하는 방법들이 또한 기술된다.

Description

비평면 반도체 디바이스의 서브핀에 사용하기 위한 III-V족 반도체 합금 및 그 형성 방법{III-V SEMICONDUCTOR ALLOYS FOR USE IN THE SUBFIN OF NON-PLANAR SEMICONDUCTOR DEVICES AND METHODS OF FORMING THE SAME}
본 개시내용은 하나 이상의 III-V족 반도체 합금들을 서브핀(subfin) 재료로서 포함하는 비평면 반도체 디바이스들에 관한 것이다. 이러한 디바이스들을 제조하는 방법들도 기술된다.
트랜지스터들 및 다른 반도체 디바이스들이 다수의 서브트랙티브(subtractive) 및 애디티브(additive) 공정들을 통해 제조될 수 있다. 게르마늄 및 III-V족 재료들과 같은, 실리콘 이외의 반도체 재료로 디바이스 층들을 형성하는 것에 의해, 트랜지스터들에 대한 채널 이동도(channel mobility)와 같은, 특정 이점들이 달성될 수 있다. 실리콘과 같은 결정질 재료가 출발 재료로서 역할하는 경우, 기판 상에 비실리콘 재료들을 포함하는 트랜지스터 채널을 애디티브적으로 형성하기 위해 에피택셜 성장 기법들(예컨대, 헤테로-에피택시)이 이용될 수 있다. 이러한 공정들은, 기판과 그 위에 에피택셜적으로 성장된 층들의 격자 상수들 및/또는 열적 특성들 간의 부정합 - 이들로 제한되지 않음 - 을 비롯한, 다수의 이유들로 인해 어려울 수 있다.
실리콘 기반 FET(field effect transistor) 디바이스들의 제조업체들은 이제 비평면 트랜지스터들을 이용하는 디바이스들을 상업화하였다. 이러한 디바이스들은, 기판으로부터 돌출하고 서브핀 영역(예컨대, 그의 적어도 일부분이 트렌치 유전체의 표면 아래에 있음)과 위에 있는 채널을 포함하는, 실리콘 핀(silicon fin)을 포함할 수 있다. 이러한 디바이스들은 또한 채널의 2개의, 3개의, 또는 심지어 모든 측면들을 에워싸고 있는 하나 이상의 게이트 전극들(이후부터 "게이트" 또는 "게이트들"이라고 함)을 포함할 수 있다(예컨대, 듀얼-게이트(dual-gate), 삼중 게이트(tri-gate), 나노와이어 트랜지스터들 등). 게이트의 양측에, 소스 및 드레인 영역들이 채널에 형성되거나, 채널에 결합되도록 하는 방식으로 성장된다. 어쨋든, 이 비평면 트랜지스터 설계들은, 평면 트랜지스터들에 비해, 상당히 개선된 채널 제어는 물론, 개선된 전기적 성능(예컨대, 개선된 단채널 효과들, 감소된 소스-드레인간 저항 등)을 종종 나타낸다.
앞서 기술된 디바이스들이 잠재력을 가지고 있지만, 그 디바이스들은 그들의 유용성을 제한할 수 있는 하나 이상의 단점들을 겪을 수 있다. 예를 들어, 서브핀 누설(서브핀 영역을 통한 채널의 소스와 드레인 사이에서의 누설)은 비평면 트랜지스터를 턴오프시키는 게이트의 능력을 방해할 수 있다. 이것을 염두에 두고서, 앞서 기술된 것들과 같은 비평면 디바이스들에서의 서브핀 누설을 억제하기 위한 하나의 접근법은 소스 및 드레인에서 사용되는 도펀트와 반대인 유형(P 또는 N)의 도펀트로 서브핀 영역을 도핑하는 것이다. 이 접근법이 효과적일 수 있지만, 도펀트 확산 및 디바이 길이(Debye length)는 이 접근법에 의해 야기되는 서브핀 누설에 대한 장벽의 급격함(abruptness)을 제한할 수 있다.
서브핀 영역과 비평면 반도체 디바이스의 채널 사이의 전도대 오프셋(CBO)의 설계는 서브핀 누설을 억제하는 다른 접근법이다. 그 접근법에서, 채널 전자들을 채널 영역으로 국한시키고 채널 전자들이 서브핀 영역 내로 누설하는 것을 방지하기 위해 비교적 넓은 CBO 및 급격한 헤테로접합이 이용될 수 있다. 그렇지만, 제조 및 기존의 재료 고려사항들이 그 접근법의 실제적 유용성을 제한할 수 있다.
이하의 발명을 실시하기 위한 구체적인 내용이 진행됨에 따라 그리고 유사한 도면 부호들이 유사한 부분들을 나타내고 있는 도면들을 참조하면, 청구된 발명 요지의 실시예들의 특징들 및 장점들이 명백하게 될 것이다.
도 1a는 본 개시내용에 따른, 채널을 포함하는 비평면 트랜지스터의 일부분의 블록도.
도 1b는 본 개시내용에 따른, 도 1a에 따른 채널은 물론, 게이트 스택을 포함하는 비평면 트랜지스터의 일 예의 블록도.
도 2a는 축 B를 따라 절취한, 도 1a의 비평면 트랜지스터의 예시적인 부분의 단면도.
도 2b는 도 1b의 예시적인 비평면 트랜지스터의 단면도.
도 2c는 본 개시내용에 따른, 상승된 소스 및 드레인을 포함하는 비평면 트랜지스터의 일 예의 단면도.
도 3은 본 개시내용에 따른, 제1 4원 III-V족 반도체 합금의 일 예와 제2 4원 III-V족 반도체 합금의 일 예의 시뮬레이션된 전도대 오프셋 대 알루미늄 함량을 나타낸 그래프.
도 4는 본 개시내용에 따른, 제1 4원 III-V족 반도체 합금의 다른 예와 제2 4원 III-V족 반도체 합금의 일 예의 시뮬레이션된 전도대 오프셋 대 알루미늄 함량을 나타낸 그래프.
도 5는 본 개시내용에 따른, 비평면 트랜지스터의 채널을 형성하는 방법의 예시적인 동작들의 플로차트.
도 6a 내지 도 6e는 본 개시내용에 따른, 비평면 트랜지스터의 채널을 형성하는 일 예시적인 방법을 단계별로 나타낸 도면.
도 6f 내지 도 6i는 본 개시내용에 따른, 예시적인 비평면 트랜지스터들의 형성을 단계별로 나타낸 도면.
도 7은 본 개시내용에 따른, 예시적인 컴퓨팅 디바이스의 블록도.
이하의 발명을 실시하기 위한 구체적인 내용이 예시적인 실시예들을 참조하면서 진행될 것이지만, 그의 많은 대안들, 수정들 및 변형들이 본 기술분야의 통상의 기술자에게는 명백할 것이다.
용어들 "위쪽에", "아래쪽에", "사이에", "상에"는 본원에서 다른 재료 층들 또는 컴포넌트들에 대한 하나의 재료 층 또는 컴포넌트의 상대 위치를 지칭하는 데 사용된다. 예를 들어, 다른 층 상에(예컨대, 위쪽에 또는 위에) 또는 아래쪽에(아래에) 배치된 하나의 층은 다른 층과 직접 접촉할 수 있거나, 하나 이상의 중간 층들을 가질 수 있다. 더욱이, 2개의 다른 층들 사이에 배치된 하나의 층은 2개의 다른 층들과 직접 접촉할 수 있거나, 다른 층들 중 하나 이상에 의해, 예컨대, 하나 이상의 중간 층들에 의해 분리될 수 있다. 이와 유사하게, 명확히 달리 언급되지 않는 한, 다른 피처(feature)에 인접해 있는 하나의 피처가 인접 피처와 직접 접촉할 수 있거나, 하나 이상의 중간 피처들에 의해 인접 피처로부터 분리될 수 있다. 이와 달리, 용어들 "바로 위에" 또는 "바로 아래에"는 하나의 재료 층이 다른 재료 층의 상부 표면 또는 하부 표면과, 각각, 직접 접촉해 있다는 것을 나타내기 위해 사용된다. 마찬가지로, 용어 "바로 인접한"은 2개의 피처들이 서로 직접 접촉해 있다는 것을 의미한다.
배경 기술에서 살펴본 바와 같이, FINFET들 및 다른 비평면 트랜지스터들과 같은 비평면 반도체 디바이스들에 대한 관심이 증가하였다. 이러한 디바이스들이 상당한 장래성을 보여주었지만, 그 디바이스들은 그들의 실제적 유용성을 제한할 수 있는 하나 이상의 단점들을 겪을 수 있다. 상세하게는, 이러한 디바이스들은, 게이트가 디바이스를 턴오프시키는 것을 저해하거나 방해할 수 있는, 서브핀 누설을 겪을 수 있다. 서브핀 누설을 완화시키는 다양한 접근법들이 연구되었지만, 이러한 접근법들의 유효성이 재료 및 제조 고려사항들에 의해 저해될 수 있다.
예를 들어, 서브핀 누설을 완화시키는 하나의 접근법은 비교적 큰 전도대 오프셋(CBO)이 디바이스의 서브핀 영역과 위에 있는 채널 사이에 존재하도록 반도체 디바이스를 설계하는 것이다. 이것이 서브핀 누설을 감소시키는 장래성있는 기법이지만, 그의 유효성이, 사용되는 재료들, 디바이스의 서브핀 영역을 형성하기 위해 퇴적되는 재료 층(들)의 품질, 및/또는 디바이스의 채널을 형성하기 위해 퇴적되는 재료 층(들)의 품질과 같은, 다양한 인자들에 의해 영향을 받을 수 있다.
발명자들은, FINFET 또는 다른 비평면 트랜지스터들과 같은, 핀 기반 반도체 디바이스의 서브핀 영역 및 채널을 형성하기 위해 III-V족 화합물 반도체 재료들을 사용하는 것에 대한 연구를 수행하였다. 이러한 디바이스들에서, 예컨대, 서브핀 영역을 형성하기 위해, 제1 III-V족 화합물 반도체의 하나 이상의 층들이 트렌치 내에 퇴적될 수 있다. 예컨대, 채널을 형성하기 위해, 제2 III-V족 화합물 반도체의 하나 이상의 층들이 이어서 제1 III-V족 화합물 반도체의 층(들) 상에 퇴적될 수 있다. 소스 및 드레인을 형성하기 위해 채널의 부분들이 도핑될 수 있고, 게이트 스택이 채널의 적어도 일부 상에 형성될 수 있다. 게이트 스택은 디바이스의 동작을 변조하도록, 즉 디바이스를 턴온 또는 턴오프시키도록 구성되는 게이트 전극을 포함할 수 있다.
이러한 디바이스들의 구조의 일 예로서, 도 1a 및 도 1b가 참조된다. 도 1a는 본 개시내용에 따른, 비평면 반도체 디바이스(100)의 일부분, 이 경우에, FINFET의 일부분의 일 예를 나타낸다. 도시된 바와 같이, 디바이스(100)는 기판(100), 트렌치 유전체(102), 서브핀 영역(103), 및 채널(105)을 포함한다. 도 1b에 도시된 바와 같이, 게이트 스택(예컨대, 게이트 유전체(111) 및 게이트 전극(113)에 의해 형성됨)이 채널(105) 위쪽에 형성될 수 있고, 그 결과 비평면 반도체 디바이스(100'), 예컨대, FINFET가 생성될 수 있다.
이상의 내용을 염두에 두고서, 발명자들은, 특정 III-V족 반도체 합금들(본원에서 III-V족 화합물 반도체들이라고도 지칭됨)로 서브핀 영역(103) 및 채널(105)을 형성하는 것에 의해, 서브핀 영역(103)과 채널(105) 사이에 비교적 높은 CBO가 달성될 수 있다는 것을 알아내었다. 예를 들어, 인듐, 갈륨 및 비소의 합금(InGaAs)이 채널(105)로서 사용하기 위해 선택될 때, 인듐, 알루미늄 및 비소(InAlAs)의 합금 또는 알루미늄, 비소 및 안티몬(AlAsSb) - 그 중 어느 하나가 InAlAs와 실질적으로 격자 정합됨 - 의 합금으로 서브핀 영역(103)을 형성하는 것에 의해 비교적 높은 전도대 오프셋이 달성될 수 있다.
AlAsSb 및 InAlAs가 서브핀 영역(103)에 사용하는 데 장래성을 보여주었지만, 그들의 비교적 큰 알루미늄 함유량은, 트렌치 유전체(102)의 측벽들 및 기판(101)의 상부 표면에 의해 정의되는 트렌치와 같은, 트렌치의 경계 내에 용인가능한 품질 레벨을 갖는 이러한 재료들을 퇴적하는 것과 관련하여 문제들을 야기한다. 실제로 InAlAs 및 AlAsSb에서의 알루미늄과 트렌치 유전체(102) 내의 성분들(예컨대, 산소) 사이의 화학적 상호작용으로 인해, 이러한 재료들의 하나 이상의 층들이 퇴적될 때, 응력 및/또는 결함들이 서브핀 영역(103)에 유입될 수 있다. 그 결과 얻어진 AlAsSb 및/또는 InAlAs의 층(들)은 따라서 비교적 좋지 않은 품질을 가질 수 있다. 더욱이, AlAsSb 및/또는 InAlAs의 퇴적된 층(들)에의 응력 및/또는 결함들의 유입은 (퇴적되는) 이러한 재료들의 격자 파라미터들과 채널(105)을 형성하기 위해 선택되는 재료(들), 이 경우에, InGaAs의 격자 파라미터들 사이의 차이를 증가시킬 수 있다. 그 결과, InGaAs 또는 다른 채널 재료들의 고품질 에피택셜 성장이 저해되거나 심지어 방해받을 수 있다.
이상의 내용을 염두에 두고서, 본 개시내용은 일반적으로, 제1 III-V족 반도체 합금의 하나 이상의 층들을 포함하는 서브핀과, 제2 III-V족 반도체 합금의 하나 이상의 층들을 포함하는 채널을 포함하는, 비평면 반도체 디바이스에 관한 것이다. 이러한 디바이스들을 제조하는 방법들도 기술된다.
이하에서 상세히 기술될 것인 바와 같이, 반도체 디바이스의 서브핀 영역을 형성하는 데 사용하기 위한 본원에 기술되는 제1 III-V족 반도체 합금들의 조성이 위에 있는 채널로서 사용하기 위해 선택된 하나 이상의 재료들과 비교적 작은 격자 부정합을 나타내거나 격자 부정합을 나타내지 않도록 조정될 수 있다. 제1 III-V족 반도체 합금들은 또한 트렌치 유전체에서 발견될 수 있는 산소 또는 다른 원소들과 반응하는 비교적 낮은 농도의 원소들을 포함할 수 있다. 그 결과, 본원에 기술되는 제1 III-V족 반도체 합금들의 층들은 비교적 높은 품질을 갖는 트렌치 내에 퇴적될 수 있다. 즉, 이러한 재료들의 층들이, 예를 들어, 이러한 재료들과 트렌치 측벽들 내의 원소들 간의 제한된 화학적 상호작용으로 인해, 결함들 및/또는 응력의 유입이 그다지 없이 트렌치의 경계 내에 성장될 수 있다. 이에 따라, 본원에 기술되는 제1 III-V족 반도체 합금들이 그 상에서의 채널의 고품질 에피택셜 성장을 지원할 수 있는 서브핀 영역을 형성하는 데 사용될 수 있다. 일부 실시예들에서, 서브핀 영역과 채널 사이의 급격한 천이(접합)이 또한 이러한 재료들의 사용을 통해 달성될 수 있다.
앞서 살펴본 특징들에 대한 대안으로서 또는 그에 부가하여, 일부 실시예들에서, 본원에 기술되는 III-V족 반도체 합금들은 서브핀 영역과 위에 있는 채널 사이에 비교적 큰 전도대 오프셋이 있는 디바이스들의 제조를 가능하게 할 수 있다. 알 수 있는 바와 같이, 이 비교적 높은 전도대 오프셋은 그 결과 얻어진 디바이스에서의 서브핀 누설을 제한하거나 심지어 제거할 수 있다.
유의할 점은, 예시를 위해, 본 개시내용이 FINFET, 다중 게이트(예컨대, 이중 게이트, 삼중 게이트 등) 트랜지스터 등과 같은 비평면 반도체 디바이스의 서브핀 영역을 형성하기 위해 제1 III-V족 반도체 합금이 사용되는 예시적인 사용 사례들에 중점을 두고 있다는 것이다. 이러한 논의가 단지 예를 위한 것이고, 적절하고 본 기술분야의 통상의 기술자라면 알 수 있는 바와 같이, 본원에 설명되는 기술들이 다른 사용 사례들로 확장될 수 있다는 것을 잘 알 것이다.
이상의 내용을 염두에 두고서, 본 개시내용의 일 양태는 하나 이상의 제1 III-V족 반도체 합금들을 서브핀 재료로서 포함하는 비평면 반도체 디바이스들에 관한 것이다. 이와 관련하여, 이전에 살펴본 바와 같이, 기판(101), 트렌치 유전체(102), 서브핀 영역(103), 및 채널(105)을 포함하는 디바이스(100)를 나타내는 도 1a가 또다시 참조된다.
기판(101)이 반도체 디바이스의 기판으로서, 그리고 상세하게는 FINFET들 및 다중 게이트 트랜지스터들과 같은 비평면 트랜지스터들에 대한 기판으로서 사용하기에 적당한 임의의 재료로 형성될 수 있다. 기판(101)으로서 사용될 수 있는 적당한 재료들의 비제한적인 예들은 따라서 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(SiGe), 실리콘 탄화물(SiC), 사파이어, III-V족 화합물 반도체, SOI(silicon on insulate) 기판, 이들의 조합들 등을 포함한다. 제한 없이, 일부 실시예들에서, 기판(101)이 단결정 실리콘으로 형성되거나 단결정 실리콘을 포함한다.
일부 실시예들에서, 하나 이상의 하부층(underlayer)들(예시되지 않음)은, 예컨대, 서브핀 영역(103)을 형성하는 재료들 및 트렌치 유전체(102) 중 하나 이상과 기판(101) 사이에 존재하도록, 기판(101) 상에 퇴적될 수 있다. 예를 들어, 하나 이상의 반도체 베이스 층들이 기판(101) 상에 퇴적될 수 있다. 사용될 때, 이러한 베이스 층들은, 본 기술분야에 알려진 바와 같이, 수도모픽(pseudomorphic), 메타모픽(metamorphic), 또는 실질적으로 격자 정합된 버퍼 및/또는 천이 층들일 수 있다. 어쨋든, 기판(101)은 서브핀 영역(103)의 재료들의 후속 퇴적을 위한 에피택셜 시딩 표면(epitaxial seeding surface)(예컨대, (100) 또는 다른 적당한 배향을 가지는 결정 표면(crystalline surface))을 제공하는 것으로 이해될 수 있다.
도 1a의 실시예에서, 트렌치(도면 부호가 별도로 부기되지 않음)는 트렌치 유전체(102)의 측벽들(이후부터, 트렌치 측벽들이라고 함) 및 기판(101)의 상부 부분에 의해 정의된다. 이와 같이, 이 예시적인 실시예에서, 트렌치가 (트렌치 유전체(102)의) 적어도 2개의 트렌치 측벽 및 기판(101)의 상부 표면에 의해 정의된다.
트렌치의 치수는 상당히 다양할 수 있고, 임의의 적당한 치수의 트렌치가 사용될 수 있다. 제한 없이, 일부 실시예들에서, 본원에 기술되는 트렌치들의 높이 및 폭은 ART(aspect ratio trapping) 공정을 통해 서브핀 영역(103) 및/또는 채널(105)을 형성하기 위해 사용되는 재료들의 퇴적을 가능하게 하도록 선택된다. 그에 따라, 일부 실시예들에서, 본원에 기술되는 트렌치들의 폭은, 약 0 초과부터 약 300 나노미터(nm)까지, 약 0 초과부터 약 100 nm까지, 약 5부터 약 100 nm까지, 또는 심지어 약 5부터 약 30 nm까지와 같은, 약 0 초과부터 약 500 nm까지의 범위에 있을 수 있다. 마찬가지로, 트렌치들의 높이는 아주 다양할 수 있고, 예를 들어, 약 100부터 약 300 nm까지와 같은, 0 초과부터 약 500 nm까지의 범위에 있을 수 있다.
트렌치 유전체(102)는 비평면 반도체 디바이스의 트렌치 유전체 재료로서 사용하기에 적당한 임의의 재료로 형성될 수 있다. 이러한 재료들의 비제한적인 예들은, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 이들의 조합들 등 - 이들로 제한되지 않음 - 과 같은, 산화물들, 질화물들 및 합금들을 포함한다. 제한 없이, 일부 실시예들에서, 트렌치 유전체(102)는 SiO2이다.
트렌치 유전체(102)가 임의의 적당한 방식으로 형성될 수 있다. 예를 들어, 트렌치 유전체(102)는, 예컨대, CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), 또는 다른 적당한 퇴적 공정을 통해, 기판(101) 상에 유전체 재료(예컨대, SiO2)의 하나 이상의 층들을 퇴적하는 것에 의해 형성될 수 있다. 그 결과 얻어진 퇴적된 층이 평탄화될 수 있고, 트렌치를 형성하기 위해 유전체 재료의 부분들을 제거하는 데 에칭 공정이 사용될 수 있다. 물론, 이 공정은 단지 예를 위한 것이고, 본 개시내용에 따른 트렌치를 형성하기 위해 다른 공정들이 사용될 수 있다. 예를 들어, 하나 이상의 핀(fin)들을 형성하기 위해 기판(101)을 에칭하는 것, 핀 주위에 트렌치 유전체(102)를 퇴적시키는 것, 그리고 트렌치 유전체(102) 및 기판(101)의 상부 표면에 의해 경계 결정(bound)되는 트렌치를 형성하기 위해 핀을 형성하는 기판(101)의 부분을 제거하는 것에 의해 트렌치가 형성될 수 있다.
본원에 기술되는 트렌치들이, 도 1a 및 도 1b에 도시된 바와 같이, 기판(101)의 상부 표면 상에 형성될 필요가 없다는 것을 또한 잘 알 것이다. 실제로, 본 개시내용은 트렌치가, 예컨대, 화학적 에칭 또는 다른 적당한 트렌치 형성 공정을 통해, 기판(101) 내에 형성될 수 있는 실시예들을 생각하고 있다. 이러한 경우에, SiO2, TiN 등과 같은 하나 이상의 트렌치 유전체 재료들이 트렌치 내에, 예컨대, 그의 측벽들 상에 선택적으로 퇴적될 수 있다. 서브핀 영역(103) 및/또는 채널(105)의 하나 이상의 재료 층들이 이어서 트렌치 내에 퇴적될 수 있다.
보다 일반적으로는, 일부 실시예들에서, 비평면 반도체 디바이스는 기판과 기판 상에 또는 그 내에 형성되는 적어도 하나의 트렌치를 포함한다. 트렌치는 적어도 2개의 대향하는 측면들(트렌치 측벽들)과 바닥에 의해 정의될 수 있다. 트렌치의 바닥은 기판의 상부 표면, 그리고/또는 기판 상에 퇴적된 하나 이상의 버퍼 및/또는 천이 층들의 형태로 되어 있을 수 있다.
어쨋든, 디바이스(100)의 서브핀 영역(103)이 트렌치 내에 형성될 수 있고, 채널(105)이 서브핀 영역(103) 상에 형성될 수 있다. 일반적으로, 서브핀 영역(103)은 제1 III-V족 반도체 합금의 하나 이상의 층들을 포함하고 그리고/또는 이들로 형성될 수 있으며, 채널(105)은 제2 III-V족 반도체 합금의 하나 이상의 층들을 포함하고 그리고/또는 이들로 형성될 수 있다. 이에 따라, 일부 실시예들에서, 서브핀 영역(103)에서의 재료(들)의 하나 이상의 층들이, 예컨대, 도 1a 및 도 1b에 도시된 바와 같이, 기판(101)의 상부 표면 및 트렌치 측벽들과 직접 접촉할 수 있다는 것이 이해될 수 있다. 그렇지만, 이 예시가 단지 예를 위한 것이고 서브핀 영역(103)의 재료들이 기판(101) 및 트렌치 측벽들과 직접 접촉하게 형성될 필요가 없다는 것을 잘 알 것이다. 실제로, 본 개시내용은 서브핀 영역(103)이 기판(101)의 상부 표면 상에 형성되고, 예컨대, 하나 이상의 층들(예컨대, 버퍼 층들, 에피택셜 시딩 층들 등)이 서브핀 영역(103)의 재료(들)와 기판(101) 사이에 형성되는 실시예들을 생각하고 있다. 마찬가지로, 본 개시내용은 하나 이상의 층들(예컨대, 트렌치 분리 산화물 등)이 서브핀 영역(103)과 트렌치 유전체(102)에 의해 정의되는 트렌치 측벽들 사이에 존재하는 실시예들을 생각하고 있다. 제한 없이, 일부 실시예들에서, 서브핀 영역(103)은 제1 III-V족 반도체 합금의 하나 이상의 층들을 포함하고, 여기서 제1 III-V족 반도체 합금의 적어도 하나의 층은 기판(101)의 상부 표면 및 트렌치 유전체(102)에 의해 정의되는 트렌치 측벽들과 직접 접촉한다. 제한 없이, 일부 실시예들에서, 제1 및 제2 III-V족 반도체 합금들을 형성하기 위해 사용되는 재료들은 제2 III-V족 반도체 합금이 제1 III-V족 반도체 합금 상에 헤테로-에피택셜적으로 성장될 수 있도록 선택된다. 제1 및 제2 III-V족 반도체 합금들은 따라서 그 각자의 격자 파라미터들 사이의 상대적 차이들에 적어도 부분적으로 기초하여 선택될 수 있다. 일부 실시예들에서, 제1 및 제2 III-V족 반도체 합금들은 실질적으로 격자 정합될 수 있고, 즉, 그 각자의 격자 파라미터들 사이의 차이가 제1 III-V족 반도체 합금의 층 상에의 제2 III-V족 반도체 합금의 층의 헤테로-에피택셜 성장(hetero-epitaxial growth)을 가능하게 할 정도로 충분히 낮을 수 있다. 본원에서 사용되는 바와 같이, 용어 "실질적으로 격자 정합된"은 2개의 III-V족 화합물 반도체들의 대응하는 격자 파라미터들 사이의 상대적 차이가 에피택셜 성장을 지원하고 헤테로접합의 특성들에 실질적으로 영향을 미치지 않는다는 것을 의미한다. 일부 실시예들에서, 실질적으로 격자 정합된은 이러한 격자 파라미터들 사이의 상대적 차이가 약 5% 이하이거나 심지어 약 1% 이하라는 것을 의미한다. 예를 들어, 일부 실시예들에서, 서브핀 영역(103)의 적어도 하나의 층의 격자 파라미터들이 채널(105)의 적어도 하나의 층과 약 1% 이하만큼 상이하다.
전술한 것에 대한 대안으로서 또는 그에 부가하여, 제1 및 제2 III-V족 반도체 합금들은 비교적 높은 전도대 오프셋(CBO)이 서브핀 영역(103)과 채널(105) 사이에 존재하도록 선택될 수 있다. 본원에서 사용되는 바와 같이, "비교적 높은 전도대 오프셋"은 서브핀 영역(103)의 제1 III-V족 반도체 합금과 채널(105)의 제2 III-V족 반도체 합금의 전도대들 사이의 오프셋이 문턱 전도대 오프셋(threshold conduction band offset) 이상이라는 것을 의미한다. 일부 실시예들에서, 제1 및 제2 III-V족 반도체 합금들은 바람직하게는, 서브핀 영역(103)과 채널(105) 사이의 CBO가 약 0.2 전자 볼트(eV)의 문턱 CBO 이상, 약 0.3 eV의 문턱 CBO 이상, 또는 심지어 약 0.4 eV의 문턱 CBO 이상이도록, 선택된다. 일부 실시예들에서, 제1 및 제2 III-V족 반도체 합금들은, 서브핀 영역(103)과 채널(105) 사이의 CBO가, 약 0.3 eV 이상부터 약 0.7 eV까지와 같은, 약 0.3 eV 이상부터 약 0.8 eV까지의 범위에 있도록, 선택된다.
일부 실시예들에서, 제1 및 제2 III-V족 반도체 합금들은, 이러한 재료들의 재료 층들이 실질적으로 격자 정합되고 이러한 층들 사이의 전도대 오프셋이 문턱 전도대 오프셋을 충족시키거나 그를 초과하도록, 선택될 수 있다. 예를 들어, 일부 실시예들에서, 제1 및 제2 III-V족 반도체 합금들은, 제2 III-V족 반도체 합금의 층이 아래에 있는 제1 III-V족 반도체 합금의 층에 실질적으로 격자 정합되도록, 선택될 수 있다. 그 결과, 제2 III-V족 반도체 합금의 층은 제1 III-V족 반도체 합금의 층 상에 헤테로-에피택셜적으로 성장될 수 있다. 이러한 실시예들에서, 제1 및 제2 III-V족 반도체 합금들이 또한, 제2 III-V족 반도체 합금의 층과 아래에 있는 제1 III-V족 반도체 합금의 층 사이의 전도대 오프셋이 앞서 언급된 CBO 범위들 내에 있거나 앞서 언급된 CBO 값들 이상이도록, 선택될 수 있다.
이상의 내용을 염두에 두고서, 본 개시내용은 서브핀 영역(103) 및 채널(105)의 하나 이상의 층들을 형성하는 데, 각각, 사용될 수 있는 아주 다양한 제1 및 제2 III-V족 반도체 합금들을 생각하고 있다. 일부 실시예들에서, 제1 III-V족 반도체 합금은 4원 III-V족 반도체 합금이고, 제2 III-V족 반도체 합금은 3원 또는 4원 III-V족 반도체 합금이다. 제한 없이, 일부 실시예들에서, 제1 III-V족 반도체 합금은 알루미늄을 함유하는 4원 합금이고, 제2 III-V족 반도체 합금은 3원 III-V족 반도체 합금이다.
앞서 살펴본 바와 같이, 4원 III-V족 반도체 합금들은 본 개시내용에 따른 제1 III-V족 반도체 합금으로서 사용될 수 있는 한 부류의 III-V족 반도체 합금들의 일 예이다. 적당한 4원 III-V족 반도체 합금들의 비제한적인 예들은 알루미늄을 함유하는 4원 III-V족 합금들을 포함하지만, 이들로 제한되지 않는다. 이러한 합금들의 예들은 인듐(In), 알루미늄(Al), 갈륨(Ga), 및 비소(As)(즉, InAlGaAs)의 4원 합금들, 그리고 알루미늄, 갈륨, 비소, 및 안티몬(Sb)(즉, AlGaAsSb)의 4원 합금들을 포함한다.
제한 없이, 일부 실시예들에서, 서브핀 영역(103)에 사용되는 제1 III-V족 반도체 합금은 화학식 AlxGa0.48-xIn0.52Asy의 4원 InAlGaAs 합금이고, 여기서 Al, Ga, 및 In은 합금의 III족 부격자를 차지하고, As는 합금의 V족 부격자를 차지하며, x는 III족 부격자에서의 알루미늄의 몰 분율이고, y는 V족 부격자에서의 As의 몰 분율이다. 이러한 실시예들에서, y는 1일 수 있고, x는 0 초과부터 약 0.48 미만까지의 범위에 있을 수 있고, 일부 실시예들에서, 약 0.1 이상부터 약 0.48 이하까지, 약 0.2 이상부터 약 0.48 이하까지, 또는 심지어 0.3 이상부터 약 0.48 이하까지의 범위에 있을 수 있다. 제한 없이, 일부 실시예들에서, 서브핀 영역(103)은 제1 III-V족 반도체 합금의 하나 이상의 층들로 형성되고, 여기서 제1 III-V족 반도체 합금은 4원 AlxGa0.48-xIn0.52Asy 합금이고 여기서 y = 1이고 x는 약 0.3 이상부터 약 0.48 이하까지의 범위에 있다.
다른 비제한적인 실시예들에서, 서브핀 영역(103)에 사용되는 제1 III-V족 반도체 합금은 화학식 AlxGa1-xAsySb1-y의 4원 AlGaAsSb이고, 여기서 Al 및 Ga는 합금의 III족 부격자를 차지하고, As 및 Sb는 합금의 V족 부격자를 차지하며, x는 III족 부격자에서의 알루미늄의 몰 분율이고, y는 V족 부격자에서의 As의 몰 분율이다. 이러한 실시예들에서, y는, 0 초과부터 약 0.5 이하까지와 같은, 0 초과부터 약 1 이하까지의 범위에 있을 수 있고, x는, 0 초과부터 약 0.48 이하까지, 약 0.1부터 약 0.48 또는 심지어 약 0.2 이하까지와 같은, 0 초과부터 약 0.5까지의 범위에 있을 수 있다.
일부 실시예들에서, 서브핀 영역(103)에 사용되는 제1 III-V족 반도체 합금(들)은 트렌치 유전체(102) 내의 하나 이상의 원소들과 반응하는 비교적 작은 농도의 원소들을 함유할 수 있다. 예를 들어, 트렌치 유전체가 산소를 포함하는 경우(예컨대, 트렌치 유전체(102)가 SiO2와 같은 산화물인 경우에), 서브핀 영역에 사용되는 제1 III-V족 반도체 합금(들)의 조성이 산소와 반응하는 비교적 작은 농도의 원소들을 함유하도록 조정될 수 있다. 예를 들어, 앞서 언급된 알루미늄을 함유하는 4원 합금들과 관련하여, 이러한 합금들에서의 알루미늄은 트렌치 유전체(102) 내의 산소에 대해 높은 반응성을 가질 수 있다. 그 결과, 이러한 재료들의 하나 이상의 층들이 트렌치 유전체(102)에 의해 경계 결정되는 트렌치 내에 퇴적될 때, 이러한 합금들에서의 알루미늄의 어떤 부분이 트렌치 유전체(102) 내의 산소와 반응할 수 있다. 이러한 반응들은 응력 및/또는 결함들을 서브핀 영역(103) 내로 유입시킬 수 있고, 이는, 앞서 살펴본 바와 같이, 그 위에서의 채널(105)의 헤테로에피택셜 성장을 저해할 수 있다.
본 개시내용에 따른, 채널의 하나 이상의 층들을 형성하기 위해 제2 III-V족 반도체 합금들로서 사용될 수 있는 III-V족 반도체 합금들의 비제한적인 예들은, InAs, InAsSb, InGaAs, InSb, AlGaAs, GaAs, 이들의 조합들 등과 같은, 2원, 3원, 및 4원 III-V족 반도체들을 포함한다. 제한 없이, 일부 실시예들에서, 채널(105)은, In53Ga47As 합금 - 이들로 제한되지 않음 - 과 같은, InGaAs 합금의 하나 이상의 층들로 형성되고, 여기서 In 및 Ga는 III족 부격자에 존재하고, As는 V족 부격자에 존재한다. 물론, 이 III-V족 합금들은 단지 예로서 열거되고, 임의의 적당한 III-V족 반도체가 제2 III-V족 반도체 합금으로서 사용될 수 있다는 것을 잘 알 것이다. 이와 관련하여, 본 개시내용은 제2 III-V족 반도체가 Al, Ga, 및 In과 P, As, 및 Sb의 가능한 2원, 3원, 및 4원 조합들 중 임의의 것인 실시예들을 생각하고 있다. GaN과 같은 2원 III-V족 반도체들이 또한 제2 III-V족 반도체로서 사용하기 위한 적당한 후보들일 수 있다.
이상의 내용을 염두에 두고서, 본원에 기술되는 제1 III-V족 반도체 합금들에서의 알루미늄 또는 다른 원소들의 양을, 이러한 원소들과 트렌치 유전체(102)의 성분들 간의 상호작용으로 인한 것일 수 있는 서브핀 영역(103) 내로의 응력 및/또는 결함들의 유입을 제한하거나 회피하기 위해, 제어하는 것이 유리할 수 있다. 이와 관련하여, 일부 실시예들에서, 트렌치 유전체(102)의 성분들(예컨대, 산소)과 반응하는 본원에 기술되는 제1 III-V족 반도체 합금들에서의 원소들(예를 들어, Al)의 몰 분율이, 합금 내의 원소들의 총량을 기준으로, 약 0.48 이하, 약 0.4 이하, 0 초과부터 약 0.48까지, 0.05 초과부터 약 0.48까지, 또는 심지어 약 0.1부터 약 0.48까지와 같은, 약 0.5 이하로 제한될 수 있다. 알 수 있는 바와 같이, 이러한 재료들에서의 알루미늄의 양은 앞서 언급된 3원 InAlAs(III족 부격자 상의 Al의 몰 분율 >= 0.5), 및 AlAsSb(III족 부격자 상의 Al의 몰 분율 = 1) 합금들에서의 알루미늄의 양 미만이다.
트렌치 유전체의 성분들과 반응하는 본원에 기술되는 제1 III-V족 반도체 합금들에서의 원소들의 양을 제어하는 것에 부가하여, 채널(105)에 사용되는 제2 III-V족 반도체 합금의 하나 이상의 층들에 실질적으로 격자 정합되는 에피택셜 시딩 표면을 제공하도록 제1 III-V족 반도체 합금의 조성을 제어하는 것이 유리할 수 있다. 이것을 염두에 두고서, 발명자들은, 앞서 살펴본 AlGaInAs 및 AlGaAsSb 합금들과 관련하여, 전술한 목표들이, 예컨대, 앞서 살펴본 AlxGa0.48-xIn0.52Asy 및 AlxGa1-xAsySb1-y 합금들에 대해 그러한 것처럼, III족 부격자에 있는 Al의 적어도 일부분을 치환하기 위해 Ga를 사용하는 것에 의해 달성될 수 있다는 것을 발견하였다.
이상의 논의에 따르면, 일부 실시예들에서, 예컨대, 특정의 원하는 특성들을 달성하기 위해, 서브핀 영역(103) 및 채널 영역(105)의 하나 이상의 층들을 형성하는 데 사용하기 위해 제1 및 제2 III-V족 반도체 합금들의 조합이 선택될 수 있다. 이것을 염두에 두고서, 일부 실시예들에서, 서브핀 영역은 제1 III-V족 반도체 합금의 하나 이상의 층들로 형성되고, 여기서 제1 III-V족 반도체 합금은, InAlGaAs 또는 AlGaAsSb와 같은, 4원 III-V족 반도체 합금이며, 채널(105)은 제2 III-V족 반도체 합금의 하나 이상의 층들로 형성되고, 여기서 제2 III-V족 반도체 합금은, InGaAs 합금과 같은, 3원 III-V족 반도체 합금이다.
비제한적인 실시예들에서, 채널(105)은 In53Ga47As의 하나 이상의 층들이고, 서브핀 영역(103)은 AlxGa0.48-xIn0.52Asy 또는 AlxGa1-xAsySb1-y의 하나 이상의 층들을 포함하며, 여기서 x 및 y는 이러한 합금들과 관련하여 이전에 기술된 바와 같다. 이러한 실시예들에서, 채널(105)에서의 In53Ga47As의 적어도 하나의 층은, 각각, AlxGa0.48-xIn0.52Asy 또는 AlxGa1-xAsySb1-y의 층의 표면으로부터 헤테로에피택셜적으로 성장될 수 있다. 나중에 기술될 것인 바와 같이 이러한 조합들은 서브핀 영역(103)의 적어도 하나의 층이 채널(105)의 적어도 하나의 층에 실질적으로 격자 정합됨으로써, 서브핀 영역(103) 상에의 채널(105)의 하나 이상의 층들의 고품질 헤테로-에피택셜 성장을 가능하게 하는 디바이스들의 생성을 가능하게 할 수 있다. 그에 부가하여, 이러한 조합들은 비교적 높은 전도대 오프셋이 서브핀 영역(103)과 채널(105) 사이에 존재함으로써, 서브핀 누설을 저해하거나 심지어 방지하는 디바이스들의 생성을 가능하게 할 수 있다.
유의할 점은, 도 1a 및 도 1b가 서브핀 영역(103)이 제1 III-V족 반도체 합금의 단일 층이고 채널(105)이 서브핀 영역(103)(즉, 제1 III-V족 반도체 합금의 층의 상부 표면) 바로 위에 형성되는 제2 III-V족 반도체 합금의 단일 층인 실시예들을 도시하고 있다는 것이다. 이러한 구성이 단지 예를 위한 것이고 다른 구성들이 가능하다는 것을 잘 알 것이다. 실제로, 본 개시내용은 하나 이상의 층들(예컨대, 버퍼 층들, 중간 층(interlayer)들 등)이 서브핀 영역(103)과 채널(105) 사이에 존재할 수 있는 실시예들을 생각하고 있다. 더욱이, 본 개시내용은 서브핀 영역(103) 및/또는 채널(105) 중 하나 이상 각각이, 예컨대, 하나 이상의 제1 및 제2 III-V족 반도체 합금들의 다수의 층들로, 각각, 형성되는 실시예들을 생각하고 있다.
제1 및 제2 III-V족 반도체 합금들의 속성에 관계없이, 도 1b 및 도 2a 내지 도 2c에 개괄적으로 도시된 바와 같이, 소스 영역(107) 및 채널 영역(109)을 형성하기 위해 채널(105)의 부분들이 처리될 수 있다. 예를 들어, 일부 실시예들에서, 소스 및 드레인 영역들(107, 109)은, 본 기술분야에서 일반적으로 알려진 바와 같이, 채널(105)에 있는 제2 III-V족 합금의 층의 부분들을 하나 이상의 P 또는 N-형 도펀트들로 도핑하는 것에 의해 형성될 수 있다.
또한 도 1b 및 도 2a 내지 도 2c에 도시된 바와 같이, 게이트 스택(별도로 도면 부호가 부기되지 않음)이 채널(105)의 노출된 부분의 적어도 일부 위쪽에 형성될 수 있다. 이 개념은 도 1b에 가장 잘 도시되어 있고, 여기서 게이트 스택은 채널(105)의 일부분 위쪽에 형성되고 게이트 유전체(111)에 의해 채널(105)로부터 분리되는 게이트 전극(113)을 포함한다. 게이트 전극(113) 및 게이트 유전체는 임의의 적당한 게이트 전극 및 게이트 유전체 재료로 형성될 수 있고, 따라서 이러한 재료들의 속성은 간략함을 위해 기술되지 않는다.
유의할 점은, 도 1a 및 도 1b 그리고 도 2a 및 도 2b가 소스(107)와 드레인(109)이 채널(105)에 매립되어 있는 실시예들을 도시하지만, 이러한 구성들이 요구되지 않고 임의의 적당한 소스/드레인 구성이 이용될 수 있다는 것이다. 예를 들어, 본 개시내용은 본원에 기술되는 비평면 반도체 디바이스들이 채널(105) 상에 성장되거나 그에 다른 방식으로 결합될 수 있는 상승된 소스 및 드레인 영역들을 이용하는 실시예들을 생각하고 있다. 이 개념은, 상승된 소스 및 드레인이 사용되는 비평면 반도체 디바이스(100")의 하나의 예시적인 구성의 단면도인 도 2c에 예시되어 있다. 보다 구체적으로는, 도 2c는 디바이스(100")가 도 2b의 디바이스(100')와 동일한 요소들을 포함하지만, 또한 채널(105)의 각자의 부분들 상에 성장되거나 그에 다른 방식으로 결합될 수 있는 상승된 소스(117) 및 상승된 드레인(119)을 포함하는 일 실시예를 도시하고 있다. 어쨋든, 상승된 소스(117), 상승된 드레인(119), 그리고 소스 및 드레인 영역들(107, 109)을 게이트(113)로부터 분리시키기 위해 게이트 분리 스페이서(gate isolation spacer)(115)가 형성될 수 있다.
도 1b가 게이트 전극(113) 및 게이트 유전체(111)가 (예컨대, 삼중 게이트 트랜지스터(triple gate transistor)를 형성하기 위해) 층(105)의 3개의 측면들 상에 형성되는 일 실시예를 도시하고 있지만, 이러한 예시가 단지 예를 위한 것이고, 게이트 전극 및/또는 게이트 유전체(111)가 층(105)의 1개, 2개, 3개, 또는 그 이상의 측면들 상에 형성될 수 있다는 것을 잘 알 것이다. 이와 같이, 예를 들어, 단일 또는 다중 게이트 트랜지스터와 같은, 단일, 이중, 또는 삼중 게이트 비평면 디바이스를 형성하기 위해, 게이트 스택이 채널(105)의 일부분 위쪽에 형성될 수 있다. 일부 실시예들에서 그리고 도 1b, 도 2b 및 도 2c에 가장 잘 도시된 바와 같이, 게이트(113)의 하부 부분이 트렌치 유전체(102)에 근접하거나 인접하도록, 게이트(113)가 채널(105)의 상부 표면으로부터 그의 적어도 하나의 측면 아래로 연장될 수 있다.
일부 실시예들에서, 본원에 기술되는 비평면 디바이스들은, 서브핀 영역(103)과 채널(105) 사이의 경계(헤테로접합)가 원하는 위치에 위치될 수 있도록, 구성될 수 있다. 예를 들어 그리고 도 1a, 도 1b, 그리고 도 2a 내지 도 2c에 도시된 바와 같이, 일부 실시예들에서, 서브핀 영역(103)과 채널(105) 사이의 경계가 채널(105)의 베이스에 또는 그 근방에 위치될 수 있다. 이와 관련하여, 유의할 점은, 채널(105)이 높이 Hf를 가질 수 있고, 여기서 서브핀 영역(103)과 채널(105) 사이의 경계가 도 1a, 도 1b, 그리고 도 2a 내지 도 2c에 예시된 바와 같이 Hf의 하부에 위치되어 있다는 것이다. 일부 실시예들에서, 트렌치 유전체의 높이는, 역시 도 1a, 도 1b, 그리고 도 2a 내지 도 2c에 도시된 바와 같이, 그의 상부 표면이 서브핀(103)과 채널(105) 사이의 계면과 동일하거나 거의 동일한 높이에 있도록, 설정될 수 있다. 물론, 이러한 예시들은 단지 예를 위한 것이고, 서브핀 영역(103)과 채널 영역(105) 사이의 경계는 물론, 트렌치 유전체(102)의 높이가 임의의 적당한 방식으로 구성될 수 있다. 예를 들어, 일부 실시예들에서, 트렌치 유전체(102)의 높이는 서브핀 영역(103)과 채널(105) 사이의 경계가 트렌치 유전체(102)의 상부 표면 위에 또는 그 아래에 있도록 되어 있을 수 있다.
알 수 있는 바와 같이, 서브핀 영역(103) 및 채널(105)을, 이러한 영역들로부터의 천이가 비교적 급격하도록, 형성하는 것이 바람직할 수 있다. 이와 관련하여, 채널(105)과 서브핀 영역(103) 사이의 경계가 천이 폭(transition width)에 의해 정의될 수 있고, 여기서 천이 폭은, 약 1 nm 이하와 같은, 약 5 nm 이하이다. 일부 실시예들에서, 서브핀 영역(103)과 채널(105) 사이의 천이 폭은 1 nm 폭 미만이다.
앞서 살펴본 개념들을 더 설명하기 위해, 본 개시내용은 이제부터, 도 1a, 도 1b, 그리고 도 2a 내지 도 2c의 비평면 디바이스들이 AlGaInAs 또는 AlGaAsSb 합금의 단일 층의 형태로 된 서브핀 영역(103)을 포함하고, 채널(105)이 AlGaInAs 또는 AlGaAsSb 합금 상에, 각각, 헤테로에피택셜적으로 성장되는 In53Ga47As의 단일 층의 형태로 되어 있는, 몇 개의 예시적인 실시예들을 계속하여 설명할 것이다. 이러한 예들이 단지 예시를 위한 것이고, 본 기술분야의 통상의 기술자라면 알 수 있는 바와 같이, 본원에 설명되는 기술들이 다른 적당한 디바이스 구성들로 확장될 수 있다는 것을 잘 알 것이다.
이상의 내용을 염두에 두고서, AlxGa0.48-xIn0.52Asy의 단일 층으로 형성된 서브핀 영역(103) 상에 헤테로에피택셜적으로 성장되는 In53Ga47As의 단일 층으로 형성된 채널(105)을 포함하는 비평면 디바이스에 대한 시뮬레이션된 전도대 오프셋 대 서브핀 합금 조성의 플롯인 도 3이 참조되고, 여기서 y는 As의 몰 분율이고 y = 1이다. 보다 상세하게는, 도 3은 In53Ga47As의 층과 AlxGa0.48-xIn0.52Asy의 층 사이의 시뮬레이션된 CBO 대 AlxGa0.48-xIn0.52Asy의 층에서의 알루미늄의 몰 분율(x)의 플롯이다. 유의할 점은, 이 시뮬레이션된 플롯들에서, AlxGa0.48-xIn0.52Asy의 층과 In53Ga47As의 층의 조성이 x의 모든 값들에 대해 정확히 격자 정합되도록 선택되었다는 것이다.
도 3에 도시된 바와 같이, AlxGa0.48-xIn0.52Asy에서의 Al의 몰 분율(x)이 약 0.2 이상일 때, 비교적 높은 CBO(예컨대, 약 0.2 이상의 CBO)가 예상된다. 실제로, AlxGa0.48-xIn0.52Asy에서의 Al의 몰 분율(x)이 약 0.3 이상일 때, 약 0.3 이상의 CBO가 예상되고, 여기서 Al의 몰 분율(x)이 약 0.48 미만까지 증가함에 따라 예상 CBO가 증가한다. 알 수 있는 바와 같이, 도 3은, AlxGa0.48-xIn0.52Asy의 층이 서브핀 영역(103)에서 사용될 때, 위에 있는 채널에 대한 격자 정합된 에피택셜 시딩 표면을 제공함과 동시에, 그의 조성이 비교적 적은 알루미늄을 포함하도록(따라서 어쩌면 재료와 트렌치의 측벽 간의 상호작용을 감소시킴) 조정될 수 있다는 것을 나타낸다. 더욱이, 이러한 합금들은 또한 서브핀 영역(103)과 채널(105) 사이에 비교적 높은 CBO - 이는, 앞서 살펴본 바와 같이, 이러한 디바이스들에서의 서브핀 누설을 제한하거나 심지어 방지할 수 있음 - 를 갖는 디바이스들의 생성을 가능하게 할 수 있다.
계속하여, AlxGa1-xAsySb1-y의 단일 층으로 형성된 서브핀 영역(103) 상에 헤테로에피택셜적으로 성장되는 In53Ga47As의 단일 층으로 형성된 채널(105)을 포함하는 비평면 디바이스에 대한 시뮬레이션된 전도대 오프셋 대 서브핀 합금 조성의 플롯인 도 4이 이제부터 참조되고, 여기서 y는 As의 몰 분율이고 y = 1이다. 보다 상세하게는, 도 3은 In53Ga47As의 층과 AlxGa1-xAs0.5Sb0.5의 층 사이의 시뮬레이션된 CBO 대 AlxGa1-xAs0.5Sb0.5의 층에서의 알루미늄의 몰 분율(x)의 플롯이다. 유의할 점은, AlxGa0.48-xIn0.52Asy의 층과 In53Ga47As의 층의 조성이 x의 모든 값들에 대해 정확히 격자 정합되도록 선택되었다는 것이다.
도 4에 도시된 바와 같이, AlxGa1-xAs0.5Sb0.5에서의 Al의 몰 분율(x)이 0 초과일 때, 비교적 높은 CBO(예컨대, 약 0.2 이상의 CBO)가 달성될 수 있고, x가 약 0.1일 때, 0.4의 높은 CBO가 달성될 수 있다. 도시된 바와 같이, Al의 몰 분율(x)이 증가함에 따라, 시뮬레이션된 CBO가 증가한다. 알 수 있는 바와 같이, 도 4는, AlxGa1-xAs0.5Sb0.5의 층이 서브핀 영역(103)에서 사용될 때, 위에 있는 채널에 대한 격자 정합된 에피택셜 시딩 표면을 제공함과 동시에, 그의 조성이 비교적 적은 알루미늄을 포함하도록(따라서 잠재적인 측벽 상호작용을 제한함) 조정될 수 있다는 것을 나타낸다. 더욱이 이러한 합금들은 또한, Al의 몰 분율(x)이 0 초과일 때, 서브핀 영역(103)과 채널(105) 사이에 비교적 높은 CBO를 갖는 - x가 단지 약 0.1일 때에도 0.4의 유용한 CBO가 예상됨 - 디바이스들의 생성을 가능하게 할 수 있다. 앞서 살펴본 바와 같이, 이러한 비교적 높은 CBO들은 이러한 디바이스들에서 서브핀 누설을 제한하거니 심지어 방지할 수 있다.
본 개시내용의 다른 양태는 본원에 기술되는 III-V족 반도체 합금들을 포함하는 비평면 반도체 디바이스들을 제조하는 방법들에 관한 것이다. 이와 관련하여, 예시를 위해 도 6a 내지 도 6i와 관련하여 기술될 도 5가 참조된다. 도 5에 도시된 바와 같이, 방법이 블록(501)에서 시작된다. 방법은 이어서, 트렌치를 포함하는 기판이 제공될 수 있는, 블록(502)으로 진행할 수 있다. 이 개념은, 트렌치 유전체(102)가 그 위에 형성되어 있는 기판(101)을 도시하는 - 트렌치들(별도로 도면 부호가 부기되지 않음)은 기판(1091)의 상부 표면과 트렌치 유전체(102)에 의해 정의됨 -, 도 6a에 예시되어 있다. 따라서, 도 6a와 관련하여, 기판(101)과 트렌치 유전체(102)가 "기판" - 이 위에 추가의 층들이 형성될 수 있음 - 으로 간주될 수 있다는 것을 잘 알 것이다. 또한 유의할 점은, 명확함 및 이해의 편의를 위해, 도 6a가, 하나 이상의 시딩 층들, 천이 층들 등이 트렌치 내에 형성되지 않는, 기판의 일 실시예를 도시하고 있다는 것이다. 이에 따라, 기판(101)의 상부 표면은, 나중에 기술될 것인 바와 같이, 제1 III-V족 반도체 합금의 층의 퇴적을 위한 성장 표면을 형성할 수 있다.
이상의 내용을 염두에 두고서, (예컨대, 도 6a에 도시된 바와 같이) 트렌치를 포함하는 기판이 임의의 적당한 방식으로 제공될 수 있다. 일부 실시예들에서, 도 6a에 도시된 기판 구조는 (예컨대, 실리콘, 게르마늄 등의) 기판을 제공하는 것 및 그 위에 하나 이상의 하드 마스크 층들을 형성하는 것에 의해 형성될 수 있다. 하드 마스크 층들은 이어서 하나 이상의 하드 마스크 핀(hard mask fin)들로 되도록 처리될 수 있다. 트렌치 유전체(102)가 이어서 기판 상에 그리고 하드 마스크 핀(들) 사이에/주위에 퇴적될 수 있다. 트렌치 유전체는 이어서 임의로 평탄화될 수 있고, 도 6a의 구조에 따른 하나 이상의 트렌치들 - 즉, 기판(101)의 상부 표면 및 트렌치 유전체(102)에 의해 정의되는 트렌치 측벽들에 의해 경계 결정되는 하나 이상의 트렌치들을 포함함 - 을 형성하기 위해 하드 마스크 핀들이 (예컨대, 에칭 공정을 통해) 제거될 수 있다.
일부 실시예들에서, 기판(101) 상에 또는 그 내에 형성되는 트렌치들은 소위 ART(aspect ratio trapping) 공정에서 사용하기에 적당하다. 이것을 염두에 두고서, 본원에 기술되는 트렌치들의 높이 대 폭 비는 아주 다양할 수 있고, 예컨대, 약 2:1, 약 4:1, 약 6:1, 또는 심지어 약 8:1 또는 그 이상일 수 있다. 도 6a가 수직 측벽들을 포함하는 트렌치의 사용을 도시하지만, 본원에 기술되는 트렌치들의 측벽들이 경사질 수 있다는 것을 잘 알 것이다. 예를 들어, 본원에 기술되는 트렌치들의 측벽들이 기판(101)의 수평 평면에 대해, 약 85부터 약 95도까지와 같은, 약 85부터 약 120도까지의 범위에 있는 각도로 형성될 수 있다. 일부 실시예들에서, 본원에 기술되는 트렌치들의 측벽들은 실질적으로 수직이다 - 즉, 기판(101)의 수평 평면에 대해, 약 88부터 약 92도까지의 범위에 있는 각도로 형성됨 -.
트렌치 유전체(102)가 임의의 적당한 방식으로 퇴적될 수 있다. 일부 실시예들에서, (이전에 기술된 재료들로 형성될 수 있는) 트렌치 유전체(102)가 CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), 또는 다른 적당한 애디티브 퇴적 공정을 통해 기판(101) 상에 퇴적될 수 있다. 제한 없이, 트렌치 유전체(102)는 CVD 또는 PECVD를 사용하여 기판(101) 상에 퇴적되는 산화물(예컨대, SiO2)의 형태로 되어 있다.
도 5로 돌아가서, 방법은 블록(502)으로부터, 서브핀 영역이 기판 상의 또는 기판 내의 하나 이상의 트렌치들에 형성될 수 있는 블록(503)으로 진행할 수 있다. 일부 실시예들에서, 서브핀의 형성은 기판 상의 또는 기판 내의 트렌치(들) 내에 제1 III-V족 반도체 합금의 하나 이상의 층들을 형성하는 것을 포함한다. 제한 없이, 일부 실시예들에서, 제1 III-V족 반도체 합금(앞서 살펴본 재료들 등)의 하나 이상의 층들이, 예컨대, CVD, PECVD, 원자 층 퇴적, 또는 다른 적당한 기법을 사용하여, 트렌치 내에 선택적으로 퇴적된다. 이 개념은, 도 6a의 영역 A에 위치된 트렌치에서의 서브핀 영역(103)의 형성을 도시하는, 도 6b에 예시되어 있다. 이 비제한적인 예에서, 서브핀 영역(103)은, 기판(101) 상에 그리고 트렌치 유전체(102)에 의해 정의되는 트렌치 측벽들 사이에 선택적으로 형성되는, 제1 III-V족 반도체 합금의 단일 층이다. 그렇지만, 앞서 살펴본 바와 같이, 제1 III-V족 반도체 합금들의 다수의 층들은 물론 다른 조성물들의 층들이 또한 형성될 수 있다.
서브핀 영역(103)에 포함된 제1 III-V족 반도체 합금의 층(들)이 임의의 적당한 방식으로 형성될 수 있다. 예를 들어, 서브핀 영역(103)에 포함된 제1 III-V족 반도체 합금의 층(들)이, MOCVD(metal-organic chemical vapor deposition), MBE(molecular beam epitaxy), 이들의 조합들 등 - 이들로 제한되지 않음 - 과 같은, 선택된 재료들에 대한 에피택셜 성장 기법을 사용하여 형성될 수 있다. 일부 실시예들에서, 서브핀 영역(103)의 하나 이상의 층들이 트렌치 내에 그리고 기판(101)의 상부 표면 또는 그 위에 퇴적된 하나 이상의 중간 층들 상에(예컨대, 바로 위에) 에피택셜적으로 성장될 수 있다. 일부 실시예들에서, 서브핀 영역(103)은, 앞서 기술된 것들과 같은, AlGaInAs 또는 AlGaAsSb의 하나 이상의 층들을 포함하거나 그들로 형성된다.
서브핀 영역(103)의 층(들)이 트렌치로 국한되기 때문에, 그 층들은 트렌치 유전체(102)(또는 그 위에 퇴적되는 하나 이상의 트렌치 분리 층들)에 의해 정의되는 트렌치 측벽들에 상보적인 측벽들을 가질 수 있다. 이 개념은, 서브핀 영역(103)을 트렌치 유전체(102)에 의해 정의되는 트렌치 측벽들에 컨포멀(conformal)인 벽들을 가지는 제1 III-V족 반도체 합금의 단일 층으로 형성되는 것으로 예시하는, 도 6b에 도시되어 있다.
도 5로 돌아가서, 방법은 블록(503)으로부터, 채널이 형성될 수 있는 블록(504)으로 진행할 수 있다. 이상의 논의에 따르면, 채널의 형성은, 예컨대, 서브핀 영역(103)에 포함된 제1 III-V족 반도체 합금의 하나 이상의 층들의 상부 표면 상에의 또는 그 바로 위에의, 제2 III-V족 반도체 합금의 하나 이상의 층들의 형성을 수반할 수 있다. 예시를 위해, 제2 III-V족 반도체 합금의 단일 층을 포함하는 채널의 형성이 기술될 것이다. 그렇지만, 채널이 본 기술분야에 공지된 임의의 적당한 구조를 가질 수 있다는 것을 잘 알 것이다. 예를 들어, 채널은, 독립적으로 또는 서브핀(103)의 제1 III-V족 반도체 합금의 하나 이상의 층들 및/또는 그 위에 퇴적되는 하나 이상의 층들에 의해 제공되는 시딩 표면 상에 성장되는 양자 웰 구조(예컨대, 상이한 밴드 갭들의 2개 또는 3개의 에피택셜 층들)와 관련하여 사용될 수 있는, 적어도 하나의 고 이동도 채널 층(high-mobility channel layer)을 포함할 수 있다.
이상의 내용을 염두에 두고서, 채널을 형성하기 위해 사용될 수 있는 하나의 예시적인 공정 흐름이 도 6c 내지 도 6e에 예시되어 있다. 도 6c에 도시된 바와 같이, 채널(105)의 형성은, 앞서 기술된 것들과 같은, 제2 III-V족 반도체 합금의 하나 이상의 층들의 형성에 의해 개시될 수 있다. 제2 III-V족 반도체 합금의 층들의 형성이, CVD, MOCVD, MBE, 이들의 조합들 등과 같은, 임의의 적당한 방식으로 달성될 수 있다. 제한 없이, 제2 III-V족 반도체 합금의 층(들)은 바람직하게는, 층(들)이, 예컨대, 서브핀 영역(103)에 포함되는 제1 III-V족 반도체 합금 층들 중 하나 이상의 층들, 및/또는 그 위에 퇴적되는 하나 이상의 다른 층들(예컨대, 중간 층들)의 상부 표면에 의해 제공되는 에피택셜 시딩 표면 상에, 헤테로-에피택셜적으로 성장되도록, 선택된 재료들에 대한 에피택셜 성장 기법에 의해 형성된다. 어쨋든, 제2 III-V족 반도체 합금의 층(들)이 서브핀 영역(103)의 상부 표면 상에 선택적으로 퇴적될 수 있거나, (도 6c에 도시된 바와 같이) 이러한 층들이 보다 큰 영역 위쪽에 벌크 퇴적(bulk deposit)될 수 있다. 후자의 경우에 그리고 도 6d에 도시된 바와 같이, 채널(105)의 형성은 평탄화 단계를 포함할 수 있고, 이는 채널(105)을 형성하는 층(들)의 높이를 트렌치 유전체(102)의 높이와 거의 동일한 레벨로 감소시킬 수 있다.
알 수 있는 바와 같이, 도 6d에 도시된 구조는 다양한 유형들의 반도체 디바이스들에서 사용될 수 있다. 예를 들어, 소스 및 드레인 영역들이 채널(105)에 형성될 수 있고, 게이트 스택이, 예컨대, 단일 게이트 트랜지스터를 형성하기 위해, 도 6d의 채널(105)의 상부 표면 상에 형성될 수 있다. 이러한 디바이스들이 유용하지만, 예시를 위해, 본 개시내용은 다중 게이트 트랜지스터와 같은 비평면 디바이스가 형성될 수 있는 예시적인 공정을 계속하여 기술할 것이다.
이와 관련하여, 채널(105)의 형성은, 채널(105)의 적어도 일부분이 트렌치 유전체(102)의 상부 표면 위로 돌출하도록, 트렌치 유전체(102)를 리세싱하는 것을 추가로 수반할 수 있다. 이 개념은, 채널(105)이 그의 상부 표면 위로 높이 Hf만큼 연장되도록 트렌치 유전체(102)가 리세싱되는 일 실시예를 예시하는, 도 6e에 도시되어 있다. 알 수 있는 바와 같이, 도 6e의 구조는 도 1a 및 도 2a에 도시된 것과 동일하고, 따라서 비평면 반도체 디바이스의 예시적인 부분을 도시하는 것으로 이해될 수 있다. 어쨋든, 트렌치 유전체(102)의 리세싱이 임의의 적당한 방식으로 달성될 수 있다. 일부 실시예들에서, 예를 들어, 트렌치 유전체가, 광화학적 에칭 공정 - 이들로 제한되지 않음 - 과 같은, 선택적 건식 또는 습식 에칭 공정을 사용하여 리세싱될 수 있다.
도 6a 내지 도 6i에 도시되어 있지는 않지만, 채널(105)의 형성은, 일부 실시예들에서, 이전에 기술된 바와 같이, 소스 및 드레인 영역들의 형성을 수반한다. 이와 관련하여, 소스 및 드레인 영역들이, 본 기술분야에 알려진 공정들 - 이들로 제한되지 않음 - 을 비롯하여, 임의의 적당한 방식으로 채널(105) 내에 형성될 수 있다. 예를 들어, 소스 및 드레인 영역들이 그의 하나 이상의 영역들을 적절한 N 또는 P-형 도펀트로 도핑하는 것에 의해 채널(105)에 형성될 수 있다.
도 5로 돌아가서, 방법은 블록(504)으로부터, 게이트 스택이 형성될 수 있는 블록(505)으로 진행할 수 있다. 이와 관련하여, 임의의 적당한 구조의 게이트 스택이 사용될 수 있고, 임의의 적당한 개수의 게이트들이 사용될 수 있다. 이와 같이, 본 개시내용이 특정의 구조의 단일 게이트 스택이 사용되는 실시예들에 중점을 두고 있지만, 이러한 실시예들이 단지 예를 위한 것이고 다른 게이트 구조들이 생각되고 본 개시내용에 의해 포괄된다는 것을 잘 알 것이다.
이상의 내용을 염두에 두고서, 본 개시내용에 따른 게이트 스택을 형성하기 위해 사용될 수 있는 공정 흐름의 일 예를 도시하는 도 6f 내지 도 6h가 참조된다. 도 6f에 도시된 바와 같이, 게이트 스택의 형성은, 본 기술분야에서 일반적으로 알려진 바와 같이, 채널(105)의 전부 또는 일부분을 게이트로부터 분리시킬 수 있는, 게이트 유전체(111)의 층의 퇴적으로 시작할 수 있다. 도 6g에 개괄적으로 도시된 바와 같이, 게이트 전극 재료의 층(113)이 이어서 게이트 유전체 상에 퇴적될 수 있다. 게이트 유전체의 층(111) 및 게이트 전극 재료의 층(113)의 퇴적이 임의의 적당한 방식으로, 예컨대, CVD 공정, MOCVD 공정, PECVD 공정, ALD(atomic layer deposition) 공정, 스퍼터링 공정, 이들의 조합들 등에 의해, 달성될 수 있다. 본 개시내용이 게이트 유전체의 층(111) 및 게이트 전극 재료의 층(113)이 선택적으로 퇴적된 채널(105)인 실시예들을 생각하고 있지만, 도 6f 및 도 6g는 이러한 층들이 보다 넓은 영역 위쪽에 퇴적되는 일 실시예를 도시하고 있다.
일부 실시예들에서, 게이트 전극 재료의 층(113)이 금속 재료로 이루어져 있고, 게이트 유전체의 층(111)이 하이-K 유전체 재료로 이루어져 있다. 예를 들어, 일부 실시예들에서, 게이트 유전체의 층(111)은 하프늄 산화물, 하프늄 산질화물, 하프늄 실리케이트, 란탄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 바륨 스트론튬 티타네이트, 바륨 티타네이트, 스트론튬 티타네이트, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오베이트, 또는 이들의 조합 중 하나 이상으로 형성된다. 게다가, 게이트 유전체의 층(111)의 일부분은 그의 자연 산화물(native oxide)의 층을 포함할 수 있다.
일 실시예에서, 게이트 전극 재료의 층(113)은, 금속 질화물, 금속 탄화물, 금속 실리사이드, 금속 알루미나이드, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 전도성 금속 산화물들의 하나 이상의 층들 - 이들로 제한되지 않음 - 과 같은, 금속 층으로 이루어져 있다. 특정 실시예에서, 층(113)은 금속 일함수 설정 층(metal work function-setting layer) 위쪽에 형성되는 비-일함수 설정 충전 재료(non-work function-setting fill material)로 이루어져 있다. 일 실시예에서, 층(113)은 P-형 재료로 이루어져 있다. 도 6h에 도시된 바와 같이, 게이트 스택은 또한 게이트 스페이서들(115)을 포함할 수 있다.
게이트 유전체 및 게이트 전극의 층(들)(111, 113)이 (도 6g에 도시된 바와 같이) 형성된 후에, 층(111, 113)이, 예컨대, 건식 또는 습식 에칭 공정 또는 다른 선택적 재료 제거 공정에 의해, 원하는 기하학적 형태로 되도록 처리될 수 있다. 이 개념은, 층들(111, 113)을 채널(105)의 일부분 위쪽에 게이트 스택을 형성하기 위해 패터닝되는 것으로 도시하는, 도 6h에 예시되어 있다. 단지 예시를 위해, 도 6h는 게이트 유전체의 층(111)을 보여주는 채로 예시되어 있다. 그렇지만, 층들(111 및 113)이 퇴적될 때, 그들이, 예컨대, 도 6h에서 지면을 뚫고 들어가거나 그로부터 나오게 연장되도록, 채널(105)의 하나 이상의 측면들 위쪽에 형성될 수 있다는 것을 잘 알 것이다. 이 개념은, 채널(105) 주위에서의 게이트 유전체(111) 및 게이트 전극(113)의 층(들)의 연장을 도시하는, 도 1b에 가장 잘 예시되어 있다. 앞서 살펴본 바와 같이, 게이트 스페이서들(115)이 또한 형성될 수 있다. 도 6h가 도 2b에 도시된 것과 동일한 구조를 도시하고 있다는 것을 또한 알 수 있다. 즉, 도 6h는 도 2b에 도시되는 바로 그 비평면 반도체 디바이스(100")를 도시하고 있다.
앞서 살펴본 바와 같이, 본원에 기술되는 디바이스들은, 일부 실시예들에서, 상승된 소스 및 드레인을 포함한다. 이것을 염두에 두고서, 이러한 디바이스의 형성을 도시하는 하나의 예시적인 공정 흐름이 도 6h 및 도 6i에 나타내어져 있다. 이 경우에, 도 6i의 구조물의 형성은, 채널(105) 내에 소스 및 드레인 영역들을 형성하는 것이 일어날 필요가 없다는 것을 제외하고는, 이전에 기술된 바와 같이 진행될 수 있다. 오히려 이 실시예들에 따르면, 상승된 소스 및 드레인을 포함하는 반도체 디바이스의 형성이 앞서 논의된 바와 같이 게이트 스페이서들(115)을 형성하는 것에 의해 계속될 수 있다. 상승된 소스 영역(117) 및 상승된 드레인 영역(119)이 이어서 채널(105)의 노출된 부분 상에 형성될 수 있다. 상승된 소스 영역(117) 및 드레인 영역(119)은, 고 이동도 N 및 P-형 반도체 재료를 비롯한, 임의의 적당한 고 이동도 재료일 수 있다. 더욱이 상승된 소스(117) 및 드레인(119)을 형성하는 층(들)은, CVD, MOCVD, PECVD, MBE, 이들의 조합들 등과 같은, 임의의 적당한 방식으로 형성될 수 있다.
도 5로 돌아가서, 게이트 스택이 형성되었으면, 방법은 블록(505)으로부터, 방법이 종료될 수 있는 블록(506)으로 진행할 수 있다.
본 개시내용의 다른 양태는 본 개시내용에 따른 하나 이상의 비평면 반도체 디바이스들을 포함하는 컴퓨팅 디바이스에 관한 것이다. 이와 관련하여, 본 개시내용의 일 구현에 따른 컴퓨팅 디바이스(700)를 예시하는, 도 8이 참조된다. 컴퓨팅 디바이스(700)는 보드(702)(예컨대, 마더보드)를 하우징하고 있다. 보드(702)는, 프로세서(704) 및 적어도 하나의 통신 칩(706) - 이들로 제한되지 않음 - 을 비롯한, 다수의 컴포넌트들을 포함할 수 있다. 프로세서(704)는 물리적으로 그리고 전기적으로 보드(702)에 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(706)은 또한 물리적으로 그리고 전기적으로 보드(802)에 결합된다. 추가의 구현들에서, 통신 칩(706)은 프로세서(704)의 일부이다.
그의 응용분야들에 따라, 컴퓨팅 디바이스(700)는 보드(702)에 물리적으로 그리고 전기적으로 결합될 수 있거나 그렇지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이 다른 컴포넌트들은 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스를 포함하지만, 이들로 제한되지 않는다.
통신 칩(706)은 컴퓨팅 디바이스(700)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어들은 비고체 매체(non-solid medium)를 통해 변조된 전자기 방사를 사용하여 데이터를 전달할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하는 데 사용될 수 있다. 이 용어가 연관된 디바이스들이 어떤 전선(wire)도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서는, 그렇지 않을 수 있다. 통신 칩(706)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들은 물론, 3G, 4G, 5G 등으로서 지칭되는 임의의 다른 무선 프로토콜들 - 이들로 제한되지 않음 - 을 비롯한, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(700)는 복수의 통신 칩들(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩(706)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(706)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(700)의 프로세서(704)는 프로세서(704) 내에 패키징된 집적 회로 다이를 포함한다. 본 개시내용의 일부 구현들에서, 프로세서의 집적 회로 다이는, 본 개시내용의 구현들에 따라 제작된 MOSFET 및/또는 비평면 트랜지스터들과 같은, 하나 이상의 디바이스들을 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다.
통신 칩(706)은 또한 통신 칩(706) 내에 패키징된 집적 회로 다이를 포함한다. 본 개시내용의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는, 본 개시내용의 구현들에 따라 제작된 MOSFET 및/또는 비평면 트랜지스터들과 같은, 하나 이상의 디바이스들을 포함한다.
추가의 구현들에서, 컴퓨팅 디바이스(700) 내에 하우징된 다른 컴포넌트는, 본 개시내용의 구현들에 따라 제작된 MOSFET 및/또는 비평면 트랜지스터들과 같은, 하나 이상의 디바이스들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(700)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현들에서, 컴퓨팅 디바이스(700)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예
이하의 예들은 본 개시내용의 부가의 비제한적인 실시예들을 열거한다.
예 1 - 이 예에 따르면, 반도체 디바이스가 제공되고, 반도체 디바이스는 적어도 2개의 트렌치 측벽에 의해 정의되는 트렌치를 포함하는 기판; 기판 상의 그리고 트렌치 내의 제1 III-V족 반도체 합금; 및 제1 III-V족 반도체 합금 상의 제2 III-V족 반도체 합금을 포함하고; 여기서 제2 III-V족 반도체 합금은 제1 III-V족 반도체 합금 상에 에피택셜적으로 성장되며; 제1 III-V족 반도체 합금과 제2 III-V족 반도체 합금 사이의 전도대 오프셋(conduction band offset)은 약 0.3 전자 볼트 이상이다.
예 2 - 이 예는 예 1의 특징들 중 일부 또는 전부를 포함하고, 여기서 트렌치 측벽들은 유전체 산화물을 포함한다.
예 3 - 이 예는 예 2의 특징들 중 일부 또는 전부를 포함하고, 여기서 유전체 산화물은 실리콘 산화물이다.
예 4 - 이 예는 예 2의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 합금은 유전체 산화물과 접촉한다.
예 5 - 이 예는 예 1의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 합금은 알루미늄을 포함하는 4원 III-V족 반도체 합금이다.
예 6 - 이 예는 예 5의 특징들 중 일부 또는 전부를 포함하고, 여기서 4원 III-V족 반도체 합금은 알루미늄, 갈륨, 인듐 및 비소의 합금(AlGaInAs), 알루미늄, 갈륨, 비소 및 안티몬의 합금(AlGaAsSb) 그리고 이들의 조합들로부터 선택된다.
예 7 - 이 예는 예 6의 특징들 중 일부 또는 전부를 포함하고, 여기서 4원 III-V족 반도체 합금은 화학식 AlxGa0.48-xIn0.52Asy의 AlGalnAs 합금이고; Al, Ga, 및 In의 적어도 일부분은 4원 III-V족 반도체 합금의 III족 부격자(sublattice)에 존재하며; x는 Al의 몰 분율이고 0 초과부터 0.48 미만까지의 범위에 있고; As의 적어도 일부분은 4원 III-V족 반도체 합금의 V족 부격자에 존재하며; y는 As의 몰 분율이고 1이다.
예 8 - 이 예는 예 7의 특징들 중 일부 또는 전부를 포함하고, 여기서 x는 약 0.3부터 0.48 미만까지의 범위에 있다.
예 9 - 이 예는 예 6의 특징들 중 일부 또는 전부를 포함하고, 여기서 4원 III-V족 반도체 합금은 화학식 AlxGa1-xAsySb1-y의 AlGaAsSb 합금이고; Al 및 Ga의 적어도 일부분은 4원 III-V족 반도체 합금의 III족 부격자에 존재하며; x는 Al의 몰 분율이고 0 초과부터 0.5 미만까지의 범위에 있으며; As 및 Sb의 적어도 일부분은 4원 III-V족 반도체 합금의 V족 부격자에 존재하고; y는 As의 몰 분율이고 0.5 이하이다.
예 10 - 이 예는 예 9의 특징들 중 일부 또는 전부를 포함하고, 여기서 x는 약 0.1부터 약 0.4까지의 범위에 있다.
예 11 - 이 예는 예 1의 특징들 중 일부 또는 전부를 포함하고, 여기서 제2 III-V족 반도체 합금은 제1 III-V족 반도체 합금에 격자 정합되는 3원 III-V족 반도체 합금을 포함한다.
예 12 - 이 예는 예 11의 특징들 중 일부 또는 전부를 포함하고, 여기서 제2 III-V족 반도체 합금은 반도체 디바이스의 채널의 적어도 일부분을 형성한다.
예 13 - 이 예는 예 11의 특징들 중 일부 또는 전부를 포함하고, 여기서 3원 III-V족 반도체 합금은 인듐, 갈륨 및 비소의 합금(InGaAs)이다.
예 14 - 이 예는 예 13의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 합금은 알루미늄, 갈륨, 인듐 및 비소의 합금(AlGaInAs), 알루미늄, 갈륨, 비소 및 안티몬의 합금(AlGaAsSb)으로부터 선택된다.
예 15 - 이 예는 예 14의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 합금은 화학식 AlxGa0.48-xIn0.52Asy의 AlGaInAs 합금이고; Al, Ga, 및 In의 적어도 일부분은 4원 III-V족 반도체 합금의 III족 부격자에 존재하며; x는 Al의 몰 분율이고 0 초과부터 0.48 미만까지의 범위에 있으며; As의 적어도 일부분은 4원 III-V족 반도체 합금의 V족 부격자에 존재하며; y는 As의 몰 분율이고 1이다.
예 16 - 이 예는 예 15의 특징들 중 일부 또는 전부를 포함하고, 여기서 x는 약 0.3부터 0.48 미만까지의 범위에 있다.
예 17 - 이 예는 예 14의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 합금은 화학식 AlxGa1-xAsySb1-y의 AlGaAsSb 합금이고; Al 및 Ga의 적어도 일부분은 4원 III-V족 반도체 합금의 III족 부격자에 존재하며; x는 Al의 몰 분율이고 0 초과부터 0.5 미만까지의 범위에 있으며; As 및 Sb의 적어도 일부분은 4원 III-V족 반도체 합금의 V족 부격자에 존재하고; y는 As의 몰 분율이고 0.5 이하이다.
예 18 - 이 예는 예 17의 특징들 중 일부 또는 전부를 포함하고, 여기서 x는 약 0.1부터 약 0.4까지의 범위에 있다.
예 19 - 이 예는 예 1의 특징들 중 일부 또는 전부를 포함하고, 여기서 제2 III-V족 반도체 합금은 반도체 디바이스의 채널의 적어도 일부분을 형성하고; 디바이스는 제2 III-V족 반도체 합금 상에 형성된 게이트 스택(gate stack)을 추가로 포함하고, 게이트 스택은 게이트 전극을 포함한다.
예 20 - 이 예는 예 19의 특징들 중 일부 또는 전부를 포함하고, 여기서 제2 III-V족 반도체 합금의 적어도 노출된 부분은 트렌치 측벽들의 상부 표면 위쪽으로 돌출하고 - 노출된 부분은 상부 표면과 적어도 제1 및 제2 측면들을 포함함 -; 게이트 전극은 노출된 부분의 상부 표면과 제1 및 제2 측면들 중 적어도 하나 상에 배치된다.
예 21 - 이 예는 예 20의 특징들 중 일부 또는 전부를 포함하고, 여기서 게이트 전극은 노출된 부분의 상부 표면과 제1 및 제2 측면들 둘 다 상에 배치된다.
예 22 - 이 예는 예 20의 특징들 중 일부 또는 전부를 포함하고, 여기서 디바이스는 핀 기반 트랜지스터(fin-based transistor)이다.
예 23 - 이 예에 따르면, 반도체 디바이스를 제조하는 방법이 제공되며, 방법은 기판 상에 그리고 적어도 2개의 트렌치 측벽에 의해 정의되는 트렌치 내에 제1 III-V족 반도체 합금의 층을 형성하는 단계; 제1 III-V족 반도체 합금 상에 제2 III-V족 반도체 합금의 층을 에피택셜적으로 형성하는 단계를 포함하고; 여기서 제1 III-V족 반도체 합금과 제2 III-V족 반도체 합금 사이의 전도대 오프셋은 약 0.3 전자 볼트 이상이다.
예 24 - 이 예는 예 23의 특징들 중 일부 또는 전부를 포함하고, 여기서 트렌치 측벽들은 유전체 산화물을 포함한다.
예 25 - 이 예는 예 24의 특징들 중 일부 또는 전부를 포함하고, 여기서 유전체 산화물은 실리콘 산화물이다.
예 26 - 이 예는 예 24의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 합금을 형성하는 단계는 트렌치 내에 제1 III-V족 반도체 합금의 층을 형성하는 단계를 포함하고, 여기서 제1 III-V족 반도체 합금의 층의 적어도 일부분은 유전체 산화물과 접촉한다.
예 27 - 이 예는 예 23의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 합금은 알루미늄을 포함하는 4원 III-V족 반도체 합금이다.
예 28 - 이 예는 예 27의 특징들 중 일부 또는 전부를 포함하고, 여기서 4원 III-V족 반도체 합금은 알루미늄 갈륨 인듐 및 비소 합금(AlGaInAs), 알루미늄 갈륨 비소 및 안티몬 합금(AlGaAsSb) 그리고 이들의 조합들로부터 선택된다.
예 29 - 이 예는 예 28의 특징들 중 일부 또는 전부를 포함하고, 여기서 4원 III-V족 반도체 합금은 화학식 AlxGa0.48-xIn0.52Asy의 AlGalnAs 합금이고; Al, Ga, 및 In의 적어도 일부분은 4원 III-V족 반도체 합금의 III족 부격자에 존재하며; x는 Al의 몰 분율이고 0 초과부터 0.48 미만까지의 범위에 있으며; As의 적어도 일부분은 4원 III-V족 반도체 합금의 V족 부격자에 존재하며; y는 As의 몰 분율이고 1이다.
예 30 - 이 예는 예 29의 특징들 중 일부 또는 전부를 포함하고, 여기서 x는 약 0.3부터 0.48 미만까지의 범위에 있다.
예 31 - 이 예는 예 28의 특징들 중 일부 또는 전부를 포함하고, 여기서 4원 III-V족 반도체 합금은 화학식 AlxGa1-xAsySb1-y의 AlGaAsSb 합금이고; Al 및 Ga의 적어도 일부분은 4원 III-V족 반도체 합금의 III족 부격자에 존재하며; x는 Al의 몰 분율이고 0 초과부터 0.5 미만까지의 범위에 있으며; As 및 Sb의 적어도 일부분은 4원 III-V족 반도체 합금의 V족 부격자에 존재하고; y는 As의 몰 분율이고 0.5 이하이다.
예 32 - 이 예는 예 31의 특징들 중 일부 또는 전부를 포함하고, 여기서 x는 약 0.1부터 약 0.4까지의 범위에 있다.
예 33 - 이 예는 예 23의 특징들 중 일부 또는 전부를 포함하고, 여기서 제2 III-V족 반도체 합금은 제1 III-V족 반도체 합금에 격자 정합되는 3원 III-V족 반도체 합금을 포함한다.
예 34 - 이 예는 예 33의 특징들 중 일부 또는 전부를 포함하고, 여기서 제2 III-V족 반도체 합금은 반도체 디바이스의 채널의 적어도 일부분을 형성한다.
예 35 - 이 예는 예 33의 특징들 중 일부 또는 전부를 포함하고, 여기서 3원 III-V족 반도체 합금은 인듐, 갈륨 및 비소의 합금(InGaAs)이다.
예 36 - 이 예는 예 35의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 합금은 알루미늄, 갈륨, 인듐 및 비소의 합금(AlGaInAs), 알루미늄, 갈륨, 비소 및 안티몬의 합금(AlGaAsSb)으로부터 선택된다.
예 37 - 이 예는 예 36의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 합금은 화학식 AlxGa0.48-xIn0.52Asy의 AlGaInAs 합금이고; Al, Ga, 및 In의 적어도 일부분은 4원 III-V족 반도체 합금의 III족 부격자에 존재하며; x는 Al의 몰 분율이고 0 초과부터 0.48 미만까지의 범위에 있으며; As의 적어도 일부분은 4원 III-V족 반도체 합금의 V족 부격자에 존재하며; y는 As의 몰 분율이고 1이다.
예 38 - 이 예는 예 37의 특징들 중 일부 또는 전부를 포함하고, 여기서 x는 약 0.3부터 0.48 미만까지의 범위에 있다.
예 39 - 이 예는 예 36의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 합금은 화학식 AlxGa1-xAsySb1-y의 AlGaAsSb 합금이고; Al 및 Ga의 적어도 일부분은 4원 III-V족 반도체 합금의 III족 부격자에 존재하며; x는 Al의 몰 분율이고 0 초과부터 0.5 미만까지의 범위에 있으며; As 및 Sb의 적어도 일부분은 4원 III-V족 반도체 합금의 V족 부격자에 존재하고; y는 As의 몰 분율이고 0.5 이하이다.
예 40 - 이 예는 예 39의 특징들 중 일부 또는 전부를 포함하고, 여기서 x는 약 0.1부터 약 0.4까지의 범위에 있다.
예 41 - 이 예는 예 23의 특징들 중 일부 또는 전부를 포함하고, 여기서 제2 III-V족 반도체 합금은 반도체 디바이스의 채널의 적어도 일부분을 형성하고; 방법은 제2 III-V족 반도체 합금 상에 게이트 스택 - 게이트 스택은 게이트 전극을 포함함 - 을 형성하는 단계를 추가로 포함한다.
예 42 - 이 예는 예 41의 특징들 중 일부 또는 전부를 포함하고, 여기서 에피택셜적으로 형성하는 단계는 트렌치 내에서 제1 III-V족 반도체 합금의 층의 상부 표면 상에 제2 III-V족 반도체 합금의 층을 에피택셜적으로 성장시키는 단계를 포함하고; 방법은 제2 III-V족 반도체 합금의 노출된 부분이 트렌치 측벽들의 상부 표면 위쪽으로 돌출하도록 - 노출된 부분은 상부 표면과 적어도 제1 및 제2 측면들을 포함함 - 트렌치 측벽들을 리세싱하는 단계; 및 게이트 스택을 형성하는 단계는 노출된 부분의 적어도 상부 표면과 제1 및 제2 측면들 중 적어도 하나 상에 게이트 전극을 형성하는 단계를 포함한다.
예 43 - 이 예는 예 42의 특징들 중 일부 또는 전부를 포함하고, 여기서 게이트 스택을 형성하는 단계는 노출된 부분의 상부 표면과 제1 및 제2 측면들 둘 다 상에 게이트 전극을 형성하는 단계를 포함한다.
예 44 - 이 예는 예 42의 특징들 중 일부 또는 전부를 포함하고, 여기서 반도체 디바이스는 핀 기반 트랜지스터이다.
예 45 - 이 예에 따르면, 회로부를 포함하는 컴퓨팅 디바이스가 제공되고, 회로부는 적어도 하나의 반도체 디바이스를 포함하며, 반도체 디바이스는 적어도 2개의 트렌치 측벽에 의해 정의되는 트렌치를 포함하는 기판; 기판 상의 그리고 트렌치 내의 제1 III-V족 반도체 합금; 및 제1 III-V족 반도체 합금 상의 제2 III-V족 반도체 합금을 포함하고; 여기서 제2 III-V족 반도체 합금은 제1 III-V족 반도체 합금 상에 에피택셜적으로 성장되며; 제1 III-V족 반도체 합금과 제2 III-V족 반도체 합금 사이의 전도대 오프셋은 약 0.3 전자 볼트 이상이다.
예 46 - 이 예는 예 45의 특징들 중 일부 또는 전부를 포함하고, 여기서 트렌치 측벽들은 유전체 산화물을 포함한다.
예 47 - 이 예는 예 46의 특징들 중 일부 또는 전부를 포함하고, 여기서 유전체 산화물은 실리콘 산화물이다.
예 48 - 이 예는 예 46의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 합금은 유전체 산화물과 접촉한다.
예 49 - 이 예는 예 45의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 합금은 알루미늄을 포함하는 4원 III-V족 반도체 합금이다.
예 50 - 이 예는 예 49의 특징들 중 일부 또는 전부를 포함하고, 여기서 4원 III-V족 반도체 합금은 알루미늄 갈륨 인듐 및 비소 합금(AlGaInAs), 알루미늄 갈륨 비소 및 안티몬 합금(AlGaAsSb) 그리고 이들의 조합들로부터 선택된다.
예 51 - 이 예는 예 50의 특징들 중 일부 또는 전부를 포함하고, 여기서 4원 III-V족 반도체 합금은 화학식 AlxGa0.48-xIn0.52Asy의 AlGalnAs 합금이고; Al, Ga, 및 In의 적어도 일부분은 4원 III-V족 반도체 합금의 III족 부격자에 존재하며; x는 Al의 몰 분율이고 0 초과부터 0.48 미만까지의 범위에 있으며; As의 적어도 일부분은 4원 III-V족 반도체 합금의 V족 부격자에 존재하며; y는 As의 몰 분율이고 1이다.
예 52 - 이 예는 예 51의 특징들 중 일부 또는 전부를 포함하고, 여기서 x는 약 0.3부터 0.48 미만까지의 범위에 있다.
예 53 - 이 예는 예 50의 특징들 중 일부 또는 전부를 포함하고, 여기서 4원 III-V족 반도체 합금은 화학식 AlxGa1-xAsySb1-y의 AlGaAsSb 합금이고; Al 및 Ga의 적어도 일부분은 4원 III-V족 반도체 합금의 III족 부격자에 존재하며; x는 Al의 몰 분율이고 0 초과부터 0.5 미만까지의 범위에 있으며; As 및 Sb의 적어도 일부분은 4원 III-V족 반도체 합금의 V족 부격자에 존재하고; y는 As의 몰 분율이고 0.5 이하이다.
예 54 - 이 예는 예 53의 특징들 중 일부 또는 전부를 포함하고, 여기서 x는 약 0.1부터 약 0.4까지의 범위에 있다.
예 55 - 이 예는 예 45의 특징들 중 일부 또는 전부를 포함하고, 여기서 제2 III-V족 반도체 합금은 제1 III-V족 반도체 합금에 격자 정합되는 3원 III-V족 반도체 합금을 포함한다.
예 56 - 이 예는 예 55의 특징들 중 일부 또는 전부를 포함하고, 여기서 제2 III-V족 반도체 합금은 반도체 디바이스의 채널의 적어도 일부분을 형성한다.
예 57 - 이 예는 예 55의 특징들 중 일부 또는 전부를 포함하고, 여기서 3원 III-V족 반도체 합금은 인듐, 갈륨 및 비소의 합금(InGaAs)이다.
예 58 - 이 예는 예 57의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 합금은 알루미늄, 갈륨, 인듐 및 비소의 합금(AlGaInAs), 알루미늄, 갈륨, 비소 및 안티몬의 합금(AlGaAsSb)으로부터 선택된다.
예 59 - 이 예는 예 58의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 합금은 화학식 AlxGa0.48-xIn0.52Asy의 AlGaInAs 합금이고; Al, Ga, 및 In의 적어도 일부분은 4원 III-V족 반도체 합금의 III족 부격자에 존재하며; x는 Al의 몰 분율이고 0 초과부터 0.48 미만까지의 범위에 있으며; As의 적어도 일부분은 4원 III-V족 반도체 합금의 V족 부격자에 존재하며; y는 As의 몰 분율이고 1이다.
예 60 - 이 예는 예 59의 특징들 중 일부 또는 전부를 포함하고, 여기서 x는 약 0.3부터 0.48 미만까지의 범위에 있다.
예 61 - 이 예는 예 58의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 합금은 화학식 AlxGa1-xAsySb1-y의 AlGaAsSb 합금이고; Al 및 Ga의 적어도 일부분은 4원 III-V족 반도체 합금의 III족 부격자에 존재하며; x는 Al의 몰 분율이고 0 초과부터 0.5 미만까지의 범위에 있으며; As 및 Sb의 적어도 일부분은 4원 III-V족 반도체 합금의 V족 부격자에 존재하고; y는 As의 몰 분율이고 0.5 이하이다.
예 62 - 이 예는 예 61의 특징들 중 일부 또는 전부를 포함하고, 여기서 x는 약 0.1부터 약 0.4까지의 범위에 있다.
예 63 - 이 예는 예 45의 특징들 중 일부 또는 전부를 포함하고, 여기서 제2 III-V족 반도체 합금은 반도체 디바이스의 채널의 적어도 일부분을 형성하고; 디바이스는 제2 III-V족 반도체 합금 상에 형성된 게이트 스택 - 게이트 스택은 게이트 전극을 포함함 - 을 추가로 포함한다.
예 64 - 이 예는 예 63의 특징들 중 일부 또는 전부를 포함하고, 여기서 제2 III-V족 반도체 합금의 적어도 노출된 부분은 트렌치 측벽들의 상부 표면 위쪽으로 돌출하고 - 노출된 부분은 상부 표면과 적어도 제1 및 제2 측면들을 포함함 -; 게이트 전극은 노출된 부분의 상부 표면과 제1 및 제2 측면들 중 적어도 하나 상에 배치된다.
예 65 - 이 예는 예 64의 특징들 중 일부 또는 전부를 포함하고, 여기서 게이트 전극은 노출된 부분의 상부 표면과 제1 및 제2 측면들 둘 다 상에 배치된다.
예 66 - 이 예는 예 65의 특징들 중 일부 또는 전부를 포함하고, 여기서 디바이스는 핀 기반 트랜지스터이다.
본원에서 이용된 용어들 및 표현들은 제한이 아니라 설명으로서 사용되며, 이러한 용어들 및 표현들의 사용에서, 도시되고 기술된 특징들의 임의의 등가물들(또는 그의 일부분들)을 배제하려는 의도는 없으며, 다양한 수정들이 청구항들의 범주 내에서 가능하다는 것을 잘 알 것이다. 그에 따라, 청구항들은 이러한 등가물들 모두를 포함하려는 것으로 의도되어 있다. 다양한 특징들, 양태들, 및 실시예들이 본원에 기술되었다. 본 기술분야의 통상의 기술자라면 잘 알 것인 바와 같이, 특징들, 양태들, 및 실시예들은 서로 조합될 수 있음은 물론, 변형 및 수정될 수 있다. 따라서, 본 개시내용은 이러한 조합들, 변형들, 및 수정들을 포함하는 것으로 간주되어야 한다.

Claims (25)

  1. 반도체 디바이스로서,
    적어도 2개의 트렌치 측벽에 의해 정의되는 트렌치를 포함하는 기판;
    상기 기판 상의 그리고 상기 트렌치 내의 제1 III-V족 반도체 합금; 및
    상기 제1 III-V족 반도체 합금 상의 제2 III-V족 반도체 합금
    을 포함하고;
    상기 제2 III-V족 반도체 합금은 상기 제1 III-V족 반도체 합금 상에 에피택셜적으로 성장되며;
    상기 제1 III-V족 반도체 합금과 상기 제2 III-V족 반도체 합금 사이의 전도대 오프셋(conduction band offset)은 약 0.3 전자 볼트 이상인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 트렌치 측벽들은 유전체 산화물을 포함하는, 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 III-V족 반도체 합금은 알루미늄, 갈륨, 인듐 및 비소의 합금(AlGaInAs), 알루미늄, 갈륨, 비소 및 안티몬의 합금(AlGaAsSb) 그리고 이들의 조합들로부터 선택되는 4원 III-V족 반도체 합금인, 반도체 디바이스.
  4. 제3항에 있어서,
    상기 4원 III-V족 반도체 합금은 화학식 AlxGa0.48-xIn0.52Asy의 AlGaInAs 합금이고;
    상기 Al, Ga, 및 In의 적어도 일부분은 상기 4원 III-V족 반도체 합금의 III족 부격자(sublattice)에 존재하며;
    x는 Al의 몰 분율(mole fraction)이고 0 초과부터 0.48 미만까지의 범위에 있으며;
    상기 As의 적어도 일부분은 상기 4원 III-V족 반도체 합금의 V족 부격자에 존재하며;
    y는 As의 몰 분율이고 1인, 반도체 디바이스.
  5. 제4항에 있어서, 상기 제2 III-V족 반도체 합금은 인듐, 갈륨 및 비소의 3원 III-V족 반도체 합금(InGaAs)을 포함하는, 반도체 디바이스.
  6. 제3항에 있어서,
    상기 4원 III-V족 반도체 합금은 화학식 AlxGa1-xAsySb1-y의 AlGaAsSb 합금이고;
    상기 Al 및 Ga의 적어도 일부분은 상기 4원 III-V족 반도체 합금의 III족 부격자에 존재하며;
    x는 Al의 몰 분율이고 0 초과부터 0.5 미만까지의 범위에 있으며;
    상기 As 및 Sb의 적어도 일부분은 상기 4원 III-V족 반도체 합금의 V족 부격자에 존재하고;
    y는 As의 몰 분율이고 0.5 이하인, 반도체 디바이스.
  7. 제6항에 있어서, 상기 제2 III-V족 반도체 합금은 인듐, 갈륨 및 비소의 3원 III-V족 반도체 합금(InGaAs)을 포함하는, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 제2 III-V족 반도체 합금은 상기 반도체 디바이스의 채널의 적어도 일부분을 형성하고;
    상기 디바이스는 상기 제2 III-V족 반도체 합금 상에 형성된 게이트 스택(gate stack)을 추가로 포함하고, 상기 게이트 스택은 게이트 전극을 포함하는, 반도체 디바이스.
  9. 제8항에 있어서, 상기 디바이스는 핀 기반 트랜지스터(fin-based transistor)인, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법으로서,
    기판 상에 그리고 적어도 2개의 트렌치 측벽에 의해 정의되는 트렌치 내에 제1 III-V족 반도체 합금의 층을 형성하는 단계; 및
    상기 제1 III-V족 반도체 합금 상에 제2 III-V족 반도체 합금의 층을 에피택셜적으로 형성하는 단계
    를 포함하고;
    상기 제1 III-V족 반도체 합금과 상기 제2 III-V족 반도체 합금 사이의 전도대 오프셋은 약 0.3 전자 볼트 이상인, 방법.
  11. 제10항에 있어서, 상기 트렌치 측벽들은 유전체 산화물을 포함하는, 방법.
  12. 제10항에 있어서, 상기 제1 III-V족 반도체 합금은 알루미늄, 갈륨, 인듐 및 비소의 합금(AlGaInAs), 알루미늄, 갈륨, 비소 및 안티몬의 합금(AlGaAsSb) 그리고 이들의 조합들로부터 선택되는 4원 III-V족 반도체 합금인, 방법.
  13. 제12항에 있어서,
    상기 4원 III-V족 반도체 합금은 화학식 AlxGa0.48-xIn0.52Asy의 AlGaInAs 합금이고;
    상기 Al, Ga, 및 In의 적어도 일부분은 상기 4원 III-V족 반도체 합금의 III족 부격자에 존재하며;
    x는 Al의 몰 분율이고 0 초과부터 0.48 미만까지의 범위에 있으며;
    상기 As의 적어도 일부분은 상기 4원 III-V족 반도체 합금의 V족 부격자에 존재하며;
    y는 As의 몰 분율이고 1인, 방법.
  14. 제13항에 있어서, 상기 제2 III-V족 반도체 합금은 인듐, 갈륨 및 비소의 3원 III-V족 반도체 합금(InGaAs)을 포함하는, 방법.
  15. 제12항에 있어서,
    상기 4원 III-V족 반도체 합금은 화학식 AlxGa1-xAsySb1-y의 AlGaAsSb 합금이고;
    상기 Al 및 Ga의 적어도 일부분은 상기 4원 III-V족 반도체 합금의 III족 부격자에 존재하며;
    x는 Al의 몰 분율이고 0 초과부터 0.5 미만까지의 범위에 있으며;
    상기 As 및 Sb의 적어도 일부분은 상기 4원 III-V족 반도체 합금의 V족 부격자에 존재하고;
    y는 As의 몰 분율이고 0.5 이하인, 방법.
  16. 제15항에 있어서, 상기 제2 III-V족 반도체 합금은 인듐, 갈륨 및 비소의 3원 III-V족 반도체 합금(InGaAs)을 포함하는, 방법.
  17. 제10항에 있어서,
    상기 제2 III-V족 반도체 합금은 상기 반도체 디바이스의 채널의 적어도 일부분을 형성하고;
    상기 에피택셜적으로 형성하는 단계는 상기 트렌치 내에서 상기 제1 III-V족 반도체 합금의 층의 상부 표면 상에 상기 제2 III-V족 반도체 합금의 층을 에피택셜적으로 성장시키는 단계를 포함하고;
    상기 방법은:
    상기 제2 III-V족 반도체 합금의 노출된 부분이 상기 트렌치 측벽들의 상부 표면 위쪽으로 돌출하도록 - 상기 노출된 부분은 상부 표면과 적어도 제1 및 제2 측면들을 포함함 - 상기 트렌치 측벽들을 리세싱(recessing)하는 단계; 및
    상기 제2 III-V족 반도체 합금 상에 게이트 전극을 포함하는 게이트 스택을, 상기 게이트 전극이 상기 노출된 부분의 적어도 상기 상부 표면과 상기 제1 및 제2 측면들 중 적어도 하나 상에 있도록 형성하는 단계를 더 포함하는, 방법.
  18. 회로부를 포함하는 컴퓨팅 디바이스로서, 상기 회로부는 적어도 하나의 반도체 디바이스를 포함하고, 상기 반도체 디바이스는
    적어도 2개의 트렌치 측벽에 의해 정의되는 트렌치를 포함하는 기판;
    상기 기판 상의 그리고 상기 트렌치 내의 제1 III-V족 반도체 합금; 및
    상기 제1 III-V족 반도체 합금 상의 제2 III-V족 반도체 합금을 포함하고;
    상기 제2 III-V족 반도체 합금은 상기 제1 III-V족 반도체 합금 상에 에피택셜적으로 성장되며;
    상기 제1 III-V족 반도체 합금과 상기 제2 III-V족 반도체 합금 사이의 전도대 오프셋은 약 0.3 전자 볼트 이상인, 컴퓨팅 디바이스.
  19. 제18항에 있어서, 상기 트렌치 측벽들은 유전체 산화물을 포함하는, 컴퓨팅 디바이스.
  20. 제18항에 있어서, 상기 제1 III-V족 반도체 합금은 알루미늄, 갈륨, 인듐 및 비소의 합금(AlGaInAs), 알루미늄, 갈륨, 비소 및 안티몬의 합금(AlGaAsSb) 그리고 이들의 조합들로부터 선택되는 4원 III-V족 반도체 합금인, 컴퓨팅 디바이스.
  21. 제20항에 있어서,
    상기 4원 III-V족 반도체 합금은 화학식 AlxGa0.48-xIn0.52Asy의 AlGaInAs 합금이고;
    상기 Al, Ga, 및 In의 적어도 일부분은 상기 4원 III-V족 반도체 합금의 III족 부격자에 존재하며;
    x는 Al의 몰 분율이고 0 초과부터 0.48 미만까지의 범위에 있으며;
    상기 As의 적어도 일부분은 상기 4원 III-V족 반도체 합금의 V족 부격자에 존재하며;
    y는 As의 몰 분율이고 1인, 컴퓨팅 디바이스.
  22. 제21항에 있어서, 상기 제2 III-V족 반도체 합금은 인듐, 갈륨 및 비소의 3원 III-V족 반도체 합금(InGaAs)을 포함하는, 컴퓨팅 디바이스.
  23. 제20항에 있어서,
    상기 4원 III-V족 반도체 합금은 화학식 AlxGa1-xAsySb1-y의 AlGaAsSb 합금이고;
    상기 Al 및 Ga의 적어도 일부분은 상기 4원 III-V족 반도체 합금의 III족 부격자에 존재하며;
    x는 Al의 몰 분율이고 0 초과부터 0.5 미만까지의 범위에 있으며;
    상기 As 및 Sb의 적어도 일부분은 상기 4원 III-V족 반도체 합금의 V족 부격자에 존재하고;
    y는 As의 몰 분율이고 0.5 이하인, 컴퓨팅 디바이스.
  24. 제23항에 있어서, 상기 제2 III-V족 반도체 합금은 인듐, 갈륨 및 비소의 3원 III-V족 반도체 합금(InGaAs)을 포함하는, 컴퓨팅 디바이스.
  25. 제20항에 있어서,
    상기 제2 III-V족 반도체 합금은 상기 반도체 디바이스의 채널의 적어도 일부분을 형성하고;
    상기 디바이스는 상기 제2 III-V족 반도체 합금 상에 형성된 게이트 스택을 추가로 포함하고, 상기 게이트 스택은 게이트 전극을 포함하는, 컴퓨팅 디바이스.
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