KR20170096976A - Phase Detector - Google Patents

Phase Detector

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KR20170096976A
KR20170096976A KR1020170021833A KR20170021833A KR20170096976A KR 20170096976 A KR20170096976 A KR 20170096976A KR 1020170021833 A KR1020170021833 A KR 1020170021833A KR 20170021833 A KR20170021833 A KR 20170021833A KR 20170096976 A KR20170096976 A KR 20170096976A
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Abstract

Disclosed is a phase detector. According to an embodiment of the present invention, the purpose of the present invention is to provide a phase detector capable of reducing occurrence of an error caused by a dead zone when a phase difference of a reference clock signal and a feedback clock signal is detected. The phase detector comprises: a sampling unit for sampling a reference clock signal and an input clock signal; and a comparer for outputting a phase difference signal. The occurrence of an error caused by a dead zone can be reduced.

Description

위상 검출기{Phase Detector}[0001]

본 실시예는 두 클럭 신호의 위상차를 검출하기 위한 위상 검출기에 관한 것이다.The present embodiment relates to a phase detector for detecting a phase difference between two clock signals.

이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.The contents described in this section merely provide background information on the present embodiment and do not constitute the prior art.

일반적으로 반도체 장치는 외부 클럭신호를 입력받아 내부 클럭신호를 생성하고, 이를 내부 회로의 동작 타이밍을 맞추기 위한 기준으로 사용한다. 이를 위해 반도체 장치는 내부 클럭신호를 생성하기 위한 내부 클럭신호 생성회로를 구비한다. 이러한 내부 클럭신호 생성회로에는 대표적으로 위상 고정 루프(Phase Locked Loop: PLL)와 지연 고정 루프(Delay Locked Loop: DLL)가 있다.Generally, a semiconductor device receives an external clock signal, generates an internal clock signal, and uses the internal clock signal as a reference for adjusting the operation timing of the internal circuit. To this end, the semiconductor device includes an internal clock signal generation circuit for generating an internal clock signal. The internal clock signal generation circuit typically includes a phase locked loop (PLL) and a delay locked loop (DLL).

이하, 내부 클럭신호 생성회로가 내부 클럭신호를 생성하는 기본적인 동작에 대하여 간단히 설명한다. 내부 클럭신호 생성회로는 레퍼런스(reference)가 되는 클럭신호(이하, '기준 클럭신호'라 칭함)를 입력받아 그에 대응하는 위상을 가지는 내부 클럭신호를 생성한다. 최초 생성되는 내부 클럭신호의 경우 대부분 기준 클럭신호에 대응하는 위상을 가지지 않기 때문에 락킹(locking) 동작을 수행한다. 여기서, 락킹 동작은 내부 클럭신호의 위상을 레퍼런스 클럭신호에 대응하는 위상으로 조절하는 동작을 의미한다. 이러한 락킹동작을 수행하기 위하여 내부 클럭신호 생성회로는 내부 클럭신호와 기준 클럭신호의 위상을 비교하고 그 결과를 검출하기 위한 검출동작과 이 검출결과에 따라 내부 클럭신호의 위상을 조절하기 위한 조절동작을 수행해야만 한다. 그리고, 내부 클럭신호 생성회로는 이러한 동작을 위한 검출회로와 조절회로가 내부에 구비되어야만 한다. 이하 설명의 편의를 위하여, 검출회로에 피드백되어 입력되는 내부 클럭신호를 이하, '입력 클럭신호'라 칭하기로 한다. 입력 클럭신호와 기준 클럭신호의 위상을 비교하고 두 신호 간 위상차를 검출하는 회로를 위상 검출기(Phase Detector: PD)라 한다.Hereinafter, the basic operation in which the internal clock signal generating circuit generates the internal clock signal will be briefly described. The internal clock signal generating circuit receives a reference clock signal (hereinafter referred to as a reference clock signal) and generates an internal clock signal having a phase corresponding to the reference clock signal. In the case of the internal clock signal which is initially generated, since most of the internal clock signals do not have a phase corresponding to the reference clock signal, a locking operation is performed. Here, the locking operation means an operation of adjusting the phase of the internal clock signal to a phase corresponding to the reference clock signal. In order to perform the locking operation, the internal clock signal generating circuit compares the phase of the internal clock signal with that of the reference clock signal, and performs a detection operation for detecting the result, and a control operation for adjusting the phase of the internal clock signal . The internal clock signal generation circuit must have a detection circuit and an adjustment circuit for this operation. For convenience of explanation, an internal clock signal fed back to the detection circuit will be hereinafter referred to as an 'input clock signal'. A circuit that compares the phase of the input clock signal with the reference clock signal and detects the phase difference between the two signals is called a phase detector (PD).

락킹 동작이 수행되기 전에 위상 검출기에 입력되는 입력 클럭신호와 기준 클럭신호의 위상차가 매우 작아지게 되는 경우가 있다. 이 경우, 위상 검출기가 두 신호 간의 위상차를 검출하지 못하는 데드존(Dead Zone)이 발생한다. 데드존이 발생하면 정적 위상 에러(Static Phase Error) 및 지터(Jitter) 특성을 열화시키는 문제가 발생한다.The phase difference between the input clock signal input to the phase detector and the reference clock signal may become very small before the locking operation is performed. In this case, a dead zone occurs in which the phase detector can not detect the phase difference between the two signals. When a dead zone occurs, there arises a problem that the static phase error and the jitter characteristic deteriorate.

종래의 위상 검출 회로는 XOR gate 또는 Flip-flop과 같은 논리 게이트(Logic Gate)를 이용하여, 입력 클럭신호를 논리 하이(High) 또는 논리 로우(Low) 레벨로 저장하고 기준 클럭신호와 저장된 입력 클럭신호를 비교하여 두 신호의 선후 관계를 판별하는 방식으로 위상 검출을 수행한다. 그러나, 이러한 논리(Logic) 방식의 위상 검출기는 락킹 지점 부근에서 입력 클럭신호에 대응하는 전압값을 논리 하이 또는 논리 로우가 아닌 논리 임계값(Logic Threshold) 근처의 애매한 값 즉, 논리 레벨로 인식할 수 없는 값으로 저장한다. 이에 따라, 기준 클럭신호와 입력 클럭신호 간의 위상차를 분별하지 못하여 데드존이 증가하고, 위상 검출의 정확성이 떨어진다는 문제점이 있다.Conventional phase detection circuitry uses a logic gate such as an XOR gate or a Flip-flop to store the input clock signal at a logic high or logic low level and provides a reference clock signal and a stored input clock And performs phase detection in such a manner that the relationship between the two signals is determined. However, such a logic detector detects the voltage value corresponding to the input clock signal in the vicinity of the locking point as an ambiguous value, i.e., a logic level near the logic threshold, rather than a logic high or logic low It is stored as a value that can not be read. Accordingly, the phase difference between the reference clock signal and the input clock signal can not be discriminated, and the dead zone increases, resulting in a problem that the accuracy of the phase detection is degraded.

본 발명의 실시예들은, 기준 클럭신호와 입력 클럭신호의 위상차를 검출함에 있어서, 데드존에 의한 에러 발생을 감소시킬 수 있는 위상 검출기를 제공하는 데 주된 목적이 있다.Embodiments of the present invention have a main object to provide a phase detector capable of reducing an occurrence of an error due to a dead zone in detecting a phase difference between a reference clock signal and an input clock signal.

본 발명의 실시예에 의하면, 기준 클럭신호와 입력 클럭신호의 하강 에지 구간 또는 상승 에지 구간 중 어느 하나의 에지 구간에서 샘플링 클럭신호에 응답하여 동일한 특정 시점에 기준 클럭신호 및 입력 클럭신호를 샘플링하는 샘플링부; 및 샘플링 클럭신호를 지연시킨 비교 클럭신호에 응답하여 샘플링부에 의해 샘플링된 기준 클럭신호 및 입력 클럭신호의 크기를 비교하여 위상차 신호를 출력하는 비교기를 포함하는 위상 검출기를 제공한다.According to the embodiment of the present invention, the reference clock signal and the input clock signal are sampled at the same specific time point in response to the sampling clock signal in one of the falling edge interval and the rising edge interval of the reference clock signal and the input clock signal A sampling unit; And a comparator for comparing the magnitudes of the reference clock signal and the input clock signal sampled by the sampling unit in response to the comparison clock signal delaying the sampling clock signal and outputting the phase difference signal.

본 발명의 실시예에 의하면, 기준 클럭신호 및 입력 클럭신호를 각각 분주하여 기준 클럭 분주신호, 제1 입력 클럭 분주신호 및 제2 입력 클럭 분주신호를 생성하는 분주부; 기준 클럭 분주신호와 제1 입력 클럭 분주신호의 하강 에지 구간 또는 상승 에지 구간 중 어느 하나의 에지 구간에서 샘플링 클럭신호에 응답하여 동일한 특정 시점에 기준 클럭 분주신호 및 제1 입력 클럭 분주신호를 샘플링하는 샘플링부; 및 샘플링 클럭신호를 지연시킨 비교 클럭신호에 응답하여 샘플링부에 의해 샘플링된 기준 클럭 분주신호 및 제1 입력 클럭 분주신호의 크기를 비교하여 위상차 신호를 출력하는 비교기를 포함하는 위상 검출기를 제공한다.According to an embodiment of the present invention, there is provided a frequency divider comprising: a divider for dividing a reference clock signal and an input clock signal to generate a reference clock dividing signal, a first input clock dividing signal, and a second input clock dividing signal; The reference clock dividing signal and the first input clock dividing signal are sampled at the same specific time point in response to the sampling clock signal in either the falling edge section or the rising edge section of the reference clock dividing signal and the first input clock dividing signal A sampling unit; And a comparator for comparing the magnitudes of the reference clock dividing signal and the first input clock dividing signal sampled by the sampling unit in response to the comparison clock signal delayed by the sampling clock signal to output a phase difference signal.

이상에서 설명한 바와 같이 본 발명의 실시예들에 의하면, 레퍼런스 클럭 신호와 피드백 클럭 신호의 위상차를 검출함에 있어서, 데드존을 줄여 보다 정밀한 위상 검출기를 제공하는 효과가 있다.As described above, according to the embodiments of the present invention, in detecting the phase difference between the reference clock signal and the feedback clock signal, the dead zone is reduced to provide a more accurate phase detector.

또한, 데드존을 줄임으로써 정적 위상 에러 및 지터를 줄이는 등 데드존으로 인해 발생할 수 있는 에러를 감소시키는 효과가 있다.It also has the effect of reducing errors that may be caused by dead zones, such as reducing static dead zones and jitter by reducing dead zones.

도 1은 본 발명의 실시예에 따른 위상 검출기를 포함하는 지연 고정 루프의 개략적인 회로도이다.
도 2는 본 발명의 실시예에 따른 위상 검출기의 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 위상 검출기의 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 위상 검출기의 동작을 나타내는 타이밍도이다.
도 5는 본 발명의 다른 실시예에 따른 위상 검출기의 구체적인 동작을 나타내는 타이밍도이다.1 is a schematic circuit diagram of a delay locked loop including a phase detector according to an embodiment of the present invention.
2 is a circuit diagram of a phase detector according to an embodiment of the present invention.
3 is a circuit diagram of a phase detector according to another embodiment of the present invention.
4 is a timing diagram illustrating the operation of a phase detector in accordance with another embodiment of the present invention.
5 is a timing chart showing a specific operation of the phase detector according to another embodiment of the present invention.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.Hereinafter, some embodiments of the present invention will be described in detail with reference to exemplary drawings. It should be noted that, in adding reference numerals to the constituent elements of the drawings, the same constituent elements are denoted by the same reference symbols as possible even if they are shown in different drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 '포함', '구비'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 '…부', '모듈' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.In describing the components of the present invention, terms such as first, second, A, B, (a), and (b) may be used. These terms are intended to distinguish the constituent elements from other constituent elements, and the terms do not limit the nature, order or order of the constituent elements. Throughout the specification, when an element is referred to as being "comprising" or "comprising", it means that it can include other elements as well, without excluding other elements unless specifically stated otherwise . In addition, '... Quot ;, " module ", and " module " refer to a unit that processes at least one function or operation, and may be implemented by hardware or software or a combination of hardware and software.

첨부된 도면과 함께 이하에 개시될 상세한 설명은 본 발명의 예시적인 실시형태를 설명하고자 하는 것이며, 본 발명이 실시될 수 있는 유일한 실시형태를 나타내고자 하는 것이 아니다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The following detailed description, together with the accompanying drawings, is intended to illustrate exemplary embodiments of the invention and is not intended to represent the only embodiments in which the invention may be practiced.

도 1은 본 발명의 실시예에 따른 위상 검출기를 포함하는 지연 고정 루프(100)의 개략적인 회로도이다. 도 1은 지연 고정 루프를 도시하지만, 본 발명의 실시예에 따른 위상 검출기가 반드시 지연 고정 루프에만 적용되는 것은 아니며, 이는 예시에 불과하다. 예컨대, 본 발명의 실시예에 따른 위상 검출기는 지연 고정 루프 외에, 위상 고정 루프 및 클럭 데이터 복원회로(Clock & Data Recovery: CDR) 등에 적용될 수 있다. 다만, 설명의 편의를 위하여 이하, 지연 고정 루프를 예로 들어 설명한다.1 is a schematic circuit diagram of a delay lock loop 100 including a phase detector in accordance with an embodiment of the present invention. Although Fig. 1 shows a delay locked loop, the phase detector according to the embodiment of the present invention is not necessarily applied to the delay locked loop, and this is merely an example. For example, the phase detector according to an embodiment of the present invention may be applied to a phase locked loop and a clock and data recovery (CDR) circuit in addition to a delay locked loop. However, for convenience of explanation, a delay locked loop will be described below as an example.

지연 고정 루프(100)는 기준 클럭신호(CLK_REF)와 입력 클럭신호(CLK_IN)의 위상을 동기(synchronize)시키기 위한 회로로, 위상 검출기(120), 전하펌프(Charge Pump, 130), 루프필터(Loop Filter, 140) 및 전압제어 지연라인(Voltage Controlled Delay Line: VCDL, 150)을 포함한다. 입력 클럭신호(CLK_IN)는 전압제어 지연라인(150)의 출력 신호(CLK_OUT)으로서, 위상 검출기(120)로 피드백되는 신호이다.The delay locked loop 100 is a circuit for synchronizing the phases of the reference clock signal CLK_REF and the input clock signal CLK_IN and includes a phase detector 120, a charge pump 130, a loop filter A loop filter 140, and a voltage controlled delay line (VCDL) 150. The input clock signal CLK_IN is an output signal CLK_OUT of the voltage control delay line 150 and is fed back to the phase detector 120.

위상 검출기(120)는 기준 클럭신호(CLK _REF)와 입력 클럭신호(CLK_IN)를 비교하여 두 신호 간의 위상차를 검출한다. 위상 검출기(120)는 검출한 위상차에 따라 전하펌프(130)를 제어하기 위한 제어신호(UP, DN, S, SB)를 출력한다. 제어신호 중 UP 신호와 DN 신호는 기준 클럭신호(CLK_REF)와 입력 클럭신호(CKL_IN)의 위상을 비교하여 그 차이 값만큼을 펄스 형태로 나타내는 신호로, 위상 검출기(120)로 입력되는 두 신호 중 빠른 위상을 가진 신호가 무엇인가에 따라 UP 신호 또는 DN 신호가 출력된다.The phase detector 120 compares the reference clock signal CLK_REF with the input clock signal CLK_IN to detect a phase difference between the two signals. The phase detector 120 outputs control signals UP, DN, S and SB for controlling the charge pump 130 according to the detected phase difference. Among the control signals, the UP signal and the DN signal are signals which compare the phase of the reference clock signal CLK_REF with the phase of the input clock signal CKL_IN, UP signal or DN signal is output depending on the signal having a fast phase.

예를 들어, 기준 클럭신호(CLK_REF)가 입력 클럭신호(CLK_IN)보다 위상이 빠른 경우, 그 위상차에 해당하는 펄스폭을 가지는 UP 신호를 출력하고, 반대로 기준 클럭신호(CLK_REF)가 입력 클럭신호(CLK_IN)보다 위상이 느린 경우에는, 그 위상차에 해당하는 펄스폭을 가지는 DN 신호를 출력할 수 있다.For example, when the reference clock signal CLK_REF is higher in phase than the input clock signal CLK_IN, an UP signal having a pulse width corresponding to the phase difference is output. Conversely, when the reference clock signal CLK_REF is an input clock signal CLK_IN), it is possible to output a DN signal having a pulse width corresponding to the phase difference.

제어신호 중 S 신호 및 SB 신호는 UP 신호 및 DN 신호의 타이밍을 제어하기 위한 신호이다.Among the control signals, the S signal and the SB signal are signals for controlling the timing of the UP signal and the DN signal.

전하펌프(130)는 위상 검출기(120)로부터 출력된 제어신호(UP, DN, S, SB)에 응답하여 전하 펌핑(pumping)을 함으로써 전압제어 지연라인(150)을 제어하기 위한 제어전압(V_CTRL)의 레벨을 조절한다. 간략히 설명하면, UP 신호가 하이 레벨인 구간에서는 전하펌프(130)에 포함된 캐패시터(미도시)가 충전되어 제어전압(V_CTRL)의 레벨이 높아지고, 반대로 DN 신호가 하이 레벨인 구간에서는 전하펌프(130) 내 캐패시터(미도시)가 방전되어 제어전압(V_CTRL)의 레벨이 낮아진다.The charge pump 130 generates a control voltage V_CTRL for controlling the voltage control delay line 150 by pumping charge in response to the control signals UP, DN, S and SB output from the phase detector 120. [ ). Briefly, in a section where the UP signal is at the high level, the capacitor (not shown) included in the charge pump 130 is charged to increase the level of the control voltage V_CTRL. In contrast, in the section where the DN signal is at the high level, (Not shown) is discharged to lower the level of the control voltage V_CTRL.

루프필터(140)는 저역 통과 필터로서, 제어전압(V_CTRL)의 AC 성분을 제거할 수 있다. 기준 클럭신호(CLK_REF)와 입력 클럭신호(CLK_IN)의 위상이 같아지게 되면, 락킹 상태에 이르게 된다.The loop filter 140 is a low-pass filter, and can remove the AC component of the control voltage V_CTRL. When the phases of the reference clock signal CLK_REF and the input clock signal CLK_IN become equal to each other, the locked state is reached.

전압제어 지연라인(150)은 소정의 제어전압(V_CTRL)에 의하여 제어되는 직렬 연결된 다수의 딜레이 소자들을 포함하며, 입력된 기준 클럭신호(CLK_REF)를 지연시켜 출력 클럭신호(CLK_OUT)를 출력한다. 출력 클럭신호(CLK_OUT)는 다시 위상 검출기(120)의 입력(CLK_IN)으로 피드백된다.The voltage control delay line 150 includes a plurality of series connected delay elements controlled by a predetermined control voltage V_CTRL and delays the input reference clock signal CLK_REF to output an output clock signal CLK_OUT. The output clock signal CLK_OUT is fed back to the input (CLK_IN) of the phase detector 120 again.

이하, 도 2를 참조하여 본 발명의 실시예에 따른 위상 검출기(200)에 대하여 구체적으로 설명한다. 도 2는 본 발명의 실시예에 따른 위상 검출기(200)의 회로도이다.Hereinafter, the phase detector 200 according to the embodiment of the present invention will be described in detail with reference to FIG. 2 is a circuit diagram of a phase detector 200 according to an embodiment of the present invention.

본 발명의 실시예에 따른 위상 검출기(200)는 샘플링부(210) 및 비교기(220)를 포함한다. 또한, 위상 검출기(200)는 실시예에 따라 인버터부(230), 보팅부(Voting Circuit, 240) 및 동작제어부(250)를 더 포함할 수 있다. 도 2에 도시된 구성요소 전부가 필수적인 구성요소는 아니며, 일부 구성요소가 추가, 삭제 또는 치환될 수 있다.The phase detector 200 according to the embodiment of the present invention includes a sampling unit 210 and a comparator 220. The phase detector 200 may further include an inverter unit 230, a voting circuit 240, and an operation control unit 250 according to an embodiment of the present invention. Not all of the elements shown in Fig. 2 are essential elements, and some elements may be added, deleted or replaced.

샘플링부(210)는 기준 클럭신호(CLK_REF)와 입력 클럭신호(CLK_IN)의 하강 에지 구간 또는 상승 에지 구간 중 어느 하나의 에지 구간에서 샘플링 클럭신호(CLK_S)에 응답하여 동일한 특정 시점에 기준 클럭신호(CLK_REF) 및 입력 클럭신호(CLK_IN)를 샘플링한다. 즉, 두 신호에 대한 샘플링을 동시에 개시하는 것이다.The sampling unit 210 generates the reference clock signal CLK_REF at the same specific time point in response to the sampling clock signal CLK_S in one of the falling edge interval and the rising edge interval of the reference clock signal CLK_REF and the input clock signal CLK_IN, (CLK_REF) and the input clock signal (CLK_IN). That is, sampling is started simultaneously for the two signals.

샘플링부(210)는 제1 트랜지스터(Q1), 제2 트랜지스터(Q2), 제1 캐패시터(C1) 및 제2 캐패시터(C2)를 포함한다. 구체적으로, 제1 트랜지스터(Q1)는 기준 클럭신호(CLK_REF)의 입력단자와 비교기(220)의 비반전 단자 사이에 연결되고, 제1 캐패시터(C1)는 비교기(220)의 비반전 단자와 접지단자 사이에 연결된다. 제2 트랜지스터(Q2)는 입력 클럭신호(CLK_IN)의 입력단자와 비교기(220)의 반전 단자 사이에 연결되고, 제2 캐패시터(C2)는 비교기(220)의 반전 단자와 접지단자 사이에 연결된다.The sampling unit 210 includes a first transistor Q1, a second transistor Q2, a first capacitor C1, and a second capacitor C2. Specifically, the first transistor Q1 is connected between the input terminal of the reference clock signal CLK_REF and the non-inverting terminal of the comparator 220, the first capacitor C1 is connected to the non-inverting terminal of the comparator 220, Terminal. The second transistor Q2 is connected between the input terminal of the input clock signal CLK_IN and the inverting terminal of the comparator 220 and the second capacitor C2 is connected between the inverting terminal of the comparator 220 and the ground terminal .

제1 트랜지스터(Q1)는 기준 클럭신호(CLK_REF)의 입력단자에 연결되는 제1 전극, 비교기(220)의 비반전 단자에 연결되는 제2 전극 및 샘플링 클럭신호(CLK_S)가 인가되는 게이트 전극을 포함한다.The first transistor Q1 includes a first electrode coupled to the input terminal of the reference clock signal CLK_REF, a second electrode coupled to the non-inverting terminal of the comparator 220, and a gate electrode coupled to the sampling clock signal CLK_S .

제2 트랜지스터(Q2)는 입력 클럭신호(CLK_IN)의 입력단자에 연결되는 제1 전극, 비교기(220)의 반전 단자에 연결되는 제2 전극 및 샘플링 클럭신호(CLK_S)가 인가되는 게이트 전극을 포함한다.The second transistor Q2 includes a first electrode connected to the input terminal of the input clock signal CLK_IN, a second electrode connected to the inverting terminal of the comparator 220, and a gate electrode to which the sampling clock signal CLK_S is applied do.

제1 캐패시터(C1)는 제1 트랜지스터(Q1)의 제2 전극과 접지단자 사이에 연결되고, 제2 캐패시터(C2)는 제2 트랜지스터(Q2)의 제2 전극과 접지단자 사이에 연결된다.The first capacitor C1 is connected between the second electrode of the first transistor Q1 and the ground terminal and the second capacitor C2 is connected between the second electrode of the second transistor Q2 and the ground terminal.

샘플링부(210)는 위상을 비교할 두 클럭 신호(CLK_REF, CLK_IN)를 동일한 시점에 샘플링하여 캐패시터(C1, C2)에 전압 형태로 저장한다. 구체적으로, 샘플링부(210)는 논리 레벨(하이 레벨 또는 로우 레벨)이 아닌 아날로그 값으로 제1 캐패시터(C1)에 기준 클럭신호(CLK_REF)를 저장하고, 제2 캐패시터(C2)에 입력 클럭신호(CLK_IN)를 저장한다.The sampling unit 210 samples the two clock signals (CLK_REF and CLK_IN) to be phase-matched at the same time and stores them as voltages in the capacitors C1 and C2. Specifically, the sampling unit 210 stores the reference clock signal CLK_REF in the first capacitor C1 with an analog value that is not a logic level (high level or low level), and outputs the input clock signal CLK_REF to the second capacitor C2. (CLK_IN).

즉, 샘플링 클럭신호(CLK_S)가 제1 트랜지스터(Q1) 및 제2 트랜지스터(Q2)를 턴온(turn on)시킴에 따라 제1 캐패시터(C1)는 특정 시점의 기준 클럭신호(CLK_REF)에 대응되는 전압값인 기준 전압신호(V_REF)를 생성하여 비교기(220)의 비반전 단자로 출력하고, 제2 캐패시터(C2)는 동일한 특정 시점의 입력 클럭신호(CLK_IN)에 대응되는 전압값인 입력 전압신호(V_IN)를 생성하여 비교기(220)의 반전 단자로 출력한다.That is, as the sampling clock signal CLK_S turns on the first transistor Q1 and the second transistor Q2, the first capacitor C1 is turned on in response to the reference clock signal CLK_REF And generates a reference voltage signal V_REF which is a voltage value and outputs the reference voltage signal V_REF to the non-inverting terminal of the comparator 220. The second capacitor C2 outputs the input voltage signal V_REF, which is a voltage value corresponding to the input clock signal CLK_IN at the same specific time, (V_IN) and outputs it to the inverting terminal of the comparator 220.

기준 클럭신호(CLK_REF)와 입력 클럭신호(CLK_IN)는 동일 시점에 샘플링되기 때문에 위상이 앞서거나 뒤짐에 따라 샘플링된 신호의 전압 크기가 달라진다. 예를 들어, 기준 클럭신호(CLK_REF)의 위상이 입력 클럭신호(CLK_IN)의 위상보다 앞서는 경우, 두 신호의 하강 에지에서 위상차를 비교할 때, 기준 클럭신호(CLK_REF)의 전압 크기가 입력 클럭신호(CLK_IN)의 전압 크기보다 크다.Since the reference clock signal CLK_REF and the input clock signal CLK_IN are sampled at the same point in time, the voltage magnitude of the sampled signal changes as the phase advances or lags. For example, when the phase of the reference clock signal CLK_REF precedes the phase of the input clock signal CLK_IN, when the phase difference is compared at the falling edge of the two signals, the voltage magnitude of the reference clock signal CLK_REF becomes equal to the input clock signal CLK_IN).

비교기(220)는 샘플링 클럭신호(CLK_S)를 지연시킨 비교 클럭신호(CLK_COMP)에 응답하여 샘플링부(210)에 의해 샘플링된 기준 클럭신호(CLK_REF) 및 입력 클럭신호(CLK_IN)의 크기를 비교하여 위상차 신호를 출력한다.The comparator 220 compares the magnitudes of the reference clock signal CLK_REF and the input clock signal CLK_IN sampled by the sampling unit 210 in response to the comparison clock signal CLK_COMP in which the sampling clock signal CLK_S is delayed And outputs a phase difference signal.

이와 같이 본 실시예에 따른 위상 검출기(200)는 동일 시점에서 샘플링된 기준 클럭신호(CLK_REF)와 입력 클럭신호(CLK_IN)의 아날로그 전압값을 비교하기 때문에 두 신호의 위상차가 근소하더라도 이를 분별할 수 있는 효과가 있다. 이에 따라, 데드존을 줄임으로써 더욱 정밀한 위상 검출이 가능하다.Since the phase detector 200 according to the present embodiment compares the analog voltage values of the reference clock signal CLK_REF and the input clock signal CLK_IN sampled at the same point in time, It is effective. Accordingly, more precise phase detection is possible by reducing the dead zone.

본 실시예의 위상 검출기(200)는 인버터부(230)를 더 포함할 수 있다. 인버터부(230)는 직렬 연결된 인버터 소자를 구비하여 입력 클럭신호(CLK_IN)를 지연하여 샘플링 클럭신호(CLK_S) 및 비교 클럭신호(CLK_COMP)를 생성할 수 있다. The phase detector 200 of the present embodiment may further include an inverter unit 230. The inverter unit 230 includes an inverter element connected in series to delay the input clock signal CLK_IN to generate a sampling clock signal CLK_S and a comparison clock signal CLK_COMP.

구체적으로, 인버터부(230)는 입력 클럭신호(CLK_IN)의 입력단자와 비교기(220) 사이에 입력 클럭신호(CLK_IN)의 입력단자로부터 순차적으로 직렬 연결된 제1 인버터(232), 제2 인버터(234) 및 제3 인버터(236)를 포함할 수 있다. 제1 인버터(232)는 입력 클럭신호(CLK_IN)를 입력받아 샘플링 클럭신호(CLK_S)를 출력하고, 제3 인버터(236)는 비교 클럭신호(CLK_COMP)를 생성하여 비교기(220)로 출력할 수 있다.In detail, the inverter unit 230 includes a first inverter 232, a second inverter 233, and a third inverter 233 connected in series from the input terminal of the input clock signal CLK_IN between the input terminal of the input clock signal CLK_IN and the comparator 220 234 and a third inverter 236. The first inverter 232 receives the input clock signal CLK_IN and outputs the sampling clock signal CLK_S and the third inverter 236 generates the comparison clock signal CLK_COMP and outputs the comparison clock signal CLK_COMP to the comparator 220 have.

보팅부(240)는 비교기(220)로부터 출력된 신호를 처리하여 출력 신호를 생성할 수 있다. 보팅부(240)의 출력 신호 값은 보팅 로직(Voting Logic)을 이용하여 비교기(220)로부터 출력된 하나 이상의 입력 신호 값들로부터 결정된다. 보팅부(240)는 노이즈의 영향을 줄이는 효과를 제공할 수 있다.The voting unit 240 may process the signal output from the comparator 220 to generate an output signal. The output signal value of the voting unit 240 is determined from one or more input signal values output from the comparator 220 using the voting logic. The voting unit 240 can provide an effect of reducing the influence of noise.

동작제어부(250)는 기준 클럭신호(CLK_REF) 및 입력 클럭신호(CLK_IN) 간의 위상차에 따라 전하펌프(130)에 포함된 구성회로들의 동작을 제어할 수 있는 복수의 제어 신호들(UP, DN, S SB)을 생성할 수 있다.The operation control unit 250 includes a plurality of control signals UP, DN, and CLK that can control the operation of the constituent circuits included in the charge pump 130 according to the phase difference between the reference clock signal CLK_REF and the input clock signal CLK_IN, S SB).

이하, 도 3을 참조하여 본 발명의 다른 실시예에 따른 위상 검출기(300)에 대하여 구체적으로 설명한다. 도 3은 본 발명의 다른 실시예에 따른 위상 검출기(300)의 회로도이다.Hereinafter, a phase detector 300 according to another embodiment of the present invention will be described in detail with reference to FIG. 3 is a circuit diagram of a phase detector 300 according to another embodiment of the present invention.

본 발명의 다른 실시예에 따른 위상 검출기(300)는 분주부(310), 샘플링부(320) 및 비교기(330)를 포함한다. 또한, 위상 검출기(200)는 실시예에 따라 인버터부(340), 보팅부(350) 및 동작제어부(360)를 더 포함할 수 있다. 도 3에 도시된 구성요소 전부가 필수적인 구성요소는 아니며, 일부 구성요소가 추가, 삭제 또는 치환될 수 있다.The phase detector 300 according to another embodiment of the present invention includes a frequency divider 310, a sampling unit 320, and a comparator 330. In addition, the phase detector 200 may further include an inverter unit 340, a voting unit 350, and an operation control unit 360 according to an embodiment. Not all of the components shown in Fig. 3 are essential components, and some components may be added, deleted or replaced.

분주부(310)는 기준 클럭신호(CLK_REF) 및 입력 클럭신호(CLK_IN)를 분주하여 각각의 신호에 대한 분주신호를 생성한다. 분주부(310)는 제1 분주기(314), 제2 분주기(316) 및 제3 분주기(318)를 포함한다. 이하, 제1 분주기(314)의 출력신호를 기준 클럭 분주신호, 제2 분주기(316)의 출력신호를 제1 입력 클럭 분주신호, 제3 분주기(318)의 출력신호를 제2 입력 클럭 분주신호라 칭한다.The divider 310 divides the reference clock signal CLK_REF and the input clock signal CLK_IN to generate a frequency division signal for each signal. The dispensing unit 310 includes a first dispensing unit 314, a second dispensing unit 316, and a third dispensing unit 318. Hereinafter, the output signal of the first divider 314 is referred to as a reference clock dividing signal, the output signal of the second divider 316 is referred to as a first input clock dividing signal, the output signal of the third divider 318 is referred to as a second input Quot; clock dividing signal "

분주부(310)는 더미 분주기(312)를 더 포함할 수 있다. 더미 분주기(313)는 본 실시예의 위상 검출기(300)에서 이의 출력신호를 이용하지는 않으나, 로드 밸런싱(Load Balancing)을 위해 분주부(310)에 포함될 수 있다.The dispensing unit 310 may further include a dummy dispenser 312. The dummy frequency divider 313 does not use its output signal in the phase detector 300 of the present embodiment, but may be included in the divider 310 for load balancing.

샘플링부(320)는 기준 클럭 분주신호와 제1 입력 클럭 분주신호의 하강 에지 구간 또는 상승 에지 구간 중 어느 하나의 에지 구간에서 샘플링 클럭신호(CLK_S)에 응답하여 동일한 특정 시점에 기준 클럭 분주신호 및 제1 입력 클럭 분주신호를 샘플링한다. 즉, 두 신호에 대한 샘플링을 동시에 개시하는 것이다.The sampling unit 320 receives the reference clock dividing signal and the reference clock dividing signal in response to the sampling clock signal CLK_S at the same specific time point in either the falling edge interval or the rising edge interval of the first input clock dividing signal, And samples the first input clock frequency dividing signal. That is, sampling is started simultaneously for the two signals.

샘플링부(320)는 제1 트랜지스터(Q1), 제2 트랜지스터(Q2), 제1 캐패시터(C1) 및 제2 캐패시터(C2)를 포함한다. 구체적으로, 제1 트랜지스터(Q1)는 기준 클럭 분주신호의 출력단자와 비교기(330)의 비반전 단자 사이에 연결되고, 제1 캐패시터(C1)는 비교기(330)의 비반전 단자와 접지단자 사이에 연결된다. 제2 트랜지스터(Q2)는 제1 입력 클럭 분주신호의 출력단자와 비교기(330)의 반전 단자 사이에 연결되고, 제2 캐패시터(C2)는 비교기(330)의 반전 단자와 접지단자 사이에 연결된다.The sampling unit 320 includes a first transistor Q1, a second transistor Q2, a first capacitor C1, and a second capacitor C2. Specifically, the first transistor Q1 is connected between the output terminal of the reference clock dividing signal and the non-inverting terminal of the comparator 330, and the first capacitor C1 is connected between the non-inverting terminal of the comparator 330 and the ground terminal Lt; / RTI > The second transistor Q2 is connected between the output terminal of the first input clock dividing signal and the inverting terminal of the comparator 330 and the second capacitor C2 is connected between the inverting terminal of the comparator 330 and the ground terminal .

제1 트랜지스터(Q1)는 기준 클럭 분주신호의 출력단자에 연결되는 제1 전극, 비교기(330)의 비반전 단자에 연결되는 제2 전극 및 샘플링 클럭신호(CLK_S)가 인가되는 게이트 전극을 포함한다.The first transistor Q1 includes a first electrode connected to the output terminal of the reference clock dividing signal, a second electrode connected to the non-inverting terminal of the comparator 330, and a gate electrode to which the sampling clock signal CLK_S is applied .

제2 트랜지스터(Q2)는 제1 입력 클럭 분주신호의 출력단자에 연결되는 제1 전극, 비교기(330)의 반전 단자에 연결되는 제2 전극 및 샘플링 클럭신호(CLK_S)가 인가되는 게이트 전극을 포함한다.The second transistor Q2 includes a first electrode connected to the output terminal of the first input clock dividing signal, a second electrode connected to the inverting terminal of the comparator 330, and a gate electrode to which the sampling clock signal CLK_S is applied do.

제1 캐패시터(C1)는 제1 트랜지스터(Q1)의 제2 전극과 접지단자 사이에 연결되고, 제2 캐패시터(C2)는 제2 트랜지스터(Q2)의 제2 전극과 접지단자 사이에 연결된다.The first capacitor C1 is connected between the second electrode of the first transistor Q1 and the ground terminal and the second capacitor C2 is connected between the second electrode of the second transistor Q2 and the ground terminal.

샘플링부(320)는 위상을 비교할 두 클럭 분주신호(기준 클럭 분주신호 및 제1 입력 클럭 분주신호)를 동일한 시점에 샘플링하여 캐패시터(C1, C2)에 전압 형태로 저장한다. 구체적으로, 샘플링부(320)는 논리 레벨(하이 레벨 또는 로우 레벨)이 아닌 아날로그 값으로 제1 캐패시터(C1)에 기준 클럭 분주신호를 저장하고, 제2 캐패시터(C2)에 제1 입력 클럭 분주신호를 저장한다.The sampling unit 320 samples two clock dividing signals (reference clock dividing signal and first input clock dividing signal) to be phase-sampled at the same time and stores them as voltages in the capacitors C1 and C2. Specifically, the sampling unit 320 stores the reference clock dividing signal in the first capacitor C1 with an analog value that is not a logic level (high level or low level), and the first input clock frequency Signal.

즉, 샘플링 클럭신호(CLK_S)가 제1 트랜지스터(Q1) 및 제2 트랜지스터(Q2)를 턴온(turn on)시킴에 따라 제1 캐패시터(C1)는 특정 시점의 기준 클럭 분주신호에 대응되는 전압값인 기준 전압신호(V_REF)를 생성하여 비교기(330)의 비반전 단자로 출력하고, 제2 캐패시터(C2)는 동일한 특정 시점의 제1 입력 클럭 분주신호에 대응되는 전압값인 입력 전압신호(V_IN)를 생성하여 비교기(330)의 반전 단자로 출력한다.That is, as the sampling clock signal CLK_S turns on the first transistor Q1 and the second transistor Q2, the first capacitor C1 outputs the voltage value corresponding to the reference clock dividing signal at a specific time And the second capacitor C2 outputs the input voltage signal V_IN, which is the voltage value corresponding to the first input clock dividing signal at the same specific time point, to the non-inverting terminal of the comparator 330, And outputs it to the inverting terminal of the comparator 330.

기준 클럭 분주신호와 제1 입력 클럭 분주신호는 동일 시점에 샘플링되기 때문에 위상이 앞서거나 뒤짐에 따라 샘플링된 신호의 전압 크기가 달라진다. 예를 들어, 기준 클럭 분주신호의 위상이 제1 입력 클럭 분주신호의 위상보다 앞서는 경우, 두 신호의 하강 에지에서 위상차를 비교할 때, 기준 클럭 분주신호의 전압 크기가 제1 입력 클럭 분주신호의 전압 크기보다 크다.Since the reference clock dividing signal and the first input clock dividing signal are sampled at the same time, the voltage magnitude of the sampled signal is changed as the phase is ahead or lagging. For example, when the phase of the reference clock dividing signal is ahead of the phase of the first input clock dividing signal, when the phase difference is compared at the falling edge of the two signals, the voltage magnitude of the reference clock dividing signal becomes the voltage of the first input clock dividing signal It is bigger than size.

비교기(330)는 샘플링 클럭신호(CLK_S)를 지연시킨 비교 클럭신호(CLK_COMP)에 응답하여 샘플링부(320)에 의해 샘플링된 기준 클럭 분주신호 및 제1 입력 클럭 분주신호의 크기를 비교하여 위상차 신호를 출력한다.The comparator 330 compares the magnitudes of the reference clock dividing signal and the first input clock dividing signal sampled by the sampling unit 320 in response to the comparison clock signal CLK_COMP in which the sampling clock signal CLK_S is delayed, .

이와 같이 본 실시예에 따른 위상 검출기(300)는 동일 시점에서 샘플링된 기준 클럭 분주신호와 제1 입력 클럭 분주신호의 아날로그 전압값을 비교하기 때문에 두 신호의 위상차가 근소하더라도 이를 분별할 수 있는 효과가 있다. 이에 따라, 데드존을 줄임으로써 더욱 정밀한 위상 검출이 가능하다.Since the phase detector 300 according to the present embodiment compares the analog voltage values of the reference clock dividing signal sampled at the same time and the first input clock dividing signal, it is possible to distinguish the analog signals even if the phase difference of the two signals is small have. Accordingly, more precise phase detection is possible by reducing the dead zone.

또한, 본 실시예에 따른 위상 검출기(300)는 분주부(310)에 의해 분주된 신호들 간의 위상차를 검출하기 때문에 전력 소모를 줄일 수 있는 효과가 있다.In addition, the phase detector 300 according to the present embodiment detects a phase difference between signals divided by the divider 310, thereby reducing power consumption.

본 실시예의 위상 검출기(300)는 인버터부(340)를 더 포함할 수 있다. 인버터부(340)는 직렬 연결된 인버터 소자를 구비하여 제2 입력 클럭 분주신호를 지연하여 샘플링 클럭신호(CLK_S) 및 비교 클럭신호(CLK_COMP)를 생성할 수 있다. The phase detector 300 of the present embodiment may further include an inverter unit 340. [ The inverter unit 340 includes inverter elements connected in series to delay the second input clock frequency divider signal to generate a sampling clock signal CLK_S and a comparison clock signal CLK_COMP.

구체적으로, 인버터부(340)는 제2 입력 클럭 분주신호의 출력단자와 비교기(330) 사이에 제2 입력 클럭 분주신호의 출력단자로부터 순차로 직렬 연결된 제1 인버터(342) 및 제2 인버터(344)를 포함할 수 있다. 제2 인버터(344)는 비교 클럭신호(CLK_COMP)를 생성하여 비교기(330)로 출력할 수 있다. 샘플링 클럭신호(CLK_S)는 제2 입력 클럭 분주신호로서 제1 인버터(342)로 입력된다.In detail, the inverter unit 340 includes a first inverter 342 and a second inverter 342 connected in series from the output terminal of the second input clock dividing signal in series between the output terminal of the second input clock dividing signal and the comparator 330 344 < / RTI > The second inverter 344 may generate the comparison clock signal CLK_COMP and output it to the comparator 330. The sampling clock signal CLK_S is input to the first inverter 342 as a second input clock dividing signal.

보팅부(350)는 비교기(330)로부터 출력된 신호를 처리하여 출력 신호를 생성할 수 있다. 보팅부(350)의 출력 신호 값은 보팅 로직(Voting Logic)을 이용하여 비교기(330)로부터 출력된 하나 이상의 입력 신호 값들로부터 결정된다. 보팅부(350)는 노이즈의 영향을 줄이는 효과를 제공할 수 있다.The voting unit 350 may process the signal output from the comparator 330 to generate an output signal. The output signal value of the voting unit 350 is determined from the one or more input signal values output from the comparator 330 using the voting logic. The voting unit 350 can provide an effect of reducing the influence of noise.

동작제어부(360)는 기준 클럭 분주신호 및 제1 입력 클럭 분주신호 간의 위상차에 따라 전하펌프(130)에 포함된 구성회로들의 동작을 제어할 수 있는 복수의 제어 신호들(UP, DN, S SB)을 생성할 수 있다.The operation control unit 360 generates a plurality of control signals UP, DN, and S SB (hereinafter, referred to as " UP ", " Can be generated.

이하, 도 4 및 도 5를 참조하여 본 발명의 다른 실시예에 따른 위상 검출기(300)의 동작에 대하여 구체적으로 설명한다. 도 2에 도시된 본 발명의 실시예에 따른 위상 검출기(200)의 동작은 이하 설명할 위상 검출기(300)의 동작과 유사하므로 구체적인 설명은 생략한다.Hereinafter, the operation of the phase detector 300 according to another embodiment of the present invention will be described in detail with reference to FIGS. 4 and 5. FIG. The operation of the phase detector 200 according to the embodiment of the present invention shown in FIG. 2 is similar to that of the phase detector 300 to be described below, and thus a detailed description thereof will be omitted.

도 4는 본 발명의 다른 실시예에 따른 위상 검출기(300)의 동작을 나타내는 타이밍도이다. 도 4는 하강 에지 구간에서 기준 클럭신호(CLK_REF)와 입력 클럭신호(CLK_IN)의 위상차를 비교하고, 분주부(310)에 의해 입력 신호가 2분주된 경우에 대한, 기준 클럭신호(CLK_REF), 입력 클럭신호(CLK_IN), 샘플링 클럭신호(CLK_S) 및 비교 클럭신호(CLK_COMP)의 파형을 도시한다. 도 4의 타이밍도는 예시에 불과하며 반드시 이에 한정되는 것은 아니다.4 is a timing diagram illustrating the operation of phase detector 300 in accordance with another embodiment of the present invention. 4 is a timing chart for comparing the phase difference between the reference clock signal CLK_REF and the input clock signal CLK_IN in the falling edge period and comparing the phase difference between the reference clock signal CLK_REF and the reference clock signal CLK_INF, The waveforms of the input clock signal CLK_IN, the sampling clock signal CLK_S, and the comparison clock signal CLK_COMP. The timing chart of Fig. 4 is merely an example and is not necessarily limited thereto.

도 5는 도 4에 도시된 파형 중 A로 표시된 부분을 확대하여 도시한 타이밍도이다. 5 is an enlarged view of a portion indicated by A in the waveform shown in Fig.

도 5를 참조하면, T1은 기준 클럭신호(CLK_REF)와 입력 클럭신호(CLK_IN) 사이의 지연시간을 나타내고, T2는 입력 클럭신호(CLK_IN)와 샘플링 클럭신호(CLK_S)의 지연시간을 나타내며, T3는 샘플링 클럭신호(CLK_S)와 비교 클럭신호(CLK_COMP)의 지연시간을 나타낸다.Referring to FIG. 5, T1 denotes a delay time between the reference clock signal CLK_REF and the input clock signal CLK_IN, T2 denotes a delay time of the input clock signal CLK_IN and the sampling clock signal CLK_S, T3 Represents the delay time of the sampling clock signal CLK_S and the comparison clock signal CLK_COMP.

Ts는 기준 클럭신호(CLK_REF) 및 입력 클럭신호(CLK_IN)를 샘플링하는 특정 시점을 나타낸다. 보다 정확히 말하면, 기준 클럭 분주신호 및 제1 입력 클럭 분주신호를 샘플링하는 특정 시점을 나타낸다. 샘플링 클럭신호(CLK_S)에 응답하여 Ts에서 샘플링된 기준 클럭 분주신호의 전압값은 V_REF, 샘플링된 제1 입력 클럭 분주신호의 전압값은 V_IN이다. 도 5는 기준 클럭신호(CLK_REF)의 위상이 입력 클럭신호(CLK_IN)의 위상에 비하여 뒤진 경우를 나타낸다. 이에 따라, 샘플링된 전압값 V_REF가 V_IN에 비하여 그 크기가 작은 것을 확인할 수 있다.Ts represents a specific time point at which the reference clock signal CLK_REF and the input clock signal CLK_IN are sampled. More precisely, it represents a specific time point at which the reference clock dividing signal and the first input clock dividing signal are sampled. The voltage value of the reference clock dividing signal sampled at Ts in response to the sampling clock signal CLK_S is V_REF and the voltage value of the sampled first input clock dividing signal is V_IN. 5 shows a case where the phase of the reference clock signal CLK_REF is lower than the phase of the input clock signal CLK_IN. Thus, it can be seen that the sampled voltage value V_REF is smaller than V_IN.

Tc는 비교기(330)가 활성화되어 샘플링된 두 신호의 전압값을 비교하는 시점을 나타낸다. 비교기(330)는 샘플링된 두 신호의 전압값을 비교하여 V_REF의 크기가 V_IN의 크기보다 작다는 것을 검출할 수 있다. 이에 따라, 동작제어부(360)는 그 위상차에 해당하는 펄스폭을 가지는 DN 신호를 출력할 수 있을 것이다.Tc represents a time point at which the comparator 330 compares the voltage values of the two sampled signals activated. The comparator 330 compares the voltage values of the two sampled signals and can detect that the magnitude of V_REF is smaller than the magnitude of V_IN. Accordingly, the operation control unit 360 can output the DN signal having the pulse width corresponding to the phase difference.

이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The foregoing description is merely illustrative of the technical idea of the present embodiment, and various modifications and changes may be made to those skilled in the art without departing from the essential characteristics of the embodiments. Therefore, the present embodiments are to be construed as illustrative rather than restrictive, and the scope of the technical idea of the present embodiment is not limited by these embodiments. The scope of protection of the present embodiment should be construed according to the following claims, and all technical ideas within the scope of equivalents thereof should be construed as being included in the scope of the present invention.

100: 지연 고정 루프 120, 200, 300: 위상 검출기
130: 전하펌프 140: 루프필터
150: 전압제어 지연라인 210, 320: 샘플링부
220, 330: 비교기 230, 340: 인버터부
240, 350: 보팅부 250, 260: 동작제어부
310: 분주부100: delay locked loop 120, 200, 300: phase detector
130: charge pump 140: loop filter
150: voltage control delay line 210, 320:
220, 330: comparator 230, 340: inverter unit
240, 350: a voting unit 250, 260:
310: minute housewife

Claims (15)

기준 클럭신호와 입력 클럭신호의 하강 에지 구간 또는 상승 에지 구간 중 어느 하나의 에지 구간에서 샘플링 클럭신호에 응답하여 동일한 특정 시점에 상기 기준 클럭신호 및 상기 입력 클럭신호를 샘플링하는 샘플링부; 및
상기 샘플링 클럭신호를 지연시킨 비교 클럭신호에 응답하여 상기 샘플링부에 의해 샘플링된 상기 기준 클럭신호 및 상기 입력 클럭신호의 크기를 비교하여 위상차 신호를 출력하는 비교기
를 포함하는 위상 검출기.A sampling unit for sampling the reference clock signal and the input clock signal at the same specific time point in response to the sampling clock signal in one of the falling edge interval and the rising edge interval of the reference clock signal and the input clock signal; And
A comparator for comparing a magnitude of the reference clock signal and the input clock signal sampled by the sampling unit in response to a comparison clock signal obtained by delaying the sampling clock signal,
≪ / RTI > 제1항에 있어서,
상기 샘플링부는,
상기 기준 클럭신호의 입력단자와 상기 비교기의 비반전 단자 사이에 연결되는 제1 트랜지스터;
상기 비교기의 비반전 단자와 접지단자 사이에 연결되는 제1 캐패시터;
상기 입력 클럭신호의 입력단자와 상기 비교기의 반전 단자 사이에 연결되는 제2 트랜지스터; 및
상기 비교기의 반전 단자와 접지단자 사이에 연결되는 제2 캐패시터를 포함하는 위상 검출기.The method according to claim 1,
Wherein the sampling unit comprises:
A first transistor coupled between an input terminal of the reference clock signal and a non-inverting terminal of the comparator;
A first capacitor connected between the non-inverting terminal and the ground terminal of the comparator;
A second transistor coupled between an input terminal of the input clock signal and an inverting terminal of the comparator; And
And a second capacitor connected between the inverting terminal and the ground terminal of the comparator. 제2항에 있어서,
상기 제1 트랜지스터는, 상기 기준 클럭신호의 입력단자에 연결되는 제1 전극, 상기 비교기의 비반전 단자에 연결되는 제2 전극 및 상기 샘플링 클럭신호가 인가되는 게이트 전극을 포함하고,
상기 제2 트랜지스터는, 상기 입력 클럭신호의 입력단자에 연결되는 제1 전극, 상기 비교기의 반전 단자에 연결되는 제2 전극 및 상기 샘플링 클럭신호가 인가되는 게이트 전극을 포함하는 위상 검출기.3. The method of claim 2,
Wherein the first transistor includes a first electrode connected to an input terminal of the reference clock signal, a second electrode connected to a non-inverting terminal of the comparator, and a gate electrode to which the sampling clock signal is applied,
Wherein the second transistor comprises a first electrode coupled to an input terminal of the input clock signal, a second electrode coupled to an inverting terminal of the comparator, and a gate electrode to which the sampling clock signal is applied. 제3항에 있어서,
상기 제1 캐패시터는, 상기 제1 트랜지스터의 제2 전극과 상기 접지단자 사이에 연결되고, 상기 제2 캐패시터는, 상기 제2 트랜지스터의 제2 전극과 상기 접지단자 사이에 연결되는 위상 검출기.The method of claim 3,
Wherein the first capacitor is coupled between the second electrode of the first transistor and the ground terminal and the second capacitor is coupled between the second electrode of the second transistor and the ground terminal. 제2항에 있어서,
상기 샘플링 클럭신호가 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 턴온시킴에 따라 상기 제1 캐패시터는 상기 특정 시점의 기준 클럭신호에 대응되는 전압값인 기준 전압신호를 생성하여 상기 비교기의 비반전 단자로 출력하고, 상기 제2 캐패시터는 상기 특정 시점의 입력 클럭신호에 대응되는 전압값인 입력 전압신호를 생성하여 상기 비교기의 반전 단자로 출력하는 위상 검출기.3. The method of claim 2,
As the sampling clock signal turns on the first transistor and the second transistor, the first capacitor generates a reference voltage signal, which is a voltage value corresponding to the reference clock signal at the specific time point, to the non-inverting terminal of the comparator And the second capacitor generates an input voltage signal that is a voltage value corresponding to the input clock signal at the specific time point and outputs the generated input voltage signal to the inverting terminal of the comparator. 제2항에 있어서,
직렬 연결된 복수개의 인버터 소자를 구비하여 상기 입력 클럭신호를 지연하여 상기 샘플링 클럭신호 및 상기 비교 클럭신호를 생성하는 인버터부를 더 포함하는 위상 검출기.3. The method of claim 2,
Further comprising an inverter unit having a plurality of inverter elements connected in series to delay the input clock signal to generate the sampling clock signal and the comparison clock signal. 제6항에 있어서,
상기 인버터부는, 상기 입력 클럭신호의 입력단자와 상기 비교기 사이에 상기 입력 클럭신호의 입력단자로부터 순차로 직렬 연결된 제1 인버터, 제2 인버터 및 제3 인버터를 포함하고,
상기 제1 인버터는 상기 입력 클럭신호를 입력받아 상기 샘플링 클럭신호를 출력하고, 상기 제3 인버터는 상기 비교 클럭신호를 출력하는 위상 검출기.The method according to claim 6,
The inverter unit includes a first inverter, a second inverter, and a third inverter connected in series from an input terminal of the input clock signal in series between an input terminal of the input clock signal and the comparator,
Wherein the first inverter receives the input clock signal and outputs the sampling clock signal, and the third inverter outputs the comparison clock signal. 기준 클럭신호 및 입력 클럭신호를 각각 분주하여 기준 클럭 분주신호, 제1 입력 클럭 분주신호 및 제2 입력 클럭 분주신호를 생성하는 분주부;
상기 기준 클럭 분주신호와 상기 제1 입력 클럭 분주신호의 하강 에지 구간 또는 상승 에지 구간 중 어느 하나의 에지 구간에서 샘플링 클럭신호에 응답하여 동일한 특정 시점에 상기 기준 클럭 분주신호 및 상기 제1 입력 클럭 분주신호를 샘플링하는 샘플링부; 및
상기 샘플링 클럭신호를 지연시킨 비교 클럭신호에 응답하여 상기 샘플링부에 의해 샘플링된 상기 기준 클럭 분주신호 및 상기 제1 입력 클럭 분주신호의 크기를 비교하여 위상차 신호를 출력하는 비교기
를 포함하는 위상 검출기.A divider for generating a reference clock dividing signal, a first input clock dividing signal and a second input clock dividing signal by dividing the reference clock signal and the input clock signal, respectively;
The reference clock dividing signal and the first input clock dividing signal in response to the sampling clock signal at any one of the falling edge interval and the rising edge interval of the reference clock division signal and the first input clock division signal, A sampling unit for sampling a signal; And
A comparator for comparing a magnitude of the reference clock dividing signal sampled by the sampling unit and a magnitude of the first input clock dividing signal in response to a comparison clock signal obtained by delaying the sampling clock signal,
≪ / RTI > 기준 클럭신호 및 입력 클럭신호를 각각 분주하여 기준 클럭 분주신호, 제1 입력 클럭 분주신호 및 제2 입력 클럭 분주신호를 생성하는 분주부;
상기 기준 클럭 분주신호와 상기 제1 입력 클럭 분주신호의 하강 에지 구간 또는 상승 에지 구간 중 어느 하나의 에지 구간에서 샘플링 클럭신호에 응답하여 동일한 특정 시점에 상기 기준 클럭 분주신호 및 상기 제1 입력 클럭 분주신호를 샘플링하는 샘플링부; 및
상기 샘플링 클럭신호를 지연시킨 비교 클럭신호에 응답하여 상기 샘플링부에 의해 샘플링된 상기 기준 클럭 분주신호 및 상기 제1 입력 클럭 분주신호의 크기를 비교하여 위상차 신호를 출력하는 비교기
를 포함하는 위상 검출기.A divider for generating a reference clock dividing signal, a first input clock dividing signal and a second input clock dividing signal by dividing the reference clock signal and the input clock signal, respectively;
The reference clock dividing signal and the first input clock dividing signal in response to the sampling clock signal at any one of the falling edge interval and the rising edge interval of the reference clock division signal and the first input clock division signal, A sampling unit for sampling a signal; And
A comparator for comparing a magnitude of the reference clock dividing signal sampled by the sampling unit and a magnitude of the first input clock dividing signal in response to a comparison clock signal obtained by delaying the sampling clock signal,
≪ / RTI > 제9항에 있어서,
상기 제1 트랜지스터는, 상기 기준 클럭 분주신호의 출력단자에 연결되는 제1 전극, 상기 비교기의 비반전 단자에 연결되는 제2 전극 및 상기 샘플링 클럭신호가 인가되는 게이트 전극을 포함하고,
상기 제2 트랜지스터는, 상기 제1 입력 클럭 분주신호의 출력단자에 연결되는 제1 전극, 상기 비교기의 반전 단자에 연결되는 제2 전극 및 상기 샘플링 클럭신호가 인가되는 게이트 전극을 포함하는 위상 검출기.10. The method of claim 9,
Wherein the first transistor includes a first electrode connected to an output terminal of the reference clock dividing signal, a second electrode connected to a non-inverting terminal of the comparator, and a gate electrode to which the sampling clock signal is applied,
Wherein the second transistor comprises a first electrode coupled to the output terminal of the first input clock divide signal, a second electrode coupled to an inverting terminal of the comparator, and a gate electrode to which the sampling clock signal is applied. 제10항에 있어서,
상기 제1 캐패시터는, 상기 제1 트랜지스터의 제2 전극과 상기 접지단자 사이에 연결되고, 상기 제2 캐패시터는, 상기 제2 트랜지스터의 제2 전극과 상기 접지단자 사이에 연결되는 위상 검출기.11. The method of claim 10,
Wherein the first capacitor is coupled between the second electrode of the first transistor and the ground terminal and the second capacitor is coupled between the second electrode of the second transistor and the ground terminal. 제9항에 있어서,
상기 샘플링 클럭신호가 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 턴온시킴에 따라 상기 제1 캐패시터는 상기 특정 시점의 기준 클럭 분주신호에 대응되는 전압값인 기준 전압신호를 생성하여 상기 비교기의 비반전 단자로 출력하고, 상기 제2 캐패시터는 상기 특정 시점의 제1 입력 클럭 분주신호에 대응되는 전압값인 입력 전압신호를 생성하여 상기 비교기의 반전 단자로 출력하는 위상 검출기.10. The method of claim 9,
The first capacitor generates a reference voltage signal, which is a voltage value corresponding to the reference clock dividing signal at the specific time, as the sampling clock signal turns on the first transistor and the second transistor, And the second capacitor generates an input voltage signal which is a voltage value corresponding to the first input clock dividing signal at the specific time point and outputs the generated input voltage signal to the inverting terminal of the comparator. 제9항에 있어서,
직렬 연결된 복수개의 인버터 소자를 구비하여 상기 제2 입력 클럭 분주신호를 지연하여 상기 비교 클럭신호를 생성하는 인버터부를 더 포함하는 위상 검출기.10. The method of claim 9,
Further comprising an inverter unit having a plurality of inverter elements connected in series to delay the second input clock dividing signal to generate the comparison clock signal. 제13항에 있어서,
상기 인버터부는, 상기 제2 입력 클럭 분주신호의 출력단자와 상기 비교기 사이에 상기 제2 입력 클럭 분주신호의 출력단자로부터 순차로 직렬 연결된 제1 인버터 및 제2 인버터를 포함하고, 상기 제2 인버터는, 상기 비교 클럭신호를 출력하는 위상 검출기.14. The method of claim 13,
Wherein the inverter unit includes a first inverter and a second inverter serially connected in series from an output terminal of the second input clock dividing signal between an output terminal of the second input clock dividing signal and the comparator, And outputs the comparison clock signal. 제8항에 있어서,
상기 샘플링 클럭신호는 상기 제2 입력 클럭 분주신호인 위상 검출기.9. The method of claim 8,
And the sampling clock signal is the second input clock dividing signal.
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