KR20170089742A

KR20170089742A - 듀얼 루프 회로를 포함하는 ldo 레귤레이터 및 그것을 포함하는 응용 프로세서와 사용자 장치

Info

Publication number: KR20170089742A
Application number: KR1020160092726A
Authority: KR
Inventors: 조규형; 이용진; 김대용; 김상호
Original assignee: 삼성전자주식회사; 한국과학기술원
Priority date: 2016-01-26
Filing date: 2016-07-21
Publication date: 2017-08-04
Also published as: KR102528967B1

Abstract

본 발명의 실시 예에 따른 LDO 레귤레이터는 코스 루프 블록, 파인 루프 블록, 그리고 디지털 컨트롤 블록을 포함한다. 코스 루프 블록은 출력 단자로부터 입력 전압을 제공받고 코스 코드를 생성하는, 상기 코스 코드에 따라 상기 출력 단자로 제공하는 코스 전류를 조절한다. 파인 루프 블록은 상기 출력 단자로부터 입력 전압을 제공받고 파인 코드를 생성하고, 상기 파인 코드에 따라 상기 출력 단자로 제공하는 파인 전류를 조절한다. 디지털 컨트롤 블록은 상기 코스 루프 블록으로부터 상기 코스 코드를 제공 받고, 상기 파인 루프 블록을 제어하기 위한 제어 신호를 생성한다. 본 발명의 실시 예에 따른 LDO 레귤레이터는 코스 루프 회로를 이용하여 큰 전압 범위로 출력 전압(Vout)을 조절하고 파인 루프 회로를 이용하여 섬세하게 출력 전압(Vout)를 조절할 수 있다. 본 발명의 실시 예에 따른 LDO 레귤레이터에 의하면, 빠르고 정확하게 출력 전압(Vout)을 조절할 수 있다.

Description

듀얼 루프 회로를 포함하는 LDO 레귤레이터 및 그것을 포함하는 응용 프로세서와 사용자 장치 {LDO regulator including dual loop circuit, and application processor and user device including the same}

본 발명은 전압 레귤레이터에 관한 것으로, 더욱 상세하게는 코스 루프 회로와 파인 루프 회로를 포함하는 LDO 레귤레이터에 관한 것이다.

전압 레귤레이터(voltage regulator)는 회로에 일정한 전압(Voltage)을 제공하기 위해 사용된다. 전압 레귤레이터는 전압을 조정하는 방식에 따라, 크게 선형 레귤레이터(linear regulator)와 스위칭 레귤레이터(switching regulator)로 나눌 수 있다. 스위칭 레귤레이터는 효율은 좋지만, 잡음 특성이 떨어지는 단점이 있다. 반면에, 선형 레귤레이터는 효율은 떨어지지만 잡음 특성이 좋은 장점이 있다. 선형 레귤레이터는 잡음 특성이 좋기 때문에, 정밀하고 안정된 전압을 공급할 수 있다.

LDO 레귤레이터(low drop-out regulator)는 일종의 선형 레귤레이터이다. LDO 레귤레이터는 다양한 종류의 전자 장치에 안정적으로 전원을 공급하기 위해 사용된다. 예를 들면, LDO 레귤레이터는 스마트 폰이나 테블릿 PC 등과 같은 모바일 장치의 전원 관리 집적 회로(PMIC)에 사용될 수 있다.

한편, 모바일 장치의 전원 관리 집적 회로(PMIC)는 LDO 레귤레이터를 이용하여, 응용 프로세서(AP)나 메모리(memory) 등과 같은 반도체 회로에 다양한 전원 전압을 제공할 수 있다. 종래의 전원 관리 집적 회로(PMIC)는 여러 전원 라인을 통해 다양한 전원 전압을 제공한다. 전원 관리 집적 회로(PMIC)와 반도체 회로 사이에 여러 전원 라인이 사용되면, 기생 저항이나 기생 인덕턴스로 인해 필요한 전압을 안정적으로 제공할 수 없는 문제가 있다.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 반도체 회로에 안정적으로 전압을 공급할 수 있는 LDO 레귤레이터, 및 그것을 포함하는 응용 프로세서와 사용자 장치를 제공하는 데 있다.

본 발명의 다른 목적은 출력 전압을 빠르고 세밀하게 조절할 수 있는 LDO 레귤레이터, 및 그것을 포함하는 응용 프로세서와 사용자 장치를 제공하는 데 있다.

본 발명의 실시 예에 따른 LDO 레귤레이터는 코스 루프 블록, 파인 루프 블록, 그리고 디지털 컨트롤 블록을 포함한다. 코스 루프 블록은 출력 단자로부터 입력 전압을 제공받고 코스 코드를 생성하는, 상기 코스 코드에 따라 상기 출력 단자로 제공하는 코스 전류를 조절한다. 파인 루프 블록은 상기 출력 단자로부터 입력 전압을 제공받고 파인 코드를 생성하고, 상기 파인 코드에 따라 상기 출력 단자로 제공하는 파인 전류를 조절한다. 디지털 컨트롤 블록은 상기 코스 루프 블록으로부터 상기 코스 코드를 제공 받고, 상기 파인 루프 블록을 제어하기 위한 제어 신호를 생성한다.

실시 예로서, 상기 코스 루프 블록은, 상기 코스 코드를 입력받고 코스 기준 전압을 변경하는 기준 전압 변환기, 상기 입력 전압과 상기 코스 기준 전압을 입력받고, 상기 코스 코드를 생성하는 아날로그 디지털 컨버터(ADC), 및 상기 ADC로부터 상기 코스 코드를 입력받고, 상기 코스 전류를 제공하는 코스 전류 구동기를 포함한다.

실시 예로서, 상기 ADC는 전류 미러 플래시 아날로그 디지털 컨버터(CMF ADC)일 수 있다. 상기 CMF ADC는, 상기 코스 기준 전압을 입력받고 제 1 전류 통로를 형성하는, 상기 입력 전압을 입력받고 제 2 전류 통로를 형성하는, 그리고 상기 제 1 및 제 2 전류 통로의 전류의 합은 전류 소스에 의해 일정하게 유지되는 비교 회로, 상기 제 1 전류 통로를 전류 미러링(current mirroring) 함으로 제 3 전류 통로를 형성하는 제 1 전류 미러 회로, 및 상기 제 2 전류 통로를 전류 미러링 함으로, 제 4 내지 제 N(N는 5 이상의 자연수) 전류 통로를 형성하는 제 2 전류 미러 회로를 포함할 수 있다.

실시 예로서, 상기 파인 루프 블록은, 상기 입력 전압과 기준 전압을 비교하고, 비교 결과로서 선택 신호를 출력하는 비교기, 상기 디지털 컨트롤 블록의 제어 신호에 응답하여 동작하고, 상기 비교기의 선택 신호에 따라 왼쪽 또는 오른쪽으로 쉬프트 동작을 수행함으로, 파인 코드를 출력하는 쉬프트 레지스터, 및 상기 파인 코드를 입력받고, 상기 파인 전류를 제공하는 파인 전류 구동기를 포함한다.

실시 예로서, 상기 디지털 컨트롤 블록은, 상기 코스 코드를 입력받고 상기 쉬프트 레지스터를 동작하기 위한 인에이블 신호와 상기 쉬프트 레지스터를 리셋하기 위한 리셋 신호를 출력하는 파인 루프 컨트롤러, 및 상기 쉬프트 레지스터를 제어함으로 초기 파인 전류를 조절하기 위한 초기 신호를 출력하는 초기 파인 전류 선택기를 포함한다.

본 발명의 실시 예에 따른 응용 프로세서는 코스 코드에 따라 코스 전류를 조절하고, 상기 코스 코드를 이용하여 파인 코드를 제어하고, 상기 파인 코드에 따라 파인 전류를 조절하는 LDO 레귤레이터, 및 상기 LDO 레귤레이터로부터 상기 코스 전류와 상기 파인 전류를 공급받는 로드 회로를 포함한다.

실시 예로서, 상기 LDO 레귤레이터는, 출력 단자로부터 입력 전압을 제공받고 상기 코스 코드를 생성하는, 상기 코스 코드에 따라 상기 출력 단자로 제공하는 코스 전류를 조절하는 코스 루프 회로, 상기 출력 단자로부터 입력 전압을 제공받고 상기 파인 코드를 생성하는, 상기 파인 코드에 따라 상기 출력 단자로 제공하는 파인 전류를 조절하는 파인 루프 회로, 및 상기 코스 루프 회로로부터 상기 코스 코드를 제공 받고, 상기 파인 루프 회로를 제어하기 위한 제어 신호를 생성하는 디지털 컨트롤러를 포함한다.

본 발명의 실시 예에 따른 사용자 장치는 전원 라인을 통해 전원 전압을 제공하는 전원 관리 집적 회로, 및 상기 전원 라인을 통해 전원 전압을 제공받고 내부 전원을 생성하는 LDO 레귤레이터를 포함하는 응용 프로세서를 포함한다. 상기 LDO 레귤레이터는, 출력 단자로부터 입력 전압을 제공받고 코스 코드를 생성하는, 상기 코스 코드에 따라 상기 출력 단자로 제공하는 코스 전류를 조절하는 코스 루프 회로, 상기 출력 단자로부터 입력 전압을 제공받고 상기 파인 코드를 생성하는, 상기 파인 코드에 따라 상기 출력 단자로 제공하는 파인 전류를 조절하는 파인 루프 회로, 및 상기 코스 루프 회로로부터 상기 코스 코드를 제공 받고, 상기 파인 루프 회로를 제어하기 위한 제어 신호를 생성한다.

본 발명의 실시 예에 따른 LDO 레귤레이터는 코스 루프 회로를 이용하여 큰 전압 범위로 출력 전압(Vout)을 조절하고, 파인 루프 회로를 이용하여 작은 전압 범위로 세밀하게 출력 전압(Vout)를 조절할 수 있다. 본 발명의 실시 예에 따른 LDO 레귤레이터에 의하면, 빠르고 정확하게 출력 전압(Vout)을 조절할 수 있다.

도 1은 일반적인 사용자 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 사용자 장치를 보여주는 블록도이다.
도 3은 도 2에 도시된 제 1 LDO 레귤레이터를 예시적으로 보여주는 블록도이다.
도 4는 도 2에 도시된 제 1 LDO 레귤레이터의 다른 실시 예를 보여주는 블록도이다.
도 5는 도 4에 도시된 아날로그 디지털 컨버터(ADC)를 예시적으로 보여주는 회로도이다.
도 6은 도 4에 도시된 아날로그 디지털 컨버터(ADC)의 다른 실시 예를 보여주는 회로도이다.
도 7은 도 4에 도시된 아날로그 디지털 컨버터(ADC)의 또 다른 실시 예를 보여주는 회로도이다.
도 8은 도 7에 도시된 CMF ADC를 예시적으로 설명하기 위한 도표이다.
도 9는 도 4에 도시된 쉬프트 레지스터의 동작 방법을 예시적으로 설명하기 위한 도표이다.
도 10은 도 4에 도시된 디지털 컨트롤러를 예시적으로 보여주는 블록도이다.
도 11은 도 10에 도시된 제 5 컨트롤 유닛을 예시적으로 보여주는 블록도이다.
도 12는 도 11에 도시된 인에이블 파인 루프 컨트롤러의 동작을 설명하기 위한 타이밍도이다.
도 13은 11에 도시된 초기 파인 전류 선택기의 동작을 설명하기 위한 타이밍도이다.
도 14는 도 2에 도시된 제 1 LDO 레귤레이터의 동작 방법을 설명하기 위한 블록도와 타이밍도이다.
도 15는 본 발명의 실시 예에 따른 LDO 레귤레이터의 동작 방법을 예시적으로 설명하기 위한 순서도이다.

아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.

도 1은 일반적인 사용자 장치를 보여주는 블록도이다. 도 1을 참조하면, 사용자 장치(10)는 전원 관리 집적 회로(PMIC, 11)와 응용 프로세서(12)를 포함한다. 사용자 장치(10)에는 스마트 폰, 태블릿 PC 등과 같은 고급(high-end) 모바일 장치가 포함된다. 고급 모바일 장치의 성능은 응용 프로세서(12)에 의해 좌우된다고 해도 과언은 아니다. 이에 따라 모바일 장치에 사용되는 응용 프로세서(12)는 빠르게 발전하고 있다. 적은 면적에 더 좋은 성능을 내기 위해서, 응용 프로세서(12)의 공정은 미세해지고 설계는 복잡해지고 있다.

응용 프로세서(12)는 다양한 내부 회로를 구동하기 위한 여러 레벨의 전원 전압을 필요로 한다. 이러한 전원 전압은 전원 관리 집적 회로(PMIC, 11)에 의해 공급받을 수 있다. 도 1의 예에서 보는 바와 같이, 전원 관리 집적 회로(11)는 응용 프로세서(12)로 여러 전원 라인을 통해 각각 0.8V, 0.9V, 1.1V, 1.8V와 같이 다양한 전원 전압을 제공할 수 있다.

도 1을 참조하면, 응용 프로세서(12)는 전원 라인을 통해 전원 관리 집적 회로(11)와 연결된다. 전원 라인에는 전류(I)가 흐르고, 기생 저항(Rp1~Rp4)과 기생 인덕턴스(Lp1~Lp4) 성분이 존재할 수 있다. 기생 저항(Rp1~Rp4)에 의해 전원 전압의 DC 값이 변할 수 있다. 예를 들어, 전원 관리 집적 회로(11)가 0.8V의 전원 전압을 응용 프로세서(12)로 제공한다고 가정하자. 전원 라인에 전류(I)가 흐르면, IxRp1에 해당하는 전압 강하가 발생할 수 있다. 그리고 전원 라인에 흐르는 전류(I)가 급격하게 변하는 경우에, 기생 인덕턴스(Lp1)로 인해 전원 전압의 회복(recovery)이 느려질 수 있다.

도 1에 도시된 사용자 장치(10)는 전원 라인에 존재하는 기생 성분의 영향을 줄이기 위해, 각각의 전원 라인에 커패시터(Ce1~Ce4)를 연결한다. 전원 라인에 연결된 커패시터(Ce1~Ce4)는 전류(I)가 급격히 변화할 때, 전원 전압의 회복(recovery) 속도를 빠르게 할 수 있다. 도 1에 도시된 사용자 장치(10)는 간단하게 커패시터를 전원 라인에 연결함으로, 전원 라인의 기생 성분에 의한 영향을 효과적으로 줄일 수 있다.

도 2는 본 발명의 실시 예에 따른 사용자 장치를 보여주는 블록도이다. 도 2를 참조하면, 사용자 장치(100)는 전원 관리 집적 회로(PMIC, 110)와 응용 프로세서(120)를 포함한다. 여기에서, 응용 프로세서(120)는 모바일 장치에 사용될 수 있다. 전원 관리 집적 회로(110)는 응용 프로세서(120)로 전원 라인을 통해 전원 전압을 제공할 수 있다.

도 2에서는, 예시적으로, 전원 라인을 통해 1.8V의 전원 전압이 제공된다. 응용 프로세서(120)는 전원 관리 집적 회로(110)로부터 1.8V의 전원 전압을 제공받고, 내부적으로 0.8V, 0.9V, 1.1V의 전원 전압을 생성할 수 있다. 이를 위해 응용 프로세서(120)는 복수의 LDO 레귤레이터(low drop-out regulator)를 포함한다. 복수의 LDO 레귤레이터는 응용 프로세서(120) 내에 집적화 될 수 있다. 응용 프로세서(120)는 집적화된 LDO 레귤레이터를 통해 복수의 전원 전압을 생성할 수 있다.

계속해서 도 2를 참조하면, 응용 프로세서(120)는 제 1 내지 제 4 LDO 레귤레이터(121~124)를 포함한다. 제 1 내지 제 4 LDO 레귤레이터(121~124)는 동일한 내부 구성 및 동작 원리를 가질 수 있다. 제 1 LDO 레귤레이터(121)는 1.8V의 외부 전압을 입력받고, 0.9V의 내부 전압을 생성할 수 있다. 제 2 LDO 레귤레이터(122)는 0.8V의 내부 전압을 생성할 수 있다. 제 1 및 제 2 LDO 레귤레이터(121, 122)의 내부 전압은 중앙처리장치(CPU, 125)로 제공될 수 있다. 제 3 LDO 레귤레이터(123)은 1.1V의 내부 전압을 생성하고, 생성한 내부 전압을 디스플레이 컨트롤러(126)로 제공할 수 있다. 제 4 LDO 레귤레이터(124)는 0.8V의 내부 전압을 생성하고, 생성한 내부 전압을 메모리 컨트롤러(127)로 제공할 수 있다.

도 2에 도시된 사용자 장치(100)는 전원 라인의 수 또는 전원 라인에 연결된 커패시터의 수를 줄일 수 있다. 도 2에 도시된 사용자 장치(100)에 의하면, 인쇄기판회로(PCB)의 라우팅 효과(routing effect)가 줄어든다. 또한, 사용자 장치(100)는 면적과 비용을 줄임과 동시에, 기생 성분에 의한 영향도 효과적으로 줄일 수 있다.

도 3은 도 2에 도시된 LDO 레귤레이터를 예시적으로 보여주는 블록도이다. 도 3에 도시된 LDO 레귤레이터(121a)는 디지털 LDO 레귤레이터이고, 도 2에 도시된 제 1 내지 제 4 LDO 레귤레이터(121~124)와 동일한 구성 및 동작 원리를 가질 수 있다.

도 3을 참조하면, LDO 레귤레이터(121a)는 전압 분배기(201), 코스 루프 블록(coarse loop block, 210), 파인 루프 블록(fine loop block, 220), 그리고 디지털 컨트롤 블록(230)을 포함한다. LDO 레귤레이터(121a)는 출력 전압(Vout)을 로드 회로(load, 202)로 제공할 수 있다. 전압 분배기(201)는 출력 전압(Vout)을 입력받고, 분배된 입력 전압(Vin)을 코스 루프 블록(210)과 파인 루프 블록(220)으로 제공할 수 있다.

코스 루프 블록(210)은 큰 전압 범위(large voltage range)로 출력 전압(Vout)을 조절할 수 있다. 코스 루프 블록(210)은 입력 전압(Vin)을 제공받고, 코스 코드(coarse code, C_LPT)를 출력할 수 있다. 코스 루프 블록(210)은 코스 코드(C_LPT)를 디지털 컨트롤 블록(230)으로 제공한다. 코스 루프 블록(210)은 코스 코드(C_LPT)에 따라, 출력 단자로 제공하는 코스 전류(I_LPT)를 조절할 수 있다.

코스 루프 블록(210)은 큰 파워 트랜지스터(LPT; large power transistor)를 이용하여 코스 전류(I_LPT)를 조절할 수 있다. 여기에서, 큰 파워 트랜지스터(LPT)는 큰 크기를 갖는 트랜지스터를 의미한다. 큰 파워 트랜지스터(LPT)는 전류 공급량이 많고, 출력 전압(Vout)을 큰 전압 범위로 조절할 수 있다.

파인 루프 블록(220)은 작은 전압 범위(small voltage range)로 출력 전압(Vout)을 세밀하게 조절할 수 있다. 파인 루프 블록(220)은 입력 전압(Vin)을 제공받고, 파인 루프 제어 신호(F_CTRL)에 응답하여 내부적으로 파인 코드(fine code, C_SPT)를 생성할 수 있다. 파인 루프 제어 신호(F_CTRL)는 디지털 컨트롤 블록(230)으로부터 제공된다. 파인 루프 블록(220)은 코스 전류(I_LPT)가 제공된 다음에, 출력 단자에 파인 전류(fine current, I_SPT)를 공급할 수 있다.

파인 루프 블록(220)은 작은 파워 트랜지스터(SPT; small power transistor)를 이용하여 파인 전류(I_SPT)를 조절할 수 있다. 여기에서, 작은 파워 트랜지스터(SPT)는 작은 크기를 갖는 트랜지스터를 의미한다. 작은 파워 트랜지스터(SPT)는 전류 공급량이 적고, 출력 전압(Vout)을 작은 범위로 세밀하게 조절할 수 있다.

디지털 컨트롤 블록(230)은 파인 루프 블록(220)의 동작을 제어할 수 있다. 디지털 컨트롤 블록(230)은 코스 루프 블록(210)으로부터 코스 코드(C_LPT)를 입력받고, 파인 루프 블록(220)으로 파인 루프 제어 신호(F_CTRL)를 제공할 수 있다. 디지털 컨트롤 블록(230)은 코스 루프 블록(210)의 동작 다음에, 곧 바로 파인 루프 블록(220)이 동작하도록 제어할 수 있다. 디지털 컨트롤 블록(230)은 루프 동작 전환을 빠르게 제어함으로, 전환 효과(transition effect)를 줄일 수 있다.

도 4는 도 2에 도시된 LDO 레귤레이터의 다른 실시 예를 보여주는 블록도이다. 도 4를 참조하면, LDO 레귤레이터(121b)는 전압 분배 회로(301), 로드 구동 회로(302), 그리고 로드 커패시터(303)를 포함한다.

전압 분배 회로(301)는 출력 단자와 접지 단자 사이에 연결되며, 출력 전압(Vout)을 분배하고, 분배 전압(Vdid)을 발생한다. 예를 들면, 출력 단자와 분배 노드 사이에 제 1 저항(예를 들면, R)이 연결되고 분배 노드와 접지 단자 사이에 제 2 저항(예를 들면, 4R)이 연결된다고 가정하자. 만약, 출력 전압(Vout)이 0.9V이면, 분배 전압(Vdid)은 0.72V이다. 로드 구동 회로(302)에는 로드 전류 IL이 흐른다. 로드 커패시터(303)는 로드 커패시턴스 CL을 갖는다.

LDO 레귤레이터(121b)는 코스 루프 회로(coarse loop circuit, 310), 파인 루프 회로(fine loop circuit, 320), 그리고 디지털 컨트롤러(330)를 더 포함한다. LDO 레귤레이터(121b)는 전원 전압(VDD)을 입력받고, 출력 전압(Vout)을 조절할 수 있다. 코스 루프 회로(310)는 큰 전압 범위(large voltage range)로 출력 전압(Vout)을 조절하고, 파인 루프 회로(320)는 작은 전압 범위(small voltage range)로 출력 전압(Vout)을 조절할 수 있다.

도 4를 참조하면, 코스 루프 회로(310)는 기준 전압 변환기(Vrefc changer, 311), 아날로그 디지털 컨버터(ADC, 312), 그리고 코스 전류 구동기(coarse current driver, 313)를 포함한다. 기준 전압 변환기(311)는 ADC(312)로부터 코스 코드(C_LPT)를 입력받고, 코스 기준 전압(Vrefc)을 변경할 수 있다. 기준 전압 변환기(311)는 변경한 코스 기준 전압(Vrefc)를 ADC(312)로 제공한다.

[표 1]은 기준 전압 변환기(311)의 동작 원리를 예시적으로 설명하기 위한 도표이다.

C_LPT[5:1]	Vrefc
11111	648mv
11110	684mV
11100	720mV
11000	756mV
10000	792mV
00000	828mV

[표 1]을 참조하면, 기준 전압 변환기(311)는 5-비트의 코스 코드(C_LPT[5:1])를 입력받고, 각각의 코스 코드에 대응하는 코스 기준 전압(Vrefc)으로 변경할 수 있다. 예를 들면, 코스 코드(C_LPT[5:1])가 11111인 경우에는 코스 기준 전압(Vrefc)을 648mV로 변경할 수 있다. 코스 코드(C_LPT[5:1])가 11110인 경우에는 684mV로 변경하고, 11100인 경우에는 720mV로 변경하고, 11000인 경우에는 756mV로 변경하고, 10000인 경우에는 792mV로 변경하고, 00000인 경우에는 828mV로 변경할 수 있다. 로드 전류가 증가하면 코스 기준 전압을 높이고, 로드 전류가 감소하면 코스 기준 전압을 낮추는

기준 전압 변환기(311)는 로드 전류(IL)가 증가하면 코스 기준 전압(Vrefc)을 높일 수 있다. 반대로, 기준 전압 변환기(311)는 로드 전류(IL)가 감소하면 코스 기준 전압(Vrefc)을 낮출 수 있다. 기준 전압 변환기(311)는 코스 기준 전압(Vrefc)을 변경함으로, 코스 루프 동작 시에 출력 전압(Vout)을 보다 간단하게 조절할 수 있다.

ADC(312)는 입력 전압(Vin)과 코스 기준 전압(Vrefc)을 입력받고, 코스 코드(coarse code, C_LPT)를 생성할 수 있다. 예를 들면, ADC(312)는 제 1 내지 제 5 코스 코드(C_LPT[5:1])를 생성할 수 있다. 제 1 내지 제 5 코스 코드(C_LPT[5:1])는 기준 전압 변환기(311)와 코스 전류 구동기(313)로 제공된다.

코스 전류 구동기(313)는 ADC(312)로부터 코스 코드(C_LPT)를 입력받고, 출력 단자에 코스 전류(coarse current, I_LPT)를 공급할 수 있다. 예로서, 코스 전류 구동기(313)는 제 1 내지 제 5 PMOS 트랜지스터(M_LP1~M_LP5)로 구성될 수 있다. 제 1 내지 제 5 PMOS 트랜지스터(M_LP1~MLP5)는 전원 단자와 출력 단자 사이에 연결될 수 있다. 여기에서, 전원 단자는 전원 전압(VDD)을 입력받고, 출력 단자는 출력 전압(Vout)을 제공한다.

제 1 내지 제 5 PMOS 트랜지스터(M_LP1~M_LP5)는 제 1 내지 제 5 코스 코드(C_LPT[5:1])에 의해 제어될 수 있다. 예를 들면, 제 1 PMOS 트랜지스터(M_LP1)는 제 1 코스 코드(C_LPT[1])에 의해 제어될 수 있다. 코드 전류 구동기(313)는 ADC(312)의 코스 코드에 따라, 출력 단자로 제공하는 코스 전류(I_LPT)를 조절할 수 있다. 제 1 내지 제 5 PMOS 트랜지스터(M_LP1~M_LP5)가 모두 턴 온 될 때, 가장 큰 코스 전류(I_LPT)가 제공된다. 그리고 제 1 내지 제 5 PMOS 트랜지스터(M_LP1~M_LP5)가 턴 오프 됨에 따라, 코스 전류(I_LPT)가 줄어든다.

계속해서 도 4를 참조하면, 파인 루프 회로(320)는 비교기(321), 쉬프트 레지스터(322), 그리고 파인 전류 구동기(323)를 포함한다. 파인 루프 회로(320)는 출력 전압(Vout)을 정밀하게 조절할 수 있다. 파인 루프 회로(320)는 출력 단자로 파인 전류(I_SPT)를 제공할 수 있다.

비교기(321)는 입력 전압(Vin)과 기준 전압(Vref)을 비교하고, 비교 결과를 쉬프트 레지스터(322)로 제공한다. 비교기(321)는 (+) 입력 단자를 통해 기준 전압(Vref)을 제공받고, (-) 입력 단자를 통해 입력 전압(Vin)을 제공받을 수 있다. 비교기(321)는 클록 신호(CLK)에 동기하여 동작할 수 있다. 비교기(321)는 출력 단자를 통해 비교 결과를 쉬프트 레지스터(322)의 선택 단자(SEL)로 제공할 수 있다. 기준 전압(Vref)이 입력 전압(Vin)보다 높으면 1의 선택 신호(SEL)를 제공하고, 낮으면 0의 선택 신호(SEL)를 제공할 수 있다.

쉬프트 레지스터(322)는 인에이블 신호(EN)에 응답하여 동작한다. 인에이블 신호(EN)는 디지털 컨트롤러(330)로부터 제공된다. 인에이블 신호(EN)는 코스 루프 회로(310)의 동작 다음에, 쉬프트 레지스터(322)로 제공될 수 있다. 쉬프트 레지스터(322)는 클록 신호(CLK)에 동기하여 동작할 수 있다. 쉬프트 레지스터(322)는 비교기(321)로부터 선택 신호(SEL)를 입력받고, 파인 코드(fine code, C_SPT)를 출력할 수 있다. 예로서, 쉬프트 레지스터(322)는 20-비트 쉬프트 레지스터라고 하면, 20-비트의 파인 코드(C_SPT[20:1])를 출력할 수 있다.

파인 전류 구동기(323)는 쉬프트 레지스터(322)로부터 파인 코드(C_SPT)를 입력받고, 출력 단자에 파인 전류(fine current, I_SPT)를 공급할 수 있다. 예로서, 파인 전류 구동기(323)는 제 1 내지 제 20 PMOS 트랜지스터(M_SP1~M_SP20)로 구성될 수 있다. 제 1 내지 제 20 PMOS 트랜지스터(M_SP1~M_SP20)는 전원 단자와 출력 단자 사이에 연결될 수 있다. 제 1 내지 제 20 PMOS 트랜지스터(M_SP1~M_SP20)는 제 1 내지 제 20 파인 코드(C_SPT[20:1])에 의해 제어될 수 있다.

예를 들면, 제 1 PMOS 트랜지스터(M_SP1)는 제 1 파인 코드(C_SPT[1])에 의해 제어될 수 있다. 파인 전류 구동기(323)는 쉬프트 레지스터(322)의 파인 코드에 따라, 출력 단자로 제공하는 파인 전류(I_SPT)를 조절할 수 있다. 제 1 내지 제 20 PMOS 트랜지스터(M_SP1~M_SP20)가 모두 턴 온 될 때, 가장 큰 파인 전류(I_SPT)가 제공된다. 그리고 제 1 내지 제 20 PMOS 트랜지스터(M_SP1~M_SP20)가 턴 오프 됨에 따라, 파인 전류(I_SPT)가 줄어든다.

파인 전류 구동기(323)는 코스 전류 구동기(313)와 동일한 동작 원리를 가질 수 있다. 그러나 파인 전류 구동기(323)의 각 PMOS 트랜지스터의 크기는 코스 전류 구동기(313)의 PMOS 트랜지스터보다 작을 수 있다. 파인 전류 구동기(323)는 전류 공급량이 적은 트랜지스터를 많이 사용함으로, 출력 전압(Vout)을 작은 전압 범위로 세밀하게 조절할 수 있다.

계속해서 도 4를 참조하면, 디지털 컨트롤러(330)는 파인 루프 회로(320)의 동작을 제어할 수 있다. 디지털 컨트롤러(330)는 코스 코드(C_LPT)를 입력받고, 제어 신호를 출력할 수 있다. 제어 신호에는 인에이블 신호(EN), 리셋 신호(RST), 초기 신호(INIT)가 포함된다. 인에이블 신호(EN)는 쉬프트 레지스터(322)를 동작하기 위한 신호이다. 리셋 신호(RST)는 쉬프트 레지시터(322)의 파인 코드(C_SPT)를 리셋하기 위한 신호이다. 초기 신호(INIT)는 초기 파인 전류를 정하기 위한 신호이다.

디지털 컨트롤러(330)는 간단한 카운터를 이용하여, 코스 루프 동작 다음에, 곧 바로 파인 루프 동작을 시작하게 할 수 있다. 디지털 컨트롤러(330)는 루프 동작 전환을 빠르게 제어함으로, 전환 효과(transition effect)를 줄일 수 있다. 디지털 컨트롤러(330)의 내부 구성 및 동작 원리는 후술하기로 한다.

도 5는 도 4에 도시된 아날로그 디지털 컨버터(ADC)를 예시적으로 보여주는 회로도이다. 도 5에 도시된 ADC(312a)는 플래시 ADC(flash ADC)로서, 전압 분배 회로(410)와 비교 회로(420)를 포함한다. 도 5의 예에서, 플래시 ADC(312)는 다섯 자리의 이진 코드를 생성할 수 있다.

전압 분배 회로(410)는 제 1 내지 제 6 저항(R1~R6)으로 구성될 수 있다. 제 1 내지 제 6 저항(R1~R6)은 모두 같은 저항값을 같거나 다른 저항값을 가질 수 있다. 전압 분배 회로(410)는 코스 기준 전압(Vrefc)을 입력받고, 다섯 개의 분배 전압(Vd1~Vd5)을 생성할 수 있다. 제 1 내지 제 5 분배 전압(Vd1~Vd5)은 비교 회로(420)로 제공된다.

비교 회로(420)는 제 1 내지 제 5 비교기(421~425)를 포함한다. 제 1 내지 제 5 비교기(421~425)는 입력 전압(Vin)을 공통으로 입력 받는다. 여기에서, 입력 전압(Vin)은 도 4에 도시된 전압 분배 회로(301)의 분배 전압(Vdid)과 같다. 입력 전압(Vin)은 제 1 내지 제 5 비교기(421~425)의 (+) 입력 단자로 제공될 수 있다. 제 1 비교기(421)는 (+) 입력 단자를 통해 입력 전압(Vin)을 입력받고, (-) 입력 단자를 통해 제 1 분배 전압(Vd1)을 입력 받을 수 있다. 제 1 비교기(421)는 입력 전압(Vin)과 제 1 분배 전압(Vd1)을 비교하고, 비교 결과에 따라 1 또는 0의 제 1 코스 코드(C_LPT[1])를 생성할 수 있다.

예를 들면, 입력 전압(Vin)이 제 1 분배 전압(Vd1)보다 높으면 코스 코드 1을 생성하고, 낮으면 코스 코드 0을 생성할 수 있다. 이와 마찬가지로, 제 2 내지 제 5 비교기(422~425)는 제 2 내지 제 5 코스 코드(C_LPT[5:2])를 생성할 수 있다. 비교 회로(420)는 코스 코드(C_LPT[5:1])를 코스 전류 구동기(도 4 참조, 313)로 제공한다.

도 6은 도 4에 도시된 아날로그 디지털 컨버터(ADC)의 다른 실시 예를 보여주는 회로도이다. 도 6에 도시된 디지털 ADC(312b)는 비교기(COM, 510)와 코드 발생기(520)를 포함한다.

비교기(510)는 코스 기준 전압(Vrefc)과 입력 전압(Vin)을 비교한다. 비교기(510)는 (+) 입력 단자를 통해 입력 전압(Vin)을 제공받고, (-) 입력 단자를 통해 코스 기준 전압(Vrefc)을 제공받을 수 있다. 비교기(510)는 입력 전압(Vin)과 코스 기준 전압(Vrefc)을 비교하고, 오차 전압(error voltage, Verr)을 코드 발생기(520)로 제공할 수 있다.

코드 발생기(520)는 오차 전압(Verr)에 따라 코스 코드(coarse code)를 생성할 수 있다. 예를 들어, 오차 전압(Verr)이 +b 이상이면 코스 코드(C_LPT[5:1])는 11111이 된다. 오차 전압(Verr)이 +a~+b이면 코스 코드(C_LPT[5:1])는 11110이 된다. 오차 전압(Verr)이 0~+a이면 코스 코드(C_LPT[5:1])는 11100이 된다. 오차 전압(Verr)이 -a~0이면 코스 코드(C_LPT[5:1])는 11000이 된다. 오차 전압(Verr)이 -b~-a이면 코스 코드(C_LPT[5:1])는 10000이 된다. 마지막으로, 오차 전압(Verr)이 -b보다 작으면 코스 코드(C_LPT[5:1])는 00000이 된다. 코드 발생기(520)는 코스 코드(C_LPT[5:1])를 코스 전류 구동기(도 4 참조, 313)로 제공한다.

도 7은 도 4에 도시된 아날로그 디지털 컨버터(ADC)의 또 다른 실시 예를 보여주는 회로도이다. 도 7에 도시된 ADC(312c)는 전류 미러 플래시 ADC(CMF ADC; current mirror flash ADC)로서, 비교 회로(610), 제 1 전류 미러 회로(620), 그리고 제 2 전류 미러 회로(630)를 포함한다.

비교 회로(610)는 제 1 및 제 2 PMOS 트랜지스터(PM1, PM2), 제 1 및 제 2 NMOS 트랜지스터(NM1, NM2), 그리고 전류 소스(current source, 611)를 포함한다. 여기에서, 제 1 및 제 2 PMOS 트랜지스터(PM1, PM2)의 크기는 1이라고 가정한다. 도 7에서는 x1으로 표시되어 있다.

제 1 PMOS 트랜지스터(PM1)는 전원 단자와 제 1 노드(ND1) 사이에 연결되어 있다. 제 1 PMOS 트랜지스터(PM1)의 게이트는 제 1 노드(ND1)에 연결되어 있다. 제 1 PMOS 트랜지스터(PM1)는 다이오드 연결 구조를 갖는다. 제 2 PMOS 트랜지스터(PM2)는 전원 단자와 제 2 노드(ND2) 사이에 연결되어 있다. 제 2 PMOS 트랜지스터(PM2)의 게이트는 제 2 노드(ND2)에 연결되어 있다. 제 2 PMOS 트랜지스터(PM2)는 다이오드 연결 구조를 갖는다.

제 1 NMOS 트랜지스터(NM1)는 제 1 및 제 3 노드(ND1, ND3) 사이에 연결되어 있다. 제 1 NMOS 트랜지스터(NM1)는 게이트를 통해 코스 기준 전압(Vrefc)를 입력 받는다. 제 2 NMOS 트랜지스터(NM2)는 제 2 및 제 3 노드(ND2, ND3) 사이에 연결되어 있다. 제 2 NMOS 트랜지스터(NM2)는 게이트를 통해 입력 전압(Vin)을 입력 받는다.

전류 소스(611)는 제 3 노드(ND3)와 접지 단자 사이에 연결된다. 전류 소스(611)를 통해 흐르는 전류는 고정된다. 예를 들면, 전류 소스(611)는 2xIb로 고정될 수 있다. 전류 소스(611)는 NMOS 트랜지스터(도시되지 않음)로 구성될 수 있다.

비교 회로(610)는 제 1 및 제 2 전류 통로(current path)를 형성한다. 제 1 전류 통로(I1)는 제 1 PMOS 트랜지스터(PM1)와 제 1 NMOS 트랜지스터(NM1)를 통과한다. 제 2 전류 통로(I2)는 제 2 PMOS 트랜지스터(PM2)와 제 2 NMOS 트랜지스터(NM2)를 통과한다. 비교 회로(610)는 코스 기준 전압(Vrefc)과 입력 전압(Vin)을 비교한다. 코스 기준 전압(Vrefc)과 입력 전압(Vin)에 따라, 제 1 전류 통로(I1)와 제 2 전류 통로(I2)에 흐르는 전류량이 변할 수 있다.

제 1 및 제 2 전류 통로(I1, I2)에 흐르는 전류의 합은 전류 소스(611)에 의해 2xIb로 고정될 수 있다. 입력 전압(Vin)이 코스 기준 전압(Vrefc)보다 높은 경우에는, 제 2 전류 통로(I2)에 흐르는 전류는 Ierr만큼 증가하고, 제 1 전류 통로(I1)에 흐르는 전류는 상대적으로 Ierr만큼 감소한다. 반대로, 입력 전압(Vin)이 코스 기준 전압(Vrefc)보다 낮은 경우에는, 제 2 전류 통로(I2)에 흐르는 전류는 감소하고, 제 1 전류 통로(I1)에 흐르는 전류는 상대적으로 증가할 수 있다.

제 1 전류 미러 회로(620)는 제 3 PMOS 트랜지스터(PM3)와 제 3 NMOS 트랜지스터(NM3)를 포함한다. 제 3 PMOS 트랜지스터(PM3)는 전원 단자와 제 4 노드(ND4) 사이에 연결되어 있다. 제 3 PMOS 트랜지스터(PM3)의 게이트는 제 1 노드(ND1)에 연결되어 있다. 즉, 제 3 PMOS 트랜지스터(PM3)의 게이트는 제 1 PMOS 트랜지스터(PM1)의 게이트에 공통으로 연결되어 있다. 그리고 제 3 PMOS 트랜지스터(PM3)의 크기는 제 1 PMOS 트랜지스터(PM1)의 크기와 같다. 즉, 제 3 PMOS 트랜지스터(PM3)의 크기는 x1이다.

제 1 전류 미러 회로(620)는 제 3 전류 통로(I3)를 형성한다. 제 3 전류 통로(I3)는 제 3 PMOS 트랜지스터(PM3)와 제 3 NMOS 트랜지스터(NM3)를 통과한다. 전류 미러링(current mirroring)에 의해, 제 3 전류 통로(I3)에 흐르는 전류량은 제 1 전류 통로(I1)에 흐르는 전류량과 같게 된다. 제 3 전류 통로(I3)에 흐르는 전류량이 증가하면 제 4 노드(ND4)의 전압 레벨은 상승한다. 반대로, 제 3 전류 통로(I3)에 흐르는 전류량이 감소하면 제 4 노드(ND4)의 전압 레벨은 감소한다.

입력 전압(Vin)이 증가하면, 제 2 전류 통로(I2)의 전류량은 증가한다. 이때 제 1 및 제 3 전류 통로(I1, I3)의 전류량은 상대적으로 감소하고, 제 4 노드(ND4)의 전압 레벨은 감소한다. 즉, 코스 기준 전압(Vrefc)이 고정된 상태에서 입력 전압(Vin)이 증가하면 제 4 노드(ND4)의 전압 레벨은 감소한다. 반대로, 입력 전압(Vin)이 감소하면 제 4 노드(ND4)의 전압 레벨은 증가한다.

제 2 전류 미러 회로(630)는 제 4 내지 제 8 PMOS 트랜지스터(PM4~PM8)와 제 4 내지 제 8 NMOS 트랜지스터(NM4~NM8)를 포함한다. 제 4 PMOS 트랜지스터(PM4)는 전원 단자와 제 1 출력 노드(OD1) 사이에 연결된다. 제 4 PMOS 트랜지스터(PM4)의 게이트는 제 2 노드(ND2)에 연결된다. 제 4 PMOS 트랜지스터(PM4)의 크기는 제 2 PMOS 트랜지스터(PM2)의 크기와 다를 수 있다. 예를 들면, 제 2 PMOS 트랜지스터(PM2)의 크기가 1이라고 가정하면, 제 4 PMOS 트랜지스터(PM4)는 제 2 PMOS 트랜지스터(PM4)의 6배의 크기를 가질 수 있다. 도 7에서는 x6으로 표시되어 있다. 이하에서는 '제 4 PMOS 트랜지스터는 x6의 크기를 갖는다'라고 표현하기로 한다.

제 4 NMOS 트랜지스터(NM4)는 제 1 출력 노드(OD1)와 접지 단자 사이에 연결된다. 제 4 NMOS 트랜지스터(NM4)의 게이트는 제 4 노드(ND4)에 연결된다. 제 3 NMOS 트랜지스터(NM3)의 크기가 1이라고 가정하면, 제 4 NMOS 트랜지스터(NM4)는 x14의 크기를 갖는다. 제 4 PMOS 트랜지스터(PM4)와 제 4 NMOS 트랜지스터(NM4)는 제 4 전류 통로(I4)를 형성한다. 제 1 출력 노드(OD1)는 제 1 코스 코드(C_LPT[1])를 출력한다.

이와 마찬가지로, 제 5 PMOS 트랜지스터(PM5)와 제 5 NMOS 트랜지스터(NM5)는 제 5 전류 통로(I5)를 형성한다. 제 5 PMOS 트랜지스터(PM5)는 x8의 크기를 갖고, 제 5 NMOS 트랜지스터(NM5)는 x12의 크기를 갖는다. 제 2 출력 노드(OD2)는 제 2 코스 코드(C_LPT[2])를 출력한다.

제 6 PMOS 트랜지스터(PM6)와 제 6 NMOS 트랜지스터(NM6)는 제 6 전류 통로(I6)를 형성한다. 제 6 PMOS 트랜지스터(PM6)는 x10의 크기를 갖고, 제 6 NMOS 트랜지스터(NM6)는 x10의 크기를 갖는다. 제 3 출력 노드(OD3)는 제 3 코스 코드(C_LPT[3])를 출력한다. 제 7 PMOS 트랜지스터(PM7)와 제 7 NMOS 트랜지스터(NM7)는 제 7 전류 통로(I7)를 형성한다. 제 7 PMOS 트랜지스터(PM7)는 x12의 크기를 갖고, 제 7 NMOS 트랜지스터(NM7)는 x8의 크기를 갖는다. 제 4 출력 노드(OD4)는 제 4 코스 코드(C_LPT[4])를 출력한다. 제 8 PMOS 트랜지스터(PM8)와 제 8 NMOS 트랜지스터(NM8)는 제 8 전류 통로(I8)를 형성한다. 제 8 PMOS 트랜지스터(PM8)는 x14의 크기를 갖고, 제 8 NMOS 트랜지스터(NM8)는 x6의 크기를 갖는다. 제 5 출력 노드(OD5)는 제 5 코스 코드(C_LPT[5])를 출력한다.

제 4 전류 통로(I4)는 가장 작은 크기(x6)의 제 4 PMOS 트랜지스터(PM4)와 가장 큰 크기(x14)의 제 4 NMOS 트랜지스터(NM4)로 구성된다. 제 4 전류 통로(I4)는 로우 레벨로 가장 빠르게 바뀔 수 있다. 예를 들어, 입력 전압(Vin)이 낮아지면, 제 2 및 제 4 노드(ND2, ND4)의 전압 레벨은 높아진다. 제 4 노드(ND4)가 높아지면, 제 1 출력 노드(OD1)는 제 4 NMOS 트랜지스터(NM4)를 통해 가장 빠르게 방전된다. 이때 제 1 코스 코드(C_LPT[1])는 가장 먼저 0을 출력한다.

반대로, 제 8 전류 통로(I8)는 가장 큰 크기(x14)의 제 8 PMOS 트랜지스터(PM8)와 가장 작은 크기(x6)의 제 8 NMOS 트랜지스터(NM8)로 구성된다. 제 8 전류 통로(I8)는 하이 레벨로 가장 빠르게 바뀔 수 있다. 예를 들어, 입력 전압(Vin)이 높아지면, 제 2 및 제 4 노드(ND2, ND4)의 전압 레벨은 낮아진다. 제 2 노드(ND2)가 낮아지면, 제 5 출력 노드(OD5)는 제 8 PMOS 트랜지스터(PM8)를 통해 가장 빠르게 충전된다. 이때 제 5 코스 코드(C_LPT[5])는 가장 먼저 1을 출력한다.

도 8은 도 7에 도시된 CMF ADC를 예시적으로 설명하기 위한 도표이다. 도 7 및 도 8을 참조하면, CMF ADC(312)는 입력 전압(Vin)과 코스 기준 전압(Vrefc)의 차이를 이용하여 오차 전압(Verr)을 구한다. 오차 전압(Verr)은 다음과 같은 수학식을 통해 구할 수 있다.

입력 전압(Vin)이 코스 기준 전압(Vrefc)보다 매우 높으면(예를 들면, 72mV 이상), 도 7의 제 2 및 제 4 노드(ND2, ND4)는 그것에 비례하여 매우 낮은 전압 레벨을 갖는다. 이때, 제 4 내지 제 8 PMOS 트랜지스터(PM4~PM8)은 모두 턴 온 되고, 제 4 내지 제 8 NMOS 트랜지스터(NM4~NM8)은 모두 턴 오프 될 수 있다. 이러한 동작 원리로 인해, 오차 전압(Verr)이 72mV 이상이면 C_LPT[5:1]은 11111이 된다.

입력 전압(Vin)이 낮아지면, 제 2 및 제 4 노드(ND2, ND4)의 전압 레벨은 높아진다. 제 4 노드(ND4)가 높아지면, 제 1 출력 노드(OD1)가 제 4 NMOS 트랜지스터(NM4)를 통해 가장 빠르게 방전된다. 즉, Verr이 36mV~72mV이면 C_LPT[5:1]은 11110이 된다. 이와 같은 방식으로, Verr이 0~36mV이상이면 C_LPT[5:1]은 11100이 된다. Verr이 -36mV~0이면 C_LPT[5:1]은 11000이 된다. Verr이 -72mV~-36mV이면 C_LPT[5:1]은 10000이 된다.

입력 전압(Vin)이 코스 기준 전압(Vrefc)보다 72mV 이상으로 낮아지면, 도 7의 제 2 및 제 4 노드(ND2, ND4)는 가장 높은 전압 레벨을 갖는다. 이때, 제 4 내지 제 8 PMOS 트랜지스터(PM4~PM8)은 모두 턴 오프 되고, 제 4 내지 제 8 NMOS 트랜지스터(NM4~NM8)은 모두 턴 온 될 수 있다. 즉, Verr이 -72mV보다 작으면 C_LPT[5:1]은 00000이 된다.

도 7에 도시된 CMF ADC(312)는 NMOS 트랜지스터와 PMOS 트랜지스터의 크기 차이를 이용하여 코스 코드(C_LPT)를 생성할 수 있다. 도 7에 도시된 CMF ADC(312)에 의하면, 간단한 전류 미러 회로를 이용하기 때문에 전력 소모를 줄일 수 있다. 또한, CMF ADC(312)는 PMOS 트랜지스터와 NMOS 트랜지스터로 구현되기 때문에, 면적도 줄일 수 있다.

도 9는 도 4에 도시된 쉬프트 레지스터의 동작 방법을 예시적으로 설명하기 위한 도표이다. 도 9를 참조하면, 쉬프트 레지스터(322)는 20-비트의 파인 코드(C_SPT[20:1])를 출력한다. 쉬프트 레지스터(322)는 클록 신호(CLK)에 동기하여 한 비트씩 왼쪽으로 이동하거나(shift left), 오른쪽으로 이동한다(shift right). 쉬프트 레지스터(322)는 선택 신호(SEL)에 따라 왼쪽으로 이동하거나 오른쪽으로 이동할 수 있다.

예를 들어, 선택 신호가 0인 경우(SEL=0)에, 쉬프트 레지스터(322)는 왼쪽으로 한 비트씩 이동시킨다. 그리고 C_SPT[20]은 1로 된다. 예를 들어, t에서 쉬프트 레지스터(322)가 파인 코드(C_SPT[20:1]=000...001)를 출력한다고 가정하면, t+1에서 쉬프트 레지스터(322)는 파인 코드(C_SPT[20:1]=000...011)를 출력할 수 있다. 선택 신호가 1인 경우(SEL=1)에, 쉬프트 레지스터(322)는 오른쪽으로 한 비트씩 이동시킨다. 그리고 C_SPT[1]은 0으로 된다. 예를 들어, t에서 쉬프트 레지스터(322)가 파인 코드(C_SPT[20:1]=011..111)를 출력한다고 가정하면, t+1에서 쉬프트 레지스터(322)는 파인 코드(C_SPT[20:1]=001...111)를 출력할 수 있다. 쉬프트 레지스터(322)는 파인 코드(C_SPT[20:1])를 파인 전류 구동기(323)로 제공한다.

도 10은 도 4에 도시된 디지털 컨트롤러를 예시적으로 보여주는 블록도이다. 도 10에 도시된 디지털 컨트롤러(330)는 코스 코드(C_LPT[5:1])를 입력받고, 제어 신호(EN, RST, INIT[3:1])를 생성한다. 도 10을 참조하면, 디지털 컨트롤러(330)는 제 1 내지 제 5 컨트롤 유닛(331~335)과 논리 게이트(336)를 포함한다.

제 1 컨트롤 유닛(331)은 제 1 코스 코드(C_LPT[1])를 입력받고, 제 1 제어 신호(EN[1], RST[1], INIT1[3:1])를 생성한다. 이와 마찬가지로, 제 5 컨트롤 유닛(335)은 제 5 코스 코드(C_LPT[5])를 입력받고, 제 5 제어 신호(EN[5], RST[5], INIT5[3:1])를 생성한다. 논리 게이트(336)는 제 1 내지 제 5 제어 신호를 입력받고, 논리 연산을 수행한다.

예를 들면, 논리 게이트(336)는 제 1 내지 제 5 인에이블 신호(EN[5:1])를 입력받고, OR 연산을 수행하고, 인에이블 신호(EN)를 출력할 수 있다. 논리 게이트(336)는 제 1 내지 제 5 리셋 신호(RST[5:1])를 입력받고, OR 연산 결과로서 리셋 신호(RST)를 출력할 수 있다. 또한, 논리 게이트(336)는 제 1 내지 제 5 초기 신호(INIT1[3:1]~INIT5[3:1])를 입력받고, OR 연산 결과로서 초기 신호(INIT[3:1])를 출력할 수 있다.

디지털 컨트롤러(330)는 코스 루프 동작에서 파인 루프 동작으로 변경할 때, 초기 신호(INIT[3:1])를 이용하여 파인 루프 회로(320)의 초기 파인 전류(initial fine current)를 정할 수 있다. 디지털 컨트롤러(330)는 파인 루프 회로(320)의 초기 파인 전류를 정함으로, 루프 변화로 인한 전환 효과(transition effect)를 줄일 수 있다.

도 11은 도 10에 도시된 제 5 컨트롤 유닛을 예시적으로 보여주는 블록도이다. 도 11을 참조하면, 제 5 컨트롤 유닛(335)은 제 5 코스 코드(C_LPT[5])를 입력받고 제 5 제어 신호(EN[5], RST[5], INIT5[3:1])를 생성한다. 제 5 컨트롤 유닛(335)은 인에이블 파인 루프 컨트롤러(EFLC; enable fine loop controller, 341)와 초기 파인 전류 선택기(IFCS; initial fine loop selector, 344)를 포함한다.

인에이블 파인 루프 컨트롤러(341)는 4-비트 카운터(342)와 상승 엣지 검출기(rising edge detector, 343)를 포함한다. 4-비트 카운터(342)는 제 1 출력값(Q[1])을 상승 엣지 검출기(343)로 제공하고, 제 3 출력값(Q[3])를 초기 파인 전류 선택기(344)로 제공한다. 4-비트 카운터(342)의 제 4 출력값(Q[4])은 제 5 인에이블 신호(EN[5])로 사용된다. 상승 엣지 검출기(343)는 제 1 출력값(Q[1])의 상승 엣지를 검출하고, 검출 결과로서 제 5 리셋 신호(RST[5])를 출력한다. 인에이블 파인 루프 컨트롤러(341)는 제 5 코스 코드(C_LPT[5])를 입력받고, 제 5 인에이블 신호(EN[5])와 제 5 리셋 신호(RST[5])를 출력한다.

도 12는 도 11에 도시된 인에이블 파인 루프 컨트롤러의 동작을 설명하기 위한 타이밍도이다. 도 11 및 도 12를 참조하면, 4-비트 카운터(342)는 제 5 코스 코드(C_LPT[5])에 동기하여 4-비트 출력값(Q[4:1])을 생성한다.

4-비트 카운터(342)는 제 5 코스 코드(C_LPT[5])의 제 1 주기 동안에는 0000을 생성하고, 제 2 주기 동안에는 0001을 생성하고, 제 3 주기 동안에는 0010을 생성한다. 이와 같은 방식으로, 4-비트 카운터(342)는 제 7 주기 동안에는 0110을 생성하고, 제 8 주기 동안에는 0111을 생성한다. 제 5 인에이블 신호(EN[5])는 4-비트 카운터(342)의 제 4 출력값(Q[4])을 통해 얻을 수 있다. 제 5 리셋 신호(RST[5])는 4-비트 카운터(342)의 제 1 출력값(Q[1])의 상승 엣지를 검출함으로 얻을 수 있다.

다시 도 11을 참조하면, 초기 파인 전류 선택기(344)는 3-비트 카운터(345)와 로직 회로(346)를 포함한다. 3-비트 카운터(345)는 인에이블 단자(En)를 통해 4-비트 카운터(342)의 제 3 출력값(Q[3])을 입력 받는다. 3-비트 카운터(345)는 제 3 출력값(Q[3])에 응답하여 동작하고, 클록 신호(CLK)에 동기하여 3-비트 출력값(C[3:1])을 생성한다. 3-비트 카운터(345)는 3-비트 출력값(C[3:1])을 로직 회로(346)로 제공한다. 로직 회로(346)는 3-비트 출력값(C[3:1])을 입력받고, 제 5 초기 신호(INIT5[3:1])를 출력한다.

도 13은 도 11에 도시된 초기 파인 전류 선택기의 동작을 예시적으로 설명하기 위한 타이밍도이다. 도 13은 도 12의 제 5 주기(제 4 및 제 5 상승 엣지 구간)를 확대하여 보여주는 타이밍도이다.

도 11 및 도 13을 참조하면, 3-비트 카운터(345)는 클록 신호(CLK)에 동기하여 3-비트 출력값(C[3:1])을 생성한다. 3-비트 카운터(345)는 클록 신호(CLK)의 제 1 주기 동안에는 000을 생성하고 있다. 3-비트 카운터(345)는 클록 신호(CLK)의 제 1 상승 엣지에 동기하여 001을 생성할 수 있다. 3-비트 카운터(345)는 제 2 상승 엣지에 동기하여, 제 3 주기 동안에는 010을 생성할 수 있다. 이와 마찬가지로, 3-비트 카운터(345)는 제 6 주기 동안에는 101을 생성하고, 제 7 주기 동안에는 110을 생성할 수 있다. 3-비트 카운터(345)는 제 7 상승 엣지에 동기하여 111을 생성할 수 있다.

로직 회로(346)는 3-비트 카운터(345)의 출력값(C[3:1])을 입력받고, 클록 신호(CLK)의 제 1 내지 제 7 주기 동안에 000을 생성할 수 있다. 로직 회로(346)는 클록 신호(CLK)의 제 7 상승 엣지에 동기하여 111을 생성할 수 있다. 로직 회로(346)는 초기 신호(INIT[3:1])를 파인 루프 회로(320)의 쉬프트 레지스터(322)로 제공할 수 있다.

초기 파인 전류 선택기(344)는 3-비트 카운터(345)를 이용하여, 제 5 코스 코드(C_LPT[5])의 로우 레벨 구간을 계산할 수 있다. 초기 파인 전류 선택기(344)는 제 5 코스 코드(C_LPT[5])의 로우 레벨 구간을 계산하고, 초기 신호(INIT[3:1])를 쉬프트 레지스터(322)로 제공한다. 초기 파인 전류 선택기(344)는 초기 신호(INIT[3:1])를 초기 파인 전류(initial fine current)를 정할 수 있다.

디지털 컨트롤러(330)는 간단한 카운터를 사용하기 때문에 설계를 간편하게 할 수 있다. 디지털 컨트롤러(330)는 루프 동작 변경 시에 초기 파인 전류를 설정할 수 있기 때문에 섬세하게 파인 전류를 조절할 수 있다. 또한, 디지털 컨트롤러(330)는 루프 변경으로 인한 변환 효과(transition effect)를 줄일 수 있다.

도 14는 도 2에 도시된 LDO 레귤레이터의 동작 방법을 설명하기 위한 블록도와 타이밍도이다. 도 14에 도시된 LDO 레귤레이터(121d)는 전압 분배 회로(301), 로드 구동 회로(302), 그리고 로드 커패시터(303), 코스 루프 회로(310), 파인 루프 회로(320), 그리고 디지털 컨트롤러(330)를 포함한다.

코스 루프 회로(310)는 도 7에 도시된 CMF ADC(312)를 포함한다. 코스 루프 회로(310)의 코스 전류 구동기(313)는 제 1 내지 제 5 PMOS 트랜지스터(M_LP1~M_LP5)를 포함한다. 각각의 PMOS 트랜지스터는 40mA의 전류를 공급할 수 있다. 파인 루프 회로(320)의 파인 전류 구동기(323)는 제 1 내지 제 20 PMOS 트랜지스터(M_SP1~M_SP20)를 포함한다. 각각의 PMOS 트랜지스터는 2mA의 전류를 공급할 수 있다.

LDO 레귤레이터(121d)는 전원 전압(VDD)을 입력받고, 출력 전압(Vout)을 조절할 수 있다. LDO 레귤레이터(121)는 로드 전류(IL; load current)의 변화에 관계없이 출력 전압(Vout)을 안정적으로 제공할 수 있다. 즉, 로드 전류(IL)가 20mA에서 200mA로 변하더라도, 출력 전압(Vout)은 0.9V를 안정적으로 유지할 수 있다.

T1 구간에서, 로드 전류(IL)는 20mA이고, LDO 레귤레이터(121d)는 0.9V의 출력 전압(Vout)을 유지하고 있다. 코스 루프 회로(310)의 제 1 내지 제 5 코스 코드(C_LPT[5:1])는 모두 하이 레벨 상태이고, 코스 전류 구동기(313)의 제 1 내지 제 5 PMOS 트랜지스터(M_LP1~M_LP5)는 모두 턴 오프 상태에 있다. 디지털 컨트롤러(330)로부터 제공되는 초기 신호(INIT[3:1])는 이전 값(previous value)을 갖고, 인에이블 신호(EN)는 하이 레벨을 상태에 있다. 파인 루프 회로(320)는 인에이블 신호(EN)에 응답하여 동작하고, 파인 전류 구동기(323)의 제 1 내지 제 20 PMOS 트랜지스터(M_SP1~M_SP20) 중에서 9~10개의 PMOS 트랜지스터가 턴 온 상태에 있다. 파인 루프 회로(320)는 20mA의 파인 전류(I_SPT)를 공급하고 있다.

T2 구간에서, 로드 전류(IL)가 200mA로 높아진다. LDO 레귤레이터(121d)의 출력 전압(Vout)은 0.9V보다 낮아진다. 파인 루프 회로(320)는 턴 오프하고, 코스 루프 회로(310)는 턴 온 한다. 출력 전압(Vout)이 낮아지면, 코스 루프 회로(310) 및 파인 루프 회로(320)로 제공되는 입력 전압(Vin)이 낮아진다. 입력 전압(Vin)이 낮아지면, 도 7 및 도 8에서 설명한 바와 같이 CMF ADC(312)의 제 1 내지 제 5 코스 코드(C_LPT[5:1])가 변경된다.

먼저, 제 1 코스 코드(C_LPT[1])가 0으로 된다. 출력 전압(Vout)이 계속 낮아짐에 따라, 제 2 내지 제 4 코스 코드(C_LPT[4:2])도 차례대로 0으로 된다. 제 1 코스 코드(C_LPT[1])가 0으로 되면, 제 1 PMOS 트랜지스터(M_LP1)는 턴 온 되고 40mA의 코스 전류(I_LPT)가 공급된다. 다음에 제 2 코스 코드(C_LPT[2])가 0으로 되면, 제 2 PMOS 트랜지스터(M_LP2)는 턴 온 된다. 이때 40mA의 코스 전류(I_LPT)가 추가로 공급된다. 이와 같은 방식으로, 제 3 및 제 4 코스 코드(C_LPT[3], C_LPT[4])가 0으로 되면, 제 3 및 제 4 PMOS 트랜지스터(M_LP3, M_LP4)가 차례로 턴 온 된다. 코스 전류(I_LPT)는 계속해서 추가적으로 증가한다.

한편, 제 1 코스 코드(C_LPT[1])에 응답하여, 디지털 컨트롤러(330)로부터 제공되는 초기 신호(INIT[3:1])는 000으로 되고 인에이블 신호(EN)는 로우 레벨로 천이한다. 인에이블 신호(EN)가 로우 레벨로 천이되면, 파인 루프 회로(320)는 턴 오프 된다.

T3 구간에서, 코스 루프 회로(310)의 제 1 내지 제 4 코스 코드(C_LPT[4:1])는 로우 레벨 상태를 유지하고, 제 5 코스 코드(C_LPT[5])는 토글(toggle)한다. 제 5 코스 코드(C_LPT[5])가 토글 함에 따라, 코스 전류(I_LPT)는 160mA와 200mA 사이에서 변한다. 코스 전류(I_LPT)가 변함에 따라, 출력 전압(Vout)은 큰 전압 범위(large voltage range)로 변한다. 한편, T3 구간에서, 디지털 컨트롤러(330)는 파인 루프 회로(320)를 동작하기 위한 제어 신호를 생성한다.

예를 들면, 디지털 컨트롤러(330)는 파인 루프 회로(320)의 쉬프트 레지스터(322)로 제공될 리셋 신호(RST)를 생성할 수 있다. 리셋 신호(RST)는 쉬프트 레지스터(322)의 파인 코드(C_SPT[20:1])를 모두 1로 설정하는 신호이다. 쉬프트 레지스터(322)에 리셋 신호(RST)가 입력되면, 파인 전류(I_SPT)는 0mA로 될 것이다.

T4 구간에서, 제 5 코스 코드(C_LPT[5])는 계속 토글(toggle)하고, 디지털 컨트롤러(330)는 파인 루프 회로(320)를 동작하기 위한 제어 신호를 생성한다. 예를 들면, 디지털 컨트롤러(330)는 파인 루프 회로(320)의 쉬프트 레지스터(322)로 제공될 초기 신호(INIT[3:1])를 생성할 수 있다. 초기 신호(INIT[3:1]는 쉬프트 레지스터(322)의 파인 코드(C_SPT[20:1]) 중에서 일부를 0으로 설정하는 신호이다. 예를 들면, 제 1 내지 제 10 파인 코드(C_SPT[10:1])를 0으로 설정하는 초기 신호(INIT[3:1]=111)가 입력되면, 파인 전류(I_SPT)는 20mA로 될 것이다.

T5 구간에서, 디지털 컨트롤러(330)는 제 5 코스 코드(C_LPT[5])의 출력값을 이용하여, 인에이블 신호(EN)를 생성한다. 인에이블 신호(EN)가 하이 레벨로 되면, 코스 루프 회로(310)는 동일 상태를 유지하고, 파인 루프 회로(320)가 동작하기 시작한다. 예를 들면, 코스 루프 회로(310)는 제 1 내지 제 4 코스 코드(C_LPT[4:1])가 0을 유지함으로 160mA의 코스 전류(I_LPT)를 공급할 수 있다. 파인 루프 회로(320)는 인에이블 신호(EN)에 응답하여 동작한다. 파인 루프 회로(320)는 제 1 내지 제 20 파인 코드(C_SPT[20:1])를 모두 0으로 설정함으로 40mA의 파인 전류(I_SPT)를 공급할 수 있다.

본 발명의 실시 예에 따른 LDO 레귤레이터(121d)는 코스 루프 회로(310)를 이용하여 큰 전압 범위로 출력 전압(Vout)을 조절하고 파인 루프 회로(320)를 이용하여 섬세하게 출력 전압(Vout)를 조절할 수 있다. 본 발명의 실시 예에 따른 LDO 레귤레이터(121d)에 의하면, 빠르고 정확하게 출력 전압(Vout)을 조절할 수 있다.

도 15는 도 14에 도시된 LDO 레귤레이터의 동작 방법을 예시적으로 설명하기 위한 순서도이다. 도 14 및 도 15를 참조하면, LDO 레귤레이터(121d)는 코스 루프 회로(310), 파인 루프 회로(320), 그리고 디지털 컨트롤러(330)를 포함한다.

코스 루프 회로(310)의 코스 전류 구동기(313)는 제 1 내지 제 5 PMOS 트랜지스터(M_LP1~M_LP5)를 포함한다. 각각의 PMOS 트랜지스터는 40mA의 전류를 공급할 수 있다. 파인 루프 회로(320)의 파인 전류 구동기(323)는 제 1 내지 제 20 PMOS 트랜지스터(M_SP1~M_SP20)를 포함한다. 각각의 PMOS 트랜지스터는 2mA의 전류를 공급할 수 있다. LDO 레귤레이터(121d)는 로드 전류(IL; load current)의 변화에 관계없이 출력 전압(Vout)을 안정적으로 제공할 수 있다.

S110 단계는 안정 상태(steady state)이다. S110 단계에서, 파인 루프 회로(320)는 20mA의 로드 전류(IL)를 제공한다. LDO 레귤레이터(121)는 0.9V의 출력 전압(Vout)을 유지하고 있다. 파인 전류 구동기(323)의 제 1 내지 제 20 PMOS 트랜지스터(M_SP1~M_SP20) 중에서 10개의 PMOS 트랜지스터가 턴 온 상태에 있다.

S120 단계는 로드 전류(IL)가 일시적으로 상승하는 상태(load transient state)이다. S120 단계에서, 파인 루프 회로(320)는 턴 오프 한다. 코스 루프 회로(310)는 턴 온 상태를 유지한다. 로드 전류(IL)가 200mA로 높아지면, LDO 레귤레이터(121d)의 출력 전압(Vout)은 0.9V보다 낮아진다. 출력 전압(Vout)이 낮아지면, 코스 루프 회로(310)로 제공되는 입력 전압(Vin)이 낮아진다. 입력 전압(Vin)이 낮아지면, 제 1 내지 제 5 코스 코드(C_LPT[5:1])가 차례대로 0으로 된다. 코스 전류(I_LPT)는 200mA를 향해 증가한다.

S130 단계는 출력 전압을 조절하는 상태(load settling state)이다. S130 단계에서, 디지털 컨트롤러(330)는 파인 루프 회로(320)를 시작하기 위한 제어 신호들을 변경한다. 디지털 컨트롤러(330)는 파인 루프 회로(320)의 쉬프트 레지스터(322)로 제공될 리셋 신호(RST)를 생성할 수 있다. 쉬프트 레지스터(322)에 리셋 신호(RST)가 입력되면, 파인 전류(I_SPT)는 0mA로 될 것이다. 또한, S130 단계에서는 제 5 코스 코드(C_LPT[5])가 토글 함에 따라, 코스 전류(I_LPT)는 160mA와 200mA 사이에서 변한다. 코스 전류(I_LPT)가 변함에 따라, 출력 전압(Vout)은 큰 전압 범위(large voltage range)로 변한다.

S140 단계는 출력 전압을 섬세하게 조절하는 상태(load settling state)이다. S140 단계에서, 디지털 컨트롤러(330)는 제 5 코스 코드(C_LPT[5])의 출력값을 이용하여, 인에이블 신호(EN)를 생성한다. 인에이블 신호(EN)가 하이 레벨로 되면, 코스 루프 회로(310)는 동일 상태를 유지하고, 파인 루프 회로(320)가 동작하기 시작한다. 코스 루프 회로(310)는 160mA의 코스 전류(I_LPT)를 공급할 수 있다. 파인 루프 회로(320)는 인에이블 신호(EN)에 응답하여 40mA의 파인 전류(I_SPT)를 공급할 수 있다.

이상에서 살펴본 바와 같이, 본 발명의 실시 예에 따른 LDO 레귤레이터는 전원 전압(VDD)을 입력받고, 출력 전압(Vout)을 조절할 수 있다. 본 발명의 실시 예에 따른 LDO 레귤레이터는 로드 전류(IL; load current)의 변화에 관계없이 출력 전압(Vout)을 안정적으로 제공할 수 있다.

한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.

100: 사용자 장치 110: 전원 관리 집적 회로
120: 응용 프로세서 121~124: LDO 레귤레이터
125: 중앙처리장치 126: 디스플레이
127: 메모리 210: 코스 루프 블록
220: 파인 루프 블록 230: 디지털 컨트롤 블록
310: 코스 루프 회로 311: 기준 전압 변환기
312: 아날로그 디지털 컨버터 313: 코스 전류 구동기
320: 파인 루프 회로 321: 비교기
322: 쉬프트 레지스터 323: 파인 전류 구동기
330: 디지털 컨트롤러

Claims

출력 단자로부터 입력 전압을 제공받고 코스 코드를 생성하는, 상기 코스 코드에 따라 상기 출력 단자로 제공하는 코스 전류를 조절하는 코스 루프 블록;
상기 출력 단자로부터 입력 전압을 제공받고 파인 코드를 생성하는, 상기 파인 코드에 따라 상기 출력 단자로 제공하는 파인 전류를 조절하는 파인 루프 블록; 및
상기 코스 루프 블록으로부터 상기 코스 코드를 제공 받고, 상기 파인 루프 블록을 제어하기 위한 제어 신호를 생성하는 디지털 컨트롤 블록을 포함하는 LDO 레귤레이터.
제 1 항에 있어서,
상기 출력 단자의 출력 전압을 분배하고 상기 입력 전압을 출력하는 전압 분배기를 더 포함하는 LDO 레귤레이터.
제 1 항에 있어서,
상기 코스 루프 블록은,
상기 코스 코드를 입력받고 코스 기준 전압을 변경하는 기준 전압 변환기;
상기 입력 전압과 상기 코스 기준 전압을 입력받고, 상기 코스 코드를 생성하는 아날로그 디지털 컨버터(ADC); 및
상기 ADC로부터 상기 코스 코드를 입력받고, 상기 코스 전류를 제공하는 코스 전류 구동기를 포함하는 LDO 레귤레이터.
제 3 항에 있어서,
상기 기준 전압 변환기는, 로드 전류가 증가하면 코스 기준 전압을 높이고, 로드 전류가 감소하면 코스 기준 전압을 낮추는 LDO 레귤레이터.
제 3 항에 있어서,
상기 ADC는 상기 입력 전압과 상기 코스 기준 전압을 비교하고, 오차 전압을 발생하는 비교기; 및
상기 오차 전압의 레벨에 따라 상기 코스 코드를 생성하고, 상기 코스 코드를 상기 기준 전압 발생기, 상기 코스 전류 구동기, 그리고 상기 디지털 컨트롤 블록으로 제공하는 코드 발생기를 포함하는 LDO 레귤레이터.
제 3 항에 있어서,
상기 ADC는 전류 미러 플래시 아날로그 디지털 컨버터(CMF ADC)인 LDO 레귤레이터.
제 6 항에 있어서,
상기 CMF ADC는,
상기 코스 기준 전압을 입력받고 제 1 전류 통로를 형성하는, 상기 입력 전압을 입력받고 제 2 전류 통로를 형성하는, 그리고 상기 제 1 및 제 2 전류 통로의 전류의 합은 전류 소스에 의해 일정하게 유지되는 비교 회로;
상기 제 1 전류 통로를 전류 미러링(current mirroring) 함으로 제 3 전류 통로를 형성하는 제 1 전류 미러 회로; 및
상기 제 2 전류 통로를 전류 미러링 함으로, 제 4 내지 제 N(N는 5 이상의 자연수) 전류 통로를 형성하는 제 2 전류 미러 회로를 포함하는 LDO 레귤레이터.
제 7 항에 있어서,
상기 제 1 전류 통로는 전원 단자와 제 1 노드 사이에 연결되는 제 1 PMOS 트랜지스터와, 상기 제 1 노드와 상기 전류 소스 사이에 연결되는 제 1 NMOS 트랜지스터를 포함하고;
상기 제 2 전류 통로는 상기 전원 단자와 제 2 노드 사이에 연결되는 제 2 PMOS 트랜지스터와, 상기 제 2 노드와 상기 전류 소스 사이에 연결되는 제 2 NMOS 트랜지스터를 포함하고;
상기 제 1 PMOS 트랜지스터의 게이트는 상기 제 1 노드에 연결되고, 상기 제 2 PMOS 트랜지스터의 게이트는 상기 제 2 노드에 연결되고, 상기 제 1 NMOS 트랜지스터의 게이트는 상기 코스 기준 전압을 입력받고, 상기 제 2 NMOS 트랜지스터의 게이트는 상기 입력 전압을 입력받는 LDO 레귤레이터.
제 8 항에 있어서,
상기 전류 소스는 제 3 노드와 접지 단자 사이에 연결되고,
상기 제 3 전류 통로는 상기 전원 단자와 제 4 노드 사이에 연결되는 제 3 PMOS 트랜지스터와, 상기 제 4 노드와 상기 접지 단자 사이에 연결되는 제 3 NMOS 트랜지스터를 포함하고;
상기 제 3 PMOS 트랜지스터의 게이트는 상기 제 1 노드에 연결되고, 상기 제 3 NMOS 트랜지스터의 게이트는 상기 제 4 노드에 연결되는 LDO 레귤레이터.
제 9 항에 있어서,
상기 제 4 전류 통로는 상기 전원 단자와 제 1 출력 노드 사이에 연결되는 제 4 PMOS 트랜지스터와, 상기 제 1 출력 노드와 상기 접지 단자 사이에 연결되는 제 4 NMOS 트랜지스터를 포함하고;
상기 제 N 전류 통로는 상기 전원 단자와 제 N-3 출력 노드 사이에 연결되는 제 N PMOS 트랜지스터와, 상기 제 N-3 출력 노드와 상기 접지 단자 사이에 연결되는 제 N NMOS 트랜지스터를 포함하고;
상기 제 4 내지 제 N PMOS 트랜지스터의 게이트는 상기 제 2 노드에 연결되고, 상기 제 4 내지 제 N NMOS 트랜지스터의 게이트는 상기 제 4 노드에 연결되는 LDO 레귤레이터.
제 10 항에 있어서,
상기 제 4 내지 제 N PMOS 트랜지스터의 크기는 다르고, 상기 제 4 내지 제 N NMOS 트랜지스터의 크기는 다른 LDO 레귤레이터.
제 3 항에 있어서,
상기 코스 전류 구동기는 전원 단자와 출력 단자 사이에 연결되는 복수의 PMOS 트랜지스터를 포함하고, 각각의 PMOS 트랜지스터의 게이트는 상기 ADC로부터 코스 코드를 입력받고 상기 코스 전류를 제공하는 LDO 레귤레이터.
제 1 항에 있어서,
상기 파인 루프 블록은,
상기 입력 전압과 기준 전압을 비교하고, 비교 결과로서 선택 신호를 출력하는 비교기;
상기 디지털 컨트롤 블록의 제어 신호에 응답하여 동작하고, 상기 비교기의 선택 신호에 따라 왼쪽 또는 오른쪽으로 쉬프트 동작을 수행함으로, 파인 코드를 출력하는 쉬프트 레지스터; 및
상기 파인 코드를 입력받고, 상기 파인 전류를 제공하는 파인 전류 구동기를 포함하는 LDO 레귤레이터.
제 13 항에 있어서,
상기 쉬프트 레지스터는 클록 신호에 동기하여 한 비트씩 왼쪽 또는 오른쪽으로 이동하는 LDO 레귤레이터.
제 13 항에 있어서,
상기 디지털 컨트롤 블록은,
상기 코스 코드를 입력받고 상기 쉬프트 레지스터를 동작하기 위한 인에이블 신호와 상기 쉬프트 레지스터를 리셋하기 위한 리셋 신호를 출력하는 파인 루프 컨트롤러; 및
상기 쉬프트 레지스터를 제어함으로 초기 파인 전류를 조절하기 위한 초기 신호를 출력하는 초기 파인 전류 선택기를 포함하는 LDO 레귤레이터.
제 15 항에 있어서,
상기 인에이블 파인 루프 컨트롤러는,
상기 코스 코드를 입력받고 N-비트의 출력값을 생성하고, 상기 N-비트의 출력값 중 제 1 출력값(Q[4])을 이용하여 상기 인에이블 신호를 제공하는 N-비트 카운터; 및
상기 N-비트의 출력값 중 제 2 출력값(Q[1])을 이용하여 상기 리셋 신호를 출력하는 상승 엣지 검출기를 포함하는 LDO 레귤레이터.
제 16 항에 있어서,
상기 초기 파인 전류 선택기는,
상기 N-비트의 출력값 중 제 3 출력값(Q[3])에 응답하여 동작하고, 클록 신호에 응답하여 M-비트의 출력값을 생성하는 M-비트 카운터; 및
상기 M-비트 카운터의 출력값을 입력받고, 상기 초기 신호를 출력하는 로직 회로를 포함하는 LDO 레귤레이터.
코스 코드에 따라 코스 전류를 조절하고, 상기 코스 코드를 이용하여 파인 코드를 제어하고, 상기 파인 코드에 따라 파인 전류를 조절하는 LDO 레귤레이터; 및
상기 LDO 레귤레이터로부터 상기 코스 전류와 상기 파인 전류를 공급받는 로드 회로를 포함하는 응용 프로세서.
제 18 항에 있어서,
상기 LDO 레귤레이터는,
출력 단자로부터 입력 전압을 제공받고 상기 코스 코드를 생성하는, 상기 코스 코드에 따라 상기 출력 단자로 제공하는 코스 전류를 조절하는 코스 루프 회로;
상기 출력 단자로부터 입력 전압을 제공받고 상기 파인 코드를 생성하는, 상기 파인 코드에 따라 상기 출력 단자로 제공하는 파인 전류를 조절하는 파인 루프 회로; 및
상기 코스 루프 회로로부터 상기 코스 코드를 제공 받고, 상기 파인 루프 회로를 제어하기 위한 제어 신호를 생성하는 디지털 컨트롤러를 포함하는 응용 프로세서.
제 19 항에 있어서,
상기 코스 루프 회로는,
상기 코스 코드를 입력받고 코스 기준 전압을 변경하는 기준 전압 변환기;
상기 입력 전압과 상기 코스 기준 전압을 입력받고, 상기 코스 코드를 생성하는 아날로그 디지털 컨버터(ADC); 및
상기 ADC로부터 상기 코스 코드를 입력받고, 상기 코스 전류를 제공하는 코스 전류 구동기를 포함하는 응용 프로세서.
제 20 항에 있어서,
상기 ADC는,
상기 코스 기준 전압을 입력받고 제 1 전류 통로를 형성하는, 상기 입력 전압을 입력받고 제 2 전류 통로를 형성하는, 그리고 상기 제 1 및 제 2 전류 통로의 전류의 합은 전류 소스에 의해 일정하게 유지되는 비교 회로;
상기 제 1 전류 통로를 전류 미러링(current mirroring) 함으로 제 3 전류 통로를 형성하는 제 1 전류 미러 회로; 및
상기 제 2 전류 통로를 전류 미러링 함으로, 제 4 내지 제 N(N는 5 이상의 자연수) 전류 통로를 형성하는 제 2 전류 미러 회로를 포함하는 응용 프로세서.
제 21 항에 있어서,
상기 제 4 내지 제 N(N는 5 이상의 자연수) 전류 통로는 크기가 다른 PMOS 트랜지스터와 크기가 다른 NMOS 트랜지스터로 구성되는 응용 프로세서.
제 19 항에 있어서,
상기 파인 루프 회로는,
상기 입력 전압과 기준 전압을 비교하고, 비교 결과로서 선택 신호를 출력하는 비교기;
상기 디지털 컨트롤러의 제어 신호에 응답하여 동작하고, 상기 비교기의 선택 신호에 따라 왼쪽 또는 오른쪽으로 쉬프트 동작을 수행함으로, 파인 코드를 출력하는 쉬프트 레지스터; 및
상기 파인 코드를 입력받고, 상기 파인 전류를 제공하는 파인 전류 구동기를 포함하는 응용 프로세서.
제 23 항에 있어서,
상기 디지털 컨트롤러는,
상기 코스 코드를 입력받고 상기 쉬프트 레지스터를 동작하기 위한 인에이블 신호와 상기 쉬프트 레지스터를 리셋하기 위한 리셋 신호를 출력하는 파인 루프 컨트롤러; 및
상기 쉬프트 레지스터를 제어함으로 초기 파인 전류를 조절하기 위한 초기 신호를 출력하는 초기 파인 전류 선택기를 포함하는 응용 프로세서.
전원 라인을 통해 전원 전압을 제공하는 전원 관리 집적 회로; 및
상기 전원 라인을 통해 전원 전압을 제공받고 내부 전원을 생성하는 LDO 레귤레이터를 포함하는 응용 프로세서를 포함하되,
상기 LDO 레귤레이터는, 출력 단자로부터 입력 전압을 제공받고 코스 코드를 생성하는, 상기 코스 코드에 따라 상기 출력 단자로 제공하는 코스 전류를 조절하는 코스 루프 회로;
상기 출력 단자로부터 입력 전압을 제공받고 상기 파인 코드를 생성하는, 상기 파인 코드에 따라 상기 출력 단자로 제공하는 파인 전류를 조절하는 파인 루프 회로; 및
상기 코스 루프 회로로부터 상기 코스 코드를 제공 받고, 상기 파인 루프 회로를 제어하기 위한 제어 신호를 생성하는 사용자 장치.