KR20170086237A - Nitride-based semiconductor layer and meothod for growing the same - Google Patents

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Abstract

실시예는 기판 상에, 원료와 제1 도전형 도펀트를 공급하여 제1 도전형 반도체층을 성장시키는 단계; 상기 제1 도전형 반도체층 상에 다중 양자 우물 구조의 활성층을 성장시키는 단계; 및 상기 활성층 상에 원료와 제2 도전형 도펀트를 공급하여 제2 도전형 반도체층을 성장시키는 단계를 포함하고, 상기 제1 도전형 반도체층에 피트(pit)가 형성되고, 상기 제1 도전형 반도체층에서 중앙의 제1 영역과 가장 자리의 제2 영역의 상기 피트의 크기를 다르게 성장시키는 질화물계 반도체층의 성장 방법을 제공한다.In an embodiment, there is provided a method of manufacturing a semiconductor device, comprising: growing a first conductivity type semiconductor layer on a substrate by supplying a source and a first conductivity type dopant; Growing an active layer having a multiple quantum well structure on the first conductive semiconductor layer; And growing a second conductivity type semiconductor layer by supplying a source and a second conductivity type dopant on the active layer, wherein a pit is formed in the first conductivity type semiconductor layer, There is provided a method of growing a nitride based semiconductor layer in which a size of the pit in the first region at the center and a size of the pit in the second region at the edge are differently grown in the semiconductor layer.

Description

질화물계 반도체층 및 그 성장 방법{NITRIDE-BASED SEMICONDUCTOR LAYER AND MEOTHOD FOR GROWING THE SAME}NITRIDE-BASED SEMICONDUCTOR LAYER AND METHOD FOR GROWING THE SAME [0002]

실시예는 질화물계 반도체층의 성장 방법에 관한 것으로, 보다 상세하게는 발광소자의 피트 크기의 편차를 주어 구동 전압을 감소시키고 광 출력을 증가시키는 방법에 관한 것이다.The present invention relates to a method of growing a nitride based semiconductor layer, and more particularly, to a method of reducing a driving voltage and increasing a light output by giving a deviation of a pit size of a light emitting element.

GaN, AlGaN 등의 3-5 족 화합물 반도체는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점으로 인해 광 전자 공학 분야(optoelectronics)와 전자 소자를 위해 등에 널리 사용된다.GaN, and AlGaN are widely used for optoelectronics and electronic devices due to their advantages such as wide and easy bandgap energy.

특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.Particularly, a light emitting device such as a light emitting diode or a laser diode using a semiconductor material of a 3-5 group or a 2-6 group compound semiconductor has been widely used in various fields such as red, green, blue and ultraviolet rays It can realize various colors, and it can realize efficient white light by using fluorescent material or color combination. It has low power consumption, semi-permanent lifetime, fast response speed, safety, and environment compared to conventional light sources such as fluorescent lamps and incandescent lamps Affinity.

따라서, 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등에까지 응용이 확대되고 있다.Therefore, a transmission module of the optical communication means, a light emitting diode backlight replacing a cold cathode fluorescent lamp (CCFL) constituting a backlight of an LCD (Liquid Crystal Display) display device, a white light emitting element capable of replacing a fluorescent lamp or an incandescent lamp Diode lighting, automotive headlights, and traffic lights.

발광소자는 기판 위에 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물이 배치되고, 제1 도전형 반도체층과 제2 도전형 반도체층 상에 각각 제1 전극과 제2 전극이 배치된다.The light emitting device includes a substrate, a light emitting structure including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer. The first and second conductivity type semiconductor layers are formed on the substrate. Two electrodes are arranged.

그리고, 제1 도전형 반도체층을 통해서 주입되는 전자와 제2 도전형 반도체층을 통해서 주입되는 정공이 서로 만나서 활성층을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출한다. 활성층에서 방출되는 빛은 활성층을 이루는 물질의 조성에 따라 다를 수 있으며, 청색광이나 자외선(UV) 또는 심자외선(Deep UV) 등일 수 있다.Electrons injected through the first conductive type semiconductor layer and holes injected through the second conductive type semiconductor layer meet with each other to emit light having an energy determined by the energy band inherent to the active layer. The light emitted from the active layer may be different depending on the composition of the material forming the active layer, and may be blue light, ultraviolet (UV) light or deep ultraviolet (UV) light.

기판 위에 질화물계 반도체인 GaN을 성장시킬 때 서셉터(susceptor) 상에 기판을 놓고 진행할 수 있으며, 기판이 대형화됨에 따라 기판의 각 영역에 공급되는 열의 불균형으로 인하여 기판에 온도 불균형이 발생할 수 있다.When a GaN semiconductor is grown on a substrate, the substrate can be placed on a susceptor. As the substrate is enlarged, a temperature imbalance may occur due to unevenness of heat supplied to each region of the substrate.

이러한 온도 불균형은, 질화물계 반도체인 발광 구조물의 품질 저하를 유발할 수 있다.Such a temperature imbalance may cause deterioration of the quality of the light emitting structure which is a nitride-based semiconductor.

실시예는 질화물계 반도체의 성장 공정에서, 발광 구조물의 품질을 향상시켜서 발광소자의 구동 전압을 낮추고 광 출력을 증가시키고자 한다.The embodiment attempts to improve the quality of the light emitting structure in the growth process of the nitride-based semiconductor, thereby lowering the driving voltage of the light emitting device and increasing the light output.

실시예는 기판 상에, 원료와 제1 도전형 도펀트를 공급하여 제1 도전형 반도체층을 성장시키는 단계; 상기 제1 도전형 반도체층 상에 다중 양자 우물 구조의 활성층을 성장시키는 단계; 및 상기 활성층 상에 원료와 제2 도전형 도펀트를 공급하여 제2 도전형 반도체층을 성장시키는 단계를 포함하고, 상기 제1 도전형 반도체층에 피트(pit)가 형성되고, 상기 제1 도전형 반도체층에서 중앙의 제1 영역과 가장 자리의 제2 영역의 상기 피트의 크기를 다르게 성장시키는 질화물계 반도체층의 성장 방법을 제공한다.In an embodiment, there is provided a method of manufacturing a semiconductor device, comprising: growing a first conductivity type semiconductor layer on a substrate by supplying a source and a first conductivity type dopant; Growing an active layer having a multiple quantum well structure on the first conductive semiconductor layer; And growing a second conductivity type semiconductor layer by supplying a source and a second conductivity type dopant on the active layer, wherein a pit is formed in the first conductivity type semiconductor layer, There is provided a method of growing a nitride based semiconductor layer in which a size of the pit in the first region at the center and a size of the pit in the second region at the edge are differently grown in the semiconductor layer.

제1 도전형 반도체층에서 제1 영역의 피트의 크기가 상기 제2 영역의 피트의 크기보다 크게 성장될 수 있다.The pit size of the first region in the first conductivity type semiconductor layer may be larger than the pit size of the second region.

제1 영역에 대응되는 영역에서 상기 활성층 내의 양자벽 및/또는 양자우물의 두께가, 상기 제2 영역에 대응되는 영역에서 상기 활성층의 두께보다 크게 성장될 수 있다.The thickness of the quantum well and / or the quantum well in the active layer in the region corresponding to the first region may be larger than the thickness of the active layer in the region corresponding to the second region.

제1 영역에 대응되는 영역에서 상기 활성층 내의 양자벽 및/또는 양자우물의 두께가, 상기 제2 영역에 대응되는 영역에서 상기 활성층의 두께보다 2% 내지 7% 크게 성장될 수 있다.The thickness of the quantum well and / or the quantum well in the active layer in the region corresponding to the first region may be 2% to 7% larger than the thickness of the active layer in the region corresponding to the second region.

제2 도전형 반도체층과 인접한 영역에서, 상기 활성층 내의 양자벽 및/또는 양자우물은 두께 편차가 작아질 수 있다.In the region adjacent to the second conductivity type semiconductor layer, the thickness of the quantum well and / or the quantum well in the active layer can be reduced.

제1 도전형 반도체층에서 제1 영역의 피트의 크기가 상기 제2 영역의 피트의 크기보다 작게 성장될 수 있다.The pit size of the first region in the first conductivity type semiconductor layer may be smaller than the pit size of the second region.

제2 도전형 반도체층과 인접한 영역에서, 상기 제1 영역에 대응되는 영역에서 상기 활성 층내의 양자벽 및/또는 양자우물의 두께가 상기 제2 영역에 대응되는 영역에서 상기 활성층의 두께보다 작게 성장될 수 있다.In the region adjacent to the second conductivity type semiconductor layer, the thickness of the quantum well and / or the quantum well in the active layer in the region corresponding to the first region grows smaller than the thickness of the active layer in the region corresponding to the second region .

제2 도전형 반도체층과 인접한 영역에서, 상기 제1 영역에 대응되는 영역에서 상기 활성층 내의 양자벽 및/또는 양자우물의 두께가, 상기 제2 영역에 대응되는 영역에서 상기 활성층의 두께보다 2% 내지 7% 작게 성장될 수 있다.The thickness of the quantum well and / or the quantum well in the active layer in the region corresponding to the first region is 2% or more of the thickness of the active layer in the region corresponding to the second region in the region adjacent to the second conductivity type semiconductor layer, To 7% smaller.

제2 도전형 반도체층과 인접한 영역에서, 상기 활성층 내의 양자벽 및/또는 양자우물은 두께 편차가 작아질 수 있다.In the region adjacent to the second conductivity type semiconductor layer, the thickness of the quantum well and / or the quantum well in the active layer can be reduced.

다른 실시예는 기판; 상기 기판 상에 배치되고, 제1 도전형 도펀트가 도핑되고, 복수 개의 피트가 형성되는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치되는 다중 양자 우물 구조의 활성층; 및 상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 제1 도전형 반도체층의 중앙의 제1 영역과 가장 자리의 제2 영역에서 상기 피트의 크기가 서로 다른 질화물계 반도체층을 제공한다.Another embodiment includes a substrate; A first conductive type semiconductor layer disposed on the substrate, doped with a first conductive type dopant and having a plurality of pits formed therein; An active layer of a multiple quantum well structure disposed on the first conductive type semiconductor layer; And a second conductivity type semiconductor layer disposed on the active layer, wherein a nitride semiconductor layer having a different pit size in a first region and a second region at the center of the first conductivity type semiconductor layer to provide.

실시예에 따른 질화물계 반도체 제조 방법은, 기판 상의 중앙과 가장 자리의 온도 분포에 따라 제1 도전형 반도체층 상의 피트가 크기 편차를 가지고 성장되며, 피트의 크기 편차에 따라 활성층 내의 양자벽/양자우물의 페어의 두께가 편차를 가지고 크게 성장될 수 있다. 따라서, 양자 우물에서의 전자와 정공의 결합이 증가하여 발광효율이 증가하여, 발광소자의 구동 전압이 낮아지고 광출력은 증가할 수 있다.In the nitride-based semiconductor manufacturing method according to the embodiment, the pits on the first conductivity type semiconductor layer are grown with a size variation according to the center and edge temperature distribution on the substrate, and the quantum wall / The thickness of the pair of wells can be greatly grown with variation. Therefore, the coupling of electrons and holes in the quantum well is increased to increase the luminous efficiency, the driving voltage of the light emitting device can be lowered, and the light output can be increased.

도 1은 온도에 따른 질화물계 반도체의 두께 프로파일을 나타낸 도면이고,
도 2a 내지 도 2e는 제1 실시예에 따른 질화물계 반도체층의 성장 방법을 나타낸 도면이고,
도 3a 내지 도 3e는 제2 실시예에 따른 질화물계 반도체층의 성장 방법을 나타낸 도면이고,
도 4는 암모니아의 공급량과 양자벽/양자우물의 두께 관계를 나타낸 도면이다.1 is a view showing a thickness profile of a nitride-based semiconductor according to a temperature,
2A to 2E are views showing a method of growing the nitride based semiconductor layer according to the first embodiment,
3A to 3E are views showing a growth method of the nitride based semiconductor layer according to the second embodiment,
4 is a graph showing the relation between the supply amount of ammonia and the thickness of the quantum wall / quantum well.

이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features and advantages of the present invention will be more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG.

본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment according to the present invention, in the case of being described as being formed "on or under" of each element, the upper (upper) or lower (lower) or under are all such that two elements are in direct contact with each other or one or more other elements are indirectly formed between the two elements. Also, when expressed as "on or under", it may include not only an upward direction but also a downward direction with respect to one element.

도 1은 온도에 따른 질화물계 반도체의 두께 프로파일을 나타낸 도면이다.1 is a view showing a thickness profile of a nitride-based semiconductor according to a temperature.

서셉터 상에 대구경의 기판을 배치하고 질화물계 반도체인 GaN을 성장시킬 때 기판의 각 영역에 열이 불균일하게 공급될 수 있으며, 상세하게는 중앙 영역에 보다 많은 열이 공급되어 고온이 될 수 있다.When a large-diameter substrate is placed on the susceptor and GaN, which is a nitride-based semiconductor, is grown, heat can be uniformly supplied to each region of the substrate. More specifically, more heat can be supplied to the central region, .

도 1의 (a)에 도시된 바와 같이, 중앙 영역이 상대적으로 고온일 때 기판 상의 하부 GaN은 위로 오목한 형상으로 성장될 수 있다.As shown in Fig. 1 (a), when the central region is at a relatively high temperature, the lower GaN on the substrate can be grown in a concave shape upward.

도 1의 (b)에서는 중앙 영역이 상대적으로 저온일 때, 기판 상의 하부 GaN이나 다중 양자 우물 구조의 활성층은 위로 볼록한 형상으로 성장될 수 있다.In Fig. 1 (b), when the central region is relatively low temperature, the active layer of the lower GaN or multi-quantum well structure on the substrate can be grown in a convex shape.

이러한 기판의 보잉(bowing) 현상으로 인한 각 영역에서의 온도 불균형은 10℃ 내지 20℃ 정도일 수 있으며, 기판 상의 하부 GaN에 v자 형상의 피트(v-pit)이 형성할 때 고르게 형성하기 어렵다.The temperature imbalance in each region due to bowing of such a substrate may be about 10 ° C to 20 ° C and it is difficult to uniformly form a v-shaped pit on the lower GaN on the substrate.

즉, 기판의 중앙 영역보다 상대적으로 저온인 가장 자리 영역에서 GaN의 성장이 빨라서, 기판의 가장 자리 영역에서 피트가 더 크게 형성될 수 있다.That is, the growth of GaN is fast in the edge region which is relatively lower in temperature than the central region of the substrate, so that the pit can be formed larger in the edge region of the substrate.

이러한 피트 크기의 불균일로 인하여, 하나의 기판에서 성장된 발광소자들에서 발광 구조물의 품질이 서로 상이할 수 있다. 후술하는 실시예들에 따른 질화물계 반도체층의 제조 방법과 제조된 발광소자는, 피트 크기의 불균일한 배열에 따라 질화물계 반도체층의 성장 조건을 달리하여, 활성층 내의 양자우물의 두께를 증가시켜서 발광효율을 향상시키고, 구동 전압을 낮추며 광출력을 증가시킬 수 있다.Due to the unevenness of the pit size, the quality of the light emitting structure in the light emitting devices grown on one substrate may be different from each other. The method of manufacturing a nitride based semiconductor layer according to embodiments to be described later and the manufactured light emitting device have different growth conditions of the nitride based semiconductor layer according to a nonuniform arrangement of pit sizes to increase the thickness of the quantum well in the active layer, It is possible to improve the efficiency, lower the driving voltage and increase the light output.

도 2a 내지 도 2e는 제1 실시예에 따른 질화물계 반도체층의 성장 방법을 나타낸 도면이다.2A to 2E are views showing a growth method of the nitride based semiconductor layer according to the first embodiment.

도 2a에 도시된 바와 같이 기판(110) 상에 하부 반도체층(120)을 성장시키고, 도 2b에 도시된 바와 같이 하부 반도체층(120) 상에 원료를 공급하여, 제1 도전형 반도체층(130)을 성장시킨다.2A, the lower semiconductor layer 120 is grown on the substrate 110 and the raw material is supplied on the lower semiconductor layer 120 as shown in FIG. 2B to form the first conductive semiconductor layer 130).

기판(110)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼로 형성될 수 있으며, 열 전도성이 뛰어난 물질로 형성될 수 있고, 전도성 기판 또는 절연성 기판을 포함할 수 있다. 예컨대, 사파이어(Al2O3), SiO2, SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, Ga203 중 적어도 하나를 사용할 수 있다.The substrate 110 may be formed of a material suitable for semiconductor material growth or a carrier wafer, may be formed of a material having excellent thermal conductivity, and may include a conductive substrate or an insulating substrate. For example, at least one of sapphire (Al 2 O 3 ), SiO 2 , SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge and Ga 2 O 3 can be used.

도시되지는 않았으나, 기판(110)과 하부 반도체층(120) 사이에는 버퍼층을 성장시킬 수 있다.Although not shown, a buffer layer may be grown between the substrate 110 and the lower semiconductor layer 120.

사파이어 등으로 기판(110)을 형성하고, 기판(110) 상에 GaN이나 AlGaN으로 하부 반도체층(120)을 성장시킬 때, GaN이나 AlGaN과 사파이어 사이의 격자 부정합(lattice mismatch)이 매우 크고 이들 사이에 열 팽창 계수 차이도 매우 크기 때문에, 결정성을 악화시키는 전위(dislocation), 멜트 백(melt-back), 크랙(crack), 피트(pit), 표면 모폴로지(surface morphology) 불량 등이 발생할 수 있으므로, 버퍼층으로 AlN을 사용할 수 있다.Lattice mismatch between GaN and AlGaN and sapphire is very large when the substrate 110 is formed of sapphire or the like and the lower semiconductor layer 120 is grown of GaN or AlGaN on the substrate 110, The dislocation, melt-back, crack, pit, and surface morphology defects that deteriorate the crystallinity may occur because the difference in the thermal expansion coefficient is too large. , And AlN may be used as the buffer layer.

제1 도전형 반도체층(130)을 성장시킬 때 원료로 암모니아(NH3)와 갈륨을 공급할 수 있다. 제1 도전형 반도체층(130) 상에는 브이(v) 형상의 피트(P)가 복수 개 형성될 수 있다. 상술한 피트(P)는 비교적 높은 전기저항을 가지므로, 정전기 방전(Electro-Static Discharge, ESD)로부터 발광소자를 보호하고, 발광소자에 인가되는 전류를 분산하여 발광효율 및 광출력을 향상시킬 수 있다.When growing the first conductivity type semiconductor layer 130, ammonia (NH 3 ) and gallium may be supplied as a raw material. A plurality of V-shaped pits P may be formed on the first conductive semiconductor layer 130. Since the pits P have a relatively high electrical resistance, the light emitting devices are protected from electrostatic discharge (ESD), and the currents applied to the light emitting devices are dispersed to improve light emitting efficiency and light output have.

이때, 피트(P)들의 배열은 랜덤(random)할 수 있고, 제1 도전형 반도체층(130)의 피트(P)들의 폭과 깊이가 일정하지 않을 수 있다.At this time, the arrangement of the pits P may be random, and the widths and depths of the pits P of the first conductivity type semiconductor layer 130 may not be constant.

도 2b에서 중앙의 제1 영역의 피트(Pc)의 폭(Wc)과 깊이(hc)가, 가장 자리의 제2 영역의 피트(Pe)의 폭(We)과 깊이(he)보다 클 수 있으며, 제1 영역으로부터 제2 영역으로 갈수록 피트의 폭과 깊이가 점점 작아질 수 있다. 그리고, 피트(P)들은 제1 도전형 반도체층(130)의 성장 중에 랜덤하게 형성되므로, 크기들이 다르다는 것은 기하학적으로 정확히 구분되는 것이 아니고 스케일(scale)이 다른 범위(range)인 것을 뜻한다.The width Wc and the depth hc of the pit Pc in the center first region may be larger than the width We and the depth he of the pit Pe in the second region of the edge, , The width and depth of the pit can be gradually decreased from the first area to the second area. Since the pits P are randomly formed during the growth of the first conductivity type semiconductor layer 130, the different sizes mean that the scales are not in a geometrically accurate range but in a different range.

이러한 피트(P)의 분포는 제1 영역이 상대적으로 고온인 경우에, 저온의 제2 영역에서 제1 도전형 반도체층(130)의 성장이 빨라서 피트가 병합(merge)되어 상대적으로 피트의 크기가 작기 때문이다.When the first region is relatively high in temperature, the growth of the first conductivity type semiconductor layer 130 in the second region at a low temperature is rapid and the pits are merged, Is small.

제1 도전형 반도체층(130)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(130)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, AlGaN, GaN, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 성장될 수 있다.The first conductive semiconductor layer 130 may be formed of a compound semiconductor such as a Group III-V or a Group II-VI, and may be doped with a first conductive dopant. The first conductive semiconductor layer 130 is a semiconductor material having a composition formula of Al x In y Ga (1-xy) N (0? X? 1, 0? Y? 1, 0? X + y? , GaN, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, and AlGaInP.

제1 도전형 반도체층(130)이 n형 반도체층인 경우, 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다. 제1 도전형 반도체층(130)은 단층 또는 다층으로 성장될 수 있으며, 이에 대해 한정하지는 않는다.When the first conductivity type semiconductor layer 130 is an n-type semiconductor layer, the first conductivity type dopant may include n-type dopants such as Si, Ge, Sn, Se, and Te. The first conductive semiconductor layer 130 may be formed as a single layer or a multilayer, but the present invention is not limited thereto.

제1 도전형 도펀트 특히 Si는, 제1 영역과 제2 영역에서 서로 다른 농도로 도핑될 수도 있다.The first conductivity type dopant, especially Si, may be doped at different concentrations in the first and second regions.

도 2c에 도시된 바와 같이, 제1 도전형 반도체층(130) 상에 활성층(140)과 전자 차단층(145)과 제2 도전형 반도체층(150)을 성장시킬 수 있다. 이때, 활성층(140)과 전자 차단층(145)과 제2 도전형 반도체층(150) 상에도 피트가 형성될 수 있다. 활성층(140)과 전자 차단층(145)과 제2 도전형 반도체층(150) 상의 피트는 제1 도전형 반도체층(130) 상의 피트에 대응되어 형성되고, 단 피트의 높이나 폭은 상부로 갈수록 작아질 수 있다.The active layer 140, the electron blocking layer 145, and the second conductivity type semiconductor layer 150 may be grown on the first conductivity type semiconductor layer 130, as shown in FIG. 2C. At this time, pits may also be formed on the active layer 140, the electron blocking layer 145, and the second conductivity type semiconductor layer 150. The pits on the active layer 140, the electron blocking layer 145 and the second conductivity type semiconductor layer 150 are formed corresponding to the pits on the first conductivity type semiconductor layer 130, Can be reduced.

활성층(140)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다.The active layer 140 may include any one of a single well structure, a multi-well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure or a quantum wire structure.

활성층(140)은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 AlGaN/AlGaN, InGaN/GaN, InGaN/InGaN, AlGaN/GaN, InAlGaN/GaN, GaAs(InGaAs),/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지는 않는다. 우물층은 장벽층의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질로 형성될 수 있다.InGaN / InGaN, InGaN / InGaN, AlGaN / GaN, InAlGaN / GaN, GaAs (InGaAs), and AlGaN / AlGaN / InGaN / , / AlGaAs, GaP (InGaP) / AlGaP, but the present invention is not limited thereto. The well layer may be formed of a material having an energy band gap smaller than the energy band gap of the barrier layer.

본 실시예에서 활성층(140)은 다중 양자 우물 구조를 가지며, 제1 도전형 반도체층(130)의 피트의 형상에 따라, 활성층(140) 내의 복수 개의 양자벽/양자 우물 페어(pair)의 형상이 달라질 수 있다. 활성층(140)의 성장 온도는 제1 도전형 반도체층(130)의 성장 온도보다 저온일 수 있다.The active layer 140 may have a multiple quantum well structure and may have a shape of a plurality of quantum wall / quantum well pairs in the active layer 140 according to the shape of the pits of the first conductivity type semiconductor layer 130. In this case, Can vary. The growth temperature of the active layer 140 may be lower than the growth temperature of the first conductivity type semiconductor layer 130.

도 2d는 활성층의 두께를 모식적으로 나타낸 도면이다.2D is a diagram schematically showing the thickness of the active layer.

제1 도전형 반도체층(130)에 피트(P)가 상술한 폭과 깊이 편차를 가지고 형성되며, 활성층(140)을 이루는 양자벽과 양자 우물도 상기의 피트(P)에 대응되어 피트 형상으로 성장될 수 있다.The pits P are formed in the first conductivity type semiconductor layer 130 with a width and a depth deviation as described above and the quantum wells and the quantum wells constituting the active layer 140 are formed in a pit shape corresponding to the pits P It can be grown.

활성층(140) 내의 양자벽/양자우물의 페어(pair) 단위로 볼 때, 제1 도전형 반도체층(130)과 인접한 영역에서는 중앙의 제1 영역의 양자벽/양자우물의 페어의 두께가 가장 자리의 제2 영역의 양자벽/양자우물의 페어의 두께보다 크게 성장될 수 있으며, 예를 들면 2% 내지 7% 두껍게 성장될 수 있다.The pair of quantum wells / quantum wells in the first region in the center in the region adjacent to the first conductivity type semiconductor layer 130 has the largest thickness in the pair of quantum well / quantum wells in the active layer 140 Quantum well / pair of quantum wells in the second region of the spot, and may be grown to, for example, 2% to 7% thick.

제1 영역에서 양자벽/양자우물의 페어가 두껍게 누적되어 성장되면, 도 2d의 상부에서, 즉 제2 도전형 반도체층과 인접한 영역에서는 양자벽/양자우물의 페어의 두께 편차가 상대적으로 작아질 수 있다.When the pair of quantum wall / quantum wells in the first region are stacked and grown, the thickness variation of the pair of quantum wall / quantum wells is relatively small in the upper portion of Fig. 2D, that is, in the region adjacent to the second conductivity type semiconductor layer .

전자 차단층(145)은 제2 도전형 반도체층(150)보다 에너지 밴드 갭이 큰 재료로 이루어질 수 있으며, 예를 들면 AlGaN으로 형성될 수 있다. 알루미늄(Al)은 전자 차단층(145)의 중앙 영역과 가장 자리 영역에서 서로 다른 농도로 포함될 수도 있다.The electron blocking layer 145 may be made of a material having a larger energy band gap than that of the second conductivity type semiconductor layer 150, and may be formed of, for example, AlGaN. Aluminum (Al) may be contained at different concentrations in the central region and the edge region of the electron blocking layer 145.

제2 도전형 반도체층(150)은 반도체 화합물로 형성될 수 있고, 원료는 예를 들면, 갈륨(Ga)이나 암모니아(NH3)일 수 있다. 제2 도전형 반도체층(150)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(150)은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, AlGaN, GaN AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있다.The second conductivity type semiconductor layer 150 may be formed of a semiconductor compound, and the source may be gallium (Ga) or ammonia (NH 3 ), for example. The second conductive semiconductor layer 150 may be formed of a compound semiconductor such as Group III-V or Group II-VI, and may be doped with a second conductive dopant. The second conductive semiconductor layer 150 is formed of a semiconductor material having a composition formula of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + , AlGaN, GaN AlInN, AlGaAs, GaP, GaAs, GaAsP, and AlGaInP.

제2 도전형 반도체층(150)이 p형 반도체층인 경우, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다. 제2 도전형 반도체층(150)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 만일, 발광 소자가 자외선(UV), 심자외선(Deep UV) 또는 무분극 발광 소자일 경우, 제2 도전형 반도체층(150)은 InAlGaN 및 AlGaN 중 적어도 하나를 포함할 수 있다.When the second conductivity type semiconductor layer 150 is a p-type semiconductor layer, the second conductivity type dopant may be a p-type dopant such as Mg, Zn, Ca, Sr, or Ba. The second conductive semiconductor layer 150 may be formed as a single layer or a multilayer, but the present invention is not limited thereto. If the light emitting device is ultraviolet (UV), deep ultraviolet (UV), or nonpolar light emitting device, the second conductivity type semiconductor layer 150 may include at least one of InAlGaN and AlGaN.

상술한 공정으로 제조된 질화물계 반도체층은, 기판 상에 제1 도전형 도펀트가 도핑되고 복수 개의 피트가 형성되는 제1 도전형 반도체층과, 제1 도전형 반도체층 상에 다중 양자 우물 구조의 활성층, 및 상기 활성층 상에 제2 도전형 반도체층이 구비되고, 제1 도전형 반도체층의 중앙의 제1 영역과 가장 자리의 제2 영역에서 상기 피트의 크기가 서로 다르며, 본 실시예에서는 제1 영역의 피트의 크기가 더 클 수 있다.The nitride-based semiconductor layer produced by the above-described process comprises a first conductivity type semiconductor layer doped with a first conductivity type dopant and a plurality of pits formed on the substrate, and a second conductivity type semiconductor layer having a multi quantum well structure An active layer and a second conductivity type semiconductor layer on the active layer, and the sizes of the pits in the first region and the second region at the center of the first conductivity type semiconductor layer are different from each other. In this embodiment, The size of the pit in the area 1 may be larger.

도 2e는 도 2a 내지 도 2d에 따른 방법으로 제조된 발광소자를 나타낸 도면이다.FIG. 2E is a view showing a light emitting device manufactured by the method according to FIGS. 2A to 2D.

도 2a 내지 도 2d에서는 웨이퍼 레벨(wafer level)에서 질화물계 반도체층의 성장을 도시하고 있으며, 성장 공정 후에 각 소자(Light Emitting Diode) 단위로 다이싱(dicing)한 후의 도면이 도 2e에 도시되고 있다.2A to 2D illustrate the growth of the nitride based semiconductor layer at the wafer level, and the drawing after dicing in units of light emitting diodes after the growth step is shown in FIG. 2E have.

발광소자(100)는 기판(110) 상에 하부 반도체층(120)이 배치되는데, 하부 반도체층(120)은 성장 공정 중에 도펀트가 도핑되지 않으나 제1 도전형 반도체층(130)으로부터의 유입 등으로 인하여 도펀트가 미량 도핑될 수 있다.The lower semiconductor layer 120 is disposed on the substrate 110. The lower semiconductor layer 120 may be doped with dopant during the growth process but may be doped into the first conductive semiconductor layer 130, Lt; RTI ID = 0.0 > doped < / RTI >

하부 반도체층(120) 상에, 제1 도전형 반도체층(130)과 활성층(140) 및 제2 도전형 반도체층(150)을 포함하는 발광 구조물이 배치될 수 있고, 전자 차단층(145)이 활성층(140)과 제2 도전형 반도체층(150) 사이에 배치될 수 있다. 각 층(layer)의 조성은 상술한 바와 동일하며, 제1 도전형 반도체층(130)으로부터 제2 도전형 반도체층(150)까지 피트(P)가 형성될 수 있다.The light emitting structure including the first conductivity type semiconductor layer 130, the active layer 140 and the second conductivity type semiconductor layer 150 may be disposed on the lower semiconductor layer 120, May be disposed between the active layer 140 and the second conductive semiconductor layer 150. The composition of each layer is the same as described above, and the pits P may be formed from the first conductivity type semiconductor layer 130 to the second conductivity type semiconductor layer 150.

제2 도전형 반도체층(150) 상에는 투광성 도전층(160)이 배치되어 제2 전극(165)으로부터 제2 도전형 반도체층(150)으로 넓은 면적에 고르게 전류가 공급되게 할 수 있다.The transmissive conductive layer 160 may be disposed on the second conductive semiconductor layer 150 to uniformly supply current from the second electrode 165 to the second conductive semiconductor layer 150 over a wide area.

기판(110)이 절연성이므로 제1 도전형 반도체층(130)에 전류를 공급하기 위하여, 투광성 도전층(160)으로부터 제1 도전형 반도체층(130)의 일부까지 메사 식각되어 제1 도전형 반도체층(130)의 일부가 노출될 수 있다.The first conductive semiconductor layer 130 may be mesa-etched from the light transmissive conductive layer 160 to a portion of the first conductive semiconductor layer 130 in order to supply current to the first conductive semiconductor layer 130 because the substrate 110 is insulating. A portion of the layer 130 may be exposed.

노출된 제1 도전형 반도체층(130) 상에 제1 전극(135)이 배치되고, 투광성 도전층(160) 상에 제2 전극(165)이 배치될 수 있다.The first electrode 135 may be disposed on the exposed first conductivity type semiconductor layer 130 and the second electrode 165 may be disposed on the transmissive conductive layer 160. [

제1 전극(135) 및/또는 제2 전극(165)은 도전성 물질 예를 들면 금속으로 형성될 수 있으며, 보다 상세하게는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 이루어질 수 있고, 단층 또는 다층 구조로 형성될 수 있다.The first electrode 135 and / or the second electrode 165 may be formed of a conductive material such as a metal. More specifically, the first electrode 135 and / or the second electrode 165 may be formed of Ag, Ni, Al, Rh, Pd, Ir, Ru, Pt, Au, Hf, and an optional combination thereof, and may be formed as a single layer or a multilayer structure.

상술한 질화물계 반도체층의 제조 방법으로 제조된 발광소자는, v자 형상의 피트 크기의 편차에 따라 상부의 층(layer) 특히 활성층에도 피트가 형성되며, 양자벽/양자우물의 페어의 두께가 피트와 대응되어 두껍게 형성되므로 양자 우물에서 전자와 정공의 결합이 증가하여 발광효율이 증가할 수 있으며, 따라서 발광소자의 구동 전압이 감소하고 광출력이 증가할 수 있다.In the light emitting device manufactured by the above-described method for manufacturing a nitride-based semiconductor layer, pits are formed in the upper layer, particularly in the active layer, according to the variation in the p-size pit size, and the thickness of the pair of quantum wall / The coupling between the electrons and the holes increases in the quantum well, and thus the luminous efficiency can be increased. Accordingly, the driving voltage of the light emitting device can be reduced and the light output can be increased.

도 3a 내지 도 3e는 제2 실시예에 따른 질화물계 반도체층의 성장 방법을 나타낸 도면이다.3A to 3E are diagrams illustrating a method of growing the nitride based semiconductor layer according to the second embodiment.

실시예에 따른 질화물계 반도체층의 성장 방법은, 도 2a 내지 도 2e에 도시된 것과 유사하나, 제1 도전형 반도체층(230) 상의 피트(P)의 크기/깊이 분포가 다르다. 상세하게는 중앙의 제1 영역의 피트(Pc)의 폭(Wc)과 깊이(hc)가, 가장 자리의 제2 영역의 피트(Pe)의 폭(We)과 깊이(he)보다 작을 수 있으며, 제1 영역으로부터 제2 영역으로 갈수록 피트의 폭과 깊이가 점점 커질 수 있다.The method of growing the nitride based semiconductor layer according to the embodiment is similar to that shown in FIGS. 2A to 2E, but the size / depth distribution of the pits P on the first conductivity type semiconductor layer 230 is different. The width Wc and the depth hc of the pit Pc in the center first region may be smaller than the width We and the depth he of the pit Pe in the second region of the edge, , The width and depth of the pit can gradually increase from the first area to the second area.

이러한 피트(P)의 분포는 제1 영역이 상대적으로 저온인 경우에, 저온의 제1 영역에서 제1 도전형 반도체층(130)의 성장이 빨라서 피트가 병합(merge)되어 상대적으로 피트의 크기가 작기 때문이다.When the first region is relatively low in temperature, the growth of the first conductivity type semiconductor layer 130 in the first region at a low temperature is rapid and the pits are merged, Is small.

상술한 피트(P)의 폭과 깊이 분포에 따라, 활성층(240)과 전자 차단층(245)과 제2 도전형 반도체층(250) 상의 피트의 형상도 제1 실시예와 반대의 분포를 가질 수 있다.The shape of the pits on the active layer 240, the electron blocking layer 245, and the second conductivity type semiconductor layer 250 also has a distribution opposite to that of the first embodiment, depending on the width and depth distribution of the pits P described above .

도 3d는 활성층의 두께를 모식적으로 나타낸 도면이다.FIG. 3D is a diagram schematically showing the thickness of the active layer.

제1 도전형 반도체층(130)에 피트(P)가 상술한 폭과 깊이 편차를 가지고 형성되며, 활성층(140)을 이루는 양자벽과 양자 우물도 상기의 피트(P)에 대응되어 피트 형상으로 성장될 수 있다.The pits P are formed in the first conductivity type semiconductor layer 130 with a width and a depth deviation as described above and the quantum wells and the quantum wells constituting the active layer 140 are formed in a pit shape corresponding to the pits P It can be grown.

활성층(140) 내의 양자벽/양자우물의 페어(pair) 단위로 볼 때, 제1 도전형 반도체층(130)과 인접한 영역에서는 중앙의 제1 영역의 양자벽/양자우물의 페어의 두께가 가장 자리의 제2 영역의 양자벽/양자우물의 페어의 두께보다 작게 성장될 수 있으며, 예를 들면 2% 내지 7% 얇게 성장될 수 있다.The pair of quantum wells / quantum wells in the first region in the center in the region adjacent to the first conductivity type semiconductor layer 130 has the largest thickness in the pair of quantum well / quantum wells in the active layer 140 Lt; / RTI > can be grown to a thickness less than the thickness of the pair of quantum well / quantum wells in the second region of the spot, for example, 2% to 7% thin.

제1 영역에서 양자벽/양자우물의 페어가 얇게 누적되어 성장되면, 도 3d의 상부에서, 즉 제2 도전형 반도체층과 인접한 영역에서는 양자벽/양자우물의 페어의 두께 편차가 작아질 수 있다.When the pair of quantum wall / quantum wells in the first region is grown to be thinly accumulated, the thickness variation of the pair of quantum wall / quantum wells can be small at the top of FIG. 3D, that is, in the region adjacent to the second conductivity type semiconductor layer .

도 4는 암모니아의 공급량과 양자벽/양자우물의 두께 관계를 나타낸 도면이다.4 is a graph showing the relation between the supply amount of ammonia and the thickness of the quantum wall / quantum well.

도 4에서 가로축은 암모니아(NH3)의 상부(Top)에서의 공급량일 수 있고, 세로축은 활성층 내의 양자벽/양자우물의 페어(pair) 1개의 두께일 수 있다.In FIG. 4, the abscissa may be the supply amount at the top of ammonia (NH 3 ), and the ordinate may be the thickness of one pair of the quantum wall / quantum well in the active layer.

원으로 표시된 것이 중앙의 제1 영역(Center)에서의 데이타이고, 사각형으로 표시된 것이 가장 자리의 제2 영역(Round)에서의 데이타이다. 상부에서 암모니아의 공급량이 증가할수록 제1 영역에서는 양자벽/양자우물의 페어 1개의 두께는 점차 감소하되, 제2 영역에서는 양자벽/양자우물의 페어 1개의 두께가 증가하고 있다.Circles are data in the first center (center), and rectangles are data in the second area (Round) of the edge. As the supply of ammonia at the top increases, the thickness of one pair of quantum / quantum wells in the first region gradually decreases, while the thickness of one pair of quantum / quantum wells increases in the second region.

상술한 질화물계 반도체 제조 공정은, 기판 상의 중앙과 가장 자리의 온도 분포에 따라 제1 도전형 반도체층 상의 피트가 크기 편차를 가지고 성장되며, 피트의 크기 편차에 따라 활성층 내의 양자벽/양자우물의 페어의 두께가 편차를 가지고 크게 성장될 수 있다. 따라서, 양자 우물에서의 전자와 정공의 결합이 증가하여 발광효율이 증가하여, 발광소자의 구동 전압이 낮아지고 광출력은 증가할 수 있다.In the above-described nitride-based semiconductor manufacturing process, the pits on the first conductivity type semiconductor layer are grown with a size variation in accordance with the temperature distribution at the center and the edge on the substrate, and the quantum well / quantum well The thickness of the pair can be greatly increased with a variation. Therefore, the coupling of electrons and holes in the quantum well is increased to increase the luminous efficiency, the driving voltage of the light emitting device can be lowered, and the light output can be increased.

상술한 발광소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 영상표시장치와 조명 장치 등의 발광 장치에 사용될 수 있다.The above-described light emitting device is constituted by a light emitting device package and can be used as a light source of an illumination system, for example, a light emitting device such as an image display device and an illumination device of an image display device.

영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치에 사용될 때 등기구나 벨트 타입의 광원에 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.When used as a backlight unit of an image display apparatus, it can be used as a backlight unit of an edge type or as a direct-type backlight unit, and can be used as a light source of a regulator or a belt type when used in a lighting apparatus. It is possible.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.

100, 200: 발광소자 110, 210: 기판
120, 220: 하부 반도체층 130, 230: 제1 도전형 반도체층
135, 235: 제1 전극 140, 240: 활성층
145, 245: 전자 차단층 150, 250: 제2 도전형 반도체층
160, 260: 투광성 도전층 165, 265: 제2 전극100, 200: light emitting device 110, 210:
120, 220: a lower semiconductor layer 130, 230: a first conductive semiconductor layer
135, 235: first electrode 140, 240: active layer
145, 245: electron blocking layer 150, 250: second conductivity type semiconductor layer
160, 260: translucent conductive layer 165, 265: second electrode

Claims (10)

기판 상에, 원료와 제1 도전형 도펀트를 공급하여 제1 도전형 반도체층을 성장시키는 단계;
상기 제1 도전형 반도체층 상에 다중 양자 우물 구조의 활성층을 성장시키는 단계; 및
상기 활성층 상에 원료와 제2 도전형 도펀트를 공급하여 제2 도전형 반도체층을 성장시키는 단계를 포함하고,
상기 제1 도전형 반도체층에 피트(pit)가 형성되고, 상기 제1 도전형 반도체층에서 중앙의 제1 영역과 가장 자리의 제2 영역의 상기 피트의 크기를 다르게 성장시키는 질화물계 반도체층의 성장 방법.Growing a first conductive type semiconductor layer on a substrate by supplying a source and a first conductive type dopant;
Growing an active layer having a multiple quantum well structure on the first conductive semiconductor layer; And
And growing a second conductivity type semiconductor layer by supplying a source and a second conductivity type dopant on the active layer,
A pit is formed in the first conductivity type semiconductor layer and a pit is formed in the first region of the first conductivity type semiconductor layer and the second region of the edge in the first conductivity type semiconductor layer, Growth method. 제1 항에 있어서,
상기 제1 도전형 반도체층에서 제1 영역의 피트의 크기가 상기 제2 영역의 피트의 크기보다 크게 성장되는 질화물계 반도체층의 성장 방법.The method according to claim 1,
Wherein the pit of the first region of the first conductivity type semiconductor layer is grown larger than the pit of the second region. 제2 항에 있어서,
상기 제1 영역에 대응되는 영역에서 상기 활성층 내의 양자벽 및/또는 양자우물의 두께가, 상기 제2 영역에 대응되는 영역에서 상기 활성층의 두께보다 크게 성장되는 질화물계 반도체층의 성장 방법.3. The method of claim 2,
Wherein a thickness of a quantum well and / or a quantum well in the active layer in a region corresponding to the first region is larger than a thickness of the active layer in a region corresponding to the second region. 제2 항에 있어서,
상기 제1 영역에 대응되는 영역에서 상기 활성층 내의 양자벽 및/또는 양자우물의 두께가, 상기 제2 영역에 대응되는 영역에서 상기 활성층의 두께보다 2% 내지 7% 크게 성장되는 질화물계 반도체층의 성장 방법.3. The method of claim 2,
The thickness of the quantum well and / or the quantum well in the active layer in the region corresponding to the first region is 2% to 7% larger than the thickness of the active layer in the region corresponding to the second region Growth method. 제2 항 내지 제4 항 중 어느 한 항에 있어서,
상기 제2 도전형 반도체층과 인접한 영역에서, 상기 활성층 내의 양자벽 및/또는 양자우물은 두께 편차가 작아지는 질화물계 반도체층의 성장 방법.5. The method according to any one of claims 2 to 4,
Wherein the quantum well and / or the quantum well in the active layer in the region adjacent to the second conductivity type semiconductor layer has a small thickness deviation. 제1 항에 있어서,
상기 제1 도전형 반도체층에서 제1 영역의 피트의 크기가 상기 제2 영역의 피트의 크기보다 작게 성장되는 질화물계 반도체층의 성장 방법.The method according to claim 1,
Wherein a pit size of the first region of the first conductivity type semiconductor layer is smaller than a pit size of the second region. 제6 항에 있어서,
상기 제2 도전형 반도체층과 인접한 영역에서, 상기 제1 영역에 대응되는 영역에서 상기 활성 층내의 양자벽 및/또는 양자우물의 두께가 상기 제2 영역에 대응되는 영역에서 상기 활성층의 두께보다 작게 성장되는 질화물계 반도체층의 성장 방법.The method according to claim 6,
The thickness of the quantum well and / or the quantum well in the active layer in the region corresponding to the first region is smaller than the thickness of the active layer in the region corresponding to the second region in the region adjacent to the second conductivity type semiconductor layer A method for growing a nitride based semiconductor layer to be grown. 제6 항에 있어서,
상기 제2 도전형 반도체층과 인접한 영역에서, 상기 제1 영역에 대응되는 영역에서 상기 활성층 내의 양자벽 및/또는 양자우물의 두께가, 상기 제2 영역에 대응되는 영역에서 상기 활성층의 두께보다 2% 내지 7% 작게 성장되는 질화물계 반도체층의 성장 방법.The method according to claim 6,
Wherein a thickness of a quantum well and / or a quantum well in the active layer in a region adjacent to the first region is smaller than a thickness of the active layer in a region corresponding to the second region, in a region adjacent to the second conductivity type semiconductor layer, Gt;% < / RTI > to 7%. 제6 항 내지 제8 항 중 어느 한 항에 있어서,
상기 제2 도전형 반도체층과 인접한 영역에서, 상기 활성층 내의 양자벽 및/또는 양자우물은 두께 편차가 작아지는 질화물계 반도체층의 성장 방법.9. The method according to any one of claims 6 to 8,
Wherein the quantum well and / or the quantum well in the active layer in the region adjacent to the second conductivity type semiconductor layer has a small thickness deviation. 기판;
상기 기판 상에 배치되고, 제1 도전형 도펀트가 도핑되고, 복수 개의 피트가 형성되는 제1 도전형 반도체층;
상기 제1 도전형 반도체층 상에 배치되는 다중 양자 우물 구조의 활성층; 및
상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함하고,
상기 제1 도전형 반도체층의 중앙의 제1 영역과 가장 자리의 제2 영역에서 상기 피트의 크기가 서로 다른 질화물계 반도체층.Board;
A first conductive type semiconductor layer disposed on the substrate, doped with a first conductive type dopant and having a plurality of pits formed therein;
An active layer of a multiple quantum well structure disposed on the first conductive type semiconductor layer; And
And a second conductive type semiconductor layer disposed on the active layer,
Wherein a pit size of the nitride semiconductor layer is different between a first region at the center of the first conductivity type semiconductor layer and a second region at the edge.
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