KR20170079984A - Lateral power integrated device having a low on resistance - Google Patents

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Abstract

수평형 전력용 집적소자는, 수평형 전력용 집적소자는, 제1 도전형의 반도체층 내에서 제1 방향을 따라 상호 이격되도록 배치되는 제2 도전형의 소스영역 및 드리프트영역과, 드리프트영역 내에 배치되는 제2 도전형의 드레인영역과, 드리프트영역 위에서 제1 방향과 교차하는 제2 방향을 따라 상호 이격되도록 배치되는 복수개의 플래너 필드절연플레이트들과, 채널영역의 표면 위와 드리프트영역의 일부 표면 위에 배치되는 게이트절연층 및 게이트전극층을 포함한다. 상기 게이트전극층은, 게이트전극층의 일 단부로부터 드레인영역 방향을 향해 플래너 필드절연플레이트들 위로 연장되는 복수개의 게이트전극층 연장부분들을 포함한다.The horizontal power integrated device includes a source region and a drift region of a second conductivity type disposed so as to be spaced apart from each other along a first direction in a first conductivity type semiconductor layer, A plurality of planar field insulation plates arranged to be spaced apart from each other along a second direction intersecting with the first direction on the drift region and a plurality of planar field insulation plates disposed on the surface of the channel region and on a part of the surface of the drift region And a gate electrode layer. The gate electrode layer includes a plurality of gate electrode layer extending portions extending over the planar field insulating plates from one end of the gate electrode layer toward the drain region direction.

Figure P1020150191107
Figure P1020150191107

Description

낮은 온 저항을 갖는 수평형 전력용 집적 소자{Lateral power integrated device having a low on resistance}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a horizontal power integrated device having a low on-

본 개시의 여러 실시예들은 전력용 반도체 소자에 관한 것으로서, 특히 낮은 온 저항을 갖는 수평형 전력용 집적 소자에 관한 것이다.BACKGROUND OF THE INVENTION [0002] Various embodiments of the present disclosure are directed to power semiconductor devices, and particularly to horizontal power integrated devices having low on-resistance.

컨트롤(control) 기능과 드라이버(driver) 기능이 결합된 집적회로는 종종 스마트 전력용 소자(smart power device)로서 지칭되고 있다. 이 스마트 전력용 소자는, 통상적으로 고전압으로 동작하도록 고안된 출력단에 수평형 디모스(LDMOS; Lateral Double diffused MOS) 소자와 같은 전력용 집적소자를 갖는다. 이와 같은 전력용 집적소자에 있어서 브레이크다운 전압(breakdown voltage) 특성은 소자의 안정성 면에서 중요한 인자가 되며, 온 저항(Ron) 특성은 소자의 동작 특성, 예컨대 전류 구동 능력(current drivability)면에서 중요한 인자가 된다. 소자의 브레이크다운 전압 특성을 향상시키기 위해서는, 드리프트영역 내의 도핑 농도를 감소시키거나, 드리프트 영역 내에서의 전류의 이동 길이에 해당하는 드리프트 길이(drift length)를 증가시켜야 한다. 그러나 이 경우 소자의 온 저항(Ron)이 증가되어 전류 구동 능력이 저하된다. 반대의 경우, 즉 드레인 영역과 채널영역 사이의 드리프트영역 내의 도핑 농도를 증가시키거나, 드리프트영역의 드리프트 길이를 감소시키는 경우, 소자의 온 저항(Ron)은 감소하지만 소자의 드레인 접합 브레이크다운 전압도 함께 낮아진다. 즉, 수평형 디모스(LDMOS) 소자에 있어서, 온 저항 특성과 브레이크다운 전압 특성은 트레이드-오프(trade-off) 관계를 갖는다.Integrated circuits, which combine control and driver functions, are often referred to as smart power devices. This smart power device typically has a power integrated device such as a lateral double diffused MOS (LDMOS) device at an output stage designed to operate at a high voltage. In such a power integrated device, the breakdown voltage characteristic is an important factor in terms of device stability, and the on-resistance (Ron) characteristic is important in terms of the operation characteristics of the device, such as current drivability It becomes an argument. In order to improve the breakdown voltage characteristic of the device, it is necessary to reduce the doping concentration in the drift region or to increase the drift length corresponding to the moving length of the current in the drift region. However, in this case, the ON resistance (Ron) of the device is increased and the current driving capability is degraded. In the opposite case, i.e. increasing the doping concentration in the drift region between the drain region and the channel region, or reducing the drift length in the drift region, the on-resistance Ron of the device decreases but the drain junction breakdown voltage Together. That is, in the horizontal LD (MOS) device, the ON resistance characteristic and the breakdown voltage characteristic have a trade-off relationship.

본 출원이 해결하고자 하는 과제는, 브레이크다운 특성의 열화가 보상되면서 낮은 온 저항을 갖도록 하는 수평형 전력용 집적소자를 제공하는 것이다.SUMMARY OF THE INVENTION A problem to be solved by the present application is to provide a horizontal power integrated device which has a low on-resistance while compensating for deterioration of a breakdown characteristic.

일 예에 따른 수평형 전력용 집적소자는, 제1 도전형의 반도체층 내에서 제1 방향을 따라 상호 이격되도록 배치되는 제2 도전형의 소스영역 및 드리프트영역과, 드리프트영역 내에 배치되는 제2 도전형의 드레인영역과, 드리프트영역 위에서 제1 방향과 교차하는 제2 방향을 따라 상호 이격되도록 배치되는 복수개의 플래너 필드절연플레이트들과, 채널영역의 표면 위와 드리프트영역의 일부 표면 위에 배치되는 게이트절연층 및 게이트전극층을 포함한다. 상기 게이트전극층은, 게이트전극층의 일 단부로부터 드레인영역 방향을 향해 플래너 필드절연플레이트들 위로 연장되는 복수개의 게이트전극층 연장부분들을 포함한다.A horizontal power integrated device according to an exemplary embodiment includes a source region and a drift region of a second conductivity type disposed so as to be spaced apart from each other along a first direction in a first conductivity type semiconductor layer, A plurality of planar field insulation plates spaced apart from one another along a second direction intersecting the first direction on the drift region; a plurality of planar field insulation plates disposed on the surface of the channel region and over a portion of the surface of the drift region; Layer and a gate electrode layer. The gate electrode layer includes a plurality of gate electrode layer extending portions extending over the planar field insulating plates from one end of the gate electrode layer toward the drain region direction.

여러 실시예들에 따르면, 드리프트영역 상부에 플래너 절연필드플레이트들을 채널폭 방향을 따라 상호 이격되도록 배치시키고, 플래너 절연필드플레이트들이 배치되지 않는 영역에서 게이트전극층의 길이를 짧게 하고, 플래너 절연필드플레이트들이 배치되는 영역에서는 게이트전극층의 길이를 길게 함으로써, 브레이크다운 전압 특성의 열화를 보상하면서 온 저항을 낮출 수 있다는 이점이 제공된다.According to various embodiments, the planar insulated field plates may be spaced apart from one another along the channel width direction above the drift region, the length of the gate electrode layer may be shortened in regions where the planar insulated field plates are not disposed, By providing a longer length of the gate electrode layer in the region to be disposed, it is possible to reduce the on-resistance while compensating for deterioration of the breakdown voltage characteristic.

도 1은 일 예에 따른 수평형 전력용 집적소자를 나타내 보인 레이아웃도이다.
도 2는 도 1의 수평형 전력용 집적소자의 n형 드리프트영역을 구성하는 영역들을 설명하기 위해 나타내 보인 도면이다.
도 3은 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 4는 도 1의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다.1 is a layout diagram showing a horizontal power integrated device according to an example.
FIG. 2 is a view for explaining regions constituting an n-type drift region of the horizontal power integrated device of FIG. 1; FIG.
3 is a cross-sectional view taken along line I-I 'of FIG.
4 is a cross-sectional view taken along line II-II 'of FIG.

수평형 전력용 집적소자의 브레이크다운 전압을 증가시키기 위해, 채널영역과 드레인영역 사이의 드리프트영역에 트랜치 소자분리층과 유사한 구조의 트랜치 필드절연플레이트를 배치시킬 수 있다. 이 경우 소자의 브레이크다운 전압 특성은 향상되지만, 캐리어들이 드리프트영역 내에서 트랜치 필드절연플레이트의 측면들 및 하부면을 따라 이동함에 따라 드리프트 길이가 증가되고, 이에 따라 소자의 온 저항이 증가되어 온 저항 특성이 저하된다. 본 출원의 여러 실시예들에서는, 드리프트영역 상부에 플래너 절연필드플레이트들을 채널폭 방향을 따라 상호 이격되도록 배치시키고, 플래너 절연필드플레이트들이 배치되지 않는 영역에서 게이트전극층의 길이를 짧게 하고, 플래너 절연필드플레이트들이 배치되는 영역에서는 게이트전극층의 길이를 길게 함으로써, 브레이크다운 전압 특성을 유지하면서 온 저항을 낮출 수 있는 수평형 전력용 집적소자를 제시하고자 한다.In order to increase the breakdown voltage of the horizontal power integrated device, a trench field insulation plate having a structure similar to that of the trench isolation layer may be disposed in the drift region between the channel region and the drain region. In this case, the breakdown voltage characteristics of the device are improved, but as the carriers move along the side surfaces and the lower surface of the trench field insulation plate in the drift region, the drift length is increased, The characteristics are degraded. In some embodiments of the present application, the planar insulated field plates are spaced apart from one another along the channel width direction above the drift region, the length of the gate electrode layer is shortened in regions where the planar insulated field plates are not disposed, In order to increase the length of the gate electrode layer in the region where the plates are arranged, a horizontal power integrated device capable of lowering the on-resistance while maintaining breakdown voltage characteristics is proposed.

본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.In the description of the examples of the present application, descriptions such as " first "and" second "are for distinguishing members, and are not used to limit members or to denote specific orders. Further, the description that a substrate located on the "upper", "lower", or "side" of a member means a relative positional relationship means that the substrate is in direct contact with the member, or another member The present invention is not limited to a particular case. It is also to be understood that the description of "connected" or "connected" to one component may be directly or indirectly electrically or mechanically connected to another component, Separate components may be interposed to form a connection relationship or a connection relationship.

도 1은 일 예에 따른 수평형 전력용 집적소자를 나타내 보인 레이아웃도이다. 그리고 도 2는 도 1의 수평형 전력용 집적소자의 n형 드리프트영역을 구성하는 영역들을 설명하기 위해 나타내 보인 도면이다. 도 1 및 도 2를 참조하면, p형 바디영역(104)과 n형 드리프트영역(106)이 제1 방향을 따라 일정 간격 이격되도록 배치된다. 본 예에서, 제1 방향은, 채널길이방향, 즉 드레인과 소스 사이에 캐리어(또는 전류)가 이동하는 방향으로 정의될 수 있다. p형 바디영역(104) 및 n형 드리프트영역(106)은, p형 반도체층(102)에 의해 둘러싸인다. p형 바디영역(104)과 n형 드리프트영역(106) 사이의 p형 반도체층(102)은 제1 채널영역(121)을 구성한다. p형 바디영역(104) 내에는 p+형 바디컨택영역(108)이 배치된다. p+형 바디컨택영역(108)은, 제1 방향과 교차하는 제2 방향을 따라 길게 연장되는 스트라이프 형태로 배치된다.1 is a layout diagram showing a horizontal power integrated device according to an example. And FIG. 2 is a view for explaining regions constituting an n-type drift region of the horizontal power integrated device of FIG. Referring to FIGS. 1 and 2, a p-type body region 104 and an n-type drift region 106 are spaced apart from each other by a predetermined distance along a first direction. In this example, the first direction may be defined in the channel length direction, i.e., the direction in which the carrier (or current) moves between the drain and the source. The p-type body region 104 and the n-type drift region 106 are surrounded by the p-type semiconductor layer 102. The p-type semiconductor layer 102 between the p-type body region 104 and the n-type drift region 106 constitutes the first channel region 121. In the p-type body region 104, a p + type body contact region 108 is disposed. The p + type body contact region 108 is arranged in a stripe shape elongated along a second direction intersecting the first direction.

p+형 바디컨택영역(108)의 양 측면들에는 n+형 소스영역(110)들이 배치된다. n+형 소스영역(110)들 각각의 측면은, p+형 바디컨택영역(108)의 양 측면들과 접합을 구성한다. p+형 바디컨택영역(108) 및 n+형 소스영역(110)들은 소스단자(S)에 공통으로 결합된다. n+형 소스영역(110)과 제1 채널영역(121) 사이의 p형 바디영역(104) 상부영역은 제2 채널영역(122)을 구성한다. 제1 채널영역(121) 및 제2 채널영역(122)은, 전력용 집적소자(100)의 전체 채널영역(120)을 구성한다. n형 드리프트영역(106)의 일 가장자리 부분에는 n+형 드레인영역(112)이 배치된다. n+형 드레인영역(112)은, 제2 방향을 따라 길게 연장되는 스트라이프 형태로 배치될 수 있다.The n + -type source regions 110 are disposed on both sides of the p + -type body contact region 108. The sides of each of the n + type source regions 110 constitute junctions with both sides of the p + type body contact region 108. The p + type body contact region 108 and the n + type source region 110 are commonly connected to the source terminal S. A region above the p-type body region 104 between the n + -type source region 110 and the first channel region 121 constitutes a second channel region 122. The first channel region 121 and the second channel region 122 constitute the entire channel region 120 of the power integrated device 100. An n < + > -type drain region 112 is disposed at one edge of the n-type drift region 106. The n < + > -type drain region 112 may be arranged in a stripe shape elongated along the second direction.

n형 드리프트영역(106)의 상부영역은, 도 2에 나타낸 바와 같이, 제1 n형 드리프트영역(106A), 제2 n형 드리프트영역(106B), 및 축적영역(107)으로 구분될 수 있다. 구체적으로 축적영역(107)은, 도 3 및 도 4에 나타낸 바와 같이, 게이트절연층(114) 및 게이트전극층(116)과 수직방향으로 중첩되는 영역으로 정의될 수 있다. 이 축적영역(107)은, 제2 방향을 따라 길게 연장되는 스트라이프 형태를 갖는다. 제1 n형 드리프트영역(106A) 및 제2 n형 드리프트영역(106B)은, 축적영역(107)과 n+형 드레인영역(112) 사이에서 제2 방향을 따라 교번적으로 배치되는 영역으로 정의될 수 있다. 제1 n형 드리프트영역(106A) 및 제2 n형 드리프트영역(106B)의 제1 방향으로 측정되는 길이는 실질적으로 동일할 수 있다. 제1 n형 드리프트영역(106A) 및 제2 n형 드리프트영역(106B)의 제2 방향으로 측정되는 폭은 실질적으로 동일할 수 있다. 다른 예에서 제1 n형 드리프트영역(106A) 및 제2 n형 드리프트영역(106B)의 제2 방향으로 측정되는 폭은, 서로 다를 수도 있다.The upper region of the n-type drift region 106 can be divided into a first n-type drift region 106A, a second n-type drift region 106B and an accumulation region 107 as shown in Fig. 2 . Specifically, the accumulation region 107 can be defined as a region overlapping with the gate insulating layer 114 and the gate electrode layer 116 in the vertical direction, as shown in Figs. 3 and 4. Fig. The accumulation region 107 has a stripe shape elongated along the second direction. The first n-type drift region 106A and the second n-type drift region 106B are defined as regions arranged alternately along the second direction between the accumulation region 107 and the n + -type drain region 112 . The lengths measured in the first direction of the first n-type drift region 106A and the second n-type drift region 106B may be substantially the same. The widths measured in the second direction of the first n-type drift region 106A and the second n-type drift region 106B may be substantially the same. In another example, the widths measured in the second direction of the first n-type drift region 106A and the second n-type drift region 106B may be different from each other.

제1 n형 드리프트영역(106A)에서 n형 드리프트영역(106) 위에는 플래너 필드절연플레이트(130)가 배치된다. 플래너 필드절연플레이트(130)의 양 측면들 중 n+형 드레인영역(112)을 향해 배치되는 측면은 n+형 드레인영역(112)의 일 측면에 정렬될 수 있다. 제2 n형 드리프트영역(106B)에서 n형 드리프트영역(106) 상부면은 노출된다. 비록 도면에 나타내지는 않았지만, 실리사이드공정이 요구되는 경우, 제2 n형 드리프트영역(106B)의 n형 드리프트영역(106) 위에는 실리사이드보호층이 배치될 수도 있다.A planar field isolation plate 130 is disposed on the n-type drift region 106 in the first n-type drift region 106A. A side surface of the planar field insulation plate 130 disposed toward the n + type drain region 112 may be aligned with one side of the n + type drain region 112. And the upper surface of the n-type drift region 106 is exposed in the second n-type drift region 106B. Although not shown in the drawing, a silicide protection layer may be disposed on the n-type drift region 106 of the second n-type drift region 106B when a silicide process is required.

게이트전극층(116)은, 채널영역(120), n형 드리프트영역(106)의 일부 영역, 즉 축적영역 위에 배치된다. 본 평면 구조에는 나타나지 않지만, 게이트전극층(116)과, 채널영역(120) 및 n형 드리프트영역(106) 사이에는 게이트절연층이 배치된다. 게이트전극층(116)의 양 측면들 중 하나의 제1 측면은, 채널영역(120)에 접하는 n+형 소스영역(110)의 일 측면에 정렬될 수 있다. 게이트전극층(116)의 양 측면들 중 제1 측면과 반대의 제2 측면은, n형 드리프트영역(106)의 축적영역(107)과, 제1 및 제2 n형 드리프트영역(106A, 106B) 사이의 경계선에 정렬될 수 있다. 게이트전극층(116)은, 각각이 제2 측면으로부터 제1 방향을 따라 연장되어 구성되는 복수개의 게이트전극층 연장부분(116E)들을 포함한다. 게이트전극층 연장부분(116E)들은, 제2 방향을 따라 일정 간격 이격되도록 배치된다. 특히 게이트전극층 연장부분(116E)는, 제2 n형 드리프트영역(106B)과는 중첩되지 않으면서, 플래너 필드절연플레이트(140)와는 중첩되도록 배치된다.The gate electrode layer 116 is disposed over the channel region 120 and a portion of the n-type drift region 106, that is, the accumulation region. A gate insulating layer is disposed between the gate electrode layer 116 and the channel region 120 and the n-type drift region 106, though it is not shown in this planar structure. The first side of one of the two sides of the gate electrode layer 116 may be aligned on one side of the n + type source region 110 in contact with the channel region 120. The second side opposite to the first side of both sides of the gate electrode layer 116 is connected to the accumulation region 107 of the n type drift region 106 and the first and second n type drift regions 106A and 106B. As shown in FIG. The gate electrode layer 116 includes a plurality of gate electrode layer extending portions 116E each formed to extend from the second side face in the first direction. The gate electrode layer extended portions 116E are arranged to be spaced apart from each other along the second direction. In particular, the gate electrode layer extended portion 116E is arranged so as to overlap with the planar field insulating plate 140 without overlapping with the second n-type drift region 106B.

도 3은 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다. 그리고 도 4는 도 1의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다. 도 3 및 도 4에서 도 1 및 도 2와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 3 및 도 4를 참조하면, p형 반도체층(102) 상부영역에 p형 바디영역(104) 및 n형 드리프트영역(106)이 채널길이방향인 제1 방향을 따라 상호 이격되도록 배치된다. p형 반도체층(102)은 p형 반도체기판일 수 있다. p형 반도체층(102)은 반도체기판 상부영역에 형성된 p형 접합영역, 예컨대 p형 웰영역일 수도 있다. p형 반도체층(102)은 반도체기판 위에 형성된 p형 에피택셜층일 수도 있다. p형 바디영역(104) 및 n형 드리프트영역(106) 사이의 p형 반도체층(102) 상부영역은 제1 채널영역(121)으로 정의될 수 있다.3 is a cross-sectional view taken along line I-I 'of FIG. And FIG. 4 is a cross-sectional view taken along the line II-II 'of FIG. In Figs. 3 and 4, the same reference numerals as those in Figs. 1 and 2 denote the same components. 3 and 4, a p-type body region 104 and an n-type drift region 106 are disposed in a region above the p-type semiconductor layer 102 such that the p-type body region 104 and the n-type drift region 106 are spaced apart from each other along a first direction. The p-type semiconductor layer 102 may be a p-type semiconductor substrate. The p-type semiconductor layer 102 may be a p-type junction region formed in an upper region of the semiconductor substrate, for example, a p-type well region. The p-type semiconductor layer 102 may be a p-type epitaxial layer formed on the semiconductor substrate. The upper region of the p-type semiconductor layer 102 between the p-type body region 104 and the n-type drift region 106 may be defined as a first channel region 121.

p형 바디영역(104) 상부영역에는 p+형 바디컨택영역(108)이 배치된다. p+형 바디컨택영역(108) 양 측면들에는 각각 n+형 소스영역(110)이 배치된다. p+형 바디컨택영역(108) 양 측면들 각각과 n+형 소스영역(110)의 일 측면은 접합면을 구성한다. p+형 바디컨택영역(108) 및 n+형 소스영역(110)은 소스단자(S)에 공통으로 결합된다. n+형 소스영역(110)과 제1 채널영역(121) 사이의 p형 바디영역(104) 상부영역은 제2 채널영역(122)으로 정의될 수 있다. 제1 채널영역(121) 및 제2 채널영역(122)은 전체 채널영역(120)을 구성한다.A p + type body contact region 108 is disposed in an upper region of the p-type body region 104. An n + -type source region 110 is disposed on both sides of the p + -type body contact region 108. Each of the both sides of the p + type body contact region 108 and one side of the n + type source region 110 constitute a bonding surface. The p + type body contact region 108 and the n + type source region 110 are commonly coupled to the source terminal S. A region above the p-type body region 104 between the n + -type source region 110 and the first channel region 121 may be defined as a second channel region 122. The first channel region 121 and the second channel region 122 constitute the entire channel region 120.

n형 드리프트영역(106) 상부영역에는 n+형 드레인영역(112)이 배치된다. n+형 드레인영역(112)은 드레인단자(D)에 결합된다. 제1 n형 드리프트영역(106A)에서 n형 드리프트영역(106) 위에는 플래너 필드절연플레이트(130)가 배치된다. 플래너 필드절연플레이트(130)는, n형 드리프트영역(106)의 상부면과 동일한 수평 레벨상의 하부면을 가지며, 이에 따라 플래너 필드절연플레이트(130)가 갖는 두께만큼 n형 드리프트영역(106) 상부면으로부터 수직 방향으로 돌출된다. 채널영역(120) 및 축적영역(107) 위에는 게이트절연층(114)이 배치된다. 게이트절연층(114) 위에는 게이트전극층(116)이 배치된다. 게이트전극층(116)은 게이트단자(G)에 결합된다. 일 예에서 게이트절연층(114)은 옥사이드(oxide)층으로 구성될 수 있으며, 게이트전극층(116)은 불순물이온이 도핑된 폴리실리콘(polysilicon)층으로 구성될 수 있다.An n + type drain region 112 is disposed in an upper region of the n type drift region 106. The n < + > -type drain region 112 is coupled to the drain terminal D. A planar field isolation plate 130 is disposed on the n-type drift region 106 in the first n-type drift region 106A. The planar field isolation plate 130 has a lower surface on the same horizontal level as the top surface of the n-type drift region 106 so that the thickness of the n-type drift region 106 And protrudes in the vertical direction from the surface. A gate insulating layer 114 is disposed on the channel region 120 and the accumulation region 107. A gate electrode layer 116 is disposed on the gate insulating layer 114. The gate electrode layer 116 is coupled to the gate terminal G. [ In one example, the gate insulating layer 114 may be formed of an oxide layer, and the gate electrode layer 116 may be formed of a polysilicon layer doped with impurity ions.

제1 n형 드리프트영역(106A)에서, 게이트전극층(116)은 플래너 필드절연플레이트(130) 위로 연장되는 게이트전극층 연장부분(116E)들을 포함할 수 있다. 게이트전극층 연장부분(116E)들은, 제2 방향을 따라 상호 이격되도록 배치된다. 게이트전극층 연장부분(116E)들 각각은, 플래너 필드절연플레이트(130)와 중첩되는 반면, 제2 n형 드리프트영역(106B)과는 중첩되지 않는다. 게이트전극층 연장부분(116E)의 제1 방향을 따라 측정되는 길이는, 플래너 필드절연플레이트(130)의 제1 방향을 따라 측정되는 길이보다 짧다. 따라서 게이트전극층 연장부분(116E)의 단부는 n+형 드레인영역(112)과 일정 간격 이격된다. 게이트전극층 연장부분(116E)은 도전성 필드플레이트로 작용할 수 있다.In the first n-type drift region 106A, the gate electrode layer 116 may include gate electrode layer extension portions 116E extending over the planar field insulation plate 130. [ The gate electrode layer extending portions 116E are arranged to be spaced apart from each other along the second direction. Each of the gate electrode layer extension portions 116E overlaps with the planar field insulation plate 130, but does not overlap with the second n-type drift region 106B. The length measured along the first direction of the gate electrode layer extension portion 116E is shorter than the length measured along the first direction of the planar field insulation plate 130. [ Therefore, the end portion of the gate electrode layer extension portion 116E is spaced apart from the n < + > -type drain region 112 by a certain distance. The gate electrode layer extension portion 116E may serve as a conductive field plate.

제2 n형 드리프트영역(106B)에서 n형 드리프트영역(106)의 상부 표면은 노출된다. 즉, 제2 n형 드리프트영역(106B)에서 게이트전극층 연장부분(116E)이 배치되지 않음에 따라, 게이트절연층(114) 및 게이트전극층(116)은, 채널영역(120) 및 축적영역(107)에만 수직 방향으로 중첩된다.And the upper surface of the n-type drift region 106 in the second n-type drift region 106B is exposed. That is, the gate insulating layer 114 and the gate electrode layer 116 are electrically connected to the channel region 120 and the accumulation region 107 (not shown) as the gate electrode layer extension portion 116E is not disposed in the second n-type drift region 106B. ) In the vertical direction.

본 예에 따른 수평형 전력용 집적소자(100)에 있어서, 제2 방향을 따라 n형 드리프트영역(106)의 제1 n형 드리프트영역(106A) 및 제2 n형 드리프트영역(106B)이 교번적으로 배치된다. 제1 n형 드리프트영역(106A)의 n형 드리프트영역(106) 상부면 위에 플래너 필드절연플레이트(130)가 배치된다. 제2 n형 드리프트영역(106B)의 n형 드리프트영역(106)의 상부면은 노출된다. 따라서 축적영역(107)과 n+형 드레인영역(112) 사이의 n형 드리프트영역(106) 상부영역에서 캐리어는 n형 드리프트영역(106) 표면 부근을 따라 이동되어 최단의 드리프트 길이를 나타낼 수 있다. 따라서 드리프트 길이에 의한 소자의 온 저항 특성은 최대한으로 향상시킬 수 있다. 한편 드리프트 길이가 짧음에 따른 브레이크다운 전압의 감소는, 제1 n형 드리프트영역(106A) 상부면에 플래너 필드절연플레이트(130)를 배치시킴으로써 보상할 수 있다. 더욱이 플래너 필드절연플레이트(130) 위에, 도전성 필드플레이트로 작용하는 게이트전극층 연장부분(116E)을 배치시킴으로써 브레이크다운 전압을 더 증가시킬 수 있다.In the horizontal power type integrated device 100 according to this example, the first n-type drift region 106A and the second n-type drift region 106B of the n-type drift region 106 are alternately arranged in the second direction . The planar field insulation plate 130 is disposed on the upper surface of the n-type drift region 106 of the first n-type drift region 106A. The upper surface of the n-type drift region 106 of the second n-type drift region 106B is exposed. Therefore, in the region above the n-type drift region 106 between the accumulation region 107 and the n + -type drain region 112, the carriers can move along the vicinity of the surface of the n-type drift region 106 to exhibit the shortest drift length. Therefore, the on-resistance characteristic of the device due to the drift length can be maximally improved. On the other hand, the decrease in the breakdown voltage due to the short drift length can be compensated by disposing the planar field insulating plate 130 on the upper surface of the first n-type drift region 106A. Furthermore, the breakdown voltage can be further increased by disposing the gate electrode layer extension portion 116E, which serves as the conductive field plate, on the planar field insulation plate 130. [

상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.Although the embodiments of the present application as described above illustrate and describe the drawings, it is intended to illustrate what is being suggested in the present application and is not intended to limit what is presented in the present application in a detailed form.

100...수평형 전력용 집적소자 102...p형 반도체층
104...p형 바디영역 106...n형 드리프트영역
106A...제1 n형 드리프트영역 106B...제2 n형 드리프트영역
107...축적영역 108...p+형 바디컨택영역
110...n+형 소스영역 112...n+형 드레인영역
114...게이트절연층 116...게이트전극층
120...채널영역 121...제1 채널영역
122...제2 채널영역 130...플래너 필드절연플레이트100 ... horizontal type power integrated device 102 ... p-type semiconductor layer
104 ... p-type body region 106 ... n-type drift region
106A ... first n-type drift region 106B ... second n-type drift region
107 ... accumulation region 108 ... p + type body contact region
110 ... n + -type source region 112 ... n + -type drain region
114 ... gate insulating layer 116 ... gate electrode layer
120 ... channel region 121 ... first channel region
122 ... second channel region 130 ... planar field insulation plate

Claims (15)

제1 도전형의 반도체층 내에서 제1 방향을 따라 상호 이격되도록 배치되는 제2 도전형의 소스영역 및 드리프트영역;
상기 드리프트영역 내에 배치되는 제2 도전형의 드레인영역;
상기 드리프트영역 위에서 상기 제1 방향과 교차하는 제2 방향을 따라 상호 이격되도록 배치되는 복수개의 플래너 필드절연플레이트들; 및
상기 채널영역의 표면 위와 상기 드리프트영역의 일부 표면 위에 배치되는 게이트절연층 및 게이트전극층을 포함하며,
상기 게이트전극층은, 상기 게이트전극층의 일 단부로부터 상기 드레인영역 방향을 향해 상기 플래너 필드절연플레이트들 위로 연장되는 복수개의 게이트전극층 연장부분들을 포함하는 수평형 전력용 집적소자.A source region and a drift region of a second conductivity type disposed so as to be spaced apart from each other along the first direction in the semiconductor layer of the first conductivity type;
A drain region of a second conductivity type disposed in the drift region;
A plurality of planar field insulation plates spaced apart from each other along a second direction intersecting with the first direction on the drift region; And
A gate insulating layer and a gate electrode layer disposed over a surface of the channel region and a portion of the surface of the drift region,
Wherein the gate electrode layer comprises a plurality of gate electrode layer extending portions extending over the planar field insulating plates from one end of the gate electrode layer toward the drain region direction. 제1항에 있어서,
상기 소스영역을 둘러싸면서 상기 드리프트영역과 제1 방향을 따라 이격되도록 상기 반도체층 내에 배치되는 제1 도전형의 바디영역을 더 포함하는 수평형 전력용 집적소자.The method according to claim 1,
And a body region of a first conductivity type disposed within the semiconductor layer to surround the source region and to be spaced apart from the drift region along a first direction. 제2항에 있어서,
상기 채널영역은, 상기 바디영역과 상기 드리프트영역 사이의 제1 채널영역과, 상기 소스영역과 상기 제1 채널영역 사이의 제2 채널영역을 포함하는 수평형 전력용 집적소자.3. The method of claim 2,
Wherein the channel region comprises a first channel region between the body region and the drift region and a second channel region between the source region and the first channel region. 제1항에 있어서,
상기 소스영역, 드레인영역, 및 드리프트영역은 상기 제2 방향을 따라 길게 연장되는 스트라이프 형태를 갖는 수평형 전력용 집적소자.The method according to claim 1,
Wherein the source region, the drain region, and the drift region have a stripe shape elongated along the second direction. 제1항에 있어서, 상기 드리프트영역은,
상기 게이트절연층 및 게이트전극층과 수직방향으로 중첩되는 축적영역; 및
상기 축적영역과 드레인영역 사이에서 상기 제2 방향을 따라 교번적으로 배치되는 제1 드리프트영역 및 제2 드리프트영역을 포함하는 수평형 전력용 집적소자.The semiconductor device according to claim 1, wherein the drift region
A storage region overlapping with the gate insulating layer and the gate electrode layer in the vertical direction; And
And a first drift region and a second drift region alternately arranged along the second direction between the accumulation region and the drain region. 제5항에 있어서,
상기 게이트절연층 및 게이트전극층은, 상기 드리프트영역의 축적영역 위에 배치되는 수평형 전력용 집적소자.6. The method of claim 5,
Wherein the gate insulating layer and the gate electrode layer are disposed over the accumulation region of the drift region. 제5항에 있어서,
상기 플래너 필드절연플레이트들 각각은 상기 제1 드리프트영역 위에 배치되는 수평형 전력용 집적소자.6. The method of claim 5,
Each of said planar field isolation plates being disposed above said first drift region. 제7항에 있어서,
상기 플래너 필드절연플레이트들 각각은 상기 제1 드리프트영역의 상부면과 동일한 수평 레벨상의 하부면을 갖는 수평형 전력용 집적소자.8. The method of claim 7,
Each of the planar field insulation plates having a lower surface on the same horizontal level as the upper surface of the first drift region. 제7항에 있어서,
상기 제1 드리프트영역의 상기 제2 방향으로 측정되는 폭은, 상기 제2 드리프트영역의 상기 제2 방향으로 측정되는 폭과 실질적으로 동일한 수평형 전력용 집적소자.8. The method of claim 7,
Wherein a width measured in the second direction of the first drift region is substantially equal to a width measured in the second direction of the second drift region. 제1항에 있어서,
상기 게이트전극층 연장부분들은, 상기 제2 방향을 따라 일정 간격 이격되도록 배치되는 수평형 전력용 집적소자.The method according to claim 1,
Wherein the gate electrode layer extension portions are spaced apart from each other along the second direction. 제10항에 있어서,
상기 게이트전극층 연장부분들 각각은, 상기 플래너 필드절연플레이트들 각각과 중첩되면서, 상기 제2 드리프트영역과는 중첩되지 않도록 배치되는 수평형 전력용 집적소자.11. The method of claim 10,
Wherein each of the gate electrode layer extending portions is disposed so as not to overlap with the second drift region while being overlapped with each of the planar field insulating plates. 제1항에 있어서,
상기 플래너 필드절연플레이트들 각각의 상기 제2 방향을 따라 측정되는 폭은 실질적으로 균일한 수평형 전력용 집적소자.The method according to claim 1,
And the widths measured along the second direction of each of the planar field insulation plates are substantially uniform. 제1항에 있어서,
상기 플래너 필드절연플레이트들 각각의 양 측면들 중 상기 드레인영역을 향해 배치되는 측면은 상기 드레인영역의 일 측면에 정렬되는 수평형 전력용 집적소자.The method according to claim 1,
And a side of each of the planar field insulation plates disposed on the side of the drain region is aligned with a side of the drain region. 제1항에 있어서,
상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 수평형 전력용 집적소자.The method according to claim 1,
Wherein the first conductivity type is p-type and the second conductivity type is n-type. 제1항에 있어서,
상기 제1 방향은 채널길이 방향이고, 상기 제2 방향은 채널폭 방향인 수평형 전력용 집적소자.The method according to claim 1,
Wherein the first direction is a channel length direction and the second direction is a channel width direction.
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