KR20170076409A

KR20170076409A - Printed circuit board

Info

Publication number: KR20170076409A
Application number: KR1020150186640A
Authority: KR
Inventors: 민태홍; 안석환; 오구라 이치로; 강명삼
Original assignee: 삼성전기주식회사
Priority date: 2015-12-24
Filing date: 2015-12-24
Publication date: 2017-07-04
Also published as: JP2017118084A; KR102494340B1; JP6806315B2

Abstract

본 발명의 일 측면에 따른 인쇄회로기판은, 일면 및 상기 일면과 대향하는 타면을 구비한 금속층; 상기 금속층의 상기 타면을 제외한 상기 일면에 적층되는 하나 이상의 절연층; 상기 금속층에 매립된 제1 회로패턴; 및 상기 제1 회로패턴과 상기 금속층 사이에 개재되는 절연물질을 포함한다.According to an aspect of the present invention, there is provided a printed circuit board comprising: a metal layer having a first surface and a second surface opposite to the first surface; One or more insulating layers stacked on the one surface of the metal layer except for the other surface; A first circuit pattern embedded in the metal layer; And an insulating material interposed between the first circuit pattern and the metal layer.

Description

인쇄회로기판{PRINTED CIRCUIT BOARD}{PRINTED CIRCUIT BOARD}

본 발명은 인쇄회로기판에 관한 것이다.The present invention relates to a printed circuit board.

휴대기기의 개발이 가속화되고, 휴대기기의 성능 요구가 높아짐에 따라, 칩 발열로 인한 성능 저하 등의 문제가 대두되고 있다. 또한, 최근에는 WLP(Wafer level Package) 등의 개발이 지속됨으로써 PCB 또는 Package 의 박판화 경향이 더욱 심화되고 있다. 이에 따라, 박판이면서도 방열이 가능한 제품이 요구되고 있다.As the development of portable devices accelerates and the performance demands of portable devices increase, problems such as performance deterioration due to chip heat generation are increasing. In recent years, development of WLP (wafer level package) and the like has continued, and the trend of thinning of PCB or package is further intensified. Accordingly, there is a demand for a product that can be heat-sealed while being thin.

대한민국 공개특허공보 제10-2015-0115346호(2015.10.14)Korean Patent Publication No. 10-2015-0115346 (Oct.

본 발명은 휨 문제를 제어할 수 있는 인쇄회로기판을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a printed circuit board capable of controlling a bending problem.

본 발명의 일 측면에 따르면, 일면 및 상기 일면과 대향하는 타면을 구비한 금속층; 상기 금속층의 상기 타면을 제외한 상기 일면에 적층되는 하나 이상의 절연층; 상기 금속층에 매립된 제1 회로패턴; 및 상기 제1 회로패턴과 상기 금속층 사이에 개재되는 절연물질을 포함하는 인쇄회로기판이 제공된다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a metal layer having a first surface and a second surface opposite to the first surface; One or more insulating layers stacked on the one surface of the metal layer except for the other surface; A first circuit pattern embedded in the metal layer; And an insulating material interposed between the first circuit pattern and the metal layer.

본 발명의 다른 측면에 따르면, 일면 및 상기 일면과 대향하는 타면을 구비한 금속층; 상기 금속층의 양면에 형성되는 절연물질; 상기 금속층의 상기 타면을 제외한 상기 일면 상에 적층되는 하나 이상의 절연층; 및 상기 금속층의 상기 타면에 적층된 절연물질에 매립된 제1 회로패턴을 포함하고, 상기 절연물질은 상기 제1 회로패턴과 상기 금속층을 절연시키는 인쇄회로기판이 제공된다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a metal layer having a first surface and a second surface opposite to the first surface; An insulating material formed on both surfaces of the metal layer; At least one insulating layer stacked on the one surface except for the other surface of the metal layer; And a first circuit pattern embedded in the insulating material stacked on the other surface of the metal layer, wherein the insulating material is provided on the printed circuit board to insulate the first circuit pattern and the metal layer.

본 발명의 또 다른 측면에 따르면, 금속층을 포함하는 코어; 상기 코어 상에 적층되는 절연층; 및 상기 코어에 매립되는 제1 회로패턴을 포함하고, 상기 코어의 일면에 적층된 절연층의 수는 상기 코어의 타면에 적층된 절연층의 수보다 큰 인쇄회로기판이 제공된다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a core including a metal layer; An insulating layer laminated on the core; And a first circuit pattern embedded in the core, wherein the number of the insulating layers stacked on one side of the core is larger than the number of the insulating layers stacked on the other side of the core.

도 1은 본 발명의 제1 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 2는 본 발명의 제2 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 3 내지 도 9는 본 발명의 제1 실시예에 따른 인쇄회로기판의 제조방법을 나타낸 도면.
도 10 내지 도 24는 본 발명의 제2 실시예에 따른 인쇄회로기판의 제조방법을 나타낸 도면.1 shows a printed circuit board according to a first embodiment of the present invention.
2 shows a printed circuit board according to a second embodiment of the present invention.
3 to 9 are views showing a method of manufacturing a printed circuit board according to a first embodiment of the present invention.
10 to 24 show a method of manufacturing a printed circuit board according to a second embodiment of the present invention.

본 발명에 따른 인쇄회로기판의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to embodiments of the present invention, examples of which are illustrated in the accompanying drawings, wherein like reference numerals refer to the like elements throughout. It will be omitted.

또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.It is also to be understood that the terms first, second, etc. used hereinafter are merely reference numerals for distinguishing between identical or corresponding components, and the same or corresponding components are defined by terms such as first, second, no.

또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.In addition, the term " coupled " is used not only in the case of direct physical contact between the respective constituent elements in the contact relation between the constituent elements, but also means that other constituent elements are interposed between the constituent elements, Use them as a concept to cover each contact.

인쇄회로기판Printed circuit board

도 1은 본 발명의 제1 실시예에 따른 인쇄회로기판을 나타낸 도면.1 shows a printed circuit board according to a first embodiment of the present invention.

도 1을 참조하면, 본 발명의 제1 실시예에 따른 인쇄회로기판은, 코어(100)와 절연층(120), 제1 회로패턴(130), 절연물질(140), 제1 비아(150)를 포함할 수 있다. 여기서, 코어(100)는 금속층(110)일 수 있다.Referring to FIG. 1, a printed circuit board according to a first embodiment of the present invention includes a core 100, an insulating layer 120, a first circuit pattern 130, an insulating material 140, a first via 150 ). Here, the core 100 may be the metal layer 110.

금속층(110)은 일면과 타면을 구비하며, 일면과 타면은 서로 대향한다. 즉, 일면과 타면은 서로 반대측에 위치한다.The metal layer 110 has one surface and the other surface, and one surface and the other surface are opposed to each other. That is, one side and the other side are located on the opposite sides.

금속층(110)은 복수의 층으로 이루어질 수 있다. 이 경우, 금속층(110)은 제1 금속층(111) 및 제2 금속층(112)을 포함할 수 있다. 제2 금속층(112)은 제1 금속층(111)의 일면 또는 양면에 적층될 수 있다. 또한, 제1 금속층(111)이 제2 금속층(112)의 양면에 형성될 수도 있다.The metal layer 110 may be formed of a plurality of layers. In this case, the metal layer 110 may include a first metal layer 111 and a second metal layer 112. The second metal layer 112 may be stacked on one side or both sides of the first metal layer 111. Also, the first metal layer 111 may be formed on both sides of the second metal layer 112.

제1 금속층(111)과 제2 금속층(112)은 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 티타늄(Ti), 하프늄(Hf), 아연(Zn), 텅스텐(W), 몰리브덴(Mo) 등을 포함할 수 있고, 또한, 금속층(110)(120)은 인바(Invar), 코바(Kovar)와 같은 합금 중 하나일 수 있다.The first metal layer 111 and the second metal layer 112 may be formed of at least one selected from the group consisting of copper (Cu), aluminum (Al), magnesium (Mg), titanium (Ti), hafnium (Hf), zinc (Zn), tungsten (Mo), and the metal layers 110 and 120 may be one of alloys such as Invar and Kovar.

제1 금속층(111)과 제2 금속층(112)은 서로 다른 금속으로 이루어질 수 있다. 제1 금속층(111)의 열전도율은 제2 금속층(112)의 열전도율보다 크고, 제1 금속층(111)의 강성율은 제2 금속층(112)의 강성율보다 작을 수 있다.The first metal layer 111 and the second metal layer 112 may be made of different metals. The thermal conductivity of the first metal layer 111 may be greater than the thermal conductivity of the second metal layer 112 and the stiffness of the first metal layer 111 may be less than the stiffness of the second metal layer 112.

예를 들어, 제1 금속층(111)은 구리, 제2 금속층(112)은 인바일 수 있다. 구리층은 방열 특성을 향상시키고, 인바층은 강성을 향상시켜 휨(워피지) 문제를 해결할 수 있다.For example, the first metal layer 111 may be copper and the second metal layer 112 may be invar. The copper layer improves the heat dissipation property, and the invar layer improves the rigidity and can solve the warp (warp) problem.

또한 인바층은 300℃ 이상의 온도에서도 물리적 특성의 변화가 미미하기 때문에 고온의 조건에서 인쇄회로기판의 휨 문제를 개선하는데 효과적이다. In addition, the invar layer is effective in improving the warpage problem of the printed circuit board under high temperature conditions because the change of the physical properties is insignificant even at a temperature of 300 DEG C or more.

제1 금속층(111)과 제2 금속층(112)은 시트(sheet) 형태로 제작되어 서로 라미네이트(laminate)될 수 있다. The first metal layer 111 and the second metal layer 112 may be formed in a sheet form and laminated to each other.

또는 제1 금속층(111)과 제2 금속층(112)은 각각 도금으로 형성될 수도 있다. 즉, 캐리어 상에 제1 금속층(111)이 도금으로 형성되고, 제1 금속층(111) 상에 제2 금속층(112)이 도금으로 형성된 후, 캐리어가 제거됨으로써, 금속층(110)이 마련될 수 있다. 다만, 이러한 방법으로 한정되는 것은 아니다.Alternatively, the first metal layer 111 and the second metal layer 112 may be formed by plating. That is, the first metal layer 111 is formed on the carrier by plating, the second metal layer 112 is formed on the first metal layer 111 by plating, and then the carrier is removed to form the metal layer 110 have. However, the present invention is not limited to such a method.

절연층(120)은 금속층(110) 상에 적층되는 절연성의 층이다. 절연층(120)은 하나 이상의 층으로 이루어질 수 있다.The insulating layer 120 is an insulating layer laminated on the metal layer 110. The insulating layer 120 may be formed of one or more layers.

절연층(120)은 금속층(110)의 일면에만 적층되고, 금속층(110)의 타면에는 적층되지 않을 수 있다. 이 경우, 절연층(120)은 금속층(110)의 일면으로만 빌드 업(build-up)된다.The insulating layer 120 may be laminated only on one side of the metal layer 110 and may not be laminated on the other side of the metal layer 110. In this case, the insulating layer 120 is only built up on one side of the metal layer 110.

또는 절연층(120)은 금속층(110)의 양면에 적층되지만, 금속층(110)의 일면에 적층된 절연층(120)의 수는 금속층(110)의 타면에 적층된 절연층(120)의 수보다 클 수 있다. 즉, 절연층(120)은 코어(100)를 기준으로 상하 비대칭으로 적층될 수 있다.The number of the insulating layers 120 laminated on one surface of the metal layer 110 is greater than the number of the insulating layers 120 stacked on the other surface of the metal layer 110. [ . That is, the insulating layer 120 may be stacked vertically asymmetrically with respect to the core 100.

절연층(120)은 프리프레그(PPG) 또는 빌드업 필름(build up film)일 수 있다. 프리프레그 또는 빌드업 필름은 수지를 주성분으로 할 수 있다. 여기서 수지는 에폭시 수지와, 폴리이미드, BT(Bismaleimide-Triazine)수지 등을 포함할 수 있다.The insulating layer 120 may be a prepreg (PPG) or a build-up film. The prepreg or build-up film may contain a resin as a main component. Here, the resin may include an epoxy resin, a polyimide, a bismaleimide-triazine (BT) resin, and the like.

에폭시 수지는, 예를 들어, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 노볼락계 에폭시 수지, 크레졸 노볼락계 에폭시 수지, 고무 변성형 에폭시 수지, 고리형 알리파틱계 에폭시 수지, 실리콘계 에폭시 수지, 질소계 에폭시 수지, 인계 에폭시 수지 등일 수 있으나, 이에 한정되지 않는다.Examples of the epoxy resin include epoxy resins such as naphthalene type epoxy resin, bisphenol A type epoxy resin, bisphenol F type epoxy resin, novolac type epoxy resin, cresol novolak type epoxy resin, rubber modified epoxy resin, A silicone-based epoxy resin, a nitrogen-based epoxy resin, a phosphorus-based epoxy resin, and the like, but is not limited thereto.

한편, 프리프레그에는 상기 수지에 유리섬유(glass cloth)와 같은 보강재가 포함될 수 있다. 빌드업 필름에는 상기 수지에 실리카와 같은 무기 필러(filler)가 충전될 수 있다. 이러한 빌드업 필름으로는 ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다.On the other hand, the prepreg may include a reinforcing material such as glass cloth. The build-up film may be filled with an inorganic filler such as silica. As such build-up films, ABF (Ajinomoto Build-up Film) and the like can be used.

금속층(110) 및 비대칭(또는 일방향 적층) 절연층(120)을 이용하면, 인쇄회로기판의 휨(warpage) 문제가 해결될 수 있다.Using the metal layer 110 and the asymmetric (or unidirectional) insulating layer 120 can solve the warpage problem of the printed circuit board.

제1 회로패턴(130)은 코어(100), 즉, 금속층(110)에 매립될 수 있다. 금속층(110)이 제1 금속층(111)과 제2 금속층(112)을 포함하는 경우, 제1 회로패턴(130)의 두께는 제1 금속층(111)의 두께 이하일 수 있다. The first circuit pattern 130 may be embedded in the core 100, that is, the metal layer 110. When the metal layer 110 includes the first metal layer 111 and the second metal layer 112, the thickness of the first circuit pattern 130 may be less than or equal to the thickness of the first metal layer 111.

여기서, '매립'은 금속층(110) 내부로 제1 회로패턴(130)의 적어도 일부가 삽입된다는 의미이며, 제1 회로패턴(130)의 모든 면이 외부로 노출되지 않음을 의미하는 것은 아니다. Here, 'buried' means that at least a part of the first circuit pattern 130 is inserted into the metal layer 110, which does not mean that all the surfaces of the first circuit pattern 130 are not exposed to the outside.

제1 회로패턴(130)은 금속층(110)에 매립되고, 제1 회로패턴(130)의 일면이 금속층(110)에 대해 노출될 수 있다. 이 경우, 제1 회로패턴(130)은 금속층(110)의 하측으로 치우쳐 형성될 수 있다. 즉, 제1 회로패턴(130)의 일면은 금속층(110)의 상기 타면과 동일면 상에 위치할 수 있다. The first circuit pattern 130 is embedded in the metal layer 110 and one side of the first circuit pattern 130 may be exposed to the metal layer 110. In this case, the first circuit pattern 130 may be formed on the lower side of the metal layer 110. That is, one surface of the first circuit pattern 130 may be on the same surface as the other surface of the metal layer 110.

제1 회로패턴(130)은 전기 전도 특성을 고려하여 구리(Cu), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 등의 금속으로 이루어질 수 있다. The first circuit pattern 130 may be formed of copper (Cu), palladium (Pd), aluminum (Al), nickel (Ni), titanium (Ti), gold (Au), platinum Metal.

절연물질(140)은 제1 회로패턴(130)과 금속층(110) 사이에 개재될 수 있다. 제1 회로패턴(130)과 금속층(110) 모두 전기 전도성 물질이기 때문에, 제1 회로패턴(130)과 금속층(110)은 서로 절연될 필요가 있다. 따라서, 제1 회로패턴(130)과 금속층(110)은 접촉되지 않고, 서로 이격되어 있으며, 이격된 공간에 절연물질(140)이 형성될 수 있다.The insulating material 140 may be interposed between the first circuit pattern 130 and the metal layer 110. Since the first circuit pattern 130 and the metal layer 110 are both electrically conductive materials, the first circuit pattern 130 and the metal layer 110 need to be insulated from each other. Therefore, the first circuit pattern 130 and the metal layer 110 are not in contact with each other, but are spaced apart from each other, and the insulating material 140 may be formed in the spaced apart spaces.

절연물질(140)은 감광성으로, photo imageable dielectric(PID) 일 수 있다. 감광성 절연물질(140)을 이용하면 포토리소그래피 공정이 절연물질(140)에 직접 적용될 수 있다.The insulating material 140 may be photosensitive and may be a photo imageable dielectric (PID). With the use of the photosensitive insulating material 140, the photolithography process can be applied directly to the insulating material 140.

제1 비아(150)는 제1 회로패턴(130)과 연결되며, 금속층(110)에 매립될 수 있다. 이 경우, 제1 비아(150)는 절연물질(140)에 의하여 금속층(110)과 절연되어, 결과적으로 절연물질(140)에 제1 비아(150)가 매립될 수 있다. 즉, 제1 비아(150) 역시 금속층(110)과 이격되고, 이격 공간에 절연물질(140)이 충전된다.The first via 150 is connected to the first circuit pattern 130 and may be embedded in the metal layer 110. In this case, the first via 150 is insulated from the metal layer 110 by the insulating material 140, so that the first via 150 may be embedded in the insulating material 140. That is, the first vias 150 are also separated from the metal layer 110, and the spacing spaces are filled with the insulating material 140.

제1 비아(150)가 감광성 절연물질(140) 내에 매립되는 경우, 제1 비아(150)는 포토리소그래피 공정을 통하여 비아홀이 형성되고, 비아홀이 전도성물질로 충전되어 형성될 수 있다. 이 경우, 제1 비아(150)의 단면적의 상하 차이는 거의 없을 수 있다. 즉, 제1 비아(150)의 단면적은 상하 일정할 수 있다.When the first via 150 is buried in the photosensitive insulating material 140, the first via 150 may be formed through a photolithography process, and the via hole may be filled with a conductive material. In this case, there may be almost no difference in cross-sectional area between the first vias 150. That is, the cross-sectional area of the first vias 150 may be constant.

제1 회로패턴(130)과 제1 비아(150) 전체의 두께는 금속층(110)의 두께와 동일할 수 있다.The thickness of the first circuit pattern 130 and the first vias 150 may be the same as the thickness of the metal layer 110.

본 발명의 실시예에 따른 인쇄회로기판은 제2 회로패턴(160)과 제2 비아(170)를 더 포함할 수 있다. The printed circuit board according to an embodiment of the present invention may further include a second circuit pattern 160 and a second via 170.

제2 회로패턴(160)은 절연층(120)에 형성되며, 절연층(120)의 일면 또는 내부에 형성될 수 있다. 특히, 제2 회로패턴(160) 중, 상기 금속층(110)의 일면에 형성되는 회로패턴은 절연층(120)의 내부에 형성되고, 그 외의 회로패턴은 절연층(120) 일면에 위치한다. 최외곽에 위치한 제2 회로패턴(160)은 절연층(120)에 대해 돌출되어 있다.The second circuit pattern 160 is formed on the insulating layer 120 and may be formed on one side or inside the insulating layer 120. Particularly, among the second circuit patterns 160, a circuit pattern formed on one surface of the metal layer 110 is formed inside the insulating layer 120, and other circuit patterns are located on one surface of the insulating layer 120. The second circuit pattern 160 located at the outermost portion protrudes from the insulating layer 120.

제2 회로패턴(160)은 제1 비아(150)에 의하여 제1 회로패턴(130)과 전기적으로 연결될 수 있다.The second circuit patterns 160 may be electrically connected to the first circuit patterns 130 by the first vias 150.

제2 회로패턴(160)은 전기 전도 특성을 고려하여 구리(Cu), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 등의 금속으로 이루어질 수 있다. The second circuit pattern 160 may be formed of a material such as copper (Cu), palladium (Pd), aluminum (Al), nickel (Ni), titanium (Ti), gold (Au), platinum Metal.

제2 비아(170)는 제2 회로패턴(160)의 층간 연결을 하는 기능을 한다. 제2 비아(170)는 구리(Cu)으로 이루어지거나, 구리 이외에 주석(Sn), 은(Ag), 또는 이들의 합금 등으로 이루어질 수 있다.The second vias 170 function as an interlayer connection of the second circuit patterns 160. The second vias 170 may be made of copper (Cu), or may be made of tin (Sn), silver (Ag), or an alloy thereof in addition to copper.

제1 회로패턴(130), 제2 회로패턴(160), 제1 비아(150) 및 제2 비아(170)는 모두 동일한 금속으로 이루어질 수 있으나, 이에 한정되지 않으며, 적어도 두 개는 서로 다른 금속으로 이루어질 수도 있다.The first circuit pattern 130, the second circuit pattern 160, the first via 150, and the second via 170 may all be made of the same metal, but are not limited thereto, &Lt; / RTI >

본 발명의 실시예에 따른 인쇄회로기판은, 솔더레지스트(190)를 더 포함할 수 있다.The printed circuit board according to the embodiment of the present invention may further include a solder resist 190.

솔더레지스트(190)층은 최외곽 절연층(120) 상에 그리고 금속층(110)의 타면에 형성되어, 인쇄회로기판의 최외곽에 위치하여, 제1 회로패턴(130)과 제2 회로패턴(160)을 보호하는 층이다. The solder resist 190 layer is formed on the outermost insulating layer 120 and on the other surface of the metal layer 110 so as to be located at the outermost portion of the printed circuit board to form the first circuit pattern 130 and the second circuit pattern 160).

다만, 솔더레지스트(190)층에는 개구영역이 형성되어, 제1 회로패턴(130)과 제2 회로패턴(160)의 적어도 일부를 노출시킬 수 있다. 노출된 회로패턴 상에는 솔더볼과 같은 접속부가 형성되어, 본 발명의 실시예에 따른 인쇄회로기판이 칩, 전자소자, 메인보드 등이 외부장치와 접속될 수 있다.However, an opening region may be formed in the solder resist 190 layer to expose at least a part of the first circuit pattern 130 and the second circuit pattern 160. A connection portion such as a solder ball is formed on the exposed circuit pattern so that the printed circuit board according to the embodiment of the present invention can be connected to an external device such as a chip, an electronic device, a main board and the like.

한편, 솔더레지스트(190)층에는 개구영역 외에 금속층 노출영역이 마련될 수 있다. 솔더레지스트(190)층의 금속층 노출영역에 의하면, 금속층(110)이 외부로 노?w되므로, 인쇄회로기판의 상부에 실장되는 외부기기로부터 발생한 열이 금속층 노출영역으로 방출될 수 있다. On the other hand, in the solder resist 190 layer, a metal layer exposed region may be provided in addition to the opening region. According to the metal layer exposed region of the solder resist 190 layer, heat generated from an external device mounted on the printed circuit board can be released to the metal layer exposed region because the metal layer 110 is exposed to the outside.

특히, 금속층 노출영역에 대응하여 절연층(120) 내에 방열비아(180)가 형성될 수 있다. 방열비아(180)는 금속층(110)과 직접 접촉될 수 있다.In particular, the heat radiation vias 180 may be formed in the insulation layer 120 corresponding to the metal layer exposed area. The heat radiation vias 180 may be in direct contact with the metal layer 110.

방열비아(180)는 제2 비아(170)와 동일한 물질로 동일한 공정에 의하여 형성될 수 있다. 다만, 방열비아(180)는 제2 회로패턴(160)과는 연결되더라도 제1 회로패턴(130)과는 전기적으로 연결되지 않을 수 있다.The heat radiation vias 180 may be formed of the same material as the second vias 170 by the same process. However, the heat radiation vias 180 may not be electrically connected to the first circuit patterns 130 even though they are connected to the second circuit patterns 160.

예를 들어, 인쇄회로기판의 상부에 칩이 실장되면, 칩의 패드는 제2 회로패턴(160)과 전기적으로 접속된다. 칩과 인쇄회로기판 간의 신호 전달은 제2 회로패턴(160), 제2 비아(170), 제1 비아(150) 및 제1 회로패턴(130)의 순(또는 그 역순)으로 이루어질 수 있고, 칩에서 발생한 열은, 제2 회로패턴(160), 방열비아(180) 및 금속층(110)(특히 금속층 노출영역)을 통하여 배출될 수 있다.For example, when a chip is mounted on a printed circuit board, the pad of the chip is electrically connected to the second circuit pattern 160. The signal transmission between the chip and the printed circuit board may be in the order of the second circuit pattern 160, the second via 170, the first via 150, and the first circuit pattern 130, Heat generated in the chip can be discharged through the second circuit pattern 160, the heat radiation vias 180, and the metal layer 110 (particularly the metal layer exposed region).

한편, 금속층 노출영역을 통하여, 상대적으로 열전도율이 큰 제1 금속층(111)이 노출될 수 있다.Meanwhile, the first metal layer 111 having a relatively high thermal conductivity may be exposed through the metal layer exposed region.

도 2는 본 발명의 제2 실시예에 따른 인쇄회로기판을 나타낸 도면이다.2 is a view illustrating a printed circuit board according to a second embodiment of the present invention.

도 2를 참조하면, 본 발명의 제2 실시예에 따른 인쇄회로기판은, 코어(100)와 절연층(120), 제1 회로패턴(130), 제1 비아(150)를 포함할 수 있다. 여기서, 코어(100)는 금속층(110)과 절연물질(140)을 포함할 수 있다.2, the printed circuit board according to the second embodiment of the present invention may include a core 100, an insulating layer 120, a first circuit pattern 130, and a first via 150 . Here, the core 100 may include a metal layer 110 and an insulating material 140.

또한 인바층은 300℃ 이상의 온도에서는 물리적 특성의 변화가 미미하기 때문에 고온의 조건에서 인쇄회로기판의 휨 문제를 개선하는데 효과적이다. In addition, the invar layer is effective in improving the warping problem of the printed circuit board under high temperature conditions because the change of the physical properties is insignificant at a temperature of 300 DEG C or higher.

제1 금속층(111)과 제2 금속층(112)은 시트(sheet) 형태로 제작되어 서로 라미네이트(laminate)될 수 있다. 또는 제1 금속층(111)과 제2 금속층(112)은 각각 도금으로 형성될 수도 있다. The first metal layer 111 and the second metal layer 112 may be formed in a sheet form and laminated to each other. Alternatively, the first metal layer 111 and the second metal layer 112 may be formed by plating.

절연물질(140)은 금속층(110)의 양면에 형성될 수 있다. 절연물질(140)은 프리프레그(PPG) 또는 빌드업 필름(build up film)일 수 있다. 프리프레그 또는 빌드업 필름은 수지를 주성분으로 할 수 있다. 여기서 수지는 에폭시 수지와, 폴리이미드, BT(Bismaleimide-Triazine)수지 등을 포함할 수 있다.The insulating material 140 may be formed on both sides of the metal layer 110. The insulating material 140 may be a prepreg (PPG) or a build-up film. The prepreg or build-up film may contain a resin as a main component. Here, the resin may include an epoxy resin, a polyimide, a bismaleimide-triazine (BT) resin, and the like.

절연물질(140)은 비감광성일 수 있다.The insulating material 140 may be non-photosensitive.

프리프레그에는 상기 수지에 유리섬유(glass cloth)와 같은 보강재가 포함될 수 있다. 빌드업 필름에는 상기 수지에 실리카와 같은 무기 필러(filler)가 충전될 수 있다. 이러한 빌드업 필름으로는 ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다.The prepreg may include a reinforcing material such as glass cloth in the resin. The build-up film may be filled with an inorganic filler such as silica. As such build-up films, ABF (Ajinomoto Build-up Film) and the like can be used.

절연층(120)은 코어(100) 상에 적층되는 절연성의 층이다. 절연층(120)은 하나 이상의 층으로 이루어질 수 있다. 절연층(120)은 금속층(110)을 기준으로 일면 상에만 적층되고, 타면 상에는 적층되지 않을 수 있다. 즉, 절연층(120)은 금속층(110)의 일면에 적층된 절연물질(140) 상에만 빌드업될 수 있다.The insulating layer 120 is an insulating layer laminated on the core 100. The insulating layer 120 may be formed of one or more layers. The insulating layer 120 may be laminated only on one surface with respect to the metal layer 110, and may not be laminated on the other surface. That is, the insulating layer 120 may be built up only on the insulating material 140 stacked on one side of the metal layer 110.

또는 절연층(120)은 금속층(110)을 기준으로 양면 상에 적층되지만, 금속층(110)의 일면 상에 적층된 절연층(120)의 수는 금속층(110)의 타면 상에 적층된 절연층(120)의 수보다 클 수 있다. 즉, 절연층(120)은 코어(100)를 기준으로 상하 비대칭으로 적층될 수 있다.The number of the insulating layers 120 stacked on one surface of the metal layer 110 is greater than the number of the insulating layers 120 stacked on the other surface of the metal layer 110. [ (120). That is, the insulating layer 120 may be stacked vertically asymmetrically with respect to the core 100.

한편, 절연층(120)은 감광성일 수 있다.Meanwhile, the insulating layer 120 may be photosensitive.

제1 회로패턴(130)은 코어(100)에 매립될 수 있다. 제1 회로패턴(130)은 절연물질(140) 내에 매립될 수 있다. 특히, 제1 회로패턴(130)은 금속층(110)의 타면에 적층된 절연물질(140) 내에 매립될 수 있다. The first circuit pattern 130 may be embedded in the core 100. The first circuit pattern 130 may be embedded in the insulating material 140. In particular, the first circuit pattern 130 may be embedded in the insulating material 140 stacked on the other side of the metal layer 110.

제1 회로패턴(130)의 두께는 금속층(110)의 타면에 적층된 절연물질(140)의 두께 이하일 수 있다. 제1 회로패턴(130)의 일면은 절연물질(140)에 대해 노출될 수 있다. 여기서, 제1 회로패턴(130)은 금속층(110)의 타면에 적층된 절연물질(140)의 하측으로 치우쳐 형성될 수 있다. 즉, 제1 회로패턴(130)의 일면은 절연물질(140)의 표면과 동일면 상에 위치할 수 있다. The thickness of the first circuit pattern 130 may be less than or equal to the thickness of the insulating material 140 stacked on the other side of the metal layer 110. One side of the first circuit pattern 130 may be exposed to the insulating material 140. Here, the first circuit pattern 130 may be formed on the lower side of the insulating material 140 stacked on the other surface of the metal layer 110. That is, one surface of the first circuit pattern 130 may be located on the same surface as the surface of the insulating material 140.

제1 회로패턴(130)과 금속층(110)은 접촉되지 않으며, 절연물질(140)에 의하여 절연될 수 있다.The first circuit pattern 130 and the metal layer 110 are not in contact with each other and can be insulated by the insulating material 140.

제1 비아(150)는 제1 회로패턴(130)과 연결되며, 코어(100)에 매립될 수 있다. 제1 비아(150)는 금속층(110)과 절연물질(140)을 모두 관통할 수 있다. 여기서, 제1 비아(150)는 금속층(110)과 이격되며, 이격 공간에는 상기 절연물질(140)이 충전될 수 있다. The first via 150 is connected to the first circuit pattern 130 and may be embedded in the core 100. The first vias 150 may penetrate both the metal layer 110 and the insulating material 140. Here, the first via 150 is spaced apart from the metal layer 110, and the insulating material 140 may be filled in the spacing space.

즉, 절연물질(140)은 금속층(110)의 양면뿐만 아니라 제1 비아(150)와 금속층(110) 사이에도 형성될 수 있다. 이에 따라, 제1 비아(150)는 절연물질(140)에 의하여 금속층(110)과 절연될 수 있다.That is, the insulating material 140 may be formed on both sides of the metal layer 110 as well as between the first via 150 and the metal layer 110. Accordingly, the first via 150 can be insulated from the metal layer 110 by the insulating material 140.

제1 회로패턴(130)과 제1 비아(150) 전체의 두께는 코어(100)의 두께와 동일할 수 있다.The thickness of the first circuit pattern 130 and the first vias 150 may be the same as the thickness of the core 100.

제2 회로패턴(160)은 절연층(120)에 형성되며, 절연층(120)의 내부에 형성될 수 있다. 제2 회로패턴(160) 중 일부는 코어(100)의 표면에 형성될 수 있다.The second circuit pattern 160 is formed in the insulating layer 120 and may be formed in the insulating layer 120. Some of the second circuit patterns 160 may be formed on the surface of the core 100.

한편, 절연층(120)이 감광성인 경우, 제2 회로패턴(160)의 적어도 일부는 포토리소그래피 공정을 이용하여 형성될 수 있다. 특히, 제2 회로패턴(160) 중 코어(100)의 표면에 형성되는 것 이외의 회로패턴은 포토리소그래피 공정을 이용하여 형성될 수 있다.On the other hand, when the insulating layer 120 is photosensitive, at least a part of the second circuit pattern 160 may be formed using a photolithography process. In particular, a circuit pattern other than that formed on the surface of the core 100 among the second circuit patterns 160 may be formed using a photolithography process.

제2 비아(170)는 제2 회로패턴(160)의 층간 연결을 하는 기능을 한다. 제1 회로패턴(130), 제2 회로패턴(160), 제1 비아(150) 및 제2 비아(170)는 모두 동일한 금속으로 이루어질 수 있으나, 이에 한정되지 않으며, 적어도 두 개는 서로 다른 금속으로 이루어질 수도 있다.The second vias 170 function as an interlayer connection of the second circuit patterns 160. The first circuit pattern 130, the second circuit pattern 160, the first via 150, and the second via 170 may all be made of the same metal, but are not limited thereto, &Lt; / RTI >

특히, 제2 비아(170)는 솔더(solder)를 포함하는 물질로 이루어질 수 있다. 제2 비아(170)는 솔더 페이스트(paste)일 수 있다. 제2 비아(170)가 솔더 페이스트인 경우, 인쇄회로기판의 일괄적층에 유리하다.In particular, the second vias 170 may be made of a material including a solder. The second via 170 may be a solder paste. When the second vias 170 are solder paste, they are advantageous for collectively stacking the printed circuit boards.

다만, 여기서, 솔더란 납땜에 사용되는 물질을 의미하며, 그 재질이 납(Pb)으로 한정되는 것은 아니다. 즉, 제2 비아(170)는 주석(Sn), 은(Ag) 또는 이들의 합금으로도 이루어질 수 있다. Here, the solder means a material used for soldering, and the material thereof is not limited to lead (Pb). That is, the second vias 170 may be made of tin (Sn), silver (Ag), or an alloy thereof.

한편, 제2 비아(170)는 솔더 외의 전도성 물질로 된 전도성 페이스트일 수 있다.Meanwhile, the second vias 170 may be a conductive paste made of a conductive material other than solder.

솔더레지스트(190)층은 최외곽 절연층(120) 상에 그리고 코어(100)의 노출된 면 상에 형성되어, 인쇄회로기판의 최외곽에 위치하여, 제1 회로패턴(130)과 제2 회로패턴(160)을 보호하는 층이다. The solder resist 190 layer is formed on the outermost insulating layer 120 and on the exposed surface of the core 100 and is located at the outermost portion of the printed circuit board to form the first circuit pattern 130 and the second And protects the circuit pattern 160.

한편, 본 발명의 실시예에 따른 인쇄회로기판은, 방열비아(180)를 더 포함할 수 있다. 방열비아(180)는 코어(100)의 절연물질(140) 내에 형성되는 비아(181)와 절연층(120)에 형성되는 비아(182)로 구분될 수 있다. Meanwhile, the printed circuit board according to the embodiment of the present invention may further include a heat radiation via 180. The heat dissipation via 180 may be divided into a via 181 formed in the insulating material 140 of the core 100 and a via 182 formed in the insulating layer 120.

방열비아(180)는 코어(100)의 금속층(110)과 직접 접촉될 수 있다. 방열비아(180)는 외부기기로부터 발생한 열을 금속층(110)으로 전달하고, 그 열은 금속층(110)의 측면 또는 타면을 통하여 방출될 수 있다.The heat radiation vias 180 may be in direct contact with the metal layer 110 of the core 100. The heat radiation vias 180 transmit heat generated from an external device to the metal layer 110, and the heat can be radiated through the side surface or the other surface of the metal layer 110.

방열비아(180) 중, 코어(100)의 절연물질(140)에 형성되는 비아(181)는 제1 비아(150)와 동일한 물질로 동일한 공정에 의하여 형성될 수 있다.The vias 181 formed in the insulating material 140 of the core 100 may be formed of the same material as the first vias 150 by the same process.

또한, 방열비아(180) 중, 절연층(120)에 형성되는 비아(182)는 제2 비아(170)와 동일한 물질로 동일한 공정에 의하여 형설될 수 있다.The vias 182 formed in the insulating layer 120 may be formed of the same material as the second vias 170 by the same process.

방열비아(180)는 제2 회로패턴(160)과는 연결되더라도 제1 회로패턴(130)과는 전기적으로 연결되지 않을 수 있다.The heat radiation vias 180 may not be electrically connected to the first circuit patterns 130 even though they are connected to the second circuit patterns 160.

인쇄회로기판 제조방법Printed circuit board manufacturing method

도 3 내지 도 9는 본 발명의 제1 실시예에 따른 인쇄회로기판의 제조방법을 나타낸 도면이다.3 to 9 are views illustrating a method of manufacturing a printed circuit board according to a first embodiment of the present invention.

도 3 내지 도 9를 참조하면, 본 발명의 제1 실시예에 따른 인쇄회로기판의 제조방법은, 캐리어기판(C)를 이용하며, 캐리어기판(C)에 제1 회로패턴(130)을 형성하고, 절연물질(140), 금속층(110)을 형성하며, 제1 비아(150), 제2 회로패턴(160) 및 절연층(120)을 형성하고, 솔더레지스트(190)층을 형성할 수 있다.3 to 9, a method of manufacturing a printed circuit board according to a first embodiment of the present invention includes the steps of forming a first circuit pattern 130 on a carrier substrate C by using a carrier substrate C, A first via 150 and a second circuit pattern 160 and an insulating layer 120 may be formed and a solder resist 190 layer may be formed on the insulating layer 140, have.

도 3을 참조하면, 캐리어기판(C) 상에 제1 회로패턴(130)이 형성된다. 캐리어기판(C)은 수지로 이루어진 절연재로 이루어질 수 있다.Referring to FIG. 3, a first circuit pattern 130 is formed on a carrier substrate C. The carrier substrate C may be made of an insulating material made of a resin.

제1 회로패턴(130)은 애디티브(additive), 서브트랙티브(subtractive), 세미-애디티브(Semi additive), 텐팅(Tenting), MSAP(Modified Semi Additive Process) 등의 공법으로 형성될 수 있으나, 이러한 방식으로 한정되는 것은 아니다. The first circuit pattern 130 may be formed by an additive method, a subtractive method, a semi-additive method, a tenting method, or a modified semi- additive process (MSAP) method , But are not limited in this way.

캐리어기판(C) 상에는 시드층(S)이 먼저 형성될 수 있다. 시드층(S)은 제1 회로패턴(130)과 동일한 금속으로 형성될 수 있다. 또한, 시드층(S)의 두께는 제1 회로패턴(130)의 두께보다 작을 수 있다.On the carrier substrate C, a seed layer S may be formed first. The seed layer S may be formed of the same metal as the first circuit pattern 130. The thickness of the seed layer S may be smaller than the thickness of the first circuit pattern 130.

시드층(S)은 무전해도금법 또는 스퍼터링 등의 방법으로 형성될 수 있으며, 복수의 층으로 이루어질 수 있다.The seed layer S may be formed by a method such as electroless plating or sputtering, or may be formed of a plurality of layers.

시드층(S) 상에 전해도금층이 형성되어 제1 회로패턴(130)이 형성될 수 있다. 이 과정에서 감광성 드라이필름이 적층되고, 드라이필름에 선택적으로 개구를 형성한 후에 해당 개구 내에 전해도금층이 형성되어 제1 회로패턴(130)을 이룰 수 있다.An electrolytic plating layer may be formed on the seed layer S to form the first circuit pattern 130. In this process, a photosensitive dry film is laminated, an opening is selectively formed in the dry film, and then an electrolytic plating layer is formed in the opening to form the first circuit pattern 130.

도 4를 참조하면, 캐리어기판(C) 상에 감광성의 절연물질(140)과 금속층(110)이 형성된다. Referring to FIG. 4, a photosensitive insulating material 140 and a metal layer 110 are formed on a carrier substrate (C).

먼저, 절연물질(140)이 제1 회로패턴(130)을 커버하도록 캐리어기판(C) 상에 형성되고, 포토리소그래피 공정을 통하여, 제1 회로패턴(130)에 대응되는 부분만 잔류하고, 나머지를 제거된다. 여기서, 제1 회로패턴(130)에 대응되는 부분이란, 제1 회로패턴(130)과 금속층(110)을 절연시킬 수 있을 정도의 여분을 포함하는 개념이다.First, an insulating material 140 is formed on the carrier substrate C so as to cover the first circuit pattern 130, and only a portion corresponding to the first circuit pattern 130 remains through the photolithography process, Is removed. Here, the portion corresponding to the first circuit pattern 130 is a concept including a surplus to the extent that the first circuit pattern 130 and the metal layer 110 can be insulated.

즉, 제1 회로패턴(130)은 절연물질(140)에 둘러싸이며, 외부로 노출되지 않는다.That is, the first circuit pattern 130 is surrounded by the insulating material 140 and is not exposed to the outside.

그 이후에, 절연물질(140)이 없는 부분에 대해 금속층(110)이 형성된다. 금속층(110)은 전해도금법으로 형성될 수 있으며, 시드층(S)으로부터 도금층이 성장할 수 있다.Thereafter, the metal layer 110 is formed on the portion where the insulating material 140 is not present. The metal layer 110 may be formed by an electrolytic plating method, and a plating layer may be grown from the seed layer S.

금속층(110)은 제1 금속층(111)과 제2 금속층(112)을 포함할 수 있다.The metal layer 110 may include a first metal layer 111 and a second metal layer 112.

먼저, 시드층(S) 상에 제1 금속층(111)이 형성되고, 제1 금속층(111) 상에 제2 금속층(112)이 형성될 수 있다. 제1 금속층(111)의 두께와 제2 금속층(112)의 두께는 동일할 수 있고, 어느 하나가 더 클 수도 있다. First, a first metal layer 111 may be formed on the seed layer S, and a second metal layer 112 may be formed on the first metal layer 111. The thickness of the first metal layer 111 and the thickness of the second metal layer 112 may be the same or larger.

제1 금속층(111)의 두께는 제1 회로패턴(130)의 두께 이상일 수 있다.The thickness of the first metal layer 111 may be greater than or equal to the thickness of the first circuit pattern 130.

또한, 금속층(110)의 두께는 절연물질(140)의 두께와 동일할 수 있고, 절연물질(140)의 두께가 금속층(110)의 두께보다 더 클 수도 있다.The thickness of the metal layer 110 may be equal to the thickness of the insulating material 140 and the thickness of the insulating material 140 may be greater than the thickness of the metal layer 110.

도 5를 참조하면, 절연물질(140)에 비아홀(VH)이 형성된다. Referring to FIG. 5, a via hole VH is formed in the insulating material 140.

상술한 바와 같이, 절연물질(140)은 감광성이므로, 포토리소그래피 공정으로 비아홀(VH)이 형성될 수 있다. 그러나, 이러한 방법으로 한정되는 것은 아니고, 절연물질(140)의 비아홀(VH)은 CO₂, YAG 등의 레이저 가공을 통하여 형성될 수 있다.As described above, since the insulating material 140 is photosensitive, a via hole VH can be formed by a photolithography process. However, the present invention is not limited to this method, and the via hole VH of the insulating material 140 may be formed through laser processing such as CO ₂ or YAG.

특히, 레이저 가공으로 비아홀(VH)이 형성되는 경우, 비아홀(VH)의 단면적은 가공면에서 캐리어기판(C) 측으로 갈수록 작아질 수 있다. 반면, 포토리소그래피 공정으로 비아홀(VH)이 형성되는 경우에는 비아홀(VH)의 단면적이 일정할 수 있다.Particularly, when the via hole VH is formed by laser processing, the sectional area of the via hole VH can be made smaller toward the carrier substrate C side from the processing surface. On the other hand, when the via hole VH is formed by the photolithography process, the cross-sectional area of the via hole VH may be constant.

비아홀(VH)에 의하여 제1 회로패턴(130)의 적어도 일부는 노출된다.At least a part of the first circuit pattern 130 is exposed by the via hole VH.

도 6 및 도 7을 참조하면, 제1 비아(150)와 제2 회로패턴(160)이 형성된다.6 and 7, a first via 150 and a second circuit pattern 160 are formed.

도 6을 참조하면, 드라이필름(D)이 금속층(110) 상에 적층된다. 드라이필름(D)은 감광성이다. 또한, 드라이필름(D)에는 포토리소그래피 공정 등을 이용하여 개구부(O)가 형성된다. 개구부(O)는 비아홀(VH)과 대응되며, 개구부(O)의 영역은 비아홀(VH) 영역을 포함할 수 있다.Referring to FIG. 6, a dry film (D) is deposited on the metal layer 110. The dry film (D) is photosensitive. The opening (O) is formed in the dry film (D) by a photolithography process or the like. The opening O corresponds to the via hole VH and the region of the opening O may include the via hole VH region.

도 7을 참조하면, 비아홀(VH)이 충전되어 제1 비아(150)가 형성된다. 또한, 개구부(O)가 충전되어 제2 회로패턴(160)의 일부가 형성된다. 제1 비아(150)와 제2 회로패턴(160)은 동일한 도금 공정으로 형성될 수 있다.Referring to FIG. 7, a via hole VH is filled to form a first via 150. In addition, the opening O is filled, and a part of the second circuit pattern 160 is formed. The first via 150 and the second circuit pattern 160 may be formed by the same plating process.

도 8을 참조하면, 절연층(120)과 제2 회로패턴(160)이 반복적층된다. 즉, 제2 회로패턴(160)의 일부는 금속층(110)의 일면에 먼저 형성되고, 제2 회로패턴(160)의 나머지는 절연층(120)과 함께 형성된다. Referring to FIG. 8, the insulating layer 120 and the second circuit pattern 160 are repeatedly layered. That is, a part of the second circuit pattern 160 is first formed on one side of the metal layer 110, and the rest of the second circuit pattern 160 is formed together with the insulating layer 120.

구체적으로, 절연층(120)은 금속층(110)의 일면에 형성된 제2 회로패턴(160)을 커버하면서 적층된다. 절연층(120)은 반경화 상태에 있어, 금속층(110)의 일면에 형성된 제2 회로패턴(160)의 형상을 따라 변형될 수 있다. 따라서, 절연층(120)은 금속층(110)의 일면에 형성된 제2 회로패턴(160)과도 접촉되고, 금속층(110)과도 접촉될 수 있다.Specifically, the insulating layer 120 is laminated while covering the second circuit pattern 160 formed on one surface of the metal layer 110. The insulating layer 120 is semi-cured and can be deformed along the shape of the second circuit pattern 160 formed on one surface of the metal layer 110. [ Accordingly, the insulating layer 120 may be in contact with the second circuit pattern 160 formed on one surface of the metal layer 110, and may also be in contact with the metal layer 110.

이후, 절연층(120) 내에 제2 비아(170)가 형성되고, 절연층(120) 상에 또 다른 제2 회로패턴(160)이 형성된다. 이러한 과정이 반복되어, 원하는 층수로 형성될 수 있다.A second via 170 is then formed in the insulating layer 120 and another second circuit pattern 160 is formed on the insulating layer 120. This process can be repeated to form the desired number of layers.

제2 회로패턴(160)은 애디티브(additive), 서브트랙티브(subtractive), 세미-애디티브(Semi additive), 텐팅(Tenting), MSAP(Modified Semi Additive Process) 등의 공법으로 형성될 수 있으나, 이러한 방식으로 한정되는 것은 아니다. 또는, 금속층(110)의 일면에 형성된 제2 회로패턴(160)이 형성된 후에, 미리 서로 적층된 복수의 절연층(120)이 한꺼번에 일괄적으로 금속층(110)에 적층될 수 있다. 해당 절연층(120)에는 제2 회로패턴(160)이 형성되어 있음은 물론이다.The second circuit pattern 160 may be formed by an additive method, a subtractive method, a semi-additive method, a tenting method, or a modified semi- additive process (MSAP) method , But are not limited in this way. Alternatively, after the second circuit pattern 160 formed on one surface of the metal layer 110 is formed, a plurality of the insulating layers 120 stacked on each other may be stacked on the metal layer 110 all at once. It is needless to say that the second circuit pattern 160 is formed in the insulating layer 120.

도 9를 참조하면, 캐리어기판(C)이 제거되고, 인쇄회로기판의 최외곽에 솔더레지스트(190)층이 형성된다. 솔더레지스트(190)층은 절연층(120)과 금속층(110) 상에 적층되고, 필요에 따라, 솔더레지스트(190)층에 제1 회로패턴(130) 및 제2 회로패턴(160)의 일부를 노출시키기 위한 개구가 형성될 수 있다.9, the carrier substrate C is removed, and a solder resist 190 layer is formed at the outermost portion of the printed circuit board. The solder resist 190 layer is laminated on the insulating layer 120 and the metal layer 110 and the first circuit pattern 130 and the second circuit pattern 160 May be formed.

도면에는 도시되지 않았으나, 솔더레지스트(190)층의 개구에 의해 노출된 제1 회로패턴(130) 및 제2 회로패턴(160)의 표면에는 표면처리층이 마련될 수 있다. 표면처리층은 금도금층 또는 OSP층일 수 있다.Although not shown in the drawing, the surface treatment layer may be provided on the surfaces of the first circuit pattern 130 and the second circuit pattern 160 exposed by the openings of the solder resist 190 layer. The surface treatment layer may be a gold-plated layer or an OSP layer.

도 10 내지 도 24는 본 발명의 제2 실시예에 따른 인쇄회로기판의 제조방법을 나타낸 도면이다.10 to 24 are views showing a method of manufacturing a printed circuit board according to a second embodiment of the present invention.

본 발명의 제2 실시예에 따른 인쇄회로기판의 제조방법은 크게 세 가지 단계로 나누어진다. 첫 번째 단계는 코어(100)를 형성하는 단계이고, 두 번째 단계는 절연층 부분을 형성하는 단계이고, 세 번째 단계는 코어(100)와 절연층 부분을 서로 일괄적으로 적층하는 단계이다.The manufacturing method of the printed circuit board according to the second embodiment of the present invention is roughly divided into three steps. The first step is the step of forming the core 100, the second step is the step of forming the insulating layer part, and the third step is the step of laminating the core 100 and the insulating layer part together.

도 10 내지 도 16에는, 코어(100)를 형성하는 단계가 도시되어 있고, 도 17 내지 도 22에는 절연층 부분을 형성하는 단계가 도시되어 있고, 도 23 및 도 24에는 코어(100)와 절연층 부분을 일괄 적층하는 단계가 도시되어 있다.Figures 10 to 16 illustrate the steps of forming the core 100 and Figures 17-22 illustrate the steps of forming the insulating layer portions and Figures 23 and 24 illustrate the steps of forming the core 100 A step of collectively laminating the layer portions is shown.

도 10을 참조하면, 캐리어기판(C) 상에 제1 회로패턴(130)이 형성된다. 캐리어기판(C)은 수지로 이루어진 절연재로 이루어질 수 있다.Referring to FIG. 10, a first circuit pattern 130 is formed on a carrier substrate C. The carrier substrate C may be made of an insulating material made of a resin.

도 11을 참조하면, 절연물질(140)과 금속층(110)이 형성된다. 먼저 절연물질(140)이 제1 회로패턴(130)을 커버하도록 형성되고, 절연물질(140) 상에 금속층(110)이 형성된다. 금속층(110)은 시트 형태로 제작되어 절연물질(140) 상에 적층될 수 있다. Referring to FIG. 11, an insulating material 140 and a metal layer 110 are formed. First, an insulating material 140 is formed to cover the first circuit pattern 130, and a metal layer 110 is formed on the insulating material 140. The metal layer 110 may be formed in a sheet form and laminated on the insulating material 140.

도 12를 참조하면, 금속층(110)에 에칭홀(EH)이 형성된다. 에칭홀(EH)은 에칭의 방법으로 형성되며, 금속층(110)이 두 종류의 금속으로 이루어진 경우, 각각의 금속에 반응하는 에칭액으로 에칭 공정을 두 번 수행하거나, 두 금속 모두에 반응하는 에칭액으로 에칭 공정을 한 번 수행하여, 에칭홀(EH)이 형성될 수 있다.Referring to FIG. 12, an etching hole EH is formed in the metal layer 110. The etching hole EH is formed by an etching method. When the metal layer 110 is made of two kinds of metals, the etching process is performed twice with an etching solution reacting with each metal, or an etching solution The etching process may be performed once to form the etching hole EH.

다만, 에칭홀(EH)은 금속층(110)에 대해서만 형성되며, 절연물질(140)에까지 형성되지 않는다.However, the etching hole EH is formed only on the metal layer 110 and is not formed on the insulating material 140.

도 13을 참조하면, 에칭홀(EH)이 절연물질(140)로 충전된다. 여기서 충전되는 절연물질(140)은, 금속층(110)보다 먼저 형성되는 절연물질(140)과 동일할 수 있다.Referring to FIG. 13, an etching hole EH is filled with an insulating material 140. The insulating material 140 to be filled here may be the same as the insulating material 140 that is formed before the metal layer 110.

절연물질(140)은 에칭홀(EH)의 깊이보다 더 큰 두께로 형성되어, 금속층(110)의 일면을 커버할 수 있다.The insulating material 140 may be formed to have a thickness larger than the depth of the etching hole EH to cover one surface of the metal layer 110.

도 14를 참조하면, 에칭홀(EH) 내에 충전된 절연물질(140) 내에 비아홀(VH)이 형성된다. 한편, 도 14에서는 방열비아(180)를 위한 홀도 함께 형성된다. 이러한 비아홀(VH)과 방열비아 홀은 레이저 가공을 통하여 형성될 수 있다.Referring to FIG. 14, a via hole VH is formed in the insulating material 140 filled in the etching hole EH. 14, holes for the heat radiation vias 180 are also formed. The via hole VH and the heat dissipation via hole may be formed through laser processing.

도 15를 참조하면, 비아홀(VH)이 전도성 물질로 충전되어 제1 비아(150)가 형성되고, 방열비아 홀이 전도성 물질로 충전되어 방열비아(180)가 형성된다. 전도성 물질이 충전되는 방법으로는 도금법이 사용될 수 있다.Referring to FIG. 15, a via hole VH is filled with a conductive material to form a first via 150, and a heat dissipation via hole 180 is formed by filling the heat dissipation via hole with a conductive material. As a method for charging the conductive material, a plating method may be used.

한편, 도 15에서, 절연물질(140) 상에 제2 회로패턴(160)이 형성될 수 있다. 절연물질(140) 표면에 형성되는 제2 회로패턴(160)은 제1 비아(150)와 동일한 공정으로 형성될 수 있다.Meanwhile, in FIG. 15, a second circuit pattern 160 may be formed on the insulating material 140. The second circuit patterns 160 formed on the surface of the insulating material 140 may be formed in the same process as the first vias 150.

도 16을 참조하면, 캐리어기판(C)이 제거되고, 시드층(S)이 함께 제거된다. 시드층(S)은 에칭을 통하여 제거될 수 있다.Referring to Fig. 16, the carrier substrate C is removed, and the seed layer S is removed together. The seed layer S may be removed through etching.

도 17을 참조하면, 캐리어필름(F) 상에 제2 회로패턴(160)의 전신이 되는 금속물질층(M)이 형성된다. 금속물질층(M)은 캐리어필름(F)의 양면에 형성된다. 캐리어필름(F)은 PET 재질일 수 있다.Referring to FIG. 17, a metal material layer M is formed on the carrier film F as a whole body of the second circuit pattern 160. The metal material layer (M) is formed on both sides of the carrier film (F). The carrier film (F) may be a PET material.

도 18을 참조하면, 금속물질층이 에칭되어, 금속물질층에 선택적으로 개구가 형성된다. 여기서 캐리어필름(F)은 에칭되지 않는다.Referring to Fig. 18, the metal material layer is etched to selectively form openings in the metal material layer. Here, the carrier film (F) is not etched.

도 19를 참조하면, 감광성 또는 비감광성의 절연층(120)이 적층된다. 절연층(120)은 금속물질층을 커버하고, 금속물질층의 개구를 충진한다.Referring to FIG. 19, a photosensitive or non-photosensitive insulating layer 120 is laminated. The insulating layer 120 covers the metal material layer and fills the opening of the metal material layer.

도 20을 참조하면, 절연층(120)에 비아홀(VH')이 형성된다. 비아홀(VH')은 금속물질층(M)과 연결되도록 형성된다. 비아홀(VH')은 포토리소그래피 공정 또는 레이저 가공 등으로 형성될 수 있다.Referring to FIG. 20, a via hole VH 'is formed in the insulating layer 120. The via hole VH 'is formed to be connected to the metal material layer M. [ The via hole VH 'may be formed by a photolithography process or a laser process.

도 21을 참조하면, 비아홀(VH')이 전도성 물질로 충전되어 제2 비아(170)가 형성된다. 전도성 물질로 충전된 비아홀(VH')의 일부는 방열비아(180)가 된다. 한편, 제2 회로패턴(160)과 방열비아(180)는 절연층(120)에 매립된다.Referring to FIG. 21, a via hole VH 'is filled with a conductive material to form a second via 170. A part of the via hole VH 'filled with the conductive material becomes the heat radiation via 180. On the other hand, the second circuit pattern 160 and the heat radiation vias 180 are embedded in the insulating layer 120.

여기서 전도성 물질은 솔더 페이스트일 수 있다.The conductive material may be a solder paste.

도 22를 참조하면, 캐리어필름(F)이 제거된다. 캐리어필름(F)이 제거되면, 금속물질층(M)은 제2 회로패턴(160)이 되고, 절연층(120), 제2 회로패턴(160), 제2 비아(170)가 완성된다. 이렇게 완성된 것을 절연층 부분이라고 칭하였다.Referring to Fig. 22, the carrier film F is removed. When the carrier film F is removed, the metal material layer M becomes the second circuit pattern 160, and the insulating layer 120, the second circuit pattern 160, and the second via 170 are completed. This completed is called the insulating layer portion.

도 17부터 도 22까지의 공정을 반복하면, 제2 회로패턴(160)과 제2 비아(170)가 다양하게 형성되는 절연층 부분이 복수로 마련될 수 있다. 17 to 22 may be repeated to provide a plurality of insulating layer portions in which the second circuit patterns 160 and the second vias 170 are variously formed.

도 23 및 도 24를 참조하면, 코어(100)와 절연층 부분이 일괄 적층된다.23 and 24, portions of the core 100 and the insulating layer are laminated together.

도 23에 도시된 바와 같이, 코어(100)와 복수의 절연층 부분을 나란히 배치하고, 도 24에 도시된 바와 같이, 이들을 일괄적으로 가압 적층하면, 제2 회로패턴(160)과 제2 비아(170)는 서로 연결되고, 방열비아(180)들은 서로 연결되며, 절연층(120)과 코어(100)의 절연물질(140)이 서로 접촉된다. As shown in Fig. 23, when the core 100 and the plurality of insulating layer portions are arranged side by side and the laminated layers are pressed together as shown in Fig. 24, the second circuit pattern 160 and the second via- The insulating vias 180 are connected to each other and the insulating layer 120 and the insulating material 140 of the core 100 are in contact with each other.

도 24를 참조하면, 인쇄회로기판의 최외곽에 솔더레지스트(190)층이 형성된다. 솔더레지스트(190)층은 절연층(120)과 코어(100) 상에 적층되고, 필요에 따라, 솔더레지스트(190)층에 제1 회로패턴(130) 및 제2 회로패턴(160)의 일부를 노출시키기 위한 개구가 형성될 수 있다.Referring to FIG. 24, a solder resist 190 layer is formed at the outermost portion of the printed circuit board. The solder resist 190 layer is laminated on the insulating layer 120 and the core 100 and the first circuit pattern 130 and the second circuit pattern 160 May be formed.

이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit of the invention as set forth in the appended claims. The present invention can be variously modified and changed by those skilled in the art, and it is also within the scope of the present invention.

100: 코어
110: 금속층
111: 제1 금속층
112: 제2 금속층
120: 절연층
130: 제1 회로패턴
140: 절연물질
150: 제1 비아
160: 제2 회로패턴
170: 제2 비아
180: 방열비아
190: 솔더레지스트100: Core
110: metal layer
111: first metal layer
112: second metal layer
120: insulating layer
130: first circuit pattern
140: Insulation material
150: 1st Via
160: second circuit pattern
170: Second Via
180: Thermal vias
190: Solder resist

Claims

일면 및 상기 일면과 대향하는 타면을 구비한 금속층;
상기 금속층의 상기 타면을 제외한 상기 일면에 적층되는 하나 이상의 절연층;
상기 금속층에 매립된 제1 회로패턴; 및
상기 제1 회로패턴과 상기 금속층 사이에 개재되는 절연물질을 포함하는 인쇄회로기판.
A metal layer having a first surface and a second surface opposite to the first surface;
One or more insulating layers stacked on the one surface of the metal layer except for the other surface;
A first circuit pattern embedded in the metal layer; And
And an insulating material interposed between the first circuit pattern and the metal layer.

제1항에 있어서,
상기 제1 회로패턴과 전기적으로 연결되며, 상기 금속층을 관통하는 제1 비아를 포함하고, 상기 절연물질은 상기 제1 비아와 상기 금속층을 절연시키는 인쇄회로기판.
The method according to claim 1,
And a first via electrically connected to the first circuit pattern and through the metal layer, the insulating material insulating the first via and the metal layer.

제2항에 있어서,
상기 절연층에 형성되어 상기 제1 비아와 전기적으로 연결되는 제2 회로패턴; 및
상기 제2 회로패턴과 연결되는 제2 비아를 더 포함하는 인쇄회로기판.
3. The method of claim 2,
A second circuit pattern formed on the insulating layer and electrically connected to the first via; And
And a second via connected to the second circuit pattern.

제1항에 있어서,
상기 절연층에는 상기 금속층과 연결되는 방열비아를 더 포함하는 인쇄회로기판.
The method according to claim 1,
Wherein the insulating layer further includes a heat radiation via connected to the metal layer.

제1항에 있어서,
상기 절연물질은 감광성인 인쇄회로기판.
The method according to claim 1,
Wherein the insulating material is photosensitive.

제1항에 있어서,
최외곽에 위치하도록, 상기 금속층 및 상기 절연층 상에 적층되는 솔더레지스트층을 더 포함하는 인쇄회로기판.
The method according to claim 1,
And a solder resist layer laminated on the metal layer and the insulating layer so as to be located at the outermost periphery.

제1항에 있어서,
상기 금속층은, 제1 금속층; 및 상기 제1 금속층 상에 적층된 제2 금속층을 포함하는 인쇄회로기판.
The method according to claim 1,
The metal layer comprising: a first metal layer; And a second metal layer stacked on the first metal layer.

일면 및 상기 일면과 대향하는 타면을 구비한 금속층;
상기 금속층의 양면에 형성되는 절연물질;
상기 금속층의 상기 타면을 제외한 상기 일면 상에 적층되는 하나 이상의 절연층; 및
상기 금속층의 상기 타면에 적층된 절연물질에 매립된 제1 회로패턴을 포함하고,
상기 절연물질은 상기 제1 회로패턴과 상기 금속층을 절연시키는 인쇄회로기판.
A metal layer having a first surface and a second surface opposite to the first surface;
An insulating material formed on both surfaces of the metal layer;
At least one insulating layer stacked on the one surface except for the other surface of the metal layer; And
And a first circuit pattern embedded in the insulating material stacked on the other surface of the metal layer,
Wherein the insulating material isolates the first circuit pattern from the metal layer.

제8항에 있어서,
상기 제1 회로패턴과 전기적으로 연결되며, 상기 금속층과 상기 절연물질을 관통하는 제1 비아를 포함하는 인쇄회로기판.
9. The method of claim 8,
And a first via electrically connected to the first circuit pattern, the first via passing through the metal layer and the insulating material.

제9항에 있어서,
상기 절연층에 형성되어 상기 제1 비아와 전기적으로 연결되는 제2 회로패턴; 및
상기 제2 회로패턴과 연결되는 제2 비아를 더 포함하는 인쇄회로기판.
10. The method of claim 9,
A second circuit pattern formed on the insulating layer and electrically connected to the first via; And
And a second via connected to the second circuit pattern.

제10항에 있어서,
상기 제2 비아는 솔더를 포함하는 물질로 이루어진 인쇄회로기판.
11. The method of claim 10,
Wherein the second via comprises a material comprising solder.

제10항에 있어서,
상기 제2 비아의 단면적의 상하 차이는 상기 제1 비아의 단면적 상하 차이보다 작은 인쇄회로기판.
11. The method of claim 10,
Sectional area of the second via is smaller than a vertical difference of the cross-sectional area of the first via.

제8항에 있어서,
상기 절연층은 감광성인 인쇄회로기판.
9. The method of claim 8,
Wherein the insulating layer is photosensitive.

제8항에 있어서,
최외곽에 위치하도록, 상기 절연물질과 상기 절연층 상에 적층되는 솔더레지스트층을 더 포함하는 인쇄회로기판.
9. The method of claim 8,
And a solder resist layer laminated on the insulating material and the insulating layer so as to be located at the outermost periphery of the printed circuit board.

금속층을 포함하는 코어;
상기 코어 상에 적층되는 절연층; 및
상기 코어에 매립되는 제1 회로패턴을 포함하고,
상기 코어의 일면에 적층된 절연층의 수는 상기 코어의 타면에 적층된 절연층의 수보다 큰 인쇄회로기판.
A core comprising a metal layer;
An insulating layer laminated on the core; And
And a first circuit pattern embedded in the core,
Wherein the number of insulating layers stacked on one surface of the core is larger than the number of insulating layers stacked on the other surface of the core.

제15항에 있어서,
상기 코어를 관통하여 상기 제1 회로패턴과 연결되는 제1 비아; 및
상기 제1 비아와 상기 금속층 사이에 형성되는 절연물질을 더 포함하는 인쇄회로기판.
16. The method of claim 15,
A first via penetrating the core and connected to the first circuit pattern; And
And an insulating material formed between the first via and the metal layer.