KR20170073400A - 저항 소자 및 그 실장 기판 - Google Patents

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KR20170073400A
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박상진
최우진
이재훈
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삼성전기주식회사
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Abstract

본 발명의 일 실시 예에 따른 저항 소자는 제1면을 제공하는 베이스 기재; 상기 제1면의 제1 영역에 배치되는 저항층; 상기 제1면 상에서 서로 분리되도록 배치되며, 상기 저항층과 전기적으로 연결되는 제1 및 제3 전극층; 및 상기 제1 및 제3 전극층과 분리되도록 상기 제1면 상에 배치되는 제2 전극층을 포함할 수 있다.

Description

저항 소자 및 그 실장 기판{Resistor element and board having the same mounted thereon}
본 발명은 저항 소자 및 그 실장기판에 관한 것이다.
칩 형상의 저항 소자는 정밀 저항을 구현하는 데에 적합하며, 회로 내에서 전류를 조절하고, 전압을 강하시키는 역할을 할 수 있다.
또한, 상기 저항 소자는, 하나의 인쇄회로기판 상에서 다양한 전자기기의 사양에 따라 전자부품이 교체, 제거, 또는 추가될 수 있도록 인쇄회로 기판을 설계하여 인쇄회로 기판을 플랫폼화하는 경우, 설계된 회로에 적합하도록 인쇄회로기판 상의 패턴을 연결하는데 사용될 수도 있다.
또한, 상기 저항 소자는 인쇄회로 기판 상의 패턴을 전원 또는 접지에 연결하여 풀업(pull-up) 저항 또는 풀다운(pull-down) 저항으로 사용될 수 있다.
그러나, 전자기기의 사양을 만족하는 회로를 설계하기 위해 복수의 저항을 사용하는 경우, 필수적으로 기판의 공간 사용이 늘어날 수 밖에 없다는 문제점이 있다.
특히, 전자기기의 소형화 및 정밀화가 요구되는 추세이므로, 상술한 바와 같은 회로의 설계에 있어 인쇄회로기판의 공간 사용이 늘어나는 것은 바람직하지 않다.
일본공개특허 제2004-031796호
본 발명의 일 실시 예에 따르면, 인쇄회로기판의 실장 면적을 효율화할 수 있는 저항 소자 및 그 실장 기판이 제공될 수 있다.
본 발명의 일 실시 예에 따른 저항 소자는 제1면을 제공하는 베이스 기재; 상기 제1면의 제1 영역에 배치되는 저항층; 상기 제1면 상에서 서로 분리되도록 배치되며, 상기 저항층과 전기적으로 연결되는 제1 및 제3 전극층; 및 상기 제1 및 제3 전극층과 분리되도록 상기 제1면 상에 배치되는 제2 전극층을 포함한다.
또한, 본 발명의 다른 일 실시 예에 따른 저항 소자 실장 기판은 상부에 제1 전극패드, 제2 전극패드, 및 제3 전극패드를 가지는 인쇄회로기판; 및 상기 인쇄회로 기판에 실장되는 저항 소자를 포함하며, 상기 저항 소자는 제1면을 제공하는 베이스 기재, 상기 제1면의 제1 영역에 배치되는 저항층, 상기 제1면 상에서 서로 분리되도록 배치되고, 상기 저항층과 전기적으로 연결되는 제1 및 제3 전극층, 및 상기 제1 및 상기 제3 전극층과 분리되도록 상기 제1면 상에 배치되는 제2 전극층을 포함한다.
본 발명의 일 실시 예에 따른 저항 소자는 기판 실장 시 공간 효율이 우수하고 인쇄회로기판과의 안정적인 연결이 가능한 효과를 가진다.
또한, 본 발명의 다른 일 실시 예에 따른 저항 소자 실장 기판은 스텁 라인(stub line)이 제거된 신호 선택 회로를 구성할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 저항 소자를 나타내는 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ'의 단면도이다.
도 3은 본 발명의 다른 실시 예에 따른 저항 소자를 나타내는 단면도이다.
도 4는 본 발명의 또 다른 실시 예에 따른 저항 소자를 나타내는 사시도이다.
도 5는 본 발명의 일 실시 예에 따른 저항 소자의 실장기판을 나타내는 사시도이다.
도 6은 도 5의 Ⅱ-Ⅱ'의 단면도이다.
도 7a는 저항 소자 실장 기판의 일 예를 나타내는 도면이다.
도 7b 및 도 7c는 본 발명의 일 실시 예에 따른 저항 소자 실장 기판을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다. 또한, 본 발명의 실시 예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다.
도 1은 본 발명의 일 실시 예에 따른 저항 소자를 나타내는 사시도이고, 도 2는 도 1의 Ⅰ-Ⅰ'의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 저항 소자(100)는 베이스 기재(110), 저항층(120) 및 각각 제1 내지 제3 전극층(131a, 132a, 133a)을 포함하는 제1 내지 제3 단자(131, 132, 133)를 포함한다.
상기 베이스 기재(110)는 저항층(120)을 지지하고 저항 소자(100)의 강도를 확보하기 위한 것으로, 특별히 제한되지 않으며 예를 들어, 절연 기판 등을 사용할 수 있다.
이에 제한되는 것은 아니나, 상기 베이스 기재(110)는 소정의 두께를 가지며, 일면의 형상이 직사각형인 얇은 판형으로 구성될 수 있으며, 표면이 아노다이징 처리되어 절연된 알루미나 재질로 형성될 수 있다.
또한, 베이스 기재(110)는 열전전도가 우수한 재질로 형성됨에 따라 저항 소자의 사용 시 저항층(120)에서 생성된 열을 외부로 발산하는 열 확산 통로의 역할을 할 수 있다.
또한, 도 2에 도시된 바와 같이, 베이스 기재(110)는 저항층(120)이 배치되는 일영역에 식각 등의 공정을 통해 저항층(120)이 배치되는 공간을 포함할 수 있다.
저항층(120)은 상기 베이스 기재가 제공하는 제1면의 제1 영역에 배치된다. 또한, 상기 저항층(120)은 제1 전극층(131a) 및 제3 전극층(133a)과 연결되어 제1 전극층(131a) 및 제3 전극층(133a) 간에 소정의 저항을 형성할 수 있다.
에를 들어, 저항층(120)은 트리밍(trimming)에 의해 저항값이 결정될 수 있다. 트리밍이란 저항값의 미세 조정을 위한 커팅 등과 같은 공정을 일컫는 것으로서, 회로 설계 시 각 저항부에 설정된 저항값을 결정하는 공정일 수 있다.
이에 제한되는 것은 아니나, 상기 저항층(120)은 다양한 금속 또는 합금이나, 산화물과 같은 화합물이 사용될 수 있다. 예를 들어, Cu-Ni계 합금, Ni-Cr계 합금, Ru 산화물, Si 산화물, Mn 및 Mn계 합금 중 적어도 하나를 포함할 수 있다.
한편, 저항층(120)은 제1 전극층(131a) 및 제3 전극층(133a) 간을 단락하기 위한 도체인 단락편(short bar)일 수도 있다.
제1 내지 제3 단자(131, 132, 133)는 베이스 기재(110)의 제1면 상에서 서로 분리되도록 배치되는 제1 내지 제3 전극층(131a, 132a, 133a)을 각각 포함할 수 있으며, 상기 제1 내지 제3 전극층 상에 배치되는 제1 내지 제3 도금층(131b, 132b, 133b)을 각각 포함할 수 있다.
예를 들어, 도 2에 도시된 바와 같이 제1 단자(131)는 제1 전극층(131a) 및 제1 도금층(131b)을 포함하고, 제2 단자(132)는 제2 전극층(132a) 및 제2 도금층(132b)을 포함하며, 제3 단자(133)는 제3 전극층(133a) 및 제3 도금층(133b)을 포함할 수 있다.
제1 전극층(131a) 및 제3 전극층(133a)은 상기 저항층(120) 상에 분리되도록 배치될 수 있고, 각각 상기 저항층(120)과 연결될 수 있다.
제2 전극층(132a)은 저항층(120)이 배치된 베이스 기재(110)의 제1면의 제1 영역과 다른 제2 영역 상에 배치될 수 있고, 제1 전극층(131a), 제3 전극층(133a)과 분리되도록 배치될 수 있다. 또한, 제2 전극층(132a)은 저항층(120)과 분리되도록 배치될 수 있다.
즉, 상기 제2 전극층(132a)은 제1 전극층(131a), 제3 전극층(133a), 및 저항층(120)과 절연된 더미(dummy) 전극을 구성할 수 있다.
이에 제한되는 것은 아니나, 상기 제1 내지 제3 전극층(131a, 132a, 133a)은 저항층(120) 및 베이스 기재(110) 상에 도전성의 전극 형성을 위한 도전성 페이스트를 도포하는 방법으로 형성할 수 있으며 도포 방법은 스크린 인쇄 등의 방법을 사용할 수 있다.
상기 제1 내지 제3 전극층(131a, 132a, 133a)은 전술한 저항층(120)과는 다른 재질로 형성될 수 있으며, 예를 들어 구리, 니켈, 백금 등이 이용될 수 있고, 필요에 따라 저항층(120)과 같은 성분을 이용할 수도 있다.
본 발명의 일 실시 예에 의한 저항 소자는 더미(dummy) 전극을 포함하는 제1 내지 제3 단자(131, 132, 133)를 포함하므로, 기판 실장시 실장 강도가 향상되고 인쇄회로기판과의 안정적인 연결이 가능하다.
또한, 신호 선택 회로(signal selector) 또는 코드 생성 회로(code generator)의 구현시 요구되는 실장 면적을 감소시킬 수 있으므로, 기판 실장시 공간 효율이 우수한 효과를 가진다.
또한, 선택적으로 상기 제1 및 제2 전극층(131a, 132a)과 대향하도록 상기 베이스 기재(110)의 제1면과 마주보는 제2면에 제1 및 제2 이면전극(131d, 132d)이 배치될 수 있다. 상기와 같이 베이스 기재(110)의 제2면에 제1 및 제2 이면전극(131d, 132d)이 배치되는 경우, 제1 및 제2 전극층(131a, 132a)과 제1 및 제2 이면전극(131d, 132d)은 소성 공정에서 저항층(120)이 베이스 기재(110)에 미치는 힘을 상쇄하여 저항층(120)에 의해 베이스 기재가 휘는 현상을 방지할 수 있다.
이에 제한되는 것은 아니나, 상기 제1 및 제2 이면전극(131d, 132d)은 도전성 페이스트를 인쇄하여 형성할 수 있다.
또한, 상기 베이스 기재(110), 저항층(120) 및 제1 내지 제3 전극층(131a, 132a, 133a)이 배치되어 형성된 적층체의 양 단면에는 제1 및 제2 전극층(131a, 132a)과 각각 연결되는 제1 및 제2 측면전극(131c, 132c)이 선택적으로 배치될 수 있다.
즉, 상기 제1 측면전극은 제1 전극층(131a) 및 제1 이면전극(132d)과 연결되도록 배치되고, 제2 측면전극(132c)은 제2 전극층(132a)과 제2 이면전극(132d)과 연결되도록 배치될 수 있다.
상기 제1 및 제2 측면전극(131c, 132c)은 상기 적층체의 단면에 측면전극(131c, 132c)을 형성하는 도전성 물질을 스퍼터링 하는 공정으로 형성될 수 있으며, 반드시 이에 제한되는 것은 아니다.
또한, 제1 및 제3 전극층(131a, 133a)이 배치되지 않은 저항층(120)의 표면에는 저항층(120)을 외부 충격으로부터 보호하기 위한 보호층(140)이 배치될 수 있다. 또한, 상기 보호층(140)은 제2 전극층(132a)이 배치되지 않은 베이스 기재(110)의 표면에도 형성될 수 있다.
이에 제한되는 것은 아니나 상기 보호층(140)은 실리콘(SiO2)이나 글라스(glass) 재질로 구성될 수 있으며, 오버 코팅에 의해 저항층(120) 및 베이스 기재(110) 상에 형성될 수 있다.
한편, 보호층(140)이 저항층(120) 및 베이스 기재(110) 상에 배치되더라도 제1 내지 제3 단자(131, 132, 133)가 보호층(140)보다 돌출된 형상을 가짐으로써, 기판 실장 시 제1 내지 제3 단자(131, 132, 133)와 기판에 배치된 전극패드와의 접촉을 용이하게 할 수 있다.
예를 들어, 상기 보호층(140)을 형성한 뒤에 기판 실장을 위하여, 상기 제1 내지 제3 전극층(131a, 132a, 133a) 상에 제1 내지 제3 도금층(131b, 132b, 133b)이 각각 형성될 수 있다.
저항 소자(100)가 제1 및 제2 이면전극(131d, 132d) 및 제1 및 제2 측면전극(131c, 132c)을 포함하는 경우 상기 이면전극 및 측면전극 상에도 각각 제1 및 제2 도금층(131b, 132b)이 형성될 수 있다.
예를 들어, 제1 도금층(131b)은 제1 전극층(131a), 제1 이면전극(131d) 및 상기 제1 전극층과 상기 제1 이면전극을 연결하는 측면전극(131c)을 커버하도록 형성될 수 있으며, 제2 도금층(132b)은 제2 전극층(132a), 제2 이면전극(132d) 및 상기 제2 전극층과 상기 제2 이면전극을 연결하는 측면전극(132c)을 커버하도록 형성될 수 있다. 이에 제한되는 것은 아니나, 상기 제1 내지 제3 도금층(131b, 132b, 133b)은 배럴 도금법에 의해 형성될 수 있다.
도 3은 본 발명의 다른 실시 예에 따른 저항 소자를 나타내는 단면도이다. 도 3을 참조하면, 본 발명의 다른 실시 예에 따른 저항 소자(200)는 베이스 기재(210), 저항층(221) 및 각각 제1 내지 제3 전극층(231a, 232a, 233a)을 포함하는 제1 내지 제3 단자(231, 232, 233)를 포함한다.
또한, 도 3에 도시한 저항 소자(200)는 도 2에 도시한 저항 소자(100)와 비교하여, 절연층(250)을 더 포함한다는 차이점이 있다.
절연층(250)은 저항층(221)이 배치된 베이스 기재(210)의 제1면 상에서 상기 제1 영역과 다른 제2 영역에 배치될 수 있다.
도 3에 도시된 바와 같이, 절연층(250)이 배이스 기재(210) 상에 배치되고, 제2 전극층(232a)이 절연층(250) 상에 배치될 수 있다. 이에 따라, 제2 전극층(232a)은 제1 전극층(231a) 및 제3 전극층(233a)과 높은 신뢰성을 가지고 절연될 수 있다.
이외의 구성 및 기능은 도 1 및 도 2를 참조하여 설명한 저항 소자(100)로부터 이해될 수 있으므로, 중복되는 설명은 생략한다.
도 4는 본 발명의 또 다른 실시 예에 따른 저항 소자를 나타내는 사시도이다.
도 4를 참조하면, 본 발명의 또 다른 실시 예에 따른 저항 소자(100')는 도 1 내지 도 3에 도시된 저항 소자(100, 200)와 비교하여, 저항층(120 도 2, 221, 도3)이 배치된 베이스 기재(110)의 제1면과 마주보는 제2면에 인쇄된 식별 마크(160)를 더 포함할 수 있다.
이에 따라, 저항 소자(100')의 기판 실장 공정 또는 저항 소자(100')가 실장된 기판의 검수 공정시 작업자는 저항 소자(100')의 제1 및 제2 단자(131, 132)가 인쇄회로기판의 소정의 전극패드에 적절하게 연결되었는지 판단할 수 있다. 즉, 작업자는 식별 마크(160)를 통해 저항 소자(100')의 실장 방향을 판단할 수 있다.
일 예로, 도 4에 도시된 바와 같이 저항 소자(100')의 제1 단자(131) 측에 식별 마크(160)가 인쇄된 경우 작업자는 저항 소자(100')의 식별 마크(160)가 인쇄된 측을 제1 단자(131)로 인식할 수 있다.
이외의 구성 및 기능은 도 1 내지 도 3을 참조하여 설명한 저항 소자로부터 이해될 수 있으므로, 중복되는 설명은 생략한다.
도 5는 본 발명의 일 실시 예에 따른 저항 소자의 실장기판을 나타내는 사시도이고, 도 6은 도 5의 Ⅱ-Ⅱ'의 단면도이다.
도 5 및 도 6을 참조하면, 본 발명의 일 실시 예에 따른 저항 소자의 실장기판(10)은 저항 소자(100') 및 상부에 서로 이격되어 배치된 제1 내지 제3 전극패드(12, 13, 14)를 가지는 인쇄회로기판(11)을 포함한다.
상기 저항 소자는 베이스 기재(110), 상기 베이스 기재의 제1면에 배치되는 저항층(120), 상기 저항층(120) 상에 이격되어 배치된 제1 전극층 및 제2 전극층(131a, 132a), 상기 제1 전극층 및 제2 전극층 사이에서 상기 제1 전극층 및 제2 전극층과 이격되어 배치되며 상기 제1 및 제2 전극층보다 두꺼운 두께를 갖는 제3 전극층(133a) 및 상기 제1 내지 제3 전극층 상에 각각 배치되는 제1 내지 제3 도금층(131b, 132b, 133b)을 포함한다. 또한, 상기 제1면과 마주보는 상기 베이스 기재(110)의 제2면에 인쇄된 식별 마크(160)를 더 포함할 수 있다.
상기 저항 소자(100')는 도 1 내지 도 4를 참조하여 설명한 저항 소자로부터 이해될 수 있으므로, 중복되는 설명은 생략한다.
인쇄회로기판(11)은 전자회로가 형성되는 부분으로, 전자기기의 특정 작동 내지 제어를 위한 집적회로(IC) 등이 형성되어 별도의 전원으로부터 공급되는 전류가 흐를 수 있다.
이 경우, 인쇄회로기판(11)은 다양한 배선 라인을 포함하거나 또는 트랜지스터 등과 같은 다른 종류의 반도체 소자들을 더 포함할 수 있다. 또한, 인쇄회로기판(11)은 도전층을 포함하거나, 유전층을 포함하는 등 필요에 따라 다양하게 구성될 수 있다.
제1 내지 제3 전극패드(12, 13, 14)는 인쇄회로기판(11) 상에 서로 이격되게 배치되는 것으로, 솔더(15)에 의해 저항 소자(100')의 제1 내지 제3 단자(131, 132, 133)와 각각 연결될 수 있다.
도 5 및 도 6에서는 제1 전극패드(12)가 제1 단자(131)와 연결되고 제2 전극패드(13)가 제2 단자(132)와 연결되는 것으로 도시하였으나, 설계에 따라 제1 전극패드(12)가 제2 단자(132)와 연결되고 제2 전극패드(13)가 제1 단자(131)와 연결될 수 있다.
도 7a는 저항 소자 실장 기판의 일 예를 나타내는 도면이다.
도 7b 및 도 7c는 본 발명의 일 실시 예에 따른 저항 소자 실장 기판을 나타내는 도면이다.
도 7a를 참조하면, 신호 선택 회로(signal selector) 또는 코드 생성 회로(code generator)가 구현된 저항 소자 실장 기판(20)의 일 예를 확인할 수 있다.
구체적으로, 저항 소자 실장 기판(20)은 스텁 라인(SL), 및 2단자 저항 소자의 실장에 따라 선택적으로 제3 패턴(P3) 및 제1 패턴(P1)을 연결하거나, 제3 패턴(P3) 및 제2 패턴(P2)을 연결하기 위해 4개의 전극패드(22, 23, 24a, 24b)를 포함한다.
이러한 저항 소자 실장 기판(20)은 2개의 2단자 저항 소자 실장 면적이 요구되므로 낮은 공간 효율을 가질 수 있고, 스텁 라인(SL)에 의한 임피던스 오차를 가질 수 있다.
도 7b 및 도 7c를 참조하면, 본 발명의 일 실시 예에 따른 저항 소자 실장 기판(10', 10")은 상기 저항 소자의 실장 방향에 따라 제1 전극패드(12) 및 제 3 전극패드(14)를 연결하거나 제2 전극패드(13) 및 제3 전극패드(14)를 연결하는 신호 선택 회로를 포함할 수 있다.
구체적으로, 도 3에서 설명한 일 예와 같이 저항 소자(100')의 제1 단자 측에 식별 마크(160)가 인쇄된 경우를 가정하면, 도 7B에 도시된 바와 같이 제3 패턴(P3)은 저항 소자(100')를 통해 제2 패턴(P2)과 연결될 수 있다. 또한, 도 7C에 도시된 바와 같이 제3 패턴(P3)은 저항 소자(100')를 통해 제1 패턴(P1)과 연결될 수 있다
또한, 제1 패턴(P1)과 연결된 제1 전극패드가 제1 패턴(P1)을 통해 전원과 연결되고, 제2 패턴(P2)과 연결된 제2 전극패드가 제2 패턴(P2)을 통해 접지와 연결된 경우를 가정하면, 저항 소자(100')의 실장 방향에 따라 상기 저항 소자(100')가 포함하는 저항층은 풀업(pull-up) 저항 또는 풀다운(pull-down) 저항을 형성할 수 있다.
이에 따라, 본 발명의 일 실시예에 따른 저항 소자 실장 기판은 스텁 라인(stub line)이 제거되고, 실장 면적이 효율화된 신호 선택 회로 및 코드 생성 회로를 구성할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 200, 100': 저항 소자
110: 베이스 기재
120: 저항층
131, 132, 133: 제1 내지 제3 단자
140: 보호층
10, 10', 10": 저항 소자 실장 기판
11: 인쇄회로 기판
12, 13, 14: 제1 내지 제3 전극패드
15: 솔더

Claims (14)

  1. 제1면을 제공하는 베이스 기재;
    상기 제1면의 제1 영역에 배치되는 저항층;
    상기 제1면 상에서 서로 분리되도록 배치되며, 상기 저항층과 전기적으로 연결되는 제1 및 제3 전극층; 및
    상기 제1 및 제3 전극층과 분리되도록 상기 제1면 상에 배치되는 제2 전극층;
    을 포함하는 저항 소자.
  2. 제1항에 있어서
    상기 제2 전극층은 상기 저항층과 분리되도록 배치되는 저항 소자.
  3. 제2항에 있어서
    상기 제1면 상에서 상기 제1 영역과 다른 제2 영역에 배치되는 절연층을 더 포함하는 저항 소자.
  4. 제1항에 있어서,
    상기 저항층은 상기 제1 전극층 및 제2 전극층 간에 소정의 저항을 형성하는 저항 소자.
  5. 제1항에 있어서,
    상기 저항층은 단락편(short bar)인 저항 소자.
  6. 제1항에 있어서,
    상기 제1면과 마주보는 상기 베이스 기재의 제2면에 인쇄된 식별 마크를 포함하는 저항 소자.
  7. 제1항에 있어서,

    상기 제1 및 제3 전극층 사이에서 상기 저항층 상에 배치되는 보호층; 을 포함하는 저항 소자.
  8. 제1항에 있어서,
    상기 제1 내지 제3 전극층 상에 각각 배치되는 제1 내지 제3 도금층을 더 포함하는 저항 소자.
  9. 상부에 제1 전극패드, 제2 전극패드, 및 제3 전극패드를 가지는 인쇄회로기판; 및
    상기 인쇄회로 기판에 실장되는 저항 소자를 포함하며,
    상기 저항 소자는 제1면을 제공하는 베이스 기재, 상기 제1면의 제1 영역에 배치되는 저항층, 상기 제1면 상에서 서로 분리되도록 배치되고, 상기 저항층과 전기적으로 연결되는 제1 및 제3 전극층, 및 상기 제1 및 상기 제3 전극층과 분리되도록 상기 제1면 상에 배치되는 제2 전극층
    을 포함하는 저항 소자 실장 기판
  10. 제9항에 있어서,
    상기 저항층은 상기 제1 전극층 및 제2 전극층 간에 소정의 저항을 형성하는 저항 소자 실장 기판.
  11. 제9항에 있어서,
    상기 저항층은 단락편(short bar)인 저항 소자 실장 기판.
  12. 제9항에 있어서, 상기 저항 소자는
    상기 제1면과 마주보는 상기 베이스 기재의 제2 면에 인쇄된 식별 마크를 포함하는 저항 소자 실장 기판.
  13. 제9항에 있어서,
    상기 저항 소자의 실장 방향에 따라 제1 전극패드 및 제 3전극패드를 연결하거나 제2 전극패드 및 제3 전극패드를 연결하는 신호 선택 회로를 포함하는 저항 소자 실장 기판.
  14. 제9항에 있어서,
    상기 제1 전극패드 및 상기 제2 전극패드는 각각 전원 및 접지에 연결되고,
    상기 저항 소자의 실장 방향에 따라 상기 저항층은 풀업(pull-up) 저항 또는 풀다운(pull-down) 저항을 형성하는 저항 소자 실장 기판.
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