KR20170067234A - Thin film transistor and method of the same, and display divice having the same - Google Patents
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Abstract
본 발명에 의한 박막 트랜지스터는 기판 상에 배치되는 게이트전극, 게이트전극을 덮는 게이트절연막 상에 배치되는 제1 및 제2 전극 및 반도체 활성층을 포함한다. 제1 전극 및 제2 전극은 채널 폭 방향의 단면에서 요철부를 갖는 박막 트랜지스터.A thin film transistor according to the present invention includes a gate electrode disposed on a substrate, first and second electrodes disposed on a gate insulating film covering the gate electrode, and a semiconductor active layer. Wherein the first electrode and the second electrode have a concavo-convex portion in the cross section in the channel width direction.
Description
본 발명은 박막 트랜지스터에 관한 것으로, 특히 박막 트랜지스터의 특성을 유지하면서 크기를 줄일 수 있는 박막 트랜지스터 및 그 제조방법과 그를 구비한 표시장치에 관한 것이다.The present invention relates to a thin film transistor, and more particularly, to a thin film transistor capable of reducing the size while maintaining the characteristics of a thin film transistor, a method of manufacturing the same, and a display device having the same.
박막 트랜지스터는 각종 반도체 장치에 많이 이용된다. 박막 트랜지스터의 크기 및 성능은 반도체 장치의 크기 및 성능과 밀접한 관계를 갖는다. 박막 트랜지스터를 통과하는 전류량은 채널 폭에 비례하고 채널 길이에 반비례한다. 따라서, 박막 트랜지스터의 크기를 줄이기 위해서는 동일한 조건에서 채널 폭을 크게 하거나 채널 길이를 줄이거나, 혹은 채널 폭을 늘이면서 채널 길이를 줄여야 한다. Thin film transistors are widely used in various semiconductor devices. The size and performance of the thin film transistor are closely related to the size and performance of the semiconductor device. The amount of current passing through the thin film transistor is proportional to the channel width and inversely proportional to the channel length. Therefore, in order to reduce the size of the thin film transistor, it is necessary to increase the channel width, reduce the channel length, or increase the channel width while reducing the channel length under the same conditions.
박막 트랜지스터는 대표적으로 평판 표시장치에 많이 이용되고 있다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 전계방출 표시장치(Field Emission Display Device : FED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다. 평판 표시장치는 데이터라인들과 게이트라인들이 직교되도록 배치되고 픽셀들이 매트릭스 형태로 배치된다. Thin film transistors are typically used in flat panel displays. The flat panel display includes a liquid crystal display (LCD), a plasma display panel (PDP), an organic light emitting display (OLED), a field emission display : FED), and an electrophoretic display device (ED). The flat panel display is arranged such that the data lines and the gate lines are orthogonal and the pixels are arranged in a matrix form.
박막 트랜지스터는 화소 내에서 데이터라인과 게이트라인의 교차부에 배치되어, 게이트라인으로 제공되는 게이트펄스에 의해 턴-온되어 데이터라인으로 제공되는 데이터전압을 화소들에 공급한다. 화소 내에 배치되는 박막 트랜지스터는 광을 차단하기 때문에 표시패널의 휘도를 저하시키는 요인이 되기도 한다. 따라서, 휘도 저하를 개선하기 위해서는 동일한 효율을 유지하면서 박막 트랜지스터의 크기를 줄여야 한다. The thin film transistor is arranged at the intersection of the data line and the gate line in the pixel, and is turned on by the gate pulse supplied to the gate line to supply the data voltage to the pixels, which is provided to the data line. The thin film transistor disposed in the pixel cuts off the light, thereby causing a decrease in the luminance of the display panel. Therefore, the size of the thin film transistor must be reduced while maintaining the same efficiency in order to improve the luminance drop.
또한 박막 트랜지스터는 표시패널의 쉬프트레지스터에 이용되기도 한다. 게이트라인에 제공되는 게이트펄스를 출력하는 쉬프트레지스터는 표시패널의 화소 영역과 이웃한 곳에서 박막 트랜지스터들의 조합으로 이루어지는 GIP(Gate In Panel) 형태로 구현되기도 한다. GIP 형태의 쉬프트레지스터는 표시패널의 베젤에 배치되기 때문에 베젤을 줄이기 위해서는 쉬프트레지스터의 크기를 줄여야 한다. 즉, 베젤을 줄이는 일환으로 박막 트랜지스터들의 크기를 줄이는 방안이 모색될 수 있다.The thin film transistor is also used as a shift register of the display panel. A shift register for outputting a gate pulse provided to a gate line may be implemented as a GIP (Gate In Panel) formed by a combination of thin film transistors adjacent to a pixel region of a display panel. Since the GIP type shift register is placed on the bezel of the display panel, the size of the shift register must be reduced to reduce the bezel. That is, a method of reducing the size of the thin film transistors can be sought as a part of reducing the bezel.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 크기를 줄이면서 성능을 유지할 수 있는 박막 트랜지스터 및 그를 구비하는 표시장치를 제공하기 위한 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide a thin film transistor and a display device having the thin film transistor which can maintain the performance while reducing the size.
본 발명에 의한 박막 트랜지스터는 기판 상에 배치되는 게이트전극, 게이트전극을 덮는 게이트절연막 상에 배치되는 제1 및 제2 전극 및 반도체 활성층을 포함한다. 제1 전극 및 제2 전극은 채널 폭 방향의 단면에서 요철부를 갖는다.A thin film transistor according to the present invention includes a gate electrode disposed on a substrate, first and second electrodes disposed on a gate insulating film covering the gate electrode, and a semiconductor active layer. The first electrode and the second electrode have irregularities in cross section in the channel width direction.
본 발명은 박막 트랜지스터의 채널 폭이 단면에서 요철 형태를 갖도록 하여, 동일한 채널 폭을 갖더라도 평면에서의 크기를 줄일 수 있다. 즉, 본 발명은 박막 트랜지스터의 성능을 저하시키지 않으면서도 크기를 줄일 수 있다.In the present invention, the channel width of the thin film transistor has a concavo-convex shape in the cross section, so that the size in the plane can be reduced even if the channel width has the same channel width. That is, the present invention can reduce the size without deteriorating the performance of the thin film transistor.
또는, 본 발명은 박막 트랜지스터의 크기를 증가시키지 않으면서도 성능을 향상시킬 수 있다.Alternatively, the present invention can improve the performance without increasing the size of the thin film transistor.
도 1은 제1 실시 예에 의한 박막 트랜지스터의 사시도.
도 2는 도 1에 도시된 박막 트랜지스터의 평면도.
도 3은 도 1의 I-I' 라인을 따라 취한 단면도.
도 4a 및 도 4b는 도 1에 도시된 박막 트랜지스터의 제조방법을 나타내는 도면들.
도 5는 제2 실시 예에 의한 박막 트랜지스터의 사시도.
도 6은 도 5에 도시된 박막 트랜지스터의 제조방법을 나타내는 도면.
도 7은 제3 실시 예에 의한 박막 트랜지스터의 사시도.
도 8은 본 발명에 의한 박막 트랜지스터를 포함하는 표시장치를 나타내는 도면.
도 9는 도 8에 도시된 쉬프트레지스터를 나타내는 도면.
도 10은 도 9에 도시된 스테이지를 나타내는 도면.
도 11은 도 10에 도시된 풀업 트랜지스터의 어레이를 나타내는 평면도.
도 12는 도 11에 도시된 풀업 트랜지스터의 단면을 나타내는 도면.1 is a perspective view of a thin film transistor according to a first embodiment;
2 is a plan view of the thin film transistor shown in FIG.
3 is a cross-sectional view taken along line II 'of FIG.
FIGS. 4A and 4B are views showing a method of manufacturing the thin film transistor shown in FIG. 1. FIGS.
5 is a perspective view of a thin film transistor according to a second embodiment;
6 is a view showing a method of manufacturing the thin film transistor shown in FIG.
7 is a perspective view of a thin film transistor according to a third embodiment;
8 is a view showing a display device including a thin film transistor according to the present invention.
9 is a view showing the shift register shown in Fig.
10 is a view showing the stage shown in Fig.
11 is a plan view showing an array of pull-up transistors shown in Fig.
12 is a cross-sectional view of the pull-up transistor shown in Fig.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following description, a detailed description of known technologies or configurations related to the present invention will be omitted when it is determined that the gist of the present invention may be unnecessarily obscured. In addition, the component names used in the following description may be selected in consideration of easiness of specification, and may be different from the parts names of actual products.
도 1은 본 발명에 의한 박막 트랜지스터를 도시한 사시도이다. 도 2는 도 1의 평면도이고, 도 3은 도 1의 I-I'라인을 따라 절단한 단면을 도시한 단면도이다. 1 is a perspective view showing a thin film transistor according to the present invention. FIG. 2 is a plan view of FIG. 1, and FIG. 3 is a cross-sectional view taken along the line I-I 'of FIG.
도 1 내지 도 3을 참조하면, 본 발명에 의한 박막 트랜지스터는 버퍼층(BUF), 더미 절연체 패턴(DP), 게이트 전극(GE), 반도체 활성층(ACT), 제1 전극(E1), 및 제2 전극(E2)을 포함한다.1 to 3, a thin film transistor according to the present invention includes a buffer layer BUF, a dummy insulator pattern DP, a gate electrode GE, a semiconductor active layer ACT, a first electrode E1, And an electrode E2.
버퍼층(buffer)은 산화막(SiO2)을 이용할 수 있다An oxide film (SiO2) may be used as the buffer layer
더미 절연체 패턴(DP)은 버퍼층(BUF)에서 일방향으로 길게 형성된다. 더미 절연체 패턴(DP)은 제1 전극(E1) 및 제2 전극(E2)이 단면에서 요철 형태로 이루어지도록 하기 위한 수단이다. 더미 절연체 패턴(DP)은 제1 전극(E1) 및 제2 전극(E2)이 채널 폭(W) 방향의 단면을 따라 요철부를 갖도록, 채널 폭(W)과 수직 방향으로 배치된다. The dummy insulator pattern DP is formed long in one direction in the buffer layer BUF. The dummy insulator pattern DP is a means for causing the first electrode E1 and the second electrode E2 to have a concavo-convex shape in cross section. The dummy insulator pattern DP is arranged in a direction perpendicular to the channel width W such that the first electrode E1 and the second electrode E2 have concave and convex portions along the cross section in the channel width W direction.
게이트 전극(GE)은 금속물질로 형성되며, 기판(SUB) 상에 배치된다. 기판(SUB) 상에는 게이트 전극(GE)을 덮도록 게이트 절연막(GI)이 배치된다. The gate electrode GE is formed of a metal material and disposed on the substrate SUB. A gate insulating film GI is disposed on the substrate SUB so as to cover the gate electrode GE.
반도체 활성층(ACT)은 게이트 전극(GE)과 중첩되도록 게이트 절연막(GI) 상에 배치된다. 반도체 활성층(ACT)은 비정질 실리콘(a-Si), 저온 폴리 실리콘(Low Temperature Poly silicon; LTPS) 및 산화물 반도체 등을 이용하여 형성될 수 있다.The semiconductor active layer ACT is disposed on the gate insulating film GI so as to overlap with the gate electrode GE. The semiconductor active layer (ACT) may be formed using amorphous silicon (a-Si), low temperature polysilicon (LTPS), oxide semiconductor, or the like.
제1 전극(E1) 및 제2 전극(E2)은 각각 소스전극 또는 드레인전극일 수 있다.The first electrode E1 and the second electrode E2 may be a source electrode or a drain electrode, respectively.
제 1 전극(E1)의 일부분은 게이트 전극과 중첩되도록 반도체 활성층(ACT) 상에 배치된다. 제1 전극(E1)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 금(Au), 은(Ag), 텅스텐(W) 또는 이들의 합금으로 이루어진 군에서 선택된 도전성 금속물질로 형성될 수 있다.A part of the first electrode E1 is disposed on the semiconductor active layer (ACT) so as to overlap with the gate electrode. The first electrode E1 may be formed of any one of aluminum (Al), copper (Cu), molybdenum (Mo), chromium (Cr), titanium (Ti), gold (Au), silver (Ag), tungsten And a conductive metal material.
제 2 전극(E2)은 제1 전극(E1)과 인접하고, 일부분이 게이트 전극과 중첩되도록 반도체 활성층(ACT) 상에 배치된다. 제2 전극(E2)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 금(Au), 은(Ag), 텅스텐(W) 또는 이들의 합금으로 이루어진 군에서 선택된 도전성 금속물질로 형성될 수 있다.The second electrode E2 is disposed on the semiconductor active layer ACT so as to be adjacent to the first electrode E1 and partially overlap the gate electrode. The second electrode E2 may be formed of a metal such as aluminum (Al), copper (Cu), molybdenum (Mo), chromium (Cr), titanium (Ti), gold (Au), silver (Ag), tungsten And a conductive metal material.
도 3에서와 같이, 채널 폭(W) 방향을 따라 취한 단면을 살펴보면, 제1 전극(E1) 및 제2 전극(E2)은 요철 형태를 갖는다. 3, the first electrode E1 and the second electrode E2 have a concavo-convex shape in cross section along the channel width W direction.
제1 전극(E1) 및 제2 전극(E2)은 단면에서 요철 형태로 굴곡지기 때문에 단면상에서 평평한 종래의 소스전극 및 드레인전극에 대비하여 채널 폭(W)이 길게 형성된다. 채널 폭(W)의 경사진 영역에서, 일정 간격()내의 채널 폭은 (1+2'+3)에 해당한다. 만약, 굴곡이 없는 일반적인 박막 트랜지스터에서는 일정 간격() 내의 채널 폭은 (1+2+3)의 길이가 된다. 본 발명에 의한 채널 폭에서 경사면의 길이(2')는 수평면의 길이(2) 에 비해서 길다. 구체적으로 경사면과 수평면이 이루는 각도가 O일 때, 2'의 길이는 2/cosO 에 해당한다. 따라서, O가 45도이면, 경사면의 길이(2') 수평면의 길이(2)의 약 1.4배가 된다. 달리 말해서, 본 발명에 의한 박막 트랜지스터의 채널 폭을 종래의 채널 폭과 동일하게 하였을 때에, 경사면이 형성된 위치에서 수평면의 길이를 약 30% 줄일 수 있다.Since the first electrode E1 and the second electrode E2 are bent in a concavo-convex shape in cross section, the channel width W is formed to be longer than the conventional source and drain electrodes which are flat on the cross section. In the inclined region of the channel width W, the channel width in the constant interval (1) corresponds to (1 + 2 '+ 3). In a general thin film transistor having no bending, the channel width in the constant interval () becomes (1 + 2 + 3). The length 2 'of the slope in the channel width according to the present invention is longer than the length 2 of the horizontal plane. Specifically, when the angle between the slope and the horizontal plane is O, the length of 2 'corresponds to 2 / cos0. Thus, if O is 45 degrees, the length 2 'of the slope is about 1.4 times the length 2 of the horizontal plane. In other words, when the channel width of the thin film transistor according to the present invention is made equal to the conventional channel width, the length of the horizontal plane at the position where the inclined plane is formed can be reduced by about 30%.
또는 본 발명의 박막 트랜지스터는 면적을 크게 하지 않으면서도 박막 트랜지스터의 효율을 높일 수 있다.Alternatively, the thin film transistor of the present invention can increase the efficiency of the thin film transistor without increasing the area.
도 4a 및 도 4b는 도 1 내지 도 3에 도시된 박막 트랜지스터의 제조방법을 나타내는 도면이다. FIGS. 4A and 4B are views showing a method of manufacturing the thin film transistor shown in FIGS. 1 to 3. FIG.
도 4a를 참조하면, 기판(SUB)에 버퍼층(BUF) 및 더미 절연체 패턴(DP)이 순차적으로 형성된다. 더미 절연체 패턴(DP)은 절연막 물질로 형성되며, 일례로 블랙 매트릭스를 형성하는 물질을 이용할 수 있다. 더미 절연체 패턴(DP)은 이후의 공정에서 형성되는 제1 전극(E1) 및 제2 전극(E2)의 채널 폭 방향과 수직 방향을 따라 길게 형성될 수 있다. Referring to FIG. 4A, a buffer layer BUF and a dummy insulator pattern DP are sequentially formed on a substrate SUB. The dummy insulator pattern DP is formed of an insulating film material, for example, a material forming a black matrix can be used. The dummy insulator pattern DP may be formed to be long along the channel width direction of the first electrode E1 and the second electrode E2 formed in a subsequent process.
도 4b를 참조하면, 더미 절연체 패턴(DP)을 덮도록 게이트전극(GE)이 형성된다. 게이트전극(GE)은 알루미늄(Al), 알루미늄 네오듐(AlNd), 몰리브덴(Mo) 중에서 어느 한 금속 또는 2 이상의 합금을 이용할 수 있다. 게이트전극(GE)은 일부 영역이 버퍼층(BUF) 상에 직접 형성되고, 일부 영역은 더미 절연체 패턴(DP) 상에 형성된다. 그 결과, 게이트전극(GE)은 더미 절연체 패턴(DP)에 의해서 돌출부를 갖도록 형성된다. Referring to FIG. 4B, a gate electrode GE is formed to cover the dummy insulator pattern DP. The gate electrode GE may be made of any one of aluminum (Al), aluminum neodymium (AlNd), molybdenum (Mo), or two or more alloys. A part of the gate electrode GE is formed directly on the buffer layer BUF, and a part of the gate electrode GE is formed on the dummy insulator pattern DP. As a result, the gate electrode GE is formed to have a protrusion by the dummy insulator pattern DP.
게이트전극(GE)을 형성한 이후에는, 게이트 절연막(GI), 반도체 활성층(ACT)을 순차적으로 형성한다. 반도체 활성층(ACT) 상에는 제1 전극(E1) 및 제2 전극(E2)이 형성되어서 도 1 내지 도 3과 같은 박막 트랜지스터가 형성된다. 게이트 절연막(GI)은 산화 실리콘(SiO2) 또는 질화 실리콘(SiNx) 등의 물질을 이용하여 형성할 수 있다. 반도체 활성층(ACT)은 비정질 실리콘(a-Si), 저온 폴리 실리콘(Low Temperature Poly silicon; LTPS) 및 산화물 반도체 등을 이용하여 형성될 수 있다. 제1 전극(E1) 및 제2 전극(E2)은 스퍼터링 공정으로 몰리브덴(Mo), 알루미늄 네오듐(AlNd), 크롬(Cr), 구리(Cu) 등에서 선택된 금속, 이들의 적층 또는 합금을 게이트 절연막(GI) 상에 증착한 후에 포토리소그래피 공정과 식각 공정으로 패터닝하여 형성될 수 있다.After the gate electrode GE is formed, a gate insulating film GI and a semiconductor active layer (ACT) are sequentially formed. A first electrode E1 and a second electrode E2 are formed on the semiconductor active layer ACT to form a thin film transistor as shown in FIGS. The gate insulating film GI can be formed using a material such as silicon oxide (SiO2) or silicon nitride (SiNx). The semiconductor active layer (ACT) may be formed using amorphous silicon (a-Si), low temperature polysilicon (LTPS), oxide semiconductor, or the like. The first electrode E1 and the second electrode E2 are formed by depositing a metal selected from molybdenum (Mo), aluminum neodymium (AlNd), chromium (Cr), copper (Cu) (GI), and then patterned by a photolithography process and an etching process.
도 5는 제2 실시 예에 의한 박막 트랜지스터를 나타내는 사시도이다. 제2 실시 예에서 전술한 실시 예와 동일한 구성에 대해서는 동일한 도면부호를 사용하고 자세한 설명을 생략하기로 한다. 5 is a perspective view showing a thin film transistor according to the second embodiment. In the second embodiment, the same reference numerals are used for the same components as those in the above-described embodiment, and a detailed description thereof will be omitted.
제2 실시 예에 의한 박막 트랜지스터는 게이트 전극(GE), 반도체 활성층(ACT), 제1 전극(E1), 및 제2 전극(E2)을 포함한다.The thin film transistor according to the second embodiment includes a gate electrode GE, a semiconductor active layer (ACT), a first electrode E1, and a second electrode E2.
게이트 전극(GE)은 금속물질로 형성되며, 기판(SUB) 상에 배치된다. 기판(SUB) 상에는 게이트 전극(GE)을 덮도록 게이트 절연막(GI)이 배치된다. 게이트전극(GE)은 단면상에서 돌출되는 돌출부(GP)를 갖는다. 돌출부(GP)는 채널 폭(W)과 수직 방향을 따라 길게 형성된다. 게이트전극(GE)의 돌출부(GP)는 버퍼층(BUF)에 게이트 금속 물질을 전체적으로 형성한 다음에, 부분 식각을 함으로써 도 6에서와 같이 돌출부(GP)를 남기고 다른 영역을 제거하는 방법을 이용하여 형성할 수 있다. The gate electrode GE is formed of a metal material and disposed on the substrate SUB. A gate insulating film GI is disposed on the substrate SUB so as to cover the gate electrode GE. The gate electrode GE has a protrusion GP protruding from a cross section. The protrusions GP are elongated along the channel width W and the vertical direction. The protrusion GP of the gate electrode GE may be formed by forming a gate metal material as a whole in the buffer layer BUF and then performing partial etching to remove the other region leaving the protrusion GP as shown in FIG. .
돌출부(GP)를 갖는 게이트전극(GE)을 형성한 이후에는 제1 실시 예와 마찬가지로, 반도체 활성층(ACT), 제1 전극(E1) 및 제2 전극(E2)을 순차적으로 형성하여 도 5에 도시된 박막 트랜지스터를 형성할 수 있다. After forming the gate electrode GE having the protrusion GP, the semiconductor active layer ACT, the first electrode E1 and the second electrode E2 are sequentially formed in the same manner as in the first embodiment, The illustrated thin film transistor can be formed.
도 7은 본 발명의 제3 실시 예에 의한 박막 트랜지스터를 나타내는 사시도이다. 전술한 제1 및 제2 실시 예는 바텀 게이트(bottom-gate) 구조의 박막 트랜지스터를 나타낸다면, 도 7에 도시된 제3 실시 예는 탑 게이트(top-gate) 구조의 박막 트랜지스터를 나타내고 있다. 7 is a perspective view showing a thin film transistor according to a third embodiment of the present invention. The third embodiment shown in FIG. 7 shows a top-gate structure thin film transistor if the first and second embodiments described above represent thin film transistors of a bottom-gate structure.
도 7을 참조하면, 제3 실시 예에 의한 박막 트랜지스터는 버퍼층(BUF), 반도체 활성층(ACT), 절연막(ILD), 게이트전극(GE), 게이트 절연막(GI), 제1 전극(E1) 및 제2 전극(E2)을 포함한다. 7, the thin film transistor according to the third embodiment includes a buffer layer BUF, a semiconductor active layer ACT, an insulating film ILD, a gate electrode GE, a gate insulating film GI, a first electrode E1, And a second electrode E2.
버퍼층(BUF)은 산화막(SiO2)을 이용할 수 있다.An oxide film (SiO2) can be used for the buffer layer BUF.
더미 절연체 패턴(DP)은 버퍼층(BUF)에서 일방향으로 길게 형성된다. 더미 절연체 패턴(DP)은 제1 전극(E1) 및 제2 전극(E2)이 단면에서 요철 형태로 이루어지도록 하기 위한 수단이다. 더미 절연체 패턴(DP)은 제1 전극(E1) 및 제2 전극(E2)이 채널 폭(W) 방향의 단면을 따라 요철부를 갖도록, 채널 폭(W)과 수직 방향으로 배치된다. The dummy insulator pattern DP is formed long in one direction in the buffer layer BUF. The dummy insulator pattern DP is a means for causing the first electrode E1 and the second electrode E2 to have a concavo-convex shape in cross section. The dummy insulator pattern DP is arranged in a direction perpendicular to the channel width W such that the first electrode E1 and the second electrode E2 have concave and convex portions along the cross section in the channel width W direction.
반도체 활성층(ACT)은 더미 절연체 패턴(DP)을 덮도록 버퍼층(BUF) 상에 형성된다. 절연막(ILD)은 반도체 활성층(ACT)을 덮도록 형성되며, 반도체 활성층(ACT) 상에는 게이트전극(GE)이 형성된다. 그리고 게이트전극(GE)을 덮도록 게이트 절연막(GI)이 형성된다. 게이트절연막(GI) 상에는 제1 전극(E1) 및 제2 전극(E2)이 형성된다. 제1 전극(E1) 및 제2 전극(E2)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 금(Au), 은(Ag), 텅스텐(W) 또는 이들의 합금으로 이루어진 군에서 선택된 도전성 금속물질로 형성될 수 있다. 더미 절연체 패턴(DP)에 의해서 제1 전극(E1) 및 제2 전극(E2)은 단면상에서 요철 형태를 갖는다. The semiconductor active layer ACT is formed on the buffer layer BUF so as to cover the dummy insulator pattern DP. The insulating film ILD is formed to cover the semiconductor active layer ACT and the gate electrode GE is formed on the semiconductor active layer ACT. A gate insulating film GI is formed so as to cover the gate electrode GE. A first electrode E1 and a second electrode E2 are formed on the gate insulating film GI. The first electrode E1 and the second electrode E2 may be formed of a metal such as aluminum (Al), copper (Cu), molybdenum (Mo), chromium (Cr), titanium (Ti), gold (Au) (W), or an alloy thereof. The first electrode (E1) and the second electrode (E2) have a concavo-convex shape in cross section by the dummy insulator pattern (DP).
이하, 본 발명의 박막 트랜지스터가 적용되는 표시장치를 살펴보면 다음과 같다. Hereinafter, a display device to which the thin film transistor of the present invention is applied will be described.
도 4는 본 발명의 박막 트랜지스터가 적용된 표시장치를 나타내는 도면이다. 4 is a view showing a display device to which the thin film transistor of the present invention is applied.
도 4를 참조하면, 본 발명의 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 구동부(120), 레벨 쉬프터(130) 및 쉬프트 레지스터(140)를 구비한다.Referring to FIG. 4, the display device of the present invention includes a
표시패널(100)은 서로 교차되는 데이터라인들 및 스캔라인들과, 매트릭스 형태로 배치된 픽셀들을 포함한다. 표시패널(100)은 화소(P)들이 배치되는 표시부(100A) 및 표시부(100A)의 이웃한 영역에서 각종 신호배선들이 배치되는 비표시부(100B)를 포함한다.The
데이터 구동부(120)는 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 데이터 구동부(120)는 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔펄스에 동기되도록 표시패널(100)의 데이터라인들에 공급한다. The
레벨 쉬프터(130)는 타이밍 콘트롤러(110)로부터 입력되는 게이트클럭들(CLK)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다.The
쉬프트레지스터(140)는 게이트 스타트 펄스(VST)를 게이트클럭(CLK)에 맞추어 쉬프트시켜 순차적으로 캐리신호와 스캔펄스(Gout)를 출력하는 스테이지들로 구성된다. 쉬프트레지스터(130)는 표시패널(100)의 하부기판에서 표시부(100A)의 화소(P)들에 배치되는 스위치(SW)들과 동일한 공정을 통해서 형성될 수 있다. The
타이밍 콘트롤러(110)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동부(120)와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. The
스캔 타이밍 제어신호는 게이트 스타트 펄스(VST), 게이트클럭(CLK) 등을 포함한다. 게이트 스타트 펄스(VST)는 쉬프트레지스터(140)에 입력되어 쉬프트 스타트 타이밍을 제어한다. The scan timing control signal includes a gate start pulse (VST), a gate clock (CLK), and the like. The gate start pulse VST is input to the
게이트클럭(CLK)은 레벨 쉬프터(130)를 통해 레벨 쉬프팅된 후에 쉬프트레지스터(140)에 입력된다. The gate clock CLK is level-shifted through the
도 5는 쉬프트레지스터(140)를 나타내는 도면이고, 도 6은 도 5에 도시된 제i(i는 2<i<n인 자연수)스테이지의 회로 구성의 실시 예를 나타내는 도면이다. Fig. 5 is a diagram showing a
도 5 및 도 6을 참조하면, 쉬프트레지스터(140)는 서로 종속적으로 접속된 다수의 스테이지(ST1~STn, n은 2 이상의 자연수)을 구비한다. 이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제k(k는 1<k<n 인 자연수) 스테이지(STGk)을 기준으로, 전단 스테이지는 제1 스테이지(STG1) 내지 제k-1 스테이지(STG[k-1])를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제k(1<k<n) 스테이지(STk)을 기준으로, 후단 스테이지는 제k+1 스테이지(ST[k+1]) 내지 제n 스테이지 중 어느 하나를 지시한다.5 and 6, the
쉬프트레지스터(140)는 스캔펄스(Gout(1)~Gout(n))를 순차적으로 출력한다. 이를 위하여, 제1 내지 제n 스테이지(STG1~STGn)에는 순차적으로 지연되는 게이트클럭들 중에 1 개의 게이트클럭이 입력된다. 제1 내지 제n 스테이지(STG1~STGn)들은 입력되는 게이트클럭의 타이밍에 대응되는 게이트펄스(Gout)를 출력한다. The
제i 스테이지(STGi)는 풀업 트랜지스터(Pull-up transistor, T1), 풀다운 프랜지스터(Pull-down transistor, T2) 및 노드 제어회로(NCON)를 포함한다. The ith stage STGi includes a pull-up transistor T1, a pull-down transistor T2, and a node control circuit NCON.
풀업 트랜지스터(T1)는 Q노드(Q) 전압에 따라 제i(n 이하의 자연수) 클럭신호(CLKi)의 게이트 하이 전압(VGH)을 출력한다. 풀다운 트랜지스터(T2)는 QB 노드 전압에 따라 출력 전압을 저전위 전압(VSS)까지 방전시킨다. The pull-up transistor T1 outputs the gate high voltage VGH of the i-th (n or less natural number) clock signal CLKi according to the Q-node (Q) voltage. The pull-down transistor T2 discharges the output voltage to the low potential voltage VSS in accordance with the QB node voltage.
노드 제어회로(NCON)는 Q노드(Q)와 QB노드(QB)를 제어하는 노드 제어회로(NCON)를 포함한다. 노드 제어회로(NCON)는 스타트펄스(VST) 또는 이전 스테이지의 출력 전압으로 Q노드(Q)와 QB노드(QB)를 충/방전시켜 풀업 트랜지스터(T1)와 풀다운 트랜지스터(T2)의 게이트전압을 제어한다. 노드제어회로(NCON)는 제i-1 클럭신호(CLKi-1) 또는 스타트펄스(VST)에 응답하여 Q노드(Q)를 충전시킨 후, 제i 클럭신호(CLKi)에 응답하여 풀업 트랜지스터(T1)를 통해 출력 전압을 상승시킨다. The node control circuit (NCON) includes a node control circuit (NCON) that controls the Q node (Q) and the QB node (QB). The node control circuit NCON charges and discharges the Q node QB and the QB node QB with the start pulse VST or the output voltage of the previous stage so that the gate voltages of the pull-up transistor T1 and the pull- . The node control circuit NCON charges the Q node Q in response to the i-1 clock signal CLKi-1 or the start pulse VST and then charges the Q node Q in response to the i-th clock signal CLKi. Lt; RTI ID = 0.0 > T1. ≪ / RTI >
도 7은 도 6에 도시된 풀업 트랜지스터의 평면도이고, 도 8은 도 7의 II-II' 라인을 따라서 절단한 단면을 나타내는 도면이다. FIG. 7 is a plan view of the pull-up transistor shown in FIG. 6, and FIG. 8 is a cross-sectional view taken along line II-II 'of FIG.
도 7 및 도 8을 참조하면, 본 발명의 풀업 트랜지스터(T1)는 Q노드(Q)와 접속하는 게이트 전극(GE), 클럭신호(CLK)의 입력단에 접속하는 제1 전극(E1) 및 출력단(Nout)에 접속하는 제2 전극(E2)을 포함한다. 7 and 8, a pull-up transistor T1 according to the present invention includes a gate electrode GE connected to a Q node Q, a first electrode E1 connected to an input terminal of a clock signal CLK, And a second electrode E2 connected to the output node Nout.
풀업 트랜지스터는 게이트 전극(GE), 반도체 활성층(ACT), 제 1 전극(E1), 및 제 2 전극(E2)을 포함한다.The pull-up transistor includes a gate electrode GE, a semiconductor active layer (ACT), a first electrode E1, and a second electrode E2.
게이트 전극(GE)은 금속물질로 형성되며, 기판(SUB) 상에 배치된다. 기판(SUB) 상에는 게이트 전극(GE)을 덮도록 게이트 절연막(GI)이 배치된다. The gate electrode GE is formed of a metal material and disposed on the substrate SUB. A gate insulating film GI is disposed on the substrate SUB so as to cover the gate electrode GE.
반도체 활성층(ACT)은 게이트 전극(GE)과 중첩되도록 게이트 절연막(GI) 상에 배치된다. 반도체 활성층(ACT)은 비정질 실리콘(a-Si), 저온 폴리 실리콘(Low Temperature Poly silicon; LTPS) 및 산화물 반도체 등을 이용하여 형성될 수 있다.The semiconductor active layer ACT is disposed on the gate insulating film GI so as to overlap with the gate electrode GE. The semiconductor active layer (ACT) may be formed using amorphous silicon (a-Si), low temperature polysilicon (LTPS), oxide semiconductor, or the like.
제 1 전극(E1)의 일부분은 게이트 전극과 중첩되도록 반도체 활성층(ACT) 상에 배치된다. 제1 전극(E1)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 금(Au), 은(Ag), 텅스텐(W) 또는 이들의 합금으로 이루어진 군에서 선택된 도전성 금속물질로 형성될 수 있다.A part of the first electrode E1 is disposed on the semiconductor active layer (ACT) so as to overlap with the gate electrode. The first electrode E1 may be formed of any one of aluminum (Al), copper (Cu), molybdenum (Mo), chromium (Cr), titanium (Ti), gold (Au), silver (Ag), tungsten And a conductive metal material.
제 2 전극(E2)은 제1 전극(E1)과 인접하고, 일부분이 게이트 전극과 중첩되도록 반도체 활성층(ACT) 상에 배치된다. 제2 전극(E2)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 금(Au), 은(Ag), 텅스텐(W) 또는 이들의 합금으로 이루어진 군에서 선택된 도전성 금속물질로 형성될 수 있다.The second electrode E2 is disposed on the semiconductor active layer ACT so as to be adjacent to the first electrode E1 and partially overlap the gate electrode. The second electrode E2 may be formed of a metal such as aluminum (Al), copper (Cu), molybdenum (Mo), chromium (Cr), titanium (Ti), gold (Au), silver (Ag), tungsten And a conductive metal material.
제1 전극(E1)은 제1 줄기부(11) 및 제1 가지부(13)들을 포함한다. 제1 줄기부(11)는 게이트전극(GE)과 평행한 방향으로 배치된다. 제1 가지부(13)들 각각은 제1 줄기부(11)에서 분기된다. 제1 가지부(13)들은 제1 줄기부(11)와 수직방향으로 배치된다.The first electrode (E1) includes a first stem portion (11) and a first stem portion (13). The
제2 전극(E2)은 제2 줄기부(17) 및 제2 가지부(15)들을 포함한다. 제2 줄기부(17)는 게이트전극(GE)과 평행한 방향으로 배치된다. 제2 가지부(15)들 각각은 제2 줄기부(17)에서 분기된다. 제2 가지부(15)들은 제2 줄기부(17)와 수직방향으로 배치된다.The second electrode (E2) includes a second stem portion (17) and a second stem portion (15). The
제1 가지부(13)들 및 제2 가지부(15)들은 각각이 번갈아 위치한다. 그리고 제1 가지부(13)들 및 제2 가지부(15)들이 신장되는 방향은 채널 폭 방향이 된다. The
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.
100: 표시패널
110: 타이밍 콘트롤러
120: 데이터 구동부
130, 140: 게이트 구동부
GE: 게이트전극
DP: 더미 절연체 패턴
E1, E2: 제1 전극, 제2 전극100: display panel 110: timing controller
120:
GE: gate electrode DP: dummy insulator pattern
E1, E2: a first electrode, a second electrode
Claims (9)
상기 게이트전극을 덮는 게이트절연막 상에 배치되는 제1 및 제2 전극; 및
상기 제1 전극 및 제2 전극과 접속하는 반도체 활성층을 포함하고,
상기 제1 전극 및 제2 전극은 채널 폭 방향의 단면에서 요철부를 갖는 박막 트랜지스터.A gate electrode disposed on the substrate;
First and second electrodes disposed on a gate insulating film covering the gate electrode; And
And a semiconductor active layer connected to the first electrode and the second electrode,
Wherein the first electrode and the second electrode have a concavo-convex portion in a cross section in the channel width direction.
상기 반도체 활성층은 상기 게이트 절연막 상에 배치되는 박막 트랜지스터.The method according to claim 1,
And the semiconductor active layer is disposed on the gate insulating film.
상기 게이트전극은 상기 기판 상에 적층되는 버퍼층에 배치되고,
상기 버퍼층과 상기 게이트전극 사이에는 상기 채널 폭 방향과 수직 방향을 따라 배치되는 더미 절연체 패턴이 더 배치되고,
상기 게이트전극, 게이트 절연막, 반도체 활성층, 제1 전극 및 제2 전극은 상기 더미 절연체 패턴에 의해 단면에서 돌출되는 형태를 갖는 박막 트랜지스터.3. The method of claim 2,
The gate electrode is disposed in a buffer layer stacked on the substrate,
And a dummy insulator pattern disposed between the buffer layer and the gate electrode in a direction perpendicular to the channel width direction,
Wherein the gate electrode, the gate insulating film, the semiconductor active layer, the first electrode, and the second electrode have a shape protruding in a cross section by the dummy insulator pattern.
상기 반도체 활성층은 상기 기판 상에 적층되는 버퍼층에 배치되고,
상기 게이트전극은 상기 반도체 활성층을 덮는 절연막에 배치되며,
상기 제1 및 제2 전극은 상기 게이트절연막을 관통하는 컨택홀을 통해서 상기 반도체 활성층과 접속하는 박막 트랜지스터.The method according to claim 1,
Wherein the semiconductor active layer is disposed in a buffer layer stacked on the substrate,
Wherein the gate electrode is disposed in an insulating film covering the semiconductor active layer,
Wherein the first and second electrodes are connected to the semiconductor active layer through a contact hole passing through the gate insulating film.
상기 반도체 활성층과 상기 절연막 사이에는, 상기 채널 폭 방향과 수직 방향을 따라 배치되는 더미 절연체 패턴이 더 배치되고,
상기 반도체 활성층, 절연막, 게이트전극, 게이트 절연막, 제1 전극 및 제2 전극은 상기 더미 절연체 패턴에 의해 단면에서 돌출되는 형태를 갖는 박막 트랜지스터.5. The method of claim 4,
A dummy insulator pattern is further disposed between the semiconductor active layer and the insulating film, the dummy insulator pattern being disposed along a direction perpendicular to the channel width direction,
Wherein the semiconductor active layer, the insulating film, the gate electrode, the gate insulating film, the first electrode, and the second electrode have a shape protruding in a cross section by the dummy insulator pattern.
상기 제1 전극은 제1 줄기부 및 상기 제1 줄기부에서 분기되는 복수의 제1 가지부를 포함하고,
상기 제2 전극은 제2 줄기부 및 상기 제2 줄기부에서 분기되는 복수의 제2 가지부를 포함하며,
상기 제1 가지부들 및 제2 가지부들은 각각이 번갈아 위치하여 상기 제1 및 제2 가지부들이 신장되는 방향이 상기 채널 폭 방향이 되는 박막 트랜지스터.The method according to claim 1,
Wherein the first electrode includes a first stem portion and a plurality of first branch portions branched at the first stem portion,
The second electrode includes a second stem portion and a plurality of second stem portions that branch from the second stem portion,
Wherein the first branch portions and the second branch portions are alternately arranged, and a direction in which the first and second branch portions extend is the channel width direction.
상기 데이터라인에 데이터전압을 제공하는 데이터구동부;
상기 게이트라인들 각각에 게이트펄스를 순차적으로 제공하는 쉬프트레지스터를 포함하고,
상기 쉬프트레지스터의 각 스테이지는
스타트신호 또는 이전단 클럭신호에 의해서 충전되는 Q 노드; 및
상기 Q 노드에 접속하는 게이트전극, 클럭신호 입력단에 접속하는 제1 전극, 출력단에 접속하는 제2 전극을 포함하는 풀업 트랜지스터를 포함하되,
상기 풀업 트랜지스터는 청구항 1 내지 청구항 6 중에서 어느 한 항에 기재된 박막 트랜지스터로 이루어지는 표시장치.Gate lines and data lines arranged to cross each other;
A data driver for providing a data voltage to the data line;
And a shift register sequentially providing a gate pulse to each of the gate lines,
Each stage of the shift register
A Q node charged by a start signal or a previous short clock signal; And
A pull-up transistor including a gate electrode connected to the Q node, a first electrode connected to a clock signal input terminal, and a second electrode connected to an output terminal,
Wherein the pull-up transistor comprises the thin film transistor according to any one of claims 1 to 6.
상기 버퍼층 상에 게이트전극을 형성하는 단계;
상기 게이트전극 상에, 일 방향으로 길게 배치되는 돌출부를 갖는 게이트 절연막을 형성하는 단계;
상기 게이트 절연막을 덮어서, 상기 게이트 절연막에 의해 돌출부를 갖는 반도체 활성층을 형성하는 단계; 및
상기 반도체 활성층을 덮어서, 상기 반도체 활성층에 의해 돌출부를 갖는 제1 및 제2 전극을 형성하는 단계를 포함하고,
상기 게이트 절연막의 돌출부는 상기 제1 및 제2 전극은 채널 폭과 수직 방향으로 배치되어, 상기 제1 및 제2 전극은 채널 폭 방향의 단면에서 돌출부를 갖는 박막 트랜지스터의 제조방법.Disposing a buffer layer on a substrate;
Forming a gate electrode on the buffer layer;
Forming a gate insulating film on the gate electrode, the gate insulating film having protrusions arranged in a long direction in one direction;
Forming a semiconductor active layer having a protrusion by the gate insulating film so as to cover the gate insulating film; And
Forming a first electrode and a second electrode over the semiconductor active layer, the first and second electrodes having protrusions by the semiconductor active layer,
Wherein the protrusions of the gate insulating layer are arranged in a direction perpendicular to a channel width of the first and second electrodes, and the first and second electrodes have protrusions in a cross section in the channel width direction.
상기 버퍼층 상에 게이트 전극을 형성하는 단계는
상기 버퍼층 상에 일방향으로 더미 절연체 패턴을 형성하는 단계; 및
상기 더미 절연체 패턴을 덮어서, 상기 더미 절연체 패턴에 의해서 돌출부를 갖는 게이트전극을 형성하는 단계를 포함하고,
상기 게이트 절연막을 형성하는 단계는 상기 게이트전극에 의해서 돌출부를 갖도록 형성되는 박막 트랜지스터의 제조방법.9. The method of claim 8,
Wherein forming the gate electrode on the buffer layer comprises:
Forming a dummy insulator pattern in one direction on the buffer layer; And
Forming a gate electrode having a protrusion by the dummy insulator pattern so as to cover the dummy insulator pattern,
Wherein the step of forming the gate insulating film is formed to have a protrusion by the gate electrode.
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2015
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