KR20170061921A - 발광소자 및 이를 구비한 라이트 유닛 - Google Patents

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Abstract

실시 예에 개시된 발광소자는, 피크 파장이 상이한 제1 및 제2광을 방출하는 제1발광 칩 및 제2발광 칩을 갖는 복수의 발광 칩; 상기 제2발광 칩 상에 배치되며 상기 제2광의 피크 파장의 일부를 여기시켜 제3광의 피크 파장을 방출하는 형광체층을 포함하며, 상기 형광체층은 상기 제1발광 칩과 서로 다른 영역 상에 배치되며, 상기 제1광과 제2광은 서로 동일한 컬러의 광을 포함하며, 상기 제2광은 상기 제1광보다 장파장을 포함한다.

Description

발광소자 및 이를 구비한 라이트 유닛 {LIGHT EMITTING DEVICE AND LIGHT UNIT HAVING THEREOF}
실시 예는 발광소자에 관한 것이다.
실시 예는 발광 소자를 갖는 라이트 유닛에 관한 것이다.
발광소자의 하나로서 발광 다이오드(LED: Light Emitting Diode)가 많이 사용되고 있다. 발광 다이오드는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선, 자외선과 같은 빛의 형태로 변환한다.
발광소자의 광 효율이 증가됨에 따라 표시장치, 차량용 램프, 각 종 조명기기를 비롯한 다양한 분야에 발광소자가 적용되고 있다.
실시 예는 서로 다른 피크 파장을 방출하는 발광 칩들 중 상대적으로 높은 피크 파장을 방출하는 발광 칩 상에 형광체층이 배치된 발광 소자를 제공한다.
실시 예는 동일한 컬러를 방출하는 발광 칩들 중 상대적으로 높은 피크 파장을 방출하는 발광 칩 상에 형광체층이 배치된 발광 소자를 제공한다.
실시 예는 서로 다른 피크 파장을 방출하는 발광 칩들 사이에 장벽부를 배치한 몸체를 포함하는 발광 소자를 제공한다.
실시 예는 서로 다른 피크 파장을 방출하는 발광 칩들을 서로 다른 캐비티에 각각 배치하고 상대적으로 높은 피크 파장을 방출하는 발광 칩 상에 형광체층이 배치된 발광 소자를 제공한다.
실시 예는 서로 다른 피크 파장을 방출하는 발광 칩들 중 상대적을 높은 피크 파장을 방출하는 발광 칩 상에 형광체층 및 상기 형광체층 위에 상대적으로 높은 피크 파장을 반사하는 광학 필터를 갖는 발광 소자를 제공한다.
실시 예에 따른 발광 소자를 갖는 발광 모듈 및 라이트 유닛을 제공한다.
실시 예에 따른 발광소자는, 피크 파장이 상이한 제1 및 제2광을 방출하는 제1발광 칩 및 제2발광 칩을 갖는 복수의 발광 칩; 상기 제2발광 칩 상에 배치되며 상기 제2광의 피크 파장의 일부를 여기시켜 제3광의 피크 파장을 방출하는 형광체층을 포함하며, 상기 형광체층은 상기 제1발광 칩과 서로 다른 영역 상에 배치되며, 상기 제1광과 제2광은 서로 동일한 컬러의 광을 포함하며, 상기 제2광은 상기 제1광보다 장파장을 포함한다.
실시 예에 따른 발광소자는, 서로 동일한 컬러의 광의 피크 파장이 상이한 복수의 발광 칩; 상기 복수의 발광 칩 중 상대적으로 단파장의 제1광을 방출하는 제1발광 칩 상에 배치되며 상기 제1광을 파장 변환 없이 방출하는 제1투광성 수지층; 및 상기 복수의 발광 칩 중 상대적으로 장파장의 제2광을 방출하는 제2발광 칩 상에 배치된 형광체층을 포함하며, 상기 복수의 발광 칩은 서로 분리되어 배치된다.
실시 예에 따른 발광 소자의 수명을 개선시켜 줄 수 있다.
실시 예는 서로 다른 피크 파장을 방출하는 발광 칩과 형광체층의 수명을 개선시켜 줄 수 있다.
실시 예는 서로 다른 피크 파장을 방출하는 발광 칩들 중 상대적으로 장파장을 방출하는 발광 칩 상에 형광체층을 배치함으로써, 상대적으로 단파장의 발광 칩을 통해 방출된 광으로 색 재현성을 개선시켜 줄 수 있다.
실시 예는 양자점을 갖는 형광체층에 여기 파장을 제공하는 발광 칩 및 이를 구비한 발광 소자의 수명을 개선시켜 줄 수 있다.
실시 예에 따른 발광소자를 갖는 발광모듈 및 라이트 유닛의 신뢰성을 개선시켜 줄 수 있다.
도 1은 제1실시 예에 따른 발광 소자를 나타낸 평면도이다.
도 2는 도 1의 발광 소자의 A-A측 단면도이다.
도 3은 도 2의 형광체층의 일 예를 나타낸 도면이다.
도 4는 도 2의 형광체층의 다른 예를 나타낸 도면이다.
도 5 및 도 6은 도 2의 형광체층의 변형 예를 나타낸 도면이다.
도 7은 도 2의 발광 소자의 변형 예이다.
도 8은 도 2의 발광 소자의 변형 예이다.
도 9는 제2실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 10은 제3실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 11은 제4실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 12는 제5실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 13은 제6실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 14는 실시 예에 따른 발광 소자를 갖는 라이트 유닛을 나타낸 도면이다.
도 15는 실시 예에 따른 복수의 발광 소자를 갖는 라이트 유닛을 나타낸 도면이다.
도 16은 제7실시 예에 따른 발광 칩을 갖는 라이트 유닛을 나타낸 도면이다.
도 17은 실시 예에 따른 발광 소자 또는 라이트 유닛의 발광 칩의 예를 나타낸 도면이다.
도 18은 실시 예에 따른 발광 소자 또는 라이트 유닛의 발광 칩의 다른 예이다.
도 19는 실시 예에 있어서, 발광 소자로부터 방출되는 파장 스펙트럼의 예를 나타낸 도면이다.
도 20은 실시 예에 있어서, 발광 칩의 여기 파장에 따른 발광 칩의 수명(life) 시간을 나타낸 도면이다.
도 21은 실시 예에 있어서, 피크 파장에 따른 여기 효율을 나타낸 그래프이다.
도 22는 실시 예에 있어서, 발광 칩의 출력 파워에 따른 수명 시간을 나타낸 그래프이다.
도 23은 비교 예에 있어서, 발광 칩의 피크 파장과 출력 파워에 따른 수명 시간을 비교한 도면이다.
도 24는 도 23의 발광 칩에 따른 수명 시간을 비교한 도면이다.
도 25는 실시 예에 있어서, 발광 칩의 출력 파워 및 피크 파장에 따른 수명 시간을 비교한 도면이다.
도 26는 실시 예에 따른 발광 소자에서의 발광 칩 및 출력 파워를 나타낸 도면이다.
도 27은 도 26의 발광 칩에 따른 수명 시간을 비교한 도면이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
이하, 첨부된 도면을 참조하여 실시 예들에 따른 발광 소자에 대해 상세히 설명하도록 한다.
도 1는 실시 예에 따른 발광 소자의 평면도이고, 도 2는 도 1의 발광 소자의 A-A측 단면도이다.
도 1 및 도 2를 참조하면, 실시 예에 따른 발광 소자(100)는 서로 다른 피크 파장을 방출하는 발광 칩(151,153)들 중 상대적으로 장파장을 방출하는 발광 칩(153) 상에 형광체층(180)이 배치될 수 있다. 상기 형광체층(180)은 일정한 두께를 갖는 필름 형태이거나 몰딩 부재일 수 있다.
실시 예에 따른 발광 소자(100)는 서로 동일한 컬러를 갖고 서로 다른 피크 파장의 광을 방출하는 발광 칩(151,153)들 중 상대적으로 장파장을 방출하는 발광 칩(153) 상에 형광체층(180)이 배치될 수 있다.
실시 예에 따른 발광 소자(100)는 서로 동일한 컬러를 갖고 서로 다른 피크 파장의 광을 방출하는 발광 칩(151,153)들 중 상대적으로 장파장을 여기 파장으로 하는 형광체층(180)을 포함할 수 있다.
실시 예에 따른 발광 소자(100)는 서로 동일한 컬러이고 서로 다른 피크 파장의 광을 방출하는 발광 칩(151,153)들 사이에 장벽부(114)를 배치한 몸체(110)를 포함할 수 있다.
실시 예에 따른 발광 소자(100)는 서로 동일한 컬러이고 서로 다른 피크 파장을 방출하는 발광 칩(151,153)들을 서로 다른 캐비티(115,117)에 각각 배치하고 상대적으로 장파장을 방출하는 발광 칩(153) 상에 형광체층(180)이 배치될 수 있다.
상기 발광 소자(100)는 몸체(110)와, 상기 몸체(110)에 배치된 복수의 리드 프레임(121,131,141)과, 상기 복수의 리드 프레임(121,131,141)과 전기적으로 연결되며 서로 다른 피크 파장의 광(L1,L2)을 방출하는 발광 칩(151,153)과, 상기 발광 칩(151,153) 각각을 덮는 투광성 수지층(161,163)과, 상기 발광 칩(151,153) 중 상대적으로 장파장의 광(L2)을 방출하는 발광 칩(153) 상에 배치된 형광체층(180)을 포함한다.
상기 몸체(110)는 실리콘과 같은 도전성 기판, 폴리프탈아미드(PPA) 등과 같은 합성수지 재질, 세라믹 기판, PLCC(Plastic leaded chip carrier)와 같은 절연 기판, 금속 기판(예: MCPCB-Metal core PCB), 또는 백색 절연층을 포함하여 형성될 수 있다. 상기 몸체(110)는 상부가 개방된 오목한 캐비티(115,117)을 갖는 반사부(113)와 상기 반사부(113)를 지지하는 지지부(111) 구조를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 다른 예로서, 상기 몸체(110)는 상기 지지부(111)을 구비하지 않을 수 있으며, 이 경우 상기 몸체(110)의 바닥에는 복수의 리드 프레임(121,131,141)이 배치될 수 있다.
상기 몸체(110)는 복수의 캐비티(115,117)을 포함할 수 있다. 상기 캐비티(115,117)는 제1캐비티(115) 및 상기 제1캐비티(115)로부터 이격된 제2캐비티(117)를 포함할 수 있다. 상기 제1 및 제2캐비티(115,117)는 몸체(110)의 상면(119)으로부터 오목한 구조 예컨대, 리세스 구조 또는 컵 구조로 형성될 수 있다. 상기 제1 및 제2캐비티(115,117)의 탑뷰 형상은 다각형 형상이거나, 원 형상 또는 타원 형상이거나, 다각형 형상의 모서리가 곡면인 형상을 포함할 수 있다. 상기 캐비티(115,117) 각각은 측 단면에서 볼 때, 상부 길이(도 1의 D4)가 하부 길이보다 넓은 형상으로 제공될 수 있다. 상기 캐비티(115,117)의 둘레 면은 경사 면 또는 수직한 면일 수 있다. 상기 캐비티(115,117)의 둘레 면이 경사 면을 갖는 경우, 상기 캐비티(115,117)의 바닥에 대해 하나 또는 서로 다른 각도를 갖는 경사면으로 형성될 수 있으며, 이에 한정하지 않는다. 이에 따라 상기 캐비티(115,117)의 둘레 면에는 상기 발광 칩(151,153)으로부터 방출된 광이 반사될 수 있으며, 광의 추출 효율은 개선될 수 있다.
도 1과 같이, 상기 발광 소자(100)는 길이 방향으로 복수의 캐비티(115,117)가 배치될 경우, 상기 몸체(110)의 길이(D1)가 너비(D2)에 비해 넓을 수 있으며, 예컨대 2배 이상 넓을 수 있다. 다른 예로서, 상기 복수의 캐비티(115,117)는 너비 방향으로 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1 및 제2캐비티(115,117) 사이에는 장벽부(114)가 배치될 수 있으며, 상기 장벽부(114)는 몸체(110)와 동일한 재질이거나 다른 수지 재질일 수 있다. 상기 장벽부(114)는 상기 몸체(110)의 상면과 동일한 높이로 배치되거나 낮게 배치될 수 있으며, 이에 대해 한정하지는 않는다. 상기 몸체(110)의 외 측면은 수직하거나 기울기를 가지면서 형성될 수 있다.
상기 몸체(110)에는 복수의 리드 프레임(121,131,141)이 배치된다. 상기 복수의 리드 프레임(121,131,141)은 상기 캐비티(115,117)의 바닥에 배치될 수 있다. 상기 복수의 리드 프레임(121,131,141) 중 적어도 2개는 각 캐비티(115,117)에 배치될 수 있다. 예를 들면, 제1캐비티(115)에는 제1리드 프레임(121) 및 제2리드 프레임(131)의 제1프레임부(132)가 배치되며, 상기 제2캐비티(115)에는 제2리드 프레임(131)의 제2프레임부(134)와 제3리드 프레임(141)이 배치될 수 있다.
상기 제2리드 프레임(131)은 상기 장벽부(114) 아래에 배치된 연장부(136)를 포함하며, 상기 연장부(136)는 상기 장벽부(114) 및 상기 지지부(111) 사이에 배치될 수 있다. 상기 연장부(136)는 상기 제1 및 제2프레임부(132,134) 사이에 연결되며, 상기 제1 및 제2캐비티(115,117)로부터 몸체(110)의 내부로 연장될 수 있다.
상기 제1리드 프레임(121) 중 상기 몸체(110)의 일 측면으로 연장된 제1리드부(123)는 상기 몸체(110)의 하면에 배치될 수 있다. 상기 제3리드 프레임(141) 중 몸체(110)의 타 측면의 연장된 제2리드부(143)는 상기 몸체(110)의 하면에 배치될 수 있다.
상기 제1리드 프레임(121)의 제1리드부(123) 및 상기 제3리드 프레임(141)의 제2리드부(143)는 회로 기판 상에 본딩되거나 외부 전원을 공급받을 수 있다.
상기 제1 내지 제3리드 프레임(121,131,141)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나를 포함할 수 있다. 또한, 상기 제1 내지 3리드 프레임(121,131,141)은 단층 또는 다층 구조를 가지도록 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1 내지 제3리드 프레임(121,131,141)의 표면에는 별도의 반사층이 더 형성될 수 있으나 이에 한정하지 않는다.
실시 예에 따른 발광 소자(100)는 복수의 발광 칩(151,153)을 포함할 수 있으며, 상기 복수의 발광 칩(151,153)은 2개 이상일 수 있다. 상기 복수의 발광 칩(151,153)은 제1캐비티(115)에 하나 또는 2개 이상이 배치된 제1발광 칩(151)과, 상기 제2캐비티(117)에 하나 또는 2개 이상이 배치된 제2발광 칩(153)을 포함할 수 있다.
상기 제1 및 제2발광 칩(151,153)은 서로 다른 피크 파장을 방출할 수 있다. 상기 제1 및 제2발광 칩(151,153)은 자외선, 청색, 녹색, 적색의 광 중 적어도 하나를 발광할 수 있으며, 예컨대 자외선 또는 청색과 같은 단파장의 광을 발광할 수 있다. 상기 제1 및 제2발광 칩(151,153)은 서로 동일한 컬러를 갖고 서로 다른 피크 파장을 방출할 수 있다. 상기 제1발광 칩(151)은 상기 제2발광 칩(153)의 피크 파장보다 자외선에 가까운 단파장의 광을 방출할 수 있다. 반대로, 상기 제2발광 칩(153)은 상기 제1발광 칩(151)의 피크 파장보다 장파장의 광을 방출할 수 있다. 실시 예는 제1,2발광 칩(151,153) 중에서 제1발광 칩(151)의 단파장으로 파장 변환 없이 제공함으로써, 디스플레이와 같은 라이트 유닛에서 색 재현성을 개선시켜 줄 수 있다.
상기 제1 및 제2발광 칩(151,153)은 청색 광 예컨대, 430nm 내지 470nm 범위의 피크 파장을 방출할 수 있다. 상기 제1발광 칩(151)은 455nm 이하 예컨대, 440nm 내지 450nm 범위의 피크 파장을 방출할 수 있으며, 상기 제1발광 칩(151)의 청색 광의 범위를 벗어날 경우 색 재현성이 저하될 수 있다. 상기 제2발광 칩(153)은 455nm 초과 예컨대, 460nm 내지 470nm 범위의 피크 파장을 방출할 수 있으며, 상기 제2발광 칩(153)의 청색 광의 범위가 상기 범위보다 낮은 경우 여기 파장으로 사용될 때 제2발광 칩(153)의 수명이 저하되는 문제가 있으며, 상기 범위보다 높은 경우 여기 효율이 저하되는 문제가 있다. 상기 제1 및 제2발광 칩(151,153)의 피크 파장의 차이는 5nm 이상 예컨대, 10nm 내지 30nm의 범위를 가질 수 있으며, 상기 피크 파장의 차이가 상기 범위를 벗어난 경우 색 재현성이나 여기 효율의 개선 효과가 미미할 수 있다.
상기 제1발광 칩(151)은 상기 제1캐비티(115)에서 상기 제2리드 프레임(131)의 제1프레임부(132) 또는 제1리드 프레임(121) 상에 배치될 수 있다. 상기 제1발광 칩(151)은 예컨대, 상기 제2리드 프레임(131)의 제1프레임부(132) 상에 접착제로 접착될 수 있고, 상기 제1리드 프레임(121)과 상기 제2리드 프레임(131)의 제1프레임부(132)에 와이어(155)로 연결될 수 있다. 상기 제1발광 칩(151)은 수평형 칩인 경우 서로 다른 리드 프레임(121,131)에 와이어(155)로 연결되거나 플립 칩 방식으로 배치될 수 있으며, 수직형 칩인 경우 상기 제1리드 프레임(121)의 제1프레임부(132)에 전도성 접착제로 접착되어 전기적으로 연결되고 제1리드 프레임(121)에 와이어(155)로 연결될 수 있다.
상기 제2발광 칩(153)은 상기 제2캐비티(117)에서 상기 제3리드 프레임(141) 또는 제2리드 프레임(131) 상에 배치될 수 있다. 상기 제2발광 칩(153)은 예컨대, 상기 제3리드 프레임(141) 상에 접착제로 접착될 수 있고, 상기 제2리드 프레임(131)의 제2프레임부(134)와 상기 제3리드 프레임(141)에 와이어(157)로 연결될 수 있다. 상기 제2발광 칩(153)이 수평형 칩인 경우 서로 다른 리드 프레임(131,141)에 와이어(157)로 연결되거나 플립 칩 방식으로 배치될 수 있다. 상기 제2발광 칩(153)이 수직형 칩인 경우 상기 수직형 칩은 제3리드 프레임(141)에 전도성 접착제로 접착되어 전기적으로 연결되고 제2리드 프레임(131)의 제2프레임부(134)에는 와이어(157)로 연결될 수 있다.
상기 제2리드 프레임(131)의 제1프레임부(132)와 제2프레임부(134)는 서로 연결되거나, 별도로 분리되어 전기적으로 된 프레임일 수 있다. 또한 상기 제1,2발광 칩(151,153)은 직렬로 연결되거나 병렬로 연결될 수 있으며, 이에 대해 한정하지는 않는다.
상기 투광성 수지층(161,163)는 상기 제1캐비티(115)에 배치된 제1투광성 수지층(161) 및 상기 제2캐비티(117)에 배치된 제2투광성 수지층(163)을 포함한다. 상기 제1투광성 수지층(161)은 상기 제1발광 칩(151)의 표면에 배치되어, 상기 제1발광 칩(151)을 보호할 수 있다. 상기 제2투광성 수지층(163)은 상기 제2발광 칩(153)의 표면에 배치되어, 상기 제2발광 칩(153)을 보호할 수 있다.
상기 투광성 수지층(161,163)은 실리콘 또는 에폭시와 같은 수지 재질을 포함할 수 있다. 상기 투광성 수지층(161,163)은 상기 발광 칩(151,153)을 구성하는 반도체 물질의 굴절률보다 낮은 굴절률을 가질 수 있다. 상기 투광성 수지층(161,163)은 예컨대, 내부에 형광체와 같은 파장 변환 부재를 갖지 않는 수지층일 수 있다. 상기 투광성 수지층(161,163)은 상기 장벽부(114)에 의해 서로 이격될 수 있다. 상기 투광성 수지층(161,163)은 상면이 플랫하거나 오목 또는 볼록한 형상으로 형성할 수 있다. 상기 투광성 수지층(161,163) 중 적도 하나 또는 모두의 위에는 광학 렌즈가 배치될 수 있으며, 상기 광학 렌즈는 상기 발광 소자에 대해 오목한 형상, 볼록한 형상, 또는 전 반사면을 갖는 형상을 포함할 수 있다.
상기 형광체층(180)은 제2캐비티(115) 상에 배치될 수 있다. 도 1과 같이, 상기 형광체층(180)는 길이(D3) 및 너비가 제2캐비티(117)의 상부 길이(D4) 및 너비보다 길게 배치되어, 상기 제2캐비티(117)의 영역을 커버할 수 있다.
상기 형광체층(180)은 상기 제1 및 제2발광 칩(151,153) 중 장파장의 피크 파장을 방출하는 칩 예컨대, 제2발광 칩(153) 상에 배치될 수 있다. 상기 형광체층(180)은 상기 제1 및 제2발광 칩(151,153) 중 상대적으로 단파장의 피크 파장을 방출하는 칩 예컨대, 제1발광 칩(151)으로부터 이격될 수 있다. 상기 형광체층(180)은 상기 제2투광성 수지층(163)과 수직 방향으로 오버랩되어, 상기 제2투광성 수지층(163)을 통해 입사된 광을 파장 변환할 수 있다. 상기 형광체층(180)은 제1투광성 수지층(161)과 수직 방향으로 오버랩되지 않는 영역에 배치될 수 있다. 상기 형광체층(180)은 상기 제1발광 칩(151)과 서로 다른 영역 상에 배치될 수 있다. 상기 형광체층(180)은 상기 몸체(110)의 상면(119) 및 장벽부(114)의 상면에 배치될 수 있다. 상기 형광체층(180)의 하면 외측은 상기 몸체(110)의 상면(119) 및 장벽부(114)의 상면에 접착제로 부착될 수 있다. 상기 형광체층(180)은 상기 제2투광성 수지층(163)에 부착될 수 있다. 상기 형광체층(180)과 상기 제2발광 칩(153) 사이에는 제2투광성 수지층(163)이 배치되므로, 상기 형광체층(180)은 상기 제2발광 칩(153)으로부터 이격된 위치에 배치됨으로써, 상기 제2발광 칩(153)으로부터 발생된 열에 의한 손해를 방지할 수 있다.
상기 형광체층(180)은 투명한 실리콘 또는 에폭시와 같은 수지 재질 내에 형광체가 첨가될 수 있다. 상기 형광체층(180)은 상기 제2발광 칩(153)으로부터 방출된 광의 파장을 변환하게 된다. 상기 형광체층(180)은 적색, 녹색, 황색, 청색 형광체 중 적어도 하나 또는 서로 다른 컬러의 형광체를 포함할 수 있다. 상기 형광체는 방출되는 광의 일부를 여기시켜 다른 파장의 광으로 방출하게 된다.
상기 형광체층(180)은 양자점(quantum dot)과 같은 형광체를 포함할 수 있다. 상기 양자점은 II-VI 화합물, 또는 III-V족 화합물 반도체를 포함할 수 있으며, 적색, 녹색, 황색, 적색 양자점 중 적어도 하나 또는 서로 다른 종류를 포함할 수 있다. 상기 양자점은 양자 구속(quantum confinement)으로부터 발생하는 광학 특성을 가질 수 있는 나노미터 크기의 입자이다. 특정 여기원(excitation source)으로 자극시 원하는 파장의 광이 양자점으로부터 발광되도록 하기 위해 양자점의 특정 조성(들), 구조 및/또는 크기를 선택할 수 있다. 양자점은 크기를 변화시킴으로써, 가시 스펙트럼 전반에 걸쳐 발광하도록 조정될 수 있다.
상기 양자점은 하나 이상의 반도체 재료를 포함할 수 있으며, 상기 반도체 재료의 예는, IV족 원소, II-VI족 화합물, II-V족 화합물, III-VI족 화합물, III-V족 화합물, IV-VI족 화합물, I-III-VI족 화합물, II-IV-VI족 화합물, II-IV-V족 화합물, 상술한 임의의 것을 포함하는 합금, 및/또는 3원 및 4원 혼합물 또는 합금을 포함하는, 상술한 임의의 것을 포함하는 혼합물을 포함할 수 있다. 상기 양자점은 예컨대, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, GaN, GaP, GaAs, GaSb, InP, InAs, InSb, AlS, AlP, AlAs, PbS, PbSe, Ge, Si, CuInS2, CuInSe2, MgS, MgSe, MgTe등과 같은 것들 및 이들의 조합이 될 수 있다. 이러한 양자점의 경우 온도에 따른 발광 효율의 변화가 크게 되므로, 실시 예와 같이 제2발광 칩(153)으로부터 이격시켜 주어 발광 효율의 변화를 줄여줄 수 있다.
실시 예에 따른 양자점은 양자점의 크기, 또는/및 양자점의 조성을 변경하여 파장 범위가 조정될 수 있다. 예를 들어, CdSe를 포함하는 반도체 나노결정은 가시광선 영역에서 조정될 수 있으며; InAs를 포함하는 반도체 나노결정은 적외선 영역에서 조정될 수 있다.
실시 예에 따른 양자점은 적색 광을 방출하며, 예컨대, 615nm 내지 630nm 범위의 피크 파장을 방출할 수 있다. 실시 예에 따른 양자점은 녹색 광을 방출하며, 예컨대 520nm 내지 540nm 범위의 피크 파장을 방출할 수 있다. 실시 예는 제1,2발광 칩(151,153)의 청색 광과 상기 형광체층(180)에 의한 녹색 광 및 적색 광에 의해 색 재현성이 개선될 수 있다. 실시 예에 따른 양자점은 황색 광을 방출할 수 있으며, 예컨대 580 내지 595nm 범위일 수 있다.
상기 형광체층(180)은 다른 예로서, YAG, TAG, Silicate, Nitride, Oxy-nitride 계 물질 중에서 선택적으로 형성될 수 있다. 상기 형광체는 적색 형광체, 황색 형광체, 청색 형광체, 또는 녹색 형광체 중 적어도 하나를 포함할 수 있다.
실시 예에 따른 발광 소자(100)는 제1발광 칩(151)으로 방출된 제1광(L1)은 제2발광 칩(153)으로부터 방출된 제2광(L2)보다 단파장일 수 있다. 상기 제1 및 제2광(L1,L2)은 청색 파장의 광일 수 있다. 상기 제2광(L2)의 일부는 상기 형광체층(180)에 의해 상기 제2광(L2)보다 장파장인 제3광(L3)으로 변환될 수 있다. 상기 제3광(L3)은 적색 및 녹색 광을 포함하거나, 적색, 녹색 또는 황색 중 적어도 하나를 포함할 수 있다. 실시 예에 따른 발광 소자(100)는 제1발광 칩(151)으로부터 방출된 제1광(L1)이 파장 변환 없이 방출되므로, 상대적으로 단 파장의 청색 광에 의해 색 재현성을 개선시켜 줄 수 있다. 또한 형광체층(180)의 여기 파장으로 제2발광 칩(153)으로부터 방출된 장파장의 제2광(L2)을 이용함으로써, 제2발광 칩(153)의 수명을 개선시켜 줄 수 있다.
또한 실시 예는 하나의 발광 소자(100) 내에서 원색(예: 청색) 광을 직접 방출하는 제1발광 칩(151)과 여기 파장을 제공하는 제2발광 칩(153)을 분리하여 배치함으로써, 광도 개선 효과가 있다.
여기서, 발광 소자(100) 내의 발광 칩(151,153)들에 대한 수명과 색 재현성에 대해 설명하기로 한다.
도 19는 실시 예에 따른 발광 소자의 파장 스펙트럼의 예를 나타낸 도면이다. 도 19 및 도 2를 참조하면, 발광 소자(100)는 제1발광 칩(151)으로부터 방출된 제1광(L1)의 피크 파장(λ1)이 파장 변환 없이 방출되며, 상기 제2발광 칩(153)으로부터 방출된 제2광(L2)의 피크 파장(λ2)의 일부는 제3광(L3)으로 파장 변환되므로, 상기 제2광(L2)의 피크 파장(λ2)과 형광체층(180)에 의해 변환된 제3광(L3)의 피크 파장을 갖는 혼합된 파장 스펙트럼((λ3)이 방출될 수 있다. 이는 제1캐비티(115)의 영역에서는 제1광(L1)의 피크 파장이 파장 변환 없이 방출되며, 제2캐비티(117)의 영역에서는 제2광(L2)과 제3광(L3)의 피크 파장이 혼합된 스펙트럼으로 방출될 수 있다. 이에 따라 실시 예에 따른 발광 소자(100)는 제1광(L1)의 청색 파장, 제2광(L2)의 청색 파장, 제3광(L3)의 녹색 및 적색 파장이 혼합된 스펙트럼으로 방출될 수 있다.
실시 예는 제1발광 칩(151) 상에 별도의 형광체를 배치하지 않아, 제1발광 칩(151)의 제1광(L1)의 피크 파장에 의한 색 재현성을 개선시켜 줄 수 있고, 또한 제1발광 칩(151)으로부터 방출된 제1광(L1)에 대한 광속 저하를 방지할 수 있다. 상기 제1발광 칩(151) 상에 형광체를 배치하지 않게 되므로 형광체의 양이나 형광체층(180)의 면적을 줄여줄 수 있다. 또한 발광 소자(100)는 제2발광 칩(153)으로부터 이격된 위치에 형광체층(180)이 배치되므로, 형광체의 열화를 저감시켜 줄 수 있다.
또한 제2발광 칩(153)은 제1발광 칩(151)의 제1광(L1)의 피크 파장(λ1)보다 높은 제2광(L2)의 피크 파장(λ2)을 형광체층(180)의 여기 파장(excitation wavelength)으로 제공될 수 있어, 상기 제2발광 칩(153)의 수명을 늘려줄 수 있다. 또한 형광체층(180)의 여기 파장으로 사용되지 않는 제1발광 칩(151)은 여기 파장으로 사용하는 제2발광 칩(153)보다 광 출력을 높이지 않아도 되므로, 수명이 상기 제2발광 칩(153)의 수명보다 길어질 수 있다.
이러한 발광 칩의 여기 파장과 광 출력에 따른 발광 칩의 수명 의존성에 대해 설명하면 다음과 같다.
도 20을 참조하면, 형광체층으로 입사되는 여기 파장이 높을수록 상기 여기 파장을 방출하는 칩의 수명은 길어질 수 있고 여기 효율은 저하될 수 있다. 예컨대, 발광 칩으로부터 방출된 여기 파장이 장파장(예: 470nm)인 발광 칩은 단파장(예: 440nm)인 발광 칩에 비해 수명이 길어짐을 알 수 있다. 또한 발광 칩의 광 출력이 낮을수록 동일한 여기 파장을 방출하는 발광 칩에 비해 수명이 늘어남을 알 수 있다. 따라서, 형광체층으로 입사되는 발광 칩의 여기 파장은 높이고 광 출력을 낮출 경우 발광 칩의 수명이 늘어남을 수 있다. 이러한 발광 칩의 수명 의존성은 발광 칩의 여기 파장에 비례하고 광 출력에 반비례하게 된다.
도 21과 같이, 발광 칩 상에 배치된 형광체층의 여기 효율(excitation efficiency)은 여기 파장이 높을수록 저하됨을 알 수 있다. 즉, 형광체층의 여기 효율은 여기 파장이 450nm부터 550nm까지 점차 줄어들 수 있어, 여기 파장에 따라 여기 효율이 달라짐을 알 수 있다.
만약, 도 2에서, 제2발광 칩(153)으로부터 방출된 장파장의 피크 파장을 형광체층(180)의 여기 파장으로 제공한 경우의 광 출력과, 제1발광 칩(151)으로부터 방출된 단파장의 피크 파장을 형광체층(180)의 여기 파장으로 제공한 경우의 광 출력이 동일한 경우, 상기 제2발광 칩(153)으로부터 방출된 장파장의 피크 파장을 여기시킨 형광체층(180)의 여기 효율은 약간 저하될 수 있지만, 제2발광 칩(153)의 수명은 개선될 수 있다. 즉, 실시 예의 발광 소자는 동일한 단파장의 피크 파장을 여기 파장으로 제공하는 발광 칩을 갖는 비교 예에 비해, 장파장의 피크 파장을 여기 파장으로 제공하는 제2발광 칩(153)의 수명을 개선시켜 줄 수 있고, 또 제1발광 칩(151)를 여기 파장으로 제공하지 않게 되므로, 제1발광 칩(151)의 수명이 개선되고 색 재현성이 개선될 수 있다.
도 22는 발광 칩의 광 출력에 따른 수명을 비교한 그래프이고, 도 23 및 도 24는 발광 칩의 피크 파장과 광 출력에 따른 수명을 비교한 도면이다.
도 22와 같이, 발광 칩의 광 출력이 증가할수록 발광 칩의 수명은 광 출력에 반비례하게 됨을 알 수 있다. 도 23 및 도 24와 같이, 제1,2발광 칩 상에 형광체층이 각각 배치된 경우, 제1발광 칩의 제1피크 파장(λ1)과 형광체층에 의한 제1광 출력(B1)은 제2발광 칩의 제2피크 파장(λ2)과 형광체층에 의한 제2광 출력(B2)보다 높지만, 도 24와 같이, 제2광 출력(B2)을 내는 제2발광 칩의 수명이 제1광 출력(B1)을 내는 제1발광 칩의 수명보다 더 길게 나타남을 알 수 있다. 그리고, 상기 제2발광 칩의 제2광 출력(B2)을 제1광 출력(B1)과 동일하게 올릴 경우, 이때의 제3광 출력(B3)을 내는 발광 칩의 수명은 도 24와 같이 조금 감소됨을 알 수 있다. 이에 따라, 제1피크 파장(λ1)을 제2피크 파장(λ2)으로 대체한 경우, 발광 칩의 수명은 개선되지만, 제2피크 파장(λ2)에 의한 제2광 출력(B2)을 제1피크 파장에 의한 제1광 출력(B1)과 같은 출력으로 높일 경우 수명이 조금 떨어짐을 알 수 있다. 전체적으로는 장파장의 제2피크 파장을 여기 파장으로 제공하는 발광 칩의 수명은 광 출력(B2,B3)에 상관 없이 제1광 출력(B1)을 내는 발광 칩보다는 개선됨을 알 수 있다. 따라서, 도 2와 같이 장파장인 제2피크 파장(λ2)을 여기 파장으로 하는 제2발광 칩(153)의 수명은 늘려줄 수 있다. 실시 예는 제1발광 칩(151) 상에 형광체층(180)을 배치하지 않게 되므로, 디스플레이와 같이 단파장이 필요로 하는 광원에서는 색 재현성을 개선시켜 줄 수 있다. 실시 예는 직접 제1광(L1)을 방출하는 제1발광 칩(151)과, 제2광(L2) 및 제3광(L3)을 방출하는 제2발광 칩(153) 및 형광체층(180)을 갖는 발광 소자(100)를 제공함으로써, 발광 소자(100)의 수명과 색 재현성에 대한 신뢰성을 개선시켜 줄 수 있다.
도 25는 실시 예에 따른 발광 칩의 여기 파장과 광 출력에서의 형광체층의 수명의 관계를 나타낸 것이며, 도 26은 도 25의 피크 파장과 광 출력을 비교한 도면이며, 도 27은 도 26의 피크 파장 및 광 출력에 따른 발광 칩의 수명을 비교한 것이다.
도 25와 같이, 광 출력이 70mW이고 피크 파장이 445nm인 발광 칩 상에 형광체층을 배치한 경우 형광 출력(P1)은 도 26에 도시된 제1광 출력(B1)으로 나타난다. 발광 칩의 수명을 개선하기 위해, 파장을 465nm, 광 출력을 70mW일 때의 형광 출력(P2)은 도 26의 제2광 출력(B2)으로 감소된다. 여기서, 제2광 출력(B2)을 제1광 출력(B1)으로 보상하기 위해서는, 제2광 출력(B2)에 1.2배하여 제3광 출력(B3)을 만들 수 있다. 이 경우 도 27에서는 제1광 출력(B1)을 갖는 발광 칩의 수명은 약 1100시간 정도이지만, 제2광 출력(B2)을 갖는 발광 칩의 수명은 4000시간 정도로 늘어나고, 제3광 출력(B3)을 갖는 발광 칩의 수명은 2500시간 정도임을 알 수 있다. 즉, 도 25와 같이 동일한 컬러 내에서 피크 파장이 높은 경우 광 출력을 올리더라도 발광 칩의 수명이 개선됨을 알 수 있다.
실시 예는 동일한 컬러 내에서 상대적으로 장파장의 발광 칩으로부터 방출된 피크 파장을 여기 파장으로 함으로써, 단파장의 발광 칩을 여기 파장으로 하는 경우보다, 장파장의 발광 칩의 수명을 개선시켜 줄 수 있다.
도 3 내지 도 6은 실시 예에 따른 발광 소자의 형광체층의 예를 나타낸 도면이다.
도 3을 참조하면, 실시 예에 따른 형광체층(180)은 투명 튜브(tube)(181) 내에 형광체를 갖는 수지층(182)을 포함한다. 상기 투명 튜브(181)는 플라스틱 재질 또는 유리 재질을 갖는 모세관으로 구현될 수 있으며, 이에 대해 한정하지는 않는다. 상기 수지층(182)은 투명 튜브(181) 내에 밀봉되며 투명한 실리콘 또는 에폭시를 포함할 수 있으며, 상기 형광체는 실시 예에 개시된 형광체 예컨대, 양자점일 수 있으며, 이에 대해 한정하지는 않는다. 상기 투명 튜브(181)의 형상은 원형 단면, 또는 다각형 단면일 수 있으며, 이에 대해 한정하지는 않는다. 실시 예에 따른 형광체층(180)의 두께는 2nm 이하 예컨대, 1.5nm 이하일 수 있으며, 이러한 두께 범위를 초과할 경우 발광 소자의 두께가 증가될 수 있다.
도 4를 참조하면, 실시 예에 따른 형광체층(180)은 오픈 영역(184)을 갖는 측벽(186), 상기 측벽(186) 내에 형광체를 갖는 수지층(185), 상기 측벽(186) 및 수지층(185)의 상면 및 하면 중 적어도 하나에 배치된 투명 필름(187,188)을 포함한다.
상기 형광체층(180)의 두께는 0.7mm 이상 예컨대, 0.75mm 내지 1.5mm 범위를 포함할 수 있다. 상기 형광체층(180)의 두께가 0.7mm 미만인 경우 수지층(185)의 두께 확보가 어렵고 파장 변환 효율이 저하되는 문제가 있으며, 상기 1.5mm를 초과한 경우 발광 소자의 두께가 증가하게 되고, 투명 필름(187,188)의 두께 증가 시 광 손실이 발생될 수 있다. 여기서, 상기 수지층(185)의 두께는 상기 측벽(186)의 두께보다 얇을 수 있으며, 1mm 미만 예컨대, 0.4mm 내지 0.7mm 사이의 범위가 될 수 있다. 상기 수지층(185)의 두께가 상기 범위보다 얇은 경우 파장 변환 효율이 저하되며, 상기 범위보다 두꺼우면 발광 소자의 두께가 증가하게 되는 문제가 있다.
상기 측벽(186)은 내부에 오픈 영역(184)을 포함하며, 외 형상이 원형 또는 다각형 프레임 형상을 포함할 수 있다. 상기 측벽(186)은 상기 오픈 영역(184)의 외측 둘레에 프레임(frame) 형상을 포함할 수 있다. 상기 오픈 영역(184)은 원 형상 또는 다각형 형상을 포함할 수 있다. 상기 오픈 영역(184)은 도 2와 같이, 상기 제1캐비티(115)의 상면 형상과 대응되는 형상 예컨대, 동일한 형상일 수 있으며, 이에 대해 한정하지는 않는다. 상기 측벽(186)은 상기 수지층(185)의 측면을 감싸게 형성될 수 있다. 상기 측벽(186)은 상기 수지층(185)의 외측 둘레를 에워싸는 구조로 형성될 수 있다.
상기 상기 측벽(186)의 오픈 영역(184)의 길이(D5)는 도 1의 제2캐비티(117)의 상부 길이(D3)와 동일하거나 더 길게 배치될 수 있다. 상기 오픈 영역(184)의 하면 면적은 도 2의 제1투광성 수지층(161)의 상면 또는 광 출사면과 동일한 면적이거나 넓은 면적일 수 있다. 상기 오픈 영역(184)의 하면 면적은 그 상면 면적과 동일하거나 작을 수 있으며, 이에 대해 한정하지는 않는다.
상기 측벽(186)은 반사성 재질일 수 있다. 상기 측벽(186)은 유리 재질 예컨대, 백색 유리 또는 반사율이 높은 유리 재질을 포함할 수 있다. 상기 백색 유리 또는 반사율이 높은 유리 재질은 투명한 유리 내에 백색 입자 또는/및 기포를 첨가하여 형성할 수 있다. 상기 측벽(186)의 반사율은 상기 투명 필름(187,188)의 반사율보다 높을 수 있다.
상기 측벽(186)은 다른 예로서, 수지 재질을 포함하며, 상기 수지 재질은 폴리프탈아미드(PPA: Polyphthalamide)와 같은 수지 재질, 에폭시 또는 실리콘 재질을 포함할 수 있다. 상기 수지 재질 내에 금속 산화물 예컨대, TiO2, SiO2와 같은 금속 산화물 또는 백색 입자인 필러가 첨가될 수 있다. 상기 측벽(186)는 백색 수지로 이루어질 수 있다. 상기 측벽(186)은 세라믹 재질을 포함할 수 있다. 상기 측벽(186)은 콘트라스트(Contrast) 향상을 위해 어두운 색 또는 검은색으로 형성될 수도 있으며 이에 한정하지 않는다. 상기 측벽(186)이 반사성 재질인 경우, 입사된 광을 반사시켜 줄 수 있다. 상기 측벽(186)의 내측 면에는 미세한 요철 패턴이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 측벽(186)은 다른 예로서, 투광성 재질일 수 있으며, 예컨대 투명한 유리 재질이거나 투명한 수지 재질일 수 있다. 상기 측벽(186)는 실리콘 또는 에폭시와 같은 수지 재질일 수 있다.
상기 측벽(186)이 투광성 재질인 경우, 입사된 광을 측면을 통해 방출할 수 있다. 다른 예로서, 상기 측벽(186)의 내측면 또는 내측면/하면에는 금속 재질의 반사층이 더 배치될 수 있으며, 이러한 반사층은 입사된 광을 효과적으로 반사시켜 줄 수 있다. 이때 상기 측벽(186)의 재질은 투광성 재질이거나 반사성 재질일 수 있다.
상기 측벽(186)의 내 측면 및 외 측면 중 적어도 하나는 수직하거나 경사진 면으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 측벽(186)의 내측면 예컨대, 상기 수지층(185)과 접촉되는 면은 상기 제1투명 필름(187)의 하면에 대해 수직하거나 경사지게 배치될 수 있다. 상기 측벽(186)의 내 측면이 경사진 경우, 상기 수지층(185)의 상면 너비 또는 상면 면적은 하면 너비 또는 하면 면적보다 클 수 있다.
상기 수지층(185)은 투명한 실리콘 또는 에폭시와 같은 수지 재질 내에 형광체가 첨가될 수 있다. 상기 수지층(185)은 여기 파장을 여기시켜 파장 변환하게 된다. 상기 수지층(185)은 적색, 녹색, 황색, 청색 형광체 중 적어도 하나 또는 서로 다른 종류를 포함할 수 있다. 상기 형광체는 방출되는 광의 일부를 여기시켜 다른 파장의 광으로 방출하게 된다. 상기 형광체는 실시 예에 개시된 형광체일 수 있다.
상기 수지층(185)의 아래 및 위 중 적어도 하나 또는 모두에 투명 필름(187,188)이 배치될 수 있다. 상기 투명 필름(187,188)은 예컨대, 상기 수지층(185)의 아래에 배치되는 제1투명 필름(187) 및 상기 수지층(185) 위에 배치되는 제2투명 필름(188)을 포함할 수 있다. 상기 투명 필름(187,188)은 수지층(185)의 입사면 또는/및 출사면에 배치될 수 있다.
여기서, 상기 형광체층(180)의 상면 또는 하면에는 도 5 또는 도 6과 같이, 제1 및 제2투명 필름(187,188) 중 어느 하나는 제거될 수 있으며, 예컨대 도 5와 같이, 제1투명 필름(187)이 제거되거나, 도 6과 같이 제2투명 필름(188)이 제거될 수 있으며, 이에 대해 한정하지는 않는다. 이는 상기 형광체층(180)의 제조시 상기 투명 필름(187,188) 중 어느 하나는 상기 수지층(185)의 디스펜싱 과정 시 지지하는 베이스 필름이 될 수 있다.
상기 제1 및 제2투명 필름(187,188)은 유리, 또는 투명한 수지 필름을 포함할 수 있다. 상기 제1 및 제2투명 필름(187,188)은 상기 측벽(186) 상에 접착되어 상기 수지층(185)을 보호하게 된다. 상기 제1 및 제2투명 필름(187,188)은 상기 몰딩 부재(181)의 굴절률과 동일하거나 낮은 굴절률을 갖는 물질로 형성될 수 있다. 상기 제1 및 제2투명 필름(187,188)은 상기 제1투광성 수지층(161)의 굴절률의 차이가 0.2 이하인 물질로 형성될 수 있다. 상기 제1 및 제2투명 필름(187,188)은 상기 제2투광성 수지층(163) 및 상기 수지층(185)의 굴절률보다 낮은 굴절률을 가질 수 있다. 다른 예로서, 도 2에서 상기 제2투광성 수지층(163)이 제거된 경우, 제2캐비티(117)에 에어 갭(Air gap)이 존재할 수 있으며, 상기 에어 갭 상에 상기 제1투명 필름(187)이 배치될 수 있다.
상기 제1투명 필름(187)은 상기 측벽(186)의 하면 및 상기 수지층(185)의 하면에 부착될 수 있다. 상기 제2투명 필름(188)은 상기 측벽(186)의 상면 및 상기 수지층(185)의 상면에 부착될 수 있다. 상기 형광체층(180)의 하면은 상기 제2투광성 수지층(163) 상에 접착될 수 있다. 상기 제1투명 필름(187)의 하면은 상기 제2투광성 수지층(163)의 표면에 접착될 수 있다. 상기 제1투명 필름(187)이 상기 제2투광성 수지층(163)의 경화 전에 접착됨으로써, 상기 제1투명 필름(187)과 상기 제2투광성 수지층(163) 사이의 계면에서의 광 손실을 줄여줄 수 있다.
상기 제1 및 제2투명 필름(187,188)의 두께는 0.05mm 이상 및 0.3mm 이하 예컨대, 0.08mm 내지 0.2mm 범위일 수 있다. 상기 제1 및 제2투명 필름(187,188)의 두께가 0.05mm 미만인 경우 핸들링(handling)이 어렵고 강성에 문제가 발생될 수 있으며, 상기 0.2mm를 초과한 경우 형광체층(180)의 두께가 두꺼워지고 광 투과율이 저하될 수 있다.
상기 수지층(185)의 두께는 제1투명 필름(187) 또는 제2투명 필름(188)의 두께보다 두껍고, 상기 제1 및 제2투명 필름(187,188)의 두께의 합보다 두꺼울 수 있다. 상기 수지층(185)은 상기 측벽(186)의 두께와 동일한 두께를 가질 수 있으며, 이 경우 상기 측벽(186)의 상면 및 하면의 일부 또는 전 영역에는 상기 제1 및 제2투명 필름(187,188)이 접촉될 수 있다.
다른 예로서, 상기 수지층(185)은 상기 측벽(186)의 두께보다 얇은 두께를 가질 수 있다. 상기 수지층(185)은 상면이 평평하거나 볼록 또는 오목하게 형성될 수도 있다. 이는 측벽(186)이 상기 제1 및 제2투명 필름(187,188)의 외측 둘레로 돌출될 수 있으며, 이에 대해 한정하지는 않는다.
도 4에 개시된, 형광체층(180)의 제조 과정은, 제1투명 필름(187) 상에 측벽(186)를 형성한 다음, 상기 측벽(186)의 오픈 영역(184)에 수지층(185)을 디스펜싱하게 된다. 그리고 상기 수지층(185)이 경화되기 전에 상기 수지층(185) 및 측벽(187) 상에 제2투명 필름(188)을 적층하며, 이후 소정 크기로 커팅하여 원하는 크기의 형광체층(180)을 제공할 수 있다.
그리고, 형광체층(180)을 발광 소자 상에 부착한 과정은, 발광 소자(100) 내에 제2투광성 수지층(163)을 몰딩한 후, 상기 제2투광성 수지층(163)의 경화 전에 제1투명 필름(187)을 상기 제2투광성 수지층(163) 상에 부착할 수 있다.
도 7은 도 2의 발광 소자의 다른 예이다. 도 7을 설명함에 있어서, 상기에 개시된 실시 예의 구성과 동일한 부분은 상기의 실시 예의 설명을 참조하기로 한다.
도 7을 참조하면, 발광 소자는 몸체(110) 내에 복수의 캐비티(115,117), 및 상기 복수의 캐비티(115,117) 각각에 배치된 발광 칩(151,153), 상기 각 캐비티(115,117)에 투광성 수지층(161,163)을 포함하며, 상기 복수의 발광 칩(151,153) 중 상대적으로 장파장을 방출하는 제2발광 칩(153) 상에 형광체층(180)이 배치되며, 상대적으로 단파장을 발광하는 제1발광 칩(151) 상에 투광층(170)이 배치될 수 있다.
상기 형광체층(180), 제1 및 제2발광 칩(151,153)은 상기에 실시 예의 설명을 참조하기로 한다. 상기 투광층(170)은 제1캐비티(115) 상에 배치되며, 상기 제1발광 칩(151)과 수직 방향으로 오버랩될 수 있다. 상기 투광층(170)은 투명한 모세관 튜브 내에 투명한 수지 재질이 채워지거나, 투명한 유리 재질일 수 있으며, 이에 대해 한정하지는 않는다.
상기 투광층(170)의 두께는 상기 형광체층(180)의 두께와 동일하거나 얇은 두께를 가질 수 있다. 이는 발광 소자 상에 투광층(170)과 형광체층(180)이 수평하게 배치됨으로써, 발광 소자의 표면을 수평한 면으로 제공할 수 있다.
도 8은 실시 예에 따른 발광 소자를 나타낸 다른 예이다. 도 8을 설명함에 있어서, 상기에 개시된 구성과 동일한 구성은 상기의 설명을 참조하기로 한다.
도 8을 참조하면, 발광 소자(100)는 몸체(110)와, 상기 몸체(110)에 배치된 복수의 리드 프레임(121,131,141)과, 상기 복수의 리드 프레임(121,131,141)과 전기적으로 연결되며 서로 다른 피크 파장의 광(L1,L2)을 방출하는 발광 칩(151,153)와, 상기 발광 칩(151,153) 각각을 덮는 투광성 수지층(161,163)과, 상기 발광 칩(151,153) 중 상대적으로 장파장의 광(L2)을 방출하는 발광 칩(153) 상에 배치된 형광체층(180)을 포함한다.
상기 몸체(110)의 제2캐비티(117)에는 형광체층(180)이 배치되며, 상기 형광체층(180)과 제2발광 칩(153) 사이에는 제2투광성 수지층(163)이 배치될 수 있다.
상기 몸체(110)의 제2캐비티(117)에는 단차 구조(114A)가 배치되며, 상기 단차 구조(114A)는 몸체(110)의 상면보다 낮은 깊이를 갖고 단차진 형태로 배치될 수 있다. 상기 단차 구조(114A)에는 제2캐비티(117)의 바닥보다는 상기 몸체(110)의 상면(119)에 더 인접하게 배치될 수 있다. 상기 형광체층(180)은 상기 단차 구조(114A)의 표면에 접착제로 접착될 수 있으며, 이에 대해 한정하지는 않는다. 상기 접착제는 실리콘 또는 에폭시 재질이거나, 상기 제2투광성 수지층(163)과 동일한 재질일 수 있다.
상기 단차 구조(114A)에는 상기 형광체층(180)의 외측 둘레가 배치될 수 있다. 상기 형광체층(180)의 상면은 상기 몸체(110)의 상면(119)과 동일하거나 낮게 배치될 수 있으며, 이 경우 상기 형광체층(180)의 상면이 상기 몸체(110)의 상면(119)보다 돌출되지 않게 되므로, 상기 형광체층(180)의 측면에 의한 광 누설을 방지할 수 있다.
다른 예로서, 상기 형광체층(180)의 상면이 상기 몸체(110)의 상면(119)보다 돌출될 수 있으며, 이 경우 상기 제2투광성 수지층(163)의 높이 확보가 가능하며, 와이어(157)의 본딩 자유도가 개선될 수 있으며, 상기 형광체층(180)을 통한 광의 지향각 분포가 개선될 수 있다.
상기 제2캐비티(117)의 단차 구조(114A)에 상기 형광체층(180)이 배치되므로, 상기 제1캐비티(115)와 상기 제2캐비티(117) 사이의 장벽부(114)는 상면 너비를 도 2의 구조보다는 줄여줄 수 있다. 이에 따라 발광 소자의 길이도 줄여줄 수 있다.
도 9는 제2실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 도 9를 설명함에 있어서, 상기에 개시된 실시 예와 동일한 구성은 상기에 개시된 실시 예의 설명을 참조하기로 한다.
도 9를 참조하면, 발광 소자는 몸체(110)와, 상기 몸체(110)에 배치된 복수의 리드 프레임(121,131,141)과, 상기 복수의 리드 프레임(121,131,141)과 전기적으로 연결되며 서로 다른 피크 파장의 광(L1,L2)을 방출하는 발광 칩(151,153)와, 상기 발광 칩(151,153) 중에서 제1발광 칩(151)을 덮는 제1투광성 수지층(161)과, 상기 제2발광 칩(153)을 덮는 형광체를 갖는 제2투광성 수지층(163A)을 포함할 수 있다.
상기 제1캐비티(115)에는 제1투광성 수지층(161)이 배치되며, 상기 제2캐비티(117)에는 제2투광성 수지층(163A)이 배치될 수 있다. 상기 제2투광성 수지층(163A)은 실시 예에 따른 형광체를 포함할 수 있다. 상기 제2발광 칩(153) 상에는 형광체를 갖는 제2투광성 수지층(163A)이 배치되므로, 별도로 몸체(110) 상에 형광체층을 배치하지 않아도 될 수 있다.
상기 제2투광성 수지층(163A)은 단층 또는 다층일 수 있으며, 단층인 경우 형광체를 갖는 층일 수 있으며, 다층인 경우 적어도 하나의 제1수지층과 상기 제1수지층 상의 형광체를 갖는 제2수지층의 적층 구조를 포함할 수 있다. 상기 적어도 하나의 제1수지층은 형광체를 포함하지 않는 층일 수 있다.
상기 형광체를 갖는 제2투광성 수지층(163A)은 상기 복수의 발광 칩(151,153) 중 상대적으로 장파장을 방출하는 제2발광 칩(153) 상에 배치될 수 있다. 실시 예에 따른 발광 소자는 제1발광 칩(151)으로부터 방출된 제1광(L1)이 파장 변환 없이 방출되므로, 상대적으로 단 파장의 청색 광에 의해 색 재현성을 개선시켜 줄 수 있다. 또한 형광체를 갖는 제2투광성 수지층(163A)의 여기 파장으로 제2발광 칩(153)으로부터 방출된 장파장의 제2광(L2)을 이용함으로써, 제2발광 칩(153)의 수명을 개선시켜 줄 수 있다.
도 10은 제3실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 도 10을 설명함에 있어서, 상기에 개시된 실시 예와 동일한 구성은 상기에 개시된 실시 예의 설명을 참조하기로 한다.
도 10을 참조하면, 발광 소자는 몸체(110)와, 상기 몸체(110)에 배치된 복수의 리드 프레임(121,131,141)과, 상기 복수의 리드 프레임(121,131,141) 중 적어도 2개에 전기적으로 연결되며 서로 다른 피크 파장의 광(L1,L2)을 방출하는 발광 칩(151A,153A)와, 상기 발광 칩(151A,153A) 각각을 덮는 투광성 수지층(161,163)과, 상기 복수의 발광 칩(151A,153A) 중 상대적으로 장파장의 광을 방출하는 제2발광 칩(153) 상에 배치된 형광체층(180A)을 포함할 수 있다. 상기 제1 및 제2발광 칩(151A,153A)으로부터 방출된 광(L1,L2)과 상기 형광체층(180A)의 구성은 도 2의 발광 칩(151,153)과 형광체층(180)의 설명을 참조하기로 한다.
상기 제1 및 제2발광 칩(151A,153A) 중 적어도 하나 또는 모두는 플립 칩 방식으로 배치될 수 있다. 상기 제1발광 칩(151A)은 제1리드 프레임(121)과 상기 제2리드 프레임(131)의 제1프레임부(132) 상에 플립 칩 타입으로 배치되고, 전기적으로 연결될 수 있다. 상기 제2발광 칩(153A)은 상기 제2리드 프레임(131)의 제2프레임부(134)와 상기 제3리드 프레임(141) 상에 플립 칩 타입으로 배치되고 전기적으로 연결될 수 있다. 상기 제1 및 제2발광 칩(151A,153A)은 상부에 투광성 기판이거나 반도체층일 수 있으며, 이에 대해 한정하지는 않는다.
상기 형광체층(180A)은 제2캐비티(117) 내에 배치될 수 있다. 상기 형광체층(180A)은 제2투광성 수지층(163) 내에 배치될 수 있다. 상기 형광체층(180A)은 상기 제2발광 칩(153A) 상에 접촉될 수 있다. 상기 형광체층(180A)은 상기 제2발광 칩(153A)의 상면에 접촉될 수 있으며, 내부의 형광체는 상기에 개시된 형광체일 수 있으며, 이에 대해 한정하지는 않는다. 상기 형광체층(180A)은 상기 제2발광 칩(153)의 상면 면적보다 넓은 면적일 수 있으며, 이에 대해 한정하지는 않는다.
상기 형광체층(180A)은 상기 복수의 발광 칩(151,153) 중 상대적으로 장파장을 방출하는 제2발광 칩(153A) 상에 배치될 수 있다. 실시 예에 따른 발광 소자는 제1발광 칩(151A)으로부터 방출된 제1광(L1)이 파장 변환 없이 방출되므로, 상대적으로 단 파장의 청색 광에 의해 색 재현성을 개선시켜 줄 수 있다. 또한 형광체층(180A)의 여기 파장으로 제2발광 칩(153A)으로부터 방출된 장파장의 제2광(L2)을 이용함으로써, 제2발광 칩(153A)의 수명을 개선시켜 줄 수 있다.
도 11은 제4실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 도 11을 설명함에 있어서, 상기에 개시된 실시 예와 동일한 구성은 상기에 개시된 실시 예의 설명을 참조하기로 한다.
도 11을 참조하면, 발광 소자는 몸체(110)와, 상기 몸체(110)에 배치된 복수의 리드 프레임(121,131,141)과, 상기 복수의 리드 프레임(121,131,141)과 전기적으로 연결되며 서로 다른 피크 파장의 광(L1,L2)을 방출하는 발광 칩(151,153)와, 상기 발광 칩(151,153) 각각을 덮는 투광성 수지층(161,163)과, 상기 복수의 발광 칩(1511,53) 중 상대적으로 장파장의 광을 방출하는 제2발광 칩(153)의 주변에 배치된 형광체층(180B)을 포함할 수 있다. 상기 제1 및 제2발광 칩(151,153)으로부터 방출된 광(L1,L2)과 상기 형광체층(180B)의 구성은 도 2의 발광 칩(151,153)과 형광체층(180)의 설명을 참조하기로 한다.
상기 형광체층(180B)은 제2캐비티(117) 내에 배치될 수 있다. 상기 형광체층(180B)는 제2투광성 수지층(163) 내에 배치될 수 있다. 상기 형광체층(180B)는 복수의 발광 칩(151,153) 중 상대적으로 장파장의 광을 방출하는 제2발광 칩(153)의 둘레에 배치될 수 있다. 상기 형광체층(180B)은 상기 제2캐비티(117)의 둘레 면(117A)에 배치되어, 상기 제2발광 칩(153)으로부터 방출된 제2광(L2)의 일부를 파장 변환하게 된다. 상기 형광체층(180B)은 상기 제2캐비티(117)의 둘레 면(117A)의 일부 또는 전 영역에 배치될 수 있다. 상기 형광체층(180B)의 하부는 제2리드 프레임(131)의 제2프레임부(134) 및 제3리드 프레임(141)에 접촉되거나 이격될 수 있다.
실시 예에 따른 발광 소자는 제1발광 칩(151)으로부터 방출된 제1광(L1)이 파장 변환 없이 방출되므로, 상대적으로 단 파장의 청색 광에 의해 색 재현성을 개선시켜 줄 수 있다. 또한 형광체층(180B)의 여기 파장으로 제2발광 칩(153)으로부터 방출된 장파장의 제2광(L2)을 이용함으로써, 제2발광 칩(153)의 수명을 개선시켜 줄 수 있다.
도 12는 제4실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 도 12를 설명함에 있어서, 상기에 개시된 실시 예와 동일한 구성은 상기에 개시된 실시 예의 설명을 참조하기로 한다.
도 12를 참조하면, 발광 소자는 몸체(110)와, 상기 몸체(110)에 배치된 복수의 리드 프레임(121,131,141)과, 상기 복수의 리드 프레임(121,131,141)과 전기적으로 연결되며 서로 다른 피크 파장의 광(L1,L2)을 방출하는 발광 칩(151,153)와, 상기 발광 칩(151,153) 각각을 덮는 투광성 수지층(161,163)과, 상기 복수의 발광 칩(151,153) 중 상대적으로 장파장의 광을 방출하는 발광 칩(153) 상에 배치된 형광체층(180)을 포함할 수 있다.
실시 예에 따른 발광 소자는 형광체층(180) 상에 광학 필터(190)를 포함할 수 있다. 상기 광학 필터(190)는 상기 제2발광 칩(153)으로부터 방출된 제2광(L2)의 피크 파장을 반사하고 파장 변환된 광만을 통과시켜 준다. 이에 따라 상기 광학 필터(190)로 방출된 광은 형광체층(180)에 의해 파장 변환된 제3광(L3)일 수 있다. 이러한 발광 소자는 상기 제1발광 칩(151)으로부터 방출된 제1광(L1)과 상기 형광체층(180)에 의해 방출된 제3광(L3)이 혼합된 스펙트럼을 제공할 수 있다. 이에 따라 청색 파장은 제2광의 피크 파장은 제거되고 제1발광 칩(151)으로부터 방출된 단파장의 피크 파장(도 19의 λ1)만으로 구현될 수 있어, 색 순도 및 색 재현성을 더 개선시켜 줄 수 있다.
도 13은 제5실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 도 13을 설명함에 있어서, 상기에 개시된 실시 예와 동일한 구성은 상기에 개시된 실시 예의 설명을 참조하기로 한다.
도 13을 참조하면, 발광 소자는 몸체(210)와, 상기 몸체(210)에 배치된 복수의 리드 프레임(221,225,231,235)과, 상기 복수의 리드 프레임(221,225,231,235)과 전기적으로 연결되며 서로 다른 피크 파장의 광(L1,L2)을 방출하는 발광 칩(151,153)와, 상기 발광 칩(151,153) 각각을 덮는 투광성 수지층(161,163)과, 상기 복수의 발광 칩(151,153) 중 상대적으로 장파장의 광(L2)을 방출하는 제2발광 칩(153) 상에 배치된 형광체층(180)을 포함할 수 있다. 상기 제1 및 제2발광 칩(151,153)으로부터 방출된 광(L1,L2)과 상기 형광체층(180)의 구성은 도 2의 설명을 참조하기로 한다.
상기 몸체(210)는 세라믹 재질로 구현될 수 있어, 발광 소자의 방열 효율을 개선시켜 줄 수 있다. 상기 세라믹 재질은 동시 소성되는 저온 소성 세라믹(LTCC: low temperature co-fired ceramic) 또는 고온 소성 세라믹(HTCC: high temperature co-fired ceramic)을 포함한다. 상기 몸체(210)의 재질은 예컨대, SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, 또는 AlN일 수 있으며, 열 전도도가 140 W/mK 이상인 금속 질화물로 형성할 수 있다.
상기 몸체(210)는 제1 및 제2캐비티(215,217)을 포함할 수 있으며, 상기 제1,2캐비티(215,217)의 측면은 수직한 면이거나 경사진 면이거나 단차진 면일 수 있다. 상기 제1,2캐비티(215,217)에는 적어도 2개의 리드 프레임이 배치될 수 있다. 상기 제1캐비티(215)에는 실시 예에 따른 제1발광 칩(151) 및 제1투광성 수지층(161)이 배치되며, 상기 제2캐비티(217)에는 실시 예에 따른 제2발광 칩(153) 및 제2투광성 수지층(163)이 배치될 수 있다.
상기 몸체(210)는 제1,2캐비티(215,217)을 갖는 반사부(213)와, 상기 반사부(213)을 지지하는 지지부(211)을 포함한다. 상기 제1,2캐비티(215,217) 사이의 영역은 장벽부(214)를 포함할 수 있다.
상기 제1발광 칩(151)은 제1 및 제2리드 프레임(221,225) 중 적어도 하나의 위에 배치될 수 있고 상기 제1 및 제2리드 프레임(221,225)과 와이어(155)로 연결될 수 있다. 상기 제2발광 칩(153)은 제3 및 제4리드 프레임(231,235) 중 적어도 하나의 위에 배치될 수 있고 상기 제3 및 제4리드 프레임(231,235)과 와이어(157)로 연결될 수 있다. 상기 제1 및 제2발광 칩(151,153)은 다른 예로서, 플립 칩 방식으로 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 몸체(210) 내에는 복수의 연결 전극(222,227,232,237)이 배치되고, 상기 몸체(210)의 하면에는 복수의 리드 전극(223,226,233,236)이 배치될 수 있다. 상기 연결 전극(222,227,232,237)은 서로 다른 위치에 배치된 제1 내지 제4연결 전극(222,227,232,237)을 포함하며, 상기 리드 전극(223,226,233,236)은 서로 다른 위치에 배치된 제1 내지 제4리드 전극(223,226,233,236)을 포함할 수 있다.
상기 제1캐비티(215)에 배치된 제1리드 프레임(221)은 제1연결 전극(222)을 통해 제1리드 전극(223)에 연결되며, 제2리드 프레임(225)은 제2연결 전극(227)을 통해 제2리드 전극(226)에 연결될 수 있다. 상기 제2캐비티(217)에 배치된 제3리드 프레임(231)은 제3연결 전극(232)을 통해 제3리드 전극(233)에 연결되며, 제4리드 프레임(235)은 제4연결 전극(237)을 통해 제4리드 전극(236)에 연결될 수 있다. 상기 제1 및 제2발광 칩(151,153)은 서로 병렬로 연결되거나, 직렬로 연결될 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 제2 및 제3리드 프레임(225,231)은 하나의 리드 프레임이거나, 서로 연결될 수 있다. 또는 상기 제2 및 제3리드 전극(226,233)은 하나의 리드 전극이거나 서로 연결될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1 및 제2발광 칩(151,153)은 서로 직렬로 연결될 수 있다.
상기 형광체층(180)은 청색 파장 범위내에서 상대적으로 장파장의 광(L2)을 방출하는 제2발광 칩(153) 상에 배치될 수 있다. 상기 형광체층(180)은 상기 제2캐비티(217) 및 제2투광성 수지층(163) 상에 배치될 수 있다. 실시 예에 따른 발광 소자는 제1발광 칩(151)으로부터 방출된 제1광(L1)이 파장 변환 없이 방출되므로, 상대적으로 단 파장의 청색 광에 의해 색 재현성을 개선시켜 줄 수 있다. 또한 형광체층(180)의 여기 파장으로 제2발광 칩(153)으로부터 방출된 장파장의 제2광(L2)을 이용함으로써, 제2발광 칩(153)의 수명을 개선시켜 줄 수 있다.
도 14는 실시 예에 따른 발광 소자를 갖는 라이트 유닛을 나타낸 도면이다. 실시 예에 따른 라이트 유닛은 발광 모듈일 수 있으며, 이에 대해 한정하지는 않는다.
도 14를 참조하면, 라이트 유닛은 회로 기판(310) 상에 하나 또는 복수의 발광 소자(100)가 배치될 수 있다. 상기 발광 소자(100)는 실시 예에 따른 발광 소자를 포함할 수 있다. 상기 발광 소자(100)는 상기 회로 기판(310) 상에 배치되며 상기 회로 기판(310)의 회로 패턴과 전기적으로 연결될 수 있다.
상기 회로 기판(310)은 회로패턴을 포함하는 인쇄회로기판(PCB, Printed Circuit Board)일 수 있다. 다만, 상기 회로 기판은 수지 재질의 PCB, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다.
상기 회로 기판(310) 상에는 상기 발광 소자(100)가 행 또는/및 열로 배열될 수 있으며, 이에 대해 한정하지는 않는다. 실시 예에 따른 라이트 유닛은 회로 기판(310) 상에서 제1발광 칩(151)으로부터 방출된 제1광(L1)이 파장 변환 없이 방출되므로, 상대적으로 단 파장의 청색 광에 의해 색 재현성을 개선시켜 줄 수 있다. 또한 형광체층(180)의 여기 파장으로 제2발광 칩(153)으로부터 방출된 장파장의 제2광(L2)을 이용함으로써, 제2발광 칩(153)의 수명을 개선시켜 줄 수 있다.
도 15는 실시 예에 따른 발광 소자를 갖는 라이트 유닛의 다른 예를 나타낸 도면이다. 실시 예에 따른 라이트 유닛은 발광 모듈일 수 있으며, 이에 대해 한정하지는 않는다.
도 15를 참조하면, 라이트 유닛은 회로 기판(310) 상에 복수의 발광 소자(101,103)가 배치될 수 있으며, 상기 복수의 발광 소자(101)는 소정의 간격(G1)을 갖고 인접하게 배치될 수 있다. 상기 복수의 발광 소자(101,103) 간의 간격(G1)은 각 발광 소자(101,103)로부터 방출된 광(L1,L2,L3)이 서로 혼색될 수 있는 거리 이내로 이격될 수 있다.
상기 라이트 유닛은 실시 예에 개시된 제1광(L1)의 피크 파장을 방출하는 제1발광 칩(151)을 갖는 제1발광 소자(101)와, 실시 예에 개시된 제2광(L2)의 피크 파장을 방출하는 제2발광 칩(153)을 갖는 제2발광 소자(103)가 서로 분리된 형태로 배치될 수 있다. 이러한 상기 제1 및 제2발광 소자(101,103)의 광 출사 영역을 하나의 조명 영역으로 정의할 수 있다.
상기 제1발광 소자(101)는 몸체(110)의 제1캐비티(115) 내에 배치된 제1발광 칩(151)으로부터 단파장의 제1광(L1)을 방출하며, 상기 제1캐비티(115) 내에는 복수의 리드 프레임(121,141)이 상기 제1발광 칩(151)과 연결될 수 있다. 상기 제2발광 소자(103)는 몸체(110)의 제2캐비티(117) 내에 배치된 제2발광 칩(153)으로부터 장파장의 제2광(L2)이 방출되며, 상기 제2캐비티(117) 내에는 복수의 리드 프레임(121,143)이 상기 제2발광 칩(153)과 연결될 수 있다.
상기 제2발광 칩(153) 상에는 형광체층(180)이 배치될 수 있다. 상기 형광체층(180)은 실시 예에 따른 형광체를 포함할 수 있다. 상기 제1,2발광 칩(151,153)은 청색 광을 방출할 수 있으며 상기 제2발광 칩(153)은 상기 제1발광 칩(151)으로부터 방출된 제1광(L1)의 피크 파장보다 장파장의 제2광(L2)을 방출할 수 있다. 상기 제1 및 제2발광 칩(151,153)과 형광체층(180)은 실시 예에 개시된 설명을 참조하기로 한다.
실시 예에 따른 라이트 유닛은 회로 기판(310) 상에서 발광 소자(101)의 제1발광 칩(151)으로부터 방출된 제1광(L1)을 파장 변환 없이 방출하므로, 상대적으로 단 파장의 청색 광에 의해 색 재현성을 개선시켜 줄 수 있다. 또한 제2발광 소자(103)는 형광체층(180)의 여기 파장으로 제2발광 칩(153)으로부터 방출된 장파장의 제2광(L2)을 이용함으로써, 제2발광 칩(153)의 수명을 개선시켜 줄 수 있다.
도 16은 실시 예에 따른 발광 칩들을 갖는 라이트 유닛의 다른 예를 나타낸 도면이다. 실시 예에 따른 라이트 유닛은 발광 모듈일 수 있으며, 이에 대해 한정하지는 않는다.
도 16을 참조하면, 라이트 유닛은 회로 기판(330) 상에 복수의 발광 칩(151,153)이 배치되며, 상기 복수의 발광 칩(151,153) 중에서 상대적으로 장파장의 광을 방출하는 발광 칩(153) 상에 형광체층(180)이 배치될 수 있다. 제1발광 칩(151), 제2발광 칩(153) 및 형광체층(180)은 실시 예에 개시된 구성을 참조하기로 한다.
상기 회로 기판(330)에는 반사체(335)가 배치되며, 상기 반사체(335)는 상기 제1발광 칩(151)과 제2발광 칩(153)의 외측에 배치될 수 있다. 상기 제1 및 제2발광 칩(151,153) 사이에는 측벽부(334)가 배치되며, 상기 측벽부(334)는 상기 반사체(335)의 재질과 동일한 재질로 형성될 수 있다. 상기 반사체(335)는 백색 수지 재질이거나 솔더 레지스터 재질일 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1발광 칩(151)은 제1캐비티(315) 내에 배치된 제1투광성 수지층(361)에 몰딩되며, 상기 제2발광 칩(153)은 제2캐비티(317) 내의 제2투광성 수지층(363)에 몰딩될 수 있다. 상기 제1 및 제2투광성 수지층(361,363)은 실리콘 또는 에폭시와 같은 수지 재질을 포함할 수 있다. 상기 형광체층(180)은 상기 제2투광성 수지층(363) 상에 배치되어, 상기 제2발광 칩(153)으로부터 방출된 광을 변환하게 된다. 실시 예에 따른 라이트 유닛은 제1발광 칩(151)으로부터 방출된 제1광(L1)이 파장 변환 없이 방출되므로, 상대적으로 단 파장의 청색 광에 의해 색 재현성을 개선시켜 줄 수 있다. 또한 형광체층(180)의 여기 파장으로 제2발광 칩(153)으로부터 방출된 장파장의 제2광(L2)을 이용함으로써, 제2발광 칩(153)의 수명을 개선시켜 줄 수 있다.
도 17은 실시 예에 따른 발광 소자 또는 라이트 유닛의 발광 칩의 예를 나타낸 도면이다.
도 17을 참조하면, 발광 칩(151,153)은 제1도전형 반도체층(41)과, 상기 제1도전형 반도체층(41) 상에 배치된 활성층(50)과, 상기 활성층(50) 상에 배치된 전자 차단층(71)과, 상기 전자 차단층(71) 상에 배치된 제2 도전형 반도체층(75)을 포함할 수 있다.
상기 발광 칩(151,153)은 제1도전형 반도체층(41) 아래에 버퍼층(31) 및 기판(21) 중 하나 이상 또는 모두를 포함할 수 있다. 상기 발광 칩(151,153)은 상기 제1도전형 반도체층(41)과 활성층(50) 사이에 제1클래드층(43) 및 상기 활성층(50)과 제2도전형 반도체층(75) 사이에 제2클래드층(미도시) 중 적어도 하나 또는 모두를 포함할 수 있다.
상기 기판(21)은 예를 들어, 투광성, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(21)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga2O3 중 적어도 하나를 포함할 수 있다. 상기 기판(21)의 상면 및/또는 하면에는 복수의 돌출부(미도시)가 형성될 수 있으며, 상기 복수의 돌출부 각각은 측 단면이, 반구형 형상, 다각형 형상, 타원 형상 중 적어도 하나를 포함하며, 스트라이프 형태 또는 매트릭스 형태로 배열될 수 있다. 상기 돌출부는 광 추출 효율을 개선시켜 줄 수 있다. 상기 기판(21) 위에는 복수의 화합물 반도체층이 배치될 수 있으며, 상기 복수의 화합물 반도체층의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 버퍼층(31)은 기판(21)과 상기 제1도전형 반도체층(41) 사이에 배치될 수 있다. 상기 버퍼층(31)은 II족 내지 VI족 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(31)은 III족-V족 화합물 반도체를 이용한 반도체층을 포함하며, 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 버퍼층(31)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, ZnO와 같은 재료 중 적어도 하나를 포함하여 단층 또는 다층으로 형성될 수 있다. 상기 버퍼층(31)은 서로 다른 반도체층을 교대로 배치한 초 격자(super lattice) 구조를 포함할 수 있다. 상기 버퍼층(31)은 상기 기판(21)과 질화물 계열의 반도체층과의 격자상수의 차이를 완화시켜 주기 위해 형성될 수 있으며, 결함 제어층으로 정의될 수 있다. 상기 버퍼층(31)의 격자 상수는 상기 기판(21)과 질화물 계열의 반도체층 사이의 격자상수 사이의 값을 가질 수 있다. 상기 버퍼층(31)은 언도프드 반도체층을 포함할 수 있으며, 상기 언도프드 반도체층은 제1도전형 반도체층(41) 보다 낮은 전기 전도성을 가질 수 있다. 상기 언도프드 반도체층은 의도적으로 도전형 도펀트를 도핑하지 않더라도 제1도전형 특성을 가지게 된다. 상기 버퍼층(31)은 단층 또는 다층으로 형성될 수 있다.
상기 제1도전형 반도체층(41)은 상기 기판(21) 및 상기 버퍼층(31) 중 적어도 하나와 상기 활성층(50) 사이에 배치될 수 있다. 상기 제1도전형 반도체층(41)은 제1도전형의 도펀트가 도핑된 III족-V족 및 II족-VI족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 상기 제1도전형 반도체층(41)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1도전형 반도체층(41)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제1도전형 반도체층(41)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 상기 제1도전형 반도체층(41)은 단층 또는 다층으로 배치될 수 있다. 상기 제1도전형 반도체층(41)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 상기 제1도전형 반도체층(41)은 전극 접촉층이 될 수 있다.
상기 제1클래드층(43)은 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나를 포함할 수 있다. 상기 제1클래드층(43)은 제1도전형의 도펀트 예컨대, n형 도펀트를 갖는 n형 반도체층일 수 있다. 상기 제1클래드층(43)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 상기 제1클래드층(43)은 단층 또는 다층으로 형성될 수 있다.
상기 활성층(50)은 단일 우물, 단일 양자우물, 다중 우물, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 하나로 형성될 수 있다. 상기 활성층(50)은 상기 제1도전형 반도체층(41)을 통해서 주입되는 전자(또는 정공)와 상기 제2도전형 반도체층(75)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(50)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(50)은 화합물 반도체로 구현될 수 있다. 상기 활성층(50)은 예로서 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.
상기 활성층(50)이 다중 우물 구조로 구현된 경우, 상기 활성층(50)은 교대로 배치된 복수의 우물층과 복수의 장벽층을 포함하며, 우물층/장벽층의 페어는 2~30주기로 형성될 수 있다. 상기 우물층/장벽층의 주기는 예를 들어, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, 또는 InP/GaAs의 페어 중 적어도 하나를 포함한다. 상기 우물층은 예컨대, InxAlyGa1-x-yN (0<x≤1, 0≤y≤1, 0≤x+y<1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 상기 장벽층은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y<1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 활성층(50)은 자외선, 청색, 녹색, 적색 파장 중 적어도 하나의 피크 파장을 방출할 수 있다. 예컨대, 상기 활성층(50)은 인듐 조성이나 알루미늄의 조성에 따라 각 발광 칩의 피크 파장을 상이하게 제공할 수 있다.
상기 전자 차단층(71)은 활성층(50) 위에 배치된다. 상기 전자 차단층(71)은 AlGaN계 반도체를 포함할 수 있다. 상기 전자 차단층(71)은 제2도전형의 도펀트 예컨대, p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 전자 차단층(71)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다.
상기 전자 차단층(71) 위에 제2도전형 반도체층(75)이 배치될 수 있다. 상기 제2도전형 반도체층(75)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2도전형 반도체층(75)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있으며, p형 도펀트가 도핑된 p형 반도체층이 될 수 있다. 상기 제2도전형 반도체층(75)은 단층 또는 다층으로 배치될 수 있다. 상기 제2도전형 반도체층(75)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 상기 제2도전형 반도체층(75)은 전극 접촉층이 될 수 있다.
발광 구조물은 제1도전형 반도체층(41)부터 제2도전형 반도체층(75)까지를 포함할 수 있다. 다른 예로서, 발광 구조물은 제1도전형 반도체층(41) 및 제1클래드층(43)이 p형 반도체층, 상기 제2클래드층(73) 및 제2도전형 반도체층(75)은 n형 반도체층으로 구현될 수 있다. 이러한 발광 구조물은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
발광 칩(151,153)은 제1전극(91) 및 제2전극(95)을 포함한다. 상기 제1도전형 반도체층(41)에 제1전극(91)이 전기적으로 연결되며, 상기 제2도전형 반도체층(75)에 제2전극(95)이 전기적으로 연결될 수 있다. 상기 제1전극(91)은 상기 제1도전형 반도체층(41) 위에 배치될 수 있으며, 상기 제2전극(95)은 제2도전형 반도체층(75) 위에 배치될 수 있다. 상기 제1전극(91) 및 상기 제2전극(95)은 암(arm) 구조 또는 핑거(finger) 구조의 전류 확산 패턴이 더 형성될 수 있다. 상기 제1전극(91) 및 제2전극(95)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비 투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극(91) 및 제2전극(95)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
상기 제2전극(95)과 상기 제2도전형 반도체층(75) 사이에는 전극층(93)이 배치될 수 있으며, 상기 전극층(93)은 70% 이상의 광을 투과하는 투광성 물질이거나 70% 이상의 광을 반사하는 반사성 특성을 갖는 물질로 형성될 수 있으며, 예컨대 금속 또는 금속 산화물로 형성될 수 있다. 상기 전극층(93)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO, Al, Ag, Pd, Rh, Pt, Ir 중 선택적으로 형성될 수 있다.
상기 전극층(93) 상에 절연층(81)이 배치될 수 있다. 상기 절연층(81)은 상기 전극층(93)의 상면 및 반도체층의 측면에 배치될 수 있으며, 제1, 2전극(91,95)과 선택적으로 접촉될 수 있다. 상기 절연층(81)은 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물, 및 황화물 중 적어도 하나로 형성된 절연물질 또는 절연성 수지를 포함한다. 상기 절연층(81)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다. 상기 절연층(81)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 18은 도 17의 발광 칩을 이용한 수직형 발광 칩의 예를 나타낸 도면이다. 도 18을 설명함에 있어서, 도 17에 개시된 구성과 동일한 부분은 상기에 개시된 실시 예의 설명을 참조하기로 한다.
도 18을 참조하면, 발광 칩(151,153)는 제1도전형 반도체층(41) 위에 제1전극(91) 및 제2도전형 반도체층(75) 아래에 복수의 전도층(96,97,98,99)을 갖는 제2전극을 포함한다.
상기 제2전극은 상기 제2도전형 반도체층(75) 아래에 배치되며, 접촉층(96), 반사층(97), 본딩층(98) 및 지지 부재(99)를 포함한다. 상기 접촉층(96)은 반도체층 예컨대, 제2도전형 반도체층(75)과 접촉된다. 상기 접촉층(96)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 저 전도성 물질이거나 Ni, Ag의 금속을 이용할 수 있다. 상기 접촉층(96) 아래에 반사층(97)이 배치되며, 상기 반사층(97)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 반사층(97)은 상기 제2도전형 반도체층(75) 아래에 접촉될 수 있으며, 이에 대해 한정하지는 않는다. 상기 반사층(97) 아래에는 본딩층(98)이 배치되며, 상기 본딩층(98)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함할 수 있다.
상기 제2도전형 반도체층(75)과 제2전극 사이에 채널층(83) 및 전류 블록킹층(85)이 배치된다. 상기 채널층(83)은 상기 제2도전형 반도체층(75)의 하면 에지를 따라 형성되며, 링 형상, 루프 형상 또는 프레임 형상으로 형성될 수 있다. 상기 채널층(83)은 투명한 전도성 물질 또는 절연성 물질을 포함하며, 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함할 수 있다. 상기 채널층(83)의 내측부는 상기 제2도전형 반도체층(75) 아래에 배치되고, 외측부는 상기 발광 구조물의 측면보다 더 외측에 배치된다. 상기 전류 블록킹층(85)은 제2도전형 반도체층(75)과 접촉층(96) 또는 반사층(97) 사이에 배치될 수 있다. 상기 전류 블록킹층(85)은 절연물질을 포함하며, 예컨대 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있다. 다른 예로서, 상기 전류 블록킹층(85)은 쇼트키 접촉을 위한 금속으로도 형성될 수 있다.
상기 전류 블록킹층(85)은 상기 발광 구조물 위에 배치된 제1전극(91)과 상기 발광 구조물의 두께 방향으로 대응되게 배치된다. 상기 전류 블록킹층(85)은 상기 제2전극으로부터 공급되는 전류를 차단하여, 다른 경로로 확산시켜 줄 수 있다. 상기 전류 블록킹층(85)은 하나 또는 복수로 배치될 수 있으며, 제1전극(91)과 수직 방향으로 적어도 일부 또는 전 영역이 오버랩될 수 있다.
상기 본딩층(98) 아래에는 지지 부재(99)가 형성되며, 상기 지지 부재(99)는 전도성 부재로 형성될 수 있으며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 지지부재(99)는 다른 예로서, 전도성 시트로 구현될 수 있다.
여기서, 상기 도 17의 기판은 수직형 칩을 위해 상기 제1도전형 반도체층(41)으로부터 제거할 수 있다. 상기 기판의 제거 방법은 물리적 방법(예: Laser lift off) 또는/및 화학적 방법(습식 에칭 등)으로 제거할 수 있으며, 상기 제1도전형 반도체층(41)을 노출시켜 준다. 상기 기판이 제거된 방향을 통해 아이솔레이션 에칭을 수행하여, 상기 제1도전형 반도체층(41) 상에 제1전극(91)을 형성하게 된다. 상기 제1도전형 반도체층(41)의 상면에는 러프니스와 같은 광 추출 구조(미도시)로 형성될 수 있다. 상기 반도체층의 표면에는 절연층(미도시)이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다. 이에 따라 발광 구조물 위에 제1전극(91) 및 아래에 지지 부재(99)를 갖는 수직형 전극 구조를 갖는 발광 칩이 제조될 수 있다.
실시 예에 따른 발광 소자 상에는 광학 부재인 렌즈, 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 상기 라이트 유닛은 탑뷰 또는 사이드 뷰 타입으로 구현되어, 휴대 단말기 및 노트북 컴퓨터 등의 표시 장치에 제공되거나, 조명장치 및 지시 장치 등에 다양하게 적용될 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광소자를 포함하는 조명 장치로 구현될 수 있다. 예를 들어, 조명 장치는 램프, 가로등, 전광판, 전조등을 포함할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 발광 소자
110: 몸체
115,117,215,217: 캐비티
121,125,131,135,141,221,225,231,235: 리드 프레임
151: 제1발광 칩
153: 제2발광 칩
161: 제1투광성 수지층
163,163A: 제2투광성 수지층
170: 투광층
180,180A,180B: 형광체층
190: 광학 필터

Claims (19)

  1. 피크 파장이 상이한 제1 및 제2광을 방출하는 제1발광 칩 및 제2발광 칩을 갖는 복수의 발광 칩;
    상기 제2발광 칩 상에 배치되며 상기 제2광의 피크 파장의 일부를 여기시켜 제3광의 피크 파장을 방출하는 형광체층을 포함하며,
    상기 형광체층은 상기 제1발광 칩과 서로 다른 영역 상에 배치되며,
    상기 제1광과 제2광은 서로 동일한 컬러의 광을 포함하며,
    상기 제2광은 상기 제1광보다 장파장을 포함하는 발광 소자.
  2. 서로 동일한 컬러의 광의 피크 파장이 상이한 복수의 발광 칩;
    상기 복수의 발광 칩 중 상대적으로 단파장의 제1광을 방출하는 제1발광 칩 상에 배치되며 상기 제1광을 파장 변환없이 방출하는 제1투광성 수지층; 및
    상기 복수의 발광 칩 중 상대적으로 장파장의 제2광을 방출하는 제2발광 칩 상에 배치된 형광체층을 포함하며,
    상기 복수의 발광 칩은 서로 분리되어 배치된 발광 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 서로 동일한 컬러의 광은 청색의 광을 포함하는 발광 소자.
  4. 제3항에 있어서,
    상기 제1 및 제2광의 피크 파장의 차이는 10nm 이상인 발광 소자.
  5. 제3항에 있어서,
    상기 형광체층은 양자점을 포함하는 발광 소자.
  6. 제3항에 있어서,
    상기 제1 및 제2발광 칩이 각각 배치된 복수의 캐비티를 갖는 몸체를 포함하는 발광 소자.
  7. 제6항에 있어서,
    상기 복수의 캐비티 중 상기 제2발광 칩이 배치된 제2캐비티에 제2투광성 수지층을 포함하며,
    상기 제2투광성 수지층은 상기 제2발광 칩과 상기 형광체층 사이에 배치되는 발광 소자.
  8. 제6항에 있어서,
    상기 복수의 캐비티 중 상기 제2발광 칩이 배치된 제2캐비티에 상기 형광체층이 배치되는 발광 소자.
  9. 제8항에 있어서,
    상기 형광체층은 상기 제2발광 칩에 접착되는 발광 소자.
  10. 제8항에 있어서,
    상기 형광체층은 상기 제2캐비티의 둘레 면에 배치되는 발광 소자.
  11. 제6항에 있어서,
    상기 몸체는 상기 복수의 캐비티 사이에 장벽부를 포함하는 발광 소자.
  12. 제11항에 있어서,
    상기 몸체는 상기 복수의 캐비티 중 상기 제2발광 칩이 배치된 제2캐비티의 상부 둘레에 상기 몸체의 상면보다 낮은 단차 구조를 포함하며,
    상기 형광체층은 상기 제2캐비티의 단차 구조에 배치되는 발광 소자.
  13. 제3항에 있어서,
    상기 형광체층은 녹색 및 적색 광을 방출하는 발광 소자.
  14. 제3항에 있어서,
    상기 형광체층 상에 상기 제2발광 칩으로부터 방출된 제2광을 반사하는 광학 필터를 포함하는 발광 소자.
  15. 제5항에 있어서,
    상기 형광체층은 투명 튜브 및 상기 튜명 튜브 내에 밀봉된 양자점를 갖는 수지층을 포함하는 발광 소자.
  16. 제5항에 있어서,
    상기 형광체층은 양자점를 갖는 수지층, 상기 수지층의 상면 및 하면 중 적어도 하나에 투명 필름, 및 상기 수지층의 둘레에 측벽을 포함하는 발광 소자.
  17. 제16항에 있어서,
    상기 측벽은 반사 재질 또는 투명한 재질을 포함하는 발광 소자.
  18. 제3항에 있어서,
    상기 제1 및 제2발광 칩은 직렬로 연결되는 발광 소자.
  19. 회로 기판; 및
    상기 회로 기판 상에 배치된 적어도 하나의 발광 소자를 포함하며,
    상기 발광 소자는 제3항의 발광 소자인 라이트 유닛.
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