KR20170042640A - Method for dynamically accessing and programming resistive change element arrays - Google Patents

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Abstract

저항 변화 소자 어레이 내의 하나 이상의 저항 변화 소자들을 동적으로 프로그래밍하고 동적으로 판독하는 방법이 개시된다. 이들 방법들은 제일먼저, 저항 변화 소자 어레이 내의 모든 어레이 라인들을 동시에 사전 충전하고, 그 후, 방전 전류를 선택된 셀들에만 흘러보내게 하기 위해 다른 어레이 라인들을 플로우팅시키면서 특정 어레이 라인들을 접지시키는 단계를 포함한다. 이러한 방식으로, 1-R 셀로 구성된 저항 변화 소자 어레이들 내의 저항 변화 소자들, 즉 인시츄 선택 회로가 없는 셀들은 신뢰성 있고 신속하게 액세스하고 프로그래밍될 수 있다.A method for dynamically programming and dynamically reading one or more resistance-change elements in a resistance-change element array is disclosed. These methods first include pre-charging all array lines in the resistance-change element array simultaneously and then grounding certain array lines while floating the other array lines to allow the discharge current to flow only to the selected cells do. In this manner, the resistance change elements in the resistance change element arrays composed of 1-R cells, i.e., cells without the in situ select circuit, can be reliably and quickly accessed and programmed.

Description

저항 변화 소자 어레이들을 동적으로 액세스하고 프로그래밍하기 위한 방법{METHOD FOR DYNAMICALLY ACCESSING AND PROGRAMMING RESISTIVE CHANGE ELEMENT ARRAYS}[0001] METHOD FOR DYNAMICALLY ACCESSING AND PROGRAMMING RESISTIVE CHANGE ELEMENT ARRAYS [0002]

관련 사건들의 상호 참조Cross-reference of related events

본 출원은 2014년 8월 12일자로 출원된 미국 특허 출원 제14/457,520호의 35 U.S.C.§120에 따른 이익을 주장하며, 이 특허 출원은 본 출원의 양수인에게 양도되었으며, 그 전체 내용은 본 출원 내에 참조로 병합된다.This application claims the benefit under 35 USC § 120 of U.S. Patent Application No. 14 / 457,520, filed August 12, 2014, which is assigned to the assignee of the present application, the entire contents of which are incorporated herein by reference Merged by reference.

본 출원은 본 출원의 양수인에게 양도된 아래의 미국 특허들과 관련이 있으며, 이 특허들의 전체 내용은 본 출원 내에 참조로 병합된다:This application is related to the following US patents assigned to the assignee of the present application, the entire contents of which are incorporated herein by reference:

"Methods of Nanotube Films and Articles"이라는 발명의 명칭으로 2002년 4월 23일자로 출원된 미국 특허 제6,835,591호;U.S. Patent No. 6,835,591, filed April 23, 2002, entitled " Methods of Nanotube Films and Articles ";

"Methods of Using Pre-Formed Nanotubes to Make Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements, and Articles"이라는 발명의 명칭으로 2003년 1월 13일자로 출원된 미국 특허 제7,335,395호;U.S. Patent No. 7,335,395, filed January 13, 2003, entitled " M ethods of Using Pre-Formed Nanotubes to Make Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements, and Articles &

"Nanotube Films and Articles"이라는 발명의 명칭으로 2004년 3월 16일자로 출원된 미국 특허 제6,706,402호;U.S. Patent No. 6,706,402, filed March 16, 2004, entitled " Nanotube Films and Articles & quot ;;

"Non-Volatile Electromechanical Field Effect Devices and Circuits Using Same and Methods of Forming Same"이라는 발명의 명칭으로 2004년 6월 9일자로 출원된 미국 특허 제7,115,901호;U.S. Patent No. 7,115,901, filed June 9, 2004, entitled " Non-Volatile Electromechanical Field Devices and Circuits Using Same and Methods of Forming Same &

"Resistive Elements Using Carbon Nanotubes"이라는 발명의 명칭으로 2005년 9월 20일자로 출원된 미국 특허 제7,365,632호;U.S. Patent No. 7,365,632, filed September 20, 2005, entitled " Resistive Elements Using Carbon Nanotubes & quot ;;

"Two-Terminal Nanotube Devices and Systems and Methods of Making Same"이라는 발명의 명칭으로 2005년 11월 15일자로 출원된 미국 특허 제7,781,862호;U.S. Patent No. 7,781,862, filed November 15, 2005, entitled " Two-Terminal Nanotube Devices and Methods of Making Same & quot ;;

"Memory Arrays Using Nanotube Articles with Reprogrammable Resistance"이라는 발명의 명칭으로 2005년 11월 15일자로 출원된 미국 특허 제7,479,654호;U.S. Patent No. 7,479,654, filed on November 15, 2005, entitled " Memory Arrays Using Nanotube Articles with Reprogrammable Resistance & quot ;;

"Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same"이라는 발명의 명칭으로 2008년 8월 8일자로 출원된 미국 특허 제8,217,490호;U.S. Patent No. 8,217,490, filed August 8, 2008, entitled " Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same &

"Dynamic Sense Current Supply Circuit and Associated Method for Reading and Characterizing a Resistive Memory Array"이라는 발명의 명칭으로 2009년 10월 23일자로 출원된 미국 특허 제8,351,239호; 및U.S. Patent No. 8,351,239, filed October 23, 2009, entitled " Dynamic Sense Current Supply Circuit and Associated Method for Reading and Characterizing a Resistive Memory Array "; And

"Method for Resetting a Resistive Change Memory Element"이라는 발명의 명칭으로 2009년 11월 13일자로 출원된 미국 특허 제8,000,127호.U.S. Patent No. 8,000,127, filed November 13, 2009, entitled " Method for Resetting a Resistive Change Memory Element & quot ;.

본 출원은 본 출원의 양수인에게 양도된 아래의 미국 특허 출원들과 관련이 있으며, 이 특허 출원들의 전체 내용은 본 출원 내에 참조로 병합된다:This application is related to the following U.S. patent applications assigned to the assignee of the present application, the entire contents of which are incorporated herein by reference:

"Nonvolatile Nanotube Programmable Logic Devices and a Nonvolatile Nanotube Field Programmable Gate Array Using Same"이라는 발명의 명칭으로 2009년 8월 6일자로 출원된 미국 특허 출원 제12/536,803호;U.S. Patent Application No. 12 / 536,803, filed August 6, 2009, entitled " Nonvolatile Nanotube Programmable Logic Devices and a Nonvolatile Nanotube Field Programmable Gate Array Using Same &

"A Method for Adjusting a Resistive Change Element Using a Reference"이라는 발명의 명칭으로 2010년 9월 1일자로 출원된 미국 특허 출원 제12/873,946호; 및U.S. Patent Application No. 12 / 873,946, filed September 1, 2010, entitled " A Method for Adjusting a Resistive Change Element Using a Reference & quot ;; And

"Carbon Based Nonvolatile Cross Point Memory Incorporating Carbon Based Diode Select Devices And MOSFET Select Devices For Memory And Logic Applications"이라는 발명의 명칭으로 2012년 12월 12일자로 출원된 미국 특허 출원 제13/716,453호.U.S. Patent Application No. 13 / 716,453, filed December 12, 2012, entitled " Carbon Based Nonvolatile Cross Point Memory Incorporated Carbon Based Diode Select Devices And MOSFET Select Devices For Memory And Logic Applications . "

1. 기술 분야1. Technical Field

본 발명개시는 일반적으로 저항 변화 소자들의 어레이들에 관한 것이며, 보다 구체적으로는, 인시츄(in situ) 선택 및 전류 제한 소자들을 필요로 하지 않으면서 이러한 어레이들을 동적으로 판독하고 프로그래밍하는 개선된 방법에 관한 것이다.The disclosure of the present invention generally relates to arrays of resistance-changing elements, and more particularly to an improved method of dynamically reading and programming such arrays without the need for in situ selection and current limiting elements .

2. 관련기술의 논의2. Discussion of related technologies

본 명세서 전반에 걸친 관련 기술에 대한 그 어떠한 논의도 그러한 기술이 널리 알려져 있거나 해당 분야의 일반적인 대중적 지식의 일부를 형성한다는 것을 인정하는 것으로서 결코 간주되어서는 안된다.No discussion of related art throughout this specification should be construed as acknowledging that such technology is well known or forms part of general public knowledge in the field.

본 업계의 당업자에 의해 종종 저항 RAM으로서 지칭되는 저항 변화 디바이스 및 어레이는 반도체 산업에서 잘 알려져 있는 것이다. 이러한 디바이스 및 어레이는, 예를 들어, 상 변화(phase change) 메모리, 고체 전해질 메모리, 금속 산화물 저항 메모리, 및 NRAM™과 같은 탄소 나노튜브 메모리를 포함하지만, 이에 한정되지는 않는다.Resistance-changing devices and arrays, often referred to as resistive RAM by those skilled in the art, are well known in the semiconductor industry. Such devices and arrays include, but are not limited to, for example, phase change memory, solid electrolyte memory, metal oxide resistive memory, and carbon nanotube memories such as NRAM (TM).

저항 변화 디바이스 및 어레이는 2개 이상의 저항 상태들 사이의 각각의 개별적인 어레이 셀 내에서, 어떤 인가된 자극에 응답하여 복수의 비 휘발성(non-volatile) 저항 상태들 사이로 조정될 수 있는 일부 물질을 일반적으로 포함하는, 저항 변화 소자를 조정함으로써 정보를 저장한다. 예를 들어, 저항 변화 소자 셀 내의 각각의 저항 상태는 이러한 디바이스 또는 어레이 내의 회로를 지원함으로써 프로그래밍되고 되판독될 수 있는 데이터 값에 대응할 수 있다.The resistance-varying device and array may generally include, in each individual array cell between two or more resistive states, some of the materials that can be adjusted between a plurality of non-volatile resistive states in response to an applied stimulus And stores the information by adjusting the resistance change element, including the resistance change element. For example, each resistance state within the resistance-variable element cell may correspond to a data value that can be programmed and read by supporting circuitry within such a device or array.

예를 들어, 저항 변화 소자는 고 저항 상태(논리 "0"에 대응할 수 있음)와 저 저항 상태(논리 "1"에 대응할 수 있음)의 두가지 저항 상태들 사이를 스위칭하도록 배열될 수 있다. 이러한 방식으로, 저항 변화 소자는 하나의 2진 숫자(비트)의 데이터를 저장하는데 사용될 수 있다.For example, the resistance-variable element may be arranged to switch between two resistance states of a high-resistance state (which may correspond to a logic "0") and a low-resistance state (which may correspond to a logic "1"). In this manner, the resistance-change element can be used to store one binary number (bit) of data.

또는, 다른 예시로서, 저항 변화 소자는 4개의 저항 상태들 사이를 스위칭하여 2비트의 데이터를 저장하도록 배열될 수 있다. 또는, 저항 변화 소자는 8개의 저항 상태들 사이를 스위칭하여 4비트의 데이터를 저장하도록 배열될 수 있다. 또는, 저항 변화 소자는 2n개의 저항 상태들 사이를 스위칭하여 n비트의 데이터를 저장하도록 배열될 수 있다.Alternatively, as another example, the resistance-change element may be arranged to switch between four resistance states to store two bits of data. Alternatively, the resistance-change element may be arranged to switch between eight resistance states to store four bits of data. Alternatively, the resistance-change element may be arranged to switch between 2 n resistance states to store n bits of data.

오늘날의 최신 기술 내에서는, 저항 변화 소자 어레이들의 어레이의 셀 밀도를 스케일링하고 증가시킬 필요성이 증가하고 있다. 그러나, 최신 기술 내에서 점점 더 작은 저항 변화 소자를 제공하기 위해 기술이 발전함에 따라, 저항 변화 소자 어레이 내의 개개의 어레이 셀들의 물리적 치수는, 특정 응용예들에서, 종래의 저항 변화 소자 어레이 셀들 내에서 사용되는 선택 회로의 물리적 치수에 의해 제한받는다. 이를 위해, 각각의 셀 내에서의 인시츄 선택 회로 또는 다른 전류 제어 디바이스들을 필요로 하지 않고서 개개의 어레이 셀들이 신속하게 액세스(판독)되거나 조정(프로그래밍)될 수 있도록 저항 변화 소자의 어레이를 판독하고 프로그래밍하는 방법이 실현된다면 유리할 것이다.Within today's state of the art, there is an increasing need to scale and increase the cell density of arrays of resistive element arrays. However, as technology develops to provide increasingly smaller resistance change elements within the state of the art, the physical dimensions of the individual array cells in the array of resistance change elements are, in certain applications, Lt; RTI ID = 0.0 > circuitry used in < / RTI > To this end, the array of resistive elements is read so that individual array cells can be quickly accessed (read) or adjusted (programmed) without the need for in situ select circuits or other current control devices in each cell It would be advantageous if programming methods were realized.

본 발명개시는 저항 변화 소자의 어레이를 프로그래밍하고 판독하기 위한 동적 방법에 관한 것이며, 보다 구체적으로는, 어레이 내의 셀들이 각각의 셀 내에서의 인시츄 선택 또는 전류 제어 회로를 필요로 하지 않고서 신속하게 프로그래밍되거나 판독될 수 있는 그러한 방법에 관한 것이다.The present disclosure relates to a dynamic method for programming and reading arrays of resistance-changing elements, and more particularly, to a method and system for quickly and efficiently performing the in-situ selection or current control circuitry in cells within an array. Such a method being able to be programmed or read.

특히, 본 발명개시는 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 방법을 제공한다. 이 방법은 제일먼저, 저항 변화 소자 어레이를 제공하는 단계를 포함하며, 이 저항 변화 소자 어레이는 복수의 워드 라인들, 복수의 비트 라인들, 및 복수의 저항 변화 소자들을 포함한다. 저항 변화 소자 어레이 내에서, 각각의 저항 변화 소자는 제1 단자 및 제2 단자를 갖는다. 각각의 저항 변화 소자의 제1 단자는 워드 라인과 전기적으로 통신하고, 각각의 저항 변화 소자의 제2 단자는 비트 라인과 전기적으로 통신한다. 이 방법은 저항 변화 소자 어레이 내의 모든 비트 라인들 및 모든 워드 라인들을 미리 선택된 전압 레벨로 동시에 충전하는 단계를 더 포함한다. 이 방법은 저항 변화 소자 어레이 내의 하나의 워드 라인을 선택하는 단계와, 다른 워드 라인들 모두와 비트 라인들 모두를 접지로 구동시키면서 선택된 워드 라인을 플로우팅(float)시키는 단계를 더 포함한다. 이 방법은 적어도 하나의 저항 변화 소자에 대한 적어도 하나의 판독 전류값을 측정하기 위해, 선택된 워드 라인이 이들 저항 변화 소자들을 거쳐 방전될 때 선택된 워드 라인과 전기적으로 통신하는 이들 저항 변화 소자들에 흐르는 전류를 관측하는 단계를 더 포함한다. 이 방법은 적어도 하나의 판독 전류값으로부터 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 단계를 더 포함한다.In particular, the disclosure of the present invention provides a method for determining the resistance state of at least one resistance-variable element in a resistance-variable element array. The method comprises, first of all, providing an array of resistive elements, the array of resistive elements comprising a plurality of wordlines, a plurality of bitlines, and a plurality of resistive elements. In the resistance-variable element array, each resistance-change element has a first terminal and a second terminal. A first terminal of each resistance-variable element is in electrical communication with a word line, and a second terminal of each resistance-variable element is in electrical communication with the bit line. The method further comprises simultaneously charging all the bit lines and all word lines in the resistance variable element array to a preselected voltage level. The method further comprises selecting one word line in the resistance variable element array and float selected word lines while driving both the other word lines and both bit lines to ground. The method comprises the steps of measuring a read current value for at least one resistance-changing element, the method comprising the steps of: measuring the at least one read current value for at least one resistance- And observing the current. The method further includes determining a resistance state of at least one resistance-changing element from at least one read current value.

본 발명개시의 일 양태에 따르면, 저항 변화 소자를 판독하는 본 방법은 또한, 선택된 워드 라인이 적어도 하나의 저항 기준 소자를 거쳐 방전되게 하는 단계를 포함한다. 그리고, 적어도 하나의 저항 변화 소자의 저항 상태는 적어도 하나의 판독 전류값을 적어도 하나의 저항 기준 소자에 흐르는 측정된 전류값과 비교함으로써 결정된다.According to one aspect of the present disclosure, the present method of reading a resistance-changing element also includes causing the selected word line to discharge through at least one resistance-reference element. And, the resistance state of at least one resistance-change element is determined by comparing at least one read current value with a measured current value flowing in at least one resistance-reference element.

더 나아가, 본 발명개시는 또한 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자의 저항 상태를 조정하는 방법을 제공한다. 이 방법은 제일먼저, 저항 변화 소자 어레이를 제공하는 단계를 포함한다. 이 저항 변화 소자 어레이는 복수의 워드 라인들, 복수의 비트 라인들, 및 복수의 저항 변화 소자들을 포함한다. 저항 변화 소자 어레이 내에서, 각각의 저항 변화 소자는 제1 단자 및 제2 단자를 갖는다. 각각의 저항 변화 소자의 제1 단자는 워드 라인과 전기적으로 통신하고, 각각의 저항 변화 소자의 제2 단자는 비트 라인과 전기적으로 통신한다. 이 방법은 저항 변화 소자 어레이 내의 모든 비트 라인들 및 모든 워드 라인들을 미리 선택된 전압 레벨로 동시에 충전하는 단계를 더 포함한다. 이 방법은 상기 저항 변화 소자 어레이 내의 하나의 워드 라인을 선택하는 단계와, 다른 워드 라인들 모두와 비트 라인들 모두를 플로우팅시키면서 선택된 워드 라인을 접지로 구동시키는 단계를 더 포함한다. 이 방법은 적어도 하나의 저항 변화 소자에 흐르는 적어도 하나의 프로그래밍 전류를 제공하기 위해 선택된 워드 라인과 전기적으로 통신하는 이들 저항 변화 소자와 전기적으로 통신하는 이들 비트 라인들을 이들 저항 변화 소자를 거쳐 방전시키는 단계를 더 포함한다. 이 방법 내에서, 적어도 하나의 프로그래밍 전류는 적어도 하나의 저항 변화 소자의 전기 저항을 제1 저항 상태로부터 제2 저항 상태로 조정한다.Furthermore, the disclosure of the present invention also provides a method of adjusting the resistance state of at least one resistance-variable element in a resistance-variable element array. The method first includes providing an array of resistance variable elements. The resistance variable element array includes a plurality of word lines, a plurality of bit lines, and a plurality of resistance change elements. In the resistance-variable element array, each resistance-change element has a first terminal and a second terminal. A first terminal of each resistance-variable element is in electrical communication with a word line, and a second terminal of each resistance-variable element is in electrical communication with the bit line. The method further comprises simultaneously charging all the bit lines and all word lines in the resistance variable element array to a preselected voltage level. The method further includes selecting one word line in the resistance variable element array and driving the selected word line to ground while both the other word lines and both bit lines are being floated. The method includes the steps of discharging these bit lines in electrical communication with these resistance changing elements in electrical communication with selected word lines to provide at least one programming current flowing through the at least one resistance changing element through these resistance changing elements . In this method, at least one programming current adjusts the electrical resistance of at least one resistance-variable element from a first resistance state to a second resistance state.

본 발명개시의 다른 양태 하에서, 저항 변화 소자의 저항 상태를 조정하는 이 방법 내에서, 제1 저항 상태는 제2 저항 상태보다 낮다.Within this method of adjusting the resistance state of the resistance-variable element under another aspect of the disclosure of the present invention, the first resistance state is lower than the second resistance state.

본 발명개시의 다른 양태 하에서, 저항 변화 소자의 저항 상태를 조정하는 이 방법 내에서, 제1 저항 상태는 제2 저항 상태보다 높다.Within this method of adjusting the resistance state of the resistance-variable element under another aspect of the disclosure of the present invention, the first resistance state is higher than the second resistance state.

본 발명개시의 다른 양태 하에서, 저항 변화 소자의 저항 상태를 조정하는 이 방법 내에서, 선택된 워드 라인과 전기적으로 통신하는 모든 저항 변화 소자의 저항 상태가 동시에 조정된다.Within this method of adjusting the resistance state of the resistance-variable element under another aspect of the present disclosure, the resistance state of all resistance-variable elements in electrical communication with the selected word line is adjusted simultaneously.

본 발명개시의 다른 양태 하에서, 저항 변화 소자의 저항 상태를 조정하는 이 방법 내에서, 제1 저항 상태는 제1 논리값에 대응하고, 제2 저항 상태는 제2 논리값에 대응한다.Within this method of adjusting the resistance state of the resistance-variable element, the first resistance state corresponds to a first logic value and the second resistance state corresponds to a second logic value, under another aspect of the disclosure of the present invention.

본 발명개시의 다른 양태 하에서, 저항 변화 소자의 저항 상태를 조정하는 이 방법 내에서, 선택된 워드 라인과 전기적으로 통신하는 모든 저항 변화 소자는 선택된 워드 라인이 방전된 후에 동일한 논리값으로 프로그래밍된다.In this method of adjusting the resistance state of the resistance-variable element, all resistance-variable elements that are in electrical communication with the selected word-line are programmed to the same logic value after the selected word-line is discharged, under another aspect of the present disclosure.

더 나아가, 본 발명개시는 또한 저항 변화 소자 어레이 내의 단일 저항 변화 소자의 저항 상태를 조정하는 방법을 제공한다. 이 방법은 제일먼저, 저항 변화 소자 어레이를 제공하는 단계를 포함하며, 이 저항 변화 소자 어레이는 복수의 워드 라인들, 복수의 비트 라인들, 및 복수의 저항 변화 소자들을 포함한다. 저항 변화 소자 어레이 내에서, 각각의 저항 변화 소자는 제1 단자 및 제2 단자를 갖는다. 각각의 저항 변화 소자의 제1 단자는 워드 라인과 전기적으로 통신하고, 각각의 저항 변화 소자의 제2 단자는 비트 라인과 전기적으로 통신한다. 이 방법은 저항 변화 소자 어레이 내의 모든 비트 라인들 및 모든 워드 라인들을 미리 선택된 전압 레벨로 동시에 처음 충전하는 단계를 더 포함한다. 본 방법은 저항 변화 소자 어레이 내에서 하나의 워드 라인 및 하나의 비트 라인을 선택하고, 다른 워드 라인들 모두를 접지로 구동시키고 다른 비트 라인들 모두를 전류 제한 경로를 거쳐 접지로 풀링(pull)하면서 선택된 워드 라인을 플로우팅시키고 선택된 비트 라인을 접지로 구동시키는 단계를 더 포함한다. 이 방법은 단일 저항 변화 소자에 흐르는 프로그래밍 전류를 제공하기 위해 선택된 워드 라인 및 선택된 비트 라인과 전기적으로 통신하는 단일 저항 변화 소자를 거쳐 선택된 워드 라인을 방전시키는 단계를 더 포함한다. 본 발명개시의 이 방법 내에서, 프로그래밍 전류는 단일 저항 변화 소자의 전기 저항을 제1 저항 상태로부터 제2 저항 상태로 조정한다.Furthermore, the disclosure of the present invention also provides a method of adjusting the resistance state of a single resistance-variable element in a resistance-variable element array. The method comprises, first of all, providing an array of resistive elements, the array of resistive elements comprising a plurality of wordlines, a plurality of bitlines, and a plurality of resistive elements. In the resistance-variable element array, each resistance-change element has a first terminal and a second terminal. A first terminal of each resistance-variable element is in electrical communication with a word line, and a second terminal of each resistance-variable element is in electrical communication with the bit line. The method further includes first simultaneously charging all the bit lines and all word lines in the resistance variable element array to a preselected voltage level. The method selects one word line and one bit line in the resistance variable element array, drives all other word lines to ground and pulls all other bit lines to ground via the current limit path Further comprising floating the selected word line and driving the selected bit line to ground. The method further includes discharging a selected word line via a selected resistance change element in electrical communication with the selected word line and the selected bit line to provide a programming current to the single resistance variable element. In this method of disclosure of the present invention, the programming current adjusts the electrical resistance of the single resistance-variable element from the first resistance state to the second resistance state.

본 발명개시의 다른 양태 하에서, 단일 저항 변화 소자의 저항 상태를 조정하는 이 방법 내에서, 제1 저항 상태는 제2 저항 상태보다 낮다.Within this method of adjusting the resistance state of a single resistance-variable element under another aspect of the disclosure of the present invention, the first resistance state is lower than the second resistance state.

본 발명개시의 다른 양태 하에서, 단일 저항 변화 소자의 저항 상태를 조정하는 이 방법 내에서, 제1 저항 상태는 제2 저항 상태보다 높다.Within this method of adjusting the resistance state of a single resistance-variable element under another aspect of the present disclosure, the first resistance state is higher than the second resistance state.

본 발명개시의 다른 양태 하에서, 단일 저항 변화 소자의 저항 상태를 조정하는 이 방법 내에서, 제1 저항 상태는 제1 논리값에 대응하고, 제2 저항 상태는 제2 논리값에 대응한다.Within this method of adjusting the resistance state of a single resistance-variable element under another aspect of the present disclosure, the first resistance state corresponds to a first logic value and the second resistance state corresponds to a second logic value.

본 발명개시의 다른 양태 하에서, 단일 저항 변화 소자의 저항 상태를 조정하는 이 방법 내에서, 전류 제한 경로는 선택되지 않은 저항 변화 소자에 흐르는 방전 전류가 선택되지 않은 저항 변화 소자의 저항 상태를 조정할 정도로 충분히 크게 되는 것을 방지하면 족하다.In this method of adjusting the resistance state of a single resistance-variable element under another aspect of the disclosure of the present invention, the current-limiting path is set such that the discharge current flowing through the non-selected resistance-variable element adjusts the resistance state of the non- It is enough to prevent it from getting big enough.

본 발명개시의 다른 양태에 따르면, 제공된 동적 프로그래밍 및 판독 방법 내에서, 저항 변화 소자는 2단자 나노튜브 스위칭 소자이다.According to another aspect of the disclosure of the present invention, within the provided dynamic programming and reading method, the resistance-variable element is a two-terminal nanotube switching element.

본 발명개시의 다른 양태에 따르면, 제공된 동적 프로그래밍 및 판독 방법 내에서, 저항 변화 소자는 금속 산화물 메모리 소자이다.According to another aspect of the disclosure of the present invention, within the dynamic programming and reading method provided, the resistance-variable element is a metal oxide memory element.

본 발명개시의 다른 양태에 따르면, 제공된 동적 프로그래밍 및 판독 방법 내에서, 저항 변화 소자는 상 변화 메모리 소자이다.According to another aspect of the present disclosure, within the provided dynamic programming and reading method, the resistance-changing element is a phase-change memory element.

본 발명개시의 다른 양태에 따르면, 제공된 동적 프로그래밍 및 판독 방법 내에서, 저항 변화 소자 어레이는 메모리 어레이이다.According to another aspect of the disclosure of the present invention, within the dynamic programming and reading method provided, the resistance variable element array is a memory array.

본 발명개시의 다른 특징들 및 이점들은 첨부된 도면들과 관련하여 아래에서 제공되는 본 발명의 아래의 상세한 설명으로부터 명백해질 것이다.Other features and advantages of the present disclosure will become apparent from the following detailed description of the present invention when taken in conjunction with the accompanying drawings.

도면들에서,
도 1은 어레이의 셀들 내에서 FET 선택 디바이스들이 사용되는 저항 변화 소자들의 어레이에 대한 예시적인 일반적 아키텍처를 도시한 개략도이다.
도 2는 어레이의 셀들 내에서 다이오드 선택 디바이스들이 사용되는 저항 변화 소자들의 어레이에 대한 예시적인 일반적 아키텍처를 도시한 개략도이다.
도 3a는 어레이의 셀들 내에서 어떠한 선택 디바이스들 또는 다른 전류 제한 회로도 사용되지 않는 1-R 저항 변화 소자 셀들의 어레이에 대한 예시적인 일반적 아키텍처를 도시하는 개략도이다.
도 3b는 정적(static) DC 프로그래밍 또는 판독 동작 동안 도 3a의 1-R 저항 변화 소자 어레이 아키텍처 내에 존재하는 기생 전류 흐름을 도시하는 다이어그램이다.
도 4는 본 발명개시의 특정 실시예들에서 설명된 바와 같이, (도 3a에서와 같이) 어레이의 셀들 내에서 어떠한 선택 디바이스들 또는 다른 전류 제한 회로도 사용되지는 않지만, 각각의 워드 라인에 대한 기준 소자들을 포함하는, 1-R 저항 변화 소자 셀들의 어레이에 대한 예시적인 일반적 아키텍처를 도시하는 개략도이다.
도 5는 1-R 저항 변화 소자 셀들의 3D 어레이의 레이아웃을 도시하는 사시도이다.
도 6은 도 7b, 도 8b, 및 도 9b와 관련하여 참조될 저항 변화 소자 어레이 내의 4개의 예시적인 개별 1-R 저항 변화 셀들을 도시하는 다이어그램이다.
도 7a는 저항 변화 소자 어레이 내의 선택된 워드 라인과 연관된 모든 비트들에 대해 동적 판독(READ) 동작을 수행하는 본 발명개시에 따른 방법을 상술한 흐름도이다.
도 7b는 도 7a에서 상술된 바와 같이 본 발명개시의 방법에 따라 수행된 예시적인 동적 판독(READ) 동작 동안 도 6의 저항 변화 셀들에 제공되는 전기적 자극을 상술한 일련의 파형도들(710~790)이다.
도 8a는 저항 변화 소자 어레이 내의 선택된 워드 라인과 연관된 모든 비트들에 대해 멀티 셀 동적 프로그래밍 동작을 수행하는 본 발명개시에 따른 방법을 상술한 흐름도이다.
도 8b는 도 8a에서 상술된 바와 같이 본 발명개시의 방법에 따라 수행된 예시적인 멀티 셀 동적 프로그래밍 동작 동안 도 6의 저항 변화 셀들에 제공되는 전기적 자극을 상술한 일련의 파형도들(810~880)이다.
도 9a는 저항 변화 소자 어레이 내의 하나의 셀에 대해 단일 셀 동적 프로그래밍 동작을 수행하는 본 발명개시에 따른 방법을 상술한 흐름도이다.
도 9b는 도 9a에서 상술된 바와 같이 본 발명개시의 방법에 따라 수행된 예시적인 단일 셀 동적 프로그래밍 동작 동안 도 6의 저항 변화 셀들에 제공되는 전기적 자극을 상술한 일련의 파형도들(910~980)이다.
도 10은 저항 변화 소자 어레이에 대해 본 발명개시의 동적 프로그래밍 및 동적 판독(READ) 방법을 수행할 수 있는 액세스 및 어드레싱 시스템을 도시한 단순화된 블록도이다.In the drawings,
1 is a schematic diagram illustrating an exemplary general architecture for an array of resistance change elements in which FET select devices are used within the cells of the array.
Figure 2 is a schematic diagram illustrating an exemplary general architecture for an array of resistance change elements in which diode selection devices are used within the cells of the array.
3A is a schematic diagram illustrating an exemplary general architecture for an array of 1-R resistance-variable device cells in which no select devices or other current limit circuits are used within the cells of the array.
3B is a diagram illustrating the parasitic current flow present in the 1-R resistive element array architecture of FIG. 3A during a static DC programming or reading operation.
4 illustrates that while no select devices or other current limiting circuits are used in the cells of the array (as in FIG. 3A), as described in the specific embodiments of the present disclosure, the reference for each word line Lt; RTI ID = 0.0 > 1-R < / RTI >
5 is a perspective view showing the layout of a 3D array of 1-R resistance-variable element cells.
FIG. 6 is a diagram illustrating four exemplary individual 1-R resistance change cells in a resistance-change element array to be referenced with respect to FIGS. 7B, 8B, and 9B.
7A is a flow chart illustrating a method according to the present disclosure for performing a dynamic read operation on all bits associated with a selected word line in an array of resistance-variable elements.
7B illustrates a series of waveform diagrams 710 - 720 describing electrical stimuli provided in the resistance change cells of FIG. 6 during an exemplary dynamic read (READ) operation performed in accordance with the method of the present disclosure as described above in FIG. 7A. 790).
8A is a flow chart illustrating a method according to the present disclosure for performing multi-cell dynamic programming operations on all bits associated with a selected word line in an array of resistance-variable elements.
8B illustrates a series of waveform diagrams 810-880 (described above) that illustrate electrical stimuli provided in the resistance-changing cells of FIG. 6 during an exemplary multi-cell dynamic programming operation performed in accordance with the method of the present disclosure as described above in FIG. )to be.
9A is a flow chart illustrating a method according to the disclosure of the present invention for performing a single cell dynamic programming operation on one cell in a resistance change element array.
FIG. 9B illustrates a series of waveform diagrams 910-980 described above with respect to electrical stimulation provided to the resistance-changing cells of FIG. 6 during an exemplary single-cell dynamic programming operation performed in accordance with the method of the present disclosure as described above in FIG. 9A. )to be.
10 is a simplified block diagram illustrating an access and addressing system capable of performing the dynamic programming and dynamic read (READ) methods of the present disclosure for a resistance variable element array.

본 발명개시는 어레이 내의 저항 변화 소자의 저항 상태들을 프로그래밍하고 판독하기 위한 저항 변화 소자 어레이 및 방법에 관한 것이다. 아래에서 상세히 논의될 바와 같이, 본 발명개시의 동적 프로그래밍 및 판독 방법은 1-R 저항 변화 소자 셀들의 어레이들 내에서의 사용에 매우 적합하다. 이러한 1-R 저항 변화 소자 셀들(도 3a 및 도 4에 도시되고 이들 도면들과 관련하여 아래에서 상세히 논의됨)은 이들 셀들이 2단자 저항 변화 소자로만 구성되고 어떠한 인시츄 선택 회로 또는 다른 전류 제한 소자들을 포함하지 않는 것을 특징으로 한다. 본 발명개시의 동적 프로그래밍 및 판독 방법은 제일먼저, 저항 변화 소자 어레이 내의 모든 어레이 라인들을 동시에 사전 충전하고(pre-charging), 그 후, 방전 전류를 선택된 셀들에만 흘러보내게 하기 위해 다른 어레이 라인들을 "플로우팅"시키면서 특정 어레이 라인들을 접지시키는 단계를 포함한다. 이러한 방식으로, 아래에서 상세히 설명되는 바와 같이, 본 발명개시의 방법은, 많은 종래의 프로그래밍 및 판독 방법에 내재된 특정 설계 및 레이아웃 제약을 필요로 하지 않고서, 신뢰성 있고 신속하게 프로그래밍하고(즉, 저항 변화 소자의 저항 상태를 제1 값으로부터 원하는 제2 값으로 조정함), 판독(즉, 어레이 내의 하나 이상의 셀들 내의 저항 변화 소자의 저항 상태를 결정함)하는데에 사용될 수 있다.The present disclosure is directed to a resistance-variable element array and method for programming and reading resistance states of a resistance-variable element in an array. As will be discussed in detail below, the dynamic programming and reading method of the present disclosure is well suited for use in arrays of 1-R resistance variable element cells. These 1-R resistance variable element cells (shown in FIGS. 3A and 4 and discussed in detail below in connection with these figures) are designed such that these cells are only made of two-terminal resistance changing elements and that any in- It does not include the elements. The dynamic programming and reading method of the present disclosure may be achieved by first simultaneously pre-charging all array lines in the resistance-variable element array and then applying different array lines to allow discharge current to flow only to selected cells And " float "certain array lines. In this manner, the method of disclosure of the present invention, as described in detail below, can be reliably and quickly programmed (i. E., Without the need for specific design and layout constraints inherent in many conventional programming and reading methods Changing the resistance state of the changing element from a first value to a desired second value), and reading (i.e., determining the resistance state of the resistance-changing element in one or more cells in the array).

본 발명개시의 방법들 내에서 설명된 바와 같은 여러 공정 단계들은 하나 이상의 어레이 라인들이 원하는 전압 레벨로 충전된 후에 "플로우팅"될 것을 요구한다. 본 발명개시의 범위 내에서, 어레이 라인을 "플로우팅"하는 것은, 어레이 라인 상의 사전 충전된 전압이 라인 커패시턴스로 인해 일시적으로 유지되도록, 해당 라인을 고 임피던스로 구동시키는 것(또는 단순히 원하는 전압을 라인 상에 구동시키는데 사용된 회로 소자로부터 해당 라인을 분리시킴)임을 유의해야 한다. 아래에서 상세히 보여질 바와 같이, 이 "플로우팅"기술은 어레이 셀들과의 인시츄방식 선택 회로를 필요로 하지 않고서 선택된 셀들을 거치는 어레이 라인 방전 경로들을 제공하기 위해(그리고, 선택되지 않은 셀들을 거치는 이러한 경로를 방지하기 위해) 본 발명개시의 동적 프로그래밍 및 동적 판독 방법 내에서 사용된다.Various process steps as described within the methods of the present disclosure require that one or more of the array lines be "floated" after being charged to a desired voltage level. Within the scope of the present disclosure, "floating" an array line is achieved by driving the line to a high impedance (or simply applying a desired voltage to the array line) Separating the line from the circuitry used to drive it on the line). As will be seen in detail below, this "floating" technique may be used to provide array line discharge paths through selected cells (and without passing through unselected cells) without requiring in- (To prevent such a path) is used within the dynamic programming and dynamic reading methods of the present disclosure.

아래에서 상세히 설명될 바와 같이, 본 발명개시는 어레이 내의 저항 변화 소자에 대한 프로그래밍(즉, 세트(SET) 및 리세트(RESET) 동작을 수행) 및 액세스(즉, 판독(READ) 동작을 수행함)를 위한 방법을 교시한다. 본 발명개시의 특정 실시예들 내에서, 저항 변화 소자들의 어레이들은, 각각의 저항 변화 소자의 제1 단자가 워드 라인에 전기적으로 결합되고, 각각의 저항 변화 소자의 제2 단자가 비트 라인에 전기적으로 결합되도록 배열된다. 이러한 방식으로, 이러한 배열들 내에서, 각각의 저항 변화 소자는 특정 워드 라인 및 비트 라인 조합을 통해 고유하게 액세스될 수 있다. 도 3a, 도 4, 및 도 5(이하에서 상세하게 논의됨)는 그러한 저항 변화 소자 어레이들의 예시들을 제공한다. 본 발명개시의 일부 양태들은 국부적인, 인시츄 선택 회로 또는 전류 제한 디바이스들을 필요로 하지 않으면서 그러한 어레이 내의 저항 변화 소자들을 프로그래밍하고 액세스하기 위한 방법(다시, 이하에서 상세하게 설명될 것임)을 제공한다.As will be described in greater detail below, the present disclosure provides for programming (i.e., performing SET and RESET operations) and accessing (i.e., performing READ operations) for the resistance- For example. Within the specific embodiments of the present disclosure, arrays of resistance-variable elements are arranged such that the first terminal of each resistance-variable element is electrically coupled to the wordline and the second terminal of each resistance- Lt; / RTI > In this manner, within these arrangements, each resistance-change element can be uniquely accessed through a particular word line and bit line combination. 3A, 4, and 5 (discussed in detail below) provide examples of such resistance-variable element arrays. Some aspects of the present disclosure provide a method for programming and accessing resistance-changing elements in such an array (again to be described in detail below) without requiring local, in-situ select circuitry or current limiting devices do.

이를 위해, 본 발명개시의 일부 양태들에 따른 멀티 셀 프로그래밍 동작(즉, 본 명세서에 정의된 세트(SET) 또는 리세트(RESET) 동작)은 선택된 셀들의 그룹과 연관된 워드 라인을 요구된 세트(SET) 또는 리세트(RESET) 전압으로 사전 충전하는 것을 수반한다. 어레이 내의 다른 워드 라인들 및 비트 라인들은, 어레이 내의 어떠한 셀도 사전 충전 공정 단계 동안 전압 강하를 경험하지 않도록, 동시에 충전된다. 어레이 내의 모든 워드 라인들 및 비트 라인들이 충분히 충전되면, 선택된 셀들과 연관된 워드 라인은 고 임피던스에서 구동된다. 선택된 워드 라인 내에 내재된 라인 커패시턴스는 사전 충전된 프로그래밍 전압을 유지한다. 선택된 셀들과 연관된 비트 라인들은 접지로 구동되어, 유지된 프로그래밍 전압이 선택된 셀들을 거쳐 방전되도록 한다. 나머지 비트 라인들 및 워드 라인들은 선택되지 않은 셀들을 에 걸친 전압 강하(및, 종국에는, (이러한 셀들에 흐르는) 원하지 않는 전류들)를 방지하는데 필요한 전압으로 (동시에) 구동된다. 이러한 방식으로, 저항 변화 소자 어레이의 AC 과도 특성은, 각각의 어레이 셀 내의 국부적인 인시츄 선택 회로를 필요로 하지 않고서 해당 어레이 내의 선택된 저항 변화 소자 셀들의 그룹에 흐르는 동적 프로그래밍 전류를 선택적으로 제공하는데 사용될 수 있다. 본 발명개시에 따른 이러한 멀티 셀 프로그래밍 방법은 아래의 도 8a 및 도 8b의 논의와 함께 보다 상세히 설명된다.To this end, a multi-cell programming operation (i. E., A SET or RESET operation as defined herein) in accordance with some aspects of the disclosure of the present invention includes a step of setting a word line associated with a group of selected cells to a desired set SET) or a reset (RESET) voltage. Other word lines and bit lines in the array are simultaneously charged so that no cell in the array experiences a voltage drop during the pre-charging process step. When all the word lines and bit lines in the array are sufficiently charged, the word lines associated with the selected cells are driven at a high impedance. The inherent line capacitance in the selected word line maintains the pre-charged programming voltage. The bit lines associated with the selected cells are driven to ground so that the held programming voltage is discharged through the selected cells. The remaining bit lines and word lines are driven (simultaneously) with the voltage necessary to prevent voltage sags across the unselected cells (and, ultimately, unwanted currents flowing in these cells). In this manner, the AC transient characteristics of the resistance-variable element array selectively provide a dynamic programming current that flows in a group of selected resistance-varying element cells in the array without requiring a local in-situ selection circuit in each array cell Can be used. This multi-cell programming method according to the disclosure of the present invention will be described in more detail with the discussion of Figures 8A and 8B below.

또한, 단일 셀 프로그래밍 동작(즉, 저항 변화 소자 어레이 내의 단일 셀에 대한 세트(SET) 또는 리세트(RESET) 동작)이 또한 본 발명개시의 방법을 사용하여 수행될 수 있다. 멀티 셀 프로그래밍 동작과 관련하여 상술한 바와 같이, 선택된 셀과 연관된 워드 라인이 필요한 세트(SET) 또는 리세트(RESET) 전압으로 사전 충전되는 동안, 다른 어레이 라인들은, 프로그래밍 동작 이전에 임의의 어레이 셀에 걸쳐 어떠한 전압 강하도 방지하도록, 동시에 충전된다. 모든 라인들이 충분히 충전될 시간을 갖게 되면, 선택된 워드 라인은 고 임피던스로 구동되고 플로우팅되게 된다. 다시, 인가된 프로그래밍 전압은 라인 고유의 라인 커패시턴스로 인해 선택된 워드 라인 상에 남아있게 된다. 그 후, 선택된 셀과 연관된 비트 라인은 접지로 구동되어, 선택된 워드 라인 상에 유지된 프로그래밍 전압이 선택된 셀을 거쳐 방전되게 된다. 단일 셀 프로그래밍 동작의 경우, 선택된 워드 라인과 연관된 다른 셀들과 연관된 비트 라인들은 원격적으로 (예를 들어, 어레이 외부에 위치한 구동 회로에 의해 또는 어레이 외부의 풀 다운 저항기를 통해) 전류 제한된다. 이러한 방식으로, 선택된 워드 라인 상에 일시적으로 저장된 프로그래밍 전압은 선택된 셀을 거쳐서만 방전되게 된다. 이 방법은 또한 선택되지 않은 셀들과 연관된 비트 라인들만을 원격적으로 전류 제한시킴으로써 단일 워드 라인 또는 비트 라인과 연관된 셀들의 서브세트를 프로그램하는데 사용될 수 있다. 이러한 방식으로, 저항 변화 소자 어레이의 AC 과도 특성은, 해당 어레이 내의 하나의 선택된 저항 변화 소자 셀(또는 워드 또는 비트 라인 상의 셀들의 서브세트)에 흐르는 동적 프로그래밍 전류를 선택적으로 제공하는데 사용될 수 있다. 본 발명개시에 따른 이러한 단일 셀 프로그래밍 방법은 아래의 도 9a 및 도 9b의 논의와 함께 보다 상세히 설명된다.In addition, a single cell programming operation (i. E., SET or RESET operation for a single cell in a resistive element array) can also be performed using the method of the present disclosure. While the word line associated with the selected cell is precharged with the required set (SET) or reset (RESET) voltage, as described above in connection with the multi-cell programming operation, other array lines may be pre- So as to prevent any voltage drop. When all the lines have sufficient time to be charged, the selected word line is driven to a high impedance and floated. Again, the applied programming voltage remains on the selected word line due to the line-specific line capacitance. The bit line associated with the selected cell is then driven to ground so that the programming voltage held on the selected word line is discharged through the selected cell. In the case of a single cell programming operation, the bit lines associated with other cells associated with the selected word line are current limited (e.g., by a drive circuit located outside the array or through a pull down resistor external to the array) remotely. In this manner, the programming voltage temporarily stored on the selected word line is discharged only through the selected cell. The method can also be used to program a single word line or a subset of cells associated with a bit line by remotely current limiting only the bit lines associated with unselected cells. In this manner, the AC transient characteristics of the resistance-variable element array can be used to selectively provide a dynamic programming current that flows in one selected resistance-change element cell (or a subset of cells on a word or bit line) in the array. This single cell programming method according to the disclosure of the present invention is described in more detail with the discussion of Figures 9A and 9B below.

상기에서 간단히 소개된 본 발명개시의 방법들(즉, 프로그래밍 동작들과 관련하여 전술한 바와 같은 이러한 사전 충전, 플로우팅, 및 선택적 방전 방법)은 또한 저항 변화 소자들의 어레이 내에서의 선택된 셀들에 대한 액세스 방법(즉, 판독(READ) 동작)을 제공할 수 있다. 이러한 액세스 동작은 이하의 도 7a 및 도 7b의 논의 내에서 보다 상세히 설명된다. 본 발명개시의 일부 실시예들에서, 이러한 판독(READ) 동작들은 또한 (예를 들어, 도 4에서 도시된 바와 같이) 어레이 자체와 함께 기준 소자를 사용한다. 아래에서 보다 상세히 설명될 바와 같이, 판독(READ) 전압들(전술한 바와 같이 선택된 워드 라인들에 사전 충전됨)은 선택된 셀 또는 셀들과 동시에 이들 기준 소자들을 거쳐 방전되게 된다. 이러한 방식으로, 선택된 셀(또는 셀들)의 전압 방전은, 측정되어 어레이 외부에서 일부 예상값과 비교되는 것 대신에, 동일한 환경에서 기준 소자의 전압 방전과 간단히 비교될 수 있다. 아래에서 논의될 바와 같이, 특정 응용예들에서, 이러한 방식으로 기준 소자들을 사용하면 보다 신속하고 보다 낮은 전압 판독(READ) 동작들을 제공할 수 있다. 본 발명개시의 액세스 방법들 내에서의 그러한 기준 소자들의 사용은 이하의 도 4, 도 7a, 및 도 7b의 논의 내에서 보다 상세히 설명된다.The methods of the present disclosure that are briefly introduced above (i.e., such pre-charging, floating, and selective discharging methods as described above in connection with programming operations) can also be applied to selected cells in the array of resistance- Access method (i. E., READ operation). This access operation is described in more detail below in the discussion of FIGS. 7A and 7B. In some embodiments of the present disclosure, such READ operations also use a reference element with the array itself (e.g., as shown in FIG. 4). As will be described in more detail below, the READ voltages (precharged to the selected word lines as described above) are discharged through these reference elements simultaneously with the selected cells or cells. In this manner, the voltage discharge of the selected cell (or cells) can be simply compared with the voltage discharge of the reference element in the same environment, instead of being measured and compared to some expected value outside the array. As will be discussed below, in certain applications, using reference elements in this manner can provide faster and lower voltage read (READ) operations. The use of such reference elements within access methods of the present disclosure is described in more detail in the discussion of Figures 4, 7A, and 7B below.

본 발명개시의 방법에 따른 저항 변화 소자의 프로그래밍 및 액세스 방법에 대한 선행 논의는 워드 라인으로부터 비트 라인으로 흐르는 프로그래밍 및 판독 전류를 설명하지만, 본 발명개시의 방법은 이에 국한되지 않는다는 것을 유의해야 한다. 실제로, 아래에서 상세히 설명될 바와 같이, 프로그래밍 또는 판독 전류는 사전 충전되고, 예컨대, 선택된 셀(또는 셀들)과 연관된 비트 라인 상으로 플로우팅될 수 있으며, 선택된 셀(또는 셀들)과 연관된 워드 라인(또는 라인들)은 비트 라인으로부터 워드 라인으로 흐르는 프로그래밍 및 판독 전류를 제공하도록 접지될 수 있다. 이와 같이, 본 발명개시의 방법은 바이폴라(즉, 이중 극성) 저항 변화 소자 동작들과 호환가능한 프로그래밍 및 액세스 방법을 제공한다.It should be noted that the prior discussion of the programming and access method of the resistance-changing element in accordance with the method of the present disclosure discloses the programming and reading currents flowing from the word line to the bit line, but the method of disclosure of the invention is not so limited. Indeed, as will be described in greater detail below, a programming or read current can be pre-charged and floated on a bit line associated with, for example, a selected cell (or cells) Or lines) may be grounded to provide programming and read currents flowing from the bit line to the word line. As such, the method of present disclosure provides a programming and access method that is compatible with bipolar (i.e., dual polarity) resistance changing element operations.

저항 변화 셀들은 셀 내의 저항 변화 소자의 사용을 통해 정보를 저장한다. 전기적 자극에 반응하여, 이 저항 변화 소자는 적어도 2개의 비 휘발성 저항 상태들 중 어느 하나로 조정될 수 있다. 일반적으로, 저 저항 상태(일반적으로, 논리 '1'에 대응함, 세트(SET) 상태) 및 고 저항 상태(일반적으로, 논리 '0'에 대응함, 리세트(RESET) 상태)의 두가지 저항 상태들이 사용된다. 이러한 방식으로, 저항 변화 소자 셀 내의 저항 변화 소자의 저항값은 비트 정보를 저장하는데 사용될 수 있다(예를 들어, 1비트 메모리 소자로서 기능함). 본 발명개시의 다른 양태들에 따르면, 단일 셀이 2비트 이상의 정보를 저장할 수 있게끔 2개보다 많은 저항 상태들이 사용된다. 예를 들어, 저항 변화 메모리 셀은 단일 셀 내에서 2비트의 정보의 저장을 가능하게 하도록, 4개의 비 휘발성 저항 상태들 중 어느 하나로 자신의 저항 변화 소자를 조정한다.Resistance changing cells store information through the use of resistance changing elements in the cell. In response to electrical stimulation, the resistance-variable element may be adjusted to any one of at least two non-volatile resistance states. Generally, two resistive states, a low resistance state (generally corresponding to logic '1', a SET state) and a high resistance state (generally corresponding to logic '0', a RESET state) Is used. In this manner, the resistance value of the resistance-changing element in the resistance-change element cell can be used to store bit information (for example, functioning as a one-bit memory element). According to other aspects of the present disclosure, more than two resistance states are used to allow a single cell to store more than two bits of information. For example, a resistance-change memory cell adjusts its resistance-change element to one of four non-volatile resistance states to enable storage of two bits of information in a single cell.

본 발명개시에서, "프로그래밍"의 용어는 저항 변화 소자가 초기 저항 상태로부터 새로운 원하는 저항 상태로 조정되는 동작을 설명하기 위해 사용된다. 이러한 프로그래밍 동작은, 저항 변화 소자가 비교적 고 저항 상태(예를 들어, 10㏁ 정도)로부터 비교적 저 저항 상태(예를 들어, 100㏀ 정도)로 조정되는 세트(SET) 동작을 포함할 수 있다. (본 발명개시에 의해 정의된) 이러한 프로그래밍 동작은 또한, 저항 변화 소자가 비교적 저 저항 상태(예를 들어, 100㏀ 정도)로부터 비교적 고 저항 상태(예를 들어, 1㏁ 정도)로 조정되는 리세트(RESET) 동작을 포함할 수 있다. 추가적으로, 본 발명개시에 의해 정의된 "판독(READ)" 동작은 저장된 저항 상태를 크게 변경시키지 않고서 저항 변화 소자의 저항 상태가 결정되는 동작을 설명하기 위해 사용된다.In the present disclosure, the term "programming" is used to describe an operation in which the resistance-variable element is adjusted from an initial resistance state to a new desired resistance state. Such a programming operation may include a SET operation in which the resistance-variable element is adjusted from a relatively high resistance state (for example, about 10 MΩ) to a relatively low resistance state (for example, about 100 KΩ). This programming operation (defined by the disclosure of the present invention) is also advantageous in that the resistance changing element is adjusted from a relatively low resistance state (e.g., about 100 k?) To a relatively high resistance state (e.g., about 1 M? Reset (RESET) operation. Additionally, the "READ" operation defined by the disclosure of the present invention is used to describe the operation in which the resistance state of the resistance-variable element is determined without significantly changing the stored resistance state.

저항 변화 소자는, 예를 들어, 2단자 나노튜브 스위칭 소자, 상 변화 메모리, 금속 산화물 메모리 셀, 또는 도전성 브릿지 메모리(conductive bridge memory; CBRAM) 뿐만이 아니라, 다른 물질들 및 설계들을 사용할 수 있다.The resistance change element may use other materials and designs, as well as, for example, a two-terminal nanotube switching element, a phase change memory, a metal oxide memory cell, or a conductive bridge memory (CBRAM).

저항 변화 소자(및 그의 어레이)는 전자 디바이스들(예컨대, 비제한적인 예시로서, 휴대폰, 디지털 카메라, 솔리드 스테이트 하드 드라이브, 및 컴퓨터) 내에 디지털 데이터를 저장(저항 상태들로서 논리값들을 저장함)하기 위한 비 휘발성 메모리 디바이스로서 사용하기에 매우 적합하다. 그러나, 저항 변화 소자의 사용은 메모리 응용예에 국한되지 않는다. 실제로, 본 발명개시에 의해 교시된 진보된 아키텍처뿐만이 아니라 저항 변화 소자의 어레이는 또한 논리 디바이스 내에서 또는 아날로그 회로 내에서 사용될 수 있다.The resistance-varying element (and its arrays) may be used to store digital data (to store logic values as resistive states) in electronic devices (e.g., non-limiting examples, cellular phones, digital cameras, solid state hard drives, And is therefore well suited for use as a non-volatile memory device. However, the use of resistance-changing elements is not limited to memory applications. Indeed, not only the advanced architecture taught by the disclosure of the present invention, but also the array of resistance-changing elements can also be used in logic devices or in analog circuits.

일반적으로, 저항 변화 소자는, 상기 저항 변화 소자에 전기적 자극을 인가함으로써, 상이한 저항 상태들 중 어느 하나로 조정(프로그래밍)된다. 예를 들어, 저항 변화 소자의 전기 저항을 초기 저항값으로부터 새로운 원하는 저항값으로 조정하기 위해 (특정 응용예의 필요에 의해 요구되는) 특정 전압, 전류, 및 펄스 폭의 하나 이상의 프로그래밍 펄스들이 저항 변화 소자에 인가될 수 있다. 저항 변화 소자를 제1 초기 저항 상태로 다시 조정하거나, 또는 특정 응용예에 따라, 제3 저항 상태로 조정하는데 제2 프로그래밍 펄스(또는 펄스들)가 사용될 수 있다.In general, the resistance-variable element is adjusted (programmed) to one of the different resistance states by applying an electrical stimulus to the resistance-variable element. For example, one or more programming pulses of a specific voltage, current, and pulse width (required by the needs of a particular application) may be applied to the resistance-change element to adjust the electrical resistance of the resistance- Lt; / RTI > A second programming pulse (or pulses) may be used to adjust the resistance-changing element back to the first initial resistance state, or, depending on the particular application, to adjust to the third resistance state.

또한, 저항 변화 소자의 상태는, 예를 들어, 저항 변화 소자에 DC 테스트 전압을 인가하고 저항 변화 소자에 흐르는 전류를 측정함으로써 결정될 수 있다. 일부 응용예들에서, 이 전류는 예컨대, 프로그래밍 가능한 전원 공급기 또는 감지 증폭기와 같은, 전류 피드백 출력이 있는 전력 공급기를 사용하여 측정될 수 있다. 다른 응용예들에서, 이 전류는 저항 변화 소자와 직렬로 전류 측정 디바이스를 삽입함으로써 측정될 수 있다. 대안적으로, 저항 변화 소자의 상태는 또한, 예를 들어, 저항 변화 소자에 고정 DC 전류를 구동시키고, 저항 변화 소자에 걸친 결과 전압을 측정함으로써 결정될 수 있다. 두 경우 모두, 저항 변화 소자에 인가된 전기적 자극은 저항 변화 소자의 저항 상태를 변경시키지 않도록 제한된다. 이러한 방식으로, 판독(READ) 동작은 저항 변화 메모리 소자의 상태를 결정할 수 있다.Further, the state of the resistance-variable element can be determined, for example, by applying a DC test voltage to the resistance-variable element and measuring the current flowing through the resistance-variable element. In some applications, this current can be measured using a power supply with a current feedback output, such as, for example, a programmable power supply or sense amplifier. In other applications, this current can be measured by inserting a current measuring device in series with the resistance changing element. Alternatively, the state of the resistance-variable element can also be determined, for example, by driving a fixed DC current to the resistance-variable element and measuring the resulting voltage across the resistance-variable element. In both cases, the electrical stimulation applied to the resistance-variable element is limited so as not to change the resistance state of the resistance-variable element. In this manner, the READ operation can determine the state of the resistance-change memory element.

저항 변화 소자는, 비제한적인 예시로서, 금속 산화물, 고체 전해질, 칼코게나이드 유리와 같은 상 변화 물질, 및 탄소 나노튜브 패브릭과 같은, 복수의 물질들로 형성될 수 있다. 예를 들어, 본원에 참조로서 병합되어 있는, 버틴(Bertin) 등의 미국 특허 제7,781,862호는 제1 및 제2 도전성 단자와 나노튜브 패브릭 물품을 포함하는 2단자 나노튜브 스위칭 디바이스를 개시한다. 버틴(Bertin)은 나노튜브 패브릭 물품의 저항을 복수의 비 휘발성 저항 상태들 중 어느 하나로 조정하는 방법을 교시하고 있다. 적어도 하나의 실시예에서, 전류가 상기 나노튜브 패브릭 층을 통과하도록 제1 및 제2 도전성 소자들 중 적어도 하나에 전기적 자극이 인가된다. (미국 특허 제7,781,862호에서 버틴(Bertin)에 의해 서술된) 일정 세트의 미리 결정된 파라미터들 내에서 이러한 전기적 자극을 주의깊게 제어함으로써, 나노튜브 물품의 저항이 비교적 고 저항 상태와 비교적 저 저항 상태 간에 반복적으로 스위칭될 수 있다. 특정 실시예들에서, 이들 고 저항 상태 및 저 저항 상태는 비트 정보를 저장하는데 사용될 수 있다.The resistance-changing element can be formed of a plurality of materials, such as metal oxide, solid electrolyte, phase change material such as chalcogenide glass, and carbon nanotube fabric, as a non-limiting example. For example, U.S. Patent No. 7,781,862 to Bertin et al., Incorporated herein by reference, discloses a two-terminal nanotube switching device comprising first and second conductive terminals and a nanotube fabric article. Bertin teaches how to adjust the resistance of a nanotube fabric article to one of a plurality of nonvolatile resistive states. In at least one embodiment, electrical stimulation is applied to at least one of the first and second conductive elements such that current passes through the nanotube fabric layer. (Described by Bertin in U. S. Patent No. 7,781, 862), the resistance of the nanotubes article can be controlled between a relatively high resistance state and a relatively low resistance state It can be switched repeatedly. In certain embodiments, these high resistance states and low resistance states may be used to store bit information.

본원에 병합되어 있는 참고문헌에 의해 기술된 바와 같이, 본 발명개시에서 언급된 나노튜브 패브릭은 복수의 상호연결된 탄소 나노튜브들의 층을 포함한다. 본 발명개시에서, 나노튜브의 패브릭(또는 나노패브릭), 예를 들어, 부직포 탄소 나노튜브(non-woven carbon nanotube; CNT) 패브릭은, 예를 들어, 서로에 대해 불규칙하게 배열된 복수의 얽힌 나노튜브의 구조를 가질 수 있다. 대안적으로, 또는 추가적으로, 예를 들어, 본 발명개시를 위한 나노튜브들의 패브릭은 나노튜브들의 어느 정도의 위치 규칙성, 예를 들어, 나노튜브들의 장축을 따른 어느 정도의 평행성을 가질 수 있다. 이러한 위치 규칙성은, 예를 들어, 나노튜브들의 평면 어레이들이 1개 나노튜브 정도의 길이와 10~20개 나노튜브들의 폭의 래프트에서 나노튜브들의 장축을 따라 함께 배열되는 비교적 작은 규모에서 발견될 수 있다. 다른 예시들에서, 정렬된 나노튜브들의 영역이, 어떤 경우에서, 실질적으로 전체 패브릭 층에 걸쳐 연장되는 보다 큰 규모로 그러한 위치 규칙성이 발견될 수 있다. 이러한 더 큰 스케일의 위치 규칙성은 본 발명개시에게는 특히 관심대상이다.As described by reference incorporated herein, the nanotube fabric referred to in the present disclosure comprises a plurality of layers of interconnected carbon nanotubes. In the present disclosure, a fabric (or nanofabric) of nanotubes, for example, a non-woven carbon nanotube (CNT) fabric, may comprise a plurality of interlocked nano- It can have the structure of a tube. Alternatively, or additionally, for example, the fabric of nanotubes for the present disclosure may have some degree of parallelism along the long axis of the nanotubes, for example, some degree of regularity of the nanotubes . This positional regularity can be found, for example, on a relatively small scale where planar arrays of nanotubes are arranged along the long axis of the nanotubes in the length of one nanotube and the width of 10-20 nanotubes have. In other instances, such location regularities can be found on a larger scale where the areas of aligned nanotubes extend, in some cases, substantially over the entire fabric layer. This larger scale positional regularity is of particular interest to the present disclosure.

본 발명개시 내에서의 저항 변화 셀들 및 소자들의 일부 예시들은 탄소 나노튜브 기반의 저항 변화 셀들 및 소자들을 구체적으로 언급하지만, 본 발명개시의 방법은 이에 국한되지 않는다. 실제로, 본 발명개시의 방법은 (비제한적인 예시로서, 상 변화 및 금속 산화물과 같은) 임의의 유형의 저항 변화 셀 또는 소자에 적용가능하다는 것은 당업자에게 명백할 것이다.Some examples of resistance change cells and devices within the disclosure of the present invention specifically mention carbon nanotube based resistance change cells and devices, but the method of disclosure of the present invention is not limited in this respect. Indeed, it will be apparent to those skilled in the art that the method of present disclosure is applicable to any type of resistance-changing cell or device (such as, but not limited to, phase change and metal oxide).

이제 도 1을 참조하면, 저항 변화 소자 어레이(100)에 대한 예시적인 아키텍처가 단순화된 개략도에 도시되어 있다. 예시적인 아키텍처(100) 내에서, 해당 셀에 선택권 기능을 제공하기 위해 각각의 저항 변화 소자 셀 내에서 전계 효과 트랜지스터(field effect transistor; FET)가 사용된다. 즉, FET 디바이스(Q00~Qxy)는 선택되지 않은 소자들을 격리시키면서 원하는 저항 변화 소자에 액세스하는 수단을 제공한다.Referring now to FIG. 1, an exemplary architecture for a resistive element array 100 is shown in a simplified schematic. Within the exemplary architecture 100, a field effect transistor (FET) is used in each resistance-change element cell to provide a select function to that cell. That is, the FET devices (Q00 to Qxy) provide a means of accessing the desired resistance-changing element while isolating the unselected elements.

이제 도 1을 구체적으로 살펴보면, 어레이(100)는 저항 변화 소자(SW00~SWxy) 및 선택 디바이스(Q00~Qxy)를 각각 포함하는 복수의 셀(CELL00~CELLxy)들을 포함한다. 저항 변화 어레이(100) 내의 개별 어레이 셀들(CELL00~CELLxy)은 아래에서 설명될 바와 같이 소스 라인들(SL[0]~SL[x]), 워드 라인들(WL[0]~WL[y]), 및 비트 라인들(BL[0]~BL[x])의 어레이를 사용하여 판독 및 프로그래밍 동작들을 위해 선택된다.1, the array 100 includes a plurality of cells CELL00 to CELLxy each including resistance-variable elements SW00 to SWxy and selection devices Q00 to Qxy. The individual array cells CELL00 to CELLxy in the resistance change array 100 are connected to the source lines SL [0] to SL [x] and the word lines WL [0] to WL [y] ), And an array of bit lines BL [0] to BL [x].

워드 라인들(WL[0]~WL[y])에 인가된 제어 신호들에 응답하여, 개별 어레이 셀들 내의 선택 디바이스들(Q00~Qxy)은 저항 변화 소자(SW00~SWxy)에 액세스하게 하거나 또는 이를 전기적으로 격리시키게 한다. 특정 개별 셀(예컨대, CELL00)은 원하는 셀의 선택 FET(CELL00의 경우 Q00)를 턴 온시키기에 충분한 전기적 자극으로 연관된 워드 라인(CELL00의 경우 WL[0])을 구동시킴으로써 액세스될 수 있다. 그런 후, 선택된 저항 변화 소자(CELL00의 경우 SW00)를 프로그래밍(즉, 세트(SET) 또는 리세트(RESET))하거나 또는 판독(READ)하기 위해 필요한 전기적 자극이 선택된 셀과 연관된 비트 라인(CELL00의 경우 BL[0]) 및 선택 라인(CELL00의 경우 SL[0])에 걸쳐 인가될 수 있다. 선택 디바이스(이 예에서 Q00)가 인에이블되면, 선택된 저항 변화 소자를 관통하는 도전성 경로가 비트 라인과 선택 라인 사이에 제공되고, 제공된 프로그래밍 또는 판독 자극은 선택된 저항 변화 소자(CELL00의 경우 SW00)에서만 구동된다. 사용 중에 있는 비트 라인 및 선택 라인과 연관된 다른 셀들은 별개의 워드 라인들 상에 존재하고, 이에 따라 인에이블되지 않는다. 이러한 방식으로, 도 1의 예시적인 저항 변화 소자 어레이 아키텍처(100)는 어레이 내의 모든 셀을 개별적으로 액세스하고 어드레싱하며, 어레이 내의 셀들 중 임의의 셀을 프로그래밍(즉, 세트(SET) 또는 리세트(RESET))하거나 또는 판독(READ)하기에 충분한 인가된 전기적 자극을 보내는 수단을 제공한다.In response to the control signals applied to the word lines WL [0] to WL [y], the selection devices Q00 to Qxy in the individual array cells have access to the resistance change elements SW00 to SWxy, And electrically isolate it. A particular individual cell (e.g., CELL00) can be accessed by driving an associated word line (WL [0] in the case of CELL00) with enough electrical impulse to turn on the selection FET of the desired cell (Q00 for CELL00). The electrical stimulus required to program (i.e., SET or RESET) or read (READ) the selected resistance-change element (SW00 in the case of CELL00) is applied to the bit line BL [0]) and a selection line (SL [0] in the case of CELL00). When the selection device (Q00 in this example) is enabled, a conductive path through the selected resistance-variable element is provided between the bit line and the selection line, and the provided programming or reading stimulus is applied only to the selected resistance-variable element (SW00 in the case of CELL00) . The bit lines in use and other cells associated with the select line are on separate word lines and are therefore not enabled. In this manner, the exemplary resistance-changing element array architecture 100 of FIG. 1 accesses and addresses all cells in the array individually, and programs (i.e., sets or resets) any of the cells in the array RESET)) or READ (READ).

전술한 바와 같이, 도 1의 저항 변화 소자 어레이 아키텍처(100)는 각각의 셀이 3개의 별개의 제어 라인들에 응답할 것을 요구하는 액세스 및 어드레싱 방식을 제공한다. 또한, 각각의 셀은 인시츄 FET 선택 디바이스를 포함할 것을 요구하며, 그리고 이 FET 선택 디바이스가 어레이 내에서 사용 중에 있는 저항 변화 소자에 의해 요구되는 프로그래밍 전압을 견딜만큼 충분히 높은 전력 정격이어야 할 것을 더 요구한다. 이는, 특정 응용예에서, 사용 중에 있는 저항 변화 소자의 물리적 크기와 비교하여, 또는 어레이 셀의 원하는 물리적 치수 경계들과 비교해서도 상당히 큰 FET 선택 디바이스를 초래시킬 수 있다. 저항 변화 소자 어레이가 축소되고 셀 밀도가 증가함에 따라, 도 1의 어레이 아키텍처(100)의 이러한 설계 요건 및 다른 설계 요건은, 특정 응용예들 내에서, 회로 설계 및 스케일링 둘 다에 관한 상당한 제한성을 나타낼 수 있다.As described above, the resistive element array architecture 100 of FIG. 1 provides an access and addressing scheme that requires each cell to respond to three separate control lines. In addition, it is further contemplated that each cell should include an in-situ FET selection device, and that this FET selection device should be power rating high enough to withstand the programming voltage required by the resistance-changing element in use in the array Demand. This may result in a significantly larger FET selection device in certain applications, compared to the physical size of the resistance-changing device in use, or even compared to the desired physical dimension boundaries of the array cell. As the resistance-variable element array is shrunk and the cell density increases, this design requirement and other design requirements of the array architecture 100 of FIG. 1 may result in significant limitations in both circuit design and scaling, .

이제 도 2를 참조하면, 저항 변화 소자 어레이(200)에 대한 제2 예시적인 아키텍처가 단순화된 개략도에 도시되어 있다. 예시적인 아키텍처(200) 내에서, 해당 셀에 선택권 기능을 제공하기 위해 각각의 저항 변화 소자 셀 내에서 다이오드들이 사용된다. 즉, 다이오드 디바이스(D00~Dxy)는 선택되지 않은 소자들을 격리시키면서 원하는 저항 변화 소자에 액세스하는 수단을 제공한다.Referring now to FIG. 2, a second exemplary architecture for a resistive element array 200 is shown in a simplified schematic. Within the exemplary architecture 200, diodes are used in each resistance-change element cell to provide a select function to that cell. That is, the diode devices D00 to Dxy provide a means of accessing the desired resistance-changing element while isolating the unselected elements.

이제 도 2를 구체적으로 살펴보면, 어레이(200)는 저항 변화 소자(SW00~SWxy) 및 이와 직렬 연결된 선택 디바이스(D00~Dxy)를 각각 포함하는 복수의 셀(CELL00~CELLxy)들을 포함한다. 저항 변화 어레이(200) 내의 개별 어레이 셀들(CELL00~CELLxy)은 아래에서 설명될 바와 같이 워드 라인들(WL[0]~WL[y]) 및 비트 라인들(BL[0]~BL[x])의 어레이를 사용하여 판독 및 프로그래밍 동작들을 위해 선택된다.2, the array 200 includes a plurality of cells CELL00 to CELLxy each including resistance-variable elements SW00 to SWxy and selection devices D00 to Dxy connected in series. The individual array cells CELL00 to CELLxy in the resistance variable array 200 are connected to word lines WL [0] to WL [y] and bit lines BL [0] to BL [x] Lt; RTI ID = 0.0 > and / or < / RTI >

워드 라인들(WL[0]~WL[y]) 및 비트 라인들(BL[0]~BL[x])의 어레이를 특정 바이어스로 구동함으로써, 도 2의 저항 변화 소자 어레이 아키텍처(200)는 셀의 선택 다이오드를 순방향 바이어싱하면서 나머지 선택되지 않은 셀들의 선택 다이오드들을 역방향 바이어싱하거나 또는 이 다이오드들에 전압 강하를 단순히 제공하지 않음으로써 선택된 어레이 셀을 인에이블시킬 수 있다. 예를 들어, CELL00에 액세스하기 위해서는, BL[0]이 접지(0V)로 구동되는 동안, 충분한 판독(READ), 세트(SET), 또는 리세트(RESET) 전압(또는 전류)이 WL[0]에 인가된다. 나머지 워드 라인들(WL[1]~WL[y])은 접지(0V)로 구동되고, 나머지 비트 라인들(BL[1]~BL[x])은 WL[0]에 공급된 것과 동일한 전압으로 구동된다. 이러한 방식으로, 선택된 비트 라인(BL[0]) 상의 나머지 셀들(즉, CELL01~CELL0y) 내의 선택 다이오드들은 바이어싱되지 않은 채로 남고, 이 셀들 각각은 연관된 워드 라인 및 연관된 비트 라인 모두에서 0V를 경험한다. 마찬가지로, 선택된 워드 라인(WL[0]) 상의 나머지 셀들(즉, CELL10~CELLx0) 내의 선택 다이오드들이 또한 바이어싱되지 않은 채로 남고, 이 셀들 각각은 연관된 워드 라인 및 연관된 비트 라인 모두에서 인가된 프로그래밍 또는 판독(READ) 전압을 경험한다. 그리고, 마지막으로, 어레이 내의 나머지 셀들(즉, CELL11~CELLxy) 내의 선택 다이오드들은 역바이어싱되며, 이 셀들 각각은 연관된 워드 라인 상에서 0V를 경험하고, 연관된 비트 라인 상에서는 인가된 프로그래밍 전압 또는 판독(READ) 전압을 경험한다. 이러한 방식으로, D00만이 순방향 바이어싱되고, 인가된 프로그래밍 또는 판독(READ) 전압(또는 전류)은 선택된 저항 변화 소자(SW00)에만 인가된다.By driving an array of word lines WL [0] through WL [y] and bit lines BL [0] through BL [x] with a specific bias, the resistive element array architecture 200 of FIG. The selected array cell may be enabled by forward biasing the cell's selection diode while either reverse biasing the selection diodes of the remaining unselected cells or simply not providing a voltage drop across the diodes. For example, to access CELL00, a sufficient read (READ), set (SET) or reset (or current) voltage WL [0] . The other word lines WL [1] to WL [y] are driven to ground (0V) and the remaining bit lines BL [1] to BL [x] . In this manner, the select diodes in the remaining cells (i.e., CELL01 through CELL0y) on the selected bit line BL [0] remain unbiased and each of them experiences 0V in both the associated word line and the associated bit line do. Likewise, the select diodes in the remaining cells (i.e., CELL10 through CELLx0) on the selected word line WL [0] are also left unbiased and each of these cells is programmed or programmed in both the associated word line and the associated bit line And experiences a read voltage. Finally, the select diodes in the remaining cells (i.e., CELL11 through CELLxy) in the array are de-biased, each of them experiencing 0V on the associated word line and applying an applied programming voltage or read ) Voltage. In this manner, only D00 is forward biased and the applied programming or read voltage (or current) is applied only to the selected resistance-change element SW00.

전술한 바와 같이, 도 2의 저항 변화 소자 어레이 아키텍처(200)는 도 1의 어레이 아키텍처(100)에 의해 요구되는 3개의 제어 라인들과 비교하여, 각각의 셀이 단지 2개의 별개의 제어 라인들에만 응답해야 할 것을 요구하는 어드레싱 방식을 제공한다. 이는 아키텍처 및 레이아웃에서 상당한 단순화를 나타내지만, 도 2의 어레이 아키텍처(200)는 각각의 셀이 인시츄 선택 디바이스(이 경우에는 다이오드)를 포함할 것을 여전히 요구한다. 도 1의 어레이 아키텍처(100)의 FET 선택 디바이스와 마찬가지로, 이 선택 다이오드는 어레이 내에서 사용 중에 있는 저항 변화 소자들에 의해 요구되는 프로그래밍 전압들을 견딜만큼 충분히 높은 전력 정격이어야 하는데, 이것은 사용 중에 있는 저항 변화 소자에 의해 요구되는 프로그래밍 전압 및 전류보다 큰 역 바이어스 정격을 포함한다. 도 1의 FET 선택 디바이스들과 마찬가지로, 이것은, 특정 응용예에서, 사용 중에 있는 저항 변화 소자의 물리적 크기와 비교하여, 또는 어레이 셀의 원하는 물리적 치수 경계들과 비교해서도 상당히 큰 다이오드 선택 디바이스를 초래시킬 수 있다. 추가적으로, 도 2의 어레이 아키텍처(200)는 저항 변화 소자들의 바이폴라 동작을 허용하지 않는다. 즉, 프로그래밍(세트(SET) 및 리세트(RESET)) 전류 및 판독(READ) 전류는 단방향으로만 인가될 수 있는데, 즉, 선택 다이오드의 순방향 바이어스 방향과 연관된 극성으로만 인가될 수 있다. 특정 응용예들에서, 예를 들어, 비트 라인으로부터 저항 변화 소자를 거쳐서 워드 라인으로 흐르는 전류로 세트(SET) 동작이 수행되고, 워드 라인으로부터 비트 라인으로 흐르는 전류로 리세트(RESET) 동작이 수행되는 바이폴라 동작이 특정 저항 변화 소자 기술 또는 구성을 위한 프로그래밍 방식 내에서 바람직하다. 저항 변화 소자 어레이가 축소되고 셀 밀도가 증가함에 따라, 도 2의 어레이 아키텍처(200)의 이러한 설계 요건 및 다른 설계 요건은, 특정 응용예들 내에서, 회로 설계 및 스케일링 둘 다에 관한 상당한 제한성을 나타낼 수 있다.As described above, the resistance-variable element array architecture 200 of FIG. 2 compares the three control lines required by the array architecture 100 of FIG. 1 so that each cell is only two separate control lines Lt; RTI ID = 0.0 > addressing < / RTI > While this represents a significant simplification in architecture and layout, the array architecture 200 of Figure 2 still requires that each cell contain an in-situ selection device (in this case, a diode). Like the FET selection device of the array architecture 100 of FIG. 1, this selection diode must be power rating high enough to withstand the programming voltages required by the resistance-changing elements in use in the array, And a reverse bias rating greater than the programming voltage and current required by the changing element. Similar to the FET selection devices of Figure 1, this results in a significantly larger diode selection device in certain applications, compared to the physical size of the resistance-changing device in use, or even compared to the desired physical dimension boundaries of the array cell . Additionally, the array architecture 200 of FIG. 2 does not allow for bipolar operation of the resistance change elements. That is, the programming (SET and RESET) and read (READ) currents can only be applied in one direction, that is, only in the polarity associated with the forward bias direction of the select diode. In certain applications, for example, a SET operation is performed with a current flowing from the bit line through the resistance change element to the word line, and a RESET operation is performed from the word line to the bit line. Bipolar operation is preferred within the programming scheme for a particular resistance change element technique or configuration. As the resistance-variable element array is shrunk and the cell density increases, such design requirements and other design requirements of the array architecture 200 of FIG. 2 may result in significant limitations in both circuit design and scaling, .

이제 도 3a를 참조하면, 저항 변화 소자 어레이(301)에 대한 제3 예시적인 아키텍처가 단순화된 개략도에 도시되어 있다. 예시적인 아키텍처(301) 내에서는, 저항 변화 소자 셀들 내에서 선택 디바이스 또는 다른 전류 제한 소자가 사용되지 않는다. 즉, 각각의 셀은 2개의 제어 라인들(워드 라인 및 비트 라인)을 통해 액세스되는 저항 변화 소자로만 구성된다.Referring now to FIG. 3A, a third exemplary architecture for a resistive element array 301 is shown in a simplified schematic. Within the exemplary architecture 301, no selection device or other current limiting element is used in the resistance change element cells. That is, each cell consists only of a resistance-changing element that is accessed via two control lines (a word line and a bit line).

도 2에서 상세화되어 있는 어레이 아키텍처(200)와 마찬가지로, 도 3a의 어레이 아키텍처(301)는 특정 바이어스로 워드 라인들 및 비트 라인들을 구동함으로써 어레이 내의 개별적인 저항 변화 셀들을 어드레싱할 수 있다. 개별적인 어레이 셀들(CELL00~CELLxy) 내에서 어떠한 선택 디바이스도 없으면, 어레이 아키텍처(301)에 대한 액세스 동작은 프로그래밍(세트(SET) 또는 리세트(RESET)) 또는 판독(READ) 동작에 필요한, 충분한 전기적 자극을 선택된 어레이 셀에 제공해야 하며, 이와 동시에, 어레이 내의 다른 셀들이 각자의 저장된 저항 상태를 변경시킬 임의의 전기적 자극을 경험하는 것을 막아야 한다.Like the array architecture 200 detailed in FIG. 2, the array architecture 301 of FIG. 3A can address individual resistance-changing cells within the array by driving word lines and bit lines at a specific bias. The access operation to the array architecture 301 is sufficient for the programming (SET or RESET) or READ (READ) operations, as long as there is no selection device in the individual array cells CELL00 through CELLxy The stimulation must be provided to the selected array cell while at the same time the other cells in the array must not experience any electrical stimulation to change their stored resistance state.

예를 들어, 도 3a의 어레이 아키텍처(301) 내의 CELL00에 액세스하기 위해서는, BL[0]이 접지(0V)로 구동되는 동안, 충분한 판독(READ), 세트(SET), 또는 리세트(RESET) 전압(또는 전류)이 WL[0]에 인가된다. 나머지 워드 라인들(WL[1]~ WL[y]) 및 나머지 비트 라인들(BL[1]~BL[x])은 WL[0]에 공급된 전압(또는 전류)의 절반으로 구동된다. 이러한 방식으로, 인가된 프로그래밍 또는 판독(READ) 전압(또는 전류)의 절반만이, 선택된 비트 라인(BL[0]) 상의 나머지 셀들(즉, CELL01~CELL0y) 내 및 선택된 워드 라인(WL[0]) 상의 나머지 셀들(즉, CELL10~CELLx0) 내의 저항 변화 소자들에 인가된다. 즉, CELL01~CELL0y 각각은 각자의 연관된 워드 라인 상에서는 인가된 프로그래밍 또는 판독(READ) 전압의 절반을 경험하고, 각자의 연관된 비트 라인 상에서는 0V를 경험하며, CELL10~CELLx0은 각자의 연관된 워드 라인 상에서는 완전한 프로그래밍 또는 판독(READ) 전압을 경험하지만, 각자의 연관된 비트 라인 상에서는 프로그래밍 또는 판독(READ) 전압의 절반만을 경험한다. 어레이의 나머지 셀들(즉, CELL11~CELLxy)은 바이어싱되지 않으며, 이 셀들 각각은 각자의 연관된 워드 라인 상과 각자의 연관된 비트 라인 모두에서 상기 인가된 프로그래밍 또는 판독(READ) 전압(또는 전류)의 절반을 경험하게 되어, 이들 셀들에서의 저항 변화 소자에 걸친 전압 강하 또는 이에 흐르는 전류 흐름을 초래하지 않는다. 이러한 방식으로, 인가된 프로그래밍 또는 판독(READ) 전압은 선택된 저항 변화 소자(SW00)에만 인가되는 반면에, 어레이 내의 선택되지 않은 셀들 중 일부는 액세스 및 어드레싱 동작 동안 부분적으로 바이어싱되어, 이들 셀들에 인가된 전기적 자극은 이들 셀들의 저항 상태를 변경시키거나 또는 선택된 셀에 대해 수행되는 프로그래밍 또는 판독(READ) 동작을 교란시키기에 충분치 않다.For example, to access CELL00 in the array architecture 301 of FIG. 3A, enough READ, SET, or RESET is applied while BL [0] is driven to ground (0V) A voltage (or current) is applied to WL [0]. The remaining word lines WL [1] to WL [y] and the remaining bit lines BL [1] to BL [x] are driven by half of the voltage (or current) supplied to WL [0]. In this manner, only half of the applied programming or read voltage (or current) is applied to the remaining cells (i.e., CELL01 through CELL0y) on the selected bit line BL [0] ]) (I.e., CELL10 to CELLx0). That is, each of CELL01 through CELL0y experiences half of the applied programming or read (READ) voltage on their respective associated word lines, and experiences 0V on their respective associated bit lines, and CELL10 through CELLx0 on their respective associated word lines Experience a programming or read (READ) voltage, but experience only half the programming or read (READ) voltage on their respective associated bit lines. The remaining cells of the array (i.e., CELL11 through CELLxy) are not biased, and each of these cells is programmed with the applied programming or read voltage (or current) at their respective associated word lines Half, so that they do not result in a voltage drop across the resistance-changing elements in these cells or a current flow therethrough. In this way, the applied programming or read voltage is applied only to the selected resistance-variable element SW00, while some of the unselected cells in the array are partially biased during access and addressing operations, The applied electrical impulses are not sufficient to alter the resistance state of these cells or disturb the programming or read operation performed on the selected cell.

도 3b는 (상기의 도 3a와 관련하여 설명된 바와 같이) 도 3a의 1-R 저항 변화 소자 어레이에 대해 수행된 통상적인 정적 DC 프로그래밍 또는 판독(READ) 동작 동안 선택된 셀 및 선택된 셀에 인접한 셀들에도 흐르는 전류를 도시한 다이어그램(302)이다. 다이어그램(302) 내에서, 선택된 셀(310)은, (사용 중에 있는 특정 응용예 또는 유형의 저항 변화 소자의 특정 요구에 의해 결정된 전압 요건들과 같은) 충분한 프로그래밍(세트(SET) 또는 리세트(RESET)) 또는 판독(READ) 전압을 WL1 상에 구동시키고 BL1을 접지(0V)로 풀 다운시킴으로써 액세스된다. 이 인가된 전기적 자극에 응답하여, 프로그래밍 또는 판독(READ) 전류(350)가 WL1에서부터 선택된 저항 변화 셀(310)을 거쳐 BL1에 흐르도록 생성된다. 추가적으로 (도 3a와 관련하여 상술한 바와 같이), 선택되지 않은 워드 라인들(WL0 및 WL2) 및 선택되지 않은 비트 라인들(BL0 및 BL2)에는 WL1에 인가되는 전압의 레벨의 절반의 전압이 인가된다. 이러한 방식으로, 선택되지 않은 셀들(321, 323, 326, 328)은 바이어스되지 않은 채로 남는다(이 셀들 각각은 각자의 연관된 비트 라인 및 각자의 연관된 워드 라인 상에서 상기 인가된 프로그래밍 또는 판독(READ) 전압의 절반을 경험한다). 그리고, 선택되지 않은 셀들(322, 324, 325, 327)은 WL1에 인가된 전압의 절반으로 바이어싱되어, 이들 셀들에 흐르는 기생 전류(360)를 생성한다. 전술한 바와 같이, 저항 변화 소자 자체의 프로그래밍 전압, 전류, 및 설계 파라미터의 신중한 선택으로, 이러한 기생 전류들(360)은, 선택되지 않은 셀들(322, 324, 325, 327)의 저항 상태를 변경하거나 또는 선택된 셀(310)에 대한 프로그래밍 또는 판독(READ) 동작을 교란시키기에는 불충분한 채로 남는다.FIG. 3B shows the selected cells during normal static DC programming or read (READ) operations performed on the 1-R resistance-changing element array of FIG. 3A (as described in connection with FIG. 3A above) Is a diagram 302 showing the currents that also flow in the second direction. Within the diagram 302, the selected cell 310 is fully programmed (set or reset) (such as voltage requirements determined by the particular needs of the particular application or type of resistance- RESET) or read (READ) voltage on WL1 and pulling down BL1 to ground (0V). In response to this applied electrical stimulus, a programming or read (READ) current 350 is generated to flow from WL1 to the BL1 via the selected resistance change cell 310. [ Additionally, half of the level of the voltage applied to WL1 is applied to unselected word lines WL0 and WL2 and unselected bit lines BL0 and BL2 (as described above in connection with FIG. 3A) do. In this way, unselected cells 321, 323, 326, 328 remain unbiased (each of these cells has its own associated bit line and its associated word line, ). The unselected cells 322, 324, 325, and 327 are then biased at half the voltage applied to WL1 to produce a parasitic current 360 flowing through these cells. As described above, with careful selection of the programming voltage, current, and design parameters of the resistance-variable element itself, these parasitic currents 360 change the resistance state of the unselected cells 322, 324, 325, Or to disturb the programming or read (READ) operation for the selected cell 310.

전술한 바와 같이, 도 3a에서 상술된 어레이 아키텍처(301)는, 도 2의 어레이 아키텍처(200)에서와 같이, 도 1의 어레이 아키텍처(100)에 의해 요구되는 3개의 제어 라인들과 비교하여 각각의 셀이 단지 2개의 별개의 제어 라인들에만 응답할 것을 요구한다. 도 3a에서 상세화된 추가적인 어레이 아키텍처(301)는 각각의 저항 변화 소자와 함께하는 인시츄 선택 디바이스를 필요로 하지 않으며, 어레이 아키텍처(301)는 바이폴라 동작을 가능케한다(즉, 특정 응용예 또는 특정 저항 변화 소자 기술의 필요에 따라, 워드 라인에서 비트 라인으로 또는 비트 라인에서 또는 워드 라인으로 프로그래밍 또는 판독(READ) 전류가 흐를 수 있다). 그 전체 내용이 본원에 참고로 병합되어 있는, 버틴(Bertin) 등의 미국 특허 출원 제13/716,453호는, 이러한 어레이 내에서 셀들을 프로그래밍하고 판독하기 위한 (전술한 바와 같은) 몇몇의 방법을 설명하는 저항 변화 소자 어레이를 위한 이러한 유형의 아키텍처를 교시한다. 제13/716,453호 내에서, 버틴(Bertin)은 어레이 셀이 2단자 저항 변화 소자로만 구성된 이러한 유형의 저항 변화 소자 셀을 1-R 셀로서 지칭하고 있다.As discussed above, the array architecture 301 described above in FIG. 3A is similar to the array architecture 200 of FIG. 2, as compared to the three control lines required by the array architecture 100 of FIG. 1, Lt; RTI ID = 0.0 > 2 < / RTI > separate control lines. The additional array architecture 301 detailed in FIG. 3A does not require an in situ selection device with each resistance change element, and the array architecture 301 enables bipolar operation (i.e., a particular application or a specific resistance change Depending on the needs of the device technology, programming or reading (READ) current may flow from the word line to the bit line or from the bit line to the word line). Bertin et al., US patent application Ser. No. 13 / 716,453, which is incorporated herein by reference in its entirety, describes several methods (as described above) for programming and reading cells within such an array This type of architecture is taught for a resistive element array. No. 13 / 716,453, Bertin refers to this type of resistance-variable element cell in which the array cell consists only of a two-terminal resistance-changing element as a 1-R cell.

도 3a에서 상세화된 (및 버틴(Bertin)의 제13/716,453호 내에서 논의된) 이러한 1-R 셀 어레이 아키텍처(301)는 특정 응용예들에 대해 (도 1 및 도 2의 어레이 아키텍처들(100, 200)과 비교하여) 회로 아키텍처 및 레이아웃에 대해 더욱 더 상당한 개선 및 단순화를 나타낸다. 예를 들어, 어레이 아키텍처(301) 내의 셀 크기의 스케일링은 저항 변화 소자 자체의 물리적 치수 요건에 의해서만 제한된다. 또한, 각각의 어레이 셀은 하나의 디바이스(저항 변화 소자 자체) 및 2개의 상호접속부(저항 변화 소자의 제1 단자에 전기적으로 결합된 비트 라인과, 제2 단자에 전기적으로 결합된 워드 라인)만을 포함하기 때문에, 저항 변화 소자 어레이의 복잡성이 현저하게 감소되어, 특정 응용예들 내에서 제조 용이성, 비용, 스케일링 능력 향상, 및 회로 집적과 관련하여 수많은 이점들을 제공한다. 이와 같이, 최신 기술이 더 높은 밀도의 저항 변화 소자 어레이를 계속 요구함에 따라, 도 3a에서 상세화된 단순화된 어레이 아키텍처(301)(또는, 예컨대, 도 4에서 도시된 어레이 아키텍처와 같은 이와 유사한 변형체)가 매우 바람직하다.This 1-R cell array architecture 301 detailed in FIG. 3A (and discussed in Bertin's thirteenth / 716,453) may be used for specific applications (see FIG. 1 and FIG. 2) 100, < / RTI > 200) circuit architectures and layouts. For example, the scaling of the cell size within the array architecture 301 is limited only by the physical dimensioning requirements of the resistance-changing device itself. Further, each array cell has only one device (the resistance-variable element itself) and two interconnections (a bit line electrically coupled to the first terminal of the resistance-changing element and a word line electrically coupled to the second terminal) , The complexity of the resistance-variable element array is significantly reduced, providing numerous advantages in terms of manufacturability, cost, scalability, and circuit integration within certain applications. Thus, as the state of the art continues to require higher density resistive element arrays, the simplified array architecture 301 detailed in FIG. 3A (or similar variations such as the array architecture shown in FIG. 4, for example) .

그러나, 어레이 아키텍처(301)(및 이와 유사한 변형체들)가 특정 응용예들 내에서 매우 바람직하지만, 도 3a 및 도 3b와 관련하여 상세화되고 전술된 바와 같은 종래의 정적 DC 프로그래밍 및 판독 방법(및, 버틴의 제13/716,453호에서 논의된 방법들)은, 특정 응용예 내에서, 저항 변화 소자 어레이의 레이아웃 및 설계와 관련하여 제한성을 나타낼 수 있다. 예를 들어, 도 3b와 관련하여 설명된 바와 같이, 정적 DC 프로그래밍 및 판독(READ) 동작 내에서의 고유 기생 전류(360)는, 특정 응용예 내에서, 저항 변화 소자 어레이 내에 일정한 설계 제한성을 도입시킬 수 있다. 예를 들어, 이러한 프로그래밍 방법은, 특정 응용예에서, 특정 저항 변화 소자 내에서 사용된 공칭 세트(SET) 및 리세트(RESET) 저항값들이 다른 아키텍처들(예컨대, 도 1 및 도 2에서의 아키텍처들(100, 200)) 내에서 사용된 저항 변경 소자와 비교하여 상당히 멀리 떨어져 있어야 할 것을 요구할 수 있다. 공칭 저항값들에서의 이러한 넓은 범위는, 예를 들어, 어레이의 셀들을 구성하는 저항 변화 소자와 함께 사용되는 나노튜브 패브릭 또는 칼코겐나이드 블록 내에 물리적 치수 요건을 도입시킬 수 있다.However, while the array architecture 301 (and similar variations) is highly desirable within certain applications, the conventional static DC programming and readout methods (and, as described and detailed above with respect to FIGS. 3A and 3B, 13 / 716,453) can, within certain applications, exhibit limitations with respect to the layout and design of the resistance variable element array. For example, as described in connection with FIG. 3B, intrinsic parasitic current 360 within a static DC programming and read (READ) operation may introduce certain design limitations within the resistive element array within certain applications. . For example, such a programming method can be used in such a way that, in certain applications, the nominal set (SET) and reset (RESET) resistance values used in a particular resistance- 0.0 > 100, 200), < / RTI > This wide range at nominal resistance values can introduce physical dimensional requirements, for example, within the nanotube fabric or chalcogenide block used with the resistance change elements that make up the cells of the array.

더 나아가, 다른 예에서, 저항 변화 소자 어레이 내에서 사용되는 비트 라인들 및 워드 라인들의 길이는, 특정 응용예에서, 부분적으로 도 3b에서 상세화된 기생 전류(360)로 인해 제한될 수 있다. 매우 긴 어레이 라인들에서의 고유 커패시턴스는, 특정 응용예에서, 이 라인들 자체가 각자의 필요한 전압까지 충전될 때 선택되지 않은 셀들에 이러한 작은 전류가 흐르게 할 수 있다. 이러한 기생 전류값은 필요한 프로그래밍 전류와 비교하여 크기가 작을 수 있지만, 예를 들어, 연장된 전류 흐름은, 어레이 설계 내에서 신중하게 고려되지 않는다면, 선택되지 않은 셀에 저장된 저항값을 변경시키거나 또는 프로그래밍 또는 판독(READ) 동작을 방해하거나 또는 그렇지 않으면 악영향을 미치기에 충분해질 수 있다. 이러한 제한은, 특정 응용예에서, 라인 커패시턴스를 줄이기 위해 비트 라인들 및 워드 라인들이 특정 길이로 제한될 것을 요구할 수 있다.Furthermore, in another example, the lengths of the bit lines and word lines used in the resistance-variable element array can be limited, in certain applications, due in part to the parasitic current 360 detailed in FIG. 3B. The intrinsic capacitance in very long array lines can cause such small currents to flow in unselected cells in certain applications when these lines themselves are charged to their respective required voltages. This parasitic current value may be small in magnitude compared to the required programming current, but, for example, the extended current flow may change the resistance value stored in the unselected cell or, if not carefully considered within the array design, It may be sufficient to interfere with or otherwise adversely affect programming or read (READ) operation. This limitation may require, in certain applications, that the bit lines and word lines be limited to a certain length to reduce line capacitance.

다른 예에서, 도 3b에서 상세화된 액세스 및 어드레싱 방법은, 특정 응용예에서, 다른 저항 변화 소자 어레이 아키텍처(예를 들어, 도 1 및 도 2에서의 아키텍처(100, 200))와 비교하여 더 높은 세트(SET), 리세트(RESET), 및 판독(READ) 전류를 요구할 수 있다. 예를 들어, 도 3b에서 도시된 많은 기생 전류들(360)이 동일한 구동기 회로, 즉 WL1 상의 프로그래밍 전압을 구동하는 외부 회로에 의해 구동된다. 예를 들어, 도 2에서 도시된 바와 같은 어레이 아키텍처 내에서, 선택된 셀만이 바이어스되고 인에이블될 것이며, 전체 공급 전류는 선택된 저항 변화 소자에 흐를 것이다. 그러나, 도 3b에서 도시된 바와 같이, 도 3a에서 도시된 바와 같은 어레이 구조 내에서 종래의 정적 DC 프로그래밍 또는 판독(READ) 방법을 사용하면(어레이 셀들은 선택 소자를 포함하지 않음), 공급된 프로그래밍 또는 판독(READ) 전류는 선택된 셀뿐만 아니라, 선택된 비트 라인 및 선택된 워드 라인 상의 선택되지 않은 많은 셀들에 흐르도록 구동된다. 이와 같이, 선택된 셀에 흐르는 유효 전류는, 이러한 특정 응용예들에서, 다른 아키텍처들에 비해 현저히 감소될 수 있다. 즉, 예를 들어, 도 3b에서 상세화된 액세스 및 어드레싱 방법을 사용하는 특정 응용예 및 저항 변화 소자 기술에 의해 요구되는 충분한 판독(READ) 전류를 제공하기 위해, 액세스 및 어드레싱 방법에서의 고유 기생 전류를 처리하기 위해 상당히 더 높은 판독(READ) 전류(또는 전압)가 WL1 상에 공급될 필요가 있을 것이다. 이러한 증가된 전력 요건은, 특정 응용예에서, 바람직하지 않을 수 있다.In another example, the access and addressing methodology detailed in FIG. 3B may be used in a particular application to provide a higher (i. E., Higher < / RTI > Set (SET), reset (RESET), and read (READ) currents. For example, many of the parasitic currents 360 shown in FIG. 3B are driven by an external circuit that drives the programming voltage on the same driver circuit, WL1. For example, within the array architecture as shown in FIG. 2, only selected cells will be biased and enabled, and the entire supply current will flow to the selected resistance-change element. However, as shown in FIG. 3B, using a conventional static DC programming or READ method within an array structure as shown in FIG. 3A (array cells do not include select elements) Or the read current is driven to flow not only in the selected cell, but also in many unselected cells on the selected bit line and the selected word line. As such, the effective current flowing in a selected cell may be significantly reduced in these particular applications, as compared to other architectures. That is, to provide enough read current required by the particular application and resistance-varying device technology that uses the access and addressing method detailed in FIG. 3B, for example, the inherent parasitic current in the access and addressing method A considerably higher read current (or voltage) will need to be supplied on WL1 to process the data. This increased power requirement may be undesirable in certain applications.

상술한 바와 같이, 도 3a의 1-R 저항 변화 소자 어레이 아키텍처(301)(및 이와 유사한 변형예)는 비용 및 스케일링 고려사항뿐만이 아니라 설계 및 제조의 용이함과 관련하여 많은 이점들을 제공하지만, (예를 들어, 비제한적인 예시로서, 도 1 및 도 2에서의 어레이 아키텍처들(100, 200) 각각과 같은) 다른 유형의 어레이 아키텍처들을 위해 개발된 정적, DC 프로그래밍 방법은, 특정 응용예들에서, 이러한 어레이 구조의 유효성을 제한시킬 수 있는 바람직하지 않은 제한성을 도입시킬 수 있다. 이를 위해, 본 발명개시는 (예를 들어, 도 3a에서 상세히 설명된 바와 같이) 선택 디바이스들(또는 다른 전류 제한 소자)이 어레이 셀 내에서 사용되지 않는 1-R 저항 변화 소자 어레이 아키텍처와 함께 사용하기에 매우 적합한 동적 액세스 및 어드레싱 방법을 제공한다. 이러한 동적 액세스 및 어드레싱 방법은 도 3b와 관련하여 기술된 방법에 관해 상술한 제한성을 초래시키지 않으면서 이러한 아키텍처 내에서 세트(SET), 리세트(RESET), 및 판독(READ) 동작을 수행하는데 사용될 수 있다. 이 동적 액세스 및 어드레싱 방법은 이하의 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 및 도 9b의 논의 내에서 상세히 설명될 것이다.As described above, the 1-R resistance variable element array architecture 301 (and similar variations) of FIG. 3A provides many advantages in terms of ease of design and fabrication as well as cost and scaling considerations, A static, DC programming method developed for different types of array architectures (such as, for example and without limitation, each of the array architectures 100 and 200 in FIGS. 1 and 2) Undesirable limitations that can limit the effectiveness of such an array structure can be introduced. To this end, the present disclosure may be used in conjunction with a 1-R resistance-change element array architecture in which selection devices (or other current-limiting elements) are not used in an array cell (e.g., as described in detail in Figure 3A) It provides a dynamic access and addressing method that is very suitable for the following. This dynamic access and addressing method may be used to perform SET, RESET, and READ operations within this architecture without causing the limitations described above with respect to the method described with respect to FIG. . This dynamic access and addressing method will be described in detail in the discussion of FIGS. 6, 7A, 7B, 8A, 8B, 9A, and 9B below.

이제 도 4를 보면, 도 3a에서 상세화된 1-R 어레이 아키텍처의 변경된 버전이 단순화된 개략도로 도시되어 있다. 이 변경된 어레이 아키텍처(400)는 도 3a에서 도시된 어레이 아키텍처(301)에 대한 변형으로서 제공된 것이며, 본 발명개시의 동적 프로그래밍 및 동적 판독 방법과 함께 사용하기에 매우 적합하다.Turning now to FIG. 4, a simplified version of a modified version of the 1-R array architecture shown in FIG. 3A is shown in a simplified schematic. This modified array architecture 400 is provided as a modification to the array architecture 301 shown in Figure 3A and is well suited for use with the dynamic programming and dynamic reading methods of the present disclosure.

어레이 아키텍처(400)는 도 3a에서의 구조 어레이 아키텍처(301)와 거의 동일하다. 1-R 어레이 셀들(CELL00~CELLxy) 각각은 단일 저항 변화 소자(SW00~SWxy)로만 구성되며, 어레이 셀 내에서는 인시츄 선택 디바이스들 또는 기타 전류 제한 디바이스들이 사용되지 않는다. 셀들(CELL00~CELLxy) 각각은 워드 라인(WL[0]~WL[y])과 비트 라인(BL[0]~BL[x])의 두 개의 라인들에만 응답하여 어드레싱되고 액세스된다. (도 3의 어레이 아키텍처(301)와 비교하여) 어레이 아키텍처(400) 내에서의 하나의 변형은 기준 저항 소자(RREF0~RREFy) 및 기준 비트 라인(BL_REF)의 추가이다. 이들 기준 소자들은 본 발명개시의 동적 판독(READ) 방법의 적어도 하나의 양태 내에서 사용되며, 그 기능은 이하의 도 7a 및 도 7b의 논의 내에서 상세히 설명될 것이다.The array architecture 400 is substantially identical to the architecture array architecture 301 in FIG. 3A. Each of the 1-R array cells CELL00 to CELLxy consists only of a single resistance-change element (SW00 to SWxy), and in-situ selection devices or other current-limiting devices are not used in the array cell. Each of the cells CELL00 to CELLxy is addressed and accessed only in response to the two lines of the word lines WL [0] to WL [y] and the bit lines BL [0] to BL [x]. One variation in the array architecture 400 (as compared to array architecture 301 in FIG. 3) is the addition of reference resistance elements R REF0 through R REFy and reference bit line BL REF. These reference elements are used in at least one aspect of the dynamic read (READ) method of the present disclosure, the function of which will be described in detail below in the discussion of Figures 7A and 7B.

도 5는 3D 저항 변화 소자 어레이(500)의 사시도이다. 저항 변화 소자 어레이(500)는 (x축, y축, 및 z축을 따라) 3차원으로 배열된 1-R 저항 변화 셀들로 구성된다. 제1 층의 비트 라인들(542a, 544a, 546a, 548a)은 y축을 따라 배치되고, 제1 층의 워드 라인들(532a, 534a, 536a, 538a)은 x축을 따라 그리고 비트 라인들의 이러한 제1 층 위에 배치된다. 비트 라인들(542a, 544a, 546a, 548a)과 워드 라인들(532a, 534a, 536a, 538a)의 이러한 두 개의 제1 층들 사이에, 제1 층의 저항 변화 소자(510)가 배치되고, 각각의 워드 라인 및 비트 라인이 교차하는 곳에 하나의 저항 변화 소자가 배치된다. 저항 변화 소자들은 제1 도전성 소자(512)와 제2 도전성 소자(514) 사이에 배치된 (비제한적인 예시로서, 나노튜브 패브릭 층 또는 상 변화 물질의 블록과 같은) 저항 변화 물질(516)로 각각 구성된다. 특정 응용예에서, 어레이 라인(워드 또는 비트 라인)과 실제 저항 변화 물질(516) 사이에 도전성 경로를 제공하기 위해 이들 제1 및 제2 도전성 소자들(각각, 512 및 514)을 사용하는 것이 바람직하다. 그러나, 이들 도전성 소자들(512, 514)은 모든 응용예에서 요구되는 것은 아니다. 예를 들어, 어레이 라인들에 사용되는 물질, 저항 변화 소자(516)를 위해 선택된 특정 물질, 및 사용되는 레이아웃 및 제조 방법에 따라, 특정 응용예에서는 저항 변화 물질 블록이 어레이 라인들 자체에 직접 연결되는 것이 더 유리할 수 있다. 이와 같이, 제1 및 제2 도전성 소자들(각각, 512 및 514)의 포함은 1-R 저항 변화 소자 어레이의 아키텍처와 관련하여 제한적 의미로서 간주되어서는 안된다.5 is a perspective view of the 3D resistance variable element array 500. FIG. The resistance-variable element array 500 consists of 1-R resistance-changing cells arranged three-dimensionally (along the x-, y-, and z-axes). The first layer of bit lines 542a, 544a, 546a and 548a are arranged along the y axis and the first layer word lines 532a, 534a, 536a and 538a are arranged along the x- Layer. A resistance change element 510 of the first layer is disposed between these two first layers of bit lines 542a, 544a, 546a and 548a and word lines 532a, 534a, 536a and 538a, One resistance-change element is disposed at the intersection of the word line and the bit line of the resistance-variable element. The resistance change elements may be formed of a resistance change material 516 disposed between the first conductive element 512 and the second conductive element 514 (such as, but not limited to, a nanotube fabric layer or block of phase change material) Respectively. In certain applications, it is desirable to use these first and second conductive elements (512 and 514, respectively) to provide a conductive path between the array line (word or bit line) and the actual resistance change material 516 Do. However, these conductive elements 512 and 514 are not required in all applications. For example, depending on the material used for the array lines, the particular material selected for the resistance-changing element 516, and the layout and fabrication method used, in certain applications, the resistance-change material block may be connected directly to the array lines themselves Can be more advantageous. As such, the inclusion of the first and second conductive elements (512 and 514, respectively) should not be regarded as limiting in connection with the architecture of the 1-R resistance variable element array.

제2 층의 비트 라인들(542b, 544b, 546b, 548b)은 제1 층의 워드 라인들 위에서 y축을 따라 배치된다. 비트 라인들(542b, 544b, 546b, 548b)과 워드 라인들(532a, 534a, 536a, 538a)의 이들 두 개의 제2 층들 사이에, 제2 층의 저항 변화 소자(510)가 배치되고, 각각의 워드 라인 및 비트 라인이 교차하는 곳에 하나의 저항 변화 소자가 배치된다. 제2 층의 워드 라인들(532b, 534b, 536b, 538b)은 제2 층의 비트 라인들(542b, 544b, 546b, 548b) 위에서 x축을 따라 배치되고, 각각의 워드 라인 및 비트 라인이 교차하는 곳에 하나의 저항 변화 소자가 배치되도록 제3 층의 저항 변화 소자(510)가 배치된다. 이러한 방식으로, 48개의 1-R 저항 변화 소자 셀들의 어레이가 종래의 2D 어레이 구조 내에서의 단지 16개의 어레이 셀들의 어레이를 위해 사용될 단면적과 본질적으로 동일한 단면적 내에 배열된다.The bit lines 542b, 544b, 546b and 548b of the second layer are arranged along the y axis on the word lines of the first layer. A resistance change element 510 of the second layer is disposed between these two second layers of bit lines 542b, 544b, 546b and 548b and word lines 532a, 534a, 536a and 538a, One resistance-change element is disposed at the intersection of the word line and the bit line of the resistance-variable element. The word lines 532b, 534b, 536b and 538b of the second layer are arranged along the x axis on the bit lines 542b, 544b, 546b and 548b of the second layer, The resistance variable element 510 of the third layer is disposed so that one resistance variable element is disposed in the third layer. In this manner, the array of 48 1-R resistance-change element cells is arranged in a cross-sectional area that is essentially the same as the cross-sectional area to be used for an array of only 16 array cells in a conventional 2D array structure.

도 5에서 도시된 바와 같은 3D 어레이 구조는 스케일링 및 어레이 셀 밀도 측면에서 매우 바람직하다. 그리고, (도 3a 및 도 4와 관련하여 상세히 기술된 바와 같이) 1-R 셀 아키텍처의 비교적 단순함은 이러한 3D 구조에 매우 적합하며, 수많은 제조 및 기능적 이점들을 제공한다. 또한, 본 발명개시의 동적 액세스 및 어드레싱 방법은 이러한 복잡한 어레이 구조에 특히 매우 적합하다. (도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 및 도 9b를 참조하여) 아래에서 상세하게 논의될 바와 같이, 본 발명개시의 동적 프로그래밍 및 판독(READ) 방법은 (상기의 도 3b와 관련하여 기술된 바와 같은) 정적 DC 방법에 내재된 많은 설계 제한성을 제거시킨다. 이와 같이, 특정 응용예에서, 본 발명개시의 방법은 도 5에서 도시된 바와 같은 복잡한 어레이 구조와 함께 사용하기에 매우 적합하다.The 3D array structure as shown in Figure 5 is highly desirable in terms of scaling and array cell density. And, the relative simplicity of the 1-R cell architecture (as described in detail with respect to FIGS. 3A and 4) is well suited to such a 3D structure and provides numerous manufacturing and functional advantages. In addition, the dynamic access and addressing methods of the present disclosure are particularly well suited for such complex array architectures. As will be discussed in detail below, the dynamic programming and read method of the present disclosure (see Figures 6, 7A, 7B, 8A, 8B, 9A and 9B) Eliminating many of the design limitations inherent in the static DC method (as described in connection with FIG. 3B of FIG. 3B). As such, in certain applications, the method of disclosure of the present invention is well suited for use with a complex array structure as shown in FIG.

이제 도 6을 참조하면, 저항 변화 소자 어레이의 4개의 1-R 셀들(650, 660, 670, 680)이 상세히 설명되고 사시도로 도시된다. 이들 4개의 저항 변화 소자 셀들(650, 660, 670, 680)은 본 발명개시의 방법에 따른 예시적인 동적 판독(READ) 및 동적 프로그래밍 동작을 설명하기 위해 (도 7b, 도 8b, 및 도 9b의 설명 내에서) 참조로서 사용될 것이다.Referring now to FIG. 6, four 1-R cells 650, 660, 670 and 680 of the resistance-variable element array are described in detail and shown in perspective. These four resistance variable element cells 650, 660, 670 and 680 are used to describe an exemplary dynamic read (READ) and dynamic programming operation according to the method of the present disclosure (Figs. 7B, 8B, Within the description).

도 6에서 도시된 저항 변화 소자 어레이는 도 4에서 상세히 설명한 어레이 구조를 이용한 1-R 저항 변화 소자 셀들의 어레이이다. 워드 라인들(630~635)은 도 4에서의 WL[0]~WL[y]와 유사하고, 비트 라인들(640~644)은 도 4에서의 BL[0]~BL[y]와 유사하다. 도 4의 어레이 구조(400) 내에서 도시된 바와 같이, 이들 워드 라인들(630~635)과 비트 라인들(640~644)의 각각의 교차점에서 1-R 저항 변화 소자 셀(도 4에서의 CELL00~CELLxy와 유사함)이 있으며, 저항 변화 소자의 일 단자는 워드 라인에 전기적으로 결합되고 다른 단자는 비트 라인에 전기적으로 결합된다. 비트 라인(645)은 도 4에서의 BL_REF와 유사하며, 비트 라인(645)과 워드 라인(630~635)의 각 교차점에서는, 기준 저항 소자(도 4에서의 RREF0~RREFy와 유사함)가 있다.The resistance-variable element array shown in Fig. 6 is an array of 1-R resistance-variable element cells using the array structure described in detail in Fig. The word lines 630 to 635 are similar to WL [0] to WL [y] in Fig. 4 and the bit lines 640 to 644 are similar to BL [0] to BL [y] Do. As shown in the array structure 400 of FIG. 4, at the intersection of each of these word lines 630 through 635 and bit lines 640 through 644, a 1-R resistance change element cell CELL00 to CELLxy), one terminal of the resistance-variable element is electrically coupled to the word line, and the other terminal is electrically coupled to the bit line. The bit line 645 is similar to the BL_REF in FIG. 4, and at each intersection of the bit line 645 and the word lines 630 through 635, a reference resistance element (similar to R REF0 through R REFy in FIG. 4) .

도 6 내의 확대된 사시도에서 도시된 4개의 예시적인 셀들(650, 660, 670, 680)은 WL0, WL1, BL0, 및 BL1(각각, 참조번호 630, 631, 640, 및 641임)에 응답하는 것으로 도시되어 있다. 이와 같이, 예시적인 셀(650)은 WL0(630) 및 BL0(630)에 응답하는 CELL00로서 라벨링표시되고; 예시적인 셀(660)은 WL0(630) 및 BL1(641)에 응답하는 CELL01로서 라벨링표시되고; 예시적인 셀(670)은 WL1(631) 및 BL0(640)에 응답하는 CELL10로서 라벨링표시되며; 예시적인 셀(680)은 WL1(631) 및 BL1(641)에 응답하는 CELL11로서 라벨링표시된다. 이들 셀들 및 이들과 연관된 어레이 라인들은 각각 도 7b, 도 8b, 및 도 9b에서 설명된 예시적인 동적 판독(READ) 및 동적 프로그래밍 동작 내에서 참조될 것이다. 추가적으로, 도 7b는 기준 소자(RREF1)에 인가된 전압 및 전류 파형들을 도시할 것이다. 기준 소자(RREF1)는, 명확성을 위해 도 6에서는 명시적으로 도시되지 않았지만, WL1(워드 라인(631))과 기준 비트 라인(645)의 교차점에 위치하는 저항 기준 소자이며, 이것은 도 4에서의 RREF1과 유사하다.The four exemplary cells 650, 660, 670, and 680 shown in the enlarged perspective view in Figure 6 are in response to WL0, WL1, BL0, and BL1 (respectively 630, 631, 640, and 641) Respectively. As such, exemplary cell 650 is labeled as CELL00 in response to WL0 630 and BL0 630; Exemplary cell 660 is labeled labeled CELL01 in response to WL0 630 and BL1 641; Exemplary cell 670 is labeled labeled as CELL 10 in response to WLl 631 and BL0 640; Exemplary cell 680 is labeled labeled CELL 11 in response to WLl 631 and BLl 641. These cells and their associated array lines will be referred to within the exemplary dynamic read (READ) and dynamic programming operations described in Figures 7B, 8B, and 9B, respectively. In addition, Figure 7B will show the voltage and current waveforms applied to the reference element R REF1 . Reference element R REF1 is a resistive reference element located at the intersection of WL1 (word line 631) and reference bit line 645, which is not explicitly shown in Figure 6 for clarity, Lt; / RTI >

이제 도 7a 및 도 7b를 참조하면, 저항 변화 소자 어레이 내의 하나 이상의 셀들을 동적으로 판독하기 위한 본 발명개시에 따른 방법이 도시된다. 도 7a는 본 발명개시의 방법에 따른 동적 판독(READ) 동작을 상세화하는 흐름도(700)이다. 또한, 도 7b는 도 7a에서 설명된 바와 같이 그리고 본 발명개시의 방법에 따른 예시적인 동적 판독(READ) 동작을 도시하는 일련의 파형도들이다. 도 7b에서의 파형들은 도 6 내의 CELL10(670) 및 CELL11(680)의 예시적인 동적 판독(READ) 동작(두 셀들은 동시에 판독됨)을 설명하며, (도 7a에서 설명된 바와 같이) 본 발명개시의 동적 판독(READ) 방법의 비제한적인 예시로서 역할을 하도록 의도된 것이다. 상술한 바와 같이, 이러한 동적 판독(READ) 동작은 도 3a, 도 4, 도 5 및 도 6에서 도시된 바와 같은 1-R 저항 변화 소자 셀들의 어레이 내의 소자들을 액세스하고 어드레싱할뿐만 아니라 이들 어레이 구조들의 유사 변형들에도 매우 적합하다.Referring now to Figures 7A and 7B, there is shown a method according to the present disclosure for dynamically reading one or more cells in a resistance-change element array. 7A is a flow diagram 700 detailing a dynamic read (READ) operation in accordance with the method of disclosure of the present invention. Figure 7b is also a series of waveform diagrams illustrating an exemplary dynamic read (READ) operation as described in Figure 7a and in accordance with the method of the present disclosure. The waveforms in Figure 7B illustrate an exemplary dynamic READ operation (two cells being read simultaneously) of CELL 10 670 and CELL 11 680 in Figure 6, Is intended to serve as a non-limiting example of a dynamic read (READ) method of initiation. As described above, such a dynamic read (READ) operation can be used not only to access and address elements in the array of 1-R resistance change element cells as shown in Figures 3A, 4, 5 and 6, Lt; / RTI >

제1 공정 단계(701)에서, 어레이 내의 모든 워드 라인들 및 비트 라인들은 요구되는 판독(READ) 전압으로 동시에 사전 충전된다. 이러한 방식으로, 전압 강하(또는 전류 흐름)는 어레이 라인 사전 충전 동안(공정 단계(701)) 어레이 내의 임의의 셀들에 의해 경험되지 않는다. 즉, 어레이 내의 모든 셀들은 사전 충전 공정 동안 연관된 워드 라인들 및 연관된 비트 라인들 상에서 본질적으로 동일한 전압을 경험한다.In a first process step 701, all the word lines and bit lines in the array are precharged simultaneously with the required read voltage. In this manner, the voltage drop (or current flow) is not experienced by any of the cells in the array during array line pre-charging (process step 701). That is, all cells in the array experience essentially the same voltage on the associated word lines and associated bit lines during the pre-charging process.

이제 도 7b를 보면, 이러한 사전 충전 공정 단계(도 7a에서의 참조번호 701)는 파형(710)에 의해 표현된 클록 신호의 처음 4개 사이클들에 걸쳐 수행된다. 이 클록 신호 파형(710)은 본 발명개시의 동적 판독(READ) 방법을 수행하는 (비제한적인 예시로서, 마이크로프로세서, 마이크로제어기, FPGA, 또는 CPLD와 같은) 프로세서 제어 소자에 대한 인가된 신호 및 공정 단계의 타이밍을 나타내기 위해 도 7b의 파형들 내에 포함되어 있다. 이러한 처음 4개의 클록 사이클 동안, WL0(파형(730)과 관련됨), BL0(파형(740)과 관련됨), WL1(파형(731)과 관련됨), 및 BL1(파형(741)과 관련됨)은 동시에 충전되고, 4개의 모든 라인들이 (특정 응용예에서 사용된 저항 변화 소자의 요구에 의해 결정된) 요구된 판독(READ) 전압에 있을 때 까지 본질적으로 동일한 전압 레벨들을 추적한다. 이와 같이, 4개의 모든 셀들, 즉, CELL00(파형(750)과 관련됨), CELL01(파형(760)과 관련됨), CELL10(파형(770)과 관련됨), 및 CELL11(파형(780)과 관련됨)에 걸친 전압 및 이에 흐르는 전류는 사전 충전 공정 단계(도 7a에서의 참조번호 701)의 지속기간 동안 대략 0이다.7B, this pre-charging process step (reference numeral 701 in FIG. 7A) is performed over the first four cycles of the clock signal represented by waveform 710. FIG. This clock signal waveform 710 represents an applied signal to a processor control element (such as a microprocessor, microcontroller, FPGA, or CPLD) performing a dynamic read method of the present disclosure Are included in the waveforms of Figure 7B to illustrate the timing of the process steps. (Associated with waveform 740), BL0 (associated with waveform 740), WL1 (associated with waveform 731), and BL1 (associated with waveform 741) during these first four clock cycles simultaneously And tracks essentially the same voltage levels until all four lines are at the required read voltage (determined by the requirement of the resistance changing element used in the particular application). Thus, all four cells: CELL00 (associated with waveform 750), CELL01 (associated with waveform 760), CELL10 (associated with waveform 770), and CELL11 (associated with waveform 780) And the current flowing therethrough is approximately zero during the duration of the pre-charging process step (reference numeral 701 in FIG. 7A).

다음의 공정 단계(702)에서, 선택된 워드 라인, 즉 판독(READ)될 저항 변화 소자 어레이 내의 셀 또는 셀들과 연관된 워드 라인은 플로우팅되고, 나머지 워드 라인들은 접지(0V)로 구동된다. 어레이 내의 모든 비트 라인들이 또한 접지(0V)로 풀 다운(pull down)된다. 그런 후, 다음의 공정 단계(703)에서, 선택된 워드 라인은 이 워드 라인과 연관된 저항 변화 소자를 거쳐 방전되게 된다. 다음의 공정 단계(704)에서, 선택된 워드 라인이 방전될 때(공정 단계(703)), 각각의 셀에 흐르는 전류 흐름이 관측되고 분석되어, 각각의 셀 내의 저항 변화 소자의 저항 상태를 결정한다. 즉, 비교적 고 저항 상태로 구성된 저항 변화 소자는 이 방전 공정 동안의 비교적 저 전류를 나타낼 것이고, 비교적 저 저항 상태로 구성된 저항 변화 소자는 비교적 고 전류를 나타낼 것이다.In the next process step 702, the selected word line, i.e. the word line associated with the cell or cells in the resistive element array to be READ is floated, and the remaining word lines are driven to ground (0V). All bit lines in the array are also pulled down to ground (0V). Then, in the next process step 703, the selected word line is discharged via the resistance change element associated with this word line. In the next process step 704, when the selected word line is discharged (process step 703), the current flow through each cell is observed and analyzed to determine the resistance state of the resistance-variable elements in each cell . That is, the resistance-change element configured in a relatively high-resistance state will exhibit a relatively low current during this discharge process, and the resistance-change element configured in a relatively low-resistance state will exhibit a comparatively high current.

도 7b를 보면, 이 방전 공정 단계(도 7a에서의 참조번호(702))는 네번째 클록 사이클과 여섯번째 클록 사이클 사이에서 수행된다(다시, 기준 클록 파형(710)을 봐라). 도 7b에서 상세화된 예시적인 동적 판독(READ) 동작이 CELL10 및 CELL11의 저항 상태를 결정하기 위한 것이기 때문에, WL0, BL0, 및 BL1은 접지(0V)로 풀링되고, WL1은 플로우팅된다. WL0, BL0, 및 BL1이 모두 접지(0V)로 동시에 풀링 다운되면, (파형들(750, 760)에서 도시된 바와 같이) CELL00 및 CELL01에 걸쳐 어떠한 전압 강하도 본질적으로 존재하지 않고, 이에 흐르는 결과적인 전류도 존재하지 않는다. 이 두 개의 셀들은 판독(READ) 동작 동안 이 셀들과 연관된 워드 라인들 및 비트 라인들 상에서 대략 동일한 전압을 경험한다. 그러나, WL1은 CELL10 및 CELL11을 거쳐 각각 BL0 및 BL1로 방전되는데(BL0 및 BL1 모두 0V에 있음), 이는 도 7a에서의 공정 단계(703)에 대응한다.7B, this discharge process step (reference numeral 702 in FIG. 7A) is performed between the fourth clock cycle and the sixth clock cycle (again, see reference clock waveform 710). Since the exemplary dynamic read (READ) operation detailed in FIG. 7B is for determining the resistance state of CELL 10 and CELL 11, WL0, BL0, and BL1 are pulled to ground (0V) and WL1 is floated. If WL0, BL0, and BL1 are simultaneously pulling down to ground (0 V) simultaneously, there is essentially no voltage drop across CELL00 and CELL01 (as shown in waveforms 750 and 760) No current is present. These two cells experience approximately the same voltage on the word lines and bit lines associated with these cells during a READ operation. However, WL1 is discharged to BL0 and BL1 via CELL10 and CELL11, respectively (both BL0 and BL1 are at 0V), which corresponds to process step 703 in Fig. 7A.

다음의 공정 단계(704)를 더 잘 설명하기 위해, 도 7b의 예시적인 동적 판독(READ) 동작 내에서, CELL10은 비교적 고 저항 상태에 있도록 구성될 것으로 상상되고, CELL11은 비교적 저 저항 상태에 있도록 구성될 것으로 상상된다. WL1이 방전됨에 따라(도 7a에서의 공정 단계(703)), 파형들(770, 780)에서 각각 도시된 바와 같이, CELL10에 걸쳐 전압 강하(WL1과 BL0 사이의 전압차)가 나타나고, CELL11에 걸쳐 전압 강하(WL1과 BL1 사이의 전압차)가 나타난다. 이들 셀들의 저항 상태들은 WL1의 방전 동안 각각의 셀에 흐르는 전류를 관측함으로써 동시에 판독(READ)된다(도 7a에서의 공정 단계(704)). 이 관측되거나 측정된 전류는 판독 중에 있는 어레이 셀에 대한 "판독 전류"이며, 어레이 셀 내의 저항 변화 소자의 저항 상태(및, 연장선으로서, 저항 변화 소자 내에 저장된 논리값)를 나타낸다. 파형(770)을 보면, 관측된 비교적 저 전류는, CELL10이 비교적 고 저항 상태(또는 리셋(RESET) 상태)로 구성되어 있음을 나타낼 것이다. 그리고, 파형(780)을 보면, 관측된 비교적 고 전류는, CELL11이 비교적 저 저항 상태(또는 세트(SET) 상태)로 구성되어 있음을 나타낼 것이다.To better explain the next process step 704, within the exemplary dynamic read (READ) operation of FIG. 7B, the CELL 10 is assumed to be configured to be in a relatively high resistance state, and the CELL 11 is in a relatively low resistance state . As WL1 is discharged (process step 703 in FIG. 7A), a voltage drop (voltage difference between WL1 and BL0) appears across CELL 10, as shown in waveforms 770 and 780, respectively, A voltage drop (voltage difference between WL1 and BL1) appears. The resistance states of these cells are simultaneously READ by observing the current flowing in each cell during the discharge of WL1 (process step 704 in FIG. 7A). This observed or measured current is the "read current" for the array cell being read and represents the resistance state (and, as an extension, the logic value stored in the resistance-change element) of the resistance- Looking at waveform 770, the observed relatively low current will indicate that CELL 10 is composed of a relatively high resistance state (or a RESET state). And, looking at waveform 780, the observed relatively high current will indicate that CELL11 is configured in a relatively low resistance state (or SET state).

파형(790)은 워드 라인(631)과 기준 비트 라인(645)의 교차점(도 6 참조)에 위치하며 도 4의 RREF1과 유사한 저항 기준 소자(RREF1)에 걸친 전압 및 이에 흐르는 전류를 도시한다. 도 7b에서 도시되지는 않았지만, 도 6의 기준 비트 라인(645) 상에서의 전압 파형은 도 7a의 공정 단계들과 일치하는 BL0의 파형과 동일하다고 생각할 수 있다. 도 7b의 예시적인 판독(READ) 동작에서, RREF1은 세트(SET) 조건의 공칭 저항값과 리세트(RESET) 조건의 공칭 저항값 사이의 저항값을 갖도록 선택된다. (전술한 바와 같은) 예시적인 동적 판독(READ) 동작 동안, WL1이 CELL10 및 CELL11을 거쳐 방전할 때(도 7a의 공정 단계(703)), WL1은 또한 RREF1을 거쳐서도 방전한다. 그리고, RREF1의 전기 저항은 세트(SET)의 공칭 전기 저항과 어레이에서 사용되는 특정 저항 변화 소자에 대한 리세트(RESET) 조건 사이의 지점에서 고정되도록 선택되기 때문에, RREF1에 흐르는 관측된 전류(파형(790))는 CELL10에 흐르는 전류(파형(770))와 CELL11에 흐르는 전류(파형(780)) 사이의 어딘가에 있을 것으로 관측된다.Waveform 790 is the word line 631 and the reference bit lines 645 crossing (Figure 6 reference) position and showing the voltage and hence the current flowing across the resistor reference element (R REF1) is similar to the R REF1 of Figure 4 in the do. Although not shown in FIG. 7B, the voltage waveform on the reference bit line 645 of FIG. 6 may be considered to be the same as the waveform of BLO consistent with the process steps of FIG. 7A. In the exemplary read (READ) operation of Figure 7B, R REF1 is selected to have a resistance value between the nominal resistance value of the SET condition and the nominal resistance value of the RESET condition. During an exemplary dynamic read (READ) operation (as described above), when WL1 discharges through CELL10 and CELL11 (process step 703 of FIG. 7A), WL1 also discharges through R REF1 . And, since the electric resistance of R REF1 will be selected to be fixed at a point between the reset (RESET) condition for a particular resistance-variable elements that are used at a nominal electrical resistance and an array of sets (SET), the observed electric current flowing through the R REF1 (Waveform 790) is observed somewhere between the current (waveform 770) flowing in CELL 10 and the current (waveform 780) flowing in CELL 11.

특정 응용예들에서, (도 4에서 도시되고 도 7b에서의 파형(790)에 관하여 설명된 바와 같이) 이러한 방식으로 저항 기준 소자들을 사용하는 것은 판독(READ) 동작 동안 선택된 저항 변화 소자 셀들 내에 저장된 저항 상태들을 결정하는 수단을 제공할 수 있다. 예를 들어, 저항 변화 소자 어레이 외부의 전류 감지 증폭기들의 어레이를 사용하여, 비트 라인들(BL0 및 BL1) 각각의 방전 전류는 WL1의 방전 동안 실시간으로 RREF1 상의 방전 전류와 비교될 수 있다. 그런 후, 이들 전류 감지 증폭기들에 응답하는 회로는, (이 예시적인 동적 판독(READ) 동작에서, CELL11에 대한 경우와 같이) 비트 라인에 흐르는 전류가 RREF1에 흐르는 전류보다 큰 경우 제1 논리값으로 래치(latch)될 수 있고, (이 예시적인 동적 판독(READ) 동작에서, CELL10에 대한 경우와 같이) 비트 라인에 흐르는 전류가 RREF1에 흐르는 전류보다 작은 경우 제2 논리값으로 래치될 수 있다. 이러한 래치된 논리값들은 물론 CELL10 및 CELL11 내에 저장된 실제 논리값들을 나타낼 것이다. 이러한 방식으로, 방전 전류의 매우 작은 차이들은 어레이 셀과 함께하는 추가적인 인시츄 회로 소자를 필요로 하지 않고도 신뢰성있고 신속하게 감지될 수 있다. 특정 응용예들 내에서, 이 정밀도는 (예컨대, 도 1, 도 2, 도 3a, 및 도 3b와 관련하여 논의된 바와 같은 종래의 정적 DC 액세스 및 어드레싱 방법과 비교하여) 상당히 낮은 판독(READ) 전압 및 전류와 상당히 신속한 판독(READ) 타이밍의 사용을 가능하게 할 수 있다.In certain applications, the use of resistive reference elements in this manner (as illustrated in FIG. 4 and described with respect to waveform 790 in FIG. 7B) And provide means for determining resistance states. For example, using an array of current sense amplifiers external to the resistance variable element array, the discharge current of each of the bit lines BL0 and BL1 can be compared with the discharge current on R REF1 in real time during the discharge of WL1. Then, the circuitry responsive to these current sense amplifiers is configured such that, if the current flowing in the bit line is greater than the current flowing in R REF1 (as in the case of CELL11 in this exemplary dynamic read (READ) And may be latched by a second logic value if the current flowing in the bit line is less than the current flowing in R REF1 (as in the case of CELL10 in this exemplary dynamic read (READ) operation) . These latched logical values will of course represent the actual logical values stored in CELL10 and CELL11. In this way, very small differences in the discharge current can be reliably and quickly sensed without the need for additional in situ circuit elements with the array cell. Within certain applications, this accuracy can be significantly reduced (e.g., compared to conventional static DC access and addressing methods as discussed in connection with Figures 1, 2, 3a, and 3b) Enabling the use of voltage and current and significantly faster read (READ) timing.

전술한 바와 같은 저항 기준 소자(예를 들어, RREF1)의 사용이 특정 응용예에서 이점을 제공할 수 있지만, 본 발명개시의 방법은 이러한 사항으로 국한되지 않는다는 것을 알아야 한다. 실제로, 저항 기준 소자의 사용은 도 7a에서 상세화되고 전술된 바와 같이 판독(READ) 동작에 필요하지 않다. 저항 기준 소자(RREF1)의 사용은 공정 단계(704)와 관련하여 비제한적인 예시로서만 논의된 것이다. 도 7a에서 상세화된 동적 판독(READ) 동작을 참조하여 논의된 바와 같은 본 발명개시의 방법은 판독(READ)되는 각각의 셀들에 흐르는 방전 전류를 관측하는 것만을 요구한다. 그러나, 이러한 관측은 특정 응용예의 필요에 부합하여 수행될 수 있다. 예를 들어, (저항 변화 소자 어레이 외부에 위치한) 어레이 내의 비트 라인들 상의 전압 레벨들을 구동하는 전류 감지 전력 공급기 회로는 선택된 셀들을 거쳐 어레이의 비트 라인 내로 방전하는 판독 전류를 감지하는데 사용될 수 있다. 다른 예에서, 외부 기준 소자는 위의 RREF1에 대한 논의와 유사한 기능을 제공하는데 사용될 수 있다.It should be noted that although the use of a resistive reference element (e.g., R REF1 ) as described above may provide advantages in certain applications, the method of disclosure of the invention is not limited to this. Indeed, the use of a resistive reference element is detailed in Figure 7a and is not required for a READ operation, as described above. The use of the resistive reference element R REF1 is discussed only as a non-limiting example with respect to process step 704. The method of disclosure of the invention as discussed with reference to the dynamic read (READ) operation detailed in Fig. 7A requires only observing the discharge current flowing in each of the cells being read READ. However, such observations may be performed in accordance with the needs of a particular application. For example, a current sense power supply circuit that drives voltage levels on bit lines in an array (located outside the resistance change element array) can be used to sense a read current that discharges into the bit lines of the array through selected cells. In another example, an external reference element can be used to provide a similar function to the discussion above for R REF1 .

도 7a에서 설명되고 도 7b의 예시적인 동적 판독(READ) 동작에서 사용된 동적 판독(READ) 방법은 선택된 워드 라인 상의 모든 어레이 셀에 대해 동시에 판독(READ) 동작을 수행하지만, 본 발명개시의 방법은 이러한 사항으로 국한되지 않는다는 것을 또한 유의해야 한다. 실제로, 도 7a에서 상세화된 동적 판독(READ) 방법은 특정 워드 라인 상의 단일 셀 또는 셀들의 서브세트를 어드레싱하고 판독(READ)하는데 사용될 수 있다. 도 7a의 공정 단계들(702, 703, 704) 내의 선택되지 않은 셀들의 비트 라인들에 흐르는 전류 흐름을 제한함으로써, 선택되지 않은 셀들에 흐르는 방전 전류는, 선택되지 않은 셀들에 많이 흐르지 않도록 하는 것과 같이, 제한될 수 있다. 이러한 방식으로, 워드 라인 상의 인가된 판독(READ) 전류는 판독(READ) 동작을 위해 선택된 하나 이상의 셀들에 대부분이 흐를 것이다. 이러한 선택되지 않은 비트 라인들 상의 전류를 제한하는 것은, 예를 들어, 선택되지 않은 비트 라인들을 풀 다운(pull down) 저항기를 통해 접지(0V)로 풀링 다운하면서, 선택된 비트 라인(들)을 바로 접지로 풀링함으로써 수행될 수 있다. (본 발명개시의 동적 액세스 및 어드레싱 방법들과 관련한) 이러한 개별 셀 선택 기능은 도 9b의 논의 내에서 보다 상세하게 도시되고 설명될 것이며, 이 도 9b는 예시적인 저항 변화 소자 어레이 내의 단일 셀에 대해 수행되는 동적 프로그래밍 동작을 도시한다.The dynamic read method used in the exemplary dynamic read (READ) operation illustrated in FIG. 7A and in FIG. 7B performs a READ operation simultaneously for all array cells on the selected word line, It should also be noted that this is not limited to these. In fact, the dynamic read (READ) method detailed in FIG. 7A can be used to address and read a single cell or a subset of cells on a particular word line. By limiting the current flow through the bit lines of the unselected cells in the process steps 702, 703, 704 of FIG. 7A, the discharge current flowing through the unselected cells is prevented from flowing to the unselected cells Likewise, it can be limited. In this manner, the applied read current on the word line will most likely flow through one or more cells selected for the READ operation. Limiting the current on these unselected bit lines can be accomplished by, for example, pulling unselected bit lines through a pull down resistor to ground (0V), pulling the selected bit line (s) Lt; / RTI > to ground. This separate cell selection function (in conjunction with the dynamic access and addressing methods of the present disclosure) will be shown and described in greater detail in the discussion of FIG. 9b, which illustrates a single cell in an exemplary resistance- Lt; / RTI > shows the dynamic programming operation being performed.

최종 공정 단계(705)에서, 선택된 워드 라인(WL1)은 방전을 완료하고, 모든 워드 라인들 및 비트 라인들은 접지(0V)에 있고, 어레이는 다음의 액세스 또는 어드레싱 동작을 위해 준비된다. 도 7a 및 도 7b는 단일 극성으로(워드 라인으로부터 비트 라인으로) 흐르는 판독(READ) 전류를 도시하지만, 본 발명개시의 방법은 이러한 사항으로 국한되지 않는다는 것을 유의해야 한다. 실제로, 도 7a에서 상세화된 동적 판독(READ) 동작은 또한, 모든 워드 라인들을 접지시키고 선택된 비트 라인을 플로우팅함으로써 수행될 수 있다. 이것은 비트 라인으로부터 워드 라인으로 흐르는(도 7b의 예시적인 동적 판독(READ) 동작에 도시된 것과는 반대 극성의) 판독(READ) 전류를 초래할 것이다. 즉, 본 발명개시의 동적 판독(READ) 방법은 저항 변화 소자 어레이 내의 바이폴라 동작에 매우 적합하다.In the final process step 705, the selected word line WL1 completes the discharge and all the word lines and bit lines are at ground (0V) and the array is ready for the next access or addressing operation. It should be noted that Figures 7A and 7B illustrate the read current (flowing from the word line to the bit line) in a single polarity, but the method of disclosure of the present invention is not limited to this. In practice, the dynamic read (READ) operation detailed in FIG. 7A can also be performed by grounding all the word lines and floating selected bit lines. This will result in a read current (of opposite polarity as shown in the exemplary dynamic read (READ) operation of FIG. 7B) flowing from the bit line to the word line. That is, the dynamic read method of the present disclosure is well suited for bipolar operation in a resistance-variable element array.

이제 도 8a 및 도 8b를 참조하면, 저항 변화 소자 어레이 내의 복수의 셀들을 동적으로 프로그래밍하기 위한 본 발명개시에 따른 방법이 도시된다. 도 8a는 본 발명개시의 방법에 따른 저항 변화 소자 어레이 내의 복수의 셀들에 대한 동적 프로그래밍 동작을 상세히 나타낸 흐름도(800)이다. 그리고, 도 8b는 도 8a에서 설명된 바와 같이 그리고 본 발명개시의 방법에 따른 예시적인 동적 프로그래밍 동작을 도시하는 일련의 파형도들이다. 도 8b에서의 파형들은 도 6 내의 CELL10(670) 및 CELL11(680)의 예시적인 동적 프로그래밍 동작(두 셀들은 동시에 프로그래밍됨)을 설명하며, (도 8a에서 설명된 바와 같이) 본 발명개시의 동적 프로그래밍 방법의 비제한적인 예시로서 역할을 하도록 의도된 것이다. 상술한 바와 같이, 이러한 동적 프로그래밍 동작은 도 3a, 도 4, 도 5 및 도 6에서 도시된 바와 같은 1-R 저항 변화 소자 셀들의 어레이 내의 소자들을 액세스하고 어드레싱할뿐만 아니라 이들 어레이 구조들의 유사 변형들에도 매우 적합하다.Referring now to Figures 8A and 8B, there is shown a method according to the present disclosure for dynamically programming a plurality of cells in a resistance variable element array. 8A is a flow diagram 800 detailing the dynamic programming operation for a plurality of cells in a resistance-change element array in accordance with the method of disclosure of the present invention. And FIG. 8B is a series of waveform diagrams illustrating an exemplary dynamic programming operation as described in FIG. 8A and in accordance with the method of the present disclosure. The waveforms in FIG. 8B illustrate an exemplary dynamic programming operation of CELL 10 670 and CELL 11 680 in FIG. 6 (two cells being programmed at the same time), and the dynamic (see FIG. 8A) It is intended to serve as a non-limiting example of a programming method. As described above, this dynamic programming operation can be used not only to access and address elements in the array of 1-R resistance-variable element cells as shown in Figs. 3A, 4, 5 and 6, .

제1 공정 단계(801)에서, 어레이 내의 모든 워드 라인들 및 비트 라인들은 요구되는 프로그래밍 전압으로 동시에 사전 충전된다. 이 프로그래밍 전압은 어레이 내에서 사용되는 저항 변화 소자의 전기 저항을 제1 저항 상태로부터 제2 저항 상태로 조정하기에 충분한 프로그래밍 전류를 제공하도록 (특정 응용예의 필요성 및 어레이 내에서 사용되는 저항 변화 소자의 유형에 의해 결정된 바와 같이) 선택된다. 즉, 이 선택된 프로그래밍 전압은 선택된 어레이 셀들을 세트(SET)(비교적 고 저항 상태로부터 비교적 저 저항 상태로 저항 변화 소자를 조정)하거나, 또는 리세트(RESET)(비교적 저 저항 상태로부터 비교적 고 저항 상태로 저항 변화 소자를 조정)하기에 충분하다. 이 프로그래밍 전압이 어레이의 비트 라인들과 워드 라인들 모두에 동시에 인가됨에 따라, 전압 강하(또는 전류 흐름)는 어레이 라인 사전 충전 동안(공정 단계(801)) 어레이 내의 임의의 셀들에 의해 경험되지 않는다. 즉, 어레이 내의 모든 셀들은 사전 충전 공정 동안 연관된 워드 라인들 및 연관된 비트 라인들 상에서 본질적으로 동일한 전압을 경험한다.In a first process step 801, all the word lines and bit lines in the array are precharged simultaneously with the required programming voltage. This programming voltage is used to provide a programming current sufficient to adjust the electrical resistance of the resistance-changing element used in the array from the first resistance state to the second resistance state (the need for a particular application and the need for a resistor- (As determined by the type). That is, the selected programming voltage is used to set the selected array cells (SET) (adjusting the resistance change element from a relatively high resistance state to a relatively low resistance state), or resetting (resetting the comparator from a relatively low resistance state to a relatively high resistance state To adjust the resistance-change element to a predetermined value). As this programming voltage is applied simultaneously to both the bit lines and the word lines of the array, the voltage drop (or current flow) is not experienced by any of the cells in the array during array line pre-charging (process step 801) . That is, all cells in the array experience essentially the same voltage on the associated word lines and associated bit lines during the pre-charging process.

이제 도 8b를 보면, 이러한 사전 충전 공정 단계(도 8a에서의 참조번호 801)는 파형(810)에 의해 표현된 클록 신호의 처음 4개 사이클들에 걸쳐 수행된다. 도 7b의 파형(710)에서와 같이, 이 클록 신호 파형(810)은 본 발명개시의 동적 프로그래밍 방법을 수행하는 (비제한적인 예시로서, 마이크로프로세서, 마이크로제어기, FPGA, 또는 CPLD와 같은) 프로세서 제어 소자에 대한 인가된 신호 및 공정 단계의 타이밍을 나타내기 위해 도 8b의 파형들 내에 포함되어 있다. 이러한 처음 4개의 클록 사이클 동안, WL0(파형(830)과 관련됨), BL0(파형(840)과 관련됨), WL1(파형(831)과 관련됨), 및 BL1(파형(841)과 관련됨)은 동시에 충전되고, 4개의 모든 라인들이 (특정 응용예에서 사용된 저항 변화 소자의 요구에 의해 결정된) 요구된 프로그래밍 전압을 가질 때 까지 본질적으로 동일한 전압 레벨들을 추적한다. 이와 같이, 4개의 모든 셀들, 즉, CELL00(파형(850)과 관련됨), CELL01(파형(860)과 관련됨), CELL10(파형(870)과 관련됨), 및 CELL11(파형(880)과 관련됨)에 걸친 전압 및 이에 흐르는 전류는 사전 충전 공정 단계(도 8a에서의 참조번호 801)의 지속기간 동안 대략 0이다.Turning now to FIG. 8B, this pre-fill process step (reference numeral 801 in FIG. 8A) is performed over the first four cycles of the clock signal represented by waveform 810. As in waveform 710 of Figure 7b, this clock signal waveform 810 may be generated by a processor (such as a microprocessor, microcontroller, FPGA, or CPLD) that performs the dynamic programming method of the present disclosure Are included in the waveforms of FIG. 8B to indicate the timing of the applied signal and process steps for the control element. (Associated with waveform 830), BL0 (associated with waveform 840), WL1 (associated with waveform 831), and BL1 (associated with waveform 841) during these first four clock cycles simultaneously And keeps track of essentially the same voltage levels until all four lines have the required programming voltage (as determined by the requirement of the resistance changing element used in the particular application). Thus, all four cells, i.e., CELL00 (associated with waveform 850), CELL01 (associated with waveform 860), CELL10 (associated with waveform 870), and CELL11 (associated with waveform 880) And the current flowing therethrough is approximately zero during the duration of the pre-charging process step (reference numeral 801 in FIG. 8A).

다음의 공정 단계(802)에서, 선택된 워드 라인, 즉, 프로그래밍될 저항 변화 소자 어레이 내의 셀들과 연관된 워드 라인은 접지(0V)로 구동되고, 선택되지 않은 워드 라인들은 플로우팅될 수 있다. 어레이 내의 모든 비트 라인들은 또한 플로우팅될 수 있다. 그런 후, 다음의 공정 단계(803)에서, 어레이 내의 선택된 셀들과 연관된 플로우팅된 비트 라인들은 선택된 셀들을 거쳐 선택된 워드 라인(이것은 접지(0V)에 있는 유일한 워드 라인임)으로 방전되게 되어, 선택된 셀들에 흐르는 프로그래밍 전류를 유도한다. 이 프로그래밍 전류는 선택된 셀들 내의 저항 변화 소자를 초기 저항 상태로부터 원하는 제2 저항 상태(예를 들어, 세트(SET) 또는 리세트(RESET) 조건으로)로 조정하기에 충분하다. 선택되지 않은 셀들과 연관된 비트 라인들 및 워드 라인들이 프로그래밍 동작 동안 거의 동일한 전압으로 유지됨에 따라 어레이 내의 선택되지 않은 셀들에는 전류가 흐르지 않는다.In the next process step 802, the selected word line, i.e., the word line associated with the cells in the resistive element array to be programmed, is driven to ground (0V) and the unselected word lines can be floated. All bit lines in the array can also be floated. Then, at the next process step 803, the floating bit lines associated with the selected cells in the array are discharged through the selected cells to the selected word line (this is the only word line at ground (0V)), Thereby inducing a programming current flowing through the cells. This programming current is sufficient to adjust the resistance changing element in the selected cells from the initial resistance state to the desired second resistance state (e.g., SET or RESET condition). No current flows through unselected cells in the array as the bit lines and word lines associated with unselected cells are held at approximately the same voltage during the programming operation.

도 8b를 보면, 이 전류 프로그래밍 공정 단계(도 8a에서의 참조번호(803))는 네번째 클록 사이클과 여섯번째 클록 사이클 사이에서 수행된다(다시, 기준 클록 파형(810)을 봐라). 도 8b에서 상술된 예시적인 동적 프로그래밍 동작은 CELL10 및 CELL11 내의 저항 변화 소자의 저항 상태들을 조정하기 위한 것이기 때문에, WL0, BL0, 및 BL1은 플로우팅되고, WL1은 접지(0V)로 구동된다. WL0, BL0 및 BL1이 프로그래밍 동작 동안 본질적으로 동일한 전압으로 남아 있으면, (파형들(850, 860)에서 도시된 바와 같이) CELL00 및 CELL01에 걸쳐 어떠한 전압 강하도 본질적으로 존재하지 않고, 이에 흐르는 결과적인 전류도 존재하지 않는다. 이 두 개의 셀들은 프로그래밍 동작 동안 이 셀들과 연관된 워드 라인들 및 비트 라인들 상에서 대략 동일한 전압을 경험한다. 하지만, WL1이 접지(0V)로 풀링되면, BL0 및 BL1은, 이들 셀들 내의 저항 변화 소자들을 제1 저항 상태로부터 (파형(870, 880)에 도시된 바와 같은) 희망하는 제2 저항 상태로 충분히 조정하는 전류를 갖도록, CELL10 및 CELL11을 거쳐 WL1로 방전되게 되는데, 이는 도 8a의 공정 단계(803)에 대응한다.8B, this current programming process step (reference numeral 803 in FIG. 8A) is performed between the fourth clock cycle and the sixth clock cycle (again, see reference clock waveform 810). Since the exemplary dynamic programming operation described above in Fig. 8B is for adjusting the resistance states of the resistance change elements in CELL10 and CELL11, WL0, BL0, and BL1 are floated and WL1 is driven to ground (0V). If WL0, BL0 and BL1 remain essentially the same voltage during the programming operation, there is essentially no voltage drop across CELL00 and CELL01 (as shown in waveforms 850 and 860), and the resulting There is no current. These two cells experience approximately the same voltage on the word lines and bit lines associated with these cells during a programming operation. However, if WL1 is pulled to ground (0V), BL0 and BL1 will transition the resistance-changing elements in these cells from the first resistance state to the desired second resistance state (as shown in waveforms 870,880) And is discharged to WL1 through CELL10 and CELL11 to have a regulating current, which corresponds to process step 803 of Fig. 8A.

파형(870, 880)에서 도시된 바와 같이, 도 8b에서 상세화된 예시적인 동적 프로그래밍 동작 내의 선택된 셀들에 인가된 프로그래밍 전압 및 전류는 예시적인 동적 판독(READ) 동작에서 인가된 판독(READ) 전압 및 전류와 비교하여(그리고, 아래의 도 9b와 관련하여 논의될 단일 셀 프로그래밍 전압 및 전류와 비교하여) 반대 극성을 갖는다는 것을 유의해야 한다. 그러나, 본 발명개시의 이 방법과 연관된 프로그래밍 전류가 특정 극성으로(비트 라인에서부터 워드 라인으로) 흐르는 것으로서 (도 8a 및 도 8b 내에서) 기술되었지만, 본 발명개시의 방법은 이러한 사항으로 국한되지 않는다. 실제로, 도 8a에서 상세화된 동적 프로그래밍 동작은 또한, 어레이 내의 모든 워드 라인들을 플로우팅시키고 선택된 비트 라인을 접지시킴으로써 수행될 수 있다. 이것은 워드 라인으로부터 비트 라인으로 흐르는(도 8b의 예시적인 동적 프로그래밍 동작에 도시된 것과는 반대 극성의) 프로그래밍 전류를 초래할 것이다. 즉, 본 발명개시의 동적 프로그래밍 방법은 저항 변화 소자 어레이 내의 바이폴라 동작에 매우 적합하다.As shown in waveforms 870 and 880, the programming voltage and current applied to the selected cells in the exemplary dynamic programming operation detailed in FIG. 8B correspond to the read voltage applied in the exemplary dynamic read (READ) (And compared to the single-cell programming voltage and current discussed below with respect to FIG. 9B), as compared to the current of FIG. 9A. However, while the programming current associated with this method of present disclosure has been described as flowing in a certain polarity (from bit line to word line) (in Figures 8A and 8B), the method of disclosure of the present invention is not limited to this . In practice, the dynamic programming operation detailed in Fig. 8A can also be performed by floating all the word lines in the array and grounding the selected bit lines. This will result in a programming current (of opposite polarity as shown in the exemplary dynamic programming operation of Figure 8B) that flows from the word line to the bit line. That is, the dynamic programming method of the present disclosure is well suited for bipolar operation in a resistance-variable element array.

최종 공정 단계(804)에서, 모든 비트 라인들(BL0, BL1)은 방전을 완료하고, 모든 워드 라인들 및 비트 라인들은 접지(0V)에 있고, 어레이는 다음의 액세스 또는 어드레싱 동작을 위해 준비된다. 이러한 방식으로, 선택된 워드 라인(WL1)과 연관된 모든 셀들이 세트(SET) 또는 리세트(RESET) 상태로 조정된다.In the final process step 804, all bit lines BL0, BL1 complete discharging and all the word lines and bit lines are at ground (0V) and the array is ready for the next access or addressing operation . In this manner, all cells associated with the selected word line WL1 are adjusted to a SET or RESET state.

저항 변화 소자 어레이의 특정 응용예에서, 저항 변화 소자를 세트(SET) 상태로 구동하기 위해 프로그래밍 조건들의 한 세트가 사용되고, 저항 변화 소자를 리세트(RESET) 상태로 구동하기 위해 프로그래밍 조건들의 제2의 상이한 세트가 사용된다는 것을 유의해야 한다. 즉, 예를 들어, 이러한 응용예 내에서, 프로그래밍 조건들의 제1 세트(예를 들어, 전압, 전류, 펄스 폭, 극성 등)는 초기에 세트(SET) 상태에 있는 저항 변화 소자를 리세트(RESET) 상태로 조정할 것이다. 그러나, 프로그래밍 조건들의 이 동일한 세트가 이미 리세트(RESET) 상태에 있는 저항 변화 소자에 인가될 때, 이 소자는 인가된 프로그래밍 조건들에 응답하여 단순히 리세트(RESET) 상태에 남아있을 것이다(즉, 이 소자의 저항 상태는 본질적으로 변하지 않을 것이다). 이와 같이, 이러한 특정 응용예 내에서, (도 8a 및 도 8b와 관련하여 기술된 바와 같이) 본 발명개시의 멀티 셀 동적 프로그래밍 동작은 셀들의 전체 그룹(예를 들어, 선택된 워드 라인 상의 셀들)이 동일한 상태에 있는 것을 보장하기 위해 사용될 수 있다. 예를 들어, 이러한 응용예 내에서, 본 발명개시의 방법에 따른 멀티 셀 동적 프로그래밍 동작은 선택된 워드 라인에 대한 글로벌 리세트(RESET) 동작을 수행하는데 사용될 수 있다. 이러한 동작 내에서, 초기에 세트(SET) 상태에 있는 선택된 워드 라인 상의 셀들은 리세트(RESET) 상태로 조정될 것이고, 초기에 리세트(RESET) 상태에 있는 선택된 워드 라인 상의 셀들은 프로그래밍 동작에 본질적으로 영향을 받지 않고 리세트(RESET) 상태로 남아있을 것이다. 이러한 방식으로, 프로그래밍 동작의 종료시, 선택된 워드 라인 상의 모든 셀들은 리세트(RESET) 상태에 있을 것이다.In a particular application of the resistance-variable element array, a set of programming conditions is used to drive the resistance-variable element to the SET state and a second set of programming conditions to drive the resistance-variable element to the RESET state. ≪ / RTI > are used. That is, for example, within this application, a first set of programming conditions (e.g., voltage, current, pulse width, polarity, etc.) may be used to reset the resistance- RESET) state. However, when this same set of programming conditions is applied to a resistance-change element that is already in a RESET state, the element will simply remain in a RESET state in response to the applied programming conditions (i.e., , The resistance state of this device will not change essentially). Thus, within this particular application, the multicell dynamic programming operation of the present disclosure (as described in connection with Figs. 8A and 8B) is based on the fact that an entire group of cells (e.g., cells on the selected word line) Can be used to ensure that they are in the same state. For example, within such an application, a multi-cell dynamic programming operation in accordance with the method of the present disclosure may be used to perform a global reset (RESET) operation on a selected word line. Within these operations, cells on a selected word line initially in a SET state will be adjusted to a RESET state, and cells on a selected word line, initially in a RESET state, And will remain in RESET state without being affected by the < / RTI > In this manner, at the end of the programming operation, all cells on the selected word line will be in a RESET state.

이제 도 9a 및 도 9b를 참조하면, 저항 변화 소자 어레이 내의 단일 셀을 동적으로 프로그래밍하기 위한 본 발명개시에 따른 방법이 도시된다. 도 9a는 본 발명개시의 방법에 따른 저항 변화 소자 어레이 내의 단일 셀에 대한 동적 프로그래밍 동작을 상세히 나타낸 흐름도(900)이다. 그리고, 도 9b는 도 9a에서 설명된 바와 같이 그리고 본 발명개시의 방법에 따른 예시적인 동적 프로그래밍 동작을 도시하는 일련의 파형도들이다. 도 9b에서의 파형은 도 6 내의 CELL11(680)에 대해 수행된 예시적인 동적 프로그래밍 동작(어레이 내의 다른 모든 셀들은 프로그래밍 동작에 영향을 받지 않음)을 설명하며, (도 9a에서 설명된 바와 같이) 본 발명개시의 동적 프로그래밍 방법의 비제한적인 예시로서 역할을 하도록 의도된 것이다. 상술한 바와 같이, 이러한 동적 프로그래밍 동작은 도 3a, 도 4, 도 5 및 도 6에서 도시된 바와 같은 1-R 저항 변화 소자 셀들의 어레이 내의 소자들을 액세스하고 어드레싱할뿐만 아니라 이들 어레이 구조들의 유사 변형들에도 매우 적합하다.Referring now to Figures 9A and 9B, there is shown a method according to the present disclosure for dynamically programming a single cell in a resistance variable element array. 9A is a flow chart 900 detailing the dynamic programming operation for a single cell in a resistance-change element array according to the method of the present disclosure. And Figure 9B is a series of waveform diagrams illustrating an exemplary dynamic programming operation as described in Figure 9A and in accordance with the method of the present disclosure. The waveform in FIG. 9B illustrates an exemplary dynamic programming operation performed on CELL 11 680 in FIG. 6 (all other cells in the array are not affected by the programming operation), and the waveform (as described in FIG. 9A) Is intended to serve as a non-limiting example of a dynamic programming method of the present disclosure. As described above, this dynamic programming operation can be used not only to access and address elements in the array of 1-R resistance-variable element cells as shown in Figs. 3A, 4, 5 and 6, .

제1 공정 단계(901)에서, 어레이 내의 모든 워드 라인들 및 비트 라인들은 요구되는 프로그래밍 전압으로 동시에 사전 충전된다. 이 프로그래밍 전압은 어레이 내에서 사용되는 저항 변화 소자의 전기 저항을 제1 저항 상태로부터 제2 저항 상태로 조정하기에 충분한 프로그래밍 전류를 제공하도록 (특정 응용예의 필요성 및 어레이 내에서 사용되는 저항 변화 소자의 유형에 의해 결정된 바와 같이) 선택된다. 즉, 이 선택된 프로그래밍 전압은 선택된 어레이 셀을 세트(SET)(비교적 고 저항 상태로부터 비교적 저 저항 상태로 저항 변화 소자를 조정)하거나, 또는 리세트(RESET)(비교적 저 저항 상태로부터 비교적 고 저항 상태로 저항 변화 소자를 조정)하기에 충분하다. 이 프로그래밍 전압이 어레이의 비트 라인들과 워드 라인들 모두에 동시에 인가됨에 따라, 본질적으로 전압 강하(또는 전류 흐름)는 어레이 라인 사전 충전 동안(공정 단계(901)) 어레이 내의 임의의 셀들에 의해 경험되지 않는다. 즉, 어레이 내의 모든 셀들은 사전 충전 공정 동안 연관된 워드 라인들 및 연관된 비트 라인들 상에서 본질적으로 동일한 전압을 경험한다.In a first process step 901, all word lines and bit lines in the array are precharged simultaneously with the required programming voltage. This programming voltage is used to provide a programming current sufficient to adjust the electrical resistance of the resistance-changing element used in the array from the first resistance state to the second resistance state (the need for a particular application and the need for a resistor- (As determined by the type). That is, the selected programming voltage is used to set the selected array cell (SET) (adjusting the resistance change element from a relatively high resistance state to a relatively low resistance state), or resetting RESET (from a relatively low resistance state to a relatively high resistance state To adjust the resistance-change element to a predetermined value). As this programming voltage is applied simultaneously to both the bit lines and word lines of the array, essentially a voltage drop (or current flow) is experienced by any of the cells in the array during array line pre-charging (process step 901) It does not. That is, all cells in the array experience essentially the same voltage on the associated word lines and associated bit lines during the pre-charging process.

이제 도 9b를 보면, 이러한 사전 충전 공정 단계(도 9a에서의 참조번호 901)는 파형(910)에 의해 표현된 클록 신호의 처음 4개 사이클들에 걸쳐 수행된다. 도 7b에서의 파형(710) 및 도 8b에서의 파형(810)에서와 같이, 이 클록 신호 파형(910)은 본 발명개시의 동적 프로그래밍 방법을 수행하는 (비제한적인 예시로서, 마이크로프로세서, 마이크로제어기, FPGA, 또는 CPLD와 같은) 프로세서 제어 소자에 대한 인가된 신호 및 공정 단계의 타이밍을 나타내기 위해 도 9b의 파형들 내에 포함되어 있다. 이러한 처음 4개의 클록 사이클 동안, WL0(파형(930)과 관련됨), BL0(파형(940)과 관련됨), WL1(파형(931)과 관련됨), 및 BL1(파형(941)과 관련됨)은 동시에 충전되고, 4개의 모든 라인들이 (특정 응용예에서 사용된 저항 변화 소자의 요구에 의해 결정된) 요구된 프로그래밍 전압을 가질 때 까지 본질적으로 동일한 전압 레벨들을 추적한다. 이와 같이, 4개의 모든 셀들, 즉, CELL00(파형(950)과 관련됨), CELL01(파형(960)과 관련됨), CELL10(파형(970)과 관련됨), 및 CELL11(파형(980)과 관련됨)에 걸친 전압 및 이에 흐르는 전류는 사전 충전 공정 단계(도 9a에서의 참조번호 901)의 지속기간 동안 대략 0이다.Referring now to FIG. 9B, this pre-fill process step (reference numeral 901 in FIG. 9A) is performed over the first four cycles of the clock signal represented by waveform 910. As in waveform 710 in FIG. 7B and waveform 810 in FIG. 8B, this clock signal waveform 910 may be used to perform a dynamic programming method of the present disclosure (including but not limited to a microprocessor, a microprocessor, Are included in the waveforms of FIG. 9B to illustrate the timing of the applied signal and process steps for the processor control element (such as a controller, FPGA, or CPLD). During these first four clock cycles, WL0 (associated with waveform 930), BL0 (associated with waveform 940), WL1 (associated with waveform 931), and BL1 (associated with waveform 941) And keeps track of essentially the same voltage levels until all four lines have the required programming voltage (as determined by the requirement of the resistance changing element used in the particular application). Thus, all four cells: CELL00 (associated with waveform 950), CELL01 (associated with waveform 960), CELL10 (associated with waveform 970), and CELL11 (associated with waveform 980) And the current flowing therethrough are approximately zero during the duration of the pre-charging process step (reference numeral 901 in FIG. 9A).

다음의 공정 단계(902)에서, 선택된 워드 라인, 즉 프로그래밍될 저항 변화 소자 어레이 내의 셀과 연관된 워드 라인은 플로우팅되고, 선택되지 않은 워드 라인들은 접지(0V)로 풀링된다. 선택된 비트 라인, 즉 프로그래밍될 저항 변화 소자 어레이 내의 셀과 연관된 비트 라인은 바로 접지(0V)로 풀링 다운된다. 어레이 내의 선택되지 않은 비트 라인들은 또한 접지(0V)로 풀링되되, 이들 비트 라인들을 거쳐 접지로 흐르는 전류를 제한시키는 방식으로 풀링 다운된다. 이러한 선택되지 않은 비트 라인들 상의 전류를 제한하는 것은, 예를 들어, (선택된 비트 라인을 바로 접지로 풀링하면서) 선택되지 않은 비트 라인들을 풀 다운(pull down) 저항기를 통해 접지(0V)로 풀링 다운함으로써 수행될 수 있다. 다른 예에서, 선택되지 않은 비트 라인들을 구동하는 프로그래밍가능 전력 공급기는 이러한 선택되지 않은 비트 라인들에 흐르는 전류를 제한하도록 설정될 수 있다.In the next process step 902, the selected word line, i.e., the word line associated with the cell in the resistive element array to be programmed is floated, and the unselected word lines are pulled to ground (0V). The selected bit line, i.e. the bit line associated with the cell in the resistive element array to be programmed, is pulled down directly to ground (0V). The unselected bit lines in the array are also pulled down in a manner that pulls them to ground (0 V), limiting their current through these bit lines to ground. Limiting the current on these unselected bit lines may be accomplished by, for example, pulling unselected bit lines through the pull down resistor to ground (0V) (while pulling the selected bit line directly to ground) Down. In another example, a programmable power supply that drives unselected bit lines may be set to limit the current flowing in these unselected bit lines.

다음의 공정 단계(903)에서, 플로우팅된 워드 라인은 선택된 셀을 거쳐 선택된 비트 라인으로 방전되어, 선택된 셀에 흐르는 프로그래밍 전류를 유도한다. 이 프로그래밍 전류는 선택된 셀들 내의 저항 변화 소자를 초기 저항 상태로부터 원하는 제2 저항 상태(예를 들어, 세트(SET) 또는 리세트(RESET) 조건으로)로 조정하기에 충분하다. 선택된 워드 라인과 연관된 선택되지 않은 셀들에 작은 전류가 흐를 수 있지만, 이 전류는 선택되지 않은 소자들에 영향을 미치지 않도록 저항 변화 소자 어레이 외부의 회로 소자에 의해 충분히 제한된다. 이러한 방식으로, 선택된 워드 라인 상의 인가된 프로그래밍 전류는 프로그래밍 동작을 위해 선택된 단일 셀에 거의 전부가 흐를 것이다.In the next process step 903, the floated word line is discharged to the selected bit line via the selected cell to derive the programming current flowing in the selected cell. This programming current is sufficient to adjust the resistance changing element in the selected cells from the initial resistance state to the desired second resistance state (e.g., SET or RESET condition). Small currents may flow through unselected cells associated with the selected word line, but this current is sufficiently limited by circuit elements external to the resistive element array so as not to affect non-selected elements. In this manner, the applied programming current on the selected word line will flow almost all into a single cell selected for programming operation.

도 9b를 보면, 이 전류 프로그래밍 공정 단계(도 9a에서의 참조번호(903))는 네번째 클록 사이클과 여섯번째 클록 사이클 사이에서 수행된다(다시, 기준 클록 파형(910)을 봐라). 도 9b에 상술된 예시적인 프로그래밍 동작은 CELL11 내의 저항 변화 소자의 저항 상태를 조정하도록 의도된 것이기 때문에, WL0 및 BL0은 바로 접지로 풀링되며, BL1은 (비제한적인 예시로서, 풀 다운 저항기와 같은) 전류 제한 소자를 통해 접지(0V)로 풀링된다. 선택된 워드 라인인 WL1은 플로우팅될 수 있다. WL0과 BL0이 프로그래밍 동작 동안 본질적으로 동일한 전압으로 남아 있으면, (파형(950)에서 도시된 바와 같이) CELL00에 걸쳐 어떠한 전압 강하도 본질적으로 존재하지 않고, 이에 흐르는 결과적인 전류도 존재하지 않는다. 그리고, 프로그래밍 동작의 지속기간 동안 BL1이 WL1 및 BL0와 거의 동일한 전압으로 남아있으면, (파형(960, 970)에서 도시된 바와 같이) CELL01 및 CELL10에 걸쳐 매우 작은 전압 강하(그리고, 결과적으로 CELL01 및 CELL10에 흐르는 매우 작은 결과적인 전류)만이 있다. 이러한 작은 결과적인 전류는 선택되지 않은 비트 라인들을 구동하는 외부 회로 소자에 의해 충분히 낮게 유지되어, 이러한 선택되지 않은 어레이 셀들(CELL01 및 CELL10) 내의 저항 변화 소자는 영향을 받지 않는다. 하지만, BL1이 바로 접지(0V)로 풀링되면, WL1은, 해당 셀 내의 저항 변화 소자를 제1 저항 상태로부터 (파형(980)에 도시된 바와 같은) 희망하는 제2 저항 상태로 충분히 조정하는 전류를 갖도록, CELL11을 거쳐 BL1로 방전되게 되는데, 이는 도 9a의 공정 단계(903)에 대응한다.9B, this current programming process step (reference numeral 903 in FIG. 9A) is performed between the fourth clock cycle and the sixth clock cycle (again, see reference clock waveform 910). Since the exemplary programming operation described above with reference to Figure 9B is intended to adjust the resistance state of the resistance change elements in CELL 11, WL0 and BL0 are directly pulled to ground and BL1 is pulled to ground (such as a pull-down resistor ) To the ground (0 V) through the current limiting element. The selected word line WL1 may be floated. If WL0 and BL0 remain essentially the same voltage during the programming operation, there is essentially no voltage drop across CELL00 (as shown in waveform 950) and no resulting current flows through it. And, if BL1 remains at approximately the same voltage as WL1 and BL0 during the duration of the programming operation, a very small voltage drop across CELL01 and CELL10 (as shown in waveforms 960 and 970) Only a very small resulting current flowing in CELL10). This small resultant current is kept low enough by the external circuitry that drives the unselected bit lines so that the resistive elements in these unselected array cells CELLOl and CELLlO are unaffected. However, when BL1 is pulled to ground (0V) immediately, WL1 is set to a current which fully adjusts the resistance-changing element in the cell from the first resistance state to the desired second resistance state (as shown in waveform 980) And discharges to BL1 via CELL11, which corresponds to process step 903 of FIG. 9A.

도 8a 및 도 8b에서 상세화된 예시적인 멀티 셀 프로그래밍 방법에 관해 상술한 바와 같이, 도 9a 및 도 9b에서 상세화된 본 발명개시의 단일 셀 프로그래밍 동작은 또한 바이폴라 동작에 매우 적합하다는 것을 유의해야 한다. 실제로, 도 9a에서 상세화된 동적 프로그래밍 동작은 또한, 어레이 내의 선택된 워드 라인을 접지시키고 선택된 비트 라인을 플로우팅시킴으로써 수행될 수 있다. 이것은 비트 라인으로부터 워드 라인으로 흐르는(도 9b의 예시적인 동적 프로그래밍 동작에 도시된 것과는 반대 극성의) 프로그래밍 전류를 초래할 것이다.It should be noted that, as described above with respect to the exemplary multi-cell programming method detailed in Figures 8A and 8B, the single cell programming operation of the present disclosure detailed in Figures 9A and 9B is also well suited for bipolar operation. In practice, the dynamic programming operation detailed in FIG. 9A can also be performed by grounding the selected word line in the array and floating the selected bit line. This will result in a programming current (of the opposite polarity as shown in the exemplary dynamic programming operation of FIG. 9B) flowing from the bit line to the word line.

최종 공정 단계(904)에서, 선택된 워드 라인(WL1)은 방전을 완료하고, 모든 워드 라인들 및 비트 라인들은 접지(0V)에 있고, 어레이는 다음의 액세스 및 어드레싱 동작을 위해 준비된다. 이러한 방식으로, 동적 프로그래밍 동작 동안 저항 변화 소자 어레이 내의 단일 선택된 셀의 저항만이 조정된다.In the final process step 904, the selected word line WL1 completes the discharge and all the word lines and bit lines are at ground (0V) and the array is ready for the next access and addressing operation. In this manner, only the resistance of a single selected cell in the resistance-change element array during dynamic programming operation is adjusted.

이제 도 10을 참조하면, 본 발명개시의 동적 판독(READ) 및 동적 프로그래밍 동작을 적용하는데 매우 적합한 예시적인 액세스 및 어드레싱 시스템(1000) 내의 저항 변화 소자 어레이를 예시하는 시스템 레벨 블록도가 도시된다.Referring now to FIG. 10, a system level block diagram illustrating a resistive element array in an exemplary access and addressing system 1000 that is well suited for applying the dynamic read (READ) and dynamic programming operations of the present disclosure is shown.

액세스 및 어드레싱 시스템(1000)의 중심부에는 도 3a, 도 4, 및 도 5에서 도시된 어레이와 아키텍처가 유사한 1-R 저항 변화 소자 어레이(1040)가 있다. 프로세서 제어 소자(1010)는 비트 라인 드라이버/버퍼 회로(1020)에 그리고 워드 라인 드라이버/버퍼 회로(1030)에 어드레스 제어 라인들의 어레이를 제공한다. 그런 후, 비트 라인 드라이버/버퍼 회로(1020)는 비트 라인 디코더 소자(1025)를 거치는 비트 라인들의 어레이를 생성하고, 이들 비트 라인들을 저항 변화 소자 어레이(1040)에 제공한다. 마찬가지로, 워드 라인 드라이버/버퍼 회로(1030)는 워드 라인 디코더 소자(1035)를 거치는 워드 라인들의 어레이를 생성하고, 이들 워드 라인들을 저항 변화 소자 어레이(1040)에 제공한다. 이러한 방식으로, 상기의 도 8a, 도 8b, 도 9a, 및 도 9b의 논의 내에서 상세히 기술된 본 발명개시의 동적 프로그래밍 방법은 프로세서 제어 소자(1010)에 의해 제공된 전기적 자극을 통해 수행될 수 있다.At the center of the access and addressing system 1000 is a 1-R resistance-change element array 1040 that is similar in architecture to the array shown in Figures 3a, 4, and 5. The processor control element 1010 provides an array of address control lines to the bit line driver / buffer circuit 1020 and to the word line driver / buffer circuit 1030. The bit line driver / buffer circuit 1020 then generates an array of bit lines via the bit line decoder element 1025 and provides these bit lines to the resistive element array 1040. Similarly, the word line driver / buffer circuit 1030 generates an array of word lines that pass through the word line decoder elements 1035 and provides these word lines to the resistive element array 1040. In this manner, the dynamic programming method of the present disclosure described in detail in the discussion of Figures 8A, 8B, 9A, and 9B above can be performed through electrical stimulation provided by the processor control element 1010 .

1-R 저항 변화 소자 어레이(1040)는 아날로그 멀티플렉서 소자(1050)를 거쳐 감지 증폭기들(1060)의 어레이에 연결된다. 프로세서 제어 소자(1010)로부터의 제어 신호에 응답하여, 아날로그 멀티플렉서 소자(1050)는 감지 증폭기(1060)의 어레이에 비트 라인들, 워드 라인들, 및 몇몇 경우에서는 (예를 들어, 도 4에서 도시된 바와 같이) 기준 비트 라인들을 상호연결시킨다. I/O 게이트(1070)의 시스템은 감지 증폭기들(1060)의 어레이 및 프로세서 제어 소자(1010)로부터의 제어 신호에 응답하며, 저항 변화 소자 어레이로부터 판독된 논리값들을 일시적으로 래치하고 저장하는데 사용된다. I/O 게이트 소자(1070)에 응답하여, 데이터 버퍼 드라이버 소자(1080)는 어레이로부터 판독된 논리값들을 프로세서 제어 소자(1010)에 역 제공한다. 이러한 방식으로, 상기의 도 7a 및 도 7b의 논의 내에서 상세히 기술된 본 발명개시의 동적 판독(READ) 방법은 프로세서 제어 소자(1010)에 의해 제공된 전기적 자극을 통해 수행될 수 있다.The 1-R resistance variable element array 1040 is coupled to an array of sense amplifiers 1060 via an analog multiplexer element 1050. In response to a control signal from the processor control element 1010, the analog multiplexer element 1050 is coupled to the array of sense amplifiers 1060 via bit lines, word lines, and in some cases (e.g., Interconnect the reference bit lines. The system of I / O gates 1070 is responsive to control signals from the array of sense amplifiers 1060 and the processor control element 1010 and is used to temporarily latch and store logic values read from the resistance- do. In response to the I / O gate element 1070, the data buffer driver element 1080 provides logic values read from the array back to the processor control element 1010. In this manner, the dynamic READ method of the present disclosure described in detail in the discussion of FIGS. 7A and 7B above can be performed through the electrical stimulation provided by the processor control element 1010. FIG.

도 10의 예시적인 액세스 및 어드레싱 시스템 내의 프로세서 제어 소자(1010)는 상기의 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 및 도 9b와 관련하여 전술된 본 발명개시의 방법에 의해 요구되는 저항 변화 소자 어레이 내의 비트 라인들 및 워드 라인들의 어레이들에 상이한 전압들 및 다른 조건들을 적용하기 위해 사용될 수 있는 프로그래밍 연산 회로 등을 나타내기 위해 사용된다. 본 발명개시의 동적 프로그래밍 및 동적 판독(READ) 동작들에 의해 요구되는 전기적 자극은 특정 응용예의 요구에 가장 적합한 다양한 구조들을 통해 구현될 수 있다. 예를 들어, FPGA, PLD, 마이크로제어기, 논리 회로, 또는 컴퓨터 상에서 실행되는 소프트웨어 프로그램 모두는 전술한 바와 같이 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 및 도 9b에서 상세화된 동적 프로그래밍 동작들 및 동적 판독(READ) 동작들을 실행하는데 사용될 수 있다.The processor control element 1010 in the exemplary access and addressing system of FIG. 10 may be implemented by a method of the present disclosure described above with respect to FIGS. 7A, 7B, 8A, 8B, 9A, Which may be used to apply different voltages and other conditions to the bit lines and arrays of word lines in a resistance-variable element array that is a memory cell. The electrical stimulation required by the dynamic programming and READ operations of the present disclosure can be implemented through various structures best suited to the needs of a particular application. For example, all of the software programs running on an FPGA, PLD, microcontroller, logic circuit, or computer may be implemented as dynamic programming as detailed in Figures 7a, 7b, 8a, 8b, 9a, Operations and dynamic read (READ) operations.

본 발명개시의 동적 프로그래밍 및 동적 판독(READ) 방법을 설명하기 위해 사용된 1-R 저항 변화 소자 어레이 아키텍처는 도 3a 및 도 4에서의 예시적인 개략도를 사용하여 제공되지만, 본 발명개시의 방법은 도시된 특정 전기 회로로 국한되지 않아야 한다는 것을 유의해야 한다. 실제로, 도 3a 및 도 4에서 도시된 전기 회로는 복수의 방식으로 변경될 수 있고 여전히 본 발명개시의 동적 프로그래밍 및 동적 판독(READ) 동작들에 매우 적합한 어레이 아키텍처를 실현한다는 것은 당업자에게 명백할 것이다. 저항 변화 소자 어레이 아키텍처들의 전술된 설명은 본 발명개시의 방법과 관련지어질 때 이러한 변형을 나타내고 포함하며 상세화된 특정 예시적인 파라미터로 국한되지 않는 것이 바람직하다.While the 1-R resistance variable element array architecture used to describe the dynamic programming and dynamic read (READ) method of the present disclosure is provided using the exemplary schematic diagrams in FIGS. 3A and 4, And should not be limited to the particular electrical circuit shown. In fact, it will be apparent to those skilled in the art that the electrical circuit shown in FIGS. 3A and 4 can be modified in a number of ways and still implement an array architecture that is well suited to dynamic programming and dynamic READ operations of the present disclosure . The foregoing description of the resistive element array architectures is not intended to be limited to the specific exemplary parameters that are illustrated and described and which have been described in connection with the method of the present disclosure.

본 발명은 특정 실시예와 관련하여 설명되었지만, 많은 다른 변형 및 수정 및 다른 용도가 본 업계의 당업자에게 명백할 것이다. 따라서, 본 발명은 본 명세서의 특정 개시에 의해 제한되지 않는 것이 바람직하다.While the invention has been described in conjunction with specific embodiments thereof, many other variations and modifications and other uses will become apparent to those skilled in the art. Accordingly, it is preferred that the invention not be limited by the specific disclosure herein.

Claims (31)

저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 방법에 있어서,
저항 변화 소자 어레이를 제공하는 단계 - 상기 저항 변화 소자 어레이는,
복수의 워드 라인들;
복수의 비트 라인들; 및
복수의 저항 변화 소자들
을 포함하고, 각각의 저항 변화 소자는 제1 단자 및 제2 단자를 갖고, 각각의 저항 변화 소자의 상기 제1 단자는 워드 라인과 전기적으로 통신하고, 각각의 저항 변화 소자의 상기 제2 단자는 비트 라인과 전기적으로 통신함 -;
상기 저항 변화 소자 어레이 내의 상기 비트 라인들 모두와 상기 워드 라인들 모두를 미리 선택된 전압 레벨로 동시에 충전하는 단계;
상기 저항 변화 소자 어레이 내의 하나의 워드 라인을 선택하고, 다른 워드 라인들 모두와 상기 비트 라인들 모두를 접지로 구동시키면서 상기 선택된 워드 라인을 플로우팅(float)시키는 단계;
적어도 하나의 저항 변화 소자에 대한 적어도 하나의 판독 전류값을 측정하기 위해, 상기 선택된 워드 라인이 이들 저항 변화 소자들을 거쳐 방전될 때 상기 선택된 워드 라인과 전기적으로 통신하는 이들 저항 변화 소자들에 흐르는 전류를 관측하는 단계; 및
상기 적어도 하나의 판독 전류값으로부터 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 단계
를 포함하는 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 방법.A method for determining a resistance state of at least one resistance-variable element in a resistance-variable element array,
Providing a resistance variable element array, the resistance variable element array comprising:
A plurality of word lines;
A plurality of bit lines; And
The plurality of resistance-variable elements
Wherein each resistance-variable element has a first terminal and a second terminal, the first terminal of each resistance-variable element is in electrical communication with the word line, and the second terminal of each resistance-variable element is Electrically communicating with the bit line;
Simultaneously charging both the bit lines and the word lines in the resistance variable element array to a pre-selected voltage level;
Selecting one word line in the resistance variable element array and float the selected word line while driving both the other word lines and both of the bit lines to ground;
A method for measuring at least one read current value for at least one resistance-variable element, the method comprising: measuring a current flowing through the resistance-change elements in electrical communication with the selected word line when the selected word line is discharged through the resistance- ; And
Determining a resistance state of at least one resistance-variable element from the at least one read current value
Of the at least one resistance-variable element. 제1항에 있어서,
상기 선택된 워드 라인은 또한 적어도 하나의 저항 기준 소자를 거쳐 방전되는 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 방법.The method according to claim 1,
Wherein the selected word line is also discharged via at least one resistive reference element. 제2항에 있어서,
상기 적어도 하나의 저항 변화 소자의 저항 상태는 적어도 하나의 판독 전류값을 상기 적어도 하나의 저항 기준 소자에 흐르는 측정된 전류값과 비교함으로써 결정된 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 방법.3. The method of claim 2,
Wherein the resistance state of the at least one resistance change element is determined by comparing at least one read current value to a measured current value flowing through the at least one resistance reference element, Way. 제1항에 있어서,
상기 선택된 워드 라인과 전기적으로 통신하는 모든 저항 변화 소자의 저항 상태는 동시에 결정되는 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 방법.The method according to claim 1,
Wherein a resistance state of all resistance-variable elements in electrical communication with the selected word line is determined simultaneously. 제1항에 있어서,
비교적 고 판독 전류값은 제1 논리 상태에 대응하고, 비교적 저 판독 전류값은 제2 논리 상태에 대응한 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 방법.The method according to claim 1,
Wherein a relatively high read current value corresponds to a first logic state and a relatively low read current value corresponds to a second logic state. 제1항에 있어서,
상기 저항 변화 소자들은 2단자 나노튜브 스위칭 소자들인 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 방법.The method according to claim 1,
Wherein the resistance-variable elements are two-terminal nanotube switching elements. 제6항에 있어서,
상기 2단자 나노튜브 스위칭 소자들은 나노튜브 패브릭(fabric)을 포함한 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 방법.The method according to claim 6,
Wherein the two-terminal nanotube switching elements comprise a nanotube fabric. ≪ Desc / Clms Page number 17 > 제1항에 있어서,
상기 저항 변화 소자들은 금속 산화물 메모리 소자들인 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 방법.The method according to claim 1,
Wherein the resistance variable elements are metal oxide memory elements. ≪ Desc / Clms Page number 17 > 제1항에 있어서,
상기 저항 변화 소자들은 상 변화 메모리 소자들인 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 방법.The method according to claim 1,
Wherein the resistance change elements are phase change memory elements. ≪ Desc / Clms Page number 17 > 제1항에 있어서,
상기 저항 변화 소자 어레이는 메모리 어레이인 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 방법.The method according to claim 1,
Wherein the resistance variable element array is a memory array. ≪ Desc / Clms Page number 17 > 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자의 저항 상태를 조정하는 방법에 있어서,
저항 변화 소자 어레이를 제공하는 단계 - 상기 저항 변화 소자 어레이는,
복수의 워드 라인들;
복수의 비트 라인들; 및
복수의 저항 변화 소자들
을 포함하고, 각각의 저항 변화 소자는 제1 단자 및 제2 단자를 갖고, 각각의 저항 변화 소자의 상기 제1 단자는 워드 라인과 전기적으로 통신하고, 각각의 저항 변화 소자의 상기 제2 단자는 비트 라인과 전기적으로 통신함 -;
상기 저항 변화 소자 어레이 내의 상기 비트 라인들 모두와 상기 워드 라인들 모두를 미리 선택된 전압 레벨로 동시에 충전하는 단계;
상기 저항 변화 소자 어레이 내의 하나의 워드 라인을 선택하고, 다른 워드 라인들 모두와 상기 비트 라인들 모두를 플로우팅시키면서 상기 선택된 워드 라인을 접지로 구동시키는 단계; 및
적어도 하나의 저항 변화 소자에 흐르는 적어도 하나의 프로그래밍 전류를 제공하기 위해 상기 선택된 워드 라인과 전기적으로 통신하는 이들 저항 변화 소자들과 전기적으로 통신하는 이들 비트 라인들을 이들 저항 변화 소자들을 거쳐 방전시키는 단계
를 포함하며,
상기 적어도 하나의 프로그래밍 전류는 적어도 하나의 저항 변화 소자의 전기 저항을 제1 저항 상태로부터 제2 저항 상태로 조정하는 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 조정하는 방법.A method of adjusting a resistance state of at least one resistance-variable element in a resistance-variable element array,
Providing a resistance variable element array, the resistance variable element array comprising:
A plurality of word lines;
A plurality of bit lines; And
The plurality of resistance-variable elements
Wherein each resistance-variable element has a first terminal and a second terminal, the first terminal of each resistance-variable element is in electrical communication with the word line, and the second terminal of each resistance-variable element is Electrically communicating with the bit line;
Simultaneously charging both the bit lines and the word lines in the resistance variable element array to a pre-selected voltage level;
Selecting one word line in the resistance variable element array and driving the selected word line to ground while both the other word lines and both of the bit lines are floated; And
Varying elements electrically in communication with the selected word line to provide at least one programming current flowing through the at least one resistance-variable element,
/ RTI >
Wherein the at least one programming current adjusts the electrical resistance of at least one resistance-changing element from a first resistance state to a second resistance state. 제11항에 있어서,
상기 제1 저항 상태는 상기 제2 저항 상태보다 낮은 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 조정하는 방법.12. The method of claim 11,
Wherein the first resistance state is lower than the second resistance state. 제11항에 있어서,
상기 제1 저항 상태는 상기 제2 저항 상태보다 높은 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 조정하는 방법.12. The method of claim 11,
Wherein the first resistance state is higher than the second resistance state. 제11항에 있어서,
상기 선택된 워드 라인과 전기적으로 통신하는 모든 저항 변화 소자의 저항 상태는 동시에 조정되는 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 조정하는 방법.12. The method of claim 11,
Wherein the resistance state of all resistance-variable elements in electrical communication with the selected word line is adjusted simultaneously. 제11항에 있어서,
상기 제1 저항 상태는 제1 논리값에 대응하고, 상기 제2 논리 상태는 제2 논리값에 대응한 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 조정하는 방법.12. The method of claim 11,
Wherein the first resistance state corresponds to a first logic value and the second logic state corresponds to a second logic value. 제15항에 있어서,
상기 선택된 워드 라인과 전기적으로 통신하는 모든 상기 저항 변화 소자들은 상기 선택된 워드 라인이 방전된 후에 동일한 논리값으로 프로그래밍되는 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 조정하는 방법.16. The method of claim 15,
Wherein all of the resistance change elements in electrical communication with the selected word line are programmed to the same logic value after the selected word line is discharged. 제11항에 있어서,
상기 저항 변화 소자들은 2단자 나노튜브 스위칭 소자들인 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 조정하는 방법.12. The method of claim 11,
Wherein the resistance-variable elements are two-terminal nanotube switching elements. 제17항에 있어서,
상기 2단자 나노튜브 스위칭 소자들은 나노튜브 패브릭을 포함한 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 조정하는 방법.18. The method of claim 17,
Wherein the two-terminal nanotube switching elements comprise a nanotube fabric. 제11항에 있어서,
상기 저항 변화 소자들은 금속 산화물 메모리 소자들인 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 조정하는 방법.12. The method of claim 11,
Wherein the resistance variable elements are metal oxide memory elements. ≪ Desc / Clms Page number 17 > 제11항에 있어서,
상기 저항 변화 소자들은 상 변화 메모리 소자들인 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 조정하는 방법.12. The method of claim 11,
Wherein the resistance-variable elements are phase-change memory elements. 제11항에 있어서,
상기 저항 변화 소자 어레이는 메모리 어레이인 것인, 적어도 하나의 저항 변화 소자의 저항 상태를 조정하는 방법.12. The method of claim 11,
Wherein the resistance variable element array is a memory array. 저항 변화 소자 어레이 내의 단일 저항 변화 소자의 저항 상태를 조정하는 방법에 있어서,
저항 변화 소자 어레이를 제공하는 단계 - 상기 저항 변화 소자 어레이는,
복수의 워드 라인들;
복수의 비트 라인들; 및
복수의 저항 변화 소자들
을 포함하고, 각각의 저항 변화 소자는 제1 단자 및 제2 단자를 갖고, 각각의 저항 변화 소자의 상기 제1 단자는 워드 라인과 전기적으로 통신하고, 각각의 저항 변화 소자의 상기 제2 단자는 비트 라인과 전기적으로 통신함 -;
상기 저항 변화 소자 어레이 내의 상기 비트 라인들 모두와 상기 워드 라인들 모두를 미리 선택된 전압 레벨로 동시에 충전하는 단계;
상기 저항 변화 소자 어레이 내에서 하나의 워드 라인 및 하나의 비트 라인을 선택하고, 다른 워드 라인들 모두를 접지로 구동시키고 다른 비트 라인들 모두를 전류 제한 경로를 거쳐 접지로 풀링(pull)하면서 상기 선택된 워드 라인을 플로우팅시키고 상기 선택된 비트 라인을 접지로 구동시키는 단계; 및
단일 저항 변화 소자에 흐르는 프로그래밍 전류를 제공하기 위해 상기 선택된 워드 라인 및 상기 선택된 비트 라인과 전기적으로 통신하는 상기 단일 저항 변화 소자를 거쳐 상기 선택된 워드 라인을 방전시키는 단계
를 포함하며,
상기 프로그래밍 전류는 상기 단일 저항 변화 소자의 전기 저항을 제1 저항 상태로부터 제2 저항 상태로 조정하는 것인, 단일 저항 변화 소자의 저항 상태를 조정하는 방법.A method of adjusting a resistance state of a single resistance-variable element in a resistance-variable element array,
Providing a resistance variable element array, the resistance variable element array comprising:
A plurality of word lines;
A plurality of bit lines; And
The plurality of resistance-variable elements
Wherein each resistance-variable element has a first terminal and a second terminal, the first terminal of each resistance-variable element is in electrical communication with the word line, and the second terminal of each resistance-variable element is Electrically communicating with the bit line;
Simultaneously charging both the bit lines and the word lines in the resistance variable element array to a pre-selected voltage level;
Selecting one word line and one bit line in the resistance variable element array and driving all other word lines to ground and pulling all of the other bit lines through a current limit path to ground, Floating the word line and driving the selected bit line to ground; And
And discharging the selected word line via the single resistance-varying element in electrical communication with the selected word line and the selected bit line to provide a programming current to the single resistance-variable element
/ RTI >
Wherein the programming current adjusts the electrical resistance of the single resistance-variable element from a first resistance state to a second resistance state. 제22항에 있어서,
상기 제1 저항 상태는 상기 제2 저항 상태보다 낮은 것인, 단일 저항 변화 소자의 저항 상태를 조정하는 방법.23. The method of claim 22,
Wherein the first resistance state is lower than the second resistance state. 제22항에 있어서,
상기 제1 저항 상태는 상기 제2 저항 상태보다 높은 것인, 단일 저항 변화 소자의 저항 상태를 조정하는 방법.23. The method of claim 22,
Wherein the first resistance state is higher than the second resistance state. 제22항에 있어서,
상기 제1 저항 상태는 제1 논리값에 대응하고, 상기 제2 논리 상태는 제2 논리값에 대응한 것인, 단일 저항 변화 소자의 저항 상태를 조정하는 방법.23. The method of claim 22,
Wherein the first resistance state corresponds to a first logic value and the second logic state corresponds to a second logic value. 제22항에 있어서,
상기 전류 제한 경로는, 선택되지 않은 저항 변화 소자에 흐르는 방전 전류가 상기 선택되지 않은 저항 변화 소자의 저항 상태를 조정할 정도로 충분히 크게 되는 것을 방지하기에 충분한 것인, 단일 저항 변화 소자의 저항 상태를 조정하는 방법.23. The method of claim 22,
The current limiting path may be adjusted to adjust the resistance state of the single resistance-variable element, which is sufficient to prevent the discharge current flowing to the unselected resistance-change element from becoming large enough to adjust the resistance state of the non- How to. 제22항에 있어서,
상기 저항 변화 소자들은 2단자 나노튜브 스위칭 소자들인 것인, 단일 저항 변화 소자의 저항 상태를 조정하는 방법.23. The method of claim 22,
Wherein the resistance variable elements are two-terminal nanotube switching elements. 제27항에 있어서,
상기 2단자 나노튜브 스위칭 소자들은 나노튜브 패브릭을 포함한 것인, 단일 저항 변화 소자의 저항 상태를 조정하는 방법.28. The method of claim 27,
Wherein the two-terminal nanotube switching elements comprise a nanotube fabric. 제22항에 있어서,
상기 저항 변화 소자들은 금속 산화물 메모리 소자들인 것인, 단일 저항 변화 소자의 저항 상태를 조정하는 방법.23. The method of claim 22,
Wherein the resistance variable elements are metal oxide memory elements. 제22항에 있어서,
상기 저항 변화 소자들은 상 변화 메모리 소자들인 것인, 단일 저항 변화 소자의 저항 상태를 조정하는 방법.23. The method of claim 22,
Wherein the resistance change elements are phase change memory elements. 제22항에 있어서,
상기 저항 변화 소자 어레이는 메모리 어레이인 것인, 단일 저항 변화 소자의 저항 상태를 조정하는 방법.23. The method of claim 22,
Wherein the resistance variable element array is a memory array.
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