KR20170040394A - Low Power C2MOS Based Double Data Rate CDS Counter and Analog-Digital Convertin Apparatus Thereof Using That - Google Patents

Low Power C2MOS Based Double Data Rate CDS Counter and Analog-Digital Convertin Apparatus Thereof Using That Download PDF

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KR20170040394A
KR20170040394A KR1020150131570A KR20150131570A KR20170040394A KR 20170040394 A KR20170040394 A KR 20170040394A KR 1020150131570 A KR1020150131570 A KR 1020150131570A KR 20150131570 A KR20150131570 A KR 20150131570A KR 20170040394 A KR20170040394 A KR 20170040394A
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채영철
박인준
조우진
박찬민
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연세대학교 산학협력단
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Abstract

The present invention provides a double data rate correlated double sampling (DDR CDS) counter based on a low power clocked-CMOS (C2MOS), capable of operating at a same level with low power consumption and with only a frequency corresponding to 1/2 of a frequency of a conventional clock, by enabling a DDR operation through connecting a 1-stage and a 2-stage of the counter having a C2MOS structure with low power consumption by XOR. The DDR CDS counter based on the low power C2MOS includes: a true single-phase clock (TSPC) flip-flop in which a transistor operated according to a complementary clock is added to a transistor for receiving a clock in parallel so as to operate the TSPC flip-flop by complementary relation between the two transistors; an embedded bitwise inversion (BWI) cell coupled to the TSPC flip-flop to provide a correlated double sampling (CDS) operation; and an XOR gate for implementing the counter with a DDR operation by performing an XOR logic expression while taking a 1-stage output of the TSPC flip-flop and a 2-stage output of the BWI cell as inputs.

Description

저전력 C2MOS 기반의 DDR CDS 카운터 및 이를 이용한 아날로그-디지털 변환 장치{Low Power C2MOS Based Double Data Rate CDS Counter and Analog-Digital Convertin Apparatus Thereof Using That}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a low power C2MOS based DDR CDS counter and an analog-to-

본 발명은 C2MOS 구조만으로 DDR(Double Data Rate) 동작이 가능한 상관된 이중 샘플(Correlated Double Sampling : CDS) 카운터에 관한 것으로, 특히 DDR로 카운팅하며, BWI(Bitwise Inversion) 동작으로 CDS가 가능한 카운터 및 이를 이용한 아날로그-디지털 변환 장치에 관한 것이다.The present invention relates to a correlated double sampling (CDS) counter capable of DDR (Double Data Rate) operation only by a C2MOS structure, and more particularly to a counter capable of counting by DDR, BWI (Bitwise Inversion) To an analog-to-digital conversion apparatus using the same.

일반적으로 빛의 세기, 음향의 세기, 및 시간 등과 같은 유효한 물리량을 디지털 신호로 변환하기 위하여 다양한 전자 장치에 카운터가 사용될 수 있다.Generally, counters can be used in various electronic devices to convert effective physical quantities such as light intensity, sound intensity, and time into digital signals.

예를 들어, 이미지 센서는 입사광에 반응하는 반도체의 성질을 이용하여 이미지를 획득하는 장치로서, 픽셀 어레이에서 출력되는 아날로그 신호를 디지털 신호로 변환하기 위하여 아날로그-디지털 변환 장치를 포함한다. 이러한 아날로그-디지털 변환 장치는 클럭을 이용하여 카운팅 동작을 수행하는 카운터를 이용하여 구현될 수 있다.For example, an image sensor is an apparatus for acquiring an image using the property of a semiconductor that reacts with incident light, and includes an analog-to-digital converter for converting an analog signal output from the pixel array into a digital signal. The analog-to-digital conversion device may be implemented using a counter that performs a counting operation using a clock.

이때, 카운터의 동작 속도 및 소모 전력은 이를 포함하는 장치 또는 시스템의 성능에 직접적인 영향을 미친다. 특히, 씨모스 이미지 센서는 그 구성에 따라서 액티브 픽셀 센서 어레이(Active Pixel Sensor Array)로부터 각 컬럼 단위로 출력되는 아날로그 신호들을 디지털 신호들로 변환하기 위하여 복수의 카운터를 포함할 수 있다. 이러한 카운터들의 개수는 씨모스 이미지 센서의 해상도에 따라 증가하며, 카운터들의 개수가 증가할수록 카운터의 동작 속도 및 소모 전력 등은 이미지 센서의 전체 성능을 결정하는 중요한 요인이 될 수 있다.At this time, the operating speed and power consumption of the counter directly affect the performance of the device or system including it. In particular, the CMOS image sensor may include a plurality of counters for converting the analog signals output from the active pixel sensor array into the digital signals according to the configuration. The number of such counters increases with the resolution of the CMOS image sensor. As the number of counters increases, the operation speed and power consumption of the counter can be an important factor for determining the overall performance of the image sensor.

그에 따라, 종래에는 싱글 슬로프 아날로그-디지털 변환 장치를 사용하는 씨모스 이미지 센서에서 전력(Power) 소모를 줄이기 위하여 카운터 속도(Counter Speed)를 절반으로 낮추면서도 동일 해상도를 구현할 수 있는 이중 데이터 레이트(DDR) 카운터를 제안하였다. 또한, 이러한 종래의 이중 데이터 레이트 카운터는 리셋(Reset) 전압과 신호(Signal) 전압 각각의 출력 코드를 이용하여 오프셋(Offset)을 제거하는 디지털 이중 샘플링(DDS)이 적용 가능하도록 제안되었다.Accordingly, in order to reduce power consumption in a CMOS image sensor using a single slope analog-to-digital converter, a dual data rate (DDR) capable of realizing the same resolution while lowering the counter speed by half, ) Counter. In addition, this conventional double data rate counter has been proposed to be applicable to digital double sampling (DDS), which eliminates offsets using output codes of respective reset voltage and signal voltage.

그러나 종래의 이중 데이터 레이트(DDR) 카운터를 구현하기 위해서는 도 1에서 도시하고 있는 것과 같이 플립플롭(Flip-Flop) 외에 멀티플렉서(multiplexer) 등과 같은 주변 회로들의 개수의 증대가 요구되고, 이러한 주변 회로들의 개수의 증대 및 이에 따른 회로 복잡도가 증가함에 따라 카운터 소모 전력 증가 및 동작 속도 저하 등의 문제점이 여전히 잔존하고 있었다.However, in order to implement a conventional double data rate (DDR) counter, it is required to increase the number of peripheral circuits such as a multiplexer in addition to a flip-flop as shown in FIG. 1, There is still a problem such as an increase in the counter consumption power and a decrease in the operating speed as the number of circuits increases and the circuit complexity increases accordingly.

공개특허공보 제10-2014-0145812호 (공개일자 2014.12.24)Japanese Patent Application Laid-Open No. 10-2014-0145812 (published on December 24, 2014) 공개특허공보 제10-2008-0019376호 (공개일자 2008.03.04)Published Patent Application No. 10-2008-0019376 (Published Mar. 2008.04.04)

따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 전력소모가 적은 C2MOS 구조의 카운터의 1-스테이지 및 2-스테이지를 XOR 연결함으로써, DDR(Double Data Rate) 동작이 가능하도록 하여 기존 클럭의 1/2의 주파수만으로 낮은 전력소비로 같은 수준의 동작이 가능한 저전력 C2MOS 기반의 DDR CDS 카운터 및 이를 이용한 아날로그-디지털 변환 장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide a dual-data rate (DDR) Power DDR CDS counter based on a low power C2MOS that can operate at the same level with low power consumption at a frequency of only one-half of a frequency, and an analog-to-digital converter using the same.

본 발명의 다른 목적은 BWI(Bitwise Inversion) 셀(Cell)을 임베디드(Embedded)하여 상관된 이중 샘플(Correlated Double Sampling : CDS) 동작이 가능하도록 하는 저전력 C2MOS 기반의 DDR CDS 카운터 및 이를 이용한 아날로그-디지털 변환 장치를 제공하는데 있다.Another object of the present invention is to provide a low power C2MOS-based DDR CDS counter which enables a correlated double sampling (CDS) operation by embedding a BWI (Bitwise Inversion) cell, And to provide a conversion device.

본 발명의 다른 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.Other objects of the present invention are not limited to the above-mentioned objects, and other objects not mentioned can be clearly understood by those skilled in the art from the following description.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 저전력 C2MOS 기반의 DDR CDS 카운터의 특징은 클럭을 입력받는 트랜지스터에 상보적 클럭에 따라 동작되는 트랜지스터를 병렬로 부가함으로써 두 트랜지스터 간의 상보적 관계로 동작하는 TSPC 플립플롭과, 상기 TSPC 플립플롭과 연결되어 상관된 이중 샘플(Correlated Double Sampling : CDS) 동작을 제공하는 임베디드(Embedded)된 BWI 셀과, 상기 TSPC 플립플롭의 1-스테이지 출력 및 상기 BWI 셀의 2-스테이지 출력을 입력으로 XOR 논리식을 수행하여 DDR(Double Data Rate) 동작으로 카운터를 구현하는 XOR 게이트를 포함하여 구성되는데 있다.According to another aspect of the present invention, there is provided a low power C2MOS-based DDR CDS counter according to the present invention, which operates in a complementary relationship between two transistors by adding transistors operated in accordance with a complementary clock to a transistor receiving a clock in parallel A TSPC flip flop and an embedded BWI cell coupled to the TSPC flip flop to provide a correlated double sampling (CDS) operation; and a 1-stage output of the TSPC flip flop and a 1-stage output of the BWI cell And an XOR gate for implementing a counter by a double data rate (DDR) operation by performing an XOR logical expression with an input of a two-stage output.

바람직하게 상기 TSPC 플립플롭은 전원전압 및 제 1 노드 간에 접속되며 게이트를 통해 데이터를 입력받는 제 1 p형 트랜지스터(MP201)와, 제 1 p형 트랜지스터(MP201)와 직렬로 연결되어 제 1 노드 및 접지 간에 접속되며 게이트를 통해 데이터를 입력받는 제 1 n형 트랜지스터(MN201)와, 제 1 p형 트랜지스터(MP201) 및 제 1 n형 트랜지스터(MN201) 사이에 직렬로 연결되어 제 1 노드 및 제 2 노드 간에 접속되며, 게이트를 통해 제 1 클럭(

Figure pat00001
)을 입력받는 제 3 p형 트랜지스터(MP203)와, 제 3 p형 트랜지스터(MP203)와 직렬로 연결되어 제 1 노드 및 제 2 노드 간에 접속되며 게이트를 통해 제 2 클럭(
Figure pat00002
)을 입력받는 제 3 n형 트랜지스터(MN203)와, 전원전압 및 제 2 노드 간에 접속되며 게이트를 통해 상기 제 1 노드 출력 데이터를 입력받는 제 2 p형 트랜지스터(MP202)와, 제 2 p형 트랜지스터(MP202)와 직렬로 연결되어 제 2 노드 및 접지 간에 접속되며 게이트를 통해 상기 제 1 노드 출력 데이터를 입력받는 제 2 n형 트랜지스터(MN202)와, 제 2 p형 트랜지스터(MP202) 및 제 2 n형 트랜지스터(MN202) 사이에 직렬로 연결되어 제 2 노드 및 BWI 셀(100) 간에 접속되며, 게이트를 통해 제 2 클럭(
Figure pat00003
)을 입력받는 제 4 p형 트랜지스터(MP204)와, 제 3 p형 트랜지스터(MP203)와 직렬로 연결되어 제 2 노드 및 BWI 셀(100) 간에 접속되며 게이트를 통해 제 1 클럭(
Figure pat00004
)을 입력받는 제 4 n형 트랜지스터(MN204)로 구성되는 것을 특징으로 한다.Preferably, the TSPC flip-flop includes a first p-type transistor MP201 connected between a power supply voltage and a first node and receiving data through a gate, a first p-type transistor MP201 connected in series with a first p- A first n-type transistor MN201 connected between the ground and the data input through the gate, and a second n-type transistor MN201 connected in series between the first p-type transistor MP201 and the first n-type transistor MN201, Connected between the nodes, through a gate to a first clock (
Figure pat00001
A third p-type transistor MP203 connected in series with the third p-type transistor MP203 and connected between the first node and the second node,
Figure pat00002
A second p-type transistor MP202 connected between the power supply voltage and the second node and receiving the first node output data through a gate, a second p-type transistor MN203 connected between the power supply voltage and the second node, A second n-type transistor MN202 connected in series with the first node n2 and the second n-type transistor MP202 and connected between the second node and the ground and receiving the first node output data through a gate, Type transistor MN202 and is connected between the second node and the BWI cell 100, and is connected to the second clock
Figure pat00003
Type transistor MP204 connected in series with the third p-type transistor MP203 and connected between the second node and the BWI cell 100. The first p-type transistor MP204 receives a first clock
Figure pat00004
And a fourth n-type transistor MN204 receiving the input signal.

바람직하게 상기 제 1 클럭(

Figure pat00005
) 및 제 2 클럭(
Figure pat00006
)은 위상이 서로 반대로 이루어지는 것을 특징으로 한다.Preferably, the first clock (
Figure pat00005
) And the second clock (
Figure pat00006
Are characterized in that their phases are opposite to each other.

바람직하게 상기 BWI 셀은 전원전압에 드레인단이 접속되며 게이트를 통해 TSPC 플립플롭의 출력신호를 입력받는 제 5 p형 트랜지스터(MP101)와, 전원전압에 드레인단이 접속되며 게이트를 통해 BWIN 신호를 입력받고 상기 제 5 p형 트랜지스터(MP101)와 소스단이 연결되는 제 6 p형 트랜지스터(MP102)와, 상기 제 5 p형 트랜지스터(MP101) 및 제 6 p형 트랜지스터(MP102)의 소스단과 드레인단이 접속되며 게이트를 통해 BWI 신호를 입력받는 제 7 p형 트랜지스터(MP103)와, 제 7 p형 트랜지스터(MP103)에 드레인단이 접속되며 게이트를 통해 BWD 신호를 입력받고 소스단의 출력신호를 상기 TSPC 플립플롭(200)의 입력데이터를 출력하는 제 6 n형 트랜지스터(MN103)와, 제 6 n형 트랜지스터(MN103)에 드레인단이 연결되고 소스단이 접지에 접속되며 게이트를 통해 TSPC 플립플롭(200)의 출력신호를 입력받는 제 5 p형 트랜지스터(MP101)와, 제 7 p형 트랜지스터(MP103)에 드레인단이 연결되고 소스단이 접지에 접속되며 게이트를 통해 BWI 신호를 입력받는 제 7 n형 트랜지스터(MN102)로 구성되는 것을 특징으로 한다.Preferably, the BWI cell includes a fifth p-type transistor MP101 having a drain terminal connected to a power supply voltage and receiving an output signal of the TSPC flip-flop through a gate, a drain terminal connected to the power supply voltage, and a BWIN signal Type transistor MP101 and the sixth p-type transistor MP102, a sixth p-type transistor MP102 receiving the fifth p-type transistor MP101 and a source terminal connected to the fifth p-type transistor MP101, A seventh p-type transistor MP103 connected to the seventh p-type transistor MP103 and receiving a BWI signal through a gate thereof; a seventh p-type transistor MP103 connected to a seventh p- A sixth n-type transistor MN103 for outputting the input data of the TSPC flip-flop 200, and a fifth n-type transistor MN103 connected to the sixth n-type transistor MN103 at the drain terminal thereof, the source terminal connected to the ground, 200) A seventh n-type transistor MN102 having a drain terminal connected to the seventh p-type transistor MP103, a source terminal connected to the ground and a BWI signal through a gate, . ≪ / RTI >

상기와 같은 목적을 달성하기 위한 본 발명에 따른 저전력 C2MOS 기반의 DDR CDS 카운터를 이용한 아날로그-디지털 변환 장치의 특징은 아날로그 신호와 기준 신호를 비교하여 비교기 출력신호를 발생하기 위한 비교기와, 선택 클럭을 카운팅하여 상기 아날로그 신호에 상응하는 디지털 신호를 발생하기 위한 저전력 C2MOS 기반의 DDR CDS 카운터하고, 이때, 상기 저전력 C2MOS 기반의 DDR CDS 카운터는 클럭을 입력받는 트랜지스터에 상보적 클럭에 따라 동작되는 트랜지스터를 병렬로 부가함으로써 두 트랜지스터 간의 상보적 관계로 동작하는 TSPC 플립플롭과, 상기 TSPC 플립플롭과 연결되어 상관된 이중 샘플(Correlated Double Sampling : CDS) 동작을 제공하는 임베디드(Embedded)된 BWI 셀과, 상기 TSPC 플립플롭의 1-스테이지 출력 및 상기 BWI 셀의 2-스테이지 출력을 입력으로 XOR 논리식을 수행하여 DDR(Double Data Rate) 동작으로 카운터를 구현하는 XOR 게이트를 포함하여 구성되는데 있다.According to an aspect of the present invention, there is provided an analog-to-digital converter using a low-power C2MOS-based DDR CDS counter according to the present invention includes a comparator for comparing an analog signal and a reference signal to generate a comparator output signal, Power C2MOS-based DDR CDS counter for counting and generating a digital signal corresponding to the analog signal, wherein the low power C2MOS-based DDR CDS counter includes a transistor for receiving a clock and a transistor operated in accordance with a complementary clock, An embedded BWI cell that provides a correlated double sampling (CDS) operation coupled to the TSPC flip-flop and a TSPC flip-flop that operates in a complementary relationship between the two transistors by adding the TSPC The 1-stage output of the flip-flop and the 2-stage output of the BWI cell are input to X And an XOR gate for implementing a counter by a double data rate (DDR) operation by performing an OR logical expression.

이상에서 설명한 바와 같은 본 발명에 따른 저전력 C2MOS 기반의 DDR CDS 카운터 및 이를 이용한 아날로그-디지털 변환 장치는 다음과 같은 효과가 있다.The low-power C2MOS-based DDR CDS counter and the analog-to-digital converter using the same according to the present invention have the following effects.

첫째, 기존 카운터의 경우 상승에지나 하강에지 중 한 가지에서 상태 천이가 발생하는 것을, 본 발명에서 상승에지 및 하강에지 모두에서 상태 천이가 발생하도록 하여 기존의 1/2 주파수의 입력 클럭으로 기존과 같은 성능으로 동작하는 효과가 있다.First, in the case of the conventional counter, a state transition occurs in one of the rising and falling edges. In the present invention, the state transition occurs in both the rising edge and the falling edge, It has the effect of operating with the same performance.

둘째, 기존의 DDR 카운터와는 다르게 플립플롭을 추가로 사용하지 않고 C2MOS 구조만으로 DDR 동작을 가능하게 함으로서 전력소모 면에서도 기존보다 좋은 성능을 보이는 효과가 있다.Second, unlike conventional DDR counters, it is possible to perform DDR operation only with C2MOS structure without using additional flip-flops.

도 1 은 종래의 DDR 카운터의 구조를 나타낸 회로도
도 2 는 본 발명의 실시예에 따른 저전력 C2MOS 기반의 DDR CDS 카운터의 구조를 나타낸 회로도
도 3 은 도 2의 저전력 C2MOS 기반의 DDR CDS 카운터의 전력소모 결과를 나타낸 그래프
도 4 는 도 2의 저전력 C2MOS 기반의 DDR CDS 카운터 구조에서 듀얼 클럭을 사용하는 문제점을 설명하기 위한 도면
도 5 는 본 발명의 제 2 실시예에 따른 저전력 C2MOS 기반의 DDR CDS 카운터의 구조를 나타낸 회로도
도 6 은 도 4의 저전력 C2MOS 기반의 DDR CDS 카운터의 전력소모 결과를 나타낸 그래프1 is a circuit diagram showing a structure of a conventional DDR counter
2 is a circuit diagram illustrating a structure of a low power C2MOS-based DDR CDS counter according to an embodiment of the present invention.
FIG. 3 is a graph showing the power consumption results of the low power C2MOS-based DDR CDS counter of FIG. 2
4 is a diagram for explaining a problem of using a dual clock in the low power C2MOS based DDR CDS counter structure
5 is a circuit diagram illustrating a structure of a low power C2MOS-based DDR CDS counter according to a second embodiment of the present invention.
6 is a graph showing the power consumption results of the low power C2MOS based DDR CDS counter of FIG.

본 발명의 다른 목적, 특성 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the detailed description of the embodiments with reference to the accompanying drawings.

본 발명에 따른 저전력 C2MOS 기반의 DDR CDS 카운터 및 이를 이용한 아날로그-디지털 변환 장치의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.A low-power C2MOS-based DDR CDS counter according to the present invention and an analog-digital converter using the same will be described with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. It is provided to let you know. Therefore, the embodiments described in the present specification and the configurations shown in the drawings are merely the most preferred embodiments of the present invention and are not intended to represent all of the technical ideas of the present invention. Therefore, various equivalents It should be understood that water and variations may be present.

도 2 는 본 발명의 제 1 실시예에 따른 저전력 C2MOS 기반의 DDR CDS 카운터의 구조를 나타낸 회로도이다.2 is a circuit diagram showing the structure of a low-power C2MOS-based DDR CDS counter according to the first embodiment of the present invention.

도 2에서 도시하고 있는 것과 같이, 본 발명의 저전력 C2MOS 기반의 DDR CDS 카운터는 클럭을 입력받는 트랜지스터에 상보적 클럭에 따라 동작되는 트랜지스터를 병렬로 부가함으로써 두 트랜지스터 간의 상보적 관계로 안정적이고 빠른 동작이 가능해지며 노이즈의 감소를 이루는 TSPC 플립플롭(200)과, 상기 TSPC 플립플롭(200)과 연결되어 상관된 이중 샘플(Correlated Double Sampling : CDS) 동작이 가능하도록 하는 임베디드(Embedded)된 BWI 셀(100)로 구성된다.As shown in FIG. 2, the low power C2MOS-based DDR CDS counter of the present invention has a complementary relationship between two transistors by adding a transistor operated in accordance with a complementary clock to a transistor receiving a clock, A TSPC flip-flop 200 for reducing noise and an embedded BWI cell 200 for enabling a correlated double sampling (CDS) operation connected to the TSPC flip- 100).

이때, 상기 TSPC 플립플롭(200)은 전원전압 및 제 1 노드 간에 접속되며 게이트를 통해 데이터를 입력받는 제 1 p형 트랜지스터(MP201)와, 제 1 p형 트랜지스터(MP201)와 직렬로 연결되어 제 1 노드 및 접지 간에 접속되며 게이트를 통해 데이터를 입력받는 제 1 n형 트랜지스터(MN201)와, 제 1 p형 트랜지스터(MP201) 및 제 1 n형 트랜지스터(MN201) 사이에 직렬로 연결되어 제 1 노드 및 제 2 노드 간에 접속되며, 게이트를 통해 제 1 클럭(

Figure pat00007
)을 입력받는 제 3 p형 트랜지스터(MP203)와, 제 3 p형 트랜지스터(MP203)와 직렬로 연결되어 제 1 노드 및 제 2 노드 간에 접속되며 게이트를 통해 제 2 클럭(
Figure pat00008
)을 입력받는 제 3 n형 트랜지스터(MN203)와, 전원전압 및 제 2 노드 간에 접속되며 게이트를 통해 상기 제 1 노드 출력 데이터를 입력받는 제 2 p형 트랜지스터(MP202)와, 제 2 p형 트랜지스터(MP202)와 직렬로 연결되어 제 2 노드 및 접지 간에 접속되며 게이트를 통해 상기 제 1 노드 출력 데이터를 입력받는 제 2 n형 트랜지스터(MN202)와, 제 2 p형 트랜지스터(MP202) 및 제 2 n형 트랜지스터(MN202) 사이에 직렬로 연결되어 제 2 노드 및 BWI 셀(100) 간에 접속되며, 게이트를 통해 제 2 클럭(
Figure pat00009
)을 입력받는 제 4 p형 트랜지스터(MP204)와, 제 3 p형 트랜지스터(MP203)와 직렬로 연결되어 제 2 노드 및 BWI 셀(100) 간에 접속되며 게이트를 통해 제 1 클럭(
Figure pat00010
)을 입력받는 제 4 n형 트랜지스터(MN204)로 구성된다. At this time, the TSPC flip-flop 200 includes a first p-type transistor MP201 connected between a power supply voltage and a first node and receiving data through a gate, a first p-type transistor MP201 connected in series with the first p- A first n-type transistor MN201 connected between one node and the ground and receiving data through a gate, and a second n-type transistor MN201 connected in series between the first p-type transistor MP201 and the first n-type transistor MN201, And a second node connected between the first node and the second node,
Figure pat00007
A third p-type transistor MP203 connected in series with the third p-type transistor MP203 and connected between the first node and the second node,
Figure pat00008
A second p-type transistor MP202 connected between the power supply voltage and the second node and receiving the first node output data through a gate, a second p-type transistor MN203 connected between the power supply voltage and the second node, A second n-type transistor MN202 connected in series with the first node n2 and the second n-type transistor MP202 and connected between the second node and the ground and receiving the first node output data through a gate, Type transistor MN202 and is connected between the second node and the BWI cell 100, and is connected to the second clock
Figure pat00009
Type transistor MP204 connected in series with the third p-type transistor MP203 and connected between the second node and the BWI cell 100. The first p-type transistor MP204 receives a first clock
Figure pat00010
And a fourth n-type transistor MN204 receiving the input signal.

이때, 제 1 클럭(

Figure pat00011
) 및 제 2 클럭(
Figure pat00012
)은 위상이 서로 반대로 이루어진다.At this time, the first clock (
Figure pat00011
) And the second clock (
Figure pat00012
) Are opposite in phase.

이와 같은 구성을 통해 상기 TSPC 플립플롭(200)은 적은 전력 소모로 빠른 속도로 동작이 가능하게 된다.With such a configuration, the TSPC flip-flop 200 can operate at a high speed with low power consumption.

그리고 상기 BWI 셀(100)은 전원전압에 드레인단이 접속되며 게이트를 통해 TSPC 플립플롭(200)의 출력신호를 입력받는 제 5 p형 트랜지스터(MP101)와, 전원전압에 드레인단이 접속되며 게이트를 통해 BWIN 신호를 입력받고 상기 제 5 p형 트랜지스터(MP101)와 소스단이 연결되는 제 6 p형 트랜지스터(MP102)와, 상기 제 5 p형 트랜지스터(MP101) 및 제 6 p형 트랜지스터(MP102)의 소스단과 드레인단이 접속되며 게이트를 통해 BWI 신호를 입력받는 제 7 p형 트랜지스터(MP103)와, 제 7 p형 트랜지스터(MP103)에 드레인단이 접속되며 게이트를 통해 BWD 신호를 입력받고 소스단의 출력신호를 상기 TSPC 플립플롭(200)의 입력데이터를 출력하는 제 6 n형 트랜지스터(MN103)와, 제 6 n형 트랜지스터(MN103)에 드레인단이 연결되고 소스단이 접지에 접속되며 게이트를 통해 TSPC 플립플롭(200)의 출력신호를 입력받는 제 5 p형 트랜지스터(MP101)와, 제 7 p형 트랜지스터(MP103)에 드레인단이 연결되고 소스단이 접지에 접속되며 게이트를 통해 BWI 신호를 입력받는 제 7 n형 트랜지스터(MN102)로 구성된다.The BWI cell 100 includes a fifth p-type transistor MP101 having a drain terminal connected to a power supply voltage and receiving an output signal of the TSPC flip-flop 200 through a gate thereof, A sixth p-type transistor MP102 receiving the BWIN signal through the fifth p-type transistor MP101 and a source terminal connected to the fifth p-type transistor MP101, A seventh p-type transistor MP103 having a source terminal and a drain terminal connected to each other and receiving a BWI signal through a gate, a seventh p-type transistor MP103 having a drain terminal connected to the seventh p-type transistor MP103, A sixth n-type transistor MN103 for outputting an output signal of the TSPC flip-flop 200 and a sixth n-type transistor MN103 connected to the sixth n-type transistor MN103 at a drain terminal thereof, The output of the TSPC flip-flop 200 A seventh n-type transistor MN102 having a drain terminal connected to the seventh p-type transistor MP103, a source terminal connected to the ground, and a BWI signal input through a gate, ).

이러한 구성에 따라 상기 BWI 셀(100)은 TSPC 플립플롭(200)의 사이에 위치하여 데이터를 입력 받으며 BWI(Bitwise Inversion)시에 LBS를 제외한 플립플롭(flip-flop)의 클럭에 0->1의 신호를 인가하여 LSB를 제외한 각 비트의 값을 반대로 바꿔준다.According to such a configuration, the BWI cell 100 is located between the TSPC flip-flops 200 and receives data. When the BWI (bitwise inversion) is performed, 0- > 1 And the value of each bit except LSB is reversed.

도 2에서 도시하고 있는 BWI 셀(100)을 참조하여 그 동작을 설명하면, 신호(signal)와 리셋 전압을 변환하는 동안에는 BWI와 BWIN이 각각 0, 1이고 제 5 p형 트랜지스터(MP101)와 제 5 n형 트랜지스터(MN101)는 상기 TSPC 플립플롭(200)의 출력을 인버팅(inverting) 해준다.Referring to the operation of the BWI cell 100 shown in FIG. 2, the BWI and BWIN are 0 and 1, respectively, and the fifth p-type transistor MP101 and the fifth p- 5 n-type transistor MN101 inverts the output of the TSPC flip-flop 200. [

상기 BWI 셀(100)은 다음 TSPC 플립플롭의 입력에 0(zero)을 먼저 출력하기 위해 BWI이 1로 바뀌면서 시작된다. 이때, 제 7 p형 트랜지스터(MP103)는 제 5 p형 트랜지스터(MP101)에 의해서 출력 패스가 1이 인가되는 것을 막기 위해 VDD와 출력 간을 끊어주고, 제 7 n형 트랜지스터(MN102)를 열면서 출력에 0(zero)을 인가한다. 이후 BWIN이 0(zero)이 되면서 제 6 p형 트랜지스터(MP103)와 제 7 n형 트랜지스터(MN102)가 동시에 꺼지게 되고, BWI가 0(zero)으로 다시 바뀌면서 제 6 p형 트랜지스터(MP102)와 제 7 n형 트랜지스터(MN102)를 통해 출력에 1이 인가된다. 그리고 BWI이 끝나게 되면, BWIN이 다시 1로 바뀌면서 초기 상태로 되돌린다.The BWI cell 100 starts with BWI changed to 1 to output 0 (zero) first to the input of the next TSPC flip-flop. At this time, the seventh p-type transistor MP103 cuts off the voltage between VDD and the output to prevent the output path 1 from being applied by the fifth p-type transistor MP101, and opens the seventh n-type transistor MN102 Apply zero to the output. Then, the sixth p-type transistor MP103 and the seventh n-type transistor MN102 are simultaneously turned off while BWIN becomes zero, and the sixth p-type transistor MP102 and the sixth p- 7 is applied to the output through the n-type transistor MN102. When the BWI finishes, BWIN changes back to 1 and returns to the initial state.

이처럼 BWI 방식은 6개의 적은 트랜지스터만으로도 도 3에서 나타내고 있는 주파수별 토탈 전력을 보면, 기존의 MUX 방식보다 높은 속도 및 낮은 전력 소모로 디지털 CDS가 가능하게 된다.In the BWI method, digital CDS can be performed at a higher speed and lower power consumption than the conventional MUX method in view of the total power by frequency shown in FIG. 3 even with only six small transistors.

그러나 TSP 플립플롭(200)에 BWI 셀(100)을 붙인 형태에서는 TSPC 플립플롭의 Q_출력이 인버터와 BWI 셀(100)에 의해 중복되어 변환된다. 이는 추가적인 전력소모 및 딜레이를 야기하여 CDS 카운터의 성능 향상을 위해서는 이 부분이 제거되어야 한다.
However, in the case where the BWI cell 100 is attached to the TSP flip-flop 200, the Q_output of the TSPC flip-flop is overlapped and converted by the inverter and the BWI cell 100. [ This would require additional power dissipation and delays to eliminate this portion in order to improve the performance of the CDS counter.

도 5 는 본 발명의 제 2 실시예에 따른 저전력 C2MOS 기반의 DDR CDS 카운터의 구조를 나타낸 회로도이다.FIG. 5 is a circuit diagram showing a structure of a low power C2MOS-based DDR CDS counter according to a second embodiment of the present invention.

도 5에서 도시하고 있는 것과 같이, 본 발명의 저전력 C2MOS 기반의 DDR CDS 카운터는 클럭을 입력받는 트랜지스터에 상보적 클럭에 따라 동작되는 트랜지스터를 병렬로 부가함으로써 두 트랜지스터 간의 상보적 관계로 안정적이고 빠른 동작이 가능해지며 노이즈의 감소를 이루는 TSPC 플립플롭(200)과, 상기 TSPC 플립플롭(200)과 연결되어 상관된 이중 샘플(Correlated Double Sampling : CDS) 동작이 가능하도록 하는 임베디드(Embedded)된 BWI 셀(100)과, 상기 TSPC 플립플롭(200)의 1-스테이지 출력 및 상기 BWI 셀(100)의 2-스테이지 출력을 입력으로 XOR 논리식을 수행하여 DDR(Double Data Rate) 동작으로 카운터를 구현하는 XOR 게이트(XOR)로 구성된다.As shown in FIG. 5, the low power C2MOS-based DDR CDS counter of the present invention has a complementary relationship between two transistors by adding a transistor operated in accordance with a complementary clock to a transistor receiving a clock, A TSPC flip-flop 200 for reducing noise and an embedded BWI cell 200 for enabling a correlated double sampling (CDS) operation connected to the TSPC flip- Stage output of the TSPC flip-flop 200 and the 2-stage output of the BWI cell 100. The XOR gate 100 implements a counter by a double data rate (DDR) (XOR).

도 5와 같이, BWI 셀(100) 및 XOR 게이트(XOR)가 결합된 구조(이하 'C2MOS 구조'라 칭함)는 도 3에서 도시하고 있는 것과 같이 TSPC보다 전력소모가 적지만 듀얼 클럭을 사용해야 하는 문제가 있어 기존 카운터에서 많이 사용되지 않았다. As shown in FIG. 5, the structure in which the BWI cell 100 and the XOR gate XOR are combined (hereinafter referred to as a 'C2MOS structure') requires less power than the TSPC but uses a dual clock There was a problem and it was not used much in the existing counter.

그러나 본 발명의 경우, C2MOS 구조에 BWI 셀(100)을 결합함으로 인해 인버터가 각 플립플롭마다 필수적으로 필요하기 때문에 실제로 듀얼 클럭으로 인한 페널티는 LSB 플립플롭의 입력에 사용되는 인버터 하나뿐이므로, 기존 카운터의 문제점을 해결할 수 있게 된다. However, in the present invention, since the inverter is essentially necessary for each flip-flop by coupling the BWI cell 100 to the C2MOS structure, the penalty due to the dual clock is actually only one inverter used for the input of the LSB flip-flop, The problem of the counter can be solved.

참고로 실제 구현되는 C2MOS 구조를 기반으로 하는 CDS 카운터는 총 16개로 구성되며 출력까지 최대 4개의 가지(branch)를 거친다.For reference, the CDS counters based on the actual implementation of the C2MOS structure are composed of a total of 16, and a maximum of four branches are connected to the output.

이처럼 구현되는 C2MOS 구조를 기반으로 하는 CDS 카운터는 도 6에서 나타내고 있는 주파수별 토탈 전력에서와 같이, 기존의 MUX 방식보다, 제 1 실시예에 따른 CDS 카운터보다 더 높은 속도 및 낮은 전력 소모로 디지털 CDS가 가능하게 된다.
The CDS counter based on the C2MOS structure implemented as described above has a higher rate and lower power consumption than the CDS counter according to the first embodiment, as in the total power by frequency shown in FIG. 6, .

아울러, 아날로그-디지털 변환 장치는 아날로그 신호와 기준 신호를 비교하여 비교기 출력신호를 발생하기 위한 비교기와, 선택 클럭을 카운팅하여 상기 아날로그 신호에 상응하는 디지털 신호를 발생하기 위한 위에서 설명하고 있는 저전력 C2MOS 기반의 DDR CDS 카운터를 포함하여 구성되게 된다.
In addition, the analog-to-digital converter includes a comparator for generating an output signal of the comparator by comparing an analog signal with a reference signal, a low-power C2MOS-based circuit for counting the selected clock to generate a digital signal corresponding to the analog signal Of the DDR CDS counter.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술적 분야의 통상의 지식을 가진자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications may be made without departing from the scope of the present invention. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

Claims (5)

클럭을 입력받는 트랜지스터에 상보적 클럭에 따라 동작되는 트랜지스터를 병렬로 부가함으로써 두 트랜지스터 간의 상보적 관계로 동작하는 TSPC 플립플롭과,
상기 TSPC 플립플롭과 연결되어 상관된 이중 샘플(Correlated Double Sampling : CDS) 동작을 제공하는 임베디드(Embedded)된 BWI 셀과,
상기 TSPC 플립플롭의 1-스테이지 출력 및 상기 BWI 셀의 2-스테이지 출력을 입력으로 XOR 논리식을 수행하여 DDR(Double Data Rate) 동작으로 카운터를 구현하는 XOR 게이트를 포함하여 구성되는 것을 특징으로 하는 저전력 C2MOS 기반의 DDR CDS 카운터.A TSPC flip-flop operating in a complementary relation between the two transistors by adding transistors operated in accordance with complementary clocks in parallel to a transistor receiving a clock;
An embedded BWI cell coupled to the TSPC flip-flop to provide correlated double sampling (CDS) operation,
Stage output of the TSPC flip-flop and the 2-stage output of the BWI cell, and an XOR gate that implements a counter by a DDR (Double Data Rate) operation by performing an XOR logical expression on the input of the 2-stage output of the BWI cell. C2MOS based DDR CDS counter. 제 1 항에 있어서, 상기 TSPC 플립플롭은
전원전압 및 제 1 노드 간에 접속되며 게이트를 통해 데이터를 입력받는 제 1 p형 트랜지스터(MP201)와,
제 1 p형 트랜지스터(MP201)와 직렬로 연결되어 제 1 노드 및 접지 간에 접속되며 게이트를 통해 데이터를 입력받는 제 1 n형 트랜지스터(MN201)와,
제 1 p형 트랜지스터(MP201) 및 제 1 n형 트랜지스터(MN201) 사이에 직렬로 연결되어 제 1 노드 및 제 2 노드 간에 접속되며, 게이트를 통해 제 1 클럭(
Figure pat00013
)을 입력받는 제 3 p형 트랜지스터(MP203)와,
제 3 p형 트랜지스터(MP203)와 직렬로 연결되어 제 1 노드 및 제 2 노드 간에 접속되며 게이트를 통해 제 2 클럭(
Figure pat00014
)을 입력받는 제 3 n형 트랜지스터(MN203)와,
전원전압 및 제 2 노드 간에 접속되며 게이트를 통해 상기 제 1 노드 출력 데이터를 입력받는 제 2 p형 트랜지스터(MP202)와,
제 2 p형 트랜지스터(MP202)와 직렬로 연결되어 제 2 노드 및 접지 간에 접속되며 게이트를 통해 상기 제 1 노드 출력 데이터를 입력받는 제 2 n형 트랜지스터(MN202)와,
제 2 p형 트랜지스터(MP202) 및 제 2 n형 트랜지스터(MN202) 사이에 직렬로 연결되어 제 2 노드 및 BWI 셀(100) 간에 접속되며, 게이트를 통해 제 2 클럭(
Figure pat00015
)을 입력받는 제 4 p형 트랜지스터(MP204)와,
제 3 p형 트랜지스터(MP203)와 직렬로 연결되어 제 2 노드 및 BWI 셀(100) 간에 접속되며 게이트를 통해 제 1 클럭(
Figure pat00016
)을 입력받는 제 4 n형 트랜지스터(MN204)로 구성되는 것을 특징으로 하는 저전력 C2MOS 기반의 DDR CDS 카운터.The method of claim 1, wherein the TSPC flip-
A first p-type transistor (MP201) connected between the power supply voltage and the first node and receiving data through a gate,
A first n-type transistor MN201 connected in series with the first p-type transistor MP201 and connected between the first node and the ground and receiving data through a gate,
Type transistor MP201 and the first n-type transistor MN201 and connected between the first node and the second node, and is connected to the first clock
Figure pat00013
A third p-type transistor MP203 receiving the first p-
Connected in series with the third p-type transistor MP203, connected between the first node and the second node, and connected to the second clock
Figure pat00014
A third n-type transistor MN203 for receiving the first n-
A second p-type transistor (MP202) connected between the second node and the power supply voltage and receiving the first node output data through a gate,
A second n-type transistor MN202 connected in series with the second p-type transistor MP202 and connected between the second node and the ground and receiving the first node output data through a gate,
A second p-type transistor MP202 and a second n-type transistor MN202 connected in series between the second node and the BWI cell 100,
Figure pat00015
A fourth p-type transistor MP204 for receiving the fourth p-
And is connected in series with the third p-type transistor MP203 and connected between the second node and the BWI cell 100,
Figure pat00016
And a fourth n-type transistor (MN204) receiving an input of the fourth n-type transistor (MN204). 제 2 항에 있어서,
상기 제 1 클럭(
Figure pat00017
) 및 제 2 클럭(
Figure pat00018
)은 위상이 서로 반대로 이루어지는 것을 특징으로 하는 저전력 C2MOS 기반의 DDR CDS 카운터.3. The method of claim 2,
The first clock (
Figure pat00017
) And the second clock (
Figure pat00018
) Of the low-power C2MOS-based DDR CDS counter. 제 1 항에 있어서, 상기 BWI 셀은
전원전압에 드레인단이 접속되며 게이트를 통해 TSPC 플립플롭의 출력신호를 입력받는 제 5 p형 트랜지스터(MP101)와,
전원전압에 드레인단이 접속되며 게이트를 통해 BWIN 신호를 입력받고 상기 제 5 p형 트랜지스터(MP101)와 소스단이 연결되는 제 6 p형 트랜지스터(MP102)와,
상기 제 5 p형 트랜지스터(MP101) 및 제 6 p형 트랜지스터(MP102)의 소스단과 드레인단이 접속되며 게이트를 통해 BWI 신호를 입력받는 제 7 p형 트랜지스터(MP103)와,
제 7 p형 트랜지스터(MP103)에 드레인단이 접속되며 게이트를 통해 BWD 신호를 입력받고 소스단의 출력신호를 상기 TSPC 플립플롭(200)의 입력데이터를 출력하는 제 6 n형 트랜지스터(MN103)와,
제 6 n형 트랜지스터(MN103)에 드레인단이 연결되고 소스단이 접지에 접속되며 게이트를 통해 TSPC 플립플롭(200)의 출력신호를 입력받는 제 5 p형 트랜지스터(MP101)와,
제 7 p형 트랜지스터(MP103)에 드레인단이 연결되고 소스단이 접지에 접속되며 게이트를 통해 BWI 신호를 입력받는 제 7 n형 트랜지스터(MN102)로 구성되는 것을 특징으로 하는 저전력 C2MOS 기반의 DDR CDS 카운터.The method of claim 1, wherein the BWI cell
A fifth p-type transistor MP101 having a drain terminal connected to the power supply voltage and receiving an output signal of the TSPC flip-flop through a gate,
A sixth p-type transistor (MP102) having a drain terminal connected to the power supply voltage, a BWIN signal input through the gate, and a source terminal connected to the fifth p-type transistor (MP101)
A seventh p-type transistor MP103 having a source terminal and a drain terminal connected to the fifth p-type transistor MP101 and the sixth p-type transistor MP102 and receiving a BWI signal through a gate thereof,
A sixth n-type transistor MN103 having a drain terminal connected to the seventh p-type transistor MP103 and receiving a BWD signal through a gate thereof and outputting an output signal of the source terminal thereof to the TSPC flip- ,
A fifth p-type transistor MP101 having a drain terminal connected to the sixth n-type transistor MN103, a source terminal connected to the ground and receiving an output signal of the TSPC flip-flop 200 through a gate,
And a seventh n-type transistor (MN102) having a drain terminal connected to the seventh p-type transistor (MP103), a source terminal connected to the ground, and a BWI signal inputted through a gate, counter. 아날로그-디지털 변환 장치에 있어서,
아날로그 신호와 기준 신호를 비교하여 비교기 출력신호를 발생하기 위한 비교기와,
선택 클럭을 카운팅하여 상기 아날로그 신호에 상응하는 디지털 신호를 발생하기 위한 저전력 C2MOS 기반의 DDR CDS 카운터하고,
이때, 상기 저전력 C2MOS 기반의 DDR CDS 카운터는
클럭을 입력받는 트랜지스터에 상보적 클럭에 따라 동작되는 트랜지스터를 병렬로 부가함으로써 두 트랜지스터 간의 상보적 관계로 동작하는 TSPC 플립플롭과,
상기 TSPC 플립플롭과 연결되어 상관된 이중 샘플(Correlated Double Sampling : CDS) 동작을 제공하는 임베디드(Embedded)된 BWI 셀과,
상기 TSPC 플립플롭의 1-스테이지 출력 및 상기 BWI 셀의 2-스테이지 출력을 입력으로 XOR 논리식을 수행하여 DDR(Double Data Rate) 동작으로 카운터를 구현하는 XOR 게이트를 포함하여 구성되는 것을 특징으로 하는 아날로그-디지털 변환 장치.In the analog-to-digital converter,
A comparator for comparing the analog signal with a reference signal to generate a comparator output signal,
A low power C2MOS based DDR CDS counter for counting the selected clock to generate a digital signal corresponding to the analog signal,
At this time, the low-power C2MOS-based DDR CDS counter
A TSPC flip-flop operating in a complementary relation between the two transistors by adding transistors operated in accordance with complementary clocks in parallel to a transistor receiving a clock;
An embedded BWI cell coupled to the TSPC flip-flop to provide correlated double sampling (CDS) operation,
Stage output of the TSPC flip-flop and the 2-stage output of the BWI cell, and an XOR gate for implementing a counter by a DDR (Double Data Rate) operation by performing an XOR logical expression. - digital conversion device.
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