KR20170038415A - 표시 장치 및 그 구동방법 - Google Patents

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Abstract

본 발명은 GIP(gate in panel) 방식의 표시 장치에 관한 것으로서, 특히, 표시 영역 및 비표시 영역을 포함하는 패널, 비표시 영역에 형성되며 복수의 쉬프트 레지스터 로직(Shift Register Logic)을 포함하는 GIP(gate in panel) 회로부, 비표시 영역에 형성되며 GIP(gate in panel) 회로부의 구동에 관여하는 신호를 전송하는 복수의 신호 전송 배선, 비표시 영역에서 복수의 신호 전송 배선과 전기적으로 연결되고, 수직방향으로 다중 층으로 형성되어 복수의 쉬프트 레지스터 로직 각각으로 신호를 전송하는 복수의 다중 층 배선 및 복수의 신호 전송 배선 각각과 복수의 다중 층 배선 각각을 서로 연결하는 복수의 연결 배선을 포함한다.

Description

표시 장치 및 그 구동방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 표시 장치 및 그 구동방법에 관한 것으로, 특히, 게이트 드라이브 직접회로를 표시 패널에 직접 형성하는 GIP(Gate-in-panel) 방식을 이용한 표시 장치 및 그 구동방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시 장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 예를 들어, 액정 표시 장치(LCD: Liquid Crystal Display), 플라즈마 표시 장치(PDP: Plasma Display Panel), 유기발광다이오드 표시 장치(OLED: Organic Light Emitting Diode)와 같은 여러 가지 평판 표시 장치가 활용되고 있다.
표시 장치는 표시 패널의 게이트 라인들에 스캔 신호를 공급하는 게이트 구동회로와 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로를 이용하여 영상을 표시한다. 게이트 구동회로는 복수의 게이트 드라이브 집적회로(Integrated Circuit)를 실장한 인쇄회로보드(Printed Circuit Board)를 표시 패널에 부착하는 TAB(Tape Automated Bonding) 방식, 또는 게이트 드라이브 직접회로를 표시 패널에 직접 형성하는 GIP(Gate-in-panel) 방식으로 형성될 수 있다. GIP 방식은 TAB 방식에 비해, 표시 장치의 슬림화가 가능하므로 외적 미관을 높일 수 있을 뿐만 아니라, 비용 절감이 가능하며, 화소의 구동 박막 트랜지스터(TFT; Thin Film Transistor)의 문턱전압을 보상하기 위한 복수의 스캔 신호들을 표시 패널 메이커(Maker)가 직접 설계할 수 있는 장점이 있다. 따라서, 최근에 게이트 구동회로는 TAB 방식보다 GIP 방식으로 형성되고 있다.
일반적인 평판표시 장치(이하, 간단히 '표시 장치'라 함)의 패널에서는, 게이트 구동회로가 GIP 방식으로 패널에 형성되어 있다. 따라서, 예를 들어, 소스 드라이브 IC가 상단부의 비표시 영역에 있다고 할 때, 게이트 구동회로 및 게이트 구동회로에 구동 신호들을 전송하는 게이트 전송라인들이 패널의 비표시 영역에 형성되어 있다. 이러한 게이트 구동회로는 복수의 게이트 라인에 스캔펄스를 순차적으로 공급하는 게이트 쉬프트 레지스터를 포함한다.
한편, 최근의 표시 장치는 고해상도 추세, 네로우 베젤(narrow bezel) 추세, 인셀 터치(In-cell Touch)와 같은 부가 기능 추가 추세에 있다. 따라서, 게이트 구동 회로의 사이즈(size) 및 구동 회로의 게이트 온 타임(Gate on Time)을 줄이기 위한 노력이 계속 요구되고 있다.
도 1은 종래의 표시 장치의 게이트 구동회로에 입력되는 신호의 파형을 나타낸 예시도이다.
도 1에 도시된 바와 같이, 게이트 구동회로에 입력되는 클럭 신호는 로우 게이트 전압(VGL)에서 하이 게이트 전압(VGH)에 도달하는 데 걸리는 라이징 타임(Rising Time)과 하이 게이트 전압(VGH)에서 로우 게이트 전압(VGL)에 도달하는 데 걸리는 폴링 타임(Falling Time)이 존재한다. 클럭 신호의 폭, 즉, 게이트 온 타임(Gate on Time)을 줄일 경우, 입력되는 구동 신호들의 라이징 타임(Rising Time)과 폴링 타임(Falling Time)에 로드(Load)가 증가하게 되며, 이는 게이트 구동회로에서 패널로 출력되는 스캔 펄스, 즉, 게이트 전압들 사이에 편차가 발생 하게 된다. 이를 개선하기 위해 게이트 구동회로에 큰 사이즈의 버퍼(Buffer)을 추가하여 로드 편차를 줄여야 하지만, 이는 게이트 구동회로의 사이즈를 커지게 한다. 따라서, 입력되는 클럭 신호의 로드(Load)에 발생하는 편차를 개선할 필요가 있다.
이에, 본 발명의 발명자들은 GIP 방식의 게이트 구동회로에서 입력되는 클럭 신호의 로드 편차를 개선하기 위한 표시 장치의 새로운 구조 및 제조 방법을 발명하였다.
또한, 본 발명의 발명자들은 GIP 방식의 게이트 구동회로의 사이즈를 감소시킬 수 있는 새로운 구조 및 제조 방법을 발명하였다.
본 발명이 해결하고자 하는 과제는 GIP(gate in panel)의 클럭 신호 전송 배선의 구조를 변경하여, 입력되는 클럭 신호들에 의해 발생되는 로드 편차를 줄일 수 있는 고수명 네로우(Narrow) 게이트 구동회로와 이를 이용한 표시 장치를 제공한다.
위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술 되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 패널, 비표시 영역에 형성되며 복수의 쉬프트 레지스터 로직(Shift Register Logic)을 포함하는 GIP(gate in panel) 회로부, 비표시 영역에 형성되며 GIP(gate in panel) 회로부의 구동에 관여하는 신호를 전송하는 복수의 신호 전송 배선, 비표시 영역에서 복수의 신호 전송 배선과 전기적으로 연결되고, 수직방향으로 다중 층으로 형성되어 복수의 쉬프트 레지스터 로직 각각으로 신호를 전송하는 복수의 다중 층 배선 및 복수의 신호 전송 배선 각각과 복수의 다중 층 배선 각각을 서로 연결하는 복수의 연결 배선을 포함한다.
복수의 쉬프트 레지스터 로직은 복수의 게이트 클럭(clock) 신호를 입력 받아 패널의 게이트 라인들에 순차적으로 게이트 전압을 출력하는 복수의 스테이지일 수 있다.
표시 장치는 복수의 스테이지 중 제 K-2 스테이지와 전기적으로 연결되는 다중 층 배선에서 분기되고, 제 K 스테이지에 클럭 신호를 전송하는 클럭 신호 공유 배선을 더 포함할 수 있다.
클럭 신호 공유 배선은 제 K 스테이지에서 출력되는 게이트 전압을 방전하기 위한 제어 스위치 단자에 전기적으로 연결될 수 있다.
클럭 신호 공유 배선은 비표시 영역에 위치하여 복수의 신호 전송 배선과 교차하지 않는 구조로 형성되어, 클럭 신호 전송에 편차를 일으키는 기생 커패시턴스 발생을 최소화하도록 구성될 수 있다.
클럭 신호 공유 배선은 복수의 신호 전송 배선과 이격되어 위치하며, 복수의 신호 전송 배선과 동일한 물질로 형성될 수 있다.
표시 장치는 패널의 표시 영역에 게이트 라인, 데이터 라인, 공통 전극 및 화소 전극을 더 포함할 수 있다.
복수의 신호 전송 배선은 비표시 영역에서 게이트 라인과 동일한 물질로 형성될 수 있다.
표시 장치는 다중 층 배선의 층들 사이에, 기생 커패시던스를 최소화하도록 특정 두께를 갖는 유기 절연막을 더 포함할 수 있다.
유기 절연막의 두께는 2.5μm~ 3.5μm일 수 있다.
다중 층 배선의 저항을 최소화하도록 다중 층 배선 중 2개의 층은 서로 직접 접촉하여 이중 배선을 이룰 수 있다.
이중 배선은 표시 영역의 공통 전극과 동일한 물질로 형성된 공통 전극패턴 및 공통 전극패턴 상에 형성된 더미(dummy) 금속 패턴을 포함할 수 있다.
다중 층 배선은 게이트 라인, 게이트 절연층, 데이터 라인, 유기 절연막, 공통 전극 패턴 및 더미 금속 패턴이 순차적으로 형성된 구조일 수 있다.
연결 배선은 비표시 영역에서 화소 전극과 동일한 물질로 형성된 화소 전극 패턴일 수 있다.
화소 전극 패턴은 게이트 라인, 데이터 라인, 공통 전극 패턴 및 더미 금속 패턴을 서로 전기적으로 연결시킬 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 액정 표시 장치는 데이터 라인들, 데이터 라인들과 교차되는 게이트 라인들, 데이터 라인들과 게이트 라인들의 교차부마다 형성된 박막 트랜지스터(TFT), TFT에 접속되어 화소 전극과 공통 전극 사이의 전계에 의해 구동되는 액정 셀들, 및 스토리지 커패시터(storage capacitor)를 포함한 TFT 어레이(TFT Array)가 형성된 표시 영역과 비표시 영역을 포함하는 패널, 패널을 구동하기 위한 타이밍 컨트롤러 및 데이터 구동 회로를 포함하는 구동부, 비표시 영역에 형성되어 패널 구동에 관여하는 게이트 전압을 게이트 라인에 공급하는 쉬프트 레지스터(Shift Register)를 포함하는 GIP(gate in panel) 게이트 구동회로 및 구동부에서 전송되는 게이트 전압 생성 신호들을 쉬프트 레지스터에 전송하며, 레이어(layer) 사이에 절연층을 포함하는 멀티 레이어(multi-layer)로 구성되어, 게이트 전압 생성 신호들의 로드(Load) 편차를 최소화하는 다중 층 배선을 포함한다.
쉬프트 레지스터는 복수의 게이트 쉬프트 클럭 신호들을 입력 받아 순차적으로 스캔펄스를 출력하는 복수의 스테이지를 포함하고, 복수의 스테이지 중 제K-2 스테이지에 신호를 입력하는 다중 층 배선에서 분기되어 제K 스테이지로 클럭 신호를 전송하는 클럭 신호 전송 배선을 포함할 수 있다.
클럭 신호 전송 배선은 다중 층 배선과 교차하지 않아서 기생 커패시턴스 발생을 최소화할 수 있다.
클럭 신호 전송 배선은 복수의 스테이지들 사이에 위치하여, 표시 영역의 게이트 라인들과 동일한 물질로 형성될 수 있다.
다중 층 배선은 순차적으로 형성된 게이트 라인, 절연층, 데이터 라인, 유기 절연막, 공통 전극 패턴 및 더미 금속 패턴을 더 포함할 수 있다.
유기 절연막 및 더미 금속 패턴이 다중 층 배선의 저항 및 정전용량을 최소화할 수 있다.
액정 표시 장치는 다중 층 배선의 일부 영역에 형성된 컨택 홀을 더 포함할 수 있다.
액정 표시 장치는 컨택 홀을 통해 게이트 라인, 데이터 라인, 공통 전극 패턴 및 추가 금속 패턴을 전기적으로 연결시키는 연결 배선을 더 포함할 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법은 기판의 비표시 영역에 게이트 라인을 형성하는 단계, 게이트 라인 상에 게이트 절연층을 형성하는 단계, 게이트 절연층 상에 데이터 라인을 형성하고, 데이터 라인과 게이트 라인을 컨택하는 단계, 데이터 라인 상에 유기 절연막을 형성하는 단계, 유기 절연막의 일부 영역에 공통 전극 패턴을 형성하는 단계, 공통 전극 패턴 상에 더미 금속 패턴을 형성하는 단계, 유기 절연막 및 더미 금속 패턴을 덮도록 패시베이션층을 형성하는 단계, 패시베이션층의 일부 영역을 에칭하여 컨택 홀을 형성하는 단계; 및 데이터 라인, 공통 전극 패턴 및 더미 금속 패턴을 연결하는 연결 배선을 형성하는 단계를 포함한다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 게이트 구동 회로는 게이트 메탈 및 소스/드레인 메탈이 상하 다른 층간 위치에서 일정한 길이 방향 및 구간을 따라 평행하게 겹치는 이중 구조의 제1 클럭 신호 배선들이 연결된 제 1 입력 단자 및 소스/드레인 메탈, 기생 케패시턴스 발생을 최소화 하도록 충분한 두께를 갖는 유기 절연막, 공통 전극 패턴(Vcom) 및 공통 전극 패턴과 직접 접촉하는 더미 금속 패턴(3rd metal)과 연결된 화소 전극으로 구성된 제2 클력 신호 배선들이 연결된 제 2 입력 단자를 포함하며, 제2 클럭 신호 배선들의 구조에 의하여, 제2 클럭 신호 배선들의 구조가 아닌 경우에 비하여 가해지는 부하(load)가 상대적으로 감소되고 전체 회로 폭이 상대적으로 좁게 설계될 수 있다.
제2 클럭 신호 배선들은 저항 및 커패시턴스 중에서 적어도 하나가 감소될 수 있다.
본 발명의 실시 예에 따른 GIP(gate in panel)방식의 게이트 구동회로의 클럭 신호 전송 배선의 구조를 변경하여, 입력되는 클럭 신호들에 의해 발생되는 로드 편차를 줄일 수 있는 효과가 있다.
본 발명의 적어도 하나의 실시 예에 관련된 GIP 방식의 표시 장치는 게이트 구동회로에 클럭 신호들을 전송하는 신호 전송 배선을 다중 층 배선 구조로 사용함으로써, 저항 및 기생 커패시던스를 최소화하여 클럭 신호들의 로드 편차를 줄이고 게이트 구동회로의 사이즈를 줄일 수 있는 효과가 있다.
도 1은 종래의 표시 장치의 게이트 구동회로에 입력되는 신호의 파형을 나타낸 예시도.
도 2a는 본 발명의 실시 예에 따른 게이트 구동회로의 쉬프트 레지스터에 신호를 전송하는 복수의 신호 전송 배선들을 보여주는 블록도.
도 2b는 본 발명의 실시 예에 따른 쉬프트 레지스터 로직의 다양한 파형을 나타내는 예시도.
도 3a는 본 발명의 실시 예에 따른 게이트 구동회로에 클럭 신호를 전송하는 전송배선을 보여주는 예시도.
도 3b는 본 발명의 실시 예에 따른 게이트 구동회로에 클럭 신호를 전송하는 전송배선의 구조를 보여주는 개략적인 단면도.
도 4는 본 발명의 실시 예에 따른 표시 장치를 개략적으로 보여주는 블록도.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
이하에서는 설명의 편의상, 액정 표시 장치가 본 발명의 일 예로서 설명되겠으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 본 발명은 게이트 라인으로 스캔 신호를 공급하여, 영상을 표시할 수 있는 다양한 표시 장치에 적용될 수 있다.
도 2a는 본 발명의 실시 예에 따른 게이트 구동회로의 쉬프트 레지스터와 쉬프트 레지스터에 신호를 전송하는 복수의 신호 전송 배선들을 보여주는 블록도이다. 도 2a을 참조하면, 본 발명의 실시 예에 따른 게이트 구동회로(100)의 쉬프트 레지스터(110)는 종속적으로 접속된 복수의 스테이지들(111)(stage(1)~stage(n), n은 자연수로 스테이지의 개수)을 구비한다. 도 2a에서는 설명의 편의를 위해 제1 내지 제4 스테이지(stage(1)~stage(4))만을 예시하였다. 본 명세서에서 스테이지는 쉬프트 레지스터 로직(Shift Resistor Logic)으로 지칭될 수도 있다.
이하의 설명에서, "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제k(1<k<n, k는 2 이상의 자연수) 스테이지(stage(k))를 기준으로, 전단 스테이지는 제1 스테이지(stage(1)) 내지 제k-1 스테이지(stage(k-1)) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제k 스테이지(stage(k))를 기준으로, 후단 스테이지는 제k+1 스테이지(stage(k+1)) 내지 제n 스테이지(stage(n)) 중 어느 하나를 지시한다.
참고로, 실시 예에서 상술되는 TFT는 P 타입 또는 N 타입으로 구성될 수 있으나, 이하에서 TFT는 N 타입으로 구성된 것으로 한다. 따라서, 실시 예에서 게이트 온 전압은 게이트 하이 전압(VGH)이고, 게이트 오프 전압은 게이트 로우 전압(VGL)이다.
표시 패널의 비표시 영역에는 구동 신호를 전송하는 복수의 신호 전송 배선(120)들과 GIP 방식에서 게이트 구동회로(100)의 쉬프트 레지스터(110)를 포함한다. 게이트 구동회로(100)는 레벨 쉬프터와 쉬프트 레지스터(110)로 구성된다.
쉬프트 레지스터(110)는 GIP(Gate Driver-IC In Panel) 방식으로 표시 패널(미도시)의 하부 기판상에 직접 형성된다. 쉬프트 레지스터(110)는 표시 패널의 게이트 라인들에 게이트 펄스를 순차적으로 출력한다. 본 명세서에서 게이트 라인은 게이트 메탈로도 지칭될 수 있다.
쉬프트 레지스터(110)는 클럭 신호를 입력 받아서 표시 패널의 표시 영역에 위치하는 게이트 라인에 스캔 펄스, 즉, 게이트 전압을 출력하기 위한 복수의 제어 스위치(T(1)~T(4))를 포함하는 복수의 스테이지로 구성되어 있다. 복수의 스테이지는 게이트 라인들에 전기적으로 연결되어 있다. 본 명세서에서 스위치는 스위치 단자, 단자로 지칭될 수도 있다.
표시 패널의 비표시 영역에 위치하는 신호 전송 배선(120)들은 표시 영역의 게이트 라인들과 동일 층으로 형성된다. 즉, 신호 전송 배선(120)은 게이트 라인과 동일한 물질로 동시에 형성될 수 있다. 신호 전송 배선(120)들은 초기화 클럭 신호를 쉬프트 레지스터(110)의 각 스테이지(Stage)로 전송하는 초기화 신호 라인(Vstable)을 포함한다. 또한, 신호 전송 배선(120)들은 스타트 클럭 신호(Vst)를 쉬프트 레지스터의 제1 스테이지(Stage(1)) 및 제2 스테이지(Stage(2))로 전송하는 스타트 신호 라인(Vstart)을 포함한다.
신호 전송 배선(120)들은 제1 클럭신호를 제1 스테이지에 전송하는 제1 클럭 신호 라인(CLK1), 제3 클럭 신호를 제2 스테이지에 전송하는 제3 클럭신호 라인(CLK3), 제5 클럭 신호를 제3 스테이지에 전송하는 제5 클럭신호 라인(CLK5) 및 제7 클럭 신호를 제4 스테이지에 전송하는 제7 클럭 신호라인(CLK7)을 추가로 포함한다.
표시 패널의 비표시 영역에는 신호 전송 배선(120)들의 각각으로부터 분기되어 쉬프트 레지스터(110)의 각 스테이지(Stage)에 순차적으로 클럭 신호를 입력하는 복수의 분기 배선들을 포함한다. 분기 배선들은 신호 전송 배선(120)들과 다르게 수직방향으로 절연층이 포함된 다중 층 배선(130)이다. 다중 층 배선(130)은 저항 및 기생 커패시턴스가 신호 전송 배선들(120) 보다 낮아서, 각 스테이지(Stage)에 공급되는 클럭 신호의 로드 편차가 최소화될 수 있다. 다중 층 배선(130)의 구조에 관하여는 추후 상세하게 설명하기로 한다.
각 스테이지(Stage)의 출력단자에는 클럭 신호에 대응하여 게이트 라인에 출력하는 출력 전압이 걸려 있다. 출력 전압은 다음 스테이지에서 출력 전압이 게이트 라인으로 출력되기 전에 방전될 필요가 있다. 따라서, 제K-2 스테이지 출력 전압 발생에 사용된 클럭 신호를 이용하여 제K 스테이지의 출력 전압을 방전할 수 있다. 이를 위한 클럭 신호 공유 배선(140)이 전단 스테이지와 현 스테이지 사이에 위치한다. 또한, 클럭 신호 공유 배선(140)은 게이트 라인과 동일 층으로 형성된다. 즉, 클럭 신호 공유 배선(140)은 게이트 라인과 동일한 물질로 동시에 형성될 수 있다. 그리고, 클럭 신호 공유 배선(140)은 신호 전송 배선(120)들로부터 분기하지 않으므로, 신호 전송 배선(120)들과 교차하여 위치하지 않는다. 따라서, 클럭 신호 공유 배선(140)은 기생 커패시턴스 발생이 거의 없어서, 클럭 로드를 최소화할 수 있다.
도 2b는 본 발명의 실시 예에 따른 쉬프트 레지스터 로직의 다양한 파형을 나타내는 예시도이다. 구체적으로, 도 2b는 제 k 스테이지(stage(k))의 입력 및 출력 신호를 나타낸다. 제 k 스테이지(stage(k))의 동작을 도 2a 및 도 2b를 참조하여 단계적으로 설명하면 다음과 같다.
스테이지들(stage(1)~stage(4)) 각각은 초기화에 관여하는 스위치(T4), 각 스테이지의 스타트에 관여하는 스위치(T1), 각 스테이지의 출력전압의 방전에 관여하는 스위치(T2), 각 스테이지의 출력 전압에 관여하는 스위치, 각 스테이의 출력 전압 스위치를 턴-온 및 턴-오프를 제어하는 게이트 단자에 연결된 큐-노드(Q_node), 큐-노드(Q_node)에 걸리는 전압을 상승 시키는 데 관여하는 부트스트랩핑 커패시턴스(Bootstrapping Capacitance) 및 큐-노드(Q_node)의 방전에 관여하는 스위치(T3) 등을 구비한다. 스테이지들(stage(1)~stage(4)) 각각은 초기화 스위치(T4)로 입력되는 클럭에 응답하여 큐-노드(Q_node)가 초기화된다. 또한, 스테이지들(stage(1)~stage(4)) 각각은 스타트에 관여하는 스위치(T1)로 입력되는 스타트 신호(VST) 또는 전단 스테이지의 캐리신호에 응답하여 큐-노드(Q_node)에 전압을 충전한다. 각 스테이지(stage(1)~stage(4))의 출력 전압에 관여하는 스위치로 입력되는 클럭 신호에 응답하여 부트스트랩핑(Bootstrapping)으로 큐-노드(Q_node)의 전압을 더욱 상승시킨다. 따라서, 큐-노드(Q_node)의 전압에 의해 출력단자로 패널의 게이트 라인에 전송되는 게이트 전압이 출력된다. 즉, 스테이지들(stage(1)~stage(4)) 각각은 스위치에 입력되는 클럭과 동일한 펄스를 갖는 스캔 펄스를 출력 단자(G_OUT)를 통해 출력한다.
이어서, 다중 층 배선(130)들 중 하나의 배선이 각 스테이지의 게이트 전압을 출력하는데 관여하는 클럭 신호가 입력되는 출력 전압에 관여하는 스위치와 연결되어 있다. 또한, 스테이지들(stage(1)~stage(4)) 사이에는 각 스테이지의 출력 전압을 방전하기 위한 클럭 신호가 입력되는 스위치(T2)와 다중 층 배선(130)들 중 하나의 배선이 전기적으로 연결되어 있다. 이 배선은 클럭 신호를 공유하는 클럭 신호 공유 배선(140)이다. 클럭 신호 공유배선(140)을 통하여 입력된 클럭 신호와 각 스테이지(stage(1)~stage(4))에 입력되는 제1 로우 레벨 전압(VGL)에 의하여 출력 단자(G_OUT)의 출력 전압은 방전하게 된다. 그리고, 전단 스테이지 출력단자(G_OUT)로부터 입력되는 이전 출력 전압과 입력되는 제2 로우 레벨 전압(VSS)에 의해 큐-노드(Q_node)가 방전하게 된다.
이상에서 상술한 바와 같이, 실시 예는 각 스테이지(stage1 ~ stagen)에 입력되는 클럭 신호에 관여하는 스위치와 연결된 각 신호 배선들의 구조 및 위치가 다르다. 따라서, 이러한 신호 배선들의 특징에 따라 배선에 걸리는 클럭 신호의 로드 편차를 최소화 할 수 있다.
도 3a는 본 발명의 실시 예에 따른 게이트 구동회로에 클럭 신호를 전송하는 전송배선을 보여주는 예시도이다. 도 3b는 본 발명의 실시 예에 따른 게이트 구동회로에 클럭 신호를 전송하는 전송배선의 구조를 보여주는 개략적인 단면도이다. 도 3a 및 도 3b를 참조하면, 본 발명의 실시 예에 따른 쉬프트 레지스터의 각 스테이지에 클럭 신호를 전송하는 신호배선들 중 도 2a에 도시된 다중 층 배선들(130)의 적층 구조를 보여 준다. 도 3b에서는 설명의 편의를 위해 스테이지에 클럭 신호를 전송하는 하나의 다중 층 배선만을 예시하였다.
다중 층 배선은 패널의 비표시 영역에서 복수의 신호 전송 배선들과 전기적으로 연결되어 쉬프트 레지스터의 각 스테이지에 클럭 신호를 전송한다. 또한, 다중 층 배선은 수직방향으로 다중 층 구조로 형성된다. 구체적으로, 다중 층 배선은 게이트 라인(310), 게이트 절연층(320), 데이터 라인(330), 유기 절연막(340), 공통 전극 패턴(350; Vcom) 및 더미 금속 패턴(360; 3rd metal)이 순차적으로 형성된 구조이다. 다중 층 배선은 다음과 같은 순서로 형성된다. 본 명세서에서 데이터 라인은 소스 전극 및 드레인 전극을 이루는 물질과 동일한 물질로 형성될 수 있고, 이에 따라 데이터 라인은 소스/드레인 메탈로 지칭될 수도 있다.
먼저, 다중 층 배선의 게이트 라인(310)은, 패널의 표시 영역에 위치하는 게이트 라인이 형성될 때 패널의 비표시 영역에서 동시에 동일한 물질로 형성된다. 표시 패널에 게이트 절연층(320)이 형성된다. 다음으로, 다중층 배선의 데이터 라인(330)은, 표시 영역에서 데이터 라인이 게이트 절연층상에 형성될 때 비표시 영역에서 동시에 동일한 물질로 형성된다. 게이트 라인(310)과 데이터 라인(330)은 비표시 영역의 일 부분에서 서로 전기적으로 연결되어 있다. 또한, 유기 절연막(340)이 데이터 라인(330) 상에 형성된다. 유기 절연막(340)은 두께가 2.5um~ 3.5um 정도로 형성된다. 유기 절연막(340)은 Photo Resist (PR)과 절연막(Passivation)의 두 가지 역할을 할 수 있다. 구체적으로, 유기 절연막(340)은 Photo Resist로 이루어져 유기 절연막(340) 하부의 도전성 패턴, 예를 들어, 데이터 라인(330)을 형성하는데 마스크와 같은 역할을 할 수 있다. 또한, 유기 절연막(340)은 데이터 배선과 화소 전극에서 발생하는 자기장의 신호전달 왜곡현상을 감소시키기 위한 보호막 역할을 할 수도 있다. 그리고, 다중 층 배선에서 발생하는 기생 커패시턴스를 최소화하는 역할을 한다. 이어서, 공통 전극이 표시 영역에서 유기 절연막(340) 상에 형성될 때, 동시에 비표시 영역에도 다중 층 배선의 공통 전극 패턴(350)이 형성된다. 패널의 비표시 영역에서 공통 전극 패턴(350) 상에 더미 금속 패턴(360)이 형성된다. 이는 다중 층 배선의 어느 하나 층이 서로 직접 접촉하는 이중 배선 패턴 구조가 된다. 더미 금속 패턴(360)은 공통 전극 패턴(350)과 직접적으로 연결되어 다중 층 배선의 저항을 낮추는 효과를 가져온다. 즉, 다중 층 배선의 배선의 저항을 최소화하도록 다중 층 배선 중 2개의 층, 예를 들어, 더미 금속 패턴(360)과 공통 전극 패턴(350)이 직접 접촉할 수 있다. 다음으로, 더미 금속 패턴(360) 상에 다중 층 배선을 보호하는 패시베이션층(370)이 위치한다. 패시베이션층층(370)으로는 무기 절연막이 사용되며, 실리콘 질화물(SiNx) 및 실리콘 산화물(SiO2) 등이 패시베이션층(370)으로 사용될 수 있다. 공통 전극 패턴(350) 및 더미 금속 패턴(360)이 없는 다중 층 배선의 일부 영역에서 패시베이션층(370)과 유기 절연막(350)을 동시에 에칭하여 컨택 홀을 형성한다. 이 후, 비표시 영역에서 화소 전극 패턴(380)이 컨택 홀을 통해 다중 층 배선의 게이트 라인(310), 데이터 라인(330), 공통 전극 패턴(350) 및 더미 금속 패턴(360)을 전기적으로 연결하는 연결 배선으로 형성된다. 따라서, 다중 층 배선은 게이트 라인(310), 게이트 절연층(320), 데이터 라인(330), 유기절연막(340), 공통 전극 패턴(350), 더미 금속 패턴(360), 패시베이션층(370) 및 화소 전극 패턴(380)이 비표시 영역에서 순차적으로 형성되어 각 스테이지에 클럭 신호를 전송한다. 이러한 다중 충 배선의 구조가 클럭 신호의 전송시 왜곡 발생을 최소화 할 수 있게 한다.
도 4는 본 발명의 실시 예에 따른 표시 장치를 개략적으로 보여주는 블록도이다. 도 4를 참조하면, 본 발명의 실시 예에 따른 표시 장치는 표시 패널(15), 데이터 구동회로, 게이트 구동회로, 및 타이밍 콘트롤러(16) 등을 구비한다.
본 발명의 실시 예에 따른 표시 장치는 게이트 펄스(또는 스캔 펄스)를 게이트 라인(또는 스캔 라인)들에 순차적으로 공급하여 라인 순차 스캐닝으로 픽셀들에 디지털 비디오 데이터를 기입하는 어떠한 표시 장치도 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 표시 장치는 액정 표시 장치(Liquid Crystal Display, LCD), 유기발광다이오드 표시 장치(Organic Light Emitting Diode, OLED), 전계 방출 표시 장치(Field Emission Display, FED), 전기영동 표시 장치(Electrophoresis, EPD) 중에 어느 하나로 구현될 수 있다. 본 발명은 아래의 실시 예에서 표시 장치가 액정표시소자로 구현된 것을 중심으로 예시하였지만, 본 발명의 표시 장치는 액정표시소자에 한정되지 않는 것에 주의하여야 한다. 액정 표시 장치는 투과형 액정 표시 장치, 반투과형 액정 표시 장치, 및 반사형 액정 표시 장치 등 어떠한 형태로도 구현될 수 있다.
표시 패널(15)은 두 장의 기판 사이에 액정층이 형성된다. 표시 패널(15)의 하부 기판에는 데이터 라인들, 데이터 라인들과 교차되는 게이트 라인들, 데이터 라인들과 게이트 라인들의 교차부마다 형성된 TFT, TFT에 접속되어 화소 전극과 공통 전극 사이의 전계에 의해 구동되는 액정셀들, 및 스토리지 커패시터(storage capacitor) 등을 포함한 TFT 어레이가 형성된다. 표시 패널(15)의 상부 기판상에는 블랙매트릭스와 컬러필터를 포함한 컬러필터 어레이가 형성된다. 본 발명의 실시 예에 따른 액정표시 장치는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 등의 액정모드로도 구현될 수 있다. 공통 전극은 TN 모드와 VA 모드와 같은 수직전계 구동방식에서 상부 기판상에 형성되며, IPS 모드와 FFS 모드와 같은 수평전계 구동방식에서 화소 전극과 함께 하부 기판상에 형성될 수 있다. 표시 패널(15)의 상부 기판과 하부 기판상에는 광축이 직교하는 편광판이 부착되고, 액정층과 접하는 계면에 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
데이터 구동회로는 복수의 소스 드라이브 IC(12)들을 포함한다. 소스 드라이브 IC(12)들은 타이밍 콘트롤러(16)로부터 디지털 비디오 데이터(DATA)를 입력 받는다. 소스 드라이브 IC(12)들 각각은 타이밍 콘트롤러(16)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터(DATA)를 감마보상전압으로 변환하여 데이터 전압을 발생하고, 그 데이터 전압을 게이트 펄스에 동기화되도록 표시 패널(15)의 데이터 라인들에 공급한다. 소스 드라이브 IC(12)들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시 패널(15)의 데이터 라인들에 접속될 수 있다.
게이트 구동회로(100)는 레벨 쉬프터(13)와 쉬프트 레지스터(10)를 포함한다. 레벨 쉬프터(13)는 타이밍 콘트롤러(16)로부터 입력되는 클럭들(CLKs)의 TTL(Transistor-Transistor-Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 레벨 쉬프트된 클럭들(CLKs)은 쉬프트 레지스터(10)로 입력된다. 쉬프트 레지스터(10)는 표시 패널(15)의 게이트 라인들에 연결되어 게이트 라인들에 게이트 펄스를 순차적으로 출력한다. 쉬프트 레지스터(10)는 GIP(Gate Driver-IC In Panel) 방식으로 표시 패널(15)의 하부 기판상에 직접 형성된다. GIP 방식에서, 레벨 쉬프터(13)는 인쇄회로보드(Printed Circuit Board)(14) 상에 실장된다.
타이밍 콘트롤러(16)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 시스템으로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(16)는 호스트 시스템으로부터 입력되는 디지털 비디오 데이터(DATA)를 소스 드라이브 IC(12)들로 전송한다. 또한, 타이밍 콘트롤러(16)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 시스템으로부터 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 메인 클럭 등의 타이밍 신호를 입력 받는다. 타이밍 콘트롤러(16)는 호스트 시스템으로부터의 타이밍 신호를 기준으로 데이터 구동회로와 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호, 소스 드라이브 IC(12)들의 동작 타이밍과 데이터 전압의 극성을 제어하기 위한 데이터 타이밍 제어신호(DCS)를 포함한다.
게이트 타이밍 제어신호는 스타트 전압(VST)과 i(i는 3 이상의 자연수) 상으로 순차적으로 발생하는 클럭들(CLKs) 등을 포함한다. 스타트 전압(VST)은 쉬프트 레지스터(10)에 입력되어 쉬프트 레지스터(10)의 쉬프트 스타트 타이밍을 제어한다. 클럭들(CLKs)은 레벨 쉬프터(13)에 입력되어 레벨 쉬프팅된 후에 쉬프트 레지스터(10)에 입력되며, 스타트 전압(VST)을 쉬프트시키기 위한 클럭신호로 이용된다.
데이터 타이밍 제어신호(DCS)는 소스 스타트 펄스(Source Start Pulse: SSP), 소스 샘플링 클럭(Source Sampling Clock), 극성(Polarity) 제어신호, 및 소스 출력 인에이블신호(Source Output Enable) 등을 포함한다. 소스 스타트 펄스는 소스 드라이브 IC(12)들의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC(12)들 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호는 소스 드라이브 IC(12)들로부터 출력되는 데이터 전압의 극성을 제어한다. 타이밍 콘트롤러(16)와 소스 드라이브 IC(12)들 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
15: 패널 16: 타이밍 콘트롤러
12: 소스 드라이브 IC 100:게이트 구동회로
10,110: 쉬프트 레지스터 13: 레벨 쉬프터
14: 인쇄회로보드
111: 스테이지 120: 신호 전송 배선
130: 다중 층 배선 140: 클럭 신호 공유 배선
310: 게이트 라인 320: 게이트 절연층
330: 데이터 라인 340: 유기 절연막
350: 공통 전극 패턴 360: 더미 금속 패턴
370: 패시베이션층 380: 화소 전극 패턴

Claims (26)

  1. 표시 영역 및 비표시 영역을 포함하는 패널;
    상기 비표시 영역에 형성되며 복수의 쉬프트 레지스터 로직(Shift Register Logic)을 포함하는 GIP(gate in panel) 회로부;
    상기 비표시 영역에 형성되며 상기 GIP(gate in panel) 회로부의 구동에 관여하는 신호를 전송하는 복수의 신호 전송 배선;
    상기 비표시 영역에서 상기 복수의 신호 전송 배선과 전기적으로 연결되고, 수직방향으로 다중 층으로 형성되어 상기 복수의 쉬프트 레지스터 로직 각각으로 상기 신호를 전송하는 복수의 다중 층 배선; 및
    상기 복수의 신호 전송 배선 각각과 상기 복수의 다중 층 배선 각각을 서로 연결하는 복수의 연결 배선을 포함하는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 복수의 쉬프트 레지스터 로직은 복수의 게이트 클럭(clock) 신호를 입력 받아 상기 패널의 게이트 라인들에 순차적으로 게이트 전압을 출력하는 복수의 스테이지인, 표시 장치.
  3. 제 2 항에 있어서,
    상기 복수의 스테이지 중 제 K-2 스테이지와 전기적으로 연결되는 상기 다중 층 배선에서 분기되고, 제 K 스테이지에 상기 클럭 신호를 전송하는 클럭 신호 공유 배선을 더 포함하는, 표시 장치.
  4. 제 3 항에 있어서,
    상기 클럭 신호 공유 배선은 상기 제 K 스테이지에서 출력되는 게이트 전압을 방전하기 위한 제어 스위치 단자에 전기적으로 연결된, 표시 장치.
  5. 제 3 항에 있어서,
    상기 클럭 신호 공유 배선은 상기 비표시 영역에 위치하여 상기 복수의 신호 전송 배선과 교차하지 않는 구조로 형성되어, 상기 클럭 신호 전송에 편차를 일으키는 기생 커패시턴스 발생을 최소화하도록 구성된, 표시 장치.
  6. 제 3 항에 있어서,
    상기 클럭 신호 공유 배선은 상기 복수의 신호 전송 배선과 이격되어 위치하며, 상기 복수의 신호 전송 배선과 동일한 물질로 형성된, 표시 장치.
  7. 제 1 항에 있어서,
    상기 패널의 상기 표시 영역에 게이트 라인, 데이터 라인, 공통 전극 및 화소 전극을 더 포함하는, 표시 장치.
  8. 제 7 항에 있어서,
    상기 복수의 신호 전송 배선은 상기 비표시 영역에서 상기 게이트 라인과 동일한 물질로 형성된, 표시 장치.
  9. 제 1 항에 있어서,
    상기 다중 층 배선의 층들 사이에, 기생 커패시던스를 최소화하도록 특정 두께를 갖는 유기 절연막을 더 포함하는, 표시 장치.
  10. 제 9 항에 있어서,
    상기 유기 절연막의 두께는 2.5μm~ 3.5μm인, 표시 장치.
  11. 제 1 항에 있어서,
    상기 다중 층 배선의 저항을 최소화하도록 상기 다중 층 배선 중 2개의 층은 서로 직접 접촉하여 이중 배선을 이루는, 표시 장치.
  12. 제 11 항에 있어서,
    상기 이중 배선은 상기 표시 영역의 공통 전극과 동일한 물질로 형성된 공통 전극패턴 및 상기 공통 전극패턴 상에 형성된 더미(dummy) 금속 패턴을 포함하는, 표시 장치.
  13. 제 12 항에 있어서,
    상기 다중 층 배선은 게이트 라인, 게이트 절연층, 데이터 라인, 유기 절연막, 상기 공통 전극 패턴 및 상기 더미 금속 패턴이 순차적으로 형성된 구조인, 표시 장치.
  14. 제 1 항에 있어서,
    상기 연결 배선은 상기 비표시 영역에서 화소 전극과 동일한 물질로 형성된 화소 전극 패턴인, 표시 장치.
  15. 제 14 항에 있어서,
    상기 화소 전극 패턴은 게이트 라인, 데이터 라인, 공통 전극 패턴 및 더미 금속 패턴을 서로 전기적으로 연결시키는, 표시 장치.
  16. 데이터 라인들, 데이터 라인들과 교차되는 게이트 라인들, 데이터 라인들과 게이트 라인들의 교차부마다 형성된 박막 트랜지스터(TFT), 상기 TFT에 접속되어 화소 전극과 공통 전극 사이의 전계에 의해 구동되는 액정 셀들, 및 스토리지 커패시터(storage capacitor)를 포함한 TFT 어레이(TFT Array)가 형성된 표시 영역과 비표시 영역을 포함하는 패널;
    상기 패널을 구동하기 위한 타이밍 컨트롤러 및 데이터 구동 회로를 포함하는 구동부;
    상기 비표시 영역에 형성되어 패널 구동에 관여하는 게이트 전압을 상기 게이트 라인에 공급하는 쉬프트 레지스터(Shift Register)를 포함하는 GIP(gate in panel) 게이트 구동회로; 및
    상기 구동부에서 전송되는 게이트 전압 생성 신호들을 상기 쉬프트 레지스터에 전송하며, 레이어(layer) 사이에 절연층을 포함하는 멀티 레이어(multi-layer)로 구성되어, 상기 게이트 전압 생성 신호들의 로드(Load) 편차를 최소화하는 다중 층 배선을 포함하는, 액정 표시 장치.
  17. 제 16 항에 있어서,
    상기 쉬프트 레지스터는 복수의 게이트 쉬프트 클럭 신호들을 입력 받아 순차적으로 스캔펄스를 출력하는 복수의 스테이지를 포함하고, 상기 복수의 스테이지 중 제K-2 스테이지에 신호를 입력하는 상기 다중 층 배선에서 분기되어 제K 스테이지로 상기 클럭 신호를 전송하는 클럭 신호 전송 배선을 포함하는, 액정 표시 장치.
  18. 제 17 항에 있어서,
    상기 클럭 신호 전송 배선은 상기 다중 층 배선과 교차하지 않아서 기생 커패시턴스 발생을 최소화하는, 액정 표시 장치.
  19. 제 17 항에 있어서,
    상기 클럭 신호 전송 배선은 상기 복수의 스테이지들 사이에 위치하여, 상기 표시 영역의 게이트 라인들과 동일한 물질로 형성된, 액정 표시 장치.
  20. 제 16 항에 있어서,
    상기 다중 층 배선은 순차적으로 형성된 게이트 라인, 절연층, 데이터 라인, 유기 절연막, 공통 전극 패턴 및 더미 금속 패턴을 더 포함하는, 액정 표시 장치.
  21. 제 20 항에 있어서,
    상기 유기 절연막 및 상기 더미 금속 패턴이 상기 다중 층 배선의 저항 및 정전용량을 최소화하는, 액정 표시 장치.
  22. 제 16 항에 있어서,
    상기 다중 층 배선의 일부 영역에 형성된 컨택 홀을 더 포함하는, 액정 표시 장치.
  23. 제 22 항에 있어서,
    상기 컨택 홀을 통해 상기 게이트 라인, 상기 데이터 라인, 상기 공통 전극 패턴 및 더미 금속 패턴을 전기적으로 연결시키는 연결 배선을 더 포함하는, 액정 표시 장치.
  24. 기판의 비표시 영역에 게이트 라인을 형성하는 단계;
    상기 게이트 라인 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 데이터 라인을 형성하고, 상기 데이터 라인과 상기 게이트 라인을 컨택하는 단계;
    상기 데이터 라인 상에 유기 절연막을 형성하는 단계;
    상기 유기 절연막의 일부 영역에 공통 전극 패턴을 형성하는 단계;
    상기 공통 전극 패턴 상에 더미 금속 패턴을 형성하는 단계;
    상기 유기 절연막 및 상기 더미 금속 패턴을 덮도록 패시베이션층을 형성하는 단계;
    상기 패시베이션층의 일부 영역을 에칭하여 컨택 홀을 형성하는 단계; 및
    상기 데이터 라인, 상기 공통 전극 패턴 및 상기 더미 금속 패턴을 연결하는 연결 배선을 형성하는 단계를 포함하는, 액정 표시 장치의 제조방법.
  25. 게이트 메탈 및 소스/드레인 메탈이 상하 다른 층간 위치에서 일정한 길이 방향 및 구간을 따라 평행하게 겹치는 이중 구조의 제1 클럭 신호 배선들이 연결된 제 1 입력 단자; 및
    상기 소스/드레인 메탈, 기생 케패시턴스 발생을 최소화 하도록 충분한 두께를 갖는 유기 절연막, 공통 전극 패턴(Vcom) 및 상기 공통 전극 패턴과 직접 접촉하는 더미 금속 패턴(3rd metal)과 연결된 화소 전극으로 구성된 제2 클력 신호 배선들이 연결된 제 2 입력 단자를 포함하며,
    상기 제2 클럭 신호 배선들의 구조에 의하여, 제2 클럭 신호 배선들의 구조가 아닌 경우에 비하여 가해지는 부하(load)가 상대적으로 감소되고 전체 회로 폭이 상대적으로 좁게 설계될 수 있는, 게이트 구동 회로.
  26. 제 25 항에 있어서,
    상기 제2 클럭 신호 배선들은 저항 및 커패시턴스 중에서 적어도 하나가 감소되는, 게이트 구동 회로.
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