KR20170022043A - 3차원 낸드 메모리 장치 및 이의 동작 - Google Patents

3차원 낸드 메모리 장치 및 이의 동작 Download PDF

Info

Publication number
KR20170022043A
KR20170022043A KR1020150116501A KR20150116501A KR20170022043A KR 20170022043 A KR20170022043 A KR 20170022043A KR 1020150116501 A KR1020150116501 A KR 1020150116501A KR 20150116501 A KR20150116501 A KR 20150116501A KR 20170022043 A KR20170022043 A KR 20170022043A
Authority
KR
South Korea
Prior art keywords
control voltage
active levels
memory
excluded
active
Prior art date
Application number
KR1020150116501A
Other languages
English (en)
Other versions
KR102322025B1 (ko
Inventor
시흐-훙 첸
Original Assignee
매크로닉스 인터내셔널 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매크로닉스 인터내셔널 컴퍼니 리미티드 filed Critical 매크로닉스 인터내셔널 컴퍼니 리미티드
Priority to KR1020150116501A priority Critical patent/KR102322025B1/ko
Publication of KR20170022043A publication Critical patent/KR20170022043A/ko
Application granted granted Critical
Publication of KR102322025B1 publication Critical patent/KR102322025B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H01L27/11578—

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 3차원 메모리 장치들 및 이와 같은 장치들을 프로그래밍하기 위한 방법들에 관한 것이며, 보다 상세하게는 인디케이터 메모리에 반응하여 제1 컨트롤 전압을 수평 구조물들의 선택된 것에 인가하고, 제2 컨트롤 전압을 상기 수평 구조물들의 선택되지 않은 것에 인가하며, 제3 컨트롤 전압을 상기 수평 구조물들의 제외된 것에 인가하는 컨트롤 회로부를 가지는 메모리 장치들에 관한 것이다.

Description

3차원 낸드 메모리 장치 및 이의 동작{3D NAND MEMORY DEVICE AND OPERATION THEREOF}
본 발명은 고밀도 메모리 장치들에 관한 것이며, 보다 상세하게는 메모리 셀들의 다중 평면들이 3차원(3D) 어레이를 제공하도록 배열되는 메모리 장치들에 관한 것이다.
집적 회로들 내의 장치들의 임계 치수들이 통상 메모리 셀 기술들의 한계들까지 축소됨에 따라, 설계자들은 보다 큰 저장 용량을 구현하고, 비트 당 보다 낮은 비용을 구현하기 위해 메모리 셀들의 다중 평면들을 적층하기 위한 기술들을 고려해왔다. 예를 들면, 박막 트랜지스터 기술들이 여기에 참조로 포함되는 Lai 등의 "다층의 적층 가능한 박막 트랜지스터(TFT) NAND형 플래시 메모리(A Multi-Layer Stackable Thin-Film Transistor(TFT) NAND-Type Flash Memory)"(IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006); 그리고 Jung 등의 "30㎚ 이상의 노드를 위한 ILD 및 TANOS 구조상의 단결정 실리콘층들의 적층을 이용한 3차원적으로 적층된 NAND 플래시 메모리(Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30㎚ Node)"(IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006, 20)에서 전하 트래핑 기술들에 적용된다.
또한, 교차점(cross-point) 어레이 기술들이 Johnson 등의 "다이오드/안티 퓨즈 메모리 셀들의 3차원 어레이를 구비하는 512Mb PROM(512Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse memory cells)"(IEEE J. of Solid-State Circuits, vol. 38, No. 11, November 2003)에서 안티퓨즈 메모리에 대해 적용되었다. Johnson 등에 기재된 설계에 있어서, 교차점들에서 메모리 요소들과 함께 워드 라인들 및 비트 라인들의 다중 층들이 제공된다. 상기 메모리 요소들은 워드 라인에 연결되는 p+ 폴리실리콘 양극 및 비트 라인에 연결되는 n-폴리실리콘 음극을 포함하며, 상기 양극과 음극은 안티퓨즈 물질로 분리된다.
Lai 등, Jung 등 그리고 Johnson 등에 기재된 프로세스들에 있어서, 각 메모리 층을 위한 몇몇 임계 리소그래피 단계들이 존재한다. 따라서, 상기 장치를 제조하는 데 필요한 임계 리소그래피 단계들의 수는 구현되는 층들의 수를 곱한 것이 된다. 이에 따라, 비록 3D 어레이들을 이용하여 보다 높은 밀도의 이점들이 구현되지만, 보다 높은 제조비용이 상기 기술의 이용을 제한하게 된다.
전하 트래핑 메모리 기술에 수직 NAND 셀들을 제공하는 다른 구조가 Tanaka 등의 "초고밀도 플래시 메모리를 위한 펀치 및 플러그 공정들을 구비하는 BiCS 기술(Bit Cost Scalable(BiCS) Technology with Punch and Plug Process for Ultra High Density Flash Memory)"(5, 2007 Symposium on VLSI Technology Digest of Technical Papers; 12-14 Jun. 2007, pages: 14-15)에 기재되어 있다. Tanaka 등에 기재된 구조는 실리콘-산화물-질화물산화물-실리콘(SONOS) 전하 트래핑 기술을 이용하여 각 게이트/수직 채널 계면에 저장 사이트들을 생성하도록 NAND 게이트와 유사하게 동작하는 수직 채널을 갖는 다중 게이트 전계 효과 트랜지스터 구조를 포함한다. 상기 메모리 구조는 기판에 인접하는 하부 선택 게이트 및 상단 상의 상부 선택 게이트를 구비하는 다중 게이트 셀을 위한 수직 채널로서 배열되는 반도체 물질의 필라에 기초한다. 복수의 수평 컨트롤 게이트들은 상기 필라들과 교차되는 평면형 전극층들을 이용하여 형성된다. 상기 컨트롤 게이트들을 위해 사용되는 평면형 전극층들은 임계 리소그래피를 요구하지 않으며, 이에 따라 비용이 절감된다. 그러나, 많은 임계 리소그래피 단계들이 각각의 수직 셀들에 대해 요구된다. 또한, 상기 수직 채널의 도전성, 이용되는 프로그램 및 소거 프로세스들 등과 같은 요소들에 의해 결정되는, 이러한 방식으로 층이 될 수 있는 상기 컨트롤 게이트들의 수에 한계가 있게 된다.
전하 트래핑 메모리 기술에 수직 NAND 셀들을 제공하는 또 다른 구조가 여기에 참조로 포함되는 Katsumata 등의 "초고밀도 저장 장치들을 위한 16의 적층된 층들 및 다층 레벨 셀 동작을 구비하는 파이프형 BiCS 플래시 메모리(Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices)"(2009 Symposium on VLSI Technology Digest of Technical Papers, 2009)에 기재되어 있다. Katsumata 등에 기재된 구조는 BiCS와 같이 유사한 게이트-올-어라운드(gate-all-around) 메모리 셀 구조를 포함하지만, 상기 P-BiCS는 하단 부분의 기생 저항을 감소시키도록 백 게이트(back gate)를 구비하는 U자형 NAND 스트링을 가진다. 상기 선택 게이트는 오프-전류(off-current)를 감소시키도록 비대칭의 소스 및 드레인 구조들을 더 가진다.
3D 적층 메모리 구조들이 크게 증가된 메모리 밀도의 전망을 유지하지만, 이들은 다른 것들 중에서 많은 층들을 관통하는 매우 깊은 홀들을 식각할 필요성 및 상기 필라를 형성하기 위해 반도체 물질 및 다중 유전층들을 채우는 것과 같은 중대한 프로세스 도전들을 가져온다. 이와 같은 "펀치 및 플러그(punch and plug)" 공정들은 상단부터 하단까지 상기 필라들의 균일한 형상이나 직경을 형성하기 어렵다. 또한, 상기 유전 전하 트래핑 구조의 두께는 상기 필라 형상과 함께 변화된다. 형상과 유전체 두께에서의 변화들은 상기 메모리 셀들의 문턱 전압들의 테일 분포(tail distribution)를 증가시키며, 이는 상기 메모리 셀들의 좋지 못한 스위칭 행동과 낮은 신뢰성을 가져온다. 더욱이, 상기 패스 전압들이 상기 선택되지 않은 워드 라인들에 인가될 때, 상기 균일하지 않은 필라의 보다 좁은 부분에서 상기 메모리 셀들은 전기장 증대로 어려움을 겪을 뿐만 아니라, 상기 Vpass 변동으로 영향을 받는다.
이에 따라 상기 장치 상의 균일하지 않은 필라의 부정적인 영향을 감소시키고, 제조 프로세스 후에 상기 장치의 밀도를 변화시킬 수 있는 3D 메모리 장치 및 동작 방법을 제공하는 것이 바람직하다.
개략적으로 기술하면, 메모리 장치는, 기판 상의 도전성 물질, 반도전성 물질 또는 이들 모두를 포함하는 복수의 수평 구조물들; 상기 복수의 수평 구조물들에 직교하게 배치되고, 도전성 물질, 반도전성 물질 또는 이들 모두를 포함하는 복수의 수직 구조물들; 상기 복수의 수직 및 수평 구조물들 사이의 교차점들에 위치하는 복수의 메모리 셀들; 예를 들면, 나타낸 레벨 내의 메모리 셀들의 신뢰성에 영향을 미칠 수 있는 결함들의 검출로 인하여 동작 동안에 사용으로부터 상기 수평 구조물들의 임의의 것이 제외되는 지를 나타내도록 프로그램 가능한 인디케이터 메모리(indicator memory); 그리고 상기 수평 구조물들에 연결되는 컨트롤 회로부를 포함하는 것으로 기재되며, 상기 메모리 장치의 독취 및 기입을 위하여, 상기 인디케이터 메모리에 반응하여 상기 컨트롤 회로부는 제1 컨트롤 전압을 상기 수평 구조물들의 선택된 것에 인가하고, 제2 컨트롤 전압을 상기 수평 도전성 구조물들의 선택되지 않은 것에 인가하며, 제3 컨트롤 전압을 수평 구조물들의 제외된 것에 인가한다.
상술한 본 발명의 요약은 본 발명의 일부 측면들의 기본적인 이해를 제공하기 위해 제공된다. 상기 요약은 본 발명의 핵심이나 중요한 구성 요소들을 확인하거나 본 발명의 범주를 기술하도록 의도된 것은 아니다. 이의 유일한 목적은 다음에 제시되는 보다 상세한 설명에 대한 전주로서 본 발명의 일부 개념들을 간략화된 형태로 제시하는 것이다. 본 발명의 특정한 측면들은 특허 청구 범위, 명세서 및 도면들에 기재된다.
본 발명에 따르면, 메모리 장치 상의 균일하지 않은 필라의 부정적인 영향을 감소시킬 수 있고, 제조 공정 후에 상기 메모리 장치의 밀도를 변화시킬 수 있는 3차원 메모리 장치 및 동작 방법이 제공된다.
본 발명을 그 특정한 실시예들에 대해 도면들을 참조하여 설명할 것이며, 첨부 도면들에서,
도 1은 실시예들의 측면들을 포함하는 집적 회로(175)의 간략화된 칩 블록도이다.
도 2는 실시예들에 따른 메모리 셀의 칼럼의 수평 단면도이다.
도 3은 3D 수직 채널 메모리 장치의 사시도이다.
도 4a 및 도 4b는 프로세스 변화들에 따른 도 3의 구조의 일부의 수직 단면도들을 나타낸다.
도 5는 본 발명의 측면들을 포함하는 메모리의 블록의 개략적인 회로도이다.
도 6은 일 실시예에 따른 프로그램 동작의 타이밍도이다.
다음의 설명은 해당 기술 분야의 숙련자가 본 발명을 구성하고 이용하게 할 수 있도록 제시되는 것이며, 특정한 응용들과 그 요구 사항들의 내용에 제공된다. 개시된 실시예들에 대한 다양한 변형들은 해당 기술 분야의 숙련자에게 쉽게 명백해질 것이며, 여기에 정의되는 일반적인 원리들은 본 발명의 사상과 범주를 벗어나지 않고 다른 실시예들과 응용들에 적용될 수 있다. 따라서, 본 발명이 도시된 실시예들에 한정되도록 의도된 것은 아니며, 여기에 개시되는 원리들과 특징들에 일치되는 가장 넓은 범위에 부합된다.
도 1은 실시예들의 측면들을 포함하는 집적 회로(175)의 간략화된 칩 블록도이다. 상기 집적 회로(175)는 3차원(3D) 메모리 어레이(160) 및 여기에 기재되는 바와 같이 구현되는 상기 장치의 동작 동안에 사용으로부터 제외되는 상기 3차원 메모리 내의 레벨들을 확인하는 인디케이터 메모리(indicator memory)(192)를 포함한다.
어드레스 디코더(address decoder)(156)는 로우 디코더(row decoder)(161), 칼럼 디코더(column decoder)(166) 및 레벨 디코더(level decoder)(158)를 포함한다. 상기 로우 디코더(161)는 상기 메모리 어레이(160) 내의 열들을 따라 배열되는 복수의 SSL들(162)에 연결된다. 상기 칼럼 디코더(166)는 상기 어레이(160) 내의 메모리 셀들로부터 데이터를 독취하고 프로그래밍하기 위해 상기 메모리 어레이(160) 내의 행들을 따라 배열되는 복수의 비트 라인들(164)에 연결된다. 페이지 버퍼(page buffer)들(163)은 라인들(171, 167)을 거쳐 데이터 입력 회로들 및 데이터 출력 회로들에 연결되고, 상기 메모리 어레이(160)로부터 데이터를 읽고 데이터를 쓰기 위하여 상기 메모리 어레이(160) 내의 행들을 따라 배열되는 복수의 비트 라인들(164)에 연결된다. 어드레스들은 상기 어드레스 디코더(156)에 의해 버스 라인들(165)을 거쳐 상기 페이지 버퍼들에 공급된다. 다른 실시예에 있어서, 상기 페이지 버퍼들은 상기 칼럼 디코더(166)와 통합될 수 있다. 상기 레벨 디코더(158)는 워드 라인 커넥터들(159)을 거쳐 상기 메모리 어레이(160) 내의 복수의 레벨들에 연결된다. 인디케이터 메모리(192)는 상기 어드레스 디코더(156) 및/또는 컨트롤러에 연결되며, 제외된 레벨(들)을 표시하는 정보를 저장한다. 또 다른 실시예들에 있어서, 상기 인디케이터 메모리(192)는 상기 어드레스 디코더(156) 내에 포함될 수 있다. 상기 인디케이터 메모리(192)는 가려진 레벨들이 상기 제외된 레벨들을 위해 설계된 바이어싱(biasing)을 요구하는 것을 표시하면서 상기 3D 블록들 내의 레벨들을 가리는 마스크의 형태로 구성될 수 있다.
다른 회로부(174)가 상기 메모리를 활용하는 임무 기능들을 지지하도록 상기 칩 상에 포함될 수 있다. 이러한 예에서는 상태 기계(state machine)(169)로 구현되는 컨트롤러는 여기에 기재되는 다양한 동작들을 수행하도록 독취하고, 소거하며, 프로그램하고, 소거 확인하며, 프로그램 확인하는 전압들과 같은 블록 168 내의 전압 공급이나 공급들을 통해 발생되거나 제공되는 바이어스 배치 공급 전압들의 적용을 제어하는 신호들을 제공한다. 구성 레지스터(191)는 상기 전압 레벨들을 상기 프로그램, 소거 및 독취 동작들에 적용되도록 설정하고, 상기 전압 레벨들을 상기 제외된 레벨들에 적용되도록 설정하기 위하여 상기 상태 기계(169)에 연결된다. 상기 컨트롤러는 해당 기술 분야에서 알려진 바와 같이 전용 로직 회로부를 이용하여 구현될 수 있다. 선택적인 실시예들에 있어서, 상기 컨트롤러는 범용 프로세서를 포함하며, 이는 동일한 집적 회로 상에 구현될 수 있고, 상기 장치의 동작들을 컨트롤하는 컴퓨터 프로그램을 실행시킨다. 또 다른 실시예들에 있어서, 전용 로직 회로부 및 범용 프로세서의 결합이 상기 컨트롤러의 구현을 위해 활용될 수 있다. 상기 컨트롤러는 상기 블록 168 내의 전압 공급이나 공급들을 통해 상기 전압들을 변화시키도록 상기 다른 회로부(174) 및 상기 상태 기계(169)의 기능을 결함시킬 수 있다.
도 2는 실시예들에 따른 메모리 셀의 칼럼의 수평 단면을 나타낸다. 상기 구조는 절연 구조들(215)과 교번되는 액티브 레벨(active level)들의 스택, 예를 들면, 교대로 증착되는 워드 라인층 및 절연층을 통해 수직하게 연장되는 반도체 물질의 중심 코어(core)(210)를 갖는 필라(pillar)(15)를 포함한다. 상기 코어(210)는 증착 기술로부터 야기되는 중앙을 관통하는 심(seam)(211)을 가질 수 있다. 예를 들면, 실리콘 산화물의 제1 층(212), 실리콘 질화물의 층(213) 및 실리콘 산화물의 제2 층(214)(ONO로 언급됨)을 포함하는 유전 전하 트래핑 구조, 또는 다른 다층 유전 전하 트래핑 구조가 상기 코어(210)를 둘러쌀 수 있다. 직렬 연결된 메모리 셀들은 상기 필라 및 각각의 상기 액티브 레벨들 사이의 교차점들에 위치한다. 상기 구조의 레벨들에서 상기 필라의 직경의 변화들 때문에, 예를 들면, 일부 레벨들 내의 메모리 셀들이 상기 셀들의 이용을 신뢰할 수 없거나 불가능한 레벨로 만드는 허용 가능한 범위 바깥에 해당되는 성능 특성들을 가질 수 있다. 이와 같은 레벨들은 상기 인디케이터 메모리를 프로그래밍하고, 이후에 데이터 저장 동작들로부터 이들을 제외하여 표시될 수 있다.
도 3은 3D 수직 채널 메모리 장치의 사시도이다. 이는 각기 기판에 대해 평행한 복수의 액티브 레벨들(11), 예를 들면 워드 라인층들 및 상기 기판에 직교하게 배향되는 복수의 필라들(15)을 포함하며, 각각의 상기 필라들은 상기 필라들 및 상기 액티브 레벨들 사이의 교차점들에 위치하는 복수의 직렬 연결된 메모리 셀들을 포함한다. 복수의 스트링 선택 라인(SSL)들(12)은 상기 기판에 평행하고 상기 액티브 레벨들(11) 위에 배향되며, 각각의 상기 스트링 선택 라인들은 상기 필라들의 각각의 열과 교차된다. 필라 및 스트링 선택 라인의 각 교차는 상기 필라의 스트링 선택 게이트(SSG)를 한정한다. 상기 구조는 또한 상기 기판에 평행하게 배향되고, 상기 액티브 레벨들(11) 아래에 층을 형성하는 접지 선택 라인(GSL)들(13)(때때로 하부 선택 라인들로도 호칭되고, 이들은 필라의 하부 단부에 위치함)을 포함한다. 필라 및 접지 선택 라인(13)의 각 교차는 상기 필라의 접지 선택 게이트(GSG)(때때로 하부 선택 게이트(LSG)로도 호칭됨)를 한정한다. 공통 소스 라인(CSL)(10)은 상기 기판에 평행하고 상기 GSL들 아래의 층으로 형성된다. 상기 구조는 또한 상기 기판에 평행하고 상기 스트링 선택 라인들 위의 층 내에 복수의 평행한 비트 라인들(20)을 포함한다. 각각의 상기 비트 라인들(20)은 상기 필라들의 각각의 행과 중첩되고, 각각의 상기 필라들(15)은 상기 비트 라인들의 하나의 아래에 놓인다. 상기 필라들(15)은 도 2에 대하여 전술한 바와 같이 구성될 수 있다.
도 3에 있어서, 상기 메모리 장치는 상기 액티브 레벨들에 대해 계단형(stairstep) 콘택 구조를 포함한다. 깊은 식각이 액티브 레벨 연결 영역들(26A, 26B)을 상부의 금속 인터커넥트(interconnect)들(24)에 연결하는 콘택들(22)을 형성하기 위해 상기 구조를 통해 이루어진다. 각 연결 영역들(26A 또는 26B)은 메모리 셀들의 블록을 한정한다. 이에 따라, 각각의 GSL 연결 영역들(28A, 28B)이 제공된다. 따라서, 상기 메모리의 특정 블록으로부터 데이터를 독취하기 위하여, 컨트롤 회로부는 셀들의 블록 및 상기 스택의 특정한 층을 선택하도록 액티브 레벨 연결 영역들(26A, 26B)을 활성화시키고, 특정한 열을 선택하도록 스트링 선택 라인(12)을 더 활성화시킨다. 접지 선택 게이트도 활성화된다. 셀들의 열은 이후에 상기 비트 라인들(20)을 통해 페이지 버퍼(도시되지 않음) 내로 병렬로 판독 출력된다(여기에 사용되는 바에 있어서, "활성화시킨다(activate)"는 연결된 셀들 또는 스위치들에 효과를 부여하도록 특정한 바이어스를 인가하는 것을 의미한다. 상기 바이어스는 상기 메모리 설계에 따라 높거나 낮을 수 있다). 제품의 사양 및 설계에 따라, 상기 페이지 버퍼는 데이터의 둘 또는 그 이상의 열들을 유지할 수 있고, 이 경우에 전체 페이지 판독 동작은 둘 또는 그 이상의 SSL들(12)의 연속하는 활성화를 수반할 수 있다.
펀치(punch) 및 플러그(plug) 프로세스로써, 상기 필라들이 모든 상기 반도전성 층들을 통해 수직하게 형성되며, 이들은 상기 복수의 액티브 레벨들(11), SSL들(12) 및 GSL들(13)을 포함한다. 상단부터 하단까지 균일한 폭을 가지는 필라들을 형성하는 것은 매우 중요하다. 상기 필라의 종횡비가 높아질수록, 상기 필라의 폭이 덜 균일해진다. 상기 필라의 폭들에서의 변화들은 상기 문턱 전압들 내의 변화들을 가져온다. 상기 반도전성 층의 최하부의 층은 상기 GSL이며, 필라 및 상기 GSL의 교차는 접지 선택 게이트(GSG)이고, 이는 각각의 필라를 선택하는 스위치로서 수행된다. 상기 GSL 상부는 상기 액티브 레벨들이고, 필라 및 상기 액티브 레벨들의 교차는 메모리 셀들이다. 상기 최하부의 층 내에 위치하는 GSL은 가장 작은 필라 폭을 가질 수 있지만, 상기 GSG들 모두가 동일한 레벨에 있기 때문에, GSG들의 문턱 전압들의 분포는 상기 폭 변화에 심각하게 영향을 받지 않을 것이다. 대조적으로, 메모리 셀들은 다른 레벨들에 위치하며, 상기 문턱 전압들은 상기 필라 폭이나 직경 또는 다른 특징들에 의해 영향을 받을 수 있다.
상기 필라에서의 변화들로써, 상기 문턱 전압들의 분포가 넓어질 수 있으므로 테일 비트(tail bit)들이 발생된다. 일반적으로, 상기 어레이 내의 메모리 셀들은 프로세스 변화를 겪으며, 가우스 분포 또는 정규 분포로 분포되는 문턱 전압들을 가져온다. 메모리 셀들은 상기 정규 분포를 따르지 않으며, 프로그램되고 소거된 문턱 전압 분포 내에 테일들을 야기한다. 이들 비트들은 테일 비트들로 언급되며, 이들은 상기 메모리의 신뢰성에 영향을 미친다.
도 4a 및 도 4b는 제조 프로세스 변화에 따른 도 3의 구조의 일부의 수직 단면들을 나타낸다. 도 4a에 있어서, 상기 필라의 폭은 특히 상기 블록 111 내의 최하부의 액티브 레벨들(11) 주위에서 급격히 감소된다. 상기 블록 111 내의 보다 좁은 폭의 결과로서, 보다 큰 문턱 전압들을 가지는 테일 비트들이 발생될 수 있다. 상기 메모리의 신뢰성에 영향을 미치는 이들 테일 비트들을 방지하기 위하여, 상기 블록 111 내의 액티브 레벨은 제외되는 것으로 표시된다. 상기 메모리 장치에 있어서, 상기 액티브 레벨들의 제외된 것과 교차하는 상기 필라의 폭은 상기 선택된 및 선택되지 않은 액티브 레벨들과 교차하는 상기 필라의 폭보다 작을 수 있으며, 이는 상기 테일 비트 문제를 일으키는 동작 특성들에서의 변화들을 가져올 수 있다.
다른 예에 있어서, 도 4b에 도시된 바와 같이, 상기 필라의 폭은 상단으로부터 하단까지 점차 감소된다. 따라서, 최상부 및 최하부의 액티브 레벨들 주위의 상기 필라의 폭의 차이(블록들 112 및 113 참조)가 보다 높은 문턱 전압들을 구비하는 테일 비트들을 가지도록 상기 문턱 전압들의 분포를 확장시킬 것이다. 마찬가지로, 상기 필라의 보다 좁거나 보다 넓은 폭을 발생시키는 넓은 분포로부터 야기되는 테일 비트들을 방지하기 위하여, 상기 블록들 112 및 113 내의 상기 액티브 레벨들은 제외된 레벨들로 표시될 수 있다.
도 5는 본 발명의 측면들을 포함하는 메모리의 블록의 개략적인 회로로이다. 도시된 바와 같이, 상기 메모리의 블록은 직렬 연결된 메모리 셀들(604)의 NN ×P의 수의 스트링들(615)을 포함한다. 각 스트링(615)은 NM의 수의 메모리 셀들(604)을 가진다. 각각의 상기 메모리 셀들(604)은 도 1에 도시된 바와 같이 구조화되며, 전기적으로 소스, 드레인 및 컨트롤 게이트를 포함한다. 많은 트랜지스터들 내의 소스 및 드레인의 전기적인 호환성 때문에, 이들 두 단자들은 여기서는 때때로 "전류 경로 단자들(current path terminals)"로 총괄적으로 언급된다.
각각의 상기 스트링들(615)은 또한 스트링 선택 게이트(606) 및 상기 스트링의 메모리 셀들(604)의 대향하는 측부들 상에 직렬로 연결된 접지 선택 게이트(608)를 포함한다. 상기 스트링 선택 게이트(606)는 스트링 선택을 위한 것이고, 상기 접지 선택 게이트(608)는 프로그램 동작 동안에 상기 스트링을 통하는 셀 전류를 방지한다. 보다 상세하게는, 각 스트링 선택 게이트(606) 및 접지 선택 게이트(608)는 상기 스트링의 전류 경로 단자들인 상기 컨트롤 게이트 전극들로 기능한다.
상기 메모리 장치의 블록은 스트링(615) 내의 각각의 상기 메모리 셀들(604)에 대응되는 NWL의 분리된 액티브 레벨들(611)을 포함한다. 각각의 상기 액티브 레벨들(611)은 상기 블록 내의 모든 스트링(615) 내의 레벨에서 상기 대응되는 메모리 셀(604)의 컨트롤 게이트 전극으로 기능한다. 상기 액티브 레벨들은 상기 제외된 레벨들을 확인하도록 상기 인디케이터 메모리에 반응하는 상기 컨트롤러에 연결된다. 여기에 기재되는 바와 같은 메모리 장치는 상기 액티브 레벨들의 임의의 것이 제외되는 지를 확인하도록 프로그램될 수 있는 인디케이터 메모리를 포함한다. 상기 인디케이터는 상기 메모리 장치의 모든 블록들 내의 동일한 제외된 레벨들을 확인할 수 있거나, 상기 메모리 장치의 각각의 블록 내의 다른 제외된 레벨들을 확인할 수 있다.
상기 메모리 장치의 블록은 SSL 디코더에 연결되는 NSSL의 분리된 스트링 선택 라인들(612)을 포함하며, 이들은 대응되는 스트링 선택 게이트들(606)의 컨트롤 게이트 전극들로 기능한다.
상기 메모리 장치의 블록은 NBL의 분리된 비트 라인들을 포함하며, 상기 비트 라인들은 상기 대응되는 스트링 선택 게이트들(606)의 전류 경로 단자들의 하나에 연결된다.
상기 메모리 장치의 블록은 접지 선택 라인(GSL)을 포함한다. 상기 GSL은 상기 블록 내의 모든 접지 선택 게이트들(608)의 컨트롤 게이트 전극이다.
선택적인 실시예에 있어서, 상기 메모리 장치의 블록은 하나 이상의 접지 선택 라인을 포함할 수 있고, 상기 메모리 내의 접지 선택 게이트들(608)은 접지 선택 게이트들(608)의 다른 NGSL>1의 수의 구분되는 비어있지 않은(non-null) 서브세트들로 나누어진다. 예를 들면, NGSL=2일 경우, 접지 선택 게이트들(608)의 각각의 서브세트들은 상기 스트링들(615)의 접지 선택 게이트들의 반을 포함한다. 각각의 상기 NGSL의 분리된 접지 선택 라인들은 접지 선택 게이트들(608)의 서브 세트들의 대응되는 하나 내의 모든 상기 접지 선택 게이트들의 컨트롤 게이트 전극이다.
도 5에 있어서, 페이지는 NBL×NSSL의 비트들로 구성되고, 블록은 NBL×NSSL×NWL의 비트들로 구성된다. 상기 인디케이터 메모리가 WLM을 제외하는 것을 나타낼 경우, 상기 메모리 장치의 블록은 제외되는 하나의 액티브 레벨 WLM을 확인하며, 상기 블록 내의 비트들의 수는 NBL×NSSL×(NWL-1)로 감소된다. 상기 인디케이터 메모리가 WLM 및 WLM - 1,을 제외하는 것을 나타낼 경우, 상기 메모리 장치의 블록은 제외되는 두 액티브 레벨들 WLM 및 WLM -1을 확인하며, 상기 블록 내의 비트들의 수는 NBL×NSSL×(NWL-2)로 감소된다. 상기 블록의 밀도는 제외되는 액티브 레벨들의 수를 확인함에 의해 조절될 수 있다. 상기 제외된 레벨은 최하부의 액티브 레벨일 필요는 없지만, 상기 액티브 레벨들의 임의의 레벨이 될 수 있다. 메모리 장치가 상기 모든 블록들 내의 제외되는 NEX의 수의 액티브 레벨들을 정의할 경우, 상기 메모리 장치의 밀도는 NBL×NSSL×(NWL-NEX)×NBLOCK이 된다. NEX≥2일 때, 상기 제외된 레벨들은 직렬로 배치되는 액티브 레벨들이 될 수 있거나, 랜덤하게 배치되는 액티브 레벨들이 될 수 있다.
또 다른 선택적인 실시예에 있어서, 상기 인디케이터 메모리는 상기 제외되는 액티브 레벨들의 1/2, 1/4 또는 1/8을 나타낼 수 있다.
상기 인디케이터 메모리는 전기적으로 프로그램된 퓨즈(fuse)(eFuse), 플래시, ROM, RAM 또는 이와 유사한 것들을 포함한다.
컨트롤 회로부는 상기 액티브 레벨들에 연결된다. 상기 3D 메모리 장치의 독취 또는 프로그래밍의 동작에 있어서, 상기 인디케이터 메모리에 반응하여 상기 컨트롤 회로부는 제1 컨트롤 전압을 상기 액티브 레벨들의 선택된 것에 인가하고, 제2 컨트롤 전압을 상기 액티브 레벨들의 선택되지 않은 것들에 인가하며, 제3 컨트롤 전압을 상기 액티브 레벨들의 제외된 것에 인가한다.
상기 제1, 제2 및 제3 컨트롤 전압들은 다르다. 상기 제1 컨트롤 전압은 상기 선택된 액티브 레벨에 인가되는 상기 프로그램 또는 독취 전압이다. 상기 제2 컨트롤 전압은 상기 선택되지 않은 액티브 레벨들에 인가되는 상기 패스 전압(pass voltage)(Vpass)이다. 상기 제3 컨트롤 전압은 상기 제외된 레벨에 인가되는 선택적인 패스 전압(V'pass)이다.
상기 제3 컨트롤 전압은 상기 구성 레지스터 내에 저장되는 동작 시간이나 사이클들 상의 정보에 따라 시간의 기한 또는 사이클들의 수에 반응하여 조절될 수 있다. 예를 들어, 상기 상태 기계는 상기 구성 레지스터로부터 신호들을 수신할 수 있고, 상기 메모리 장치가 동작한 후에, 예를 들면 1년이나 1K 사이클들 후에 상기 제3 컨트롤 전압을 변화시킬 수 있다.
상기 메모리 장치는, 기판 상의 복수의 수평 구조물들; 상기 복수의 수평 구조물들과 직교하게 배열되는 복수의 수직 구조물들; 상기 복수의 수직 및 수평 구조물들 사이의 교차점들에 위치하는 복수의 메모리 셀들; 상기 수평 구조물들의 임의의 것이 제외되는 지를 확인하도록 프로그램 가능한 인디케이터 메모리; 그리고 상기 복수의 수평 구조물들에 연결되는 컨트롤 회로부를 포함하며, 여기서 상기 메모리 장치의 읽기 또는 쓰기를 위하여, 상기 인디케이터 메모리에 반응하여 상기 컨트롤 회로부는 제1 컨트롤 전압을 상기 수평 라인들의 선택된 것에 인가하고, 제2 컨트롤 전압을 상기 수평 라인들의 선택되지 않은 것에 인가하며, 제3 컨트롤 전압을 수평 레벨들의 제외된 것에 인가한다.
상기 인디케이터 메모리는 또한 상기 메모리 장치를 소거하기 위해 사용된다.
3D 수직 채널 구조와 같은 일 실시예에 있어서, 상기 복수의 수평 구조물들은 도전성 물질, 반도전성 물질 또는 이들 모두를 포함하고, 상기 복수의 수평 구조물들은 워드 라인들과 같은 상기 액티브 레벨들이 될 수 있다. 상기 복수의 수직 구조물들은 도전성 물질, 반도전성 물질 또는 이들 모두를 포함하며, 상기 복수의 수직 구조물들은 상기 필라들이 될 수 있다.
3D 수직 게이트 구조와 같은 선택적인 실시예에 있어서, 상기 복수의 수평 구조물들 도전성 물질, 반도전성 물질 또는 이들 모두를 포함하며, 상기 복수의 수평 구조물들은 비트 라인들과 같은 상기 액티브 레벨들이 될 수 있다. 상기 복수의 수직 구조물들은 도전성 물질, 반도전성 물질 또는 이들 모두를 포함하며, 상기 복수의 수직 구조물들은 워드 라인들이 될 수 있다.
도 5를 참조하면, 타겟 셀이 표기된 셀 A이고 상기 제외된 액티브 레벨이 WLM인 프로그래밍 동작의 설명이 기재된다. 프로그래밍 전에, 상기 전체 블록은 상기 문턱 전압을 NAND가 영(zero)보다 낮은 전압 레벨이 될 수 있는 소거 전압까지 낮추기 위해 소거된다. 상기 선택된 셀 A를 위한 프로그램 펄스 동안, 상기 선택된 비트 라인 BL2는 약 0V의 바이어스를 수신하고, 상기 선택되지 않은 비트 라인들 BL1 및 BL3-BLN은 인히비트(inhibit) 바이어스 전압들을 수신한다. 마찬가지로, 상기 선택된 스트링 선택 라인 SSL2는 약 3V의 바이어스를 수신하고, 상기 선택되지 않은 스트링 선택 라인들 SSL1 및 SSL3-SSLP는 인히비트 바이어스 전압들을 수신한다. 상기 선택된 액티브 레벨 WL1은 상기 프로그램 펄스를 수신하고, 상기 선택되지 않은 액티브 레벨들 WL2-WLM-1은 상기 패스 전압들(Vpass)을 수신하고, 상기 제외된 액티브 레벨 WLM은 상기 Vpass 보다 다른 패스 전압(V'pass)을 수신하여 상기 NAND 스트링이 턴 온된다.
3차원 NAND 내에서 상기 패스 전압 변동 문제는 상기 패스 전압 변동들의 숫자가 상기 SSL들의 숫자에 비례하기 때문에 2차원 NAND 내에서의 경우보다 크다. 상기 Vpass 레벨은 상기 문턱 전압보다 높아야 하지만, 상기 셀을 프로그래밍하기 위한 경우보다 낮아야 한다. 상기 필라 폭에서의 변화들로 인하여, 상기 제외된 액티브 레벨들 내의 상기 셀들의 문턱 전압들이 상기 선택되지 않은 액티브 레벨들 내의 셀들의 경우보다 높을 수 있으므로, 상기 V'pass가 상기 Vpass보다 높을 수 있다. 그러나, 보다 높은 패스 전압은 보다 큰 변동을 야기할 것이며, 보다 작은 필라 폭을 가지는 셀들이 상기 패스 전압 변동에 의해 보다 쉽게 영향을 받는다. 상기 변동이 상기 변동된 셀들의 문턱 전압들을 상기 낮은 문턱 전압으로부터 상기 높은 문턱 전압까지 변화시키기에 충분할 경우, 그러면 상기 제외된 레벨 내의 셀들은 음의 문턱을 가지도록 소거되며, Vpass보다 낮은 V'pass의 결과로 된다.
상기 독취 동작은 상기 패스 전압 변동에 이르고 상기 선택되지 않은 액티브 레벨들 및 제외된 레벨들에 인가되는 상기 패스 전압들(Vpass 및 V'pass)을 결정할 때에 상기 프로그래밍 동작과 유사하다.
도 6은 이러한 실시예에 따라 세 간격들에서 실행되는 프로그래밍 동작의 타이밍도이다.
위상 T1의 시작에서, 상기 회로부는 상기 선택되지 않은 SSL들 스위치들을 턴 온시키도록 충분한 전압(예를 들면, 4.5V)을 인가하고, 상기 선택된 SSL 스위치를 턴 온시키도록 약 0V의 낮은 전압을 인가한다. 상기 선택된 WL은 상기 선택되지 않은 WL들 및 GSL의 경우와 같이 약 0V에 남는다. 상기 회로부는 또한 상기 선택된 및 선택되지 않은 비트 라인들에 약 3볼트를 인가한다. 상기 셀들이 이러한 위상 전에 음의 문턱 전압을 가지도록 소거되기 때문에, 상기 제외된 액티브 레벨에 인가되는 상기 패스 전압(V'pass)은 상기 제외된 레벨 내의 셀들을 턴 온시키기에 충분한 약 3V의 포텐셜에 있다. 위상 T1의 끝에서, 상기 선택되지 않은 SSL들 및 상기 선택된 비트 라인들은 약 0V로 돌아가는 반면, 상기 제외된 WL 상의 전압들은 약 3V의 상기 패스 전압(V'pass)에 남는다. 일 실시예에 있어서, 위상 T1은 약 5㎲ 동안 지속될 수 있다.
위상 T2에서, 상기 회로부는 상기 선택된 SSL 스위치를 턴 온시키도록 약 4.5V를 상기 SSL 라인에 인가한다. 상기 선택된 비트 라인은 선택되지 않은 WL들, GSL 및 선택되지 않은 SSL들의 경우와 같이 약 0V에 남는다. 상기 선택되지 않은 비트 라인들은 약 3V에 남는다. 이는 전류를 상기 선택된 비트 라인에 연결된 상기 스트링들 내에 흐르게 하는 반면, 상기 선택되지 않은 비트 라인들에 연결된 상기 스트링 내의 전류 흐름을 차단한다. 위상 T2의 끝에서, 상기 선택된 SSL 상의 전압은 약 3V까지 감소된다. 일 예에 있어서, 위상 T2는 약 5㎲ 동안 지속될 수 있다.
위상 T3의 시작에서, 상기 선택된 워드 라인 레벨 상의 전압은 약 20V의 프로그램 포텐셜(프로그램 펄스)로 부스트된다. 상기 패스 전압은 상기 셀 A를 프로그래밍하기 위해 요구되는 경우보다 낮다. 이러한 예에 있어서, 상기 선택되지 않은 WL들 상의 패스 전압(Vpass)은 9V가 될 수 있고, 상기 제외된 WL들 상의 패스 전압(V'pass)은 3V가 될 수 있다. 위상 T3 동안, 셀 A가 프로그램된다. 일 실시예에 있어서, 위상 T3은 약 10㎲ 동안 지속될 수 있다.
도 5에 나타내는 바와 같은 액티브 레벨들 및 상기 액티브 레벨들을 통해 연장되는 필라들을 포함하는 3차원 장치를 독취하거나 프로그래밍하는 방법이 기재되며, 상기 방법은 제1 컨트롤 전압을 상기 액티브 레벨들의 선택된 것에 인가하는 단계, 제2 컨트롤 전압을 상기 액티브 레벨들의 선택되지 않은 것에 인가하는 단계, 그리고 상기 제2 컨트롤 전압과 다른 제3 컨트롤 전압을 상기 액티브 레벨들의 제외된 것에 인가하는 단계를 포함한다. 이러한 방법에 있어서, 상기 제2 컨트롤 전압은 상기 필라들 및 상기 액티브 레벨들의 선택되지 않은 것 사이의 교차점들에서 메모리 셀들을 턴 온시키고, 상기 제3 컨트롤 전압은 상기 필라들 및 상기 액티브 레벨들의 제외된 것 사이의 교차점들에서 메모리 셀들을 턴 온시킨다. 상기 방법은 제외되는 액티브 레벨의 표시로 인디케이터 메모리를 프로그래밍하는 단계를 더 포함한다. 상기 제외된 액티브 레벨을 확인하는 인디케이터 메모리에 반응하여 인가된다. 상기 인디케이터는 또한 상기 3D 장치를 소거하기 위해 사용된다.
상기 제1, 제2 및 제3 컨트롤 전압들은 다르다. 상기 제1 컨트롤 전압은 상기 선택된 액티브 레벨에 인가되는 상기 프로그램 또는 독취 전압이다. 상기 제2 컨트롤 전압은 모든 상기 선택되지 않은 액티브 레벨들에 인가되는 상기 패스 전압(Vpass)이다. 상기 제3 컨트롤 전압은 상기 제외된 레벨에 인가되는 선택적인 패스 전압(V'pass)이다.
본 발명의 실시예들의 전술한 설명은 예시와 서술의 목적들을 위해 제공된다. 이는 본 발명을 철저하게 하거나 개시된 정확한 형태들에 제한하려는 의도는 아니다. 명백하게는, 많은 변경들과 변형들이 해당 기술 분야의 숙련자에게 자명할 것이다. 예를 들면, 여기서 실시예들이 수직 채널 전하 저장 메모리 셀들을 이용하여 기술되었지만, 비록 전술한 이점들의 모두를 필연적으로 구현하지는 못할지라도 다른 유형들의 메모리 셀들을 구비하는 필라들도 본 발명의 측면들을 활용할 수 있다. 특히, 제한되지 않고 본 특허 출원의 배경 기술 부분에 참조로 기재되거나, 제시되거나, 포함되는 임의의 또는 모든 변형들은 여기서의 본 발명의 실시예들의 설명에 구체적으로 참조로 포함될 수 있다. 또한, 임의의 하나의 실시예에 대하여 여기서 참조로 기재되거나, 제시되거나, 포함되는 임의의 및 모든 변형들도 모든 다른 실시예들에 대한 지침으로 간주된다. 여기에 기재되는 실시예들은 본 발명의 원리들과 그 실제적인 응용들을 최적으로 설명하기 위하여 선택되고 기재되며, 이에 따라 해당 기술 분야의 숙련자라면 다양한 실시예들에 대해서와 고려되는 특별한 이용에 적합한 바와 같은 다양한 변경들로 본 발명을 이해할 수 있을 것이다. 본 발명의 범주는 다음의 특허 청구 범위와 그 균등물들에 의해 정의되는 것으로 의도된다.
10：공통 소스 라인 11：액티브 레벨
12：스트링 선택 라인 13：접지 선택 라인
15：필라 20：비트 라인
22：콘택 24：금속 인터커넥트
26A, 26B：액티브 레벨 연결 영역 28A, 28B：GSL 연결 영역
156：어드레스 디코더 158：레벨 디코더
160：메모리 어레이 161：로우 디코더
162：스트링 선택 라인 163：페이지 버퍼
164：비트 라인 165：버스 라인
166：칼럼 디코더 169：상태 기계
174：다른 회로부 175：집적 회로
191：구성 레지스터 192：인디케이터 메모리
210：코어 211：심
212：실리콘 산화물의 제1 층 213：실리콘 질화물의 층
214：실리콘 산화물의 제2 층 215：절연 구조
604：메모리 셀 606：스트링 선택 게이트
608：접지 선택 게이트 611：액티브 레벨
615：스트링

Claims (20)

  1. 메모리 장치에 있어서,
    기판 상의 복수의 수평 구조물들을 구비하며, 상기 복수의 수평 구조물들은 도전성 물질, 반도전성(semiconductive) 물질 또는 이들 모두를 포함하고;
    상기 복수의 수평 구조물들에 직교하게 배치되는 복수의 수직 구조물들을 구비하며, 상기 복수의 수직 구조물들은 도전성 물질, 반도전성 물질 또는 이들 모두를 포함하고;
    상기 복수의 수직 및 수평 구조물들 사이의 교차점들에 위치하는 복수의 메모리 셀들을 구비하며;
    상기 수평 구조물들의 임의의 것이 제외되는 지를 나타내는 인디케이터 메모리(indicator memory)를 구비하고;
    상기 복수의 수평 구조물들에 연결되는 컨트롤 회로부를 구비하며,
    상기 메모리 장치의 독취 또는 프로그래밍을 위하여, 상기 인디케이터 메모리에 반응하여 상기 컨트롤 회로부는 제1 컨트롤 전압을 상기 수평 구조물들의 선택된 것에 인가하고, 제2 컨트롤 전압을 상기 수평 구조물들의 선택되지 않은 것들에 인가하며, 제3 컨트롤 전압을 상기 수평 구조물들의 제외된 것에 인가하는 것을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서, 상기 제1, 제2 및 제3 컨트롤 전압들은 모두 다른 것을 특징으로 하는 장치.
  3. 제 1 항에 있어서, 상기 제2 컨트롤 전압은 모든 선택되지 않은 수평 구조물들에 인가되는 것을 특징으로 하는 장치.
  4. 제 1 항에 있어서, 상기 제1 컨트롤 전압은 프로그램 전압 또는 독취 전압을 포함하는 것을 특징으로 하는 장치.
  5. 제 1 항에 있어서, 상기 수평 구조물들의 제외된 것과 교차하는 상기 수직 구조물들의 폭은 상기 수평 구조물들의 선택된 것 및 선택되지 않은 것과 교차하는 수직 구조물들의 폭보다 작은 것을 특징으로 하는 장치.
  6. 제 1 항에 있어서, 상기 복수의 수평 구조물들은 워드 라인들을 포함하는 것을 특징으로 하는 장치.
  7. 제 6 항에 있어서, 상기 복수의 수직 구조물들은 필라(pillar)들을 포함하는 것을 특징으로 하는 장치.
  8. 제 1 항에 있어서, 상기 복수의 수평 구조물들은 비트 라인들을 포함하는 것을 특징으로 하는 장치.
  9. 제 8 항에 있어서, 상기 복수의 수직 구조물들은 워드 라인들을 포함하는 것을 특징으로 하는 장치.
  10. 반도체 장치에 있어서,
    복수의 액티브 레벨들;
    상기 복수의 액티브 레벨들을 통해 수직하게 연장되는 복수의 필라들;
    상기 복수의 필라들 및 상기 액티브 레벨들 사이의 교차점들에 위치하는 복수의 직렬 연결된 메모리 셀들; 및
    상기 복수의 액티브 레벨들에 연결되는 컨트롤 회로부를 포함하며,
    상기 반도체 장치의 독취 또는 프로그래밍을 위하여, 상기 컨트롤 회로부는 제1 컨트롤 전압을 상기 액티브 레벨들의 선택된 것에 인가하고, 제2 컨트롤 전압을 상기 액티브 레벨들의 선택되지 않은 것들에 인가하며, 제3 컨트롤 전압을 상기 액티브 레벨들의 제외된 것에 인가하는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서, 상기 장치는 상기 액티브 레벨들의 임의의 것이 제외되는 지를 나타내는 인디케이터 메모리를 더 포함하는 것을 특징으로 하는 장치.
  12. 제 10 항에 있어서, 상기 제1, 제2 및 제3 컨트롤 전압들은 모두 다른 것을 특징으로 하는 장치.
  13. 제 10 항에 있어서, 상기 제2 컨트롤 전압은 모든 선택되지 않은 액티브 레벨들에 인가되는 것을 특징으로 하는 장치.
  14. 제 11 항에 있어서, 상기 인디케이터 메모리에 반응하여 상기 컨트롤 회로부는 상기 제3 컨트롤 전압을 상기 액티브 레벨들의 제외된 것에 인가하는 것을 특징으로 하는 장치.
  15. 제 10 항에 있어서, 상기 제외된 액티브 레벨은 상기 복수의 액티브 레벨들 내의 최상부의 층 또는 최하부의 층을 포함하는 것을 특징으로 하는 장치.
  16. 제 10 항에 있어서, 상기 액티브 레벨의 필라의 폭은 선택되거나 선택되지 않은 액티브 레벨들의 필라의 폭보다 작은 것을 특징으로 하는 장치.
  17. 액티브 레벨들 및 상기 액티브 레벨들을 통해 연장되는 필라들을 구비하는 3차원 장치를 독취하거나 프로그래밍하는 방법에 있어서,
    제1 컨트롤 전압을 상기 액티브 레벨들의 선택된 것에 인가하는 단계;
    제2 컨트롤 전압을 상기 액티브 레벨들의 선택되지 않은 것에 인가하는 단계; 및
    상기 제2 컨트롤 전압과 다른 제3 컨트롤 전압을 상기 액티브 레벨들의 제외된 것에 인가하는 단계를 포함하며,
    상기 제2 컨트롤 전압은 상기 필라들 및 상기 액티브 레벨들의 선택되지 않은 것 사이의 교차점들에서 메모리 셀들을 턴 온시키고, 상기 제3 컨트롤 전압은 상기 필라들 및 상기 액티브 레벨들의 제외된 것 사이의 교차점들에서 메모리 셀들을 턴 온시키는 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서, 상기 제2 컨트롤 전압은 모든 선택되지 않은 액티브 레벨들에 인가되는 것을 특징으로 하는 방법.
  19. 제 17 항에 있어서, 상기 제3 컨트롤 전압은 상기 제외된 액티브 레벨을 확인하는 인디케이터 메모리에 반응하여 인가되는 것을 특징으로 하는 방법.
  20. 제 17 항에 있어서, 상기 제외된 액티브 레벨의 표시로 인디케이터 메모리를 프로그래밍하는 단계를 더 포함하는 것을 특징으로 하는 방법.
KR1020150116501A 2015-08-19 2015-08-19 3차원 낸드 메모리 장치 및 이의 동작 KR102322025B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150116501A KR102322025B1 (ko) 2015-08-19 2015-08-19 3차원 낸드 메모리 장치 및 이의 동작

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150116501A KR102322025B1 (ko) 2015-08-19 2015-08-19 3차원 낸드 메모리 장치 및 이의 동작

Publications (2)

Publication Number Publication Date
KR20170022043A true KR20170022043A (ko) 2017-03-02
KR102322025B1 KR102322025B1 (ko) 2021-11-05

Family

ID=58426506

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150116501A KR102322025B1 (ko) 2015-08-19 2015-08-19 3차원 낸드 메모리 장치 및 이의 동작

Country Status (1)

Country Link
KR (1) KR102322025B1 (ko)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080048419A (ko) * 2006-11-28 2008-06-02 가부시끼가이샤 도시바 반도체 메모리 디바이스 및 그 소거 방법
KR20100089022A (ko) * 2009-02-02 2010-08-11 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR20100088829A (ko) * 2009-02-02 2010-08-11 삼성전자주식회사 3차원 반도체 소자
KR20110094711A (ko) * 2010-02-17 2011-08-24 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR20120030817A (ko) * 2010-09-20 2012-03-29 삼성전자주식회사 플래시 메모리 시스템 및 그것의 워드 라인 인터리빙 방법
KR20140133268A (ko) * 2013-05-10 2014-11-19 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
KR20150091919A (ko) * 2014-02-04 2015-08-12 삼성전자주식회사 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080048419A (ko) * 2006-11-28 2008-06-02 가부시끼가이샤 도시바 반도체 메모리 디바이스 및 그 소거 방법
KR20100089022A (ko) * 2009-02-02 2010-08-11 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR20100088829A (ko) * 2009-02-02 2010-08-11 삼성전자주식회사 3차원 반도체 소자
KR20110094711A (ko) * 2010-02-17 2011-08-24 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR20120030817A (ko) * 2010-09-20 2012-03-29 삼성전자주식회사 플래시 메모리 시스템 및 그것의 워드 라인 인터리빙 방법
KR20140133268A (ko) * 2013-05-10 2014-11-19 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
KR20150091919A (ko) * 2014-02-04 2015-08-12 삼성전자주식회사 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법

Also Published As

Publication number Publication date
KR102322025B1 (ko) 2021-11-05

Similar Documents

Publication Publication Date Title
US9922716B2 (en) Architecture for CMOS under array
US10014063B2 (en) Smart skip verify mode for programming a memory device
US9711229B1 (en) 3D NAND with partial block erase
US9449698B1 (en) Block and zone erase algorithm for memory
US9343164B2 (en) Compensating source side resistance versus word line
US9548124B1 (en) Word line dependent programming in a memory device
US9336891B2 (en) Look ahead read method for non-volatile memory
US9672917B1 (en) Stacked vertical memory array architectures, systems and methods
US9564213B2 (en) Program verify for non-volatile storage
US11894073B2 (en) Proactive refresh of edge data word line for semi-circle drain side select gate
US9711211B2 (en) Dynamic threshold voltage compaction for non-volatile memory
CN113424258B (zh) 用于对存储器装置进行编程的改进的验证方案
US11302409B2 (en) Programming techniques including an all string verify mode for single-level cells of a memory device
TWI578318B (zh) 三維反及閘記憶體元件及其操作方法
US9373403B1 (en) 3D NAND memory device and operation thereof
US20200294554A1 (en) Semiconductor memory device
US20230197172A1 (en) Edge word line concurrent programming with verify for memory apparatus with on-pitch semi-circle drain side select gate technology
US20160189786A1 (en) Methods and apparatus for reducing read time for nonvolatile memory devices
KR102322025B1 (ko) 3차원 낸드 메모리 장치 및 이의 동작
US11972801B2 (en) Program voltage dependent program source levels
US11972814B2 (en) Verify techniques for current reduction in a memory device
US11972809B2 (en) Selective inhibit bitline voltage to cells with worse program disturb
US20230368850A1 (en) Smart early detection of wordline-memory hole defects with wordline-dependent dual sensing during erase verify
US20240087650A1 (en) Sub-block status dependent device operation
US20230410923A1 (en) Hybrid precharge select scheme to save program icc

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right