KR20170011218A - 커패시터 구조물 및 이의 형성 방법, 및 상기 커패시터 구조물을 포함하는 반도체 장치 - Google Patents
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Abstract
커패시터 구조물은 기판 상에 배열된 복수 개의 하부 전극들, 하부 전극들 사이에 형성되어 이들을 지지하는 지지막 패턴 구조물, 하부 전극들 및 지지막 패턴 구조물의 표면 상에 형성된 유전막, 및 유전막 상에 형성된 상부 전극을 포함한다. 지지막 패턴 구조물은 하부 지지막 패턴, 및 하부 지지막 패턴 상부에 형성되며 기판 상면에 수직한 수직 방향으로 서로 이격된 복수 개의 상부 지지막 패턴들을 갖는 상부 지지막 패턴 구조물을 포함한다. 각 상부 지지막 패턴들의 수직 방향으로의 두께의 총합은 상부 지지막 패턴 구조물의 전체 두께의 35% 내지 85%이다.
Description
본 발명은 커패시터 구조물 및 이의 형성 방법, 및 상기 커패시터 구조물을 포함하는 반도체 장치에 관한 것으로, 보다 상세하게 본 발명은 지지막 패턴 구조물을 갖는 커패시터 구조물 및 이의 형성 방법, 및 상기 커패시터 구조물을 포함하는 반도체 장치에 관한 것이다.
반도체 장치가 고집적화됨에 따라 커패시터의 크기 또한 급격히 감소되고 있다. 그러나 데이터 입출력 특성 및 재생 특성을 고려하면 충분한 정도의 최소 정전 용량(capacitance)이 확보되어야 한다. 이에 따라, 전극의 유효 표면적을 증가시키기 위하여 단일 실린더 스택(One Cylinder Stack, OCS) 형상의 하부 전극을 갖는 커패시터가 사용될 수 있다.
그런데, 상기 하부 전극은 높은 종횡비를 갖도록 형성되기 때문에, 상기 하부 전극이 쓰러지거나 휘어져 이웃하는 하부 전극들과 서로 접촉할 수 있다. 따라서, 하부 전극들이 쓰러지거나 휘어지지 않으면서도 높은 유효 표면적을 갖는 커패시터가 요구된다.
본 발명의 일 과제는 유효 표면 면적이 증가된 커패시터 구조물을 제공하는데 있다.
본 발명의 다른 과제는 유효 표면 면적이 증가된 커패시터 구조물을 형성하는 방법을 제공하는데 있다.
본 발명의 또 다른 과제는 유효 표면 면적이 증가된 커패시터 구조물을 포함하는 반도체 장치를 제공하는데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 커패시터 구조물은 기판 상에 배열된 복수 개의 하부 전극들, 상기 하부 전극들 사이에 형성되어 이들을 지지하는 지지막 패턴 구조물, 상기 하부 전극들 및 상기 지지막 패턴 구조물의 표면 상에 형성된 유전막, 및 상기 유전막 상에 형성된 상부 전극을 포함한다. 상기 지지막 패턴 구조물은 하부 지지막 패턴, 및 상기 하부 지지막 패턴 상부에 형성되며 상기 기판 상면에 수직한 수직 방향으로 서로 이격된 복수 개의 상부 지지막 패턴들을 갖는 상부 지지막 패턴 구조물을 포함할 수 있다. 상기 각 상부 지지막 패턴들의 상기 수직 방향으로의 두께의 총합은 상기 상부 지지막 패턴 구조물의 전체 두께의 35% 내지 85%일 수 있다.
예시적인 실시예들에 있어서, 상기 하부 지지막 패턴의 두께는 상기 상부 지지막 패턴 구조물 전체 두께보다 얇을 수 있다.
예시적인 실시예들에 있어서, 상기 하부 지지막 패턴은 제1 지지막 패턴을 포함할 수 있고, 상기 상부 지지막 패턴 구조물은 상기 수직 방향으로 서로 이격된 제2 및 제3 지지막 패턴들을 포함할 수 있으며, 상기 제2 및 제3 지지막 패턴들의 상기 수직 방향으로의 이격 거리는 상기 상부 지지막 패턴 구조물 전체 두께의 15% 내지 65%일 수 있다.
예시적인 실시예들에 있어서, 상기 상부 지지막 패턴 구조물의 상면은 상기 하부 전극의 최상면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 하부 지지막 패턴 및 상기 상부 지지막 패턴 구조물은 실리콘 질화물 혹은 실리콘 탄질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 지지막 패턴 및 상기 상부 지지막 패턴 구조물은 각각 상기 하부 전극들의 측벽 사이에서 상기 기판 상면에 평행한 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 하부 지지막 패턴 및 상기 상부 지지막 패턴구조물은 각각 상기 하부 전극들의 측벽을 부분적으로 연결할 수 있다.
예시적인 실시예들에 있어서, 상면에서 보았을 때, 상기 상부 지지막 패턴 구조물은 상기 하부 지지막 패턴과 수직적으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극은 실린더 형상을 가질 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성된 트랜지스터 및 상기 트랜지스터에 전기적으로 연결되는 커패시터 구조물을 포함한다. 상기 커패시터 구조물은 상기 기판 상에 배열된 복수 개의 하부 전극들,상기 하부 전극들 사이에 형성되어 이들을 지지하는 지지막 패턴 구조물, 상기 하부 전극들 및 상기 지지막 패턴 구조물의 표면 상에 형성된 유전막, 및 상기 유전막 상에 형성된 상부 전극을 구비할 수 있다. 상기 지지막 패턴 구조물은 하부 지지막 패턴, 및 상기 하부 지지막 패턴 상부에 형성되며 상기 기판 상면에 수직한 수직 방향으로 서로 이격된 복수 개의 상부 지지막 패턴들을 갖는 상부 지지막 패턴 구조물을 포함할 수 있다. 상기 각 상부 지지막 패턴들의 상기 수직 방향으로의 두께의 총합은 상기 상부 지지막 패턴 구조물의 전체 두께의 35% 내지 85%일 수 있다.
예시적인 실시예들에 있어서, 상기 하부 지지막 패턴은 제1 지지막 패턴을 포함할 수 있고, 상기 상부 지지막 패턴 구조물은 상기 수직 방향으로 서로 이격된 제2 및 제3 지지막 패턴들을 포함할 수 있으며, 상기 제2 및 제3 지지막 패턴들의 상기 수직 방향으로의 이격 거리는 상기 상부 지지막 패턴 구조물 전체 두께의 15% 내지 65%일 수 있다.
예시적인 실시예들에 있어서, 상기 상부 지지막 패턴 구조물의 상면은 상기 하부 전극의 최상면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 하부 지지막 패턴 및 상기 상부 지지막 패턴구조물은 각각 상기 하부 전극들의 측벽 사이에서 상기 기판 상면에 평행한 방향으로 연장될 수 있고, 상면에서 보았을 때, 상기 상부 지지막 패턴 구조물은 상기 하부 지지막 패턴과 수직적으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 트랜지스터는 상기 기판에 매립된 게이트 구조물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 트랜지스터에 전기적으로 연결되며 상기 커패시터 구조물에 접촉하는 콘택 플러그를 더 포함할 수 있다.
상기 본 발명의 또 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 커패시터 구조물의 형성 방법은 기판 상에 제1 몰드막, 제1 지지막, 제2 몰드막, 제2 지지막, 제3 몰드막, 및 제3 지지막을 순차적으로 형성한다. 상기 제1 내지 제3 지지막들 및 상기 제1 내지 제3 몰드막들을 관통하는 제1 개구를 형성한다. 상기 제1 개구의 저면 및 측벽 상에 하부 전극을 형성한다. 상기 제1 내지 제3 지지막들의 일부 및 상기 제1 내지 제3 몰드막들을 제거하여 제1 내지 제3 지지막 패턴들을 갖는 지지막 패턴 구조물을 형성한다. 상기 하부 전극 및 상기 지지막 패턴 구조물의 표면 상에 유전막을 형성한다. 그리고 상기 유전막 상에 상부 전극을 형성한다. 상기 제1 및 제2 몰드막들은 실리콘 산화물을 포함할 수 있고, 상기 제3 몰드막은 실리콘 산질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 지지막 패턴 구조물을 형성하는 것은, 상기 제3 몰드막의 상면이 노출되도록 상기 제3 지지막을 부분적으로 제거하여 상기 제3 지지막 패턴을 형성하고, 상기 제3 몰드막을 제거하고, 상기 제2 몰드막의 상면이 노출되도록 상기 제2 지지막을 부분적으로 제거하여 상기 제2 지지막 패턴을 형성하고, 상기 제2 몰드막을 제거하고, 상기 제1 몰드막의 상면이 노출되도록 상기 제1 지지막을 부분적으로 제거하여 상기 제1 지지막 패턴을 형성하고, 그리고 상기 제1 몰드막을 제거하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제3 지지막들을 제거하는 것은 에치 백 공정을 통해 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제3 몰드막들을 제거하는 것은 습식 식각 공정을 통해 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 지지막의 저면은 상기 제2 지지막의 상면으로부터 제1 거리만큼 이격될 수 있고, 상기 제3 지지막의 상면은 상기 제2 지지막의 저면으로부터 제2 거리를 가질 수 있으며, 상기 제1 거리는 상기 제2 거리의 15% 내지 65%일 수 있다.
예시적인 실시예들에 따른 커패시터 구조물은 하부 전극들을 지지하는 지지막 패턴 구조물을 포함하고 있어 상기 하부 전극들이 기울어지는 현상을 방지할 수 있다. 또한, 지지막 패턴 구조물이 상하로 서로 이격된 복수 개의 지지막 패턴들을 포함하도록 형성됨으로써, 상기 지지막 패턴들이 이격된 거리만큼 상기 하부 전극의 유효 표면 면적이 증가될 수 있다. 이에 따라, 상기 하부 전극에 대한 지지력은 유지하면서도 상기 커패시터의 정전 용량은 증가시킬 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
도 3, 5, 8, 10, 및 18은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들이고, 도 4, 6, 9, 11-17, 19, 및 20은 상기 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 3, 5, 8, 10, 및 18은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들이고, 도 4, 6, 9, 11-17, 19, 및 20은 상기 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 액티브 패턴들 형성 방법, 액티브 패턴 어레이, 및 반도체 장치 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다. 구체적으로, 도 2는 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선으로 각각 절단한 단면들을 포함한다. 이 때, Ⅰ-Ⅰ'선은 기판(100) 상면에 평행한 제2 방향을 따라 연장되고, Ⅱ-Ⅱ'선은 기판(100) 상면에 평행하고 액티브 영역(105)이 연장되는 방향과 실질적으로 동일한 제3 방향을 따라 연장된다.
도 1 및 도 2를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 트랜지스터, 및 상기 트랜지스터와 전기적으로 연결되는 커패시터 구조물을 포함할 수 있다. 이때, 상기 커패시터 구조물은 커패시터(300) 및 이를 지지하는 지지막 패턴 구조물을 포함할 수 있다. 또한, 상기 반도체 장치는 콘택 플러그(175), 비트 라인 구조물(160), 절연막(132), 층간 절연막(170) 및 제1 및 제2 식각 저지막들(130, 180)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다. 기판(100)은 소자 분리막(102)에 의해 액티브 영역 및 필드 영역으로 구분될 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 영역은 복수 개의 고립된 액티브 패턴들(105)을 포함할 수 있으며, 각 액티브 패턴들(105)은 기판(100)의 상면에 평행하되 상기 제2 방향에 수직하거나 평행하지 않은 상기 제3 방향으로 연장될 수 있다. 즉, 상기 제3 방향은 상기 제2 방향과 예각을 이룰 수 있다.
기판(100) 및 소자 분리막(102) 상에는 상기 제2 방향으로 연장되는 트렌치(115)가 형성될 수 있다. 일 실시예에 있어서, 트렌치(115)의 저면은 소자 분리막(102)의 저면보다 높게 위치할 수 있다.
상기 트랜지스터는 게이트 구조물(120) 및 게이트 구조물(120)과 인접한 기판(100) 상부에 형성되는 불순물 영역(도시되지 않음)을 포함할 수 있다. 이 때, 상기 불순물 영역은 상기 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.
게이트 구조물(120)은 트렌치(115)를 채울 수 있다. 게이트 구조물(120)의 상면은 소자 분리막(102)의 상면과 실질적으로 동일한 높이에 위치할 수 있다. 게이트 구조물(120)은 게이트 절연막 패턴(122), 게이트 전극(124), 및 캡핑막 패턴(126)을 포함할 수 있다.
게이트 절연막 패턴(122)은 트렌치(115)의 하부 내벽 상에 형성되며, 예를 들어, 실리콘 산화물 또는 금속 산화물을 포함할 수 있다.
게이트 전극(124)은 게이트 절연막 패턴(122) 상에 형성되며 트렌치(115)의 하부를 매립할 수 있다. 게이트 전극(124)은 예를 들어, 텅스텐, 티타늄, 알루미늄 등의 금속, 텅스텐 질화물, 티타늄 질화물, 알루미늄 질화물 등의 금속 질화물, 또는 도핑된 폴리실리콘을 포함할 수 있다.
캡핑막 패턴(126)은 게이트 절연막 패턴(122) 및 게이트 전극(124) 상에 형성되며 트렌치(115)의 상부를 매립할 수 있다. 캡핑막 패턴(126)은, 예를 들어, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
제1 식각 저지막(130) 및 절연막(132)은 기판(100) 상에 순차적으로 적층되며, 게이트 구조물(120)의 상면을 부분적으로 커버할 수 있다.
제1 식각 저지막(130) 및 층간 절연막(132)에는 홀들(136)이 형성될 수 있다. 홀들(136)에 의해 게이트 구조물들(120)의 상면 일부, 및 인접한 게이트 구조물들(120) 사이의 액티브 패턴(105)의 상면 일부가 노출될 수 있다. 상기 노출된 액티브 패턴(105)의 상면에는 비트 라인 구조물(160)이 접촉할 수 있다. 예시적인 실시예들에 있어서, 홀(136)의 저면은 게이트 구조물(120)의 상면보다 낮을 수 있다.
제1 식각 저지막(130)은 예를 들어, 실리콘 질화물 또는 실리콘 산질화물과 같은 질화물을 포함할 수 있다.
절연막(132)은 제1 식각 저지막(130) 상에 형성될 수 있다. 층간 절연막(132)은 예를 들어, 피이오엑스(Plasma Enhanced Oxide, PEOX), 비테오스(Boro TetraEthyl OrthoSilicate, BTEOS), 피테오스(Phosphorous TetraEthyl OrthoSilicate, PTEOS), 비피테오스(Boro Phospho TetraEthyl OrthoSilicate, BPTEOS), 비에스지(Boro Silicate Glass, BSG), 피에스지(Phospho Silicate Glass, PSG), 비피에스지(Boro Phospho Silicate Glass, BPSG) 등과 같은 실리콘 산화물을 포함할 수 있다.
절연막(132)의 상면, 및 홀(136)의 저면 및 측벽 상에 층간 절연막(170)이 형성될 수 있다. 층간 절연막(170)은 절연막(132)과 실질적으로 동일한 물질을 포함할 수 있다.
비트 라인 구조물(160)은 층간 절연막(170)을 관통하여 홀(136)에 의해 노출된 액티브 패턴(105)의 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(160)은 제1 도전막 패턴(135), 제2 도전막 패턴(139), 제3 도전막 패턴(141), 및 제2 하드 마스크(150)를 포함할 수 있다. 제3 도전막 패턴(141)은 순차적으로 적층된 배리어 막 패턴(143) 및 금속막 패턴(145)을 포함할 수 있다.
제1 및 제2 도전막 패턴들(135, 139)은 예를 들어, 도핑된 폴리실리콘을 포함할 수 있다. 배리어 막 패턴(143)은 예를 들어, 금속 질화물을 포함할 수 있고, 금속막 패턴(145)은 예를 들어, 텅스텐, 알루미늄, 구리 등과 같은 금속을 포함할 수 있다. 제2 하드 마스크(150)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
홀(136)이 형성된 영역에서는, 비트 라인 구조물(160)은 순차적으로 적층된 제2 도전막 패턴(139), 제3 도전막 패턴(141), 및 제2 하드 마스크(150)를 포함할 수 있으며, 제2 도전막 패턴(139)은 홀(136)에 의해 노출된 액티브 패턴(105)의 상면에 접촉할 수 있다. 즉, 제2 도전막 패턴(139)은 비트 라인 콘택 역할을 수행할 수 있다.
이와 다르게, 홀(136)이 형성되지 않은 영역에서는, 비트 라인 구조물(160)은 순차적으로 적층된 제1 도전막 패턴(135), 제3 도전막 패턴(141), 및 제2 하드 마스크(150)를 포함할 수 있으며, 제1 도전막 패턴(135)의 저면은 절연막(132)의 상면과 접촉할 수 있다. 이 때, 제1 도전막 패턴(135), 제3 도전막 패턴(141), 및 제2 하드 마스크(150)는 기판(100) 상면에 평행하며 상기 제1 방향에 실질적으로 수직한 제1 방향으로 연장되며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(160)은 홀(136)보다 작은 폭을 가질 수 있다. 따라서, 비트 라인 구조물(160)의 측벽은 홀(136)의 측벽과 이격될 수 있다.
비트 라인 구조물(160)의 측벽 상에는 스페이서(165)가 더 형성될 수 있다. 스페이서(165)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 스페이서(165)는 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 스페이서(165)에 의해 비트 라인 구조물(160)은 콘택 플러그(175)와 접촉하지 않을 수 있다.
콘택 플러그(175)는 층간 절연막(170), 절연막(132), 및 제1 식각 저지막(130)을 관통하여 기판(100) 상부의 상기 불순물 영역 상면에 접촉할 수 있다. 이때, 콘택 플러그(175)는 커패시터 콘택 역할을 수행할 수 있다.
제2 식각 저지막(180)은 층간 절연막(170) 상에 형성될 수 있으며, 제2 식각 저지막(180)에 의해 커버되지 않는 층간 절연막(170) 부분 상면에는 커패시터(300)가 형성될 수 있다. 제2 식각 저지막(180)은 제1 식각 저지막(130)과 실질적으로 동일한 물질을 포함할 수 있다.
커패시터(300)는 순차적으로 적층된 하부 전극(275), 유전막(290), 및 상부 전극(295)을 포함할 수 있다. 상기 커패시터 구조물은 커패시터(300) 및, 하부 전극들(275)을 서로 연결하는 지지막 패턴 구조물을 포함할 수 있다.
예시적인 실시예들에 있어서, 하부 전극(265)은 제1 개구(250)의 내벽 상에 형성된 실린더 형상을 가질 수 있다. 하지만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 예를 들어, 필라(pillar) 형상을 가질 수도 있다. 하부 전극(265)은 콘택 플러그(175)의 상면에 접촉하여 이에 전기적으로 연결될 수 있다.
지지막 패턴 구조물은 하부 지지막 패턴 및 상부 지지막 패턴 구조물(280)을 포함할 수 있다. 상기 하부 지지막 패턴은 제1 지지막 패턴(205)을 포함할 수 있고, 상부 지지막 패턴 구조물(280)은 제2 지지막 패턴(225) 및 제3 지지막 패턴(245)을 포함할 수 있다. 제1 내지 제3 지지막 패턴들(205, 225, 245)은 예를 들어, 실리콘 질화물 또는 실리콘 탄질화물을 포함할 수 있다.
상면에서 보았을 때, 상기 지지막 패턴 구조물은 하부 전극들(265)을 서로 연결하도록 형성되며, 제2 개구(255)가 형성된 영역에서는 상기 지지막 패턴 구조물이 형성되지 않을 수 있다. 도 1에서는, 제2 개구(255)가 6개의 서로 인접한 하부 전극들(265)에 의해 둘러싸인 직사각형과 유사한 형상을 가지는 것으로 도시하였지만, 본 발명이 이에 의하여 제한되는 것은 아니며 제2 개구(255)는 다양한 형상을 가질 수 있다.
상기 하부 지지막 패턴은 제1 두께(T1)를 가질 수 있고, 상부 지지막 패턴 구조물(280)은 전체적으로 제2 두께(T2)를 가질 수 있다. 예시적인 실시예들에 있어서, 제1 두께(T1)는 제2 두께(T2)보다 작을 수 있다.
상부 지지막 패턴 구조물(280)에서, 제2 지지막 패턴(225)은 제3 두께(T3)를 가질 수 있고 제3 지지막 패턴(245)은 제4 두께(T4)를 가질 수 있으며, 제2 지지막 패턴(225)과 제3 지지막 패턴(245)은 제1 거리(D1)만큼 서로 이격될 수 있다. 제3 및 제4 두께들(T3, T4) 및 제1 거리(D1)의 합은 제2 두께(T2)와 동일할 수 있다.
예시적인 실시예들에 있어서, 제2 지지막 패턴(225) 및 제3 지지막 패턴(245)의 두께의 합(T3+T4)은 상부 지지막 패턴 구조물(280) 두께(T2)의 약 35% 내지 약 85%일 수 있다. 즉, 제2 지지막 패턴(225) 및 제3 지지막 패턴(245) 사이의 제1 거리(D1)는 상부 지지막 패턴 구조물(280) 두께(T2)의 약 15% 내지 약 65%일 수 있다. 상기 제1 거리(D1)가 15% 이하인 경우에는 제2 지지막 패턴(225) 및 제3 지지막 패턴(245) 사이에 유전막(290)이 형성되지 못할 수 있다. 이와 다르게, 상기 제1 거리(D1)가 65% 이상일 경우에는 하부 전극(265)에 대한 지지력을 확보하지 못할 수도 있다.
상부 지지막 패턴 구조물(280)을 형성할 때 제1 및 제2 지지막 패턴들(225, 245)이 제1 거리(D1)만큼 서로 이격되도록 형성함으로써, 상부 전극(295)과 접촉하는 하부 전극(265)의 표면적을 제1 거리(D1)만큼 증가시킬 수 있다. 즉, 상부 지지막 패턴 구조물(280)을 하나의 지지막 패턴으로 구성하는 경우에 비해, 전체적으로는 상기 하나의 지지막 패턴의 두께와 동일한 제2 두께(T2)를 갖되, 서로 제1 거리(D1)만큼 이격된 복수 개의 지지막 패턴들(225, 245)을 포함하도록 상부 지지막 패턴 구조물(280)을 형성함으로써, 유전막(290)과 접촉하는 하부 전극(265)의 표면적을 증가시켜 커패시터(300)의 정전 용량을 증가시킬 수 있다.
예시적인 실시예들에 있어서, 상부 지지막 패턴 구조물(280)은 제2 지지막 패턴(225) 및 제3 지지막 패턴(245)뿐만 아니라 보다 더 많은 수의 지지막 패턴들을 포함할 수도 있다. 다만, 이 경우에 있어서도 상부 지지막 패턴 구조물(280)을 구성하는 지지막 패턴들의 두께의 합은 상부 지지막 패턴 구조물(280) 전체 두께의 약 35% 내지 85%의 범위를 가질 수 있다.
유전막(290)은 하부 전극(265)의 상면 및 측벽, 제2 식각 저지막(180)의 상면, 및 제1 내지 제3 지지막 패턴들(205, 225, 245)의 상면 및 저면을 덮을 수 있다. 유전막(290)은 예를 들어, 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx) 등의 고유전율을 갖는 금속 산화물을 포함할 수 있다.
상부 전극(295)은 예를 들어, 티타늄, 텅스텐, 탄탈륨, 루테늄 등의 금속, 또는 예를 들어, 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
이하에서는, 도 1의 반도체 장치를 제조하는 방법에 대하여 설명하기로 한다.
도 3, 5, 8, 10, 및 18은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들이고, 도 4, 6, 9, 11-17, 19, 및 20은 상기 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
구체적으로, 상기 각 단면도들은 대응하는 상기 평면도들을 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선으로 각각 절단한 단면들을 포함한다. 이 때, Ⅰ-Ⅰ'선은 기판(100) 상면에 평행한 제2 방향을 따라 연장되고, Ⅱ-Ⅱ'선은 기판(100) 상면에 평행하고 액티브 영역(105)이 연장되는 방향과 실질적으로 동일한 제3 방향을 따라 연장된다.
도 3 및 도 4를 참조하면, 기판(100) 상부에 소자 분리막(102)을 형성한다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
소자 분리막(102)은 실리콘 산화물과 같은 산화물을 포함하며, 예를 들면, 얕은 트렌치 소자 분리(Shallow Trench Isolation, STI) 공정을 통해 기판(100) 상에 형성될 수 있다.
기판(100)에서 소자 분리막(102)이 형성된 영역은 필드 영역으로 정의될 수 있고, 소자 분리막(102)이 형성되지 않은 영역은 액티브 영역으로 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 액티브 영역은 복수 개의 고립된 액티브 패턴들(105)을 포함할 수 있으며, 각 액티브 패턴들(105)은 기판(100)의 상면에 평행하되 상기 제2 방향에 수직하거나 평행하지 않은 상기 제3 방향으로 연장될 수 있다.
도 5 및 도 6을 참조하면, 소자 분리막(102) 및 액티브 패턴들(105) 상에 상기 제2 방향으로 연장되는 제1 하드 마스크(110)를 형성한다.
제1 하드 마스크(110)는 기판(100) 및 소자 분리막(102) 상에 마스크막(도시되지 않음) 및 포토레지스트 패턴(도시되지 않음)을 순차적으로 형성한 후, 상기 포토레지스트 패턴을 이용하여 상기 마스크막을 부분적으로 식각함으로써 형성될 수 있다. 예를 들어, 상기 마스크막은 실리콘 질화물을 사용하여 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정, 스핀 코팅(Spin Coating) 공정 등을 수행하여 형성될 수 있다. 제1 하드 마스크(110)는 상기 제2 방향으로 연장되며, 기판(100) 상면에 평행하며 상기 제2 방향에 실질적으로 수직한 제1 방향을 따라 복수 개로 형성될 수 있다.
이후, 제1 하드 마스크(110)를 식각 마스크로 사용하는 식각 공정을 수행하여 기판(100) 상에 트렌치(115)를 형성한다. 예를 들어, 상기 식각 공정은 건식 식각 공정 또는 반응성 이온 식각(Reactive Ion Etching, RIE) 공정을 포함할 수 있다.
트렌치(115)는 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 트렌치(115)의 저면은 소자 분리막(102)의 저면보다 높게 위치할 수 있다. 이에 따라, 이웃하는 소자들은 효과적으로 절연될 수 있다.
도 7을 참조하면, 트렌치(115)를 채우며 상기 제2 방향으로 연장되는 게이트 구조물(120)을 형성한다.
게이트 구조물(120)은 트렌치(115)의 하부를 채우는 게이트 절연막 패턴(122) 및 게이트 전극(124), 및 트렌치(115)의 상부를 채우는 캡핑막 패턴(126)을 포함할 수 있다.
예시적인 실시예들에 있어서, 트렌치(115)에 의해 노출된 기판(100)의 상면 및 측면을 열산화시켜 게이트 절연막을 형성할 수 있다. 다른 실시예들에 있어서, 상기 게이트 절연막은 상기 노출된 기판(100)의 상면 및 측면상에 예를 들면, 화학 기상 증착(CVD) 공정을 수행하여 실리콘 산화물 또는 금속 산화물을 증착함으로써 형성될 수도 있다.
상기 게이트 절연막 상에 트렌치(115)의 나머지 부분을 채우는 게이트 도전막을 형성할 수 있다. 상기 게이트 도전막은, 예를 들어, 텅스텐(W), 티타늄(Ti), 알루미늄(Al) 등과 같은 금속 및/또는 예를 들어, 텅스텐 질화물(WNx), 티타늄 질화물(TiN), 알루미늄 질화물(AlNx) 등과 같은 금속 질화물을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(Atomic Layer Deposition, ALD) 공정, 물리 기상 증착(Physical Vapor Deposition, PVD) 공정 등을 통해 형성될 수 있다. 일부 실시예들에 있어서, 상기 게이트 도전막은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수도 있다.
기판(100) 상면이 노출될 때까지 상기 게이트 도전막 및 상기 제1 하드 마스크(110)를 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행하여 평탄화한 후, 에치-백(Etch-Back) 공정을 수행하여 상기 게이트 절연막 및 상기 게이트 도전막의 일부를 제거함으로써 트렌치(115)의 하부를 채우는 게이트 절연막 패턴(122) 및 게이트 전극(124)을 형성할 수 있다.
게이트 절연막 패턴(122) 및 게이트 전극(124) 상에 트렌치(115)의 나머지 부분을 충분히 채우는 캡핑막을 형성하고, 기판(100) 상면이 노출될 때까지 상기 캡핑막을 평탄화하여 캡핑막 패턴(126)을 형성한다.
상기 캡핑막은 예를 들어, 실리콘 질화물 또는 실리콘 산질화물 등과 같은 질화물을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
게이트 절연막 패턴(122), 게이트 전극(124), 및 캡핑막 패턴(126)은 게이트 구조물(120)을 형성할 수 있다.
이후, 이온 주입 공정을 수행함으로써 게이트 구조물(120)에 인접한 기판(100) 상부에 불순물 영역들(도시되지 않음)을 형성할 수 있다.
게이트 구조물(120) 및 상기 불순물 영역들은 트랜지스터를 정의할 수 있다. 이때, 상기 불순물 영역들은 상기 트랜지스터의 소스/드레인 영역역할을 수행할 수 있다.
도 8 및 도 9를 참조하면, 기판(100) 및 게이트 구조물(120) 상에 제1 식각 저지막(130), 절연막(132), 및 제1 도전막(134)을 순차적으로 형성한다.
제1 식각 저지막(130)은 예를 들어, 실리콘 질화물 또는 실리콘 산질화물과 같은 질화물을 포함하도록 형성될 수 있으며, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
절연막(132)은 예를 들어 실리콘 산화물을 사용하여 화학 기상 증착(CVD), 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
제1 도전막(134)은 예를 들어, 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
이후, 제1 도전막(134), 절연막(132), 및 제1 식각 저지막(130)을 부분적으로 식각하여, 게이트 구조물들(120) 사이의 액티브 패턴(105)의 일부를 노출하는 홀들(136)을 형성한다. 예시적인 실시예들에 있어서, 각 홀들(136)은 각 액티브 패턴들(105)의 중앙부 상면을 노출시킬 수 있다. 한편, 홀(136) 형성 공정 시, 캡핑막 패턴(126) 및 소자 분리막(102)의 일부가 함께 제거될 수도 있다.
도 10 및 도 11을 참조하면, 홀들(136)을 채우는 제2 도전막(138)을 형성한다.
제2 도전막(138)은 제1 도전막(134)과 실질적으로 동일한 물질, 예를 들어, 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
이후, 제1 및 제2 도전막(134, 138) 상에 배리어 막(142) 및 금속막(144)을 포함하는 제3 도전막 구조물(140)을 형성하고, 제3 도전막 구조물(140) 상에 제2 하드 마스크(150)를 형성한다.
배리어 막(142)은 예를 들어, 금속 질화물을 포함하도록 형성될 수 있고, 금속막(144)은 예를 들어, 텅스텐, 알루미늄, 구리 등과 같은 금속을 포함하도록 형성될 수 있다. 배리어 막(142)은 금속막(144)에 포함된 금속 성분이 주위로 확산되는 것을 막아주며, 금속막(144)과 제1 및 제2 도전막들(134, 138) 간의 접착력 증가에도 기여할 수 있다.
제2 하드 마스크(150)는 제1 하드 마스크(110)를 형성하는 것과 실질적으로 동일한 공정들을 수행하여 형성될 수 있으며, 제1 하드 마스크(110)와 실질적으로 동일한 물질을 포함할 수 있다. 제2 하드 마스크(150)는 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
도 12를 참조하면, 제2 하드 마스크(150)를 식각 마스크로 사용하는 식각 공정을 수행하여 제3 도전막(140), 제2 도전막(138), 및 제1 도전막(134)을 순차적으로 식각함으로써, 순차적으로 적층된 제1 도전막 패턴(135), 제2 도전막 패턴(139), 제3 도전막 패턴(141), 및 제2 하드 마스크(150)를 포함하는 비트 라인 구조물(160)을 형성한다. 이에 따라, 절연막(132)의 상면 및 측면, 제1 식각 저지막(130)의 측면, 및 기판(100)의 상면 일부가 노출될 수 있다. 또한, 제1 도전막 패턴(135) 및 제3 도전막 패턴(141)은 제2 하드 마스크(150)와 동일하게 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(160)은 홀(136)보다 작은 폭을 가질 수 있다. 따라서, 비트 라인 구조물(160)의 측벽은 홀(136)의 측벽과 이격될 수 있다.
도 13을 참조하면, 비트 라인 구조물(160)의 측벽 상에 스페이서(165)를 형성한다.
스페이서(165)는 비트 라인 구조물(160)의 상면 및 측벽, 노출된 절연막(132)의 상면 및 측면, 노출된 제1 식각 저지막(130)의 측면, 및 노출된 기판(100)의 상면 상에 스페이서막을 형성한 후, 이를 이방성 식각함으로써 형성될 수 있다. 상기 스페이서막은 예를 들어, 실리콘 질화물과 같은 질화물을 사용하여 형성될 수 있다.
이후, 절연막(132) 및 노출된 기판(100) 상에 비트 라인 구조물(160)을 덮는 층간 절연막(170)을 형성한다. 층간 절연막(170)은 예를 들어, PEOX, BTEOS, PTEOS, BPTEOS, BSG, PSG, BPSG 등과 같은 실리콘 산화물을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
층간 절연막(170), 절연막(132), 및 제1 식각 저지막(130)의 일부를 식각하여 액티브 패턴(105)의 상부를 노출시키는 콘택 홀들(도시되지 않음)을 형성할 수 있다.
상기 콘택 홀들 내부를 채우면서 상기 액티브 패턴(305)과 전기적으로 연결되는 콘택 플러그들(175)을 형성할 수 있다. 구체적으로, 상기 콘택 홀들을 채우는 도전막을 형성한 후, 상기 제2 하드 마스크(350)의 상면이 노출될 때까지 상기 도전막의 상부를 평탄화함으로써 콘택 플러그들(175)을 형성할 수 있다. 상기 도전막은 예를 들어, 텅스텐, 구리, 알루미늄 등과 같은 금속 및/또는 이들 금속의 질화물을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치-백(etch-back) 공정을 통해 수행될 수 있다.
콘택 플러그(175)는 이후 형성되는 커패시터(300, 도 1 참조)에 접촉 수 있으며, 이에 따라 커패시터 콘택 역할을 수행할 수 있다.
도 14를 참조하면, 층간 절연막(170) 및 콘택 플러그(175) 상에 제2 식각 저지막(180), 제1 몰드막(190), 제1 지지막(200), 제2 몰드막(210), 제2 지지막(220), 제3 몰드막(230), 및 제3 지지막(240)을 순차적으로 형성한다.
제2 식각 저지막(180)은 예를 들어, 실리콘 질화물 또는 실리콘 산질화물과 같은 질화물을 포함하도록 형성될 수 있으며, 제1 내지 제3 몰드막들(190, 210, 230)은 예를 들어, BSG, BPSG, TEOS, USG 등과 같은 실리콘 산화물을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 제3 몰드막(230)은 예를 들어, 실리콘 산질화물을 포함하도록 형성될 수도 있다. 식각 저지막(150) 및 몰드막들(190, 210, 230)은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다.
제1 내지 제3 지지막들(200, 220, 240)은 예를 들어, 실리콘 질화물 또는 실리콘 탄질화물을 포함하도록 형성될 수 있으며, 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다.
도 15를 참조하면, 제3 지지막(240), 제3 몰드막(230), 제2 지지막(220), 제2 몰드막(210), 제1 지지막(200), 제1 몰드막(190), 및 제2 식각 저지막(180)을 부분적으로 제거하여 콘택 플러그(175)의 상면을 노출시키는 제1 개구들(250)을 형성한다.
제1 개구(250)는 예를 들어, 건식 식각 공정에 의해 형성될 수 있다. 그런데, 상기 건식 식각 공정의 특성 상, 제1 개구(250)는 하부보다 상부에서 더 많이 식각되어, 제1 개구(250) 상부의 폭이 지나치게 넓어질 수 있다. 이 경우에도, 실리콘 산화물을 포함하는 하부의 제1 및 제2 몰드막들(190, 210)과는 달리 상부의 제3 몰드막(230)을 실리콘 산질화물을 포함하도록 형성함으로써, 제1 개구(250) 형성 시 상부의 폭이 하부보다 지나치게 넓어지는 것을 방지할 수 있다.
도 16을 참조하면, 노출된 콘택 플러그(175)의 상면, 제1 개구(250)의 측벽, 및 제3 지지막(240) 상에 하부 전극막(260)을 형성하고, 하부 전극막(260) 상에 제1 개구(250)의 나머지 부분을 채우는 희생막(270)을 형성한다.
하부 전극막(260)은 예를 들어 티타늄, 텅스텐, 탄탈륨, 루테늄 등의 금속, 또는 예를 들어 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함하도록 형성되며, 원자층 증착(ALD) 공정 또는 화학 기상 증착(CVD) 공정을 통해 형성될 수 있다.
희생막(270)은 예를 들어, BSG, BPSG, TEOS, USG 등과 같은 실리콘 산화물을 포함하도록 형성될 수 있다.
도 17을 참조하면, 제3 지지막(240)의 상면이 노출될 때까지 희생막(270) 및 하부 전극막(260)을 평탄화하여 하부 전극들(265)을 형성한다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치-백(etch-back) 공정을 통해 수행될 수 있다.
이후, 하부 전극(265) 형성 시 제거되지 않은 희생막(270)을 모두 제거한다. 예를 들면, LAL 식각액을 사용하는 습식 식각 공정을 수행함으로써 희생막(270)을 모두 제거할 수 있다. 이에 따라, 제1 개구(250) 내에 형성된 하부 전극(265)의 표면이 노출될 수 있다.
도 18 및 도 19를 참조하면, 제1 내지 제3 지지막들(200, 220, 240)의 일부와, 제1 내지 제3 몰드막들(190, 210, 230)의 전부를 제거한다.
제3 지지막(240) 상에 제3 하드 마스크(도시되지 않음)를 형성한다. 상기 제3 하드 마스크는 제1 하드 마스크(110)를 형성하는 것과 실질적으로 동일한 공정들을 수행하여 형성될 수 있으며, 제1 하드 마스크(110)와 실질적으로 동일한 물질을 포함할 수 있다.
상기 제3 하드 마스크를 식각 마스크로 사용하는 식각 공정, 예를 들어, 에치-백(Etch-back) 공정을 수행하여 제3 지지막(240)을 부분적으로 식각함으로써 제3 지지막 패턴(245)을 형성한다. 이 때, 제3 몰드막(230)의 상면을 노출시키는 제2 개구(255)가 형성될 수 있다. 도 18에서는, 상면에서 보았을 때, 제2 개구(255)가 6개의 서로 인접한 하부 전극들(265)에 의해 둘러싸인 직사각형 형상을 가지는 것으로 도시하였지만, 제2 개구(255)의 형상 및 크기가 이에 의하여 제한되는 것은 아니다. 제2 개구(255) 형성 후 상기 제3 하드 마스크는 제거될 수 있다.
제2 개구(255)를 통하여 제3 몰드막(230)을 완전히 제거한다. 예를 들면, 제3 몰드막(230)은 제2 지지막(220) 및 제3 지지막 패턴(245)에 대하여 식각 선택성을 갖는 식각액을 사용하는 습식 식각 공정을 통해 완전히 제거될 수 있다. 이에 따라, 제2 지지막(220)의 상면이 노출될 수 있다.
이어서, 제2 개구(255)에 의해 노출된 제2 지지막(220)의 상면을 부분적으로 제거함으로써 제2 지지막 패턴(225)을 형성한다. 제2 지지막(220)은 예를 들어, 에치-백(Etch-back) 공정을 통해 부분적으로 제거될 수 있다. 이에 따라, 제2 몰드막(210)의 상면이 노출될 수 있다.
개구(285)를 통하여 제2 몰드막(210)을 완전히 제거한다. 예를 들면, 제2 몰드막(210)은 제1 지지막(200) 및 제2 지지막 패턴들(225)에 대하여 식각 선택성을 갖는 식각액을 사용하는 습식 식각 공정을 통해 완전히 제거될 수 있다. 이에 따라, 제1 지지막(200)의 상면이 노출될 수 있다.
이어서, 제2 개구(255)에 의해 노출된 제1 지지막(200)의 상면을 부분적으로 제거함으로써 제1 지지막 패턴(205)을 형성한다. 제1 지지막(200)은 예를 들어, 에치-백(Etch-back) 공정을 통해 부분적으로 제거될 수 있다. 이에 따라, 제1 몰드막(190)의 상면이 노출될 수 있다.
제2 개구(255)를 통하여 제1 몰드막(190)을 완전히 제거한다. 예를 들면, 제1 몰드막(190)은 제1 지지막 패턴들(205) 및 제2 식각 저지막(180)에 대하여 식각 선택성을 갖는 식각액을 사용하는 습식 식각 공정을 통해 완전히 제거될 수 있다. 이에 따라, 제2 식각 저지막(180)의 상면이 노출될 수 있다.
상기 식각 공정들을 통해 제1 내지 제3 몰드막들(190, 210, 230)은 모두 제거될 수 있으며, 제1 내지 제3 지지막들(200, 220, 240)은 제2 개구(255)와 중첩되는 부분에서만 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 지지막 패턴들(205, 225, 245)을 형성할 때, 제3 지지막 패턴(245)의 상면 일부가 함께 제거될 수 있다. 이에 따라, 제3 지지막 패턴(245)의 상면은 하부 전극(265)의 상면보다 낮을 수 있다.
제3 몰드막(230)이 완전히 제거됨에 따라, 제2 지지막 패턴(225) 및 제 3 지지막 패턴(245)을 포함하는 상부 지지막 패턴 구조물(280)이 형성될 수 있다. 상부 지지막 패턴 구조물(280)은 상기 하부 지지막 패턴과 함께 지지막 패턴 구조물을 형성할 수 있다. 상기 지지막 패턴 구조물에 의하여 하부 전극(265)은 쓰러지거나 휘어지지 않도록 지지될 수 있다.
상기 하부 지지막 패턴을 구성하는 제1 지지막 패턴(205)은 제1 두께(T1)를 갖도록 형성될 수 있고, 상부 지지막 패턴 구조물(280)은 제2 두께(T2)를 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 두께(T1)는 제2 두께(T2)보다 작을 수 있다.
상부 지지막 패턴 구조물(280)에서, 제2 지지막 패턴(225)은 제3 두께(T3)를 갖도록 형성될 수 있고 제3 지지막 패턴(245)은 제4 두께(T4)를 갖도록 형성될 수 있으며, 제2 지지막 패턴(225)과 제3 지지막 패턴(245)은 제1 거리(D1)만큼 서로 이격될 수 있다. 제3 및 제4 두께들(T3, T4) 및 제1 거리(D1)의 합은 제2 두께(T2)와 동일할 수 있다.
예시적인 실시예들에 있어서, 제2 지지막 패턴(225) 및 제3 지지막 패턴(245)의 두께의 합(T3+T4)은 상부 지지막 패턴 구조물(280) 전체 두께(T2)의 약 35% 내지 약 85%일 수 있다. 즉, 제2 지지막 패턴(225) 및 제3 지지막 패턴(245) 사이의 제1 거리(D1)는 상부 지지막 패턴 구조물(280) 두께(T2)의 약 15% 내지 약 65%일 수 있다. 상기 제1 거리(D1)가 15% 이하인 경우에는 제2 지지막 패턴(225) 및 제3 지지막 패턴(245) 사이에 유전막(290)이 형성되지 못할 수 있다. 이와 다르게, 상기 제1 거리(D1)가 65% 이상일 경우에는 하부 전극(265)에 대한 지지력을 확보하지 못할 수 있다.
도 20을 참조하면, 하부 전극(265)의 상면 및 측벽, 제2 식각 저지막(180)의 상면, 및 제1 내지 제3 지지막 패턴들(205, 225, 245)의 상면 및 저면을 컨포멀하게 덮는 유전막(290)을 형성한다.
유전막(290)은 예를 들어, 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx) 등의 고유전율을 갖는 금속 산화물을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 수행함으로써 형성될 수 있다.
다시 도 1 및 도 2를 참조하면, 유전막(290) 상부에 상부 전극(295)을 형성하여 커패시터(300)를 형성한다.
상부 전극(295)은 예를 들어 티타늄, 텅스텐, 탄탈륨, 루테늄 등의 금속, 혹은 예를 들어 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함하도록 형성되며, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
102: 소자 분리막
105: 액티브 패턴 110: 제1 하드 마스크
115: 트렌치 120: 게이트 구조물
122: 게이트 절연막 패턴 124: 게이트 전극
126: 캡핑망 패턴 130: 제1 식각 저지막
132: 절연막 134: 제1 도전막
135: 제1 도전막 패턴 136: 홀
138: 제2 도전막 139: 제2 도전막 패턴
140: 제3 도전막 141: 제3 도전막 패턴
142: 배리어 금속막 143: 배리어 금속막 패턴
144: 금속막 145: 금속막 패턴
150: 제2 하드 마스크 160: 비트라인 구조물
165: 스페이서 170: 층간 절연막
175: 콘택 플러그 180: 제2 식각 저지막
190: 제1 몰드막 200: 제1 지지막
205: 제1 지지막 패턴 210: 제2 몰드막
220: 제2 지지막 225: 제2 지지막 패턴
230: 제3 몰드막 240: 제3 지지막
245: 제3 지지막 패턴 250: 제1 개구
255: 제2 개구 260: 하부 전극막
265: 하부 전극 270: 희생막
280: 상부 지지막 패턴 구조물 290: 유전막
295: 상부 전극 300: 커패시터
105: 액티브 패턴 110: 제1 하드 마스크
115: 트렌치 120: 게이트 구조물
122: 게이트 절연막 패턴 124: 게이트 전극
126: 캡핑망 패턴 130: 제1 식각 저지막
132: 절연막 134: 제1 도전막
135: 제1 도전막 패턴 136: 홀
138: 제2 도전막 139: 제2 도전막 패턴
140: 제3 도전막 141: 제3 도전막 패턴
142: 배리어 금속막 143: 배리어 금속막 패턴
144: 금속막 145: 금속막 패턴
150: 제2 하드 마스크 160: 비트라인 구조물
165: 스페이서 170: 층간 절연막
175: 콘택 플러그 180: 제2 식각 저지막
190: 제1 몰드막 200: 제1 지지막
205: 제1 지지막 패턴 210: 제2 몰드막
220: 제2 지지막 225: 제2 지지막 패턴
230: 제3 몰드막 240: 제3 지지막
245: 제3 지지막 패턴 250: 제1 개구
255: 제2 개구 260: 하부 전극막
265: 하부 전극 270: 희생막
280: 상부 지지막 패턴 구조물 290: 유전막
295: 상부 전극 300: 커패시터
Claims (10)
- 기판 상에 배열된 복수 개의 하부 전극들;
상기 하부 전극들 사이에 형성되어 이들을 지지하며,
하부 지지막 패턴; 및
상기 하부 지지막 패턴 상부에 형성되며, 상기 기판 상면에 수직한 수직 방향으로 서로 이격된 복수 개의 상부 지지막 패턴들을 갖는 상부 지지막 패턴 구조물을 포함하는 지지막 패턴 구조물;
상기 하부 전극들 및 상기 지지막 패턴 구조물의 표면 상에 형성된 유전막; 및
상기 유전막 상에 형성된 상부 전극을 구비하며,
상기 각 상부 지지막 패턴들의 상기 수직 방향으로의 두께의 총합은 상기 상부 지지막 패턴 구조물의 전체 두께의 35% 내지 85%인 커패시터 구조물. - 제 1 항에 있어서, 상기 하부 지지막 패턴의 두께는 상기 상부 지지막 패턴 구조물 전체 두께보다 얇은 커패시터 구조물.
- 제 1 항에 있어서, 상기 하부 지지막 패턴은 제1 지지막 패턴을 포함하며,
상기 상부 지지막 패턴 구조물은 상기 수직 방향으로 서로 이격된 제2 및 제3 지지막 패턴들을 포함하고, 상기 제2 및 제3 지지막 패턴들의 상기 수직 방향으로의 이격 거리는 상기 상부 지지막 패턴 구조물 전체 두께의 15% 내지 65%인 커패시터 구조물. - 제 1 항에 있어서, 상기 상부 지지막 패턴 구조물의 상면은 상기 하부 전극의 최상면보다 낮은 커패시터 구조물.
- 제 1 항에 있어서, 상기 하부 지지막 패턴 및 상기 상부 지지막 패턴 구조물은 각각 상기 하부 전극들의 측벽 사이에서 상기 기판 상면에 평행한 방향으로 연장되는 커패시터 구조물.
- 제 5 항에 있어서, 상기 하부 지지막 패턴 및 상기 상부 지지막 패턴구조물은 각각 상기 하부 전극들의 측벽을 부분적으로 연결하는 커패시터 구조물.
- 제 6 항에 있어서, 상면에서 보았을 때, 상기 상부 지지막 패턴 구조물은 상기 하부 지지막 패턴과 수직적으로 오버랩되는 커패시터 구조물.
- 기판 상에 형성된 트랜지스터; 및
상기 트랜지스터에 전기적으로 연결되고,
상기 기판 상에 배열된 복수 개의 하부 전극들;
상기 하부 전극들 사이에 형성되어 이들을 지지하며,
하부 지지막 패턴; 및
상기 하부 지지막 패턴 상부에 형성되며, 상기 기판 상면에 수직한 수직 방향으로 서로 이격된 복수 개의 상부 지지막 패턴들을 갖는 상부 지지막 패턴 구조물을 포함하는 지지막 패턴 구조물;
상기 하부 전극들 및 상기 지지막 패턴 구조물의 표면 상에 형성된 유전막; 및
상기 유전막 상에 형성된 상부 전극을 구비하는 커패시터 구조물을 포함하며,
상기 각 상부 지지막 패턴들의 상기 수직 방향으로의 두께의 총합은 상기 상부 지지막 패턴 구조물의 전체 두께의 35% 내지 85%인 반도체 장치. - 제 8 항에 있어서, 상기 하부 지지막 패턴은 제1 지지막 패턴을 포함하며,
상기 상부 지지막 패턴 구조물은 상기 수직 방향으로 서로 이격된 제2 및 제3 지지막 패턴들을 포함하고, 상기 제2 및 제3 지지막 패턴들의 상기 수직 방향으로의 이격 거리는 상기 상부 지지막 패턴 구조물 전체 두께의 15% 내지 65%인 반도체 장치. - 제 8 항에 있어서, 상기 하부 지지막 패턴 및 상기 상부 지지막 패턴구조물은 각각 상기 하부 전극들의 측벽 사이에서 상기 기판 상면에 평행한 방향으로 연장되며,
상면에서 보았을 때, 상기 상부 지지막 패턴 구조물은 상기 하부 지지막 패턴과 수직적으로 오버랩되는 반도체 장치.
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