KR20170009554A - 테스트 시스템 및 테스트 방법 - Google Patents
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Abstract
테스트 시스템은 저장된 데이터 청크를 리드하도록 구성된 메모리 장치 및 상기 데이터 청크가 소정 개수 이하의 에러 비트들을 포함하고 상기 데이터 청크에 대한 디코딩이 실패할 확률인 누적 실패 확률을 산출하도록 구성된 테스트 장치를 포함하는 포함한다.
Description
본 발명은 테스트 시스템에 관한 것으로, 더욱 상세하게는 메모리 장치에 대한 테스트를 수행하는 시스템에 관한 것이다.
메모리 장치는 데이터를 저장하는 용도로 사용될 수 있다. 메모리 장치는 그 타입을 크게 불휘발성과 휘발성으로 구분할 수 있다.
메모리 장치로부터 리드된 데이터는 에러를 포함할 수 있다. 데이터에 포함된 에러를 정정하기 위해, 메모리 장치를 포함하는 시스템은 ECC(Error Correcting Code) 유닛을 함께 포함할 수 있다.
본 발명의 실시 예는, 확률 정보를 기반으로 동작하는 ECC 유닛의 성능으로서 제시될 수 있는 기준을 산출하는 테스트 시스템을 제공하는 데 있다.
본 발명의 실시 예에 따른 테스트 시스템은 저장된 데이터 청크를 리드하도록 구성된 메모리 장치 및 상기 데이터 청크가 소정 개수 이하의 에러 비트들을 포함하고 상기 데이터 청크에 대한 디코딩이 실패할 확률인 누적 실패 확률을 산출하도록 구성된 테스트 장치를 포함한다.
본 발명의 실시 예에 따른 테스트 시스템은 메모리 장치 및 확률 변수가 에러 비트들의 개수일 때, 상기 메모리 장치로부터 리드된 데이터 청크에 대한 상기 확률 변수의 값들 각각에 대응하는 제1 확률을 산출하고, 상기 확률 변수의 상기 값들 각각의 에러 비트들에 대한 에러 정정이 실패할 제2 확률을 산출하고, 상기 제1 확률 및 상기 제2 확률에 근거하여, 상기 메모리 장치에 대해 목표 디코딩 실패 확률을 보장하는 에러 비트들의 개수인 유효 개수를 산출하도록 구성된 테스트 장치를 포함할 수 있다.
본 발명의 실시 예에 따른 테스트 방법은 확률 변수가 에러 비트들의 개수일 때, 메모리 장치로부터 리드된 데이터 청크에 대한 상기 확률 변수의 값들 각각에 대응하는 제1 확률을 산출하는 단계, 상기 확률 변수의 상기 값들 각각의 에러 비트들에 대한 에러 정정이 실패할 제2 확률을 산출하는 단계 및 상기 제1 확률 및 상기 제2 확률에 근거하여, 상기 메모리 장치에 대해 목표 디코딩 실패 확률을 보장하는 에러 비트들의 개수인 유효 개수를 산출하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 테스트 시스템은 확률 정보를 기반으로 동작하는 ECC 유닛의 성능으로서 제시될 수 있는 기준을 제공할 수 있다.
도1은 본 발명의 실시 예에 따른 테스트 시스템을 도시한 블록도,
도2는 도1의 메모리 장치를 도시한 블록도,
도3은, 확률 변수가 에러 비트들의 개수일 때, 도1의 제어부가 메모리 장치로부터 리드된 데이터 청크에 대해 확률 변수의 값들 각각에 대응하는 제1 확률을 산출하는 방법을 예시적으로 설명하기 위한 테이블,
도4는 도3의 확률 변수의 값들 각각에 대응하는 제1 확률이 예시적으로 도시된 그래프,
도5는 도1의 제어부가, 도3의 확률 변수의 값들 각각의 에러 비트들에 대한 에러 정정이 실패할 제2 확률을 산출하는 방법을 예시적으로 설명하기 위한 테이블,
도6은 도3의 확률 변수의 값들 각각에 대한 제2 확률을 예시적으로 도시한 그래프,
도7은 도1의 제어부가 도3의 제1 확률과 도4의 제2 확률에 근거하여, 목표 디코딩 실패 확률에 대한 유효 개수를 산출하는 방법을 설명하기 위한 테이블,
도8 내지 도11은 본 발명의 실시 예에 따른 테스트 방법을 설명하기 위한 순서도들이다.
도12는 본 발명의 실시 예에 따른 데이터 저장 장치를 도시하는 블록도,
도13은 본 발명의 실시 예에 따른 데이터 저장 장치가 적용된 데이터 처리 시스템을 도시하는 블록도이다.
도2는 도1의 메모리 장치를 도시한 블록도,
도3은, 확률 변수가 에러 비트들의 개수일 때, 도1의 제어부가 메모리 장치로부터 리드된 데이터 청크에 대해 확률 변수의 값들 각각에 대응하는 제1 확률을 산출하는 방법을 예시적으로 설명하기 위한 테이블,
도4는 도3의 확률 변수의 값들 각각에 대응하는 제1 확률이 예시적으로 도시된 그래프,
도5는 도1의 제어부가, 도3의 확률 변수의 값들 각각의 에러 비트들에 대한 에러 정정이 실패할 제2 확률을 산출하는 방법을 예시적으로 설명하기 위한 테이블,
도6은 도3의 확률 변수의 값들 각각에 대한 제2 확률을 예시적으로 도시한 그래프,
도7은 도1의 제어부가 도3의 제1 확률과 도4의 제2 확률에 근거하여, 목표 디코딩 실패 확률에 대한 유효 개수를 산출하는 방법을 설명하기 위한 테이블,
도8 내지 도11은 본 발명의 실시 예에 따른 테스트 방법을 설명하기 위한 순서도들이다.
도12는 본 발명의 실시 예에 따른 데이터 저장 장치를 도시하는 블록도,
도13은 본 발명의 실시 예에 따른 데이터 저장 장치가 적용된 데이터 처리 시스템을 도시하는 블록도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 테스트 시스템(10)을 도시한 블록도이다.
테스트 시스템(10)은 테스트 장치(100) 및 메모리 장치(200)를 포함할 수 있다.
테스트 장치(100)는 제어부(110) 및 ECC 유닛(120)을 포함할 수 있다.
제어부(110)는 테스트 시스템(10)의 제반 동작을 제어할 수 있다. 제어부(110)는 메모리 장치(200)에 대한 테스트를 수행하기 위해서, 데이터를 메모리 장치(200)에 저장하고, 저장된 데이터를 메모리 장치(200)로부터 리드할 수 있다.
제어부(110)는, 메모리 장치(200)로부터 리드된 데이터 청크가 소정 개수 이하의 에러 비트들을 포함하고 데이터 청크에 대한 디코딩이 실패할 확률인 누적 실패 확률을 산출할 수 있다. 제어부(110)는 산출된 누적 실패 확률과 소정의 디코딩 실패 확률, 이하, 목표 디코딩 실패 확률을 비교함으로써 메모리 장치의 성능을 평가할 수 있다.
제어부(110)는, 확률 변수가 에러 비트들의 개수일 때, 메모리 장치(200)로부터 리드된 데이터 청크에 대해 확률 변수의 값들 각각에 대응하는 제1 확률을 산출하고, 확률 변수의 값들 각각의 에러 비트들에 대한 에러 정정이 실패할 제2 확률을 산출하고, 제1 확률 및 제2 확률에 근거하여, 메모리 장치(200)에 대해 목표 디코딩 실패 확률을 보장하는 에러 비트들의 개수인 유효 개수를 산출할 수 있다.
ECC 유닛(120)은 ECC 알고리즘에 따라 메모리 장치(200)에 저장될 데이터를 인코딩하고, 메모리 장치(200)로부터 리드된 데이터에 포함된 에러를 정정하기 위해서 디코딩을 수행할 수 있다. ECC 유닛(120)은 예를 들어, 확률 정보를 기반으로 하는 LDPC(Low Density Parity Check) 코드 알고리즘에 따라 인코딩 및 디코딩을 수행할 수 있다. ECC 유닛(120)이 확률 정보를 기반으로 하는 ECC 알고리듬에 따라 동작할 때, ECC 유닛(120)의 디코딩 성능에 관한 지표일 수 있는 "정정 가능한 최대 에러 비트들의 개수"가 특정되지 못할 수 있다.
본 발명의 실시 예에 따르면, 테스트 시스템(10)은 메모리 장치(200)에 대해 ECC 유닛(120)을 통한 디코딩이 수행될 때, 목표 디코딩 실패 확률이 보장되는지 여부를 테스트할 수 있다. 테스트 결과, 목표 디코딩 실패 확률이 보장되지 못하는 것으로 판단될 때, 메모리 장치(200)의 신뢰성 또는 메모리 장치(200)에 대한 ECC 유닛(120)의 디코딩 성능이 좋지 않다고 평가될 수 있다. 그리고, 테스트 결과 목표 디코딩 실패 확률이 보장되는 것으로 판단될 때, 메모리 장치(200)의 신뢰성 또는 메모리 장치(200)에 대한 ECC 유닛(120)의 디코딩 성능이 뛰어난 것으로 평가될 수 있다. 또한, 테스트 결과 목표 디코딩 실패 확률이 보장되는 것으로 판단될 때, 보장된 목표 디코딩 실패 확률이 낮을수록 메모리 장치(200)의 신뢰성 또는 메모리 장치(200)에 대한 ECC 유닛(120)의 디코딩 성능은 더 뛰어난 것으로 평가될 수 있다.
또한, 테스트 시스템(10)은 메모리 장치(200)에 대해 목표 디코딩 실패 확률을 보장하는 에러 비트들의 개수를 유효 개수로서 산출할 수 있다. 메모리 장치(200)로부터 리드된 데이터가 유효 개수 이하로만 에러 비트들을 포함할 때, ECC 유닛(120)은 목표 디코딩 실패 확률 이하의 확률로 디코딩을 실패할 수 있고, 따라서, 목표 디코딩 실패 확률은 보장될 수 있다.
유효 개수는 메모리 장치(200)에 대해 목표 디코딩 실패 확률이 보장되는지 여부와 별개로 산출될 수 있지만, 특히, 보장되지 못할 때 유용한 정보일 수 있다. 즉, 메모리 장치(200)에 대해 목표 디코딩 실패 확률이 보장되지 못하는 것으로 판단될 때 산출된 유효 개수는 메모리 장치(200)에 대해 개발 기준으로서 제시될 수 있을 것이다. 즉, 메모리 장치(200)는 목표 디코딩 실패 확률을 만족하기 위해서 유효 개수 이하로 에러 비트들을 포함하도록 개발될 수 있다.
또한, 메모리 장치(200)에 대한 ECC 유닛(120)의 디코딩 성능은 유효 개수에 근거하여 평가될 수 있다. 예를 들어, 산출된 유효 개수가 높을수록 테스트된 메모리 장치(200)에 대한 ECC 유닛(120)의 디코딩 성능은 뛰어난 것으로 평가될 수 있다.
메모리 장치(200)는 불휘발성 메모리 장치 또는 휘발성 메모리 장치일 수 있다.
불휘발성 메모리 장치는 전원이 인가되지 않더라도 저장된 데이터를 유지할 수 있다. 불휘발성 메모리 장치는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
휘발성 메모리 장치는 전원이 인가되지 않는 경우 저장된 데이터를 유지하지 못하고 소실할 수 있다. 휘발성 메모리 장치는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 등을 포함할 수 있다.
메모리 장치(200)는 테스트 장치(100)의 제어에 따라 테스트 장치(100)로부터 전송된 데이터를 저장하고, 저장된 데이터를 리드하여 테스트 장치(100)로 전송할 수 있다.
도1은 하나의 메모리 장치(200)가 테스트 시스템(10)에 포함된 것으로 도시하나, 테스트 시스템(10)은 복수의 메모리 장치들을 포함할 수 있다. 테스트 시스템(10)에 포함된 복수의 메모리 장치들은, 예를 들어, 실질적으로 동일한 에러 발생 특성을 가지는, 동일한 스펙을 가진 제품들일 수 있다.
도2는 도1의 메모리 장치(200)를 도시한 블록도이다. 메모리 장치(200)는, 예를 들어, 불휘발성 메모리 장치일 수 있다.
메모리 장치(200)는 제어 로직(210), 인터페이스부(220), 어드레스 디코더(230), 데이터 입출력부(240) 및 메모리 영역(250)을 포함할 수 있다.
제어 로직(210)은 테스트 장치(100)의 제어에 따라 메모리 장치(200)의 라이트 동작 및 리드 동작을 포함하는 제반 동작들을 제어할 수 있다.
인터페이스부(220)는 테스트 장치(100)와 커맨드 및 어드레스를 포함한 각종 제어 신호들 및 데이터를 주고 받을 수 있다. 인터페이스부(220)는 입력된 각종 제어 신호들 및 데이터를 메모리 장치(200)의 내부 유닛들로 전송할 수 있다.
어드레스 디코더(230)는 전송된 로우 어드레스 및 컬럼 어드레스를 디코딩할 수 있다. 어드레스 디코더(230)는 로우 어드레스의 디코딩 결과에 따라 워드라인들(WL)이 선택적으로 구동되도록 제어할 수 있다. 어드레스 디코더(230)는 컬럼 어드레스의 디코딩 결과에 따라 비트라인들(BL)이 선택적으로 구동되도록 데이터 입출력부(240)를 제어할 수 있다.
데이터 입출력부(240)는 인터페이스부(220)로부터 전송된 데이터를 비트라인들(BL)을 통해 메모리 영역(250)으로 전송할 수 있다. 데이터 입출력부(240)는 메모리 영역(250)으로부터 비트라인들(BL)을 통해 리드된 데이터를 인터페이스부(220)로 전송할 수 있다.
메모리 영역(250)은 워드라인들(WL)을 통해 어드레스 디코더(230)와 연결될 수 있고, 비트라인들(BL)을 통해 데이터 입출력부(240)와 연결될 수 있다. 메모리 영역(250)은 메모리 셀 어레이를 포함할 수 있다. 메모리 영역(250)은 워드라인들(WL)과 비트라인들(BL)이 교차하는 영역에 각각 배치되고 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다.
도3은, 확률 변수가 에러 비트들의 개수일 때, 도1의 제어부(110)가 메모리 장치(200)로부터 리드된 데이터 청크에 대해 확률 변수의 값들 각각에 대응하는 제1 확률(P1), 즉, 발생 확률을 산출하는 방법을 예시적으로 설명하기 위한 테이블이다.
도4는 도3의 확률 변수의 값들 각각에 대응하는 발생 확률(P1)이 예시적으로 도시된 그래프이다. 도4에서, 가로 축은 확률 변수인 에러 비트들의 개수를 의미하고, 세로 축은 특정 확률 변수에 대응하는 발생 확률(P1), 즉, 데이터 청크에 소정 개수의 에러 비트들이 발생할 확률을 의미할 수 있다.
도3을 참조하면, 확률 변수가 에러 비트들의 개수일 때, 제어부(110)는 메모리 장치(200)로부터 리드된 데이터 청크에 대해 확률 변수의 값들 각각에 대응하는 발생 확률(P1)을 산출할 수 있다.
제어부(110)는, 예를 들어, 복수의 데이터 청크들을 표본으로 하여 발생 확률(P1)을 산출할 수 있다. 구체적으로, 제어부(110)는 메모리 장치(200)에 복수의 데이터 청크들을 라이트하고, 메모리 장치(200)로부터 복수의 데이터 청크들을 리드할 수 있다. 예를 들어, 제어부(110)는 복수의 데이터 청크들을 "10k"회 리드할 수 있다. 하나의 데이터 청크의 크기는 ECC 유닛(120)의 처리 단위에 대응할 수 있다.
제어부(110)는 리드된 복수의 데이터 청크들 각각에 포함된 에러 비트들의 개수를 카운트할 수 있다. 에러 비트들의 개수가, 예를 들어, "0"과 "30" 사이에서 자연수인 값을 가진 것으로 파악될 때, 확률 변수는 "0"과 "30" 사이에서 자연수인 값을 가질 수 있다. "30"은 복수의 데이터 청크들 각각에 포함된 에러 비트들의 최대 개수일 수 있다. 즉, 메모리 장치(200)로부터 리드된 데이터 청크는 최소 "0" 이상 및 최대 "30" 이하의 개수만큼 에러 비트들을 포함할 수 있다.
제어부(110)는 카운트 결과에 근거하여 발생 확률(P1)을 산출할 수 있다. 발생 확률(P1)은 일정 개수의 에러 비트들이 발생된 횟수의 복수의 데이터 청크들을 리드한 횟수 "10k"에 대한 비에 근거하여 산출될 수 있다. 구체적으로, 제어부(110)는 복수의 데이터 청크들을 리드한 횟수 "10k" 중 확률 변수의 값에 대응하는 에러 비트들이 발생된 횟수를 카운트할 수 있다. 제어부(110)는 카운트 결과에 근거하여 발생 확률(P1)을 산출할 수 있다. 예를 들어, 제어부(110)는 "0"개의 에러 비트들이 발생된 횟수가 전체 "10k"회 중 "n0"회일 때, 에러 비트의 개수 "0"에 대응하는 발생 확률(P1)을 "n0/10k"로 산출할 수 있다.
도5는 도1의 제어부(110)가, 도3의 확률 변수의 값들 각각의 에러 비트들에 대한 에러 정정이 실패할 제2 확률(P2), 즉, 고유 실패 확률을 산출하는 방법을 예시적으로 설명하기 위한 테이블이다.
도6은 도3의 확률 변수의 값들 각각에 대한 고유 실패 확률(P2)을 예시적으로 도시한 그래프이다. 도6에서, 가로 축은 확률 변수의 값들을 가지는 에러 비트들의 개수를 의미하고, 세로 축은 가로 축의 값의 에러 비트들에 대한 에러 정정이 실패할 확률인 고유 실패 확률(P2)을 의미할 수 있다.
도5를 참조하면, 제어부(110)는 도3의 확률 변수의 값들 각각의 에러 비트들에 대한 고유 실패 확률(P2)을 산출할 수 있다. 제어부(110)는 ECC 유닛(120)을 사용하여 확률 변수의 값들 각각의 에러 비트들에 대한 디코딩을 시뮬레이션함으로써 고유 실패 확률(P2)을 산출할 수 있다. 주목할 점은, 고유 실패 확률(P2)은 메모리 장치(200)에 대한 발생 확률(P1)과 독립적이라는 것이다. 고유 실패 확률(P2)은 테스트 시스템(10)에서 테스트되는 메모리 장치(200)에 상관 없이 ECC 유닛(120)의 고유한 특성일 수 있다.
제어부(110)는, 예를 들어, ECC 유닛(120)이 일정 개수의 에러 비트들을 포함하는 복수의 샘플 데이터, 예를 들어, "k"개의 샘플 데이터를 반복적으로 디코딩하도록 제어할 수 있다. "k"개의 샘플 데이터는 서로 다른 데이터 패턴들을 가지고, 서로 다른 위치에 발생된 일정 개수의 에러 비트들을 포함할 수 있다. "일정 개수"는 확률 변수의 값들 각각에 대응할 수 있다. 제어부(110)는, ECC 유닛(120)이 "k"개의 샘플 데이터에 대해 디코딩을 실패하는 횟수를 카운트할 수 있다.
제어부(110)는 카운트 결과에 근거하여, 확률 변수의 값들 각각에 대응하는 고유 실패 확률(P2)을 산출할 수 있다. 고유 실패 확률(P2)은 일정 개수의 에러 비트들에 대해 디코딩이 실패한 횟수의 복수의 샘플 데이터들을 디코딩한 횟수 "k"에 대한 비에 근거하여 산출될 수 있다. 예를 들어, 제어부(110)는 "1"개의 에러 비트를 포함하는 "k"개의 샘플 데이터에 대한 디코딩을 "m1"회 실패한 경우, 에러 비트의 개수 "1"에 대응하는 고유 실패 확률(P2)을 "m1/k"로 산출할 수 있다. 예를 들어, 제어부(110)는 "2"개의 에러 비트를 포함하는 "k"개의 샘플 데이터에 대한 디코딩을 "m2"회 실패한 경우, 에러 비트의 개수 "2"에 대응하는 고유 실패 확률(P2)을 "m2/k"로 산출할 수 있다.
도6을 참조하면, 에러 비트의 개수가 증가할수록 고유 실패 확률(P2)은 증가할 수 있다.
도7은 도1의 제어부(110)가 도3의 발생 확률(P1)과 도4의 고유 실패 확률(P2)에 근거하여, 목표 디코딩 실패 확률에 대한 유효 개수를 산출하는 방법을 설명하기 위한 테이블이다.
도7을 참조하면, 제어부(110)는 발생 확률(P1)과 고유 실패 확률(P2)에 근거하여, 발생 확률(P1)의 확률 변수의 값들 각각에 대해, (1) 메모리 장치(200)로부터 리드된 데이터 청크가 대응하는 개수의 에러 비트들을 포함하고, (2) 대응하는 개수의 에러 비트들을 포함하는 데이터 청크에 대한 디코딩이 실패할 제3 확률(P3), 즉, 개별 실패 확률을 산출할 수 있다. 제어부(110)는, 개별 실패 확률(P3)을 구하기 위해서, 확률 변수의 값들 각각에 대해, 예를 들어, 아래 등식(EQ)에 대응하는 연산을 수행할 수 있다. 아래 등식에서, "일정 개수"는 확률 변수의 값들 각각일 수 있다.
EQ: 개별 실패 확률(P3) = 리드된 데이터 청크에 일정 개수의 에러 비트들이 발생할 확률(P1) X 일정 개수의 에러 비트들을 포함하는 데이터 청크에 대해 디코딩이 실패할 확률(P2).
제어부(110)는 확률 변수의 값들 각각에 대해, 개별 실패 확률(P3)을 누적함으로써 누적 실패 확률(CP)을 산출할 수 있다. 누적 실패 확률(CP)은, 확률 변수의 값들 각각에 대해, (1) 메모리 장치(200)로부터 리드된 데이터 청크가 대응하는 개수 이하의 에러 비트들을 포함하고, (2) 해당 데이터 청크에 대한 디코딩이 실패할 확률일 수 있다.
제어부(110)는 산출된 누적 실패 확률(CP)과 목표 디코딩 실패 확률을 비교함으로써 메모리 장치(200)에 대해 목표 디코딩 실패 확률이 보장되는지 여부를 판단할 수 있다. 만일, 에러 비트들의 최대 개수 "30"에 대응하는 누적 실패 확률(CP)이 목표 디코딩 실패 확률 이하인 경우, 메모리 장치(200)는 목표 디코딩 실패 확률을 보장하는 것으로 평가될 수 있다.
한편, 에러 비트들의 최대 개수 "30"에 대응하는 누적 실패 확률(CP)이 목표 디코딩 실패 확률보다 큰 경우, 메모리 장치(200)는 목표 디코딩 실패 확률을 보장하지 못하는 것으로 평가될 수 있다. 제어부(110)는 목표 디코딩 실패 확률 이하인 누적 실패 확률(CP)의 값들 중 최대값에 대응하는 에러 비트들의 개수를 유효 개수로 결정할 수 있다. 유효 개수는 메모리 장치(200)에 대해 ECC 유닛(120)이 디코딩을 실패할 확률을 목표 디코딩 실패 확률로 보장할 수 있는 에러 비트들의 최대 개수일 수 있다. 산출된 유효 개수는 메모리 장치(200)에 대한 개발 기준으로서 제시될 수 있을 것이다.
도8은 본 발명의 실시 예에 따른 테스트 방법을 설명하기 위한 순서도들이다. 테스트 방법은 도1의 테스트 시스템(10)을 이용하여 수행될 수 있다.
도8을 참조하면, S110 단계에서, 테스트 장치(100)는 확률 변수가 에러 비트들의 개수일 때, 메모리 장치(200)로부터 리드된 데이터 청크에 대해 확률 변수의 값들 각각에 대응하는 제1 확률을 산출할 수 있다.
S120 단계에서, 테스트 장치(100)는 확률 변수의 값들 각각의 에러 비트들에 대한 에러 정정이 실패할 제2 확률을 산출할 수 있다.
S130 단계에서, 테스트 장치(100)는 제1 확률 및 제2 확률에 근거하여, 메모리 장치(200)에 대해 목표 디코딩 실패 확률이 보장되는지 여부를 판단하고, 목표 디코딩 실패 확률을 보장하는 에러 비트들의 개수인 유효 개수를 산출할 수 있다.
도9는 본 발명의 실시 예에 따른 테스트 방법을 설명하기 위한 순서도들이다. 도9에 도시된 절차는 도8의 S110 단계의 실시 예일 수 있다.
도9를 참조하면, S210 단계에서, 테스트 장치(100)는 메모리 장치(200)에 복수의 데이터 청크들을 라이트할 수 있다.
S220 단계에서, 테스트 장치(100)는 메모리 장치(200)로부터 복수의 데이터 청크들을 리드할 수 있다.
S230 단계에서, 테스트 장치(100)는 복수의 데이터 청크들 각각에 포함된 에러 비트들의 개수를 카운트할 수 있다.
S240 단계에서, 테스트 장치(100)는 카운트 결과에 근거하여 제1 확률을 산출할 수 있다. 제1 확률은 일정 개수의 에러 비트들이 발생된 횟수의 복수의 데이터 청크들을 리드한 횟수에 대한 비에 근거하여 산출될 수 있다.
도10은 본 발명의 실시 예에 따른 테스트 방법을 설명하기 위한 순서도들이다. 도10에 도시된 절차는 도8의 S120 단계의 실시 예일 수 있다.
도10을 참조하면, S310 단계에서, 테스트 장치(100)는 확률 변수의 값들 각각에 대응하는 복수의 샘플 데이터를 디코딩할 수 있다. 복수의 샘플 데이터는 가변된 데이터 패턴을 가지고, 가변된 위치에 발생된 일정 개수의 에러 비트들을 포함할 수 있다.
S320 단계에서, 테스트 장치(100)는 복수의 샘플 데이터에 대해 디코딩이 실패한 횟수를 카운트할 수 있다.
S330 단계에서, 테스트 장치(100)는 카운트 결과에 근거하여, 제2 확률을 산출할 수 있다. 제2 확률은 일정 개수의 에러 비트들에 대해 디코딩이 실패한 횟수의 복수의 샘플 데이터들을 디코딩한 횟수에 대한 비에 근거하여 산출될 수 있다.
도11은 본 발명의 실시 예에 따른 테스트 방법을 설명하기 위한 순서도들이다. 도11에 도시된 절차는 도8의 S130 단계의 실시 예일 수 있다.
도11을 참조하면, S410 단계에서, 테스트 장치(100)는 제1 확률 및 제2 확률에 근거하여, 확률 변수의 값들 각각에 대해, 데이터 청크가 대응하는 개수의 에러 비트들을 포함하고 해당 데이터 청크에 대한 디코딩이 실패할, 제3 확률을 산출할 수 있다.
S420 단계에서, 테스트 장치(100)는 확률 변수의 값들 각각에 대해, 제3 확률을 누적함으로써 누적 실패 확률을 산출할 수 있다.
S430 단계에서, 테스트 장치(100)는 누적 실패 확률과 목표 디코딩 실패 확률을 비교함으로써 메모리 장치(200)에 대해 목표 디코딩 실패 확률이 보장되는지 여부를 판단하고, 유효 개수를 결정할 수 있다. 테스트 장치(100)는 누적 실패 확률이 목표 디코딩 실패 확률 이하인 경우, 메모리 장치(200)에 대해 목표 디코딩 실패 확률이 보장되는 것으로 판단할 수 있다. 테스트 장치(100)는 확률 변수의 값들 중에서, 누적 실패 확률이 목표 디코딩 실패 확률 이하임을 만족하는 최대 값을 메모리 장치(200)의 유효 개수로 결정할 수 있다.
도12는 본 발명의 실시 예에 따른 데이터 저장 장치(1000)를 도시하는 블록도이다.
데이터 저장 장치는 데이터 저장 장치(100)는 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD 등으로 구성될 수 있다.
데이터 저장 장치(1000)는 컨트롤러(1100)와 저장 매체(1200)를 포함할 수 있다.
컨트롤러(1100)는 호스트 장치(1500)와 저장 매체(1200) 사이의 데이터 교환을 제어할 수 있다. 컨트롤러(1100)는 프로세서(1110), 램(1120), 롬(1130), ECC부(1140), 호스트 인터페이스부(1150) 및 스토리지 인터페이스부(1160)를 포함할 수 있다.
프로세서(1110)는 컨트롤러(1100)의 제반 동작을 제어할 수 있다. 프로세서(1110)는 호스트 장치(1500)의 요청에 따라 저장 매체(1200)에 데이터를 저장하고, 저장 매체(1200)로부터 저장된 데이터를 리드할 수 있다. 프로세서(1110)는 저장 매체(1200)를 효율적으로 관리하기 위해서, 머지 동작 및 웨어 레벨링 동작 등과 같은 데이터 저장 장치(1000)의 내부 동작을 제어할 수 있다.
램(1120)은 프로세서(1110)에 의해 사용되는 프로그램 및 프로그램 데이터를 저장할 수 있다. 램(1120)은 호스트 인터페이스부(1150)로부터 전송된 데이터를 저장 매체(1200)에 전달하기 전에 임시 저장할 수 있고. 저장 매체(1200)로부터 전송된 데이터를 호스트 장치(1500)로 전달하기 전에 임시 저장할 수 있다.
롬(1130)은 프로세서(1110)에 의해 리드되는 프로그램 코드를 저장할 수 있다. 프로그램 코드는 프로세서(1110)가 SSD 컨트롤러(1100)의 내부 유닛들을 제어하기 위해서 프로세서(1110)에 의해 처리되는 명령들을 포함할 수 있다.
ECC부(1140)는 저장 매체(1200)에 저장될 데이터를 인코딩하고, 저장 매체(1200)로부터 리드된 데이터를 디코딩할 수 있다. ECC부(1140)는 ECC 알고리즘에 따라 데이터에 발생된 에러를 검출하고 정정할 수 있다. ECC부(1140)는 도1에 도시된 테스트 시스템(10)의 ECC 유닛(120)과 실질적으로 유사하게 구성되고 동작할 수 있다. 즉, ECC부(1140)는 테스트 시스템(10)을 통해 불휘발성 메모리 장치들(NVM0~NVMn) 각각에 대해 목표 디코딩 실패 확률을 검증받을 수 있다.
호스트 인터페이스부(1150)는 호스트 장치(1500)와 요청 및 데이터 등을 교환할 수 있다.
스토리지 인터페이스부(1160)는 저장 매체(1200)로 제어 신호 및 데이터를 전송할 수 있다. 스토리지 인터페이스부(1160)는 저장 매체(1200)로부터 데이터를 전송받을 수 있다. 스토리지 인터페이스부(1160)는 저장 매체(1200)와 복수의 채널들(CH0~CHn)을 통해 연결될 수 있다.
저장 매체(1200)는 복수의 불휘발성 메모리 장치들(NVM0~NVMn)을 포함할 수 있다. 복수의 불휘발성 메모리 장치들(NVM0~NVMn) 각각은 컨트롤러(1100)의 제어에 따라 라이트 동작 및 리드 동작을 수행할 수 있다. 복수의 불휘발성 메모리 장치들(NVM0~NVMn) 각각은 도1 및 도2에 도시된 메모리 장치(200)와 실질적으로 동일하게 구성되고 동작할 수 있다.
도13은 본 발명의 실시 예에 따른 데이터 저장 장치가 적용된 데이터 처리 시스템(2000)을 도시하는 블록도이다.
데이터 처리 시스템(2000)은 컴퓨터, 랩탑, 넷북, 스마트폰, 디지털 TV, 디지털 카메라, 네비게이션 등을 포함할 수 있다. 데이터 처리 시스템(2000)은 메인 프로세서(2100), 메인 메모리 장치(2200), 기억 장치(2300) 및 입출력 장치(2400)를 포함할 수 있다. 데이터 처리 시스템(2000)의 내부 유닛들은 시스템 버스(2500)를 통해서 데이터 및 제어 신호 등을 주고받을 수 있다.
메인 프로세서(2100)는 데이터 처리 시스템(2000)의 제반 동작을 제어할 수 있다. 메인 프로세서(2100)는, 예를 들어, 마이크로프로세서와 같은 중앙 처리 장치일 수 있다. 메인 프로세서(2100)는 운영 체제, 애플리케이션 및 장치 드라이버 등의 소프트웨어들을 메인 메모리 장치(2200) 상에서 수행할 수 있다.
메인 메모리 장치(2200)는 메인 프로세서(2100)에 의해 사용되는 프로그램 및 프로그램 데이터를 저장할 수 있다. 메인 메모리 장치(2200)는 기억 장치(2300) 및 입출력 장치(2400)로 전송될 데이터를 임시 저장할 수 있다.
기억 장치(2300)는 메모리 컨트롤러(2310) 및 저장 매체(2320)를 포함할 수 있다. 기억 장치(2300)는 도12의 데이터 저장 장치와 실질적으로 유사하게 구성되고 동작할 수 있다.
입출력 장치(2400)는 사용자로부터 데이터 처리 시스템(2000)을 제어하기 위한 명령을 입력받거나 처리된 결과를 사용자에게 제공하는 등 사용자와 정보를 교환할 수 있는 키보드, 스캐너, 터치스크린 및 마우스 등을 포함할 수 있다.
실시 예에 따라, 데이터 처리 시스템(2000)은 LAN(Local Area Network), WAN(Wide Area Network) 및 무선 네트워크 등의 네트워크(2600)를 통해 적어도 하나의 서버(2700)와 통신할 수 있다. 데이터 처리 시스템(2000)은 네트워크(2600)에 접속하기 위해서 네트워크 인터페이스부(미도시)를 포함할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 테스트 시스템
100: 테스트 장치
110: 제어부
120: ECC 유닛
200: 메모리 장치
100: 테스트 장치
110: 제어부
120: ECC 유닛
200: 메모리 장치
Claims (17)
- 저장된 데이터 청크를 리드하도록 구성된 메모리 장치; 및
상기 데이터 청크가 소정 개수 이하의 에러 비트들을 포함하고 상기 데이터 청크에 대한 디코딩이 실패할 확률인 누적 실패 확률을 산출하도록 구성된 테스트 장치를 포함하는 테스트 시스템. - 제1항에 있어서,
상기 테스트 장치는, 상기 데이터 청크가 일정 개수의 에러 비트들을 포함하고 상기 일정 개수의 에러 비트들을 포함하는 데이터 청크에 대한 디코딩이 실패할 확률인 개별 실패 확률을 산출하고, 상기 일정 개수는 상기 소정 개수 이하의 값들 각각이고,
상기 테스트 장치는 상기 소정 개수 이하의 상기 값들에 대한 개별 실패 확률들을 합산함으로써 상기 누적 실패 확률을 산출하는 테스트 시스템. - 제2항에 있어서,
상기 테스트 장치는, 상기 데이터 청크가 상기 일정 개수의 상기 에러 비트들을 포함할 확률인 발생 확률에 근거하여 상기 개별 실패 확률을 산출하는 테스트 시스템. - 제3항에 있어서,
상기 테스트 장치는, 상기 메모리 장치에 복수의 데이터 청크들을 라이트하고, 상기 메모리 장치로부터 상기 복수의 데이터 청크들을 리드하고, 상기 복수의 데이터 청크들 각각에 포함된 에러 비트들의 개수를 카운트하고, 카운트 결과에 근거하여 상기 발생 확률을 산출하는 테스트 시스템. - 제2항에 있어서,
상기 테스트 장치는, 상기 일정 개수의 상기 에러 비트들을 포함하는 샘플 데이터에 대한 디코딩이 실패할 확률인 고유 실패 확률에 근거하여 상기 개별 실패 확률을 산출하는 테스트 시스템. - 제5항에 있어서,
상기 테스트 장치는, 상기 일정 개수의 상기 에러 비트들을 포함하는 복수의 샘플 데이터를 디코딩하고, 상기 복수의 샘플 데이터에 대해 디코딩이 실패한 횟수를 카운트하고, 카운트 결과에 근거하여 상기 고유 실패 확률을 산출하는 테스트 시스템. - 제1항에 있어서,
상기 테스트 장치는, 상기 누적 실패 확률과 목표 디코딩 실패 확률을 비교함으로써 상기 메모리 장치의 성능을 평가하는 테스트 시스템. - 메모리 장치; 및
확률 변수가 에러 비트들의 개수일 때, 상기 메모리 장치로부터 리드된 데이터 청크에 대해 상기 확률 변수의 값들 각각에 대응하는 제1 확률을 산출하고, 상기 확률 변수의 상기 값들 각각의 에러 비트들에 대한 에러 정정이 실패할 제2 확률을 산출하고, 상기 제1 확률 및 상기 제2 확률에 근거하여, 상기 메모리 장치에 대해 목표 디코딩 실패 확률을 보장하는 에러 비트들의 개수인 유효 개수를 산출하도록 구성된 테스트 장치를 포함하는 테스트 시스템. - 제8항에 있어서,
상기 테스트 장치는, 상기 메모리 장치에 복수의 데이터 청크들을 라이트하고, 상기 메모리 장치로부터 상기 복수의 데이터 청크들을 리드하고, 상기 복수의 데이터 청크들 각각에 포함된 에러 비트들의 개수를 카운트하고, 카운트 결과에 근거하여 상기 제1 확률을 산출하는 테스트 시스템. - 제8항에 있어서,
상기 테스트 장치는, 상기 확률 변수의 상기 값들 각각에 대응하는 복수의 샘플 데이터를 디코딩하고, 상기 복수의 샘플 데이터에 대해 디코딩이 실패한 횟수를 카운트하고, 카운트 결과에 근거하여 상기 제2 확률을 산출하는 테스트 시스템. - 제8항에 있어서,
상기 테스트 장치는, 상기 제1 확률 및 상기 제2 확률에 근거하여, 상기 확률 변수의 상기 값들 각각에 대해, 상기 데이터 청크가 대응하는 에러 비트들을 포함하고 상기 데이터 청크에 대한 디코딩이 실패할, 제3 확률을 산출하고, 상기 확률 변수의 상기 값들 각각에 대해 상기 제3 확률의 누적 확률을 산출하고, 상기 누적 확률과 상기 목표 디코딩 실패 확률을 비교함으로써 상기 유효 개수를 결정하는 테스트 시스템. - 제11항에 있어서,
상기 유효 개수는, 상기 누적 확률이 상기 목표 디코딩 실패 확률 이하임을 만족하는, 상기 확률 변수의 상기 값들 중에서 최대 값인 테스트 시스템. - 확률 변수가 에러 비트들의 개수일 때, 메모리 장치로부터 리드된 데이터 청크에 대해 상기 확률 변수의 값들 각각에 대응하는 제1 확률을 산출하는 단계;
상기 확률 변수의 상기 값들 각각의 에러 비트들에 대한 에러 정정이 실패할 제2 확률을 산출하는 단계; 및
상기 제1 확률 및 상기 제2 확률에 근거하여, 상기 메모리 장치에 대해 목표 디코딩 실패 확률을 보장하는 에러 비트들의 개수인 유효 개수를 산출하는 단계를 포함하는 테스트 방법. - 제13항에 있어서,
상기 제1 확률을 산출하는 단계는,
상기 메모리 장치에 복수의 데이터 청크들을 라이트하는 단계;
상기 메모리 장치로부터 상기 복수의 데이터 청크들을 리드하는 단계;
상기 복수의 데이터 청크들 각각에 포함된 에러 비트들의 개수를 카운트하는 단계; 및
카운트 결과에 근거하여 상기 제1 확률을 산출하는 단계를 포함하는 테스트 방법. - 제13항에 있어서,
상기 제2 확률을 산출하는 단계는,
상기 확률 변수의 상기 값들 각각에 대응하는 복수의 샘플 데이터를 디코딩하는 단계;
상기 복수의 샘플 데이터에 대해 디코딩이 실패한 횟수를 카운트하는 단계; 및
카운트 결과에 근거하여, 상기 제2 확률을 산출하는 단계를 포함하는 테스트 방법. - 제13항에 있어서,
상기 유효 개수를 산출하는 단계는,
상기 제1 확률 및 상기 제2 확률에 근거하여, 상기 확률 변수의 상기 값들 각각에 대해, 상기 데이터 청크가 대응하는 개수의 에러 비트들을 포함하고 상기 데이터 청크에 대한 디코딩이 실패할, 제3 확률을 산출하는 단계;
상기 확률 변수의 상기 값들 각각에 대해, 상기 제3 확률을 누적함으로써 누적 실패 확률을 산출하는 단계; 및
상기 누적 실패 확률과 상기 목표 디코딩 실패 확률을 비교함으로써 상기 유효 개수를 결정하는 단계를 포함하는 테스트 방법. - 제16항에 있어서,
상기 유효 개수는 상기 확률 변수의 상기 값들 중에서 상기 누적 실패 확률이 상기 목표 디코딩 실패 확률 이하임을 만족하는 최대 값인 테스트 방법.
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