KR20170009242A - Light emitting device package, and light emitting apparatus including the package - Google Patents
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Abstract
Description
실시 예는 발광 소자 패키지 및 이를 포함하는 발광 장치에 관한 것이다.An embodiment relates to a light emitting device package and a light emitting device including the same.
발광 다이오드(LED:Light Emitting Diode)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.Light emitting diodes (LEDs) are a kind of semiconductor devices that convert the electricity into infrared rays or light by using the characteristics of compound semiconductors, exchange signals, or use as a light source.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적 및 화학적 특성으로 인해 발광 다이오드(LED:Light Emitting Diode) 또는 레이저 다이오드(LD:Laser Diode) 등의 발광 소자의 핵심 소재로 각광을 받고 있다.Due to their physical and chemical properties, group III-V nitride semiconductors (III-V nitride semiconductors) are widely recognized as core materials for light emitting devices such as light emitting diodes (LEDs) and laser diodes (LDs) have.
이러한 발광 다이오드는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명과 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다.Since such a light emitting diode does not contain environmentally harmful substances such as mercury (Hg) used in conventional lighting devices such as incandescent lamps and fluorescent lamps, it has excellent environmental friendliness, and has advantages such as long life and low power consumption characteristics. .
이러한 발광 다이오드를 포함하는 기존의 발광 소자 패키지에서 n형 전극의 구조를 개선시켜 신뢰성을 향상시키기 위한 다각도의 연구가 진행되고 있다.In order to improve the reliability of the conventional light emitting device package including the light emitting diode by improving the structure of the n-type electrode, various studies have been conducted.
실시 예는 개선된 신뢰성을 갖는 발광 소자 패키지 및 이를 포함하는 발광 장치를 제공한다.An embodiment provides a light emitting device package having improved reliability and a light emitting device including the same.
실시 예에 의한 발광 소자 패키지는, 기판; 상기 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제2 도전형 반도체층과 상기 활성층을 관통하는 관통홀을 통해 상기 제1 도전형 반도체층과 연결된 제1 전극; 상기 관통홀에 의해 노출된 상기 발광 구조물의 측벽에 배치되며, 상기 제1 전극과 이격되어 배치된 제1 패시베이션층; 상기 제1 패시베이션층과 상기 제1 전극 사이의 공간에 갭필된 제1 반사층; 및 상기 제2 도전형 반도체층과 연결된 제2 전극을 포함할 수 있다.In the light emitting device package according to the embodiment, Board; A light emitting structure disposed below the substrate, the light emitting structure including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer; A first electrode connected to the first conductivity type semiconductor layer through a through hole passing through the second conductivity type semiconductor layer and the active layer; A first passivation layer disposed on a sidewall of the light emitting structure exposed by the through hole, the first passivation layer being spaced apart from the first electrode; A first reflective layer that is gapped in a space between the first passivation layer and the first electrode; And a second electrode connected to the second conductive semiconductor layer.
예를 들어, 상기 제1 반사층은 상기 관통홀에 의해 노출된 상기 제1 도전형 반도체층과 쇼트키 접촉하고, 상기 제1 전극은 상기 관통홀에 의해 노출된 상기 제1 도전형 반도체층과 오믹 접촉할 수 있다.For example, the first reflective layer is in Schottky contact with the first conductive type semiconductor layer exposed by the through hole, and the first electrode is in ohmic contact with the first conductive type semiconductor layer exposed by the through hole, Can be contacted.
예를 들어, 상기 제1 반사층에서 상기 쇼트키 접촉하는 영역의 크기는 상기 오믹 접촉하는 영역의 30% 내지 70%일 수 있다.For example, the size of the region in which the Schottky contact is made in the first reflection layer may be 30% to 70% of the area in which the ohmic contact is made.
예를 들어, 상기 제1 반사층에서 상기 쇼트키 접촉하는 영역은 상기 오믹 접촉하는 영역을 에워싸는 평면 형상을 가질 수 있다.For example, the region where the Schottky contact is made in the first reflective layer may have a planar shape that surrounds the ohmic contact region.
예를 들어, 상기 제1 반사층은 상기 제1 전극의 측부와 하부를 에워싸도록 배치될 수 있다.For example, the first reflective layer may be disposed to surround the side and the bottom of the first electrode.
예를 들어, 상기 제1 반사층은 상기 제1 전극의 아래에 배치된 제1-1 반사층; 및 상기 제1-1 반사층으로부터 연장되어 상기 제1 전극과 상기 제1 패시베이션층 사이에 배치된 제1-2 반사층을 포함할 수 있다.For example, the first reflective layer may include a 1-1 reflective layer disposed under the first electrode; And a 1-2 reflective layer extending from the 1-1 reflective layer and disposed between the first electrode and the first passivation layer.
예를 들어, 상기 제1 패시베이션층은 상기 발광 구조물의 아래에 배치된 제1-1 패시베이션층; 상기 관통홀에 의해 노출된 상기 발광 구조물의 측벽에 배치된 제1-2 패시베이션층; 및 상기 관통홀에 의해 노출된 상기 제1 도전형 반도체층 아래에 배치되며, 상기 제1 전극과 이격된 제1-3 패시베이션층을 포함할 수 있다.For example, the first passivation layer may include a 1-1 passivation layer disposed under the light emitting structure; A 1-2 passivation layer disposed on a sidewall of the light emitting structure exposed by the through hole; And a 1-3 passivation layer disposed below the first conductive semiconductor layer exposed by the through hole and spaced apart from the first electrode.
예를 들어, 상기 제1-2 반사층은 상기 제1-3 패시베이션층과 상기 제1 전극 사이에 노출된 상기 제1 도전형 반도체층과 접촉하는 제1-2-1 반사층; 및 상기 제1-2-1 반사층 아래에서 상기 제1 전극과 상기 제1-2 패시베이션층 사이에 배치된 제1-2-2 반사층을 포함할 수 있다.For example, the 1-2 reflective layer may include a 1-2-1 reflective layer in contact with the first conductive type semiconductor layer exposed between the 1-3 passivation layer and the first electrode; And a 1-2-2 reflective layer disposed between the first electrode and the 1-2 passivation layer under the 1-2-1 reflective layer.
예를 들어, 상기 제1 전극의 탑면과, 상기 제1 패시베이션층의 탑면과, 상기 제1 반사층의 탑면은 동일한 수평선상에 배치될 수 있다.For example, the top surface of the first electrode, the top surface of the first passivation layer, and the top surface of the first reflective layer may be arranged on the same horizontal line.
예를 들어, 상기 제1 전극은 전극 몸체; 및 상기 전극 몸체로부터 상기 제1 도전형 반도체층을 향해 돌출된 돌출부를 포함하고, 상기 제1 도전형 반도체층은 상기 돌출부를 수용할 수 있다.For example, the first electrode may include an electrode body; And a protrusion protruding from the electrode body toward the first conductivity type semiconductor layer, wherein the first conductivity type semiconductor layer can receive the protrusion.
예를 들어, 상기 발광 소자 패키지는 상기 제2 전극과 상기 제2 도전형 반도체층 사이에 배치된 투광 전극을 더 포함할 수 있다.For example, the light emitting device package may further include a light transmitting electrode disposed between the second electrode and the second conductive semiconductor layer.
예를 들어, 상기 제2 전극은 반사성 물질을 포함하는 제2 반사부를 포함하고, 상기 제1 반사부와 상기 제2 반사부를 동일한 물질을 포함할 수 있다.For example, the second electrode may include a second reflective portion including a reflective material, and the first reflective portion and the second reflective portion may include the same material.
예를 들어, 상기 발광 소자 패키지는 상기 제1 전극과 전기적으로 연결된 제1 패드; 상기 제2 전극과 전기적으로 연결된 제2 패드; 및 상기 제1 패드와 상기 제2 전극 사이에 배치되고, 상기 제2 패드와 상기 제1 전극 사이에 배치된 제2 패시베이션층을 더 포함할 수 있다.For example, the light emitting device package may include a first pad electrically connected to the first electrode; A second pad electrically connected to the second electrode; And a second passivation layer disposed between the first pad and the second electrode, the second passivation layer disposed between the second pad and the first electrode.
예를 들어, 상기 제2 패시베이션층은 분산 브래그 반사층을 포함할 수 있다. 상기 제2 패시베이션층은 상기 관통홀에 배치되지 않을 수 있다.For example, the second passivation layer may comprise a distributed Bragg reflection layer. The second passivation layer may not be disposed in the through hole.
예를 들어, 상기 발광 소자 패키지는 서로 전기적으로 이격되어 배치된 제1 및 제2 리드 프레임; 및 상기 제1 및 제2 패드와 상기 제1 및 제2 리드 프레임 사이에 각각 배치된 제1 및 제2 솔더부를 더 포함할 수 있다.For example, the light emitting device package may include first and second lead frames electrically spaced from each other; And first and second solder portions disposed between the first and second pads and the first and second lead frames, respectively.
다른 실시 예에 의한 발광 장치는 상기 발광 소자 패키지를 포함할 수 있다.The light emitting device according to another embodiment may include the light emitting device package.
실시 예에 따른 발광 소자 패키지 및 이를 포함하는 발광 장치는 제1 전극 주변에 제1 반사층을 갭필시켜 구동 전압이 낮고, 개선된 발광 효율을 가지며, 저전류 불량이 방지될 수 있고, 제1 반사층에서 광이 반사되어 광학적 특성이 개선될 뿐만 아니라 오믹 영역 주변에 쇼트키 영역을 형성함으로써 제1 전극으로부터 활성층으로 제1 도전형 캐리어의 스프레딩이 개선되어 우수한 광 추출 효율을 가지며, 정전기 방전 특성이 개선되며, 제1 반사층의 상부에 형성되는 DBR의 특성도 개선될 수 있다.The light emitting device package according to the embodiment and the light emitting device including the same can be used for a light emitting device having a low driving voltage, an improved luminous efficiency, a low current failure, The light is reflected to improve the optical characteristics and the Schottky region is formed around the ohmic region to improve the spreading of the first conductivity type carrier from the first electrode to the active layer and thereby to have excellent light extraction efficiency and to improve the electrostatic discharge characteristics And the characteristics of the DBR formed on the first reflective layer can be improved.
도 1은 실시 예에 의한 발광 소자 패키지의 평면도를 나타낸다.
도 2는 도 1에 도시된 발광 소자 패키지의 단면도를 나타낸다.
도 3은 도 1에 도시된 'A' 부분을 확대하여 도시한 일 실시 예의 단면도를 나타낸다.
도 4는 도 2에 도시된 'A' 부분을 확대하여 도시한 다른 실시 예에 의한 단면도를 나타낸다.
도 5a 내지 도 5f는 도 1 및 도 2에 도시된 발광 소자 패키지의 제조 방법을 설명하기 위한 공정 평면도를 나타낸다.
도 6a 내지 도 6g는 도 1 및 도 2에 도시된 발광 소자 패키지의 제조 방법을 설명하기 위한 공정 단면도를 나타낸다.1 is a plan view of a light emitting device package according to an embodiment.
2 is a cross-sectional view of the light emitting device package shown in FIG.
FIG. 3 is a cross-sectional view of one embodiment of the 'A' portion shown in FIG. 1 in an enlarged manner.
4 is a cross-sectional view of another embodiment showing an enlarged portion 'A' shown in FIG.
5A to 5F are process plan views illustrating a method of manufacturing the light emitting device package shown in FIGS. 1 and 2. FIG.
FIGS. 6A to 6G are cross-sectional views illustrating a method of manufacturing the light emitting device package shown in FIGS. 1 and 2. FIG.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate understanding of the present invention. However, the embodiments according to the present invention can be modified into various other forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. Embodiments of the invention are provided to more fully describe the present invention to those skilled in the art.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment according to the present invention, in the case of being described as being formed on the "upper" or "on or under" of each element, on or under includes both elements being directly contacted with each other or one or more other elements being indirectly formed between the two elements. Also, when expressed as "on" or "on or under", it may include not only an upward direction but also a downward direction with respect to one element.
또한, 이하에서 이용되는 "제1" 및 "제2," "상/상부/위" 및 "하/하부/아래" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.It is also to be understood that the terms "first" and "second," "upper / upper / upper," and "lower / lower / lower" But may be used only to distinguish one entity or element from another entity or element, without necessarily requiring or implying an order.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.The thickness and size of each layer in the drawings are exaggerated, omitted, or schematically shown for convenience and clarity of explanation. Also, the size of each component does not entirely reflect the actual size.
도 1은 실시 예에 의한 발광 소자 패키지(100)의 평면도를 나타내고, 도 2는 도 1에 도시된 발광 소자 패키지(100)의 단면도를 나타낸다.FIG. 1 is a plan view of a light
도 1 및 도 2를 참조하면, 실시 예에 의한 발광 소자 패키지(100)는 기판(110), 패키지 몸체(112), 발광 구조물(120), 제1 및 제2 패시베이션(passivation)층(130, 138), 제1 및 제2 전극(140, 154), 투광 전극(152), 제1 반사층(160), 제1 및 제2 패드(172, 174), 제1 및 제2 솔더부(182, 184), 제1 및 제2 리드 프레임(192, 194), 절연부(196) 및 몰딩 부재(198)를 포함할 수 있다.1 and 2, a light
도 2에 도시된 기판(110), 발광 구조물(120), 제1 및 제2 패시베이션층(130, 138), 제1 및 제2 전극(140, 154), 투광 전극(152), 제1 및 제2 패드(172, 174)는 도 1에 도시된 I-I'선을 따라 절취한 단면도에 해당한다.The
설명의 편의상, 도 2에 도시된 패키지 몸체(112), 제1 및 제2 솔더부(182, 184), 제1 및 제2 리드 프레임(192, 194), 절연부(196) 및 몰딩 부재(198)는 도 1에 도시되지 않고 생략된다.For convenience of explanation, the
기판(110) 아래에 발광 구조물(120)이 배치될 수 있다. 기판(110)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함할 수 있으나, 실시 예는 기판(110)의 물질에 국한되지 않는다.The
기판(110)과 발광 구조물(120) 간의 열 팽창 계수(CTE:Coefficient of Thermal Expansion)의 차이 및 격자 부정합을 개선하기 위해, 이들(110, 120) 사이에 버퍼층(또는, 전이층)(미도시)이 더 배치될 수도 있다. 버퍼층은 예를 들어 Al, In, N 및 Ga로 구성되는 군으로부터 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 국한되지 않는다. 또한, 버퍼층은 단층 또는 다층 구조를 가질 수도 있다.A buffer layer (or a transition layer) (not shown) is formed between the
발광 구조물(120)은 기판(110) 아래에 배치되며, 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함할 수 있다.The
제1 도전형 반도체층(122)은 기판(110) 아래에 배치될 수 있다. 제1 도전형 반도체층(122)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.The first
예를 들어, 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.For example, the first conductivity
활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이에 배치될 수 있다. 활성층(124)은 제1 도전형 반도체층(122)을 통해서 주입되는 전자(또는, 정공)와 제2 도전형 반도체층(126)을 통해서 주입되는 정공(또는, 전자)이 서로 만나서, 활성층(124)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW:Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.The
활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.The well layer / barrier layer of the
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(124)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.A conductive clad layer (not shown) may be formed on and / or below the
또한, 실시 예에 의하면, 활성층(124)은 자외선 파장 대역의 광을 방출할 수 있다. 여기서, 자외선 파장 대역이란, 100 ㎚ 내지 400 ㎚의 파장 대역을 의미한다. 특히, 활성층(124)은 100 ㎚ 내지 280 ㎚ 파장 대역의 광을 방출할 수 있다. 그러나, 실시 예는 활성층(124)에서 방출되는 광의 파장 대역에 국한되지 않는다.Further, according to the embodiment, the
제2 도전형 반도체층(126)은 활성층(124) 아래에 배치될 수 있다. 제2 도전형 반도체층(126)은 반도체 화합물로 형성될 수 있으며, Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(126)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.The second
제1 도전형 반도체층(122)은 n형 반도체층으로, 제2 도전형 반도체층(126)은 p형 반도체층으로 구현할 수 있다. 또는, 제1 도전형 반도체층(122)은 p형 반도체층으로, 제2 도전형 반도체층(126)은 n형 반도체층으로 구현할 수도 있다.The first
발광 구조물(120)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.The
제1 전극(140)은 관통홀(TH)을 통해 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다. 도 6b에 예시된 바와 같이, 관통홀(TH)은 제2 도전형 반도체층(126)과 활성층(124)을 관통하므로 관통홀이라 칭하지만, 일종의 블라인드 홀(blind hole)이다.The
도 3은 도 1에 도시된 'A' 부분을 확대하여 도시한 일 실시 예(A1)의 단면도를 나타낸다.FIG. 3 shows a cross-sectional view of an embodiment A1 in which the 'A' portion shown in FIG. 1 is enlarged.
제1 전극(140)은 오믹 접촉하는 물질을 포함하여 오믹 역할을 수행함으로써 별도의 오믹층(미도시)이 배치될 필요가 없을 수도 있고, 별도의 오믹층이 제1 전극(140) 위 또는 아래에 배치될 수도 있다.The
이하, 제1 전극(140)은 오믹 접촉하는 물질을 포함하여 오믹 역할을 수행하는 것으로 가정하여 설명하지만, 제1 전극(140)과 제1 도전형 반도체층(122) 사이에 별도의 오믹층이 배치된 경우에도 아래의 설명은 적용될 수 있다.Hereinafter, it is assumed that the
도 3을 참조하면, 제1 전극(140)은 관통홀(TH)을 통해 노출된 제1 도전형 반도체층(122)와 오믹 접촉할 수 있다.Referring to FIG. 3, the
한편, 제1 패시베이션층(130)은 관통홀(TH)에 의해 노출된 발광 구조물(120)의 측벽(120-1)에 배치된다. 발광 구조물(120)의 두께 방향과 교차하는 방향(이하, '교차 방향'이라 함)으로 제1 패시베이션층(130)은 제1 전극(140)과 이격되어 배치될 수 있다. 여기서, 교차 방향은 발광 구조물(120)의 두께 방향과 수직한 방향(이하, 수직 방향)일 수 있다.On the other hand, the
제1 패시베이션층(130)은 제1 전극(140)과 발광 구조물(120) 사이에 배치된다. 구체적으로, 제1 패시베이션층(130)은 제1 전극(140)과 발광 구조물(120)의 측벽(120-1) 사이 및 제1 전극(140)과 발광 구조물(120)의 하면 외측(120-2) 사이에 배치될 수 있다.The
또한, 도 3을 참조하면, 제1 패시베이션층(130)은 제1-1 패시베이션층(132), 제1-2 패시베이션층(134) 및 제1-3 패시베이션층(136)을 포함할 수 있다.3, the
제1-1 패시베이션층(132)은 발광 구조물(120)의 아래에 배치될 수 있다.The 1-1
제1-2 패시베이션층(134)은 제1-1 패시베이션층(132)으로부터 관통홀(TH)에서 노출된 발광 구조물(120)의 측벽(120-1)까지 절곡 연장되며, 발광 구조물(120)의 측벽(120-1)과 제1 전극(140) 사이에 배치될 수 있다.The 1-2
제1-3 패시베이션층(136)은 제1-2 패시베이션층(134)으로부터 교차 방향으로 관통홀(TH)에 의해 노출된 제1 도전형 반도체층(122) 아래까지 절곡 연장되어 배치될 수 있다. 이때, 제1-3 패시베이션층(136)은 교차 방향으로 제1 전극(140)과 이격되며, 제1-3 패시베이션층(136)과 제1 전극(140) 사이에서 제1 도전형 반도체층(122)이 노출될 수 있다.The first to third passivation layers 136 may be disposed to extend from the first to second passivation layers 134 in a cross direction to beneath the first
한편, 제1 반사층(160)은 제1 패시베이션층(130)과 제1 전극(140) 사이의 공간(예를 들어, 도 6e에 도시된 SP)에 갭필(gapfill)되어 배치될 수 있다. 제1 반사층(160)은 광을 반사하는 성질을 갖는 금속 물질을 포함할 수 있다. 예를 들어, 제1 반사층(160)은 알루미늄(Al), 금(Au), 은(Ag), 니켈(Ni), 백금(Pt), 로듐(Rh), 티타늄(Ti), 크롬(Cr) 혹은 Al이나 Ag이나 Pt나 Rh를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있다. 예를 들어, 제1 반사층(160)은 Ag/Ni/Ti일 수 있으나, 실시 예는 이에 국한되지 않는다.Meanwhile, the first
전술한 바와 같이, 도 6e에 도시된 공간(SP)에 제1 반사층(160)이 갭필됨으로써, 저전류 특성이 개선되고 광 추출 효율이 증가할 수 있다.As described above, since the
이와 같이, 제1 반사층(160)은 금속 물질이고 제1 도전형 반도체층(122)은 반도체이므로, 제1 반사층(160)은 관통홀(TH)에 의해 노출된 제1 도전형 반도체층(122)과 쇼트키(schottky) 접촉할 수 있다.Since the first
제1 도전형 반도체층(122)과 오믹 접촉하는 제1 전극(140)의 주변에서 제1 반사층(160)이 제1 도전형 반도체층(122)과 쇼트키 접촉할 때, 제1 전극(140)을 통해 제1 도전형 반도체층(122)으로 공급되는 제1 도전형 캐리어 예를 들어 전자의 스프레딩이 원할해져서, 발광 소자 패키지(100)의 광 추출 효율이 증가할 수 있다.When the first
도 3을 참조하면, 제1 반사층(160)에서 제1 도전형 반도체층(122)과 쇼트키 접촉하는 영역(이하, '쇼트키 영역(SA:Schottky Area)'이라 함)의 크기는 제1 전극(140)에서 제1 도전형 반도체층(122)과 오믹 접촉하는 영역(이하, '오믹 영역(OA:Ohmic Area)'이라 함)보다 작을 수 있다.Referring to FIG. 3, the size of a region (hereinafter, referred to as a 'Schottky Area') that is in Schottky contact with the first
만일, 쇼트키 영역(SA)의 크기가 오믹 영역(OA)의 크기의 30%보다 작을 때 전술한 제1 도전형 캐리어의 스프레딩이 미약할 수 있다. 또는, 쇼트키 영역(SA)의 크기가 오믹 영역(OA)의 크기보다 70%보다 클 경우, 오믹 영역(OA)이 협소해져 제1 도전형 캐리어가 제1 도전형 반도체층(122)으로 공급되는 량이 미약해져 동작 전압이 상승할 수 있다. 따라서, 실시 예에 의하면, 쇼트키 영역(SA)의 크기는 오믹 영역(OA)의 크기의 30% 내지 70%일 수 있으나, 실시 예는 이에 국한되지 않는다.If the size of the Schottky region SA is smaller than 30% of the size of the ohmic region OA, the spreading of the first conductivity type carrier described above may be weak. Alternatively, when the size of the Schottky region SA is larger than 70% of the size of the ohmic region OA, the ohmic region OA narrows and the first conductive type carrier is supplied to the first conductive
도 2 및 도 3을 참조하면, 제1 반사층(160)은 제1 전극(140)의 측부(140S)와 하부(140B)를 에워싸도록 배치될 수 있다.Referring to FIGS. 2 and 3, the first
제1 반사층(160)은 제1-1 반사층(162) 및 제1-2 반사층(164)을 포함할 수 있다. 제1-1 반사층(162)은 제1 반사층(160)에서 제1 전극(140)의 아래에 배치된 부분에 해당할 수 있다. 편의상, 도 3의 경우, 제1 반사층(160)에서 제1 전극(140)의 바닥면(140B)의 아래 부분(이하, '제1 부분'이라 함) 뿐만 아니라 제1 부분으로부터 교차 방향으로 우측과 좌측으로 연장되는 부분(이하, '제2 부분'이라 함)도 제1-1 반사층(162)에 속하는 것으로 표기하였다.The first
제1-2 반사층(164)은 제1-1 반사층(162)으로부터 연장되어 제1 전극(140)과 제1 패시베이션층(130) 사이에 배치된 부분에 해당할 수 있다.The 1-2
이때, 제1-2 반사층(164)은 제1-2-1, 제1-2-2 및 제1-2-3 반사층(164-1, 164-2, 164-3)을 포함할 수 있다.At this time, the 1-2
제1-2-1 반사층(164-1)은 제1-3 패시베이션층(136)과 제1 전극(140) 사이에 배치되는 부분으로서, 노출된 제1 도전형 반도체층(122A)과 쇼트키 접촉하는 부분에 해당한다.The 1-2-1 reflection layer 164-1 is a portion disposed between the first-
제1-2-2 반사층(164-2)은 제1-2-1 반사층(164-1) 아래에서 제1 전극(140)과 제1-2 패시베이션층(134) 사이에 배치된 부분에 해당한다. 이 경우, 제1 전극(140)과 제1-2 패시베이션층(134) 사이에서 교차 방향으로, 제1-2-2 반사층(164-2)이 배치될 수 있다.The 1-2-2 reflection layer 164-2 corresponds to a portion disposed between the
제1-2-3 반사층(164-3)은 제1-2-2 반사층(164-2)과 제1-1 반사층(162) 사이에 배치될 수 있다.The 1-2-3 reflection layer 164-3 may be disposed between the 1-2-2 reflection layer 164-2 and the 1-1
도 4는 도 2에 도시된 'A' 부분을 확대하여 도시한 다른 실시 예(A2)에 의한 단면도를 나타낸다.4 is a cross-sectional view of another embodiment A2 showing an enlarged view of the 'A' portion shown in FIG.
도 3에 예시된 바와 같이, 제1 전극(140)의 탑면(140T)과, 제1 패시베이션층(130)의 탑면(130T)과, 제1 반사층(160)의 탑면(160T)은 동일한 수평선상에 배치될 수 있다. 그러나, 실시 예는 이에 국한되지 않는다.3, the
즉, 도 4에 예시된 바와 같이, 제1 전극(140)의 탑면(140T)과 제1 패시베이션층(130)의 탑면(130T)과, 제1 반사층(160)의 탑면(160T)은 단차지게 형성될 수도 있다.4, the
도 3에 도시된 제1 전극(140)은 몸체(142)만을 포함한다. 반면에, 도 4에 도시된 제1 전극(140)은 몸체(142)뿐만 아니라 돌출부(144)를 더 포함할 수 있다. 여기서, 돌출부(144)란 도 3에 도시된 제1 전극(140)의 탑면(140T)으로부터 제1 도전형 반도체층(122)을 향해 돌출된 부분을 의미할 수 있다. 이때, 제1 도전형 반도체층(122)은 돌출부(144)를 수용할 수 있는 공간을 포함할 수 있다.The
이와 같이, 제1 전극(140)이 돌출부(144)를 더 포함함을 제외하면, 도 3에 도시된 일 실시 예(A1)의 단면도는 도 4에 도시된 다른 실시 예(A2)에 의한 단면도와 동일하다. 그러므로, 도 4에 도시된 실시 예(A2)에서 도 3에 도시된 실시 예(A1)와 중복되는 부분에 대해서는 설명을 생략한다.3 except that the
제1 전극(140)의 탑면(140T)이 평평한 도 3에 도시된 실시 예(A1)에서와 달리, 도 4에 도시된 바와 같이 제1 전극(140)의 돌출부(144)가 제1 도전형 반도체층(122)쪽으로 삽입하여 배치될 때, 제1 전극(140)을 통해 공급된 제1 도전형 캐리어가 더 원할히 스프레딩될 수 있어, 발광 소자 패키지(100)의 전기적 특성이 더욱 개선될 수 있다.Unlike the embodiment A1 shown in FIG. 3 in which the
제1 전극(140)의 전극 몸체(142)는 관통홀(TH)에 매립되어 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다.The
또한, 도 3을 참조하면, 전극 몸체(142)는 제1-2-1 반사층(164-1)을 사이에 두고 제1-3 패시베이션층(136)과 대면하여 배치될 수 있다. 또한, 전극 몸체(142)는 제1-2-2 반사층(164-2)을 사이에 두고 제1-2 패시베이션층(134)과 대면하여 배치될 수 있다. 또한, 전극 몸체(142)는 제1-2-3 반사층(164-3)을 사이에 두고 제2 패시베이션층(138)과 대면하여 배치될 수 있다.Referring to FIG. 3, the
한편, 제2 전극(154)은 제1 반사층(160)과 제1 패시베이션층(130)에 의해 서로 전기적으로 이격되어 배치될 수 있다. 제2 전극(154)은 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있다. 또한, 제2 전극(154)은 오믹 특성을 가질 수 있으며, 제2 도전형 반도체층(126)과 오믹 접촉하는 물질을 포함할 수 있다. 만일, 제2 전극(154)이 오믹 역할을 수행할 경우, 별도의 오믹층(미도시)은 형성되지 않을 수 있다.Meanwhile, the
또한, 투광 전극(152)은 제2 전극(154)과 제2 도전형 반도체층(126) 사이에 배치될 수 있다. 투광 전극(152)은 제2 도전형 반도체층(126)의 전기적 특성을 개선시키기 위해 배치될 수 있다. 투광 전극(152)은 투명 전도성 산화막(TCO:Tranparent Conductive Oxide)일 수 있다. 예를 들어, 투광 전극(152)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.In addition, the
한편, 제2 전극(154)은 광 반사 특성을 갖는 물질을 포함하여 반사층의 역할을 수행할 수 있다. 즉, 제2 전극(154)은 반사성 물질을 포함하는 제2 반사층을 포함할 수 있다. 제1 및 제2 반사층(160, 154)는 서로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.Meanwhile, the
도 1 및 도 2에 예시된 발광 소자 패키지(100)는 플립 칩 본딩(flip chip bonding) 구조이기 때문에, 활성층(124)에서 방출된 광은 제1 전극(140), 제1 도전형 반도체층(122) 및 기판(110)을 통해 출사될 수 있다. 이를 위해, 제1 전극(140), 제1 도전형 반도체층(122) 및 기판(110)은 광 투과성을 갖는 물질로 이루어질 수 있다. 이때, 제2 도전형 반도체층(126)과 제2 전극(154)은 광 투과성이나 비투과성을 갖는 물질 또는 반사성을 갖는 물질로 이루어질 수 있으나, 실시 예는 특정한 물질에 국한되지 않을 수 있다.Since the light emitting
제1 및 제2 전극(140, 154) 각각은 제1 및 제2 도전형 반도체층(122, 126) 상의 각각에 양질로 성장될 수 있는 어느 물질로 형성될 수 있다. 예를 들어, 제1 및 제2 전극(140, 154) 각각은 금속으로 형성될 수 있으며, Cr, Cu, Ti, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합 예를 들어, Cr, Al, Ni, Cu 및 Ti로 이루어질 수 있다.Each of the first and
한편, 제1 패드(172)는 제1 전극(140)과 전기적으로 연결되고, 제2 패드(174)는 제2 전극(154)과 전기적으로 연결될 수 있다.The
제2 패시베이션층(138)은 제1 패드(172)와 제2 전극(154) 사이에 배치되어, 제1 패드(172)와 제2 전극(154)을 전기적으로 이격시키는 역할을 수행한다. 또한, 제2 패시베이션층(138)은 제2 패드(174)와 제1 전극(140) 사이에 배치되어, 제2 패드(174)와 제1 전극(140)을 전기적으로 이격시키는 역할을 수행할 수 있다.The
전술한 바와 같이, 제1 및 제2 패드(172, 174)는 서로 전기적으로 이격되어 배치된다. 제1 패드(172) 및 제2 패드(174) 각각은 전기적 전도성을 갖는 금속 물질을 포함할 수 있으며, 제1 및 제2 전극(140, 154) 각각의 물질과 동일하거나 다른 물질을 포함할 수 있다.As described above, the first and
또한, 제2 패시베이션층(138)은 분산 브래그 반사층(DBR:Distributed Bragg Reflector)을 포함할 수 있다. 이 경우, 제2 패시베이션층(138)은 절연 기능과 반사 기능을 모두 수행할 수 있다.In addition, the
DBR은 굴절률이 서로 다른 제1 층(미도시) 및 제2 층(미도시)이 교대로 적어도 1회 이상 적층된 구조일 수 있다. DBR은 전기 절연 물질일 수 있다. 예컨대, 제1 층은 TiO2와 같은 제1 유전체층이고, 제2 층은 SiO2와 같은 제2 유전체층을 포함할 수 있다. 예컨대, DBR은 TiO2/SiO2층이 적어도 1회 이상 적층된 구조일 수 있다. 제1 층 및 제2 층 각각의 두께는 λ/4이고, λ는 발광 셀에서 발생하는 광의 파장일 수 있다.The DBR may be a structure in which a first layer (not shown) and a second layer (not shown) having different refractive indexes are alternately stacked at least once. The DBR may be an electrically insulating material. For example, the first layer is a first dielectric layer, such as TiO 2, the second layer may include a second dielectric layer such as SiO 2. For example, the DBR may be a structure in which a TiO 2 / SiO 2 layer is laminated at least once. The thickness of each of the first layer and the second layer is? / 4, and? Can be the wavelength of light generated in the light emitting cell.
또한, 도 6e에 도시된 공간(SP)에 제1 반사층(160)이 배치되므로, 관통홀(TH)에는 제2 패시베이션층(138)이 배치되지 않는다.In addition, since the first
제1 전극(140)의 주변에 제1 반사층(160)이 배치됨으로써, 활성층(124)에서 방출되어 기판(110)을 향해 상부로 진행하지 않고 제1 및 제2 리드 프레임(192, 194)을 향해 하부로 진행하는 광이 제1 반사층(160)에 의해 반사되어 상부로 진행함으로써, 발광 소자 패키지(100)의 광 추출 효율이 개선될 수 있다.The first
또한, 제2 패시베이션층(138)이 분산 브래그 반사층(DBR)으로 구현될 경우, 활성층(124)에서 방출된 후 제1 반사층(160)에 의해 반사되지 않고 또는 반사될 수 없어 제1 및 제2 리드 프레임(192, 194)을 향해 하부로 진행하는 광이 제2 패시베이션층(138)에 의해 반사되어 상부로 진행함으로써, 발광 소자 패키지(100)의 광 추출 효율이 더욱 개선될 수 있다.In addition, when the
한편, 다시 도 2를 참조하면, 제1 및 제2 솔더부(182, 184)는 제1 및 제2 패드(172, 174)와 각각 전기적으로 연결될 수 있다. 제1 솔더부(182)는 제1 리드 프레임(192)에 전기적으로 연결되고, 제2 솔더부(184)는 제2 리드 프레임(194)에 전기적으로 연결될 수 있다. 즉, 제1 솔더부(182)는 제1 리드 프레임(192)과 제1 패드(172) 사이에 배치되어 이들(192, 172)을 서로 전기적으로 연결시키고, 제2 솔더부(184)는 제2 리드 프레임(194)과 제2 패드(174) 사이에 배치되어, 이들(194, 174)을 서로 전기적으로 연결시킬 수 있다.Referring again to FIG. 2, the first and
전술한 제1 및 제2 솔더부(182, 184)는 제1 및 제2 패드(172, 174)를 통해 제1 및 제2 도전형 반도체층(122, 126)을 제1 및 제2 리드 프레임(192, 194)에 각각 전기적으로 연결시켜, 와이어의 필요성을 없앨 수 있다. 그러나, 다른 실시 예에 의하면, 와이어를 이용하여 제1 및 제2 도전형 반도체층(122, 126)을 제1 및 제2 리드 프레임(192, 194)에 각각 연결시킬 수도 있다.The first and
또한, 제1 솔더부(182) 및 제2 솔더부(184)는 생략될 수도 있다. 이 경우, 제1 패드(172)가 제1 솔더부(182)의 역할을 수행하고, 제2 패드(174)가 제2 솔더부(184)의 역할을 수행할 수 있다. 제1 솔더부(182)와 제2 솔더부(184)가 생략될 경우, 제1 패드(172)는 제1 리드 프레임(192)과 직접 연결되고, 제2 패드(174)는 제2 리드 프레임(194)과 직접 연결될 수 있다.Also, the
제1 솔더부(182) 및 제2 솔더부(184) 각각은 솔더 페이스트(solder paste) 또는 솔더 볼(solder ball)일 수 있다.Each of the
제1 및 제2 리드 프레임(192, 194)은 교차 방향으로 서로 전기적으로 이격되어 배치될 수 있다.The first and second lead frames 192 and 194 may be disposed to be electrically spaced from each other in the cross direction.
제1 및 제2 리드 프레임(192, 194) 각각은 도전형 물질 예를 들면 금속으로 이루어질 수 있으며, 실시 예는 제1 및 제2 리드 프레임(192, 194) 각각의 물질의 종류에 국한되지 않는다. 제1 및 제2 리드 프레임(192, 194)을 전기적으로 분리시키기 위해, 제1 및 제2 리드 프레임(192, 194) 사이에 절연부(196)가 배치될 수도 있다.Each of the first and second lead frames 192 and 194 may be made of a conductive material, for example, metal, and the embodiment is not limited to the kind of material of each of the first and second lead frames 192 and 194 . An insulating
절연부(196), 제1 패시베이션층(130) 및 제2 패시베이션층(138) 각각은 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나의 절연 물질을 포함할 수 있지만, 실시 예는 제1 패시베이션층(130) 및 제2 패시베이션층(138) 및 절연부(196) 각각의 특정한 물질에 국한되지 않는다.
또한, 패키지 몸체(112)가 도전형 물질 예를 들면 금속 물질로 이루어질 경우, 제1 및 제2 리드 프레임(192, 194)은 패키지 몸체(112)의 일부일 수도 있다. 이 경우에도, 제1 및 제2 리드 프레임(192, 194)을 형성하는 패키지 몸체(112)는 절연부(196)에 의해 서로 전기적으로 분리될 수 있다.In addition, when the
패키지 몸체(112)는 캐비티(C:Cavity)를 형성할 수 있다. 예를 들어, 도 2에 예시된 바와 같이, 패키지 몸체(112)는 제1 및 제2 리드 프레임(192, 194)과 함께 캐비티(C)를 형성할 수 있다. 즉, 캐비티(C)는 패키지 몸체(112)의 내측면과 제1 및 제2 리드 프레임(192, 194)의 각 상부면에 의해 정의될 수 있다. 그러나, 실시 예는 이에 국한되지 않는다. 다른 실시 예에 의하면, 도 2에 예시된 바와 달리, 패키지 몸체(112)만으로 캐비티(C)를 형성할 수도 있다. 또는, 상부면이 평평한 패키지 몸체(112) 위에 격벽(barrier wall)(미도시)이 배치되고, 격벽과 패키지 몸체(112)의 상부면에 의해 캐비티가 정의될 수도 있다. 패키지 몸체(112)는 EMC(Epoxy Molding Compound) 등으로 구현될 수 있으나, 실시 예는 패키지 몸체(112)의 재질에 국한되지 않는다.The
몰딩 부재(198)는 기판(110), 제2 패시베이션층(138), 제1 및 제2 패드(172, 174), 제1 및 제2 솔더부(182, 184)를 포위하여 보호할 수 있다. 몰딩 부재(198)는 예를 들어 실리콘(Si)으로 구현될 수 있으며, 형광체를 포함하므로 활성층(124)에서 방출된 광의 파장을 변화시킬 수 있다. 형광체로는 활성층(124)에서 발생된 빛을 백색광으로 변환시킬 수 있는 YAG계, TAG계, Silicate계, Sulfide계 또는 Nitride계 중 어느 하나의 파장변환수단인 형광물질이 포함될 수 있으나, 실시 예는 형광체의 종류에 국한되지 않는다.The
YAG 및 TAG계 형광물질에는 (Y, Tb, Lu, Sc ,La, Gd, Sm)3(Al, Ga, In, Si, Fe)5(O, S)12:Ce 중에서 선택하여 사용가능하며, Silicate계 형광물질에는 (Sr, Ba, Ca, Mg)2SiO4: (Eu, F, Cl) 중에서 선택 사용 가능하다.YAG and TAG fluorescent materials can be selected from among (Y, Tb, Lu, Sc, La, Gd and Sm) 3 (Al, Ga, In, (Sr, Ba, Ca, Mg) 2SiO4: (Eu, F, Cl) may be used as the silicate-based fluorescent material.
또한, Sulfide계 형광물질에는 (Ca,Sr)S:Eu, (Sr,Ca,Ba)(Al,Ga)2S4:Eu 중에서 선택하여 사용가능하며, Nitride계 형광체는 (Sr, Ca, Si, Al, O)N:Eu (예, CaAlSiN4:Eu β-SiAlON:Eu) 또는 Ca-α SiAlON:Eu계인 (Cax,My)(Si,Al)12(O,N)16, 여기서 M 은 Eu, Tb, Yb 또는 Er 중 적어도 하나의 물질이며 0.05<(x+y)<0.3, 0.02<x<0.27 and 0.03<y<0.3, 형광체 성분 중에서 선택하여 사용 할 수 있다.The phosphor can be selected from (Ca, Sr) S: Eu, (Sr, Ca, Ba) (Al, Ga) 2S4: Eu, (Si, Al) 12 (O, N) 16, where M is Eu, Tb (O, N) , Yb or Er and 0.05 <(x + y) <0.3, 0.02 <x <0.27 and 0.03 <y <0.3, respectively.
적색 형광체로는, N(예,CaAlSiN3:Eu)을 포함하는 질화물(Nitride)계 형광체를 사용할 수 있다. 이러한 질화물계 적색 형광체는 황화물(Sulfide)계 형광체보다 열, 수분 등의 외부 환경에 대한 신뢰성이 우수할 뿐만 아니라 변색 위험이 작다.As the red phosphor, a nitride-based phosphor including N (for example, CaAlSiN3: Eu) can be used. Such a nitride-based red phosphor is more excellent in reliability against external environment such as heat and moisture than a sulfide-based phosphor, and has a small risk of discoloration.
또한, 도 1의 경우, 제1 및 제2 패드(172, 174) 각각은 사각형 평면 형상을 갖는 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 예를 들어, 다른 실시 예에 의하면, 제1 및 제2 패드(172, 174) 각각은 타원형 평면 형상이나 삼각형이나 오각형 같은 다양한 다각형 평면 형상을 가질 수도 있다.Also, in the case of FIG. 1, each of the first and
이하, 도 1 및 도 2에 도시된 발광 소자 패키지(100)의 제조 방법을 도 5a 내지 도 5f 및 도 6a 내지 도 6g를 참조하여 다음과 같이 설명한다.Hereinafter, a method for manufacturing the light emitting
도 5a 내지 도 5f는 도 1 및 도 2에 도시된 발광 소자 패키지(100)의 제조 방법을 설명하기 위한 공정 평면도를 나타낸다. 이해를 돕기 위해, 도 5d 및 도 5e 각각에서, 이전 공정에서 층 간의 경계를 점선으로 표기하였다.5A to 5F are process plan views illustrating a method of manufacturing the light emitting
도 6a 내지 도 6g는 도 1 및 도 2에 도시된 발광 소자 패키지(100)의 제조 방법을 설명하기 위한 공정 단면도를 나타낸다.6A to 6G are process sectional views illustrating a method of manufacturing the light emitting
도 5a 및 도 6a를 참조하면, 기판(110) 위에 발광 구조물(120)을 형성한다. 기판(110)은 도전형 물질 또는 비도전형 물질로 형성될 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나에 의해 형성될 수 있으나, 실시 예는 기판(110)의 형성물질에 국한되지 않는다.Referring to FIGS. 5A and 6A, a
발광 구조물(120)은 기판(110) 위에 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 순차적으로 적층하여 형성될 수 있다.The
즉, 먼저 제1 도전형 반도체층(122)을 기판(110) 위에 형성한다. 제1 도전형 반도체층(122)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 형성될 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.That is, the first conductivity
예를 들어, 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 형성될 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.For example, the first conductivity
활성층(124)을 제1 도전형 반도체층(122) 위에 형성한다. 활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW:Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.An
활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.The well layer / barrier layer of the
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. A conductive clad layer (not shown) may be formed on and / or below the
제2 도전형 반도체층(126)을 활성층(124) 위에 형성한다. 제2 도전형 반도체층(126)은 반도체 화합물로 형성될 수 있으며, Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 형성될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 형성될 수 있다. 제2 도전형 반도체층(126)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.The second conductivity
이후, 도 5b 및 도 6b를 참조하면, 제2 도전형 반도체층(126), 활성층(124) 및 제1 도전형 반도체층(122)의 일부를 메사 식각(mesa etching)하여 제1 도전형 반도체층(122)을 노출시키는 관통홀(TH)을 형성한다.5B and 6B, a part of the second
또한, 도 5b에서 관통홀(TH)의 개수는 6개인 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 관통홀(TH)의 개수는 6개보다 많거나 적을 수 있다.In Fig. 5B, the number of through holes TH is shown to be 6, but the embodiment is not limited to this. That is, the number of through holes TH may be more or less than six.
이후, 도 5c 및 도 6c를 참조하면, 관통홀(TH)의 제1 도전형 반도체층(122)을 노출시키면서, 측벽(120-1)을 포함하여 발광 구조물(120)을 감싸도록 제1 패시베이션층(130)을 형성한다. 제1 패시베이션층(130)은 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나로 형성될 수 있다.Referring to FIGS. 5C and 6C, the
이후, 도 5d, 도 6d 및 도 6e를 참조하면, 제1 전극(140)을 형성하기 위해 관통홀(TH)에 배치된 제1 패시베이션층(130)과 발광 구조물(120) 위에 마스크(210)를 형성한다. 이때, 제1 전극(140)이 형성될 영역이 마스크(210)에 의해 노출된다. 예를 들어, 제1 전극(140)을 형성하기 위해 포토 레지스터(PR) 패턴을 마스크(210)로서 형성할 수 있다.5D, 6D and 6E, a
이후, 포토 레지스터(PR) 패턴을 마스크(210)로 이용하여, 제1 전극(140) 형성용 물질을 증착하여 관통홀(TH)을 매우면서 제1 전극(140)을 형성할 수 있다.Thereafter, the
이후, 도 5e 및 도 6f를 참조하면, 마스크(210)가 제거된 결과물 위에 제1 반사층(160)과 제2 전극(154)을 형성한다. 즉, 제1 반사층(160)은 도 6e에 도시된 공간(SP)뿐만 아니라 제1 전극(140)의 상부에도 배치되어, 제1 전극(140)을 감쌀 수 있다. 또한, 제2 전극(154)은 제2 도전형 반도체층(126) 위에 배치될 수 있다. Referring to FIGS. 5E and 6F, a first
예를 들어, 제1 반사층(160)과 제2 전극(154)은 스퍼터 방식으로 동시에 제조될 수 있다.For example, the first
전술한 바와 같이, 도 6d에 도시된 마스크(210)가 기울어져 있는 특성상, 도 6e에 도시된 바와 같이 메사 식각에 의해 노출된 제1 도전형 반도체층(122)의 일부에만 제1 전극(140)이 형성된다. 즉, 관통홀(TH)의 노출된 제1 도전형 반도체층(122)을 덮으면서 제1 전극(140)이 갭필되지 않아, 제1 전극(140)과 제1 패시베이션층(130) 사이에 갭필되지 않은 공간(SP)이 존재한다. 그러나, 실시 예에 의하면, 도 6f에 도시된 바와 같이 제1 반사층(160)으로 공간(SP)을 갭필한다.As described above, due to the inclined nature of the
도 6f를 참조하면, 제1 반사층(160)과 제2 전극(154)이 동일한 재질로 구현될 경우, 제2 전극(154)을 형성할 때, 제1 반사층(160)을 동시에 형성할 수 있어, 제1 반사층(160)을 형성하기 위한 별도의 공정이 요구되지 않는다.6F, when the first
예를 들어, 제1 및 제2 전극(140, 154) 각각은 금속으로 형성될 수 있으며, Cr, Cu, Ti, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합 예를 들어, Cr, Al, Ni, Cu 및 Ti로 형성될 수 있다.For example, each of the first and
이때, 노출된 제2 도전형 반도체층(126) 위에 제2 전극(154)을 형성하기 이전에, 노출된 제2 도전형 반도체층(126) 위에 투광 전극(152)을 형성할 수 있다. 투광 전극(152)은 투명 전도성 산화막(TCO:Tranparent Conductive Oxide)으로 형성될 수 있다. 예를 들어, 투광 전극(152)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나에 의해 형성될 수 있으며, 이러한 재료로 한정하지는 않는다.At this time, the
전술한 도 5e를 참조하면, 제1 반사층(160)에서 쇼트키 영역(SA)은 오믹 영역(OA)을 에워싸는 평면 형상을 가질 수 있다.Referring to FIG. 5E, the Schottky region SA in the first
이후, 도 5f 및 도 6g를 참조하면, 제1 및 제2 전극(140, 154)에 제1 및 제2 패드(172, 174)가 연결될 부분을 각각 노출시키면서 제2 패시베이션층(138)을 형성할 수 있다. 제2 패시베이션층(138)은 분산 브래그 반사층으로 구현될 수 있으나, 실시 예는 이에 국한되지 않는다.Referring to FIGS. 5F and 6G, a
이후, 도 6g를 참조하면, 제2 패시베이션층(138)에 의해 노출된 제1 전극(140) 위에 제1 패드(172)를 형성하고, 제2 패시베이셔층(138)에 의해 노출된 제2 전극(154) 위에 제2 패드(174)를 형성한다. 제1 및 제2 패드(172, 174) 각각은 전기적 전도성을 갖는 금속 물질로 형성될 수 있으며, 제1 및 제2 전극(140, 154) 각각의 물질과 동일하거나 다른 물질로 형성될 수 있다.6G, a
전술한 도 6e에 도시된 공간(SP)에 제1 반사층(160) 대신에 DBR을 제2 패시베이션층(154)으로서 매립할 경우, DBR이 갖는 특성상 공간(SP)에 제2 패시베이션층(154)이 모두 갭필되지 않을 수 있다.When the DBR is buried in the space SP shown in FIG. 6E instead of the first
반면에, 전술한 실시 예에 의한 발광 소자 패키지(100)의 경우, 공간(SP)에 DBR 대신에 제1 반사층(160)과 같은 금속층을 매립하므로, 갭필 특성이 양호해질 수 있다. 이로 인해, 실시 예에 의한 발광 소자 패키지(100)의 구동 전압은 상승하지 않고, 발광 효율이 개선되며, 피트(pits)에 의한 저전류 불량이 방지될 수 있다.On the other hand, in the case of the light emitting
또한, 전술한 실시 예에 의한 발광 소자 패키지(100)에서 제1 전극(140)과 제1 패시베이션층(130) 사이의 공간에 제1 반사층(160)이 갭필됨으로써, 활성층(124)으로부터 방출되어 발광 구조물(120)의 상부로 빠져나가지 못하고 제1 및 제2 리드 프레임(192, 194)을 향하는 광이 제1 반사층(160)에서 반사될 수 있어, 발광 소자 패키지(100)의 광 추출 효율이 개선될 수 있다.The first
또한, 전술한 실시 예에 의한 발광 소자 패키지(100)의 경우, 제1 전극(140)의 오믹 영역(OA)을 둘러싸도록 쇼트키 영역(SA)이 배치됨으로써, 제1 전극(140)을 통해 공급되는 제1 도전형 캐리어가 더욱 스프레딩되어, 활성층(124)으로 보다 많은 제1 도전형 캐리어가 공급될 수 있따. 이로 인해, 발광 소자 패키지(100)의 광 추출 효율이 더욱 개선될 수 있다. 더우기 이로 인해, 정전기 방전(ESD:Electrostatic Discharge) 특성이 개선될 수 있다. 제1 도전형 캐리어의 스프레딩은 도 3 보다는 도 4에 도시된 구조에서 더욱 양호해질 수 있다. 왜냐하면, 도 4에 도시된 제1 전극(140)은 돌출부(144)를 갖기 때문이다.In the light emitting
또한, 제2 패시베이션층(138)이 DBR로 구현될 경우, DBR은 제1 반사층(160)의 상부에 형성되므로 DBR의 특성이 개선될 수 있다.In addition, when the
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.A plurality of light emitting device packages according to the embodiments may be arrayed on a substrate, and a light guide plate, a prism sheet, a diffusion sheet, and the like may be disposed on the light path of the light emitting device package. The light emitting device package, the substrate, and the optical member may function as a backlight unit.
또한, 실시 예에 따른 발광 소자 패키지는 표시 장치, 지시 장치, 조명 장치 등과 같은 발광 장치에 포함될 수 있다.Further, the light emitting device package according to the embodiment may be included in a light emitting device such as a display device, a pointing device, a lighting device, and the like.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 상에 배치되는 반사판과, 광을 방출하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.Here, the display device includes a bottom cover, a reflector disposed on the bottom cover, a light emitting module for emitting light, a light guide plate disposed in front of the reflector for guiding light emitted from the light emitting module forward, An image signal output circuit connected to the display panel and supplying an image signal to the display panel; and a color filter disposed in front of the display panel, . Here, the bottom cover, the reflection plate, the light emitting module, the light guide plate, and the optical sheet may form a backlight unit.
또한, 조명 장치는 기판과 실시 예에 따른 발광 소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.In addition, the illumination device may include a light source module including a substrate and a light emitting device package according to an embodiment, a heat sink for dissipating heat of the light source module, and a power supply unit for processing or converting an electric signal provided from the outside, . For example, the lighting device may include a lamp, a head lamp, or a streetlight.
해드 램프는 기판 상에 배치되는 발광 소자 패키지들을 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.The head lamp includes a light emitting module including light emitting device packages disposed on a substrate, a reflector for reflecting light emitted from the light emitting module in a predetermined direction, for example, forward, a lens for refracting light reflected by the reflector forward And a shade that reflects off or reflects a portion of the light reflected by the reflector and directed to the lens to provide the designer with a desired light distribution pattern.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.
100: 발광 소자 패키지
110: 기판
112: 몸체
120: 발광 구조물
122: 제1 도전형 반도체층
124: 활성층
126: 제2 도전형 반도체층
130: 제1 패시베이션층
132: 제1-1 패시베이션층
134: 제1-2 패시베이션층
136: 제1-3 패시베이션층
138: 제2 패시베이션층
140: 제1 전극
142: 전극 몸체
144: 돌출부
152: 투광 전극
154: 제2 전극
160: 제1 반사층
162: 제1-1 반사층
164: 제1-2 반사층
164-1: 제1-2-1 반사층
164-2: 제1-2-2 반사층
164-3: 제1-2-3 반사층
172: 제1 패드
174: 제2 패드
182: 제1 솔더부
184: 제2 솔더부
192: 제1 리드 프레임
194: 제2 리드 프레임
196: 절연부
198: 몰딩부재
210: 마스크100: light emitting device package 110: substrate
112: body 120: light emitting structure
122: first conductivity type semiconductor layer 124: active layer
126: second conductivity type semiconductor layer 130: first passivation layer
132: 1-1 passivation layer 134: 1-2 passivation layer
136: 1-3 passivation layer 138: second passivation layer
140: first electrode 142: electrode body
144: protruding portion 152: light projecting electrode
154: second electrode 160: first reflective layer
162: 1-1 reflective layer 164: 1-2 reflective layer
164-1: 1-2-1 reflective layer 164-2: 1-2-2 reflective layer
164-3: first 1-2-3 reflective layer 172: first pad
174: second pad 182: first solder
184: second solder part 192: first lead frame
194: second lead frame 196: insulating part
198: molding member 210: mask
Claims (17)
상기 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
상기 제2 도전형 반도체층과 상기 활성층을 관통하는 관통홀을 통해 상기 제1 도전형 반도체층과 연결된 제1 전극;
상기 관통홀에 의해 노출된 상기 발광 구조물의 측벽에 배치되며, 상기 제1 전극과 이격되어 배치된 제1 패시베이션층;
상기 제1 패시베이션층과 상기 제1 전극 사이의 공간에 갭필된 제1 반사층; 및
상기 제2 도전형 반도체층과 연결된 제2 전극을 포함하는 발광 소자 패키지.Board;
A light emitting structure disposed under the substrate and including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer;
A first electrode connected to the first conductivity type semiconductor layer through a through hole passing through the second conductivity type semiconductor layer and the active layer;
A first passivation layer disposed on a sidewall of the light emitting structure exposed by the through hole, the first passivation layer being spaced apart from the first electrode;
A first reflective layer that is gapped in a space between the first passivation layer and the first electrode; And
And a second electrode connected to the second conductive type semiconductor layer.
상기 제1 전극은 상기 관통홀에 의해 노출된 상기 제1 도전형 반도체층과 오믹 접촉하는 발광 소자 패키지.The semiconductor light emitting device according to claim 1, wherein the first reflective layer is in Schottky contact with the first conductive type semiconductor layer exposed by the through hole,
Wherein the first electrode is in ohmic contact with the first conductivity type semiconductor layer exposed by the through hole.
상기 제1 전극의 아래에 배치된 제1-1 반사층; 및
상기 제1-1 반사층으로부터 연장되어 상기 제1 전극과 상기 제1 패시베이션층 사이에 배치된 제1-2 반사층을 포함하는 발광 소자 패키지.The light-emitting device according to claim 1, wherein the first reflective layer
A 1-1 reflective layer disposed under the first electrode; And
And a 1-2 second reflective layer extending from the 1-1 reflective layer and disposed between the first electrode and the first passivation layer.
상기 발광 구조물의 아래에 배치된 제1-1 패시베이션층;
상기 관통홀에 의해 노출된 상기 발광 구조물의 측벽에 배치된 제1-2 패시베이션층; 및
상기 관통홀에 의해 노출된 상기 제1 도전형 반도체층 아래에 배치되며, 상기 제1 전극과 이격된 제1-3 패시베이션층을 포함하는 발광 소자 패키지.The method of claim 6, wherein the first passivation layer
A 1-1 passivation layer disposed under the light emitting structure;
A 1-2 passivation layer disposed on a sidewall of the light emitting structure exposed by the through hole; And
And a first-third passivation layer disposed under the first conductive semiconductor layer exposed by the through-hole and spaced apart from the first electrode.
상기 제1-3 패시베이션층과 상기 제1 전극 사이에 노출된 상기 제1 도전형 반도체층과 접촉하는 제1-2-1 반사층; 및
상기 제1-2-1 반사층 아래에서 상기 제1 전극과 상기 제1-2 패시베이션층 사이에 배치된 제1-2-2 반사층을 포함하는 발광 소자 패키지.8. The optical information recording medium according to claim 7,
A first 1-2-1 reflective layer in contact with the first conductivity type semiconductor layer exposed between the first passivation layer and the first electrode; And
And a 1-2-2 reflection layer disposed between the first electrode and the 1-2 passivation layer below the 1-2-1 reflection layer.
전극 몸체; 및
상기 전극 몸체로부터 상기 제1 도전형 반도체층을 향해 돌출된 돌출부를 포함하고,
상기 제1 도전형 반도체층은 상기 돌출부를 수용하는 발광 소자 패키지.The method of claim 1, wherein the first electrode
An electrode body; And
And a protrusion protruding from the electrode body toward the first conductivity type semiconductor layer,
And the first conductivity type semiconductor layer receives the protrusion.
상기 제1 반사부와 상기 제2 반사부를 동일한 물질을 포함하는 발광 소자 패키지The method of claim 1, wherein the second electrode comprises a second reflective portion comprising a reflective material,
Wherein the first reflective portion and the second reflective portion are made of the same material,
상기 제1 전극과 전기적으로 연결된 제1 패드;
상기 제2 전극과 전기적으로 연결된 제2 패드; 및
상기 제1 패드와 상기 제2 전극 사이에 배치되고, 상기 제2 패드와 상기 제1 전극 사이에 배치된 제2 패시베이션층을 더 포함하는 발광 소자 패키지.The light emitting device package according to claim 1,
A first pad electrically connected to the first electrode;
A second pad electrically connected to the second electrode; And
And a second passivation layer disposed between the first pad and the second electrode, the second passivation layer disposed between the second pad and the first electrode.
서로 전기적으로 이격되어 배치된 제1 및 제2 리드 프레임; 및
상기 제1 및 제2 패드와 상기 제1 및 제2 리드 프레임 사이에 각각 배치된 제1 및 제2 솔더부를 더 포함하는 발광 소자 패키지.14. The light emitting device package according to claim 13,
A first lead frame and a second lead frame electrically separated from each other; And
Further comprising first and second solder portions disposed between the first and second pads and the first and second lead frames, respectively.
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