KR20160145600A - 접합 soi 웨이퍼의 제조방법 - Google Patents

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타이시 와카바야시
켄지 메구로
마사타케 나카노
신이치로 야기
토모스케 요시다
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신에쯔 한도타이 가부시키가이샤
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Abstract

베이스 웨이퍼의 접합면측으로 다결정 실리콘층을 퇴적하는 공정과, 다결정 실리콘층의 표면을 연마하는 공정과, 본드 웨이퍼의 접합면에 절연막을 형성하는 공정과, 절연막을 개재하여 베이스 웨이퍼의 다결정 실리콘층의 연마면과 본드 웨이퍼를 접합하는 공정과, 접합된 상기 본드 웨이퍼를 박막화하여 SOI층을 형성하는 공정을 가지며, 베이스 웨이퍼로서 저항률이 100Ω·cm 이상인 것을 이용하고, 다결정 실리콘층을 퇴적하는 공정은, 베이스 웨이퍼의 다결정 실리콘층을 퇴적하는 표면에 미리 산화막을 형성하는 단계를 추가로 포함하고, 다결정 실리콘층의 퇴적은, 1010℃ 이하의 제1 온도에서 행하는 제1 성장과, 제1 온도보다 고온인 제2 온도에서 제1 성장보다 두껍게 퇴적을 행하는 제2 성장의 2단계로 나누어 행하는 접합 SOI 웨이퍼의 제조방법.

Description

접합 SOI 웨이퍼의 제조방법{BONDED SOI WAFER MANUFACTURING METHOD}
본 발명은, 접합 SOI 웨이퍼의 제조방법에 관한 것이다.
RF(Radio Frequency: 고주파) 디바이스에 대응한 SOI 웨이퍼로서, 베이스 웨이퍼의 저항률을 고저항화함으로써 대처해 왔다. 그러나, 추가적인 고속화에 대응하기 위하여 보다 높은 주파수에 대응할 필요가 생겼으며, 종래의 고저항 웨이퍼의 사용만으로는 대처할 수 없게 되었다.
이에, 대응책으로서 SOI 웨이퍼의 매립 산화막층(BOX층) 바로 아래에, 발생한 캐리어를 소멸시키는 효과를 갖는 층(캐리어 트랩층)을 가하는 것이 제안되어 있으며, 고저항 웨이퍼 중에 발생한 캐리어를 재결합시키기 위한 고저항의 다결정 실리콘층을 베이스 웨이퍼 상에 형성할 필요가 생겼다.
특허문헌 1에는, BOX층과 베이스 웨이퍼의 계면에, 캐리어 트랩층으로서의 다결정 실리콘층이나 비정질 실리콘층을 형성하는 것이 기재되어 있다.
한편, 특허문헌 2에도, BOX층과 베이스 웨이퍼의 계면에, 캐리어 트랩층으로서의 다결정층을 형성하는 것이 기재되어 있으며, 나아가, 다결정 실리콘층의 재결정화를 방지하기 위하여, 다결정 실리콘층 형성 후의 열처리온도를 제한하고 있다.
또한, 특허문헌 3에는, 캐리어 트랩층으로서의 다결정 실리콘층이나 비정질 실리콘층을 형성하는 것은 기재되어 있지 않으나, 본드 웨이퍼와 접합하는 측의 베이스 웨이퍼 표면의 표면거칠기를 크게 함으로써, 캐리어 트랩층과 동일한 효과를 얻는 것이 기재되어 있다.
일본특허공표 2007-507093호 공보 일본특허공표 2013-513234호 공보 일본특허공개 2010-278160호 공보
상기 서술한 바와 같이, 보다 높은 주파수에 대응하는 디바이스를 제작하기 위하여, SOI 웨이퍼의 BOX층 밑에 캐리어 트랩층을 형성할 필요가 생겼다.
나아가, 캐리어 트랩층으로서 기능시키기 위한 다결정 실리콘층의 두께는, 예를 들어, 0.5μm 이상으로 비교적 두꺼우므로, 가능한 한 고속으로 편면(片面)에만 성장시키는 것이 호적하다. 그러나, 발명자들이 검토한 결과, 다결정 실리콘층을 편면에만 두껍게 퇴적하면, 두께의 증가에 따라 웨이퍼의 휨(反り)이 커져, 접합불량의 원인이 되는 것을 알 수 있었다.
한편, 가능한 한 고속으로 다결정 실리콘층을 퇴적하기 위해서는 성장온도를 성장온도를 높일 필요가 있는데, 성장온도가 높아지면, 베이스 웨이퍼 표면의 자연산화막의 일부가 소실되고, 그 부분에서는 다결정 실리콘이 성장하지 못해, 단결정화되어 버린다는 문제도 있는 것을 알 수 있었다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 캐리어 트랩층으로서 기능시키기 위한 다결정 실리콘층의 두께를 충분히 두껍게 퇴적한 경우여도, 베이스 웨이퍼의 휨의 증대를 억제하면서, 다결정 실리콘의 단결정화도 방지할 수 있는 접합 SOI 웨이퍼의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은, 모두 실리콘 단결정으로 이루어진 본드 웨이퍼와 베이스 웨이퍼를 절연막을 개재하여 접합하여 접합 SOI 웨이퍼를 제조하는 방법으로서, 적어도, 상기 베이스 웨이퍼의 접합면측으로 다결정 실리콘층을 퇴적하는 공정과, 이 다결정 실리콘층의 표면을 연마하는 공정과, 상기 본드 웨이퍼의 접합면에 상기 절연막을 형성하는 공정과, 상기 절연막을 개재하여 상기 베이스 웨이퍼의 상기 다결정 실리콘층의 연마면과 상기 본드 웨이퍼를 접합하는 공정과, 접합된 상기 본드 웨이퍼를 박막화하여 SOI층을 형성하는 공정을 가지며, 상기 베이스 웨이퍼로서 저항률이 100Ω·cm 이상인 실리콘 단결정 웨이퍼를 이용하고, 상기 다결정 실리콘층을 퇴적하는 공정은, 베이스 웨이퍼의 상기 다결정 실리콘층을 퇴적하는 표면에 미리 산화막을 형성하는 단계를 추가로 포함하고, 상기 다결정 실리콘층의 퇴적은, 1010℃ 이하의 제1 온도에서 행하는 제1 성장과, 상기 제1 온도보다 고온인 제2 온도에서 상기 제1 성장보다 두껍게 퇴적을 행하는 제2 성장의 2단계로 나누어 행하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법을 제공한다.
이처럼, 베이스 웨이퍼의 실리콘 단결정의 표면에 미리 산화막을 형성해 두고, 다결정 실리콘층의 퇴적온도를 1010℃ 이하로 함으로써, 베이스 웨이퍼 표면의 산화막의 일부가 소실되는 것을 방지할 수 있고, 이에 따라 다결정 실리콘층의 단결정화가 일어나는 것을 방지할 수 있어, 캐리어 트랩층으로서의 효과를 유지할 수 있다.
나아가, 1010℃ 이하의 저온에서 다결정 실리콘층을 퇴적한 후, 그보다 고온에서, 또한, 그보다 두껍게 다결정 실리콘층을 퇴적함으로써, 다결정 실리콘층을 고속으로 효율좋게, 충분한 두께로 퇴적하면서, 웨이퍼의 휨을 억제할 수 있다.
이때, 상기 산화막을, 웨트세정에 의해 형성하는 것이 바람직하다.
베이스 웨이퍼와 다결정 실리콘층 사이에 산화막을 개재시킴으로써 RF 디바이스의 특성에 영향을 줄 가능성이 있으므로, 형성하는 산화막 두께는 얇게 하는 것이 바람직하고, 예를 들어 10nm 이하의 두께로 하는 것이 바람직하다. 이러한 두께의 산화막을 형성하는 방법으로는, 웨트세정을 가장 간편한 방법으로 들 수 있다.
이때, 상기 제1 온도를 900℃ 이상으로 하고, 상기 제2 온도를 1100℃ 이상으로 하는 것이 바람직하다.
제1 온도를 900℃ 이상으로 하면, 퇴적속도가 너무 느려져서 생산성이 저하되는 것을 방지할 수 있다.
또한, 제2 온도를 1100℃ 이상으로 하면, 충분히 높은 퇴적속도가 얻어져 생산성이 향상됨과 동시에, 다결정 실리콘층 퇴적 후의 웨이퍼의 휨을 충분히 억제할 수 있다.
나아가, SOI 웨이퍼 제조공정의 열처리공정이나 디바이스 제조공정의 열처리가 비교적 고온(예를 들어, 1000~1200℃ 정도)이었다고 해도, 이와 동등한 온도에서 다결정 실리콘층의 퇴적이 행해지므로, 다결정 실리콘층의 입계성장이 충분히 억제되어, 캐리어 트랩층으로서의 효과를 유지할 수 있다.
이때, 상기 다결정 실리콘층의 접합시의 두께를 2μm 이상으로 하는 것이 바람직하다.
다결정 실리콘층의 접합시의 두께를 2μm 이상으로 함으로써 웨이퍼의 휨의 영향으로 인해 접합불량의 빈도가 높아지지만, 다결정 실리콘층의 접합시의 두께가 2μm 이상이어도 다결정 실리콘층의 퇴적에 있어서 제1 성장보다 고온인 제2 성장이 행해져 있으면, 웨이퍼의 휨을 저감할 수 있으므로, 캐리어 트랩층으로서의 효과를 높이면서, 접합불량의 저감을 도모할 수 있다.
이상과 같이, 본 발명에 따르면, 베이스 웨이퍼의 실리콘 단결정의 표면에 미리 산화막을 형성해 두고, 다결정 실리콘층의 퇴적온도를 1010℃ 이하로 함으로써, 베이스 웨이퍼 표면의 산화막의 일부가 소실되는 것을 방지할 수 있고, 다결정 실리콘층의 단결정화가 일어나는 것을 방지할 수 있어, 캐리어 트랩층으로서의 효과를 유지할 수 있다.
나아가, 1010℃ 이하의 저온에서 다결정 실리콘층을 퇴적한 후, 그보다 고온에서, 또한, 그보다 두껍게 다결정 실리콘층을 퇴적함으로써, 다결정 실리콘층을 고속으로 효율좋게, 충분한 두께로 퇴적하면서, 웨이퍼의 휨을 억제할 수 있다.
도 1은 본 발명의 접합 SOI 웨이퍼의 제조방법의 실시태양의 일예를 나타내는 제조플로우이다.
도 2는 본 발명의 접합 SOI 웨이퍼의 제조방법의 실시태양의 일예를 나타내는 공정단면도이다.
이하, 본 발명에 대하여, 실시태양의 일예로서, 도면을 참조하면서 상세하게 설명하나, 본 발명은 이것으로 한정되는 것은 아니다.
상기 서술한 바와 같이, 보다 높은 주파수에 대응하는 디바이스를 제작하기 위하여 SOI 웨이퍼의 BOX층 밑에 캐리어 트랩층을 형성할 필요가 생기는데, 캐리어 트랩층으로서 기능시키기 위해서는 다결정 실리콘층은 비교적 두꺼운 막두께가 요구되므로, 가능한 한 고속으로 편면에만 성장시키는 것이 호적하다. 그러나, 다결정 실리콘층을 편면에만 두껍게 퇴적하면, 두께의 증가에 따라 웨이퍼의 휨이 커져, 접합불량의 원인이 된다는 문제가 있었다. 또한, 가능한 한 고속으로 다결정 실리콘층을 퇴적하기 위해서는 성장온도를 높일 필요가 있는데, 성장온도가 높아지면, 베이스 웨이퍼 표면의 자연산화막의 일부가 소실되고, 그 부분에서는 다결정 실리콘이 성장하지 못해, 단결정화되어 버린다는 문제가 있었다.
이에, 발명자들은, 캐리어 트랩층으로서 기능시키기 위한 다결정 실리콘층의 두께를 충분히 두껍게 퇴적한 경우여도, 베이스 웨이퍼의 휨의 증대를 억제하면서, 다결정 실리콘의 단결정화도 방지할 수 있는 접합 SOI 웨이퍼의 제조방법에 대하여 예의 검토를 거듭하였다.
그 결과, 베이스 웨이퍼의 실리콘 단결정의 표면에 미리 산화막을 형성해 두고, 그 후에 행하는 다결정 실리콘층의 퇴적온도를 1010℃ 이하로 함으로써, 베이스 웨이퍼 표면의 산화막의 일부가 소실되는 것을 방지할 수 있고, 다결정 실리콘층의 단결정화가 일어나는 것을 방지할수 있어, 캐리어 트랩층으로서의 효과를 유지할 수 있고, 나아가, 1010℃ 이하의 저온에서 다결정 실리콘층을 퇴적한 후, 그보다 고온에서, 또한, 그보다 두껍게 다결정 실리콘층을 퇴적함으로써, 다결정 실리콘층을 고속으로 효율좋게, 충분한 두께로 퇴적하면서, 웨이퍼의 휨을 억제할 수 있는 것을 발견하여, 본 발명을 완성하였다.
이하, 도 1-2를 참조하면서, 본 발명의 접합 SOI 웨이퍼의 제조방법의 실시태양의 일예를 설명한다.
우선, 실리콘 단결정으로 이루어진 본드 웨이퍼(10)를 준비한다(도 1의 스텝 S11, 도 2(a) 참조).
다음에, 예를 들어 열산화나 CVD 등에 의해, 본드 웨이퍼(10)에, 매립 산화막층(BOX층)(16)이 되는 절연막(예를 들어, 산화막)(13)을 성장시킨다(도 1의 스텝 S12, 도 2(b) 참조).
다음에, 그 절연막(13)의 위에서부터 이온주입기에 의해, 수소이온과 희가스이온 중 적어도 1종류의 가스이온을 주입하여, 본드 웨이퍼(10) 내에 이온주입층(17)을 형성한다(도 1의 스텝 S13, 도 2(c) 참조). 이때, 목표로 하는 SOI층(15)의 두께를 얻을 수 있도록, 이온주입 가속전압을 선택한다.
다음에, 본드 웨이퍼(10)의 접합면의 파티클을 제거하기 위하여, 접합 전 세정을 행한다(도 1의 스텝 S14 참조).
한편, 상기와 별도로, 실리콘 단결정으로 이루어진 베이스 웨이퍼(11)를 준비한다(도 1의 스텝 S21, 도 2(d) 참조).
다음에, 베이스 웨이퍼(11) 상에, 산화막(베이스 산화막)(20)을 형성한다(도 1의 스텝 S22, 도 2(e) 참조). 산화막(20)의 두께는 특별히 한정되지 않으나, 베이스 웨이퍼(11)와 다결정 실리콘층(12) 사이에 산화막(20)이 개재함에 따라 RF 디바이스의 특성에 영향을 줄 가능성이 있으므로, 형성하는 산화막 두께는 얇게 하는 것이 바람직하고, 예를 들어, 0.3nm 이상, 10nm 이하의 두께로 하는 것이 바람직하다.
이러한 두께의 산화막을 형성하는 방법으로는, 웨트세정을 가장 간편한 방법으로 들 수 있다. 구체적으로는, SC1(NH4OH와 H2O2의 혼합수용액), SC2(HCl와 H2O2의 혼합수용액), 황산과수(H2SO4와 H2O2의 혼합수용액), 오존수 등을 이용한 세정이나, 이들을 조합한 세정을 행함으로써, 두께 0.5~3nm 정도의 균일한 산화막을 형성할 수 있다.
다음에, 산화막(베이스 산화막)(20) 상에 다결정 실리콘층(12)을 퇴적시킨다(도 1의 스텝 S23, 도 2(f) 참조). 여기서, 다결정 실리콘층(12)의 퇴적은, 1010℃ 이하의 제1 온도에서 행하는 제1 성장과, 제1 온도보다 고온인 제2 온도에서 제1 성장보다 두껍게 퇴적을 행하는 제2 성장(제1 성장 후에 행해짐)의 2단계로 나누어 행한다.
베이스 웨이퍼의 실리콘 단결정의 표면과 퇴적하는 다결정 실리콘층 사이에, 미리 산화막을 형성해 두고, 그 후에 행해지는 제1 성장시의 퇴적온도를 1010℃ 이하로 함으로써, 베이스 웨이퍼 표면의 산화막의 일부가 소실되는 것을 방지할 수 있다. 나아가, 1010℃ 이하의 저온에서 소정의 막두께(0.5μm 정도)를 퇴적한 후, 제2 성장에 있어서 제1 성장보다 고온에서, 또한, 제1 성장보다 두껍게 다결정 실리콘층을 퇴적함으로써, 다결정 실리콘층(12)을 고속으로 효율좋게, 충분한 두께로 퇴적하면서, 웨이퍼의 휨을 억제할 수 있다.
한편, 이 2단계의 성장은 연속적으로 행해도 되고, 일단 성장로로부터 꺼내어, 그 후 제2 성장을 행하도록 해도 된다.
다음에, 베이스 웨이퍼(11)에 퇴적된 다결정 실리콘층(12)의 표면을 연마에 의해 평탄화한다(도 1의 스텝 S24, 도 2(g) 참조). 고온에서 퇴적한 다결정 실리콘층(12)의 표면거칠기는 커서, 그대로 접합하기 곤란하므로, 다결정 실리콘층(12)의 표면을 연마에 의해 평탄화할 필요가 있다.
다음에, 연마된 다결정 실리콘층(12)의 표면의 파티클을 제거하기 위하여, 접합 전 세정을 행한다(도 1의 스텝 S25 참조).
한편, 도 1의 스텝 S11~S14와, 도 1의 스텝 S21~S25는 병행하여 진행할 수 있다.
다음에, 다결정 실리콘층(12)이 형성된 베이스 웨이퍼(11)를, 베이스 웨이퍼(11)의 다결정 실리콘층(12)이 형성된 면과 본드 웨이퍼(10)의 주입면이 접하도록, 절연막(13)을 형성한 본드 웨이퍼(10)와 밀착시켜 접합한다(도 1의 스텝 S31, 도 2(h) 참조).
다음에, 이온주입층(17)에 미소기포층을 발생시키는 열처리(박리열처리)를 접합한 웨이퍼에 실시하고, 발생한 미소기포층에 의해(にて) 박리하여, 베이스 웨이퍼(11) 상에 매립 산화막층(16)과 SOI층(15)이 형성된 접합 웨이퍼(14)를 제작한다(도 1의 스텝 S32, 도 2(i) 참조). 한편, 이때, 박리면(19)을 갖는 박리 웨이퍼(18)가 파생된다.
다음에, 접합계면의 결합강도를 증가시키기 위하여, 접합 웨이퍼(14)에 결합열처리를 실시한다(도 1의 스텝 S33 참조).
상기와 같이 하여 접합 SOI 웨이퍼를 제조할 수 있다.
상기에서 설명한 본 발명의 접합 SOI 웨이퍼의 제조방법에 있어서, 다결정 실리콘층(12)의 퇴적의 제1 성장시의 제1 온도는 900℃ 이상으로 하는 것이 바람직하다. 제1 온도를 900℃ 이상으로 하면, 퇴적속도가 너무 느려져서 생산성이 저하되는 것을 방지할 수 있다.
또한, 다결정 실리콘층(12)의 퇴적의 제2 성장시의 제2 온도는 1100℃ 이상으로 하는 것이 바람직하다. 제2 온도를 1100℃ 이상으로 하면, 충분히 높은 퇴적속도가 얻어져 생산성이 향상됨과 동시에, 다결정 실리콘층 퇴적 후의 웨이퍼의 휨을 충분히 억제할 수 있다. 나아가, SOI 웨이퍼 제조공정의 열처리공정이나 디바이스 제조공정의 열처리가 비교적 고온(예를 들어, 1000~1200℃ 정도)이었다고 해도, 이와 동등한 온도에서 다결정 실리콘층의 퇴적이 행해지므로, 다결정 실리콘층의 입계성장이 충분히 억제되어, 캐리어 트랩층으로서의 효과를 유지할 수 있다.
한편, 제2 온도의 상한은 특별히 한정되지 않으나, SOI 웨이퍼 제조공정이나 디바이스 제조공정의 최고온도보다 높게 할 필요는 없으므로(너무 높게 하면 슬립전위나 금속오염이 발생하기 쉬워짐), 그 최고온도 이하, 예를 들어 1200℃ 이하로 하는 것이 바람직하다.
또한, 상기에서 설명한 본 발명의 접합 SOI 웨이퍼의 제조방법에 있어서, 다결정 실리콘층(12)의 접합시의 두께를 2μm 이상으로 하는 것이 바람직하다.
다결정 실리콘층의 접합시의 두께를 2μm 이상으로 함으로써 웨이퍼의 휨의 영향으로 인해 접합불량의 빈도가 높아지지만, 다결정 실리콘층의 접합시의 두께가 2μm 이상이어도 다결정 실리콘층 퇴적에 있어서 제1 성장보다 고온인 제2 성장이 행해져 있으면 웨이퍼의 휨을 저감할 수 있으므로, 캐리어 트랩층으로서의 효과를 높이면서, 접합불량의 저감을 도모할 수 있다.
한편, 다결정 실리콘층의 접합시의 두께는 10μm 이하로 하는 것이 바람직하다.
또한, 베이스 웨이퍼(11)의 저항률은, 100Ω·cm 이상이면 고주파 디바이스 제조용으로 호적하게 이용할 수 있으며, 1000Ω·cm 이상인 것이 보다 바람직하고, 3000Ω·cm 이상인 것이 특히 바람직하다. 저항률의 상한은 특별히 한정되지 않으나, 예를 들어, 50000Ω·cm로 할 수 있다.
실시예
이하, 실시예 및 비교예를 통해 본 발명을 보다 구체적으로 설명하나, 본 발명은 이것들로 한정되는 것은 아니다.
(실시예 1)
도 1-2에서 설명한 제조방법을 이용하여 접합 SOI 웨이퍼를 제작하였다. 단, 베이스 웨이퍼로서, 직경 200mm, 결정방위 <100>, 저항률 700Ω·cm, p형의 단결정 실리콘을 이용하고, 베이스 산화막 형성, 다결정 실리콘층 퇴적(트리클로로실란을 원료가스로 사용), BOX산화, 수소이온주입, 박리열처리, 결합열처리는, 이하의 조건으로 행하였다.
베이스 산화막 형성: SC1+SC2 세정 산화막 두께 약 1nm
다결정 실리콘층 퇴적: 900℃ 상압 막두께 0.3μm + 1130℃ 상압 막두께 2.7μm(연마 후의 총두께 2.2μm)
BOX산화: 1050℃ 산화막 두께 400nm
수소이온주입: 105keV 7.5×1016/cm2
박리열처리: 500℃ 30분 100% Ar분위기
결합열처리: 900℃ 파이로제닉산화 + 1100℃ 120분의 Ar어닐
또한, 다결정 실리콘층 연마 후의 웨이퍼의 휨을 측정하고, 결합열처리 후의 다결정 실리콘층의 단결정화의 상황을 조사하였다(단면 SEM 관찰에 의해 확인). 그 결과를 표 1에 나타낸다.
(실시예 2)
실시예 1과 동일하게 하여 접합 SOI 웨이퍼를 제작하였다. 단, 다결정 실리콘층 퇴적은, 950℃ 상압 막두께 0.3μm + 1080℃ 상압 막두께 2.7μm(연마 후의 총두께 2.2μm)의 조건으로 행하였다.
실시예 1과 동일하게 하여 다결정 실리콘층 연마 후의 웨이퍼의 휨을 측정하고, 결합열처리 후의 다결정 실리콘층의 단결정화의 상황을 조사하였다. 그 결과를 표 1에 나타낸다.
(실시예 3)
실시예 1과 동일하게 하여 접합 SOI 웨이퍼를 제작하였다. 단, 다결정 실리콘층 퇴적은, 1010℃ 상압 막두께 0.3μm + 1130℃ 상압 막두께 2.7μm(연마 후의 총두께 2.2μm)의 조건으로 행하였다.
실시예 1과 동일하게 하여 다결정 실리콘층 연마 후의 웨이퍼의 휨을 측정하고, 결합열처리 후의 다결정 실리콘층의 단결정화의 상황을 조사하였다. 그 결과를 표 1에 나타낸다.
(실시예 4)
실시예 1과 동일하게 하여 접합 SOI 웨이퍼를 제작하였다. 단, 베이스 산화막 형성은, 800℃ dry O2 산화 산화막 두께 30nm의 조건으로 행하고, 다결정 실리콘층 퇴적은, 980℃ 상압 막두께 0.3μm + 1100℃ 상압 막두께 2.7μm(연마 후의 총두께 2.2μm)의 조건으로 행하였다.
실시예 1과 동일하게 하여 다결정 실리콘층 연마 후의 웨이퍼의 휨을 측정하고, 결합열처리 후의 다결정 실리콘층의 단결정화의 상황을 조사하였다. 그 결과를 표 1에 나타낸다.
(비교예 1)
실시예 1과 동일하게 하여 접합 SOI 웨이퍼를 제작하였다. 단, 다결정 실리콘층 퇴적은 제1 성장과 제2 성장의 2단계로 나누지 않고, 1000℃ 상압 막두께 3μm(연마 후 2.2μm)의 1단계의 조건으로 행하였다.
실시예 1과 동일하게 하여 다결정 실리콘층 연마 후의 웨이퍼의 휨을 측정하고, 결합열처리 후의 다결정 실리콘층의 단결정화의 상황을 조사하였다. 그 결과를 표 1에 나타낸다.
(비교예 2)
실시예 1과 동일하게 하여 접합 SOI 웨이퍼를 제작하였다. 단, 다결정 실리콘층 퇴적은 제1 성장과 제2 성장의 2단계로 나누지 않고, 1020℃ 상압 막두께 3μm의 1단계의 조건으로 행하였다.
한편, 비교예 2에 있어서는, 다결정 실리콘층 퇴적 후의 SEM 관찰에서 단결정의 퇴적이 확인되어, 다결정 실리콘층의 퇴적으로는 되지 않았으므로, 이후의 공정은 실시하지 않았다.
[표 1]
Figure pct00001
표 1로부터 알 수 있는 바와 같이, 다결정 실리콘층 퇴적을, 1010℃ 이하에서 행하는 제1 성장과, 제1 성장시의 온도보다 높은 온도에서 행하고 제1 성장보다 두껍게 퇴적을 행하는 제2 성장으로 나누어 행한 실시예 1-4에서는, 웨이퍼의 휨의 증대를 억제하면서, 다결정 실리콘의 단결정화도 방지할 수 있었다. 특히, 제2 성장을 1100℃ 이상에서 행한 실시예 1, 3-4에서는, 제2 성장을 1100℃ 미만에서 행한 실시예 2에 비해, 웨이퍼의 휨을 보다 작게 할 수 있었다.
한편, 다결정 실리콘층 퇴적을 제1 성장과 제2 성장으로 나누지 않고 1000℃에서 행한 비교예 1에서는, 다결정 실리콘의 단결정화는 방지할 수 있었으나, 실시예 1-4에 비해 웨이퍼의 휨이 커졌다.
나아가, 다결정 실리콘층 퇴적을 제1 성장과 제2 성장으로 나누지 않고 1020℃에서 행한 비교예 2에서는, 다결정 실리콘층 퇴적이 완료된 시점에서 다결정 실리콘의 단결정화가 일어났다.
한편, 본 발명은, 상기 실시형태로 한정되는 것은 아니다. 상기 실시형태는 예시이며, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지며, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (4)

  1. 모두 실리콘 단결정으로 이루어진 본드 웨이퍼와 베이스 웨이퍼를 절연막을 개재하여 접합하여 접합 SOI 웨이퍼를 제조하는 방법으로서,
    상기 베이스 웨이퍼의 접합면측으로 다결정 실리콘층을 퇴적하는 공정과,
    이 다결정 실리콘층의 표면을 연마하는 공정과,
    상기 본드 웨이퍼의 접합면에 상기 절연막을 형성하는 공정과,
    상기 절연막을 개재하여 상기 베이스 웨이퍼의 상기 다결정 실리콘층의 연마면과 상기 본드 웨이퍼를 접합하는 공정과,
    접합된 상기 본드 웨이퍼를 박막화하여 SOI층을 형성하는 공정
    을 가지며,
    상기 베이스 웨이퍼로서 저항률이 100Ω·cm 이상인 실리콘 단결정 웨이퍼를 이용하고,
    상기 다결정 실리콘층을 퇴적하는 공정은, 베이스 웨이퍼의 상기 다결정 실리콘층을 퇴적하는 표면에 미리 산화막을 형성하는 단계를 추가로 포함하고,
    상기 다결정 실리콘층의 퇴적은, 1010℃ 이하의 제1 온도에서 행하는 제1 성장과, 상기 제1 온도보다 고온인 제2 온도에서 상기 제1 성장보다 두껍게 퇴적을 행하는 제2 성장의 2단계로 나누어 행하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
  2. 제1항에 있어서,
    상기 산화막을, 웨트세정에 의해 형성하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 온도를 900℃ 이상으로 하고, 상기 제2 온도를 1100℃ 이상으로 하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 다결정 실리콘층의 접합시의 두께를 2μm 이상으로 하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
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