KR20160142169A - 태양 전지의 제조 방법 - Google Patents

태양 전지의 제조 방법 Download PDF

Info

Publication number
KR20160142169A
KR20160142169A KR1020150078169A KR20150078169A KR20160142169A KR 20160142169 A KR20160142169 A KR 20160142169A KR 1020150078169 A KR1020150078169 A KR 1020150078169A KR 20150078169 A KR20150078169 A KR 20150078169A KR 20160142169 A KR20160142169 A KR 20160142169A
Authority
KR
South Korea
Prior art keywords
dopant
semiconductor substrate
conductive
forming
type region
Prior art date
Application number
KR1020150078169A
Other languages
English (en)
Inventor
김정규
이대용
안준용
이만
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020150078169A priority Critical patent/KR20160142169A/ko
Publication of KR20160142169A publication Critical patent/KR20160142169A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/036—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes
    • H01L31/0392—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes including thin films deposited on metallic or insulating substrates ; characterised by specific substrate materials or substrate features or by the presence of intermediate layers, e.g. barrier layers, on the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/042—PV modules or arrays of single PV cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/186—Particular post-treatment for the devices, e.g. annealing, impurity gettering, short-circuit elimination, recrystallisation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Photovoltaic Devices (AREA)

Abstract

본 발명의 실시예에 따른 태양 전지의 제조 방법은, 결정성 반도체 물질을 포함하는 반도체 기판의 일면에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역을 형성하는 단계; 및 상기 반도체 기판의 일면에 위치하며 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 반도체 기판의 타면에 위치하는 제2 전극을 형성하는, 전극 형성 단계를 포함한다. 상기 제1 도전형 영역을 형성하는 단계는, 상기 반도체 기판의 일면에 제1 도전형 도펀트를 부분적으로 이온 주입하여 제1 도핑부를 형성하는 이온 주입 단계; 상기 반도체 기판의 일면에 증착에 의하여 제1 도전형 도펀트를 포함하는 제1 도펀트층을 전체적으로 형성하는 증착 단계; 및 상기 반도체 기판을 열처리하여 상기 제1 도핑부에 포함된 상기 제1 도전형 도펀트를 활성화 열처리하고 상기 제1 도펀트층에 포함된 상기 제1 도전형 도펀트를 상기 반도체 기판의 일면으로 전체적으로 확산시키는 열처리 단계를 포함한다. 상기 제1 도전형 영역이, 상기 제1 도핑부에 형성된 부분에 부분적으로 형성되는 제1 부분과, 상기 제1 부분 이외의 부분에서 상기 제1 부분보다 낮은 도핑 농도를 가지는 제2 부분을 포함한다.

Description

태양 전지의 제조 방법{METHOD FOR MANUFACTURING SOLAR CELL}
본 발명은 태양 전지의 제조 방법에 관한 것으로, 좀더 상세하게는, 결정질 반도체 물질을 포함하는 태양 전지의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 태양 전지의 효율을 최대화할 수 있는 태양 전지가 요구된다. 그리고 우수한 효율을 가지는 태양 전지의 제조 방법을 단순화할 수 있는 태양 전지의 제조 방법이 요구된다.
본 발명은 제조 공정을 단순화할 수 있는 태양 전지의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 결정성 반도체 물질을 포함하는 반도체 기판의 일면에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역을 형성하는 단계; 및 상기 반도체 기판의 일면에 위치하며 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 반도체 기판의 타면에 위치하는 제2 전극을 형성하는, 전극 형성 단계를 포함한다. 상기 제1 도전형 영역을 형성하는 단계는, 상기 반도체 기판의 일면에 제1 도전형 도펀트를 부분적으로 이온 주입하여 제1 도핑부를 형성하는 이온 주입 단계; 상기 반도체 기판의 일면에 증착에 의하여 제1 도전형 도펀트를 포함하는 제1 도펀트층을 전체적으로 형성하는 증착 단계; 및 상기 반도체 기판을 열처리하여 상기 제1 도핑부에 포함된 상기 제1 도전형 도펀트를 활성화 열처리하고 상기 제1 도펀트층에 포함된 상기 제1 도전형 도펀트를 상기 반도체 기판의 일면으로 전체적으로 확산시키는 열처리 단계를 포함한다. 상기 제1 도전형 영역이, 상기 제1 도핑부에 형성된 부분에 부분적으로 형성되는 제1 부분과, 상기 제1 부분 이외의 부분에서 상기 제1 부분보다 낮은 도핑 농도를 가지는 제2 부분을 포함한다.
본 실시예에 따르면, 이온 주입과 증착을 이용한 간단한 공정으로 선택적 구조를 가지는 도전형 영역을 형성할 수 있다. 그리고 이온 주입과 증착을 함께 사용하므로 고농도 도핑 부분과 저농도 도핑 부분의 도핑 농도를 자유롭게 조절할 수 있다. 그리고 증착으로 상압 화학 기상 증착을 사용하여 설비 비용 및 공정 비용을 절감할 수 있다. 이에 따라 선택적 구조를 가지는 도전형 영역을 가져 우수한 효율을 가지는 태양 전지를 간단한 공정을 이용하여 낮은 제조 비용으로 제조할 수 있다. 즉, 우수한 효율을 가지는 태양 전지를 우수한 생산성으로 제조할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 일 예를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
그리고 이하에서 "제1", "제2" 등의 표현은 서로 간의 구별을 위하여 사용한 것에 불과할 뿐 본 발명이 이에 한정되는 것은 아니다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 명확한 설명을 위하여, 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조될 수 있는 태양 전지의 일 예를 설명한 후에, 본 발명의 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 일 예를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 평면도이다. 도 2에서는 반도체 기판과 전극을 위주로 하여 도시하였다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(10)을 포함하는 반도체 기판(110)과, 반도체 기판(110)에 또는 반도체 기판(110) 위에 형성되는 도전형 영역(20, 30)과, 도전형 영역(20, 30)에 연결되는 전극(42, 44)을 포함한다. 여기서, 도전형 영역(20, 30)은 제1 도전형을 가지는 제1 도전형 영역(20)과 제2 도전형을 가지는 제2 도전형 영역(30)을 포함할 수 있고, 전극(42, 44)은 제1 도전형 영역(20)에 연결되는 제1 전극(42)과 제2 도전형 영역(30)에 연결되는 제2 전극(44)을 포함할 수 있다. 그리고 태양 전지(100)는 제1 패시베이션막(22), 반사 방지막(24), 제2 패시베이션막(32) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하게 된다. 이에 따라 태양 전지(100)가 우수한 전기적 특성을 가질 수 있다.
반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 요철은, 일 예로, 외면이 반도체 기판(110)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 전면 및 후면에 텍스쳐링에 의한 요철이 형성되지 않는 것도 가능하다.
반도체 기판(110)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(10)을 포함할 수 있다. 일 예로, 베이스 영역(10)은 제1 도전형 영역(20)보다 반도체 기판(110)의 전면으로부터 좀더 멀리, 또는 후면에 좀더 가까이 위치할 수 있다. 그리고 베이스 영역(10)은 제2 도전형 영역(30)보다 반도체 기판(110)의 전면에 좀더 가까이, 후면으로부터 좀더 멀리 위치할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10)의 위치가 달라질 수 있음은 물론이다.
여기서, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다.
제2 도전형은 n형 또는 p형일 수 있다. 베이스 영역(10)이 n형을 가지는 경우에는 베이스 영역(10)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 베이스 영역(10)이 p형을 가지는 경우에는 베이스 영역(10)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 제2 도전형 도펀트가 다양한 물질로 구성될 수 있다.
일 예로, 베이스 영역(10)은 n형일 수 있다. 그러면, 베이스 영역(10)과 pn 접합을 이루는 제1 도전형 영역(20)이 p형을 가지게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 후면 쪽으로 이동하여 제2 전극(44)에 의하여 수집되고, 정공이 반도체 기판(110)의 전면 쪽으로 이동하여 제1 전극(42)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러면, 전자보다 이동 속도가 느린 정공이 반도체 기판(110)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 제2 도전형 영역(30)이 p형을 가지고 제1 도전형 영역(20)이 n형을 가지는 것도 가능하다.
반도체 기판(110)의 전면 쪽에는 베이스 영역(10)과 반대되는 제1 도전형을 가지는 제1 도전형 영역(20)이 형성될 수 있다. 제1 도전형 영역(20)은 베이스 영역(10)과 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다.
본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 제1 도전형 영역(20)이 제1 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제1 도전형 영역(20)이 제1 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제1 도전형 영역(20)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과 제1 도전형 영역(20)의 접합 특성을 향상할 수 있다.
제1 도전형은 p형 또는 n형일 수 있다. 제1 도전형 영역(20)이 p형을 가지는 경우에는 제1 도전형 영역(20)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 제1 도전형 영역(20)이 n형을 가지는 경우에는 제1 도전형 영역(20)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 일 예로, 제1 도전형 영역(20)은 보론이 도핑된 단결정 또는 다결정 반도체일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다양한 물질이 제1 도전형 도펀트로 사용될 수 있다.
본 실시예에서는 제1 도전형 영역(20)이 선택적 구조를 가질 수 있다. 즉, 제1 도전형 영역(20)은 제1 전극(42)의 적어도 일부에 인접하여 형성되어 이에 접촉되는 제1 부분(20a)과, 제1 부분(20a) 이외의 부분에 형성되는 제2 부분(20b)을 포함할 수 있다. 이때, 제1 부분(20a)은 복수의 핑거 전극(eh 2의 참조부호 42a)에 대응하도록 서로 이격되는 스트라이프 형상을 구성하는 복수의 선형 영역을 포함할 수 있다. 제1 부분(20a)의 평면 형상 및 배치 등은 도 2를 참조하여 추후에 좀더 상세하게 설명한다.
제1 부분(20a)은 높은 도핑 농도를 가져 상대적으로 낮은 저항을 가지고, 제2 부분(20b)은 제1 부분(20a)보다 낮은 도핑 농도를 가져 상대적으로 높은 저항을 가질 수 있다. 그리고 제1 부분(20a)의 두께가 얇으면 제1 전극(42)이 제1 부분(20a)을 뚫고 베이스 영역(10)에 접촉하여 션트(shunt)가 발생할 수 있기 때문에, 제1 부분(20a)의 두께를 제2 부분(20b)보다 두껍게 할 수 있다. 즉, 제1 부분(20a)의 정션 깊이(junction depth)가 제2 부분(20b)의 정션 깊이보다 클 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 부분(20a, 20b)의 정션 깊이는 이와 다를 수 있다.
이와 같이, 본 실시예에서는 광이 입사되는 제1 전극(42) 이외의 부분에는 상대적으로 낮은 도핑 농도의 제2 부분(20b)를 형성하여 얕은 에미터(shallow emitter)를 구현한다. 이에 의하여 태양 전지(100)의 전류 밀도를 향상할 수 있다. 이와 함께, 제1 전극(42)과 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(20a)을 형성하여 제1 전극(42)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 제1 도전형 영역(20)은 선택적 구조에 의하여 태양 전지(100)의 효율을 최대화할 수 있다.
반도체 기판(110)의 후면 쪽에는 베이스 영역(10)과 동일한 제2 도전형을 가지되, 베이스 영역(10)보다 높은 도핑 농도로 제2 도전형 도펀트를 포함하는 제2 도전형 영역(30)이 형성될 수 있다. 제2 도전형 영역(30)은 후면 전계(back surface field)를 형성하여 반도체 기판(110)의 표면(좀더 정확하게는, 반도체 기판(110)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
본 실시예에서는 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제2 도전형 영역(30)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과 제2 도전형 영역(30)의 접합 특성을 향상할 수 있다.
제2 도전형은 n형 또는 p형일 수 있다. 제2 도전형 영역(30)이 n형을 가지는 경우에는 제2 도전형 영역(30)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 제2 도전형 영역(30)이 p형을 가지는 경우에는 제2 도전형 영역(30)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 일 예로, 제2 도전형 영역(30)은 인이 도핑된 단결정 또는 다결정 반도체일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다양한 물질이 제2 도전형 도펀트로 사용될 수 있다. 그리고 제2 도전형 영역(30)의 제2 도전형 도펀트는 베이스 영역(10)의 제2 도전형 도펀트와 동일한 물질일 수도 있고, 이와 다른 물질일 수도 있다.
본 실시예에서 제2 도전형 영역(30)이 균일한 도핑 농도를 가지며 반도체 기판(110)의 후면에 전체적으로 형성되는 균일한 구조(homogeneous structure)를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
다른 예로 제2 도전형 영역(30)이 제1 도전형 영역(20)과 유사하게 선택적 구조를 가질 수 있다. 선택적 구조에서는 제2 도전형 영역(30) 중에서 제2 전극(44)과 인접한 부분에서 높은 도핑 농도, 큰 정션 깊이 및 낮은 저항을 가지는 제1 부분과 그 외의 부분에서 낮은 도핑 농도, 작은 정션 깊이 및 높은 저항을 가지는 제2 부분을 포함할 수 있다. 선택적 구조를 가지는 제2 도전형 영역(30)의 구조, 형상 등은 제1 도전형 영역(20)과 동일 또는 극히 유사하므로 이에 대한 상세한 설명을 생략한다.
또 다른 예로, 제2 도전형 영역(30)이 제2 전극(44)과 연결되는 부분에서 국부적으로 형성되는 제1 부분으로만 구성될 수 있다. 반도체 기판(110)의 후면에서 제1 부분을 제외한 부분에서는 제2 도전형 영역(30)이 형성되지 않아 반도체 기판(110)의 베이스 영역(10)이 위치할 수 있다. 그러면, 제2 전극(44)과 연결되는 부분에서는 제2 도전형 영역(30)이 위치하여 제2 전극(44)과의 접촉 저항을 저감하여 충밀도(fill factor, FF) 특성이 우수하게 유지될 수 있다. 그리고 제2 전극(44)과 연결되지 않는 부분에서는 도핑 영역으로 구성되는 제2 도전형 영역(30)을 형성하지 않아 도핑 영역에서 발생할 수 있는 재결합을 저감하여 단락 전류 밀도(short-circuit current, Jsc) 및 개방 전압을 향상할 수 있다. 또한, 제2 도전형 영역(30)이 형성되지 않는 부분에서 내부 양자 효율((internal quantum efficiency, IQE)이 우수한 값을 가지므로 장파장의 광에 대한 특성이 매우 우수하다. 이와 같이 국부적 구조의 제2 도전형 영역(30)은 태양 전지(100)의 효율에 관계되는 충밀도, 단락 전류 밀도 및 개방 전압을 모두 우수하게 유지하여 태양 전지(100)의 효율을 향상할 수 있다.
반도체 기판(110)의 전면 위에, 좀더 정확하게는, 반도체 기판(110)에 또는 이 위에 형성된 제1 도전형 영역(20) 위에 제1 패시베이션막(22) 및 반사 방지막(24)이 차례로 형성되고, 제1 전극(42)이 제1 패시베이션막(22) 및 반사 방지막(24)을 관통하여(즉, 개구부(102)를 통하여) 제1 도전형 영역(20)에 전기적으로 연결(좀더 구체적으로는, 접촉)된다.
제1 패시베이션막(22) 및 반사 방지막(24)은 제1 전극(42)에 대응하는 개구부(102)를 제외하고 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다.
제1 패시베이션막(22)은 제1 도전형 영역(20)에 접촉하여 형성되어 제1 도전형 영역(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(24)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 제1 패시베이션막(22) 및 반사 방지막(24)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
제1 패시베이션막(22)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이셔막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 제1 패시베이션막(22)은, 제1 도전형 영역(20)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제1 도전형 영역(20)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다.
방사 방지막(24)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(24)은 실리콘 질화물을 포함할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 패시베이션막(22) 및 반사 방지막(24)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 제1 패시베이션막(22) 및 반사 방지막(24) 중 어느 하나가 반사 방지 역할 및 패시베이션 역할을 함께 수행하여 다른 하나가 구비되지 않는 것도 가능하다. 또는, 제1 패시베이션막(22) 및 반사 방지막(24) 이외의 다양한 막이 반도체 기판(110) 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다.
제1 전극(42)은 제1 패시베이션막(22) 및 반사 방지막(24)에 형성된 개구부(102)를 통하여(즉, 제1 패시베이션막(22) 및 반사 방지막(24)을 관통하여) 제1 도전형 영역(20)에 전기적으로 연결된다. 이러한 제1 전극(42)은 다양한 물질(일 예로, 금속)을 포함하고 다양한 형상을 가질 수 있다. 제1 전극(42)의 형상에 대해서는 도 2를 참조하여 추후에 다시 설명한다.
반도체 기판(110)의 후면 위에, 좀더 정확하게는 반도체 기판(110)에 형성된 제2 도전형 영역(30) 위에 제2 패시베이션막(32)이 형성되고, 제2 전극(44)이 제2 패시베이션막(32)을 관통하여(즉, 개구부(104)를 통하여) 제2 도전형 영역(30)에 전기적 연결(일 예로, 접촉)된다.
제2 패시베이션막(32)은 제2 전극(44)에 대응하는 개구부(104)를 제외하고 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다.
제2 패시베이션막(32)은 제2 도전형 영역(30)에 접촉하여 형성되어 제2 도전형 영역(30)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다.
제2 패시베이션막(32)은 다양한 물질로 형성될 수 있다. 일례로, 제2 패시베이션막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 제2 패시베이션막(32)은, 제2 도전형 영역(30)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제2 도전형 영역(30)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제2 패시베이션막(32)이 다양한 물질을 포함할 수 있음은 물론이다. 또는, 제2 패시베이션막(32) 이외의 다양한 막이 반도체 기판(110)의 후면 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다.
제2 전극(44)은 제2 패시베이션막(32)에 형성된 개구부(104)를 통하여 제2 도전형 영역(30)에 전기적으로 연결된다. 제2 전극(44)은 다양한 물질(일 예로, 금속)을 포함하고 다양한 형상을 가질 수 있다.
도 2를 참조하여 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다.
도 2를 참조하면, 제1 및 제2 전극(42, 44)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(110)의 일 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스바 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b, 44b)의 폭이 핑거 전극(42a, 44a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.
본 실시예에서 제1 전극(42)의 핑거 전극(42a)이 제1 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성되고, 버스바 전극(42b)이 제1 패시베이션막(22) 및 반사 방지막(24) 위에 형성될 수 있다. 이 경우에는 개구부(도 1의 참조부호 102, 이하 동일)가 핑거 전극(42a)에 대응하는 형상으로 형성되고, 버스바 전극(42b)만 위치한 부분에는 형성되지 않을 수 있다. 그리고 도 2의 확대원에 도시한 바와 같이 제1 전극(42)에 접촉하여 형성되는 제1 도전형 영역(20)의 제1 부분(20a)은 핑거 전극(42a)에 대응하는 형상으로 형성될 수 있다. 일 예로, 제1 도전형 영역(20)의 제1 부분(20a)은 복수 개가 이격되면서 서로 평행하게 위치하는 복수 개의 부분을 구비하여 스트라이프 형상을 가질 수 있다. 이와 같이 적어도 핑거 전극(42a)에 대응하는 부분에 제1 부분(20a)을 구비하면 전류를 직접적으로 수집하는 핑거 전극(42a)과 접촉하도록 하여 전류 수집 효율을 우수하게 유지할 수 있다. 그리고 버스바 전극(42b)은 제1 부분(20a)과 제1 패시베이션막(22), 반사 방지막(24) 등의 절연막을 사이에 두고 이격되어 있으므로 버스바 전극(42b) 형성 시 발생할 수 있는 손상 등을 방지할 수 있으며 패시베이션 특성을 향상할 수 있다. 또한, 핑거 전극(42a)은 전류 수집에 적합한 물질 및 조성을 가지고, 버스바 전극(42b)은 핑거 전극(42a)과 다른 물질, 즉, 외부 또는 다른 태양 전지(100)의 접속을 위한 리본, 인터커넥터, 배선재 등과 접합 특성이 우수한 물질 및 조성을 가질 수 있다.
이와 유사하게 제2 전극(44)의 핑거 전극(44a)이 제2 패시베이션막(32)을 관통하여 형성되고, 버스바 전극(44b)은 제2 패시베이션막(32) 위에 형성될 수 있다. 이 경우에는 개구부(도 1의 참조부호 104, 이하 동일)가 핑거 전극(44a)에 대응하는 형상으로 형성되고, 버스바 전극(44b)만 위치한 부분에는 형성되지 않을 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)은 모두 제1 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성될 수도 있다. 즉, 개구부(102)가 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 모두 대응하여 형성될 수 있다. 이 경우에는 제1 도전형 영역(20)의 제1 부분(20a)이 핑거 전극(42a)에 대응하는 부분과 버스바 전극(42b)에 대응하는 부분을 구비하여, 제1 전극(42)과 동일 또는 유사한 평면 형상을 가진다. 그리고 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)은 모두 제2 패시베이션막(32)을 관통하여 형성될 수도 있다. 즉, 개구부(104)가 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)에 모두 대응하여 형성될 수 있다.
도면에서는 간략한 도시를 위하여 제1 전극(42)과 제2 전극(44)이 서로 동일한 평면 형상을 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)의 폭, 피치 등과 서로 다른 값을 가질 수 있다. 특히, 태양광이 더 많이 입사하는 제1 전극(42)의 면적을 제2 전극(44)의 면적보다 작게 하도록, 제1 전극(42)의 핑거 전극(42a) 및/또는 버스바 전극(42b)의 폭을 제2 전극(42)의 핑거 전극(44a) 및/또는 버스바 전극(44b)의 폭보다 작게 하거나, 제1 전극(42)의 핑거 전극(42a) 및/또는 버스바 전극(42b)의 피치를 제2 전극(42)의 핑거 전극(44a) 및/또는 버스바 전극(44b)의 피치보다 크게 할 수 있다. 또한, 제1 전극(42)과 제2 전극(44)의 평면 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다.
이와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44)이 일부 영역에만 형성되는 패턴을 가져 태양 전지(100)가 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극(44)이 반도체 기판(110)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다. 또한, 제1 및 제2 도전형 영역(20, 30), 그리고 제1 및 제2 전극(42, 44)이 반도체 기판(110)의 일면(일 예로, 후면) 쪽에 함께 위치하는 것도 가능하며, 제1 및 제2 도전형 영역(20, 30) 중 적어도 하나가 반도체 기판(110)의 양면에 걸쳐서 형성되는 것도 가능하다. 즉, 상술한 태양 전지(100)는 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법이 적용될 수 있는 일 예로 불과할 뿐, 본 발명이 이에 한정되는 것은 아니다.
도면에서는 에미터 영역을 구성하는 제1 도전형 영역(20)이 선택적 구조를 가지고 후면 전계 영역을 구성하는 제2 도전형 영역(30)이 균일한 구조를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제1 및 제2 도전형 영역(20, 30)이 각기 선택적 구조를 가질 수 있다. 그리고 제1 및 제2 도전형 영역(20, 30) 중 하나만 선택적 구조를 가지고, 다른 하나는 전체적으로 균일한 도핑 농도를 가지는 균일한 구조 또는 일부 영역에 국부적으로 형성되는 국부적 구조를 가질 수도 있다. 또는, 제1 및 제2 도전형 영역(20, 30) 중 하나가 반도체 기판(110)의 위에서 반도체 기판(110)과 별개로 형성될 수 있다. 이 경우에 제1 및 제2 도전형 영역(20, 30) 중 하나가 반도체 기판(110) 위에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 및 제2 도전형 영역(20, 30)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 그 외의 다양한 변형이 가능하다. 제1 도전형 영역(20) 또는 제2 도전형 영역(30)에는 그 외에도 다양한 구조, 형상 등이 적용될 수 있다.
본 발명의 실시예에 따른 태양 전지(100)의 제조 방법을 도 3a 내지 도 3i를 참조하여 좀더 상세하게 설명한다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. 도 1 및 도 2를 참조하여 태양 전지(100)의 설명에서 이미 설명된 부분에 대해서는 상세한 설명을 생략하고, 설명되지 않은 부분을 상세하게 설명한다.
먼저, 도 3a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(10)으로 구성되는 반도체 기판(110)을 준비한다. 일 예로, 본 실시예에서 반도체 기판(110)은 n형의 도펀트(특히, 인(P))를 가지는 실리콘 기판(일 예로, 실리콘 웨이퍼)으로 이루어질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 베이스 영역(10)이 인 이외의 n형의 도펀트 또는 p형의 도펀트를 가질 수도 있다.
이때, 반도체 기판(110)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(110)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(110)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(110)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(110)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(110)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(110)을 텍스쳐링 할 수 있다.
도면에서는 반도체 기판(110)의 전면 및 후면이 모두 텍스쳐링되어 전면 및 후면을 통하여 입사되는 광의 반사를 최소화하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다.
이어서, 도 3b 내지 도 3g에 도시한 바와 같이, 반도체 기판(110)에 또는 반도체 기판(110) 위에 도전형 영역(20, 30)을 형성한다. 좀더 구체적으로, 본 실시예에서 제1 도전형 영역(20)은 제1 도전형 도펀트를 도핑하여 형성되고, 제2 도전형 영역(30)은 반도체 기판(100)의 타면에 제2 도전형 도펀트를 도핑하여 형성된다. 제1 및 제2 도전형 영역(20, 30)을 형성하는 공정을 좀더 상세하게 설명한다.
먼저, 도 3b에 도시한 바와 같이, 반도체 기판(110)의 전면에 부분적으로 제1 도전형 도펀트를 이온 주입하여 제1 도핑부(200a)를 형성할 수 있다. 이때, 제1 도전형 도펀트를 부분적으로 이온 주입하기 위하여 마스크(210)를 이용할 수 있다. 제1 부분(20a)에 대응하는 개구부(210a)를 가지는 마스크(210)를 반도체 기판(110)의 전면에 위치한 상태에서 제1 도전형 도펀트를 이온 주입한다. 그러면, 개구부(210a)를 통과하여 반도체 기판(110)에 이온 주입된 제1 도전형 도펀트에 의하여 제1 도핑부(200a)가 형성된다.
예를 들어, 이온 주입으로는 리본형 빔(ribbon beam)을 이용한 이온 주입, 플라스마 도핑(plasma assisted doping, PLAD)을 이용한 이온 주입 등이 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방식의 이온 주입이 사용될 수 있다. 마스크(210)로는 제1 도전형 도펀트의 이온 주입을 방지할 수 있고 이온 주입 시 오염 물질 등이 발생하지 않는 다양한 물질을 사용할 수 있다. 일 예로, 마스크(210)로는 비절연 물질(예를 들어, 흑연 등)과 같은 물질로 구성될 수 있다. 마스크(210)가 흑연을 포함하면 이온 주입을 효과적으로 방지할 수 있으며 제1 도전형 도펀트와의 반응이 적고 오염 물질의 발생이 적으므로, 제1 도핑부(200)의 특성을 향상할 수 있다.
이와 같이 이온 주입에 의하면 단면 도핑이 가능하므로 반도체 기판(110)의 후면에 제1 도전형 도펀트를 이온 주입하지 않고 반도체 기판(110)의 전면에만 제1 도전형 도펀트를 이온 주입할 수 있다. 이에 따라 반도체 기판(110)의 후면에 도핑된 제1 도전형 도펀트를 제거하는 공정을 추가로 수행하지 않아도 된다. 그리고 마스크(210)를 사용하여 원하는 부분에만 부분적으로 제1 도핑부(200a)를 형성할 수 있다. 그리고 마스크(210)는 반도체 기판(110)과 별개의 물체로 구성되므로, 이온 주입 시 마스크(210)를 반도체 기판(110)에 놓고 사용하고 이온 주입한 후에 마스크(210)를 치우는 것에 의하여 쉽게 제거할 수 있다. 이에 의하여 마스크(210)를 형성하기 위한 증착 등의 공정 또는 식각 용액을 이용한 마스크(210)의 제거 공정과 같은 복잡한 공정을 생략할 수 있다.
이어서, 도 3c에 도시한 바와 같이, 반도체 기판(110)의 전면 위에 제1 도전형 도펀트를 포함하는 제1 도펀트층(200b)을 형성한다. 제1 도펀트층(200b)은 반도체 기판(110)의 전면 위에 전체적으로 형성될 수 있다. 그러면, 간단한 공정에 의하여 제1 도펀트층(200b)을 형성할 수 있고 열처리에 의하여 반도체 기판(110)의 전면에 전체적으로 제1 도전형 도펀트를 확산시켜 반도체 기판(110)의 전면에 전체적으로 제1 도전형 영역(20)을 형성할 수 있다.
제1 도펀트층(200b)은 제1 도전형 도펀트를 포함하는 다양한 물질을 포함하는 층일 수 있다. 일 예로, 제1 도펀트층(200b)은 제1 도전형 도펀트를 포함하는 유리 실리케이트(glass silicate)를 포함할 수 있다. 예를 들어, 제1 도펀트층(200b)에 의하여 형성되는 제1 도전형 영역(20)이 p형인 경우에는 제1 도펀트층(200b)이 p형을 나타낼 수 있는 3족 원소(일 예로, 보론)을 포함하는 유리 실리케이트일 수 있다. 일 예로, 제1 도펀트층(200b)이 보론 유리 실리케이트(boron glass silicate, BSG)일 수 있다. 이와 같이 제1 도펀트층(200b)이 제1 도전형 도펀트를 구비하는 유리 실리케이트를 포함하면, 열처리 시에 제1 도전형 도펀트 이외에 물질이 반도체 기판(110)의 내부로 확산되는 것을 최소화할 수 있다. 또한, 제1 도전형 도펀트를 구비하는 유리 실리케이트는 증착에 의하여 쉽게 형성될 수 있다.
본 실시예에서는 반도체 기판(110)이 n형을 가지고 제1 도전형 영역(20)이 p형을 가져 제1 도펀트층(200b)이 p형의 도펀트를 포함하는 것을 일 예로 제시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)이 p형을 가지고 제1 도전형 영역(20)이 n형을 가져 제1 도펀트층(200b)이 n형인 경우에는, 제1 도펀트층(200b)이 n의 도펀트(일 예로, 인)을 포함하는 유리 실리케이트(일 예로, 인 유리 실리케이트(phosphorous glass silicate, PSG))일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도펀트층(200b)으로는 그 외의 다양한 물질이 사용될 수 있다.
제1 도펀트층(200b)은 증착에 의하여 형성될 수 있다. 이때, 제1 도펀트층(200b)은 플라스마를 사용하지 않는 상압 화학 기상 증착에 의하여 형성될 수 있다. 그러면, 플라스마 사용 시 발생할 수 있는 플라스마 손상 없이 제1 도펀트층(200b)을 형성할 수 있어 제1 및 제2 도전형 영역(20, 30)의 특성을 향상할 수 있다. 그리고 저압 화학 기상 증착과 달리 진공을 위한 별도의 장치, 공정 등이 필요하지 않으므로 설비 비용, 공정 비용 등을 절감할 수 있다.
일 예로, 제1 도펀트층(200b)은 400℃ 내지 500℃의 온도에서 산소의 공급원인 산소 기체, 실리콘의 공급원인 실리콘 포함 기체(예를 들어, 실란 기체), 캐리어 기체인 질소 기체, 그리고 제1 도전형 도펀트의 공급원인 도펀트 포함 기체(예를 들어, 보론 포함 기체, 일 예로, 디보란(B2H6) 기체)를 포함하는 원료 기체를 이용하여 형성될 수 있다. 일 예로, 실란 기체의 투입량(sccm) : 디보란 기체의 투입량의 비율이 1:0.06 내지 1:0.2일 수 있다. 이러한 범위 내에서 원하는 제1 도전형 영역(20)의 도핑 농도를 구현할 ㅅ 있는 농도로 제1 도전형 도펀트을 포함한 제1 도펀트층(200b)을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 원료 기체의 투입량, 각 기체의 투입량의 비율 등은 다양하게 변형될 수 있다.
제1 도펀트층(200b)은 제1 도전형 영역(20)을 형성하기에 적합한 두께를 가질 수 있다. 일 예로, 제1 도펀트층(200b)은 20nm 내지 120nm(일 예로, 30nm 내지 100nm)의 두께를 가질 수 있다. 제1 도펀트층(200b)의 두께가 50nm 미만이면, 제1 도펀트층(200b) 내의 제1 도전형 도펀트의 양이 충분하지 않아 제1 도전형 영역(20)이 충분하게 형성되지 않거나 제1 도전형 영역(20)의 면저항 균일도가 저하될 수 있다. 제1 도펀트층(200b)의 두께가 120nm를 초과하면, 반도체 기판(110)에 형성된 제1 도전형 영역(20)의 제2 부분(20b)이 도펀트 리치층(예를 들어, 보론 리치층(boron rich layer, BRL))으로 구성될 수 있다. 그러면 제1 도전형 도펀트의 농도가 높아 얕은 에미터(shallow emitter)를 형성하기 어렵고, 이에 따라 전류 밀도가 낮아져서 태양 전지(100)의 효율이 저하될 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 도펀트층(200b)의 물질, 제조 공정, 두께 등은 다양한 변형이 가능하다.
이어서, 도 3d에 도시한 바와 같이, 제1 도전형 영역(20) 위에 제1 캡핑막(200c)을 형성할 수 있다. 제1 캡핑막(200c)은 제1 도전형 영역(20)의 활성화 열처리 시에 제1 도전형 도펀트가 외부로 확산되는 것을 방지하는 외부 확산 방지막의 역할을 할 수 있다. 그리고 본 실시예에서는 제1 캡핑막(200c)을 먼저 형성한 후에 제1 도전형 도펀트의 확산 및 활성화를 위한 열처리를 수행하므로, 제1 도전형 영역(20) 형성 시에 제1 도전형 도펀트가 반도체 기판(110)의 후면에 도핑되는 것을 제1 캡핑막(200c)이 방지할 수 있다. 이에 의하여 제1 도전형 도펀트에 의하여 제2 도전형 영역(30)의 특성이 저하되는 것을 방지할 수 있다.
제1 캡핑막(200c)은 다양한 물질을 포함할 수 있으며 다양한 방법에 의하여 형성될 수 있다.
예를 들어, 제1 캡핑막(200c)은 산화물을 포함할 수 있고, 좀더 구체적으로는, 실리콘 산화물을 포함할 수 있다. 산화물(특히, 실리콘 산화물)을 포함하는 제1 캡핑막(200c)은 도펀트의 유입 또는 유출을 방지하는 배리어 효과가 우수하며 낮은 제조 비용으로 간단한 방법에 의하여 쉽게 형성될 수 있다.
그리고 제1 캡핑막(200c)은 증착에 의하여 형성될 수 있다. 그러면 제1 캡핑막(200c) 이후에 제1 도전형 영역(20)의 형성을 위하여 형성하는 제1 도펀트층(200b)과 동일한 증착 장비에 의하여 제1 캡핑막(200c)을 형성할 수 있다. 즉, 제1 캡핑막(200c)과 제1 도펀트층(200b)을 동일한 장치에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 형성하여 공정을 단순화할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다. 제1 캡핑막(200c)은 400℃ 내지 500℃의 온도에서 산소의 공급원인 산소 기체, 실리콘의 공급원인 실리콘 포함 기체(일 예로, 실란 기체), 캐리어 기체인 질소 기체를 포함하는 원료 기체를 이용하여 형성될 수 있다. 이때, 제1 캡핑막(200c)은 플라스마를 사용하지 않는 상압 화학 기상 증착(APCVD)에 의하여 형성될 수 있다. 그러면, 플라스마 사용 시 발생할 수 있는 플라스마 손상 없이 제1 캡핑막(200c)을 형성할 수 있어 제1 도전형 영역(20)의 특성을 향상할 수 있다. 그리고 저압 화학 기상 증착과 달리 진공을 위한 별도의 장치, 공정 등이 필요하지 않으므로 설비 비용, 공정 비용 등을 절감할 수 있다
제1 캡핑막(200c)은 제1 도전형 영역(20) 내의 제1 도전형 도펀트가 외부로 유출되는 것을 방지하고 외부의 불순물 또는 제2 도전형 도펀트 등이 내부로 유입되는 것을 방지할 수 있는 두께를 가질 수 있다. 일 예로, 제1 캡핑막(200c)은 20nm 이상(일 예로, 1um 이상)의 두께를 가질 수 있다. 제1 캡핑막(200c)의 두께가 20nm 미만이면 제1 캡핑막(200c)에 의한 효과가 충분하지 않을 수 있다. 제1 캡핑막(200c)의 두께의 상한은 한정되는 것은 아니지만, 제1 캡핑막(200c)의 두께가 너무 커지면 공정 시간이 늘어날 수 있다. 이에 따라, 제1 캡핑막(200c)의 두께는, 일 예로, 100um 이하(예를 들어, 10um 이하)일 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 캡핑막(200c)의 물질, 제조 공정, 두께 등은 다양한 변형이 가능하다.
이와 같이 제1 도펀트층(200b)과 제1 캡핑막(200c)은 증착(특히, 상압 화학 기상 증착)에 의하여 형성될 수 있으며 공정 온도가 동일 또는 유사하다. 다만, 제1 도펀트층(200b)의 형성을 위한 원료 기체와 제1 캡핑막(200c)의 형성을 위한 원료 기체와, 원료 기체 내의 분압 등에 차이가 있다. 좀더 구체적으로, 제1 도펀트층(200b)의 형성 시에는 산소 기체, 실리콘 포함 기체, 캐리어 기체 및 도펀트 포함 기체를 사용하고, 제1 캡핑막(200c)의 형성 시에는 산소 기체, 실리콘 포함 기체, 캐리어 기체를 사용한다. 이에 따라 제1 도펀트층(200b)과 제1 캡핑막(200c)은 반도체 기판(110)을 외부로 꺼내지 않고 동일 장치 내에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 형성될 수 있다.
증착 장비 내의 온도는 긴 시간 동안 열을 가하거나 열을 식히는 것에 의하여 조절되며 온도를 안정화하는 데 시간이 많이 소요되는 반면, 원료 기체 종류 및 압력은 증착 장비 내로 공급되는 기체의 종류, 양 등에 의하여 조절될 수 있다. 따라서, 기체 분위기 및 압력은 온도보다 쉽게 제어될 수 있다.
이에 따라 제1 캡핑막(200c)은 제1 도펀트층(200b)의 형성 후에 공급되는 기체의 종류를 변경하고 공급되는 기체의 양을 조절하는 것에 의하여 형성될 수 있다. 예를 들어, 제1 도펀트층(200b)의 형성이 완료된 후에 제1 도펀트층(200b)의 형성 시에 사용되었던 기체(예를 들어, 산소 기체, 실리콘 포함 기체, 캐리어 기체, 도펀트 포함 기체 등)을 펌핑(pumping) 및 퍼지(purge)에 의하여 제거한 후에, 제1 캡핑막(200c)을 형성하기 위한 기체(예를 들어, 산소 기체, 실리콘 포함 기체, 캐리어 기체 등)을 주입하는 것에 의하여 제1 캡핑막(200c)을 형성할 수 있다.
이어서, 도 3e에 도시한 바와 같이 반도체 기판(110)의 후면에 제2 도전형 도펀트를 이온 주입하여 제2 도핑부(300a)을 형성할 수 있다. 이때, 제1 도전형 도펀트를 부분적으로 전체적으로 이온 주입하므로 별도의 마스크를 사용하지 않거나 가장자리 부분만을 가지는 마스크를 사용할 수 있다. 이와 같이 이온 주입에 의하면 단면 도핑이 가능하므로 쉽게 제2 도핑부(300a)를 형성할 수 있다. 또한, 반도체 기판(110)의 전면에는 제1 캡핑막(200c)이 위치하므로 제2 도전형 도펀트가 반도체 기판(110)의 전면에 도핑되는 것이 효과적으로 방지될 수 있다.
상술한 설명에서는 제1 도전형 영역(20)을 형성하기 위한 제1 도핑부(200a) 및 제1 도펀트층(200b)을 먼저 형성한 후에, 제2 도전형 영역(30)을 형성하기 위한 제2 도핑부(300a)를 형성하는 것을 예시하였다. 이에 의하면, 제1 도전형 영역(20)이 보론을 제1 도전형 도펀트로 구비하고 제2 도전형 영역(30)이 인(P)을 제2 도전형 도펀트로 구비할 경우에 제1 도전형 영역(20)의 특성을 향상할 수 있다. 즉, 보론은 금속 불순물이 있을 경우에 금속과 쉽게 반응하므로 쉽게 특성이 저하될 수 있는 반면, 인은 금속 불순물이 있더라도 큰 문제가 없다. 단면 도핑인 이온 주입 시에는 도핑되지 않는 면으로 원하지 않는 금속 불순물 등이 유입될 수 있다. 따라서, 보론을 포함하는 제1 도핑부(200a) 및/또는 제1 도펀트층(200b)을 형성한 다음 이를 제1 캡핑층(200c)으로 덮은 이후에 제2 도핑부(300a)를 형성하면 인의 이온 주입 시에 제1 도핑부(200a) 및/또는 제1 도펀트층(200b)에 영향을 주는 것을 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 인을 포함하는 제1 도전형 영역(20)을 형성한 후에 보론을 포함하는 제2 도전형 영역(30)을 형성하는 것도 가능하다. 또한, 제2 도전형 영역(30)을 형성한 후에 제1 도전형 영역(20)을 형성하는 것도 가능하다.
상술한 바와 같은 제1 및 제2 도전형 도펀트의 도핑 이후에 반도체 기판(110)의 세정 공정이 수행될 수 있다. 일 예로, 과산화 수소, 염산, 그리고 초순수를 포함하는 세정 용액을 이용하여 세정을 할 수 있다. 그러면, 증착, 도핑 공정 등의 다양한 공정에서 불순물에 의한 오염을 효과적으로 제거할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 세정 공정이 적용될 수 있다.
이어서, 도 3f에 도시한 바와 같이, 열처리에 의하여 제1 도핑부(200a) 내의 제1 도전형 도펀트를 활성화 열처리하고 제1 도펀트층(200b)의 제1 도전형 도펀트를 확산시켜 제1 도전형 영역(20)을 형성하고, 제2 도핑부(300a) 내 제2 도전형 도펀트를 활성화하여 제2 도전형 영역(30)을 형성한다.
좀더 구체적으로, 열처리에 의하여 제1 도펀트층(200b)의 제1 도전형 도펀트가 반도체 기판(110)의 전면 쪽으로 확산되는 것에 의하여 반도체 기판(110)의 전면에 전체적으로 제1 도전형 영역(20)이 형성된다. 이때, 부분적으로 이온 주입되어 국부적으로 형성된 제1 도핑부(200a)의 제1 도전형 도펀트가 활성화된다. 이온 주입에 의하여 반도체 기판(110)의 전면 쪽에 주입된 제1 도핑부(200a) 내의 제1 도전형 도펀트는 이온 주입 직후에 격자 위치가 아닌 위치에 위치할 수 있는데, 이 경우에는 도펀트로서의 역할을 효과적으로 수행하기 어렵다. 따라서, 활성화 열처리를 하여 제1 도전형 도펀트를 격자 위치로 이동시켜 도펀트로서의 역할을 효과적으로 수행하도록 한다.
이에 의하여 제1 도핑부(200a)가 형성된 부분에서는 제1 도핑부(200a)의 내에 위치하는 제1 도전형 도펀트가 활성화되고, 제1 도핑층(200b)에 포함된 제1 도전형 도펀트가 반도체 기판(110)의 전면으로 확산된다. 이에 의하여 제1 도핑부(200a)가 있던 부분에서는 상대적으로 높은 도핑 농도, 낮은 저항 및 깊은 정션 깊이를 가지는 제1 부분(20a)이 형성된다. 그리고 제1 도핑부(200a)가 위치하지 않았던 부분에서는 제1 도펀트층(200b)에 포함된 제1 도전형 도펀트가 확산되어 상대적으로 낮은 도핑 농도, 높은 저항 및 얕은 정션 깊이를 가지는 제1 부분(20a)이 형성된다. 그리고 제2 도핑층(300a)에 포함된 제2 도전형 도펀트가 활성화되어 제2 도전형 영역(30)을 형성한다.
본 실시예에서는 제1 도전형 영역(20)과 제2 도전형 영역(30)을 함께 열처리하여 동시 활성화 열처리(co-activation)할 수 있다. 이에 따라 제1 도전형 영역(20)과 제2 도전형 영역(30)에 필요한 열처리를 한번만 수행하면 되므로 공정을 단순화할 수 있다. 일 예로, 열처리 온도가 900℃ 내지 1100℃(일 예로, 920℃ 내지 1030℃)일 수 있다. 이는 제1 도전형 도펀트의 확산 및 활성화, 그리고 제2 도전형 도펀트의 활성화에 적합한 온도로 한정된 것이나, 본 발명이 이에 한정되는 것은 아니며 열처리 온도가 다양한 값을 가질 수 있다.
그리고 열처리는 고온 로(furnace) 내에서 질소 기체 등을 사용하여 수행될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 활성화 열처리를 위한 장비, 기체 등은 다양한 변형이 가능하다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 영역(20)의 형성을 위한 열처리와 제2 도전형 영역(30)의 활성화 열처리를 별개로 수행할 수도 있다. 또한, 상술한 실시예에서는 제2 도전형 영역(30)을 이온 주입으로 형성하였으나, 제2 도전형 영역(30)이 다른 방법으로 형성될 수도 있다.
예를 들어, 제2 도전형 영역(30)을 별도의 도핑 공정으로 형성하지 않고 제1 도전형 영역(20)을 형성하기 위하여 열처리하는 단계에서 형성할 수도 있다. 일 예로, 열처리 단계를 제2 도전형 도펀트를 포함하는 기체 분위기에서 수행하면 제1 캡핑막(200c)이 형성되지 않은 반도체 기판(110)의 후면으로 제2 도전형 도펀트가 확산되어 제2 도전형 영역(30)을 형성할 수 있다.
다른 예로, 제2 도전형 영역(30)이 전극(42, 44)을 형성할 때 함께 형성될 수도 있다. 예를 들어, 베이스 영역(10)이 p형을 가지고, 제2 전극(44)이 알루미늄(Al)을 포함하면, 제2 전극(44)을 형성하기 위한 페이스트를 도포한 후에 이를 열처리하여 제2 전극(44)을 형성할 때 알루미늄이 반도체 기판(110)의 후면으로 확산되어 제2 도전형 영역(30)을 형성할 수 있다.
또 다른 예로, 제2 도전형 영역(30) 또한 제1 도전형 영역(20)과 같이 이온 주입에 의한 도핑부를 형성하고 제2 도전형 도펀트를 포함하는 도펀트층을 형성한 후에 열처리하여 형성될 수 있다. 이 경우에는 제2 도전형 영역(30)이 선택적 구조를 가질 수 있다. 이때, 제1 도전형 영역(20)을 형성하기 위한 열처리와 제2 도전형 영역(30)을 형성하기 위한 열처리가 동시에 수행될 수 있다.
이어서, 도 3g에 도시한 바와 같이, 제1 도펀트층(200b) 및 제1 캡핑막(200c)을 제거한다. 제1 도펀트층(200b) 및 제1 캡핑막(200c)은 다양한 방법에 의하여 제거될 수 있는데, 일예로, 희석된 불산(diluted HF)에 의하여 제거될 수 있다. 이에 의하여 제1 및 제2 도전형 영역(20, 30)의 형성 공정을 완료할 수 있다.
이어서, 도 3h에 도시한 바와 같이, 반도체 기판(110)의 전면 위(또는 제1 도전형 영역(20)의 위) 및/또는 반도체 기판(110)의 후면 위(또는 제2 도전형 영역(30)의 위)에 절연막을 형성한다.
좀더 구체적으로, 본 실시예에서는 제1 도전형 영역(20) 위에 제1 패시베이션막(22) 및 반사 방지막(24)을 형성하고, 제2 도전형 영역(30) 위에 제2 패시베이션막(32)을 형성한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 패시베이션막(22, 32) 및 반사 방지막(24) 중에 적어도 하나만을 형성할 수도 있다.
제1 패시베이션막(22), 반사 방지막(24) 및/또는 제2 패시베이션막(32)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 3i에 도시한 바와 같이, 제1 및 제2 도전형 영역(20, 30)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
일례로, 제1 패시베이션막(22) 및 반사 방지막(24)에 개구부(102)를 형성하고 제2 패시베이션막(32)에 개구부(104)를 형성한 다음, 개구부(102, 104) 내에 도금법, 증착법 등의 다양한 방법으로 도전성 물질을 형성하여 제1 및 제2 전극(42, 44)을 형성할 수 있다.
다른 예로, 제1 및 제2 전극 형성용 페이스트를 제1 패시베이션막(22) 및 반사 방지막(24), 및/또는 제2 패시베이션막(32) 상에 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때(특히, 소성할 때) 개구부(102, 104)가 형성되므로, 별도로 개구부(102, 104)를 형성하는 공정을 추가하지 않아도 된다.
본 실시예에 따르면, 이온 주입과 증착을 이용한 간단한 공정으로 선택적 구조를 가지는 도전형 영역(20, 30)(본 실시예에서는 제1 도전형 영역(20))을 형성할 수 있다. 그리고 이온 주입과 증착을 함께 사용하여 고농도 도핑 부분인 제1 부분(20a)과 저농도 도핑 부분인 제2 부분(20b)의 도핑 농도를 자유롭게 조절할 수 있다. 그리고 증착으로 상압 화학 기상 증착을 사용하여 설비 비용 및 공정 비용을 절감할 수 있다. 이에 따라 선택적 구조를 가지는 도전형 영역(20, 30)을 가져 우수한 효율을 가지는 태양 전지(100)를 간단한 공정을 이용하여 낮은 제조 비용으로 제조할 수 있다. 즉, 우수한 효율을 가지는 태양 전지(100)를 우수한 생산성으로 제조할 수 있다.
반면, 종래와 같이 이온 주입만으로 도전형 영역을 형성하면 선택적 구조의 도전형 영역을 형성할 수 없다. 이온 주입 시에 콤-마스크(comb-mask)를 이용하여 선택적 구조를 형성하는 방법이 제안되기는 하였으나, 고농도 도핑 부분과 저농도 도핑 부분 사이의 도핑 농도 차이가 일정 범위 내로 한정되어, 도핑 농도를 자유롭게 조절할 수 없다. 그리고 플라스마 이온 주입을 2회 사용하여 선택적 구조의 도전형 영역을 형성하는 방법은 설비 비용 및 공정 비용이 비싸고, 도펀트의 외부 확산을 막기 위한 캡핑층을 별도의 설비에서 별도의 공정에서 형성하므로 공정이 복잡하다. 또한, 이온 주입을 이용하지 않는 도핑 공정을 이용하여 선택적 구조의 도전형 영역을 형성하면, 도핑 공정이 고온에서 이루어지므로 도핑 시 반도체 기판의 품질이 저하될 수 있다. 그리고 도핑이 반도체 기판의 양면에 모두 이루어져 원하지 않는 면에 불필요하게 도핑된 부분을 제거하는 공정이 추가되어야 한다. 이에 따라 도전형 영역의 특성이 저하되고 공정이 복잡해져 생산성이 저하될 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
110: 반도체 기판
20: 제1 도전형 영역
30: 제2 도전형 영역
42: 제1 전극
44: 제2 전극
200a: 제1 도핑부
200b: 제1 도펀트층
200c: 제1 캡핑막
210: 마스크
210a: 개구부
300a: 제2 도핑부

Claims (15)

  1. 결정성 반도체 물질을 포함하는 반도체 기판의 일면에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역을 형성하는 단계; 및
    상기 반도체 기판의 일면에 위치하며 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 반도체 기판의 타면에 위치하는 제2 전극을 형성하는, 전극 형성 단계
    를 포함하고,
    상기 제1 도전형 영역을 형성하는 단계는,
    상기 반도체 기판의 일면에 제1 도전형 도펀트를 부분적으로 이온 주입하여 제1 도핑부를 형성하는 이온 주입 단계;
    상기 반도체 기판의 일면에 증착에 의하여 제1 도전형 도펀트를 포함하는 제1 도펀트층을 전체적으로 형성하는 증착 단계; 및
    상기 반도체 기판을 열처리하여 상기 제1 도핑부에 포함된 상기 제1 도전형 도펀트를 활성화 열처리하고 상기 제1 도펀트층에 포함된 상기 제1 도전형 도펀트를 상기 반도체 기판의 일면으로 전체적으로 확산시키는 열처리 단계
    를 포함하여,
    상기 제1 도전형 영역이, 상기 제1 도핑부에 형성된 부분에 부분적으로 형성되는 제1 부분과, 상기 제1 부분 이외의 부분에서 상기 제1 부분보다 낮은 도핑 농도를 가지는 제2 부분을 포함하는 태양 전지의 제조 방법.
  2. 제1항에 있어서,
    상기 이온 주입 단계는 상기 반도체 기판과 별개로 구성되며 상기 도핑부에 대응하는 부분에 개구부를 가지는 마스크를 상기 반도체 기판의 일면 위에 놓은 상태에서 수행되는 태양 전지의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 도펀트층이 제1 도전형 도펀트를 유리 실리케이트를 포함하는 태양 전지의 제조 방법.
  4. 제1항에 있어서,
    상기 증착 단계는 상압 화학 기상 증착(APCVD)에 의하여 수행되는 태양 전지의 제조 방법.
  5. 제4항에 있어서,
    상기 증착 단계는 400℃ 내지 500℃의 온도에서 산소 기체, 실리콘 포함 기체, 캐리어 기체, 그리고 제1 도전형 도펀트를 포함하는 도펀트 포함 기체를 포함하는 기체 분위기에서 수행되는 태양 전지의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 도펀트층의 두께가 20nm 내지 120nm인 태양 전지의 제조 방법.
  7. 제1항에 있어서,
    상기 증착 단계와 상기 열처리 단계 사이에, 상기 제1 도펀트층 위에 제1 캡핑막을 형성하는 단계를 더 포함하고,
    상기 제1 캡핑막을 형성하는 단계에서는 상기 제1 캡핑막이 상압 화학 기상 증착에 의하여 형성되는 태양 전지의 제조 방법.
  8. 제7항에 있어서,
    상기 증착 단계와 상기 제1 캡핑막을 형성하는 단계가 동일한 장치에서 연속적으로 수행되는 인-시츄(in-situ) 공정으로 수행되는 태양 전지의 제조 방법.
  9. 제8항에 있어서,
    상기 증착 단계와 상기 제1 캡핑막을 형성하는 단계는, 공급되는 기체의 종류가 서로 다른 태양 전지의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 캡핑막을 형성하는 단계는 400℃ 내지 500℃의 온도에서 산소 기체, 실리콘 포함 기체, 그리고 캐리어 기체를 포함하는 기체 분위기에서 수행되는 태양 전지의 제조 방법.
  11. 제7항에 있어서,
    상기 제1 캡핑막이 실리콘 산화물을 포함하는 태양 전지의 제조 방법.
  12. 제1항에 있어서,
    상기 반도체 기판이 n형의 베이스 영역을 포함하고,
    상기 제1 도전형 영역이 p형을 가지는 에미터 영역이며,
    상기 전극 형성 단계 이전에 n형을 가지는 후면 전계 영역을 형성하는 단계를 더 포함하고,
    상기 제1 도펀트층이 보론 유리 실리케이트(BSG)를 포함하는 태양 전지의 제조 방법.
  13. 제12항에 있어서,
    상기 후면 전계 영역을 형성하는 단계는 이온 주입에 의하여 수행되는 태양 전지의 제조 방법.
  14. 제1항에 있어서,
    상기 제1 부분이 상기 제1 전극의 적어도 일부에 접촉하도록 형성되는 태양 전지의 제조 방법.
  15. 제1항에 있어서,
    상기 제1 전극이, 복수의 핑거 전극과, 상기 복수의 핑거 전극과 교차하는 방향으로 형성되는 버스바 전극을 포함하고,
    상기 제1 부분이 적어도 상기 복수의 핑거 전극에 대응하도록 형성되는 태양 전지의 제조 방법.
KR1020150078169A 2015-06-02 2015-06-02 태양 전지의 제조 방법 KR20160142169A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150078169A KR20160142169A (ko) 2015-06-02 2015-06-02 태양 전지의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150078169A KR20160142169A (ko) 2015-06-02 2015-06-02 태양 전지의 제조 방법

Publications (1)

Publication Number Publication Date
KR20160142169A true KR20160142169A (ko) 2016-12-12

Family

ID=57574392

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150078169A KR20160142169A (ko) 2015-06-02 2015-06-02 태양 전지의 제조 방법

Country Status (1)

Country Link
KR (1) KR20160142169A (ko)

Similar Documents

Publication Publication Date Title
CN109037359B (zh) 太阳能电池
US11335819B2 (en) Solar cell and methods for manufacturing the same
TWI474494B (zh) 多晶矽發射極太陽能電池所用的圖案化摻雜
KR102221380B1 (ko) 넓은 밴드갭 반도체 재료를 갖는 이미터 영역을 구비한 태양 전지
KR101387718B1 (ko) 태양 전지 및 이의 제조 방법
KR101680036B1 (ko) 태양 전지 및 이의 제조 방법
KR20140143277A (ko) 태양 전지 및 이의 제조 방법
KR20170084564A (ko) 태양 전지 및 이의 제조 방법
KR101872786B1 (ko) 태양 전지의 불순물층 형성 방법 및 태양 전지의 제조 방법
KR20170003136A (ko) 태양 전지 및 이의 제조 방법
JP6692865B2 (ja) 太陽電池の製造方法
KR102657230B1 (ko) 태양 전지 및 이의 제조 방법
KR100990864B1 (ko) 태양전지 및 그 제조 방법
KR102132740B1 (ko) 태양 전지 및 이의 제조 방법
KR101751727B1 (ko) 태양 전지의 제조 방법
KR20160122467A (ko) 태양 전지의 제조 방법
KR20230100022A (ko) 태양 전지 및 이의 제조 방법
KR20130061346A (ko) 태양전지 및 그 제조방법
KR20160142169A (ko) 태양 전지의 제조 방법
KR101929444B1 (ko) 태양 전지 및 이의 제조 방법
KR101929445B1 (ko) 태양 전지 및 이의 제조 방법
JP7328406B1 (ja) 太陽電池および太陽電池の製造方法、光起電力モジュール
KR102005439B1 (ko) 태양 전지 제조 방법
KR101612959B1 (ko) 태양 전지 및 그 제조 방법
KR101631444B1 (ko) 태양 전지의 제조 방법