KR20160139319A - Semiconductor device with nano structures and method for fabricating the same - Google Patents
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Abstract
Description
본 발명의 다양한 실시예로서, 나노 구조체를 갖는 반도체 장치 및 그의 제조 방법이 기술된다.As various embodiments of the present invention, a semiconductor device having a nanostructure and a manufacturing method thereof are described.
나노 구조체는 기존의 벌크(Bulk) 및 박막 형태의 구조물과 대비되어 양자 구속 효과, 홀 페치(Hall petch) 효과, 융점의 저하, 공명 현상, 우수한 캐리어 이동도(carrier mobility) 등과 같은 특성을 나타낸다. 때문에 고집적도 및 고효율이 요구되는 소자, 예를 들어 화학전지, 태양전지, 반도체 소자, 화학센서 및 광전소자 등에 응용되고 있다.The nanostructure exhibits characteristics such as quantum confinement effect, Hall petch effect, lowering of melting point, resonance phenomenon, and excellent carrier mobility compared with conventional bulk and thin film type structures. Therefore, it is being applied to devices requiring high integration and high efficiency, such as chemical batteries, solar cells, semiconductor devices, chemical sensors, and photoelectric devices.
이러한 나노 구조체는 탑다운(top down) 방식 및 바텀업(bottom up) 방식으로 제조되고 있다. 바텀업 방식으로는 VLS(Vapor liquid solid) 성장법과 액상 성장법 등이 제안되고 있다. VLS 성장법은 성장법열화학기상증착법(Thermal chemical vapor deposition: Thermal CVD), 유기 금속 화학증착법(Metal Organic chemical vapor deposition; MOCVD), 레이저 열분해 증착법(Pulsed laser deposition; PLD) 및 원자층 증착법(Atomic layer deposition; ALD) 등과 같은 촉매 반응을 이용한 방법이다. 액상 성장법으로는 자기 조립(Self assembly) 기술 및 수열합성법(Hydrothermal) 등이 제안되고 있다. Such nanostructures are manufactured by top down method and bottom up method. As a bottom up method, vapor liquid solid (VLS) growth method and liquid phase growth method have been proposed. The VLS growth method includes a thermal CVD (chemical vapor deposition) process, a metal organic chemical vapor deposition (MOCVD) process, a pulsed laser deposition (PLD) process, and an atomic layer deposition (ALD) and the like. Self-assembly technology and hydrothermal synthesis are proposed as the liquid growth method.
한편, 종래의 바텀업 방식은 나노입자를 미리 만들어 놓고, 표면 개질된 기재에 나노 입자를 부착하는 방식이다. 그러나, 이러한 방법은 5 nm 이하 나노입자의 크기 감소에 한계가 있을 뿐만 아니라, 무엇보다 나노입자의 크기 분포가 크기 때문에 나노입자 고유의 특성을 이용하는 나노 반도체 소자의 재현성과 신뢰성을 떨어뜨리는 한계가 있다. 즉, 이미 제조된 나노입자를 기재에 단순 부착하여 나노 구조체를 형성하는 방법은 나노입자의 합성 기술이 고도로 향상되기 전에는 나노 반도체 소자의 성능 향상이 불가능하다. On the other hand, the conventional bottom up method is a method in which nanoparticles are made in advance and the nanoparticles are attached to a surface-modified substrate. However, this method has a limit to decrease the reproducibility and reliability of a nano-semiconductor device that utilizes the inherent characteristics of nanoparticles because the size of the nanoparticles is limited, . That is, the method of forming the nanostructure by simply attaching the already prepared nanoparticles to the substrate can not improve the performance of the nanodevice until the nanoparticle synthesis technology is highly improved.
이러한 한계를 돌파하기 위해, 리쏘그라피와 같은 탑 다운 방식으로 나노입자를 제조할 수 있으나, 이러한 경우, 고도의 리쏘그라피 장치를 이용하여야 함에 따라 매우 큰 비용이 소요된다. 아울러 그 공정이 복잡하여 대량생산에는 한계가 있다. 또한, 전자빔을 이용하여 식각한다 하더라도 나노 입자의 크기를 일정 크기 이하로 작게 하는 데에는 한계가 있다. In order to overcome these limitations, nanoparticles can be produced in a top-down manner, such as lithography, but in this case, very expensive lithography equipment is required. In addition, the process is complicated and there is a limit to mass production. Further, even if etching is performed using an electron beam, there is a limit in reducing the size of the nanoparticles to a certain size or less.
본 발명의 실시예들이 해결하고자 하는 과제는 상업적으로 사용 가능한 저비용, 단순 방법으로 단시간에 대량 생산이 가능한 나노 구조체와 그를 응용한 반도체 장치 및 이들의 제조방법을 제공하는 것이다.The problems to be solved by embodiments of the present invention are to provide a nano structure capable of mass production in a short time by a commercially available low cost simple method, a semiconductor device using the same, and a manufacturing method thereof.
본 발명의 실시예들이 해결하고자 하는 다른 과제는 원하는 미세 입자 크기가 제어 가능한 나노 구조체와 그를 응용한 반도체 장치 및 이들의 제조방법을 제공하는 것이다.Another object of the present invention is to provide a nanostructure capable of controlling a desired fine particle size, a semiconductor device using the nanostructure, and a method of manufacturing the same.
본 발명의 실시예들이 해결하고자 하는 또 다른 과제는 스케일링 시에도 응용 디바이스의 동작 안정성, 재현성 및 신뢰성을 확보할 수 있는 나노 구조체와 그를 응용한 반도체 장치 및 이들의 제조방법을 제공하는 것이다.Another object to be solved by the embodiments of the present invention is to provide a nanostructure capable of ensuring operational stability, reproducibility and reliability of an application device even at the time of scaling, a semiconductor device using the same, and a manufacturing method thereof.
본 발명의 일실시예에 따른 반도체 메모리 장치는, 전하를 저장 또는 트랩하기 위한 요소로서 나노 구조체를 포함하고, 상기 나노구조체는, 가로 및 세로 방향으로 이격되어 기재의 표면에 형성된 2차원 배열의 가이드 홈과, 상기 가이드 홈에 대응되어 상기 가이드 홈 내에 형성된 복수의 금속성 나노입자, 및 상기 복수의 나노입자를 덮는 절연물을 포함할 수 있다.A semiconductor memory device according to an embodiment of the present invention includes a nanostructure as an element for storing or trapping charges, and the nanostructure has a two-dimensional arrangement guide formed on the surface of the substrate, A plurality of metallic nanoparticles formed in the guide groove corresponding to the guide grooves, and an insulating material covering the plurality of nanoparticles.
본 발명의 일실예에 따른 반도체 메모리 장치는 기재 상에 형성된 터널절연막; 상기 터널절연막 상에 형성된 플로팅 게이트;상기 플로팅 게이트 상에 형성된 게이트절연막; 및 상기 게이트절연막 상에 형성된 컨트롤 게이트를 더 포함할 수 있고, 상기 플로팅 게이트는 상기 나노구조체를 포함할 수 있다.A semiconductor memory device according to one embodiment of the present invention includes a tunnel insulating film formed on a substrate; A floating gate formed on the tunnel insulating film; a gate insulating film formed on the floating gate; And a control gate formed on the gate insulating layer, and the floating gate may include the nanostructure.
본 발명의 일실시예에 따른 반도체 메모리 장치는, 기재 상에 형성된 제1 산화물; 제1산화물 상에 형성된 전하트랩층; 상기 전하트랩층 상에 형성된 제2산화물; 상기 제2산화물 상에 형성된 게이트전극을 더 포함할 수 있고, 상기 전하트랩층은 상기 나노구조체를 포함할 수 있다.A semiconductor memory device according to an embodiment of the present invention includes: a first oxide formed on a substrate; A charge trap layer formed on the first oxide; A second oxide formed on the charge trap layer; The charge trap layer may further include a gate electrode formed on the second oxide, and the charge trap layer may include the nanostructure.
본 발명의 일실시예에 따른 반도체 메모리 장치는, 엑세스 트랜지스와 커패시터를 구비하는 단위 셀을 포함할 수 있고, 상기 엑세스 트랜지스터의 채널영역은 상기 나노구조체를 포함할 수 있다.A semiconductor memory device according to an embodiment of the present invention may include a unit cell having an access transistor and a capacitor, and the channel region of the access transistor may include the nanostructure.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 엑세스 트랜지스와 커패시터를 구비하는 단위 셀을 포함할 수 있고, 상기 커패시터는 제1 및 제2 전극과, 상기 제1 및 제2 전극 사이에 형성된 상기 나노구조체를 포함할 수 있다. 여기서, 상기 커패시터는 제1 및 제2 전극과, 상기 제1 및 제2 전극 사이에 형성된 상기 나노구조체를 포함할 수 있다.A semiconductor memory device according to another embodiment of the present invention may include a unit cell having an access transistor and a capacitor, the capacitor including first and second electrodes and a first electrode formed between the first and second electrodes And may include the nanostructure. Here, the capacitor may include first and second electrodes, and the nanostructure formed between the first and second electrodes.
바람직하게, 상기 금속성 나노입자는 금속 나노입자, 금속산화물 나노입자, 금속질화물 나노입자, 금속탄화물 나노입자 및 금속간화합물 나노입자의 그룹으로부터 선택된 어느 하나일 수 있다.Preferably, the metallic nanoparticles may be selected from the group consisting of metal nanoparticles, metal oxide nanoparticles, metal nitride nanoparticles, metal carbide nanoparticles, and intermetallic compound nanoparticles.
바람직하게, 상기 절연물은 유기물 또는 무기물일 수 있다.Preferably, the insulator may be organic or inorganic.
바람직하게, 상기 가이드 홈들은 폭 보다 깊이가 더 클 수 있다.Preferably, the guide grooves may be deeper than the width.
본 발명의 또 다른 실시예에 따른 반도체 장치는,전하를 저장 또는 트랩하기 위한 요소로서 나노 구조체를 포함하고, 상기 나노구조체는, 복수의 제1 금속성 나노입자를 구비하는 제1 나노입자층과, 상기 제1 나노입자층 상에 형성되고 복수의 제2 금속성 나노입자를 구비하는 제2 나노입자층을 구비하고, 상기 제1 금속성 나노입자들의 평균 입자 직경과 상기 제2 금속성 나노입자들의 평균 입자 직경이 서로 다르게 구성될 수 있다.A semiconductor device according to another embodiment of the present invention includes a nanostructure as an element for storing or trapping charges, the nanostructure comprising: a first nanoparticle layer having a plurality of first metallic nanoparticles; And a second nanoparticle layer formed on the first nanoparticle layer and having a plurality of second metallic nanoparticles, wherein an average particle diameter of the first metallic nanoparticles and an average particle diameter of the second metallic nanoparticles are different from each other Lt; / RTI >
본 발명의 또 다른 실시예에 따른 반도체 장치는 기재 상에 형성된 터널절연막; 상기 터널절연막 상에 형성된 플로팅 게이트; 상기 플로팅 게이트 상에 형성된 게이트절연막; 및 상기 게이트절연막 상에 형성된 컨트롤 게이트를 더 포함할 수 있고, 상기 플로팅 게이트는 상기 나노구조체를 포함할 수 있다.A semiconductor device according to another embodiment of the present invention includes: a tunnel insulating film formed on a substrate; A floating gate formed on the tunnel insulating film; A gate insulating film formed on the floating gate; And a control gate formed on the gate insulating layer, and the floating gate may include the nanostructure.
본 발명의 또 다른 실시예에 따른 반도체 장치는 기재 상에 형성된 제1 산화물; 제1산화물 상에 형성된 전하트랩층; 상기 전하트랩층 상에 형성된 제2산화물; 상기 제2산화물 상에 형성된 게이트전극을 더 포함할 수 있고, 상기 전하트랩층은 상기 나노구조체를 포함할 수 있다.A semiconductor device according to another embodiment of the present invention includes a first oxide formed on a substrate; A charge trap layer formed on the first oxide; A second oxide formed on the charge trap layer; The charge trap layer may further include a gate electrode formed on the second oxide, and the charge trap layer may include the nanostructure.
본 발명의 또 다른 실시예에 따른 반도체 장치는 엑세스 트랜지스와 커패시터를 구비하는 단위 셀을 포함할 수 있고, 상기 엑세스 트랜지스터의 채널영역은 상기 나노구조체를 포함할 수 있다.A semiconductor device according to another embodiment of the present invention may include a unit cell having an access transistor and a capacitor, and the channel region of the access transistor may include the nanostructure.
본 발명의 또 다른 실시예에 따른 반도체 장치는 엑세스 트랜지스와 커패시터를 구비하는 단위 셀을 포함하고, 상기 커패시터는 제1 및 제2 전극과, 상기 제1 및 제2 전극 사이에 형성된 상기 나노구조체를 포함할 수 있다. 여기서, 상기 커패시터는 제1 및 제2 전극과, 상기 제1 및 제2 전극 사이에 형성된 상기 나노구조체를 포함할 수 있다.A semiconductor device according to another embodiment of the present invention includes a unit cell having an access transistor and a capacitor, wherein the capacitor includes first and second electrodes, and the nanostructure formed between the first and second electrodes . ≪ / RTI > Here, the capacitor may include first and second electrodes, and the nanostructure formed between the first and second electrodes.
바람직하게, 상기 제1 금속성 나노입자들과 상기 제2 금속성 나노입자들은 서로 다른 물질일 수 있다. 상기 제1 및 제2 나노입자층은 상기 제1 및 제2 금속성 나노입자들은 덮는 절연물을 더 포함할 수 있다. 상기 제1 및 제2 나노입자층은 1차원 배열의 모노 레이어 또는 2차원 배열의 모노 레이어 또는 3차원 배열의 멀티 레이어일 수 있다.Preferably, the first metallic nanoparticles and the second metallic nanoparticles may be different materials. The first and second nanoparticle layers may further include an insulating material covering the first and second metallic nanoparticles. The first and second nanoparticle layers may be a monolayer of a one-dimensional array or a monolayer of a two-dimensional array or a multilayer of a three-dimensional array.
본 발명의 실시에에 따른 커패시터는 기판 상부에 형성된 제1 전극; 상기 제1 전극 상부에 형성되고, 상호 이격되어 배열된 복수의 금속성 나노입자와 상기 나노입자들를 감싸는 유전체를 구비하는 나노입자층; 상기 나노입자층 상에 형성된 제2 전극을 포함할 수 있다. 여기서 상기 나노입자층은 1차원 배열의 모노 레이어 또는 2차원 배열의 모노 레이어 또는 3차원 배열의 멀티 레이어일 수 있다.According to an embodiment of the present invention, a capacitor includes: a first electrode formed on a substrate; A nanoparticle layer formed on the first electrode and comprising a plurality of metallic nanoparticles spaced apart from each other and a dielectric surrounding the nanoparticles; And a second electrode formed on the nanoparticle layer. Wherein the nanoparticle layer may be a monolayer of a one-dimensional array or a monolayer of a two-dimensional array or a multi-layer of a three-dimensional array.
본 발명의 실시예에 따른 나노 구조체와 그를 응용한 반도체 장치 및 그 제조 방법은, 기재 상에 나노입자 전구체 금속 이온을 포함하는 폴리머의 코팅이후, 기재 상에서 인시츄로 나노입자를 형성한다.A nanostructure according to an embodiment of the present invention, a semiconductor device using the nanostructure, and a method of fabricating the nanostructure according to an embodiment of the present invention form an in situ nanoparticle on a substrate after coating a polymer containing nanoparticle precursor metal ions on the substrate.
나노 입자 합성 기술이 고도로 발달하여 수십 내지 수백개의 원자들로 이루어진 극히 미세한 나노입자의 합성이 가능하다 하더라도, 열역학적으로, 외부에서 기 합성된 나노입자는 다양한 크기의 나노입자가 일정한 분포를 가질 수 밖에 없으며, 이는 합성시의 반응장(reaction field)이 커질수록 더욱 큰 입자간 크기 차를 유발 할 수 밖에 없다. 따라서, 기재가 아닌 외부에서 기 형성된 나노입자를 기재 상에 부착하는 공지된 기술은 균일한 나노입자를 제조 하는데 한계가 있다. 또한, 식각에 의해 탑다운 방식으로 나노입자를 제조하는 방법은 리쏘그라피 기술이 고도로 발달하여 5nm 이하의 입자의 제조가 가능해진다 하더라도, 그 공정이 고가의 복잡하고 정밀한 제어가 필요하여 상업화를 위한 대량 생산에 한계가 있다.Even though nanoparticle synthesis technology is highly developed and it is possible to synthesize extremely fine nanoparticles composed of tens to hundreds of atoms, thermodynamically, externally synthesized nanoparticles have only a certain distribution of nanoparticles of various sizes This is due to the fact that the larger the reaction field in the synthesis, the greater the intergranular size difference. Therefore, a known technique for attaching preformed nanoparticles on a substrate, rather than a substrate, has limitations in producing uniform nanoparticles. In addition, although the method of manufacturing nanoparticles by top down method by etching is such that the lithography technology is highly developed and it becomes possible to manufacture particles having a diameter of 5 nm or less, the process requires expensive and complicated and precise control, There is a limit to production.
본 발명의 실시예에 따른 나노 구조체, 그를 응용한 반도체 장치 및 이들의 제조방법은 기재의 표면 영역에 해당하는 극히 작은 반응장에서 직접적으로 나노입자를 제조함에 따라, 극히 균일하고 미세하게 제어된 크기의 나노입자를 고밀도로 형성할 수 있다. 또한, 단지 금속 이온을 포함하는 폴리머 코팅에 의해 금속이온을 기재 상에 고정시킨 후, 금속 이온에 에너지를 인가하여 나노입자를 형성함에 따라, 간단하고 용이하며, 단시간에 저비용으로 나노입자를 대량 생산할 수 있는 장점이 있다. 또한, 금속 이온이 기재 상에 고정되어 있는 상태에서, 에너지 인가에 의해 핵생성과 성장(나노입자화)이 이루어짐에 따라, 금속 이온의 이동이 전체적으로 균일하게 억제되며 보다 균일하고 미세한 나노입자가 형성될 수 있다. 상세하게, 나노입자화를 위한 물질의 핵생성 및 성장시 요구되는 금속의 물질 공급은 오직 유기물에 결합된 금속 이온에 의해 이루어질 수 있다. 즉, 나노입자화를 위한 물질 공급이 유기물과 기 결합된 금속 이온의 이동에 의해서만 발생하며, 유기물과의 결합에 의해 금속 이온이 일정 거리 이상으로 이동하여 핵생성 및 성장에 참여하는 것이 어려워짐에 따라, 각 나노입자의 반응장은 핵의 주변으로 한정될 수 있다. 이에 의해 기재 상에는 보다 균일하고 미세한 크기의 나노입자가 고밀도로 형성될 수 있으며, 일정하게 서로 이격된 나노입자가 형성될 수 있다. 이때, 금속성 나노입자간의 이격 거리는 각 나노입자의 핵 생성 및 성장에 기여하는 금속 원자 확산거리에 대응될 수 있다.The nanostructure according to the embodiment of the present invention, the semiconductor device using the nanostructure, and the method of manufacturing the nanostructure according to embodiments of the present invention can be fabricated by directly preparing nanoparticles in an extremely small reaction field corresponding to the surface area of the substrate, Can be formed at a high density. Further, since metal ions are fixed on a substrate by a polymer coating containing only metal ions and energy is applied to the metal ions to form nanoparticles, it is simple and easy to mass produce nanoparticles in a short time at a low cost There are advantages to be able to. Further, as the nucleation and growth (nanoparticle formation) are performed by the energy application in the state where the metal ion is fixed on the substrate, migration of the metal ion is uniformly suppressed as a whole and more uniform and fine nanoparticles are formed . In detail, the material supply of the metal required for the nucleation and growth of the material for nanoparticle formation can be made only by the metal ion bound to the organic material. In other words, the supply of materials for nanoparticle formation occurs only by the migration of metal ions combined with organic matter, and it is difficult for metal ions to move to a certain distance or more due to bonding with organic matter, thereby participating in nucleation and growth Thus, the reaction field of each nanoparticle can be confined to the periphery of the nucleus. As a result, nanoparticles of more uniform and fine size can be formed at high density on the substrate, and uniformly spaced nanoparticles can be formed. At this time, the distance between the metallic nanoparticles can correspond to the metal atom diffusion distance contributing to nucleation and growth of each nanoparticle.
본 발명의 실시예들에 따른 나노 구조체, 그를 이용한 반도체 장치 및 그 제조 방법은 인-시츄(In-situ) 공정을 통해 제조가 가능하다. 또한, 패턴이 되어 있는 실리콘기판, 플렉서블 폴리머 필름 및 투명 글래스와 같은 기재 상에 금속 이온을 포함하는 폴리머를 한번에 다이렉트 코팅 프로세스를 통해 금속이온을 부착하고 이를 환원 및 성장시켜 패턴된 나노구조체를 제조한다. 따라서 제조 원가의 낭비를 최소화할 수 있고, 단시간에 대량 생산이 가능하다.The nanostructure according to embodiments of the present invention, the semiconductor device using the nanostructure, and the manufacturing method thereof can be manufactured through an in-situ process. In addition, a metal ion is attached to a patterned silicon substrate, a flexible polymer film, and a transparent glass by a direct coating process on a substrate containing a metal ion at one time, and the metal ion is reduced and grown to produce a patterned nanostructure . Therefore, waste of manufacturing cost can be minimized, and mass production is possible in a short time.
도 1은 본 발명의 실시예에 따른 나노구조체 제조방법을 나타낸 공정 흐름도이다.
도 2는 금속이온이 함유된 폴리머를 준비하는 단계를 보여주는 모식도이다.
도 3은 기재 상에 형성된 나노입자층을 보여주는 단면도이다.
도 4A는 1차원 배열의 모노 레이어(one nanoparticle thick layer)인 나노입자층의 평면도이다.
도 4B는 2차원 배열의 모노 레이어인 나노입자층의 평면도이다.
도 4C는 3차원 배열의 멀티 레이어인 나노입자층의 측면도이다.
도 5는 멀티 스택된 나노입자층을 보여주는 단면도이다.
도 6A 및 도 6B는 본 발명의 다른 실시예에 따른 나노 구조체를 보여주는 평면도 및 단면도로서, 나노입자들의 배열을 용이하게 하기 위하여, 기재의 표면에 가이드 홈이 형성된 상태를 보여주는 단면도이다.
도 7은 본 발명의 일실시예에 따른 비휘발성 메모리 장치를 보여주는 단면도이다.
도 8은 본 발명의 실시예에 따른 전하트랩형 비휘발성 메모리 장치의 단위 셀 구조를 보여주는 단면도이다.
도 9는 본 발명의 일실시예에 따른 DRAM 셀을 설명하기 위한 회로도이다.
도 10A 및 도 10B는 본 발명의 실시예에 따른 DRAM 셀 트랜지스터의 단면도이다.
도 11은 본 발명의 실시예에 따른 DRAM 셀 커패시터의 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 보여주는 단면도로서, 커패시터를 사용하지 않는 단일 트랜지스터 DRAM 셀을 보여주는 단면도이다.1 is a process flow diagram illustrating a method of fabricating a nanostructure according to an embodiment of the present invention.
2 is a schematic diagram showing a step of preparing a polymer containing metal ions.
3 is a cross-sectional view showing a nanoparticle layer formed on a substrate.
4A is a plan view of a nanoparticle layer that is a one nanoparticle thick layer.
4B is a top view of a nanoparticle layer that is a monolayer of a two-dimensional array.
4C is a side view of a multi-layer nanoparticle layer in a three-dimensional array.
5 is a cross-sectional view showing a multi-stacked nanoparticle layer.
6A and 6B are a plan view and a cross-sectional view illustrating a nanostructure according to another embodiment of the present invention, in which guide grooves are formed on the surface of a substrate to facilitate the arrangement of nanoparticles.
7 is a cross-sectional view illustrating a nonvolatile memory device according to an embodiment of the present invention.
8 is a cross-sectional view illustrating a unit cell structure of a charge trap type nonvolatile memory device according to an embodiment of the present invention.
9 is a circuit diagram for explaining a DRAM cell according to an embodiment of the present invention.
10A and 10B are cross-sectional views of a DRAM cell transistor according to an embodiment of the present invention.
11 is a cross-sectional view of a DRAM cell capacitor according to an embodiment of the present invention.
12 is a cross-sectional view illustrating a semiconductor memory device according to another embodiment of the present invention, which is a cross-sectional view showing a capacitorless single transistor DRAM cell.
이하 첨부한 도면들을 참조하여 본 발명의 나노구조체 및 그 제조방법에 대한 실시예를 상세히 설명한다. 다음에 소개되는 도면들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 제시되는 도면들에 한정되지 않고 다른 형태로 구체화될 수도 있으며, 이하 제시되는 도면들은 본 발명의 사상을 명확히 하기 위해 과장되어 도시될 수 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following drawings are provided by way of example so that those skilled in the art can fully understand the spirit of the present invention. Therefore, the present invention is not limited to the following drawings, but may be embodied in other forms, and the following drawings may be exaggerated in order to clarify the spirit of the present invention. Also, throughout the specification, like reference numerals designate like elements.
이때, 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 이해하고 있는 의미를 가지며, 하기의 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명은 생략한다.Hereinafter, the technical and scientific terms used herein will be understood by those skilled in the art without departing from the scope of the present invention. Descriptions of known functions and configurations that may be unnecessarily blurred are omitted.
도 1은 본 발명의 제1실시예에 따른 나노 구조체 제조 방법을 설명하기 위한 공정 흐름도이다.1 is a process flow diagram illustrating a method of fabricating a nanostructure according to a first embodiment of the present invention.
도 1을 참조하면, 본 발명의 제1실시예에 따른 나노 구조체 제조 방법은, 기재를 준비하는 단계(S120), 복수의 금속이온이 함유된 폴리머를 준비하는 단계(S140), 상기 폴리머를 기재 상에 공급하여, 금속이온들을 기재 상에 부착하는 단계(S160), 및 기재 상에 부착된 금속이온들을 적어도 하나의 금속성 나노입자로 형성하는 단계(S180)를 포함할 수 있다.Referring to FIG. 1, a method for fabricating a nanostructure according to a first embodiment of the present invention includes preparing a substrate (S120), preparing a polymer containing a plurality of metal ions (S140) (S160) of depositing metal ions onto the substrate, and forming (S180) the metal ions deposited on the substrate into at least one metallic nanoparticle.
기재를 준비하는 단계(S120)Preparing a substrate (S120)
먼저, 기재를 준비하는 단계(S120)를 구체적으로 설명한다.First, the step of preparing a substrate (S120) will be described in detail.
기재는 반도체 기재, 투명 기재, 플렉시블 기재일 수 있으며, 응용되는 디바이스에 따라 그 물질, 구조 및 형상은 달라질 수 있다. 또한 기재는 응용되는 디바이스의 구성요소를 물리적으로 지지하는 지지체의 역할을 수행하거나, 상기 구성요소들의 원재료일 수 있다.The substrate may be a semiconductor substrate, a transparent substrate, or a flexible substrate, and the material, structure, and shape may vary depending on the device to which the invention is applied. The substrate may also serve as a support for physically supporting the components of the device to which it is applied, or may be a raw material for the components.
비한정적인 일 예로, 플렉시블 기재는 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌나프탈레이트 (PEN), 폴리이미드(PI), 폴리카보네이트(PC), 폴리프로필렌(PP), 트리아세틸셀룰로오스(TAC), 폴리에테르술폰(PES), 폴리디메틸실록산(PDMS) 또는 이들의 혼합물을 함유하는 플렉시블 고분자 기판일 수 있다.As a non-limiting example, the flexible substrate may be made of a material selected from the group consisting of polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyimide (PI), polycarbonate (PC), polypropylene (PP), triacetylcellulose (TAC) Sulfone (PES), polydimethylsiloxane (PDMS), or a mixture thereof.
반도체 기재의 경우, 그 기재는 물질적으로, 유기 반도체, 무기 반도체 또는 이들의 적층체일 수 있다. In the case of a semiconductor substrate, the substrate may be materially an organic semiconductor, an inorganic semiconductor, or a laminate thereof.
무기 반도체 기재의 비 한정적인 일 예로, 실리콘(Si), 게르마늄(Ge) 또는 실리콘게르마늄(SiGe)을 포함하는 4족 반도체, 갈륨비소(GaAs), 인듐인(InP) 또는 갈륨인(GaP)을 포함하는 3-5족 반도체, 황화카드뮴(CdS) 또는 텔루르화아연(ZnTe)을 포함하는 2-6족 반도체, 황화납(PbS)을 포함하는 4-6족 반도체, 또는 이들에서 선택된 둘 이상의 물질이 각 층을 이루며 적층된 적층체를 들 수 있다. 결정학적으로, 무기 반도체 기재는 단결정체, 다결정체 또는 비정질체이거나, 결정상과 비정질상이 혼재된 혼합상일 수 있다. 무기 반도체 기재가 둘 이상의 층이 적층된 적층체일 경우, 각 층은 서로 독립적으로 단결정체, 다결정체, 비정질체 또는 혼합상일 수 있다. As a non-limiting example of the inorganic semiconductor substrate, a quaternary semiconductor including silicon (Si), germanium (Ge), or silicon germanium (SiGe), gallium arsenide (GaAs), indium phosphide (InP), or gallium phosphide (GaP) Group semiconductors including cadmium sulphide (CdS) or zinc telluride (ZnTe), group 4-6 semiconductors including lead sulphide (PbS), or two or more materials selected therefrom And a laminated body formed by stacking the layers. Crystalline, the inorganic semiconductor substrate may be a monocrystalline, polycrystalline or amorphous, or a mixed phase in which a crystalline phase and an amorphous phase are mixed. When the inorganic semiconductor substrate is a laminate in which two or more layers are laminated, each layer may be monocrystalline, polycrystalline, amorphous or mixed phase, independently of each other.
구체적인 일 예로, 무기 반도체 기재는 실리콘(Si) 기판과 같은 반도체 기판(웨이퍼 포함), 표면 산화막이 형성된 반도체 기재 또는 SOI(Silicon on Insulator) 기재(웨이퍼 포함)일 수 있다.As a specific example, the inorganic semiconductor substrate may be a semiconductor substrate (including a wafer) such as a silicon (Si) substrate, a semiconductor substrate formed with a surface oxide film, or a silicon on insulator (SOI) substrate (including a wafer).
반도체 기재가 유기 반도체 기재인 경우, 유기 반도체 기재의 유기 반도체는 n형 유기 반도체 또는 p형 유기 반도체일 수 있으며, 유기 트랜지스터, 유기 태양전지 또는 유기발광소자 분야에서 통상적으로 사용되는 n형 유기 반도체 또는 p형 유기 반도체이면 사용 가능하다. 비한정적인 일 예로, 유기 반도체는 CuPc(Copper-Phthalocyanine), P3HT(poly(3-hexylthiophene), Pentacene, SubPc(Subphthalocyanines), C60(Fulleren), PCBM([6,6]-phenyl-C61-butyric acid methyl ester) 또는 PC70BM([6,6]-phenyl C70-butyric acid methyl ester)을 포함하는 C60-유도체(Fulleren-derivative), F4-TCNQ(tetra uorotetracyanoquinodimethane)등을 들 수 있으나, 본 발명이 유기 반도체의 물질에 의해 한정되지는 않는다.When the semiconductor substrate is an organic semiconductor substrate, the organic semiconductor of the organic semiconductor substrate may be an n-type organic semiconductor or a p-type organic semiconductor, and may be an organic transistor, an organic solar cell or an n-type organic semiconductor conventionally used in the field of organic light- A p-type organic semiconductor can be used. As a non-limiting example, organic semiconductors include but are not limited to CuPc (Copper-Phthalocyanine), P3HT (poly-3-hexylthiophene), Pentacene, SubPc (Subphthalocyanines), C60 (Fulleren), PCBM (Fulleren-derivative), F4-TCNQ (tetrauorotetracyanoquinodimethane), and the like, which are included in the present invention, But is not limited to materials of semiconductors.
기재는 표면층를 포함을 수 있다. 예컨대, 기재는 실리콘기판 상에 형성된 실리콘산화물(SiO2)을 표면층으로서 포함할 수 있다. The substrate may comprise a surface layer. For example, the substrate may include a silicon oxide (SiO 2) formed on the silicon substrate surface.
구체적으로, 기재의 표면층은 산화물, 질화물, 옥시나이트라이드 및 실리케이트에서 하나 이상 선택된 물질의 단일막 또는 둘 이상 선택된 물질 각각이 막을 이루며 적층된 적층막일 수 있다. 비 한정적인 일 예로, 기재의 표면층은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 바륨-타이타늄 복합산화물, 이트륨 산화물, 텅스텐 산화물, 탄탈륨 산화물, 아연 산화물, 타이타늄 산화물, 주석 산화물, 바륨-지르코늄 복합산화물, 실리콘 질화물, 실리콘 옥시나이트라이드, 지르코늄 실리케이트, 하프늄 실리케이트, 이들의 혼합물(mixture) 및 이들의 복합물(composite)에서 하나 이상 선택된 물질의 단일막 또는 둘 이상 선택된 물질 각각이 막을 이루며 적층된 적층막일 수 있다.Specifically, the surface layer of the substrate may be a single layer of a material selected from oxides, nitrides, oxynitrides, and silicates, or a laminated film in which each of two or more selected materials are laminated in a film. By way of non-limiting example, the surface layer of the substrate can be a silicon oxide, hafnium oxide, aluminum oxide, zirconium oxide, barium-titanium composite oxide, yttrium oxide, tungsten oxide, tantalum oxide, zinc oxide, titanium oxide, tin oxide, A single film or two or more selected materials of a material selected from at least one of oxide, silicon nitride, silicon oxynitride, zirconium silicate, hafnium silicate, mixture thereof and a composite thereof is formed as a laminated film .
한편, 기재의 표면층은 금속박막일 수 있다. 이때, 금속 박막의 두께는 100nm 이하, 구체적으로 1nm 내지 100nm일 수 있다. 금속 박막의 두께가 1nm 미만으로 극히 얇은 경우 박막의 균일성이 떨어질 수 있다. 표면층으로서의 금속박막은, 비 한정적인 일 예로, 귀금속을 포함하는 전이금속, 금속 또는 이들의 혼합물일 수 있다. 이때, 전이금속은 Sc, Y, La, Ac, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Te, Re, Fe, Ru, Os, Co, Rh, Ir, Ni, Pd, Pt, Cu, Ag, Au 또는 이들의 혼합물을 포함할 수 있으며, 그외 금속은 Li, Na, K, Rb, Cs, Fr, Be, Mg, Ca, Sr, Ba, Ra, Zn, Cd, Al, Ga, In, Tl, Ge, Sn, Pb, Sb, Bi, Po 또는 이들의 혼합물을 포함할 수 있다. On the other hand, the surface layer of the substrate may be a thin metal film. At this time, the thickness of the metal thin film may be 100 nm or less, specifically 1 nm to 100 nm. If the thickness of the metal thin film is extremely thin, such as less than 1 nm, the uniformity of the thin film may be deteriorated. The metal thin film as the surface layer can be, by way of non-limiting example, a transition metal including a noble metal, a metal, or a mixture thereof. The transition metal may be at least one selected from the group consisting of Sc, Y, La, Ac, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Te, Re, Fe, Ru, Os, , Pd, Pt, Cu, Ag, Au or a mixture thereof, and the other metal may include Li, Na, K, Rb, Cs, Fr, Be, Mg, Ca, Sr, Ba, , Al, Ga, In, Tl, Ge, Sn, Pb, Sb, Bi, Po or mixtures thereof.
표면층은 열산화 공정, 물리적 증착 또는 화학적 증착을 통해 형성될 수 있으며, 물리적 증착 또는 화학적 증착은 스퍼터링 (Sputtering), 마그네트론-스퍼터링, 전자빔증착법(E-beam evaporation), 열증착법(Thermal evaporation), 레이저분자빔증착법(L-MBE, Laser Molecular Beam Epitaxy), 펄스레이저증착법(PLD, Pulsed Laser Deposition), 진공 증착법, 원자층 증착법(ALD, Atomic Layer Deposition) 또는 플라즈마 도움 화학적 증착법(PECVD, Plasma Enhanced Chemical Vapor Deposition)을 들 수 있으나, 이에 제한되는 것은 아니다. The surface layer may be formed through a thermal oxidation process, physical vapor deposition or chemical vapor deposition, and physical vapor deposition or chemical vapor deposition may be performed by sputtering, magnetron-sputtering, E-beam evaporation, thermal evaporation, (L-MBE), Pulsed Laser Deposition (PLD), vacuum deposition, ALD (Atomic Layer Deposition), or plasma enhanced chemical vapor deposition (PECVD) Deposition), but is not limited thereto.
플렉시블 기재를 사용하는 경우, 기재의 표면층은 -OH 작용기를 갖는 유기물일 수 있다.When a flexible substrate is used, the surface layer of the substrate may be an organic material having an -OH functional group.
한편, 이후 상세히 설명되겠지만, 기재의 표면은 다양한 형상으로 패턴되어 있을 수 있다. 바람직하게 기재의 표면은 복수의 가이드 홈들이 패턴되어 있을 수 있다. 상기 가이드 홈은 그 내부에 금속이온(원자)들이 응집되도록 유도하며, 이에 의해 가이드 홈 내에 나노입자들이 형성될 수 있다. 따라서, 기재 표면의 가이드 홈들을 이용하여 나노입자들의 배열을 용이하게 구현할 수 있다.On the other hand, as will be described later in detail, the surface of the substrate may be patterned in various shapes. Preferably, the surface of the substrate may be patterned with a plurality of guide grooves. The guide groove induces the metal ions (atoms) to cohere within the guide groove, whereby nanoparticles can be formed in the guide groove. Therefore, it is possible to easily arrange the nanoparticles using the guide grooves on the surface of the substrate.
금속이온이 함유된 폴리머를 준비하는 단계(S140)Preparing a polymer containing metal ions (S140)
도 2는 금속이온이 함유된 폴리머(250)를 준비하는 단계를 보여주는 모식도이다. 도 2를 참조하면, 금속전구체(210)와 유기물(230)을 용매에 혼합하여 금속이온 함유 폴리머(250)를 형성한다. 2 is a schematic diagram showing a step of preparing a
도 2의 실시예에서, 금속전구체(210)로서 HAuCl4이 사용된 것을 보여주고 있으나, 금속전구체는 원하는 나노입자의 물질을 고려하여 설계될 수 있다. 일 예로, 금속전구체의 금속은 전이금속, 전이후 금속 및 준금속 군에서 하나 또는 둘 이상 선택되는 금속일 수 있다. 비 한정적인 일 예로, 전이금속 전구체는 전이금속염일 수 있다. 구체적으로, 전이금속은 Au, Ag, Ru, Pd 및 Pt에서 하나 이상 선택 것일 수 있으며, 전이금속 염은 이들 전이금속의 할로겐화물, 칼코젠화물, 염산화물, 질산염, 황산염, 아세트산염 또는 암모늄염일 수 있다. 전이금속 전구체의 전이금속이 Au일 때, 전이금속 전구체의 구체적이며 비한정적인 일 예로, HAuCl4, AuCl, AuCl3, Au4Cl8, KAuCl4, NaAuCl4, NaAuBr4, AuBr3, AuBr, AuF3, AuF5, AuI, AuI3, KAu(CN)2, Au2O3, Au2S, Au2S3, AuSe, Au2Se3를 들 수 있으나, 본 발명이 전이금속 전구체의 종류에 의해 한정되지 않는다.In the embodiment of FIG. 2, HAuCl 4 is used as the
도 2의 실시예에서, 유기물(230)로서 황(sulfur) 기능기를 포함하는 실란계 화합물 중의 하나인 3-메르캅토프로필트리메톡시실란(Mercaptopropyl trimethoxysilane; 3-MPTMS)이 사용되는 것을 도시하고 있으나, 이외에 다른 종류의 유기물이 사용될 수 있다.2, 3-mercaptopropyl trimethoxysilane (3-MPTMS), which is one of silane compounds containing a sulfur functional group, is used as the
예컨대, 3-메르캅토프로필트리에톡시실란(Mercaptopropyl triethoxysilane), 11-메르캅토운데실트리메톡시실란(11-Mercaptoundecyl trimethoxysilane), 메르캅토메틸메틸디에톡시실란(Mercaptomethyl methyl diethoxysilane) 옥틸트리클로로실란 (Octyltrichlorosilane; OTS), 헥사메틸디실란(Hexamethyldisilazane; HMDS), 옥타데실트리클로로실란 (Octadecyltrichlorosilane; ODTS), (3-아미노프로필)트리메톡시실란 ((3-Aminopropyl)trimethoxysilane; APS), (3-아미노프로필)트리에톡시실란 ((3-Aminopropyl)triethoxysilane), N-(3-아미노프로필)-디메틸-에톡시실란 (N-(3-aminopropyl)-dimethyl-ethoxysilane; APDMES) 퍼플루오로데실트리클로로실란 (Perfluorodecyltrichlorosilane; PFS), 메르캅토프로필트리메톡시실란 (Mercaptopropyl trimethoxysilane; MPTMS), N-(2-아미노에틸)-3아미노프로필트리메톡시실란 (N-(2-aminoethyl)-3aminopropyltrymethoxysilane), (3-트리메톡시실릴프로필)디에틸렌트리아민 ((3-For example, mercaptopropyl triethoxysilane, 11-mercaptoundecyl trimethoxysilane, mercaptomethyl methyl diethoxysilane, octyl trichlorosilane, Octyltrichlorosilane (OTS), hexamethyldisilazane (HMDS), octadecyltrichlorosilane (ODTS), (3-aminopropyl) trimethoxysilane (APS) (3-aminopropyl) triethoxysilane, N- (3-aminopropyl) -dimethyl-ethoxysilane (APDMES), perfluorodecyltrichlorosilane But are not limited to, perfluorodecyltrichlorosilane (PFS), mercaptopropyl trimethoxysilane (MPTMS), N- (2-aminoethyl) -3aminopropyltrimethoxysilane, (3-trimethoxysilylph Phil) diethylenetriamine ((3
Trimethoxysilylpropyl)Diethylenetriamine), 옥타데실트리메톡시실란 (Octadecyltrimethoxysilane; OTMS), (헵타데카플루오로-1,1,2,2-테트라하이드로데실)트리클로로실란 ((Heptadecafluoro-1,1,2,2-tetrahydrodecyl)trichlorosilane; FDTS), 디클로로디메틸실란 (Dichlorodimethylsilane; DDMS), N-(트리메톡시실릴프로필)에틸렌디아민 트리아세트산 (N-(Trimethoxysilylpropyl)Ethylenediamine Triacetic Acid), 헥사데칸티올 (Hexadecanethiol, HDT) 및 에폭시헥실트리에톡시실란 (Epoxyhexyltriethoxysilan)에서 하나 또는 둘 이상 선택된 물질일 수 있다. Octadecyltrimethoxysilane (OTMS), (heptadecafluoro-1,1,2,2-tetrahydrodecyl) trichlorosilane ((Heptadecafluoro-1,1,2,2- tetrahydrodecyl trichlorosilane (FDTS), dichlorodimethylsilane (DDMS), N- (trimethoxysilylpropyl) ethylenediamine triacetic acid, hexadecanethiol (HDT), and epoxy It may be one or more selected from hexyltriethoxysilane.
인접한 나노입자들 사이 및 나노입자와 기재 사이의 안정적인 절연성 확보 측면에서, 유기물은 알칸 사슬기, 구체적으로 C3-C20의 알칸 사슬기를 포함할 수 있으며, 산소를 함유하는 모이어티(moiety)를 더 포함할 수 있다. 산소 함유 모이어티의 일 예로, 에틸렌글리콜 (-O-CH2-CH2-), 카복실산 (-COOH), 알코올 (-OH), 에테르 (-O-), 에스테르 (-COO-), 케톤 (-CO-), 알데히드 (-COH) 및/또는 아미드(-NH-CO-) 등을 들 수 있다.In terms of ensuring stable insulation between adjacent nanoparticles and between the nanoparticles and the substrate, the organic material may include an alkane chain group, specifically an alkane chain group of C3-C20, and further includes a moiety containing oxygen can do. An example of an oxygen-containing moieties, and ethylene glycol (-O-CH 2 -CH 2 - ), carboxylic acid (-COOH), alcohol (-OH), ether (-O-), ester (-COO-), ketone ( -CO-), aldehyde (-COH) and / or amide (-NH-CO-).
금속전구체(210)와 유기물(230)의 혼합에 사용되는 용매는 친수성 또는 소수성 용매일 수 있다. 기재의 표면이 친수성인 경우 친수성 용매를 사용하고, 기재의 표면이 소수성인 경우 소수성 용매를 사용할 수 있다. 이는 후속 공정에서 기재 표면과 폴리머의 접착력을 증대시키기 위한 것이다.The solvent used for mixing the
잘 알려진 바와 같이 친수성 용매로는, Methanol, Ethanol, 1-Propanol, 2-Propanol, 1-Pentanol, 2-Butoxyethanol 및 Ethylene glycol 등과 같은 알코올류일 수 있고, Acetone, 2-Butanone 및 4-Methyl-2-prpanone과 같은 켄톤류일 수 있으며, Acetic Acid고 같은 산류일 수 있다.As well known, examples of the hydrophilic solvent include alcohols such as methanol, ethanol, 1-propanol, 2-propanol, 1-pentanol, 2-butoxyethanol and ethylene glycol. Acetone, 2-butanone and 4-methyl- Pranone, and may be an acid such as Acetic Acid.
또한, 소수성 용매로는, Pentanes, Hexane, Decane, Cyclohexane, Cyclopentane, 및 2,2,4-Trimethylpentane과 같은 알칸 및 시클로알칸류일 수 있고, 1-Butylene, 2-Butylene, 1-Pentene 및 2-Pentene, Isobutylene과 같은 알켄류일 수 있으며, Carbon tetrachloride, 1-Chlorobutane, 1-Chloropentane, 2-Chloropropane, 1-Chloropropane, Bromoethane, Chloroform, Dichloromethane, 1,2-Dichloroethane, 1-Nitroprpane, 및 Nitromethane고 같은 치환알칸류일 수 있다. Examples of the hydrophobic solvent include alkanes and cycloalkanes such as Pentanes, Hexane, Decane, Cyclohexane, Cyclopentane and 2,2,4-Trimethylpentane, and 1-butylene, 2-butylene, 1-Pentene and 2-Pentene And isobutylene and substituted alkanes such as carbon tetrachloride, 1-chlorobutane, 1-chloropentane, 2-chloropropane, 1-chloropropane, bromoethane, chloroform, dichloromethane, 1,2-dichloroethane, 1-nitroprpane, Can be.
상술한 바와 같이 금속전구체와 유기물을 혼합하여 금속이온 함유 폴리머(250)를 형성하는 바, 도 2에서는 gold-thiol polymer를 보여주고 있다. 폴리머(250)는 복수의 금속이온이 결합된 유기물 사슬임을 알 수 있다.As described above, the metal precursor and the organic material are mixed to form the metal ion-containing
이후 상세히 설명되겠지만, 금속전구체와 유기물의 혼합비율을 조절함으로써, 금속이온의 농도를 제어할 수 있다. 이는 이후 과정에서 형성되는 나노입자의 직경을 제어하는 중요 요소 중의 하나일 수 있다. 또한, 금속 이온을 포함하는 폴리머의 농도는 기재상에 형성되는 나노입자 밀도 및 나노입자층수를 조절하는 중요 요소중의 하나 일 수 있다. As will be described later in detail, the concentration of metal ions can be controlled by controlling the mixing ratio of the metal precursor and the organic material. This may be one of the important factors controlling the diameter of the nanoparticles formed in the subsequent process. In addition, the concentration of the polymer containing metal ions may be one of the important factors controlling the density of the nanoparticles formed on the substrate and the number of nanoparticles.
폴리머를 기재상에 공급하는 단계(S160)Supplying the polymer onto the substrate (S160)
기재 및 폴리머의 준비가 완료되면, 기재 상에 폴리머를 공급하여 폴리머 내에 함유된 금속이온들을 기재 상에 부착한다.When the substrate and the polymer are ready, the polymer is supplied onto the substrate to attach the metal ions contained in the polymer to the substrate.
기재 상에 폴리머를 공급하는 방법은 다양하게 실시할 수 있다. 바람직하게 폴리머는 스핀 코팅 또는 딥핑에 의해 기재 상에 코팅될 수 있다. 폴리머를 기재 상에 공급하므로써 폴리머 내의 금속이온들은 기재 상에 부착된다.The method of supplying the polymer onto the substrate can be variously carried out. Preferably the polymer can be coated on the substrate by spin coating or dipping. The metal ions in the polymer are deposited on the substrate by supplying the polymer onto the substrate.
이후 상세히 설명되겠지만 스핀 코팅시 그 속도 및 시간을 조절하여 금속이온의 농도를 제어할 수 있다. 이는 나노입자의 직경을 제어하는 중요한 방법 중의 하나일 수 있다.As will be described in detail later, it is possible to control the concentration of metal ions by controlling the speed and time of spin coating. This can be one of the important ways to control the diameter of nanoparticles.
상술한 금속이온 함유 폴리머가 코팅된 기재는 다양한 반도체 디바이스에 사용될 수 있다. 즉, 나노구조체가 응용된 디바이스의 제조사는 금속이온 함유 폴리머가 코팅된 기재를 공급받아 원하는 디바이스를 제조할 수 있다.The above-described metal ion-containing polymer-coated substrate can be used in various semiconductor devices. That is, a manufacturer of a device to which a nanostructure is applied can manufacture a desired device by supplying a substrate coated with a metal ion-containing polymer.
금속이온들을 금속성 나노 입자로 형성하는 단계(S180)Forming metal ions into metallic nanoparticles (S180)
기재 상에 부착된 금속이온들은 환원 및 성장(여기서 성장은 핵생성 및 응집의 의미를 포함 함)에 의해 금속성 나노입자로 형성된다. The metal ions deposited on the substrate are formed into metallic nanoparticles by reduction and growth, where the growth includes the meaning of nucleation and aggregation.
금속이온에 에너지를 인가하면 금속이온들은 환원 및 성장되어 입자화된다. 이를 위해 인가되는 에너지는 열, 화학, 광, 진동, 이온빔, 전자빔 및 방사선 에너지에서 하나 이상 선택되는 에너지원일 수 있다. When energy is applied to a metal ion, the metal ions are reduced and grown to be granulated. The energy applied for this may be one or more energy sources selected from heat, chemical, light, vibration, ion beam, electron beam and radiation energy.
구체적으로, 열 에너지는 줄열을 포함할 수 있다. 열 에너지는 직접적으로 또는 간접적으로 인가될 수 있는데, 직접적 인가는 열 원(source)과 금속 이온이 고정된 기재가 물리적으로 접촉된 상태를 의미할 수 있으며, 간접적 인가는 열 원(source)과 금속 이온이 고정된 반도체 기재가 물리적으로 비접촉된 상태를 의미할 수 있다. 비 한정적인 일 예로, 직접적인 인가는 기재 하부에, 전류의 흐름에 의해 줄열을 발생하는 히팅 엘리먼트가 위치하여, 기재를 통해 금속 이온에 열 에너지를 전달하는 방법을 들 수 있다. 비 한정적인 일 예로, 간접적인 인가는 튜브와 같은 열처리 대상이 위치하는 공간, 열처리 대상이 위치하는 공간을 감싸 열 손실을 방지하는 내열재 및 내열재 내부에 위치하는 히팅 엘리먼트를 포함하여 구성되는 통상의 열처리 로를 이용한 방법을 들 수 있다. 비 한정적인 일 예로, 간접적 인가는 금속 이온이 고정된 기재 상부로 금속 이온과 일정거리 이격되게 히팅 엘리먼트가 위치하여 금속 이온과 히팅 엘리먼트 사이에 존재하는 유체(공기를 포함함)를 통해 금속 이온에 열 에너지를 전달하는 방법을 들 수 있다. Specifically, the thermal energy may include joule heat. Thermal energy can be applied either directly or indirectly, where direct application may refer to the physical contact of the source with the substrate on which the metal ion is immobilized, It may mean that the semiconductor substrate to which the ions are fixed is physically in a non-contact state. As a non-limiting example, a direct application may be a method of transferring thermal energy to a metal ion through a substrate, in which a heating element generating a juxtaposition is positioned under the substrate by a current flow. As a non-limiting example, the indirect application includes a space in which a subject to be heat-treated such as a tube is located, a heat-resistant material to prevent heat loss by surrounding a space where the heat- And a method using a heat treatment furnace. As a non-limiting example, the indirect application is to place the heating element at a certain distance from the metal ion on top of the substrate where the metal ion is immobilized, so that the metal ion is transferred through the fluid (including air) existing between the metal ion and the heating element And a method of transferring heat energy.
구체적으로, 광 에너지는 극자외선 내지 근적외선을 포함할 수 있으며, 광 에너지의 인가는 광의 조사를 포함할 수 있다. 비 한정적인 일 예로, 금속 이온이 고정된 기재 상부로 금속 이온과 일정거리 이격되게 광원이 위치하여 금속 이온에 광을 조사할 수 있다.Specifically, the light energy may include extreme ultraviolet light or near-infrared light, and the application of light energy may include irradiation of light. As a non-limiting example, a light source may be positioned on the substrate on which the metal ions are fixed, so that the light source is spaced apart from the metal ions by a certain distance.
구체적으로, 진동 에너지는 마이크로웨이브 및/또는 초음파를 포함할 수 있으며, 진동 에너지의 인가는 마이크로웨이브 및/또는 초음파의 조사를 포함할 수 있다. 비 한정적인 일 예로, 금속 이온이 고정된 기재 상부로 금속 이온과 일정거리 이격되게 마이크로웨이브 및/또는 초음파 발생원이 위치하여 금속 이온에 마이크로웨이브 및/또는 초음파를 조사할 수 있다.Specifically, the vibration energy may include microwaves and / or ultrasonic waves, and the application of the vibration energy may include irradiation of microwaves and / or ultrasonic waves. As a non-limiting example, a microwave and / or an ultrasonic wave generating source may be positioned above the substrate on which the metal ions are fixed so as to be spaced apart from the metal ions by a certain distance, so that the metal ions may be irradiated with microwaves and / or ultrasonic waves.
구체적으로, 방사선 에너지는 α선, β선 및 γ선에서 하나 이상 선택되는 방사선을 포함할 수 있으며, 금속 이온의 환원 측면에서 β선 및/또는 γ선일수 있다. 비 한정적인 일 예로, 금속 이온이 고정된 기재 상부로 금속 이온과 일정거리 이격되게 방사선 발생원이 위치하여 금속 이온에 방사선을 조사할 수 있다.Specifically, the radiation energy may include one or more radiation selected from alpha rays, beta rays and gamma rays, and may be beta rays and / or gamma rays in terms of reduction of metal ions. As a non-limiting example, a radiation source may be positioned above the substrate on which the metal ions are immobilized so as to be spaced from the metal ions by a certain distance so that the metal ions may be irradiated with the radiation.
구체적으로, 에너지는 입자빔에 의한 운동 에너지일 수 있으며, 입자빔은 이온빔 및/또는 전자빔을 포함할 수 있다. 금속 이온의 환원 측면에서 빔의 이온은 음의 전하를 갖는 이온일 수 있다. 비 한정적인 일 예로, 금속 이온이 고정된 기재 상부로 금속 이온과 일정거리 이격되게 이온 또는 전자 발생원이 위치하고, 이온 또는 전자를 금속 이온 방향으로 가속하는 전기장(전자기장)을 제공하는 가속부재를 이용하여, 금속 이온에 이온빔 및/또는 전자빔을 인가할 수 있다.Specifically, the energy may be kinetic energy by the particle beam, and the particle beam may comprise an ion beam and / or an electron beam. In terms of the reduction of the metal ion, the ion of the beam may be an ion having a negative charge. By way of non-limiting example, an accelerating member is provided which provides an electric field (electromagnetic field) in which an ion or electron source is located at a certain distance from the metal ion above the substrate on which the metal ion is immobilized and accelerates the ion or electron toward the metal ion , And ion beams and / or electron beams can be applied to metal ions.
구체적으로, 화학적 에너지는 화학반응의 반응 전 후 깁스 프리 에너지차를 의미할 수 있으며, 화학적 에너지는 환원 에너지를 포함할 수 있다. 상세하게, 화학적 에너지는 환원제에 의한 환원반응 에너지를 포함할 수 있으며, 환원제에 의해 금속 이온이 환원되는 환원반응 에너지를 의미할 수 있다. 비 한정적인 일 예로, 화학적 에너지의 인가는 금속 이온이 고정된 기재와 환원제를 접촉하는 환원 반응일 수 있다. 이때, 환원제는 액상으로 공급될 수도 있고 기상으로 공급될 수도 있음은 물론이다. Specifically, the chemical energy may mean the Gibbs free energy difference before and after the reaction of the chemical reaction, and the chemical energy may include the reducing energy. In detail, the chemical energy may include a reduction reaction energy by a reducing agent, and may mean a reduction reaction energy in which metal ions are reduced by a reducing agent. As a non-limiting example, the application of chemical energy may be a reduction reaction in which the metal ion is contacted with the substrate to which the metal ions are fixed and the reducing agent. At this time, it is needless to say that the reducing agent may be supplied in a liquid phase or in a vapor phase.
본 발명의 일 실시예에 따른 제조방법에 있어, 에너지의 인가는 열, 화학, 광, 진동, 이온빔, 전자빔 및 방사선 에너지에서 선택된 둘 이상의 에너지가 동시 또는 순차적으로 인가되는 것을 포함할 수 있다. In the manufacturing method according to an embodiment of the present invention, application of energy may include simultaneous or sequential application of two or more energy selected from heat, chemical, light, vibration, ion beam, electron beam and radiation energy.
동시 인가의 구체적인 일 예로, 열의 인가와 동시에 입자빔의 인가가 동시에 수행될 수 있으며, 이때 입자빔의 입자가 열에너지에 의해 가열될 수 있음은 물론이다. 동시 인가의 다른 구체적인 일 예로, 열의 인가와 동시에 환원제의 투입이 동시에 수행될 수 있다. 동시 인가의 또 다른 구체적인 일 예로, 입자빔의 인가와 동시에 적외선이 인가되거나, 입자빔과 함께 마이크로웨이브가 인가될 수 있다. As a specific example of the simultaneous application, the application of the particle beam simultaneously with the application of the heat can be performed at the same time, and the particles of the particle beam can be heated by the thermal energy. As another concrete example of the simultaneous application, the application of the heat and the introduction of the reducing agent can be performed at the same time. As another specific example of simultaneous application, infrared rays may be applied simultaneously with the application of the particle beam, or the microwave may be applied together with the particle beam.
순차적 인가는 한 종류의 에너지 인가가 이루어진 후 다시 다른 종류의 에너지 인가가 이루어지는 것을 의미할 수 있으며, 서로 상이한 종류의 에너지가 연속적 또는 불연속적으로 금속 이온에 인가되는 것을 의미할 수 있다. 유기물를 매개로 기재에 고정된 금속 이온의 환원이 입자화보다 먼저 이루어지는 것이 바람직함에 따라, 순차적 인가의 구체적인 일 예로, 환원제의 투입 후 열이 인가되거나, 음의 전하를 띠는 입자빔의 인가 후 열이 인가될 수 있다. Sequential application may mean that one kind of energy application is performed and then another kind of energy application is performed, which may mean that different kinds of energy are continuously or discontinuously applied to metal ions. It is preferable that the metal ions fixed on the substrate through the organic material are reduced prior to the particle formation. Therefore, as a specific example of the sequential application, heat is applied after the reductant is charged, or heat is applied after the application of the negatively charged particle beam Can be applied.
비 한정적이며, 실질적인 일 예로, 에너지의 인가는 텅스텐-할로겐 램프를 포함하는 급속열처리장치(RTP; Rapid Thermal Processing system)를 이용하여 수행될 수 있으며, 급속 열처리시의 가온 속도(heating rate)는 50 내지 150℃/sec일 수 있다. 급속열처리장치를 이용한 열처리시, 열처리 분위기는 환원 분위기 또는 불활성 기체 분위기일 수 있다.For example, energy can be applied using a rapid thermal processing system (RTP) including a tungsten-halogen lamp, and the heating rate during the rapid thermal annealing is 50 To 150 < 0 > C / sec. During the heat treatment using the rapid thermal annealing apparatus, the annealing atmosphere may be a reducing atmosphere or an inert gas atmosphere.
비 한정적이며, 실질적인 일 예로, 에너지의 인가는 환원제가 용매에 용액된 환원액과 금속 이온을 접촉시킨 후, 급속열처리장치를 이용한 열처리에 의해 수행될 수 있다. 급속열처리장치를 이용한 열처리시, 열처리 분위기는 환원 분위기 또는 불활성 기체 분위기일 수 있다.As a non-limiting, practical example, the application of energy may be performed by contacting the metal ions with a reducing solution in which the reducing agent is dissolved in the solvent, and then heat-treating the substrate with a rapid thermal processing apparatus. During the heat treatment using the rapid thermal annealing apparatus, the annealing atmosphere may be a reducing atmosphere or an inert gas atmosphere.
비 한정적이며, 실질적인 일 예로, 에너지의 인가는 진공 챔버 내에, 전자빔 발생장치로부터 전자빔을 발생시키고, 이를 금속 이온으로 가속함으로써 수행될 수 있다. 이때, 전자빔 발생장치는 스퀘어 타입 또는 리니어 건 타입일 수 있다. 전자빔 발생장치는 플라즈마를 발생시킨 후, 차폐막을 이용하여 전자를 추출함으로써 전자빔을 생성할 수 있다. 또한, 진공 챔버 내 기재를 지지하는 시편 홀더에는 가열 부재가 형성될 수 있으며, 이러한 가열 부재에 의해 전자 빔 인가 전, 전자 빔 인가 중 및/또는 전자 빔 인가 후 기재에 열 에너지가 가해질 수 있음은 물론이다. As a non-limiting, practical example, the application of energy can be performed by generating an electron beam from an electron beam generator in a vacuum chamber and accelerating it with metal ions. At this time, the electron beam generating apparatus may be a square type or a linear gun type. The electron beam generating apparatus can generate an electron beam by generating electrons and extracting electrons by using a shielding film after generating the plasma. In addition, a heating member may be formed in the specimen holder for supporting the substrate in the vacuum chamber, and thermal energy may be applied to the substrate by the heating member before the electron beam application, during the electron beam application and / Of course.
목적하는 나노입자가 금속 나노입자인 경우, 상술한 에너지의 인가에 의해 금속 나노입자가 인-시츄로 제조될 수 있으며, 금속 나노입자가 아닌 금속화합물 입자를 제조하고자 하는 경우, 상술한 에너지의 인가 시 또는 상술한 에너지의 인가 후, 금속 이온과 상이한 이종 원소를 공급하여, 금속화합물 나노입자를 제조할 수 있다. 상세하게, 금속화합물 나노입자는 금속산화물 나노입자, 금속질화물 나노입자, 금속탄화물 나노입자 또는 금속간화합물 나노입자를 포함할 수 있다. 보다 상세하게, 상술한 에너지의 인가 시 가스상 또는 액상으로 이종 원소를 공급함으로써 금속화합물 나노입자를 제조할 수 있다. 구체적인 일 예로, 에너지의 인가시 산소 가스를 포함하는 산소원 공급함으로써 금속 나노입자가 아닌 금속산화물 나노입자를 제조할 수 있으며, 에너지의 인가시 질소 가스를 포함하는 질소원을 공급함으로써 금속 나노입자가 아닌 금속질화물 나노입자를 제조할 수 있으며, 에너지의 인가시 C1-C10의 탄화수소 가스를 포함하는 탄소원을 공급함으로써 금속탄화물 나노입자를 제조할 수 있으며, 에너지의 인가시 목적하는 금속간화합물을 제조하기 위한 이종 원소 전구체 가스를 이종 원소원을 공급함으로써 금속간화합물 나노입자를 제조할 수 있다. 보다 상세하게, 상술한 에너지 인가 후, 에너지 인가에 의해 제조되는 금속 나노입자를 탄화처리, 산화처리, 질화처리 또는 합금화함으로써, 금속간화합물 나노입자를 제조할 수 있다. When the desired nanoparticles are metal nanoparticles, the metal nanoparticles can be produced in situ by the application of the energy described above. In the case where metal compound particles other than metal nanoparticles are to be produced, The metal compound nanoparticles can be prepared by supplying a dissimilar element different from the metal ion after the application of the above described energy. In detail, the metal compound nanoparticles may include metal oxide nanoparticles, metal nitride nanoparticles, metal carbide nanoparticles, or intermetallic compound nanoparticles. More specifically, the metal compound nanoparticles can be prepared by supplying the dissimilar element in a gas phase or a liquid phase upon the application of the energy described above. As a specific example, metal oxide nanoparticles other than metal nanoparticles can be prepared by supplying an oxygen source including oxygen gas upon application of energy, and by supplying a nitrogen source including nitrogen gas upon application of energy, Metal nitride nanoparticles can be produced. When applying energy, metal carbide nanoparticles can be prepared by supplying a carbon source including a hydrocarbon gas of C1-C10. In order to produce desired intermetallic compounds upon application of energy, Intermetallic compound nanoparticles can be prepared by supplying a heterogeneous element precursor gas to a source of a heterogeneous element. More specifically, intermetallic compound nano-particles can be produced by carbonizing, oxidizing, nitriding or alloying the metal nanoparticles produced by energy application after the above-described energy application.
인가되는 에너지의 종류, 인가되는 에너지의 크기, 에너지의 인가 시간 및 온도를 포함하는 에너지 인가 조건에서 하나 이상 선택되는 인자(factor)에 의해, 나노입자의 밀도, 나노입자의 크기 및 분포가 조절될 수 있다. The density of the nanoparticles, the size and distribution of the nanoparticles are controlled by one or more factors selected from the energy application conditions including the type of energy applied, the amount of energy applied, the time of application of energy, and the temperature .
한편, 에너지 인가시 또는 에너지 인가 후 이종 원소원을 공급하여 금속 나노입자를 금속화합물 나노입자로 변화시킴으로써, 금속 나노입자 뿐만 아니라, 금속 산화물 나노입자, 금속 질화물 나노입자, 금속 탄화물 나노입자 또는 금속간화합물 나노입자를 제조할 수 있다.On the other hand, by changing the metal nanoparticles to metal compound nanoparticles by supplying a source of different kinds of atoms at the time of energy application or energy application, metal nanoparticles, metal oxide nanoparticles, metal nitride nanoparticles, metal carbide nanoparticles, Compound nanoparticles can be prepared.
한편 본 발명의 일 실시예에 따른 제조방법에서, i) 에너지의 인가 전, 금속 이온에 결합 또는 흡착되는 계면활성제 유기물을 공급한 후 에너지를 인가하여 나노입자의 크기를 조절할 수 있으며, 이와 독립적으로 ii) 에너지의 인가 과정중에 계면활성제 유기물을 공급함으로써 나노입자 성장시 그 크기를 조절할 수 있다. 이러한 계면활성제 유기물의 공급은 제조 과정 중 선택적 사항이 될 수 있다. 에너지 인가 이전 또는 인가과정 중에 공급되는 계면활성제 유기물은 단종의 유기물일 수 있으며, 서로 다른 복수종의 복수의 유기물일 수 있다. Meanwhile, in the production method according to an embodiment of the present invention, i) the surfactant organic substance bound or adsorbed to the metal ion before the application of the energy can be supplied and then the energy can be applied to adjust the size of the nanoparticle, ii) During the application of energy, surfactant organics can be supplied to control the size of nanoparticles during growth. The supply of such surfactant organics may be optional during the manufacturing process. The surfactant organic material supplied before or during the application of energy may be a discontinuous organic material and may be a plurality of different organic materials.
금속의 물질이동을 보다 효과적으로 억제하기 위해, 계면활성제 유기물은 서로 다른 종의 제1유기물과 제2유기물을 사용할 수 있다. In order to more effectively inhibit the mass transfer of the metal, the surfactant organics may use different species of first and second organics.
여기서 제1유기물은 질소 또는 황 함유 유기물일 수 있으며, 일예로 황 함유 유기물은 일 말단기가 티올기인 직쇄 또는 분지쇄형 탄화수소 화합물을 포함할 수 있다. 황 함유 유기물의 구체적인 일 예로, HS-Cn-CH3(n: 2 내지 20인 정수), n-도데실 메르캅탄, 메틸 메르캅탄, 에틸 메르캅탄(Ethyl Mercaptan), 부틸 메르캅탄, 에틸헥실 메르캅탄, 이소옥틸 메르캅탄, tert-도데실 메르캅탄, 티오글리콜아세트산, 메르캅토프로피온산, 메르캅토에탄올, 메르캅토프로판올, 메르캅토부탄올, 메르캅토헥산올 및 옥틸 티오글리콜레이트에서 하나 이상 선택된 물질을 들 수 있다. The first organic material may be nitrogen or a sulfur-containing organic material, for example, the sulfur-containing organic material may include a linear or branched hydrocarbon compound whose one end group is a thiol group. Specific examples of the sulfur-containing organic materials include HS-C n -CH 3 (n is an integer of 2 to 20), n-dodecyl mercaptan, methyl mercaptan, ethyl mercaptan, butyl mercaptan, One or more selected materials selected from mercaptans, isooctyl mercaptan, tert-dodecyl mercaptan, thioglycol acetic acid, mercaptopropionic acid, mercaptoethanol, mercaptopropanol, mercaptobutanol, mercaptohexanol and octylthioglycolate .
제2유기물은 상전이 촉매(Phase-transfer catalyst) 계열의 유기물일 수 있으며, 구체적인 일예로 4원소 암모늄(quaternary ammonium), 또는 인단백질염(phosphonium salts) 일 수 있다. 더 구체적으로 제2유기물은 테트라옥실암모늄브로마이드(Tetraocylyammonium bromide), 테트라에틸암모늄(tetraethylammonium), 테트라엔부틸암모늄(Tetra-n-butylammonium bromide), 테트라메틸암모늄클로라아드(Tetramethylammonium chloride). 테트라부틸암모늄플로라이드(Tetrabutylammonium fluoride) 에서 하나 이상 선택된 물질 일 수 있다.The second organic material may be an organic material based on a phase-transfer catalyst, and may be quaternary ammonium or phosphonium salts. More specifically, the second organic material is selected from the group consisting of Tetraocylyammonium bromide, tetraethylammonium, Tetra-n-butylammonium bromide, Tetramethylammonium chloride. And may be one or more selected from tetrabutylammonium fluoride.
이러한 계면활성제 유기물은 에너지 인가시 금속의 물질 이동을 억제하여 보다 균일하고 보다 미세한 나노입자의 형성을 가능하게 한다. 금속 이온은 계면활성제 유기물과 결합함으로써, 핵 생성 또는 성장에 관여하기 위한 이동(diffusion)시 보다 높은 활성화 에너지(activation energy)가 필요하게 되거나 유기물에 의해 물리적으로 이동이 억제됨으로써, 금속(이온)의 확산이 느려지고 핵의 성장에 기여하는 금속(이온)의 수가 감소될 수 있다. These surfactant organics inhibit mass transfer of metals during energy application, allowing for the formation of more uniform and finer nanoparticles. The metal ion binds with the surfactant organic substance, so that a higher activation energy is required for diffusion to participate in nucleation or growth, or physical movement is inhibited by organic matter, The diffusion becomes slow and the number of metals (ions) contributing to the growth of the nuclei can be reduced.
한편, 본 발명의 실시예에 따른 제조방법에 있어, 금속 이온들의 전 영역에 동시에 에너지가 인가되거나, 금속 이온 영역의 일부 영역에 에너지가 인가될 수 있다. 일부 영역에 에너지가 인가되는 경우, 에너지가 스팟(spot), 라인(line) 또는 기 설정된 형상의 면을 이루며 인가(조사)될 수 있다. 비 한정적인 일 예로, 스팟으로 에너지가 조사되며, 금속 이온 전 영역을 스캔하는 방식으로 에너지가 인가(조사)될 수 있다. 이때, 금속 이온 결합 영역의 일 부분에 에너지가 인가된다는 것은 스팟, 라인 또는 면으로 에너지가 조사되며 금속 이온 결합 영역 전 영역이 스캔되는 경우뿐만 아니라, 금속 이온 결합 영역의 일부 영역에만 에너지가 인가(조사)되는 경우 또한 포함할 수 있다. 이와 같이, 부분적으로 에너지를 인가하여 나노입자의 패턴을 형성할 수 있다. 즉, 부분적인 에너지 인가(조사)는 에너지 인가(조사)에 의해 나노입자의 패턴화를 가능하게 할 수 있다. Meanwhile, in the manufacturing method according to the embodiment of the present invention, energy may be applied to the entire region of the metal ions or energy may be applied to a partial region of the metal ion region. When energy is applied to some regions, energy can be applied (irradiated) as spots, lines, or facets of a predetermined shape. As a non-limiting example, the energy may be applied (irradiated) in such a way that energy is irradiated to the spot and the entire metal ion region is scanned. In this case, energy is applied to a part of the metal ion-binding region, energy is applied to a spot, a line, or a surface, and not only when a whole region of the metal ion-binding region is scanned, Investigation) may also be included. In this manner, a pattern of nanoparticles can be formed by partially applying energy. That is, partial energy application (irradiation) can enable patterning of nanoparticles by energy application (irradiation).
이하에서는 본 발명의 실시예에 따라 제조된 다양한 나노 구조체의 구조가 설명된다.Hereinafter, the structure of various nanostructures prepared according to embodiments of the present invention will be described.
도 3에 도시된 바와 같이, 기재(310) 상에 복수의 금속성 나노입자(330)이 상호 이격되어 나노입자층(300)을 형성하고 있다.As shown in FIG. 3, a plurality of
도 4A와 같이 나노입자층(300)은 1차원 배열의 모노 레이어(one-nanoparticle-thick layer)일 수 있으며, 도 4B와 같이 나노입자층(300)은 2차원 배열의 모노 레이어일 수 있다. 도 4C와 같이 나노입자층(300)은 3차원 배열의 멀티 레이어(multi layer)일 수 있다.As shown in FIG. 4A, the
각각의 나노입자는 0.5 nm 내지 3 nm의 입자 직경을 갖을 수 있다. Each nanoparticle may have a particle diameter of 0.5 nm to 3 nm.
나노입자(330)의 직경은 제조 과정중 사용된 폴리머 내에 함유된 금속이온의 농도에 의해 결정될 수 있다. 즉, 금속전구체와 유기물을 혼합하여 폴리머를 준비할 때 그 혼합비율을 조절하여 나노입자의 직경을 조절할 수 있다. 예컨대 금속전구체와 유기물의 비율을 1:3 내지 1:7으로 조절한 경우 직경 1.4 nm 내지 1.9 nm의 미세 나노 입자 제조가 가능하고, 금속전구체와 유기물의 비율을 1:8 내지 1:12으로 하였을 때 직경 1.0 nm 내지 1.3 nm의 미세 나노 입자입자로 형성할 수 있다.The diameter of the
또한, 폴리머를 기재 상에 스핀 코팅 할 때, 스핀 속도 및 시간을 조절하여 나노입자의 직경 및 밀도를 조절할 수 있다. 그 밖에도 금속이온을 환원 및 성장시키기 위한 에너지 인가시 그 조건을 조절하여 나노입자의 직경을 제어할 수 있다. Further, when the polymer is spin-coated on a substrate, the diameter and density of the nanoparticles can be controlled by adjusting the spin rate and time. In addition, when energy is applied to reduce and grow the metal ions, the diameter of the nanoparticles can be controlled by controlling the conditions.
앞서 설명한 바와 같이, 나노입자층(300)을 모노 레이어 또는 멀티 레이어로 형성될 수 있는데, 폴리머 내의 금속이온(원자) 농도를 조절하거나 금속 이온을 포함하는 폴리머의 농도를 조절 하거나, 또는 스핀 코팅의 조건을 조절하여 모노 레이어 또는 멀티 레이어로의 형성이 가능하다. As described above, the
다시 도 3을 참조하면, 나노입자층(300)은 나노입자(330)을 덮는 절연물(350)을 포함할 수 있다. Referring again to FIG. 3, the
나노입자(300) 형성 이후에 폴리머 내의 유기물 또는 계면활성제 유기물은 나노입자(330) 주변에 잔류할 수도 있고, 제거될 수도 있다. 유기물이 잔류된 상태에서 또는 유기물이 제거된 상태에서 나노입자(330)을 고정 및 보호하기 위하여 보호막을 형성할 수 있으며, 이때 보호막은 무기물일 수 있다.After formation of the
따라서, 절연물(350)은 폴리머 내의 유기물이거나, 계면활성제 유기물이거나, 또는 산화물 또는 질화물 같은 무기물일 수 있다. Thus, the
도 5는 서로 다른 종류의 물질 및/또는 서로 다른 입자 직경의 나노입자층이 적층된 나노 구조체를 보여준다.5 shows nanostructures in which nanoparticle layers of different kinds of materials and / or different particle diameters are laminated.
도 5를 참조하면, 기재(510) 상에 제1나노입자층(520)이 형성되고, 제1나노입자층(520) 상에 제2나노입자층(530)이 형성될 수 있다. 제1나노입자층(520)은 상호 이격된 복수의 나노입자(522)을 포함할 수 있다. 제2나노입자층(530) 역시 상호 이격된 복수의 나노입자(532)을 포함할 수 있다. Referring to FIG. 5, a
이때 제1나노입자층(520)을 구성하는 나노입자(522)들의 평균 입자 직경과 제2나노입자층(520)을 구성하는 나노입자(532)들의 평균 입자 직경이 서로 다를 수 있다. 또한, 제1나노입자층(520)을 구성하는 나노입자(522)과, 제2나노입자층(520)을 구성하는 나노입자(532)들은 서로 다른 물질일 수 있다. 예컨대 나노입자(522, 532)들은 단종의 금속 또는 금속화합물(금속산화물, 금속질화물, 이종금속화합물 등)일 수 있고, 이때 나노입자(522)와 나노입자(532)는 서로 다른 물질 일 수 있다. At this time, the average particle diameter of the
앞서 설명된 본 발명의 실시예에 따라 제1나노입자층(520) 및 제2나노입자층(530)은 각각 형성될 수 있다. 이때, 제1나노입자층(520)을 형성하기 위한 제1 폴리머와 제2나노입자층(530)을 형성하기 위한 제2 폴리머 내에 포함된 금속이온의 농도를 서로 달리하여, 나노입자(522, 532)의 직경을 조절할 수 있다.According to the embodiment of the present invention described above, the
또한, 상기 제1 및 제2 폴리머를 기재 상에 스핀 코팅시 속도 및 시간을 조절하여, 나노입자(522, 532)의 직경을 조절할 수 있다.Further, the diameters of the
한편, 도 5에서는 2개의 나노입자층이 적층된 구조를 보여주고 있으나, 이에 한정되지 않고, 나노 구조체는 기재 상에 수직적으로 적층된 복수의 나노입자층을 포함 할 수 있다. 아울러, 이때 스택된 각각의 나노입자층은 1차원 또는 2차원 배열된 모노 레이어일 수 있으며, 3차원의 멀티 레이어 일 수 있다. 또한, 각각의 나노입자층을 나노입자를 덮는 절연물(유기물 또는 무기물)을 포함하고 절연물은 나노입자들을 보호하는 기능을 할 수 있다.Meanwhile, FIG. 5 shows a structure in which two nanoparticle layers are laminated, but the present invention is not limited thereto. The nanostructure may include a plurality of nanoparticle layers stacked vertically on a substrate. In addition, each stacked nanoparticle layer may be a one-dimensional or two-dimensionally arranged monolayer, or may be a three-dimensional multilayer. In addition, each nanoparticle layer includes an insulator (organic or inorganic) covering the nanoparticles, and the insulator can serve to protect the nanoparticles.
도 6A 및 도 6B는 본 발명의 다른 실시예에 따른 나노 구조체를 보여주는 평면도 및 단면도로서, 나노입자(620)들의 배열을 용이하게 하기 위하여, 기재(610)의 표면에 가이드 홈(612)이 형성되고, 가이드 홈(612) 내에는 적어도 하나의 나노입자(620)가 배치된 상태를 보여준다.6A and 6B are a plan view and a cross-sectional view illustrating a nanostructure according to another embodiment of the present invention. In order to facilitate the arrangement of
기재가 표면층을 구비하고, 가이드 홈(612)은 상기 표면층에 구비될 수도 있다. 표면에 가이드 홈(612)을 갖는 기재(610)상에 금속이온이 함유된 폴리머를 코팅하고, 상기 금속이온들을 환원 및 성장에 의해 나노입자화 하면, 금속이온(원자)들은 가이드 홈(612) 내로 이동하여 응집되고, 결국 가이드 홈(612)내에 나노입자(620)가 형성된다. 따라서, 가이드 홈(612)의 배열에 의존해서 나노입자(620)들이 배열될 수 있다. 더불어 가이드 홈(612)에 의해 나노입자(620)들은 보다 쉽게 기재(610) 상에 고정될 수 있다.The substrate may have a surface layer, and the
도 6B에 도시된 바와 같이, 가이드 홈(612)는 폭(W) 보다 깊이(D)를 더 크게 형성하는 것이 바람직하다. 예를 들어 폭(W)를 2nm로 형성하면 깊이(D)는 4nm로 형성하는 것이 바람직하다. 이는 홈(612) 외부의 금속이온(원자)들이 홈(612) 내부로 보다 쉽게 이동하여 응집되도록 하기 위해서이다. As shown in FIG. 6B, it is preferable that the
도 7은 본 발명의 일실시예에 따른 비휘발성 메모리 장치를 보여주는 단면도이다. 7 is a cross-sectional view illustrating a nonvolatile memory device according to an embodiment of the present invention.
도 7을 참조하면, 반도체 기판(711) 상에 예컨대 실리콘산화막과 같은 터널절연막(713)이 형성된다. 터널절연막(713) 상에는 나노 플로팅 게이트(720)가 형성될 수 있다. 나노 플로팅 게이트(720)는 모노 레이어(one-nanoparticle-thick layer) 또는 멀티 레이어의 나노입자(721)들을 포함한다. 나노 플로팅 게이트(720)는 나노입자(721)들을 감싸는 절연물(722)을 포함 할 수 있다. 나노 플로팅 게이트(720) 상에는 게이트절연층(730)이 형성되고, 게이트절연층(730) 상에 컨트롤 게이트(740)가 형성된다. Referring to FIG. 7, a
터널절연막(713), 나노 플로팅 게이트(720), 게이트절연층(730) 및 컨트롤 게이트(740)는 기판(711) 상에 패턴화되어 게이트 스택을 구성할 수 있다. 게이트 스택 측면의 기판(711)에는 소오스(712A) 및 드레인(712B)이 형성될 수 있다. 한편, 본 발명의 나노 플로팅 게이트는 도 7과 같은 단순 스택 구조의 메모리 셀에 한정되지 않는다. 즉, 공지된 다양한 3차원 구조의 메모리 셀에 응용되는 경우 나노 플로팅 게이트의 위치, 형상 등을 달라질 수 있으며, 나노 플로팅 게이트의 상,하부 및 측면의 요소 역시 달라질 수 있다. 더 상세하게, 셀 요소인 터널절연막 및 소스/드레인 등이 나노 플로팅 게이트의 측면에 배치될 수 있다. 중요하게 플로팅 게이트의 주변이 어떠한 요소 및 물질이든 전하를 충전 또는 방전하는 기능을 수행하는 플로팅 게이트인 경우 본 발명의 나노 플로팅 게이트는 그 응용이 가능하다.The
나노 플로팅 게이트(720)를 갖는 비휘발성 메모리 장치는 전기적으로 서로 연결되지 않은 나노 입자(721)들이 전하를 저장함에 따라, 터널절연막(713)의 열화에 의한 정보 손실을 최소화할 수 있다. 또한 나노 플로팅 게이트(720)를 갖는 비휘발성 메모리 장치는 우수한 데이터 유지(data retention) 특성을 가질 수 있고, 저전력 소비를 위한 스케일 다운이 가능하며, 낮은 전압에서의 직접 터널링을 통한 쓰기/지우기(program/erase)가 가능함에 따라 그 속도 또한 현저히 개선 가능하다. The non-volatile memory device having the
본 발명의 실시예에 따른 비휘발성 메모리 장치는 앞서 설명된 본 발명의 나노구조체가 플로팅게이트(720)에 응용된 것이다.In the nonvolatile memory device according to the embodiment of the present invention, the nanostructure of the present invention described above is applied to the floating
도 6A 및 도 6B를 통해 설명된 나노구조체와 유사하게 플로팅게이트(720)은 구성될 수 있다. 즉, 플로팅 게이트(720)은 절연물(722)의 표면에 배열된 가이드 홈(도 6의 612 참조)과, 상기 가이드 홈에 대응되어 상기 가이드 홈 내에 형성된 복수의 금속성 나노입자(721)를 포함할 수 있다. 여기서 가이드 홈들은 폭 보다 깊이가 더 크게 형성될 수 있다.The floating
또한, 플로팅 게이트(720)는 복수의 나노입자(721)를 덮는 절연물(722)을 더 포함할 수 있다. 이때, 금속성 나노입자(721)는 금속 나노입자, 금속산화물 나노입자, 금속질화물 나노입자, 금속탄화물 나노입자 및 금속간화합물 나노입자의 그룹으로부터 선택된 어느 하나일 수 있다. 절연물(722)은 유기물 또는 무기물일 수 있다.In addition, the floating
한편, 도 5를 통해 설명된 나노구조체와 유사하게 플로팅 게이트(720)는 구성될 수 있다. 즉, 플로팅 게이트(720)는 제1 금속성 나노입자를 구비하는 제1 나노입자층과, 제1 나노입자층 상에 형성되고 복수의 제2 금속성 나노입자를 구비하는 제2 나노입자층을 구비할 수 있고, 제1 금속성 나노입자들의 평균 입자 직경과 제2 금속성 나노입자들의 평균 입자 직경이 서로 다르게 형성될 수 있다. 또한, 이때 제1 금속성 나노입자들과 제2 금속성 나노입자들은 서로 다른 물질일 수 있다. 즉, 상기 제1 및 제2 금속성 나노입자는 금속 나노입자, 금속산화물 나노입자, 금속질화물 나노입자, 금속탄화물 나노입자 및 금속간화합물 나노입자의 그룹으로부터 선택된 어느 하나이면서, 서로 다른 물질일 수 있다. 여기서 플로팅 게이트를 구성하는 제1 및 제2 나노입자층은 금속성 나노입자들은 덮는 절연물을 각각 더 포함할 수 있다. 또한, 채플로팅 게이트를 구성하는 제1 및 제2 나노입자층은 1차원 배열의 모노 레이어 또는 2차원 배열된 모노 레이어 또는 3차원 배열의 멀티 레이어일 수 있다.Meanwhile, the floating
상술한 바와 같은 다양한 실시예에 따른 플로팅 게이트는 앞서 설명한 본 발명의 다양한 실시예 따른 나노구조체 제조 방법과 실질적으로 동일한 방법에 의해 제조될 수 있다.The floating gate according to various embodiments as described above can be manufactured by substantially the same method as the above-described method of fabricating a nanostructure according to various embodiments of the present invention.
도 8은 본 발명의 실시예에 따른 전하트랩형 비휘발성 메모리 장치의 단위 셀 구조를 보여주는 단면도이다. 8 is a cross-sectional view illustrating a unit cell structure of a charge trap type nonvolatile memory device according to an embodiment of the present invention.
도 1을 참조하면, 반도체 기판(811) 상에 제1산화물(813)이 형성될 수 있다. 제1산화물(813)은 터널층의 기능을 한다. 제1산화물(813) 상에는 전하트랩층(820)이 형성될 수 있다. 전하트랩층(820)은 복수의 나노입자(821)들을 포함하며, 전하트랩층(820)은 나노입자(821)들을 감싸는 질화물(822)을 포함할 수 있다. 더 구체적으로, 질화물(822)은 Si3N4일 수 있다. 전하트랩층(820) 상에는 제2산화물(830)이 형성되고, 그 상부에는 게이트(840)가 형성될 수 있다. 제2산화물(830)은 게이트 유전체의 기능을 한다.Referring to FIG. 1, a
제1산화물(813), 전하트랩층(820), 제2산화물(830) 및 게이트(840)는 기판(811) 상에 패턴화되어 게이트 스택을 구성할 수 있다. 게이트 스택 측면의 기판(811)에는 소오스(812A) 및 드레인(812B)이 형성될 수 있다. 본 발명의 실시예에 따른 비휘발성 장치는 도 8과 같은 단순 스택 구조의 메모리 셀에 한정되지 않는다. 즉, 공지된 다양한 3차원 구조의 단위 셀에 응용되는 경우 전하트랩층의 위치, 형상 등을 달라질 수 있으며, 전하트랩층의 상,하부 및 측면의 요소 역시 달라질 수 있다. 더 상세하게, 전하트랩층은 기둥 타입의 수직적 형상을 가질 수 있으며, 이때 게이트 등이 전하트랩층의 측면에 배치될 수 있다. 중요하게 전하트랩층 의 주변이 어떠한 요소 및 물질이든, 전하트랩층을 갖는 디바이스에 본 발명은 응용이 가능하다. The
상술한 바와 같이 본 발명의 실시예에 따른 비휘발성 메모리 장치는 개선된 전하트랩층(820)을 포함한다. 그리고, 개선된 전하트랩층(820)은 극히 미세하고 크기가 균일하며 고 밀도의 나노입자(821)들을 포함한다. As described above, the non-volatile memory device according to the embodiment of the present invention includes an improved charge trap layer 820. [ And, the improved charge trap layer 820 includes
잘 알려진 바와 같이, 질화물(822)은 전하 트랩 사이트(Trap Site)를 갖고 있다. 그러나, 질화물(822)의 전하 트랩 사이트(Trap Site)는 밀도가 충분치 못하거나 균일하지 못하여 저장된 데이터의 보존(Retention) 시간이 원하는 만큼 충분히 길지 못하다는 단점이 있다. 본 발명의 실시예에 따라 제조된 전하트랩층(820)은 나노입자(821)와 질화물(822)을 포함하고 있으며, 이때 나노입자(821)는 고밀도, 높은 균일성 및 미세 사이즈를 갖기 때문에, 질화물(822)의 단점을 보완하여 개선된 전하 트랩 사이트(Trap Site)를 갖게 된다.As is well known, the nitride 822 has a charge trap site. However, the charge trap site of nitride 822 is disadvantageous in that the retention time of the stored data is not sufficiently long as desired because the density is insufficient or not uniform. The charge trap layer 820 made in accordance with an embodiment of the present invention includes
한편, 도 5를 통해 설명된 나노구조체와 유사하게 전하트랩층(820)는 구성될 수 있다. 즉, 전하트랩층(820)은 제1 금속성 나노입자를 구비하는 제1 나노입자층과, 제1 나노입자층 상에 형성되고 복수의 제2 금속성 나노입자를 구비하는 제2 나노입자층을 구비할 수 있고, 제1 금속성 나노입자들의 평균 입자 직경과 제2 금속성 나노입자들의 평균 입자 직경이 서로 다르게 형성될 수 있다. 또한, 이때 제1 금속성 나노입자들과 제2 금속성 나노입자들은 서로 다른 물질일 수 있다. 즉, 상기 제1 및 제2 금속성 나노입자는 금속 나노입자, 금속산화물 나노입자, 금속질화물 나노입자, 금속탄화물 나노입자 및 금속간화합물 나노입자의 그룹으로부터 선택된 어느 하나이면서, 서로 다른 물질일 수 있다. 여기서 플로팅 게이트를 구성하는 제1 및 제2 나노입자층은 금속성 나노입자들은 덮는 질화물을 각각 더 포함할 수 있다. 또한, 전차트랩층을 구성하는 제1 및 제2 나노입자층은 1차원 배열의 모노 레이어 또는 2차원 배열된 모노 레이어 또는 3차원 배열의 멀티 레이어일 수 있다.On the other hand, the charge trap layer 820 can be constructed similarly to the nanostructure described with reference to FIG. That is, the charge trap layer 820 may comprise a first nanoparticle layer comprising first metallic nanoparticles and a second nanoparticle layer formed on the first nanoparticle layer and comprising a plurality of second metallic nanoparticles , The average particle diameter of the first metallic nanoparticles and the average particle diameter of the second metallic nanoparticles may be different from each other. Also, at this time, the first metallic nanoparticles and the second metallic nanoparticles may be different materials. That is, the first and second metallic nanoparticles may be any one selected from the group consisting of metal nanoparticles, metal oxide nanoparticles, metal nitride nanoparticles, metal carbide nanoparticles, and intermetallic compound nanoparticles, but may be different materials . Here, the first and second nanoparticle layers constituting the floating gate may further each include a nitride covering the metallic nanoparticles. In addition, the first and second nanoparticle layers constituting the tank trap layer may be a mono layer of a one-dimensional array, a monolayer of a two-dimensional array, or a multilayer of a three-dimensional array.
상술한 바와 같은 다양한 실시예에 따른 전하트랩층은 앞서 설명한 본 발명의 다양한 실시예 따른 나노구조체 제조 방법과 실질적으로 동일한 방법에 의해 제조될 수 있다.The charge trap layer according to various embodiments as described above can be manufactured by substantially the same method as the above-described method of fabricating a nanostructure according to various embodiments of the present invention.
도 9는 본 발명의 일실시예에 따른 DRAM을 설명하기 위한 회로도이고, 도 10A 및 도 10B는은 본 발명의 실시예에 따른 DRAM 셀 트랜지스터의 단면도이고, 도 11은 본 발명의 실시예에 따른 DRAM 셀 커패시터의 단면도이다.FIG. 9 is a circuit diagram illustrating a DRAM according to an embodiment of the present invention. FIGS. 10A and 10B are cross-sectional views of a DRAM cell transistor according to an embodiment of the present invention. Sectional view of a DRAM cell capacitor.
도 9를 참조하면, DRAM 셀은 하나의1 트랜지스터 및 하나의 1 커패시터로 구성될 수 있다. 구체적으로 DRAM 셀은 워드라인(WL)에 게이트가 접속되고 드레인(또는 소스)이 비트라인(BL)에 접속된 트랜지스터(TR)를 포함할 수 있다. 또한 DRAM 셀은 트랜지스터(TR)의 소스(또는 드레인)와 접지(또는 플레이트전압) 사이에 접속된 커패시터(CAP)를 포함할 수 있다. 여기서, 중요하게 셀 트랜지스터(TR)와 커패시터(CAP)는 앞서 설명된 본 발명의 다양한 실시예에 따른 나노구조체를 포함할 수 있다.Referring to FIG. 9, the DRAM cell may be composed of one transistor and one capacitor. Specifically, the DRAM cell may include a transistor TR whose gate is connected to the word line WL and whose drain (or source) is connected to the bit line BL. The DRAM cell may also include a capacitor (CAP) connected between the source (or drain) of the transistor TR and the ground (or plate voltage). Here, importantly, the cell transistor TR and the capacitor CAP may include the nanostructure according to various embodiments of the present invention described above.
도 10A를을 참조하면, 셀 트랜지스터(TR)은 기재(1010A)상에 형성된 게이트(1080A)와, 게이트(1080A)의 일단에 위치하는 소스영역(1072A)과, 게이트(1080A)의 다른 일단에 위치하여 소스영역(1072A)와 대향하는 드레인영역(1074A)과, 게이트(1080A)와 소스영역(1072A) 및 드레인영역(1074A) 상부에 형성된 채널영역(1090A)을 포함한다. 채널영역(1090A)과 게이트(1080A) 사이에는 게이트 절연막(1060A)이 구비될 수 있다. 게이트(1080A)와 소스/드레인 영역(1072A, 1074A) 역시 절연되어 있다.10A, the cell transistor TR includes a
도 7B를 참조하면, 본 발명의 다른 실시예에 따른 셀 트랜지스터(TR)는, 기재(1010B)상에 형성된 채널영역(1090B)과, 채널영역(1090B)의 일단에 위치하는 소스영역(1072B)과, 채널영역의 다른 일단에 위치하여 소스영역(1072B)와 대향하는 드레인영역(1074B)과, 채널영역(1090B)과 소스영역(1072A) 및 드레인영역(1074A) 상부에 형성된 게이트(1080B)를 포함할 수 있다. 채널영역(1090B)과 게이트(1080B) 사이에는 게이트 절연막(1060B)이 구비될 수 있다.7B, a cell transistor TR according to another embodiment of the present invention includes a
본 발명의 실시예에 따른 셀 트랜지스터(TR)는, 앞서 설명된 본 발명의 나노구조체가 채널영역(1090A, 1090B)에 응용된 것이다. 채널영역(1090A, 1090B)을 포함하는 트랜지스터라면 도 7A 및 도 7B와 다른 그 어떠한 구조의 트랜지스터에도 본 발명은 응용될 수 있다.In the cell transistor TR according to the embodiment of the present invention, the nanostructure of the present invention described above is applied to the
채널영역(1090)을 포함하며, 채널영역(1090)은 앞서 설명된 본 발명의 다양한 실시예에 따른 나노구조체가 적용될 수 있다. 구체적으로, 본 발명의 일실시예에 따른 셀 트랜지스터(TR)는, 채널영역(1090)과, 채널영역(1090)의 일 단에 위치하는 소스영역(1070A)과, 채널영역의 다른 일 단에 위치하여 소스영역(1070A)와 대향하는 드레인영역(1070B)과, 채널영역(1090)에서의 전하 이동을 제어하기 위해 채널영역(1090)에 결합된 게이트(1080)를 포함할 수 있다. 채널영역(1090)과 게이트(1080) 사이에는 게이트 절연막(1060)이 구비될 수 있다.Channel region 1090, and the channel region 1090 may be a nanostructure according to various embodiments of the present invention described above. In detail, a cell transistor TR according to an embodiment of the present invention includes a channel region 1090, a source region 1070A located at one end of the channel region 1090, A drain region 1070B located opposite the source region 1070A and a gate 1080 coupled to the channel region 1090 to control charge transfer in the channel region 1090. [ A gate insulating film 1060 may be provided between the channel region 1090 and the gate 1080.
채널영역(1090A, 1090B)은 도 6A 및 도 6B를 통해 설명된 나노구조체와 유사하게 채널구성될 수 있다. 즉, 채널영역(1090A, 1090B)은 기재의 표면에 배열된 가이드 홈(도 6의 612 참조)과, 상기 가이드 홈에 대응되어 상기 가이드 홈 내에 형성된 복수의 금속성 나노입자(1040A, 1040B))를 포함할 수 있다. 여기서 가이드 홈들은 폭 보다 깊이가 더 크게 형성될 수 있다.The
또한, 채널영역(1090A, 1090B))은 복수의 나노입자(1040A, 1040B)를 덮는 절연물(1050A, 1050B)을 더 포함할 수 있다. 이때, 금속성 나노입자(1040A, 1040B)는 금속 나노입자, 금속산화물 나노입자, 금속질화물 나노입자, 금속탄화물 나노입자 및 금속간화합물 나노입자의 그룹으로부터 선택된 어느 하나일 수 있다. 절연물(1050A, 1050B)은 유기물 또는 무기물일 수 있다.In addition, the
한편, 도 5를 통해 설명된 나노구조체와 유사하게 채널영역(1090A, 1090B)은 구성될 수 있다. 즉, 채널영역(1090A, 1090B)은 제1 금속성 나노입자를 구비하는 제1 나노입자층과, 제1 나노입자층 상에 형성되고 복수의 제2 금속성 나노입자를 구비하는 제2 나노입자층을 구비할 수 있고, 제1 금속성 나노입자들의 평균 입자 직경과 제2 금속성 나노입자들의 평균 입자 직경이 서로 다르게 형성될 수 있다. 또한, 이때 제1 금속성 나노입자들과 제2 금속성 나노입자들은 서로 다른 물질일 수 있다. 즉, 상기 제1 및 제2 금속성 나노입자는 금속 나노입자, 금속산화물 나노입자, 금속질화물 나노입자, 금속탄화물 나노입자 및 금속간화합물 나노입자의 그룹으로부터 선택된 어느 하나이면서, 서로 다른 물질일 수 있다. 이때, 채널영역(1090)을 구성하는 제1 및 제2 나노입자층은 금속성 나노입자들은 덮는 절연물을 각각 더 포함할 수 있다. 또한, 채널영역(109)을 구성하는 제1 및 제2 나노입자층은 1차원 배열의 모노 레이어 또는 2차원 배열된 모노 레이어 또는 3차원 배열의 멀티 레이어일 수 있다.On the other hand, the
소스영역(10720A, 1072B), 드레인영역(1074A, 1074B0B) 및 게이트(1080A, 1080B)는 금속성 나노입자(1040A, 1040B)를 통한 전자의 이동을 제어하기 위하여 채널영역(1090A, 1090B)에 결합된 구조물이다The
한편, 셀 트랜지스터(TR)는 단전자 이동에 의해 트랜지스터 동작이 제어되는 단전자 트랜지스터일 수 있으며, 단전자 트랜지스터가 아닌 일반 트랜지스터에도 응용 가능하다. 즉, 단전자가 아닌 두 개 이상의 전자 이동에 의해 동작하는 트랜지스터에도 본 발명은 응용 가능하다.On the other hand, the cell transistor TR can be a single-electron transistor in which the operation of the transistor is controlled by the movement of a single electron, and can be applied to a general transistor other than a single-electron transistor. That is, the present invention is also applicable to a transistor which operates by two or more electron movements other than single electrons.
상술한 바와 같은 다양한 실시예에 따른 셀 트랜지스터의 채널영역은 앞서 설명한 본 발명의 다양한 실시예 따른 나노구조체 제조 방법과 실질적으로 동일한 방법에 의해 제조될 수 있다.The channel region of the cell transistor according to various embodiments as described above can be manufactured by substantially the same method as the method of fabricating the nanostructure according to various embodiments of the present invention described above.
도 11을 참조하면, 커패시터(CAP)는 소정의 공정이 완료된 기재(1100)상에 형성된 제1전극(20)과, 제1전극 상에 형성된 나노구조체(1160)와, 나노 구조체(1160) 상에 형성된 제2전극(1150)으로 구성될 수 있다. 통상적인 커패시터는 제1전극과 제2전극 사이에 유전체가 형성되는 구조이지만, 본 발명의 실시예에 따른 커패시터(CAP)는 금속성 나노입자(60)와 이를 감싸는 유전체(1140)를 갖는 나노구조체(1160)가 제1 및 제2 전극 사이에 형성되는 구조이다. 본 발명의 실시예에 따른 커패시터(CAP)는 금속성 나노입자로 인해 큰 커패시턴스를 갖는다. 11, a capacitor CAP includes a first electrode 20 formed on a substrate 1100 having completed a predetermined process, a
커패시터(CAP)의 나노구조체(1160)은 앞서 설명된 다양한 실시예의 나노구조체와 같은 구조를 갖을 수 있고, 또한 앞서 설명된 동일한 방법들에 의해 제조될 수 있다. 본 발명의 실시예에 따른 커패시터는, DRAM 셀이 아닌 다른 디바이스에도 응용가능하다. The capacitor (CAP)
도 12는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 보여주는 단면도로서, 커패시터를 사용하지 않는 단일 트랜지스터 DRAM 셀을 보여주는 단면도이다.12 is a cross-sectional view illustrating a semiconductor memory device according to another embodiment of the present invention, which is a cross-sectional view showing a capacitorless single transistor DRAM cell.
도 12를 참조하면, 반도체 기판(1210) 상에 예컨대 실리콘산화막과 같은 터널절연막(1220)이 형성될 수 있다. 터널절연막(1220) 상에는 플로팅 바디(1280)가 형성될 수 있다. 플로팅 바디(1280)는 나노입자(1240)들을 포함한다. 플로팅 바디(1280)는 나노입자(1240)들을 감싸는 절연물(1250)을 포함 할 수 있다. 플로팅 바디(1280)의 측면에는 소스영역(1230A)과 드레인영역(1230B)가 형성될 수 있다. 플로팅 바디(1280) 상에는 게이트절연막(1260)이 형성될 수 있다. 게이트절연막(1260) 상에는 게이트전극(1270)이 형성될 수 있다.Referring to FIG. 12, a
단일 트랜지스터 DRAM 셀은 플로팅 바디(128)에 정보가 저장되며, 따라서 별도의 커패시터가 요구되지 않는다. 따라서, 셀 영역이 감소되어 DRAM의 집적도를 향상시킬 수 있다.The single transistor DRAM cell stores information in the floating body 128, so no separate capacitor is required. Therefore, the cell area can be reduced and the integration degree of the DRAM can be improved.
중요하게 본 발명의 실시예에 따른 단일 트랜지스터 DRAM의 플로팅바디(1280)에 앞서 설명된 다양한 실시예의 나노구조체와 같은 구조를 갖을 수 있고, 또한 앞서 설명된 동일한 방법들에 의해 제조될 수 있다.The floating
이상과 같이 본 발명에서는 특정된 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, Those skilled in the art will recognize that many modifications and variations are possible in light of the above teachings.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.Accordingly, the spirit of the present invention should not be construed as being limited to the embodiments described, and all of the equivalents or equivalents of the claims, as well as the following claims, belong to the scope of the present invention .
Claims (20)
상기 나노구조체는,
가로 및 세로 방향으로 이격되어 기재의 표면에 형성된 2차원 배열의 가이드 홈과, 상기 가이드 홈에 대응되어 상기 가이드 홈 내에 형성된 복수의 금속성 나노입자, 및 상기 복수의 나노입자를 덮는 절연물을 포함하는
반도체 메모리 장치.
A nanostructure as an element for storing or trapping charge,
The nano-
A plurality of metallic nanoparticles formed in the guide groove corresponding to the guide grooves, and an insulating material covering the plurality of nanoparticles, the metallic nanoparticles being separated from each other in the transverse direction and the longitudinal direction,
Semiconductor memory device.
기재 상에 형성된 터널절연막;
상기 터널절연막 상에 형성된 플로팅 게이트;
상기 플로팅 게이트 상에 형성된 게이트절연막; 및
상기 게이트절연막 상에 형성된 컨트롤 게이트를 더 포함하고,
상기 플로팅 게이트는 상기 나노구조체를 포함하는
반도체 메모리 장치.
The method according to claim 1,
A tunnel insulating film formed on a substrate;
A floating gate formed on the tunnel insulating film;
A gate insulating film formed on the floating gate; And
And a control gate formed on the gate insulating film,
Wherein the floating gate comprises the nanostructure
Semiconductor memory device.
기재 상에 형성된 제1 산화물;
제1산화물 상에 형성된 전하트랩층;
상기 전하트랩층 상에 형성된 제2산화물;
상기 제2산화물 상에 형성된 게이트전극을 더 포함하고,
상기 전하트랩층은 상기 나노구조체를 포함하는
반도체 메모리 장치.
The method according to claim 1,
A first oxide formed on the substrate;
A charge trap layer formed on the first oxide;
A second oxide formed on the charge trap layer;
Further comprising a gate electrode formed on the second oxide,
Wherein the charge trap layer comprises the nanostructure
Semiconductor memory device.
엑세스 트랜지스와 커패시터를 구비하는 단위 셀을 포함하고,
상기 엑세스 트랜지스터의 채널영역은 상기 나노구조체를 포함하는
반도체 메모리 장치.
The method according to claim 1,
A unit cell including an access transistor and a capacitor,
Wherein the channel region of the access transistor includes the nanostructure
Semiconductor memory device.
엑세스 트랜지스와 커패시터를 구비하는 단위 셀을 포함하고,
상기 커패시터는 제1 및 제2 전극과, 상기 제1 및 제2 전극 사이에 형성된 상기 나노구조체를 포함하는
반도체 메모리 장치.
The method according to claim 1,
A unit cell including an access transistor and a capacitor,
Wherein the capacitor comprises first and second electrodes and the nanostructure formed between the first and second electrodes
Semiconductor memory device.
상기 커패시터는 제1 및 제2 전극과, 상기 제1 및 제2 전극 사이에 형성된 상기 나노구조체를 포함하는
반도체 메모리 장치.
5. The method of claim 4,
Wherein the capacitor comprises first and second electrodes and the nanostructure formed between the first and second electrodes
Semiconductor memory device.
상기 금속성 나노입자는 금속 나노입자, 금속산화물 나노입자, 금속질화물 나노입자, 금속탄화물 나노입자 및 금속간화합물 나노입자의 그룹으로부터 선택된 어느 하나인 반도체 메모리 장치.
The method according to claim 1,
Wherein the metallic nanoparticles are any one selected from the group consisting of metal nanoparticles, metal oxide nanoparticles, metal nitride nanoparticles, metal carbide nanoparticles, and intermetallic compound nanoparticles.
상기 절연물은 유기물 또는 무기물인 반도체 메모리 장치.
The method according to claim 1,
Wherein the insulating material is an organic material or an inorganic material.
상기 가이드 홈들은 폭 보다 깊이가 더 큰 반도체 메모리 장치.
The method according to claim 1,
Wherein the guide grooves have a greater depth than the width.
상기 나노구조체는,
복수의 제1 금속성 나노입자를 구비하는 제1 나노입자층과, 상기 제1 나노입자층 상에 형성되고 복수의 제2 금속성 나노입자를 구비하는 제2 나노입자층을 구비하고, 상기 제1 금속성 나노입자들의 평균 입자 직경과 상기 제2 금속성 나노입자들의 평균 입자 직경이 서로 다르게 구성되는
반도체 메모리 장치.
A nanostructure as an element for storing or trapping charge,
The nano-
A first nanoparticle layer having a plurality of first metallic nanoparticles and a second nanoparticle layer formed on the first nanoparticle layer and having a plurality of second metallic nanoparticles, Wherein the average particle diameter and the average particle diameter of the second metallic nanoparticles are different from each other
Semiconductor memory device.
기재 상에 형성된 터널절연막;
상기 터널절연막 상에 형성된 플로팅 게이트;
상기 플로팅 게이트 상에 형성된 게이트절연막; 및
상기 게이트절연막 상에 형성된 컨트롤 게이트를 더 포함하고,
상기 플로팅 게이트는 상기 나노구조체를 포함하는
반도체 메모리 장치.
11. The method of claim 10,
A tunnel insulating film formed on a substrate;
A floating gate formed on the tunnel insulating film;
A gate insulating film formed on the floating gate; And
And a control gate formed on the gate insulating film,
Wherein the floating gate comprises the nanostructure
Semiconductor memory device.
기재 상에 형성된 제1 산화물;
제1산화물 상에 형성된 전하트랩층;
상기 전하트랩층 상에 형성된 제2산화물;
상기 제2산화물 상에 형성된 게이트전극을 더 포함하고,
상기 전하트랩층은 상기 나노구조체를 포함하는
반도체 메모리 장치.
11. The method of claim 10,
A first oxide formed on the substrate;
A charge trap layer formed on the first oxide;
A second oxide formed on the charge trap layer;
Further comprising a gate electrode formed on the second oxide,
Wherein the charge trap layer comprises the nanostructure
Semiconductor memory device.
엑세스 트랜지스와 커패시터를 구비하는 단위 셀을 포함하고,
상기 엑세스 트랜지스터의 채널영역은 상기 나노구조체를 포함하는
반도체 메모리 장치.
11. The method of claim 10,
A unit cell including an access transistor and a capacitor,
Wherein the channel region of the access transistor includes the nanostructure
Semiconductor memory device.
엑세스 트랜지스와 커패시터를 구비하는 단위 셀을 포함하고,
상기 커패시터는 제1 및 제2 전극과, 상기 제1 및 제2 전극 사이에 형성된 상기 나노구조체를 포함하는
반도체 메모리 장치.
11. The method of claim 10,
A unit cell including an access transistor and a capacitor,
Wherein the capacitor comprises first and second electrodes and the nanostructure formed between the first and second electrodes
Semiconductor memory device.
상기 커패시터는 제1 및 제2 전극과, 상기 제1 및 제2 전극 사이에 형성된 상기 나노구조체를 포함하는
반도체 메모리 장치.
14. The method of claim 13,
Wherein the capacitor comprises first and second electrodes and the nanostructure formed between the first and second electrodes
Semiconductor memory device.
상기 제1 금속성 나노입자들과 상기 제2 금속성 나노입자들은 서로 다른 물질인 반도체 메모리 장치.
11. The method of claim 10,
Wherein the first metallic nanoparticles and the second metallic nanoparticles are different materials.
상기 제1 및 제2 나노입자층은 상기 제1 및 제2 금속성 나노입자들은 덮는 절연물을 더 포함하는 반도체 메모리 장치.
11. The method of claim 10,
Wherein the first and second nanoparticle layers further comprise an insulating material covering the first and second metallic nanoparticles.
상기 제1 및 제2 나노입자층은 1차원 배열의 모노 레이어 또는 2차원 배열의 모노 레이어 또는 3차원 배열의 멀티 레이어인 반도체 메모리 장치.11. The method of claim 10,
Wherein the first and second nanoparticle layers are a monolayer of a one-dimensional array or a monolayer of a two-dimensional array or a multi-layer of a three-dimensional array.
상기 제1 전극 상부에 형성되고, 상호 이격되어 배열된 복수의 금속성 나노입자와 상기 나노입자들를 감싸는 유전체를 구비하는 나노입자층;
상기 나노입자층 상에 형성된 제2 전극을 포함하는
커패시터.
A first electrode formed on the substrate;
A nanoparticle layer formed on the first electrode and comprising a plurality of metallic nanoparticles spaced apart from each other and a dielectric surrounding the nanoparticles;
And a second electrode formed on the nanoparticle layer
Capacitor.
상기 나노입자층은 1차원 배열의 모노 레이어 또는 2차원 배열의 모노 레이어 또는 3차원 배열의 멀티 레이어인 커패시터. 20. The method of claim 19,
Wherein the nanoparticle layer is a monolayer of a one-dimensional array or a monolayer of a two-dimensional array or a multilayer of a three-dimensional array.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150073963A KR20160139319A (en) | 2015-05-27 | 2015-05-27 | Semiconductor device with nano structures and method for fabricating the same |
| US14/958,301 US10269428B2 (en) | 2014-12-03 | 2015-12-03 | Nano structures, device using the same, and method for fabricating the nano structures |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150073963A KR20160139319A (en) | 2015-05-27 | 2015-05-27 | Semiconductor device with nano structures and method for fabricating the same |
Publications (1)
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|---|---|
| KR20160139319A true KR20160139319A (en) | 2016-12-07 |
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Country Status (1)
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-
2015
- 2015-05-27 KR KR1020150073963A patent/KR20160139319A/en not_active Application Discontinuation
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