KR20160121836A - 발광소자 및 조명시스템 - Google Patents
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Abstract
실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.
실시예에 따른 발광소자는 제1 도전형 반도체층(112); 상기 제1 도전형 반도체층(112) 아래에 배치된 제2 도전형 반도체층(116); 상기 제1 도전형 반도체층(112) 및 제2 도전형 반도체층(116) 사이에 배치된 활성층(114); 상기 제2 도전형 반도체층(116)의 저면으로부터 상기 제2 도전형 반도체층(116)과 상기 활성층(114)의 관통하여 상기 제1 도전형 반도체층(112)의 일부를 노출하는 복수의 홀(H); 상기 제2 도전형 반도체층(116)의 저면으로부터 상기 복수의 홀(H)을 통해 상기 제1 도전형 반도체층(112)에 전기적으로 연결되는 제1 컨택 전극(160); 상기 제1 컨택 전극(160)과 상기 복수의 홀(H) 사이에 배치된 절연층(140); 상기 제1 컨택 전극(160)의 측면으로 연장되어 배치되는 제1 전류확산층(122); 상기 제1 컨택 전극(160)과 전기적으로 연결된 제1 전극층(150); 및 상기 제2 도전형 반도체층(116)과 전기적으로 연결된 제2 컨택 전극(132);을 포함할 수 있다.
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Description
실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.
발광소자(Light Emitting Diode)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표상에서 Ⅲ족과 Ⅴ족 등의 화합물 반도체로 생성될 수 있고 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.
발광소자는 순방향전압 인가 시 n층의 전자와 p층의 정공(hole)이 결합하여 전도대(Conduction band)와 가전대(Valance band)의 밴드갭 에너지에 해당하는 만큼의 에너지를 발산하는데, 이 에너지는 주로 열이나 빛의 형태로 방출되며, 빛의 형태로 발산되면 발광소자가 되는 것이다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자 등은 상용화되어 널리 사용되고 있다.
종래기술에 의한 발광소자 중에 전극층이 에피층의 한쪽 방향에 배치되는 수평형 타입(Lateral Type) 발광소자가 있는데, 이러한 수평형 타입 발광소자는 협소한 전류 흐름으로 인해, 발광소자의 동작 전압(VF)이 증가하여 전류효율이 저하되며, 정전기 방전(Electrostatic discharge)에 취약한 문제가 있다.
이러한 문제를 해결하기 위해서, 종래에는 에피층 하측에 비아홀을 형성하여 전극을 배치하는 비아홀 타입 수직형 발광소자가 개발되고 있다.
한편, 이러한 비아홀 타입 수직형 발광소자를 제조하기 위해, n-컨택(n-contact)을 위한 다수의 메사에칭(Mesa etching)을 진행하고 n-컨택과 메사에칭 홀(Mesa etching hole) 사이에 패시베이션층(Passivation Layer)을 형성한다.종래기술에 의하면, 비아홀을 통해 주입된 전자들이 n형 패드전극 영역인 비아홀 주변에서 전자 밀집(Electron clouding) 현상이 발생하고, 전자들이 주로 비아홀 주변으로 흐르게 되어 비아홀 주변의 일부 활성층 영역에서만 캐리어 재결합(Carrier Recombination)이 발생하여, 비아홀 주변에서만 발광이 주로 일어남에 따라 광속이 낮은 문제가 있다.
또한 종래기술에 의하면, 비아홀 타입 수직형 발광소자를 제조하기 위해서 n-컨택을 위한 다수의 메사 에칭을 진행하는데 n-컨택 영역에 따라 VF가 증가하는 문제가 있다.
실시예는 캐리어 주입효율을 향상시켜 광속이 향상된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.
또한 실시예는 전기적 특성이 향상된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.
실시예에 따른 발광소자는 제1 도전형 반도체층(112); 상기 제1 도전형 반도체층(112) 아래에 배치된 제2 도전형 반도체층(116); 상기 제1 도전형 반도체층(112) 및 제2 도전형 반도체층(116) 사이에 배치된 활성층(114); 상기 제2 도전형 반도체층(116)의 저면으로부터 상기 제2 도전형 반도체층(116)과 상기 활성층(114)의 관통하여 상기 제1 도전형 반도체층(112)의 일부를 노출하는 복수의 홀(H); 상기 제2 도전형 반도체층(116)의 저면으로부터 상기 복수의 홀(H)을 통해 상기 제1 도전형 반도체층(112)에 전기적으로 연결되는 제1 컨택 전극(160); 상기 제1 컨택 전극(160)과 상기 복수의 홀(H) 사이에 배치된 절연층(140); 상기 제1 컨택 전극(160)의 측면으로 연장되어 배치되는 제1 전류확산층(122); 상기 제1 컨택 전극(160)과 전기적으로 연결된 제1 전극층(150); 및 상기 제2 도전형 반도체층(116)과 전기적으로 연결된 제2 컨택 전극(132);을 포함할 수 있다.
또한 실시예에 따른 조명시스템은 상기 발광소자를 구비하는 발광유닛을 포함할 수 있다.
실시예에 의하면 전류확산에 의해 캐리어 주입효율을 향상시켜 광속이 향상된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.
또한 실시예에 의하면 전기적 특성이 개선된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.
도 1은 실시예에 따른 발광소자의 평면 투영도.
도 2는 제1 실시예에 따른 발광소자의 부분 확대 단면도.
도 3은 제2 실시예에 따른 발광소자의 부분 확대 단면도.
도 4 내지 도 16은 실시예에 따른 발광소자의 제조방법의 공정 단면도.
도 17은 실시예에 따른 발광소자 패키지 단면도.
도 18은 실시예에 따른 조명장치의 분해 사시도.
도 2는 제1 실시예에 따른 발광소자의 부분 확대 단면도.
도 3은 제2 실시예에 따른 발광소자의 부분 확대 단면도.
도 4 내지 도 16은 실시예에 따른 발광소자의 제조방법의 공정 단면도.
도 17은 실시예에 따른 발광소자 패키지 단면도.
도 18은 실시예에 따른 조명장치의 분해 사시도.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
(실시예)
도 1은 실시예에 따른 발광소자(100)의 평면 투영도이며, 도 2는 제1 실시예로서, 도 1의 A-A'선을 따른 부분 확대 단면도이다.
실시예에 따른 발광소자(100)는 제1 도전형 반도체층(112), 제2 도전형 반도체층(116), 활성층(114), 제1 컨택 전극(160), 절연층(140), 제1 전류확산층(122), 제1 전극층(150), 제2 컨택 전극(132)을 포함할 수 있다.
예를 들어, 실시예에 따른 발광소자는 제1 도전형 반도체층(112); 상기 제1 도전형 반도체층(112) 아래에 배치된 제2 도전형 반도체층(116); 상기 제1 도전형 반도체층(112) 및 제2 도전형 반도체층(116) 사이에 배치된 활성층(114); 상기 제2 도전형 반도체층(116)의 저면으로부터 상기 제2 도전형 반도체층(116)과 상기 활성층(114)의 관통하여 상기 제1 도전형 반도체층(112)의 일부를 노출하는 복수의 홀(H); 상기 제2 도전형 반도체층(116)의 저면으로부터 상기 복수의 홀(H)(도 4 참조)을 통해 상기 제1 도전형 반도체층(112)에 전기적으로 연결되는 제1 컨택 전극(160), 상기 제1 컨택 전극(160)과 상기 복수의 홀(H) 사이에 배치된 절연층(140), 상기 제1 컨택 전극(160)의 측면으로 연장되어 배치되는 제1 전류확산층(122), 상기 제1 컨택 전극(160)과 전기적으로 연결된 제1 전극층(150), 및 상기 제2 도전형 반도체층(116)과 전기적으로 연결된 제2 컨택 전극(132)을 포함할 수 있다.
실시예에서 상기 제1 전류확산층(122)은 상기 제1 컨택 전극(160)의 양측면으로 연장되어 배치될 수 있다.
상기 제1 전류확산층(122)은 산화물, 질화물, 비정질 등일 수 있다. 예를 들어, 상기 제1 전류확산층(122)은 SiO2, Si3N4, 비정질 반도체층 등일 수 있으나 이에 한정되는 것은 아니다.
종래기술에서는 비아홀에 형성되는 컨택 전극을 통해 주입된 전자들은 컨택전극 영역에서 전자 밀집현상이 발생하고, 이로 인해 비아홀 주변의 일부 활성층 영역에서만 발광 재결합이 발생하여 광속이 낮은 문제가 있다.
실시예에 의하면, 상기 제1 컨택 전극(160)의 측면으로 연장되어 배치되는 제1 전류확산층(122)에 의해 제1 컨택 전극(160) 측면으로 전류 주입을 확산시켜 전류 확산에 의해 제1 컨택 전극(160) 주위에서의 전류집중을 방지하여 전류확산 효율이 개선되어 광출력을 향상시킬 수 있다.
실시예에서 상기 제1 전류확산층(122)은 상기 제1 컨택 전극(160)의 일측면 또는 양측면에 각각 배치될 수 있다.
실시예에서 상기 제1 전류확산층(122)은 상기 제1 컨택 전극(160)의 높이와 같은 높이로 배치될 수 있으나 이에 한정되는 것은 아니다.
실시예는 복수의 홀(H) 상에 채널층(120)이 형성되는데, 상기 채널층(120)은 제1 컨택 전극(160)이 형성될 영역에는 형성되지 않을 수 있고, 이를 통해, 제1 도전형 반도체층(112)의 일부는 노출될 수 있다.
상기 채널층(120)은 이후 형성되는 제1 컨택 전극(160)과 활성층(114), 제2 도전형 반도체층(116)과의 전기적 절연층 기능을 한다.
실시예에서 상기 제1 전류확산층(122)은 상기 채널층(120)과 상하간에 중첩되는 영역에 형성될 수 있다. 이를 통해, 실질적으로 발광이 일어나지 않은 채널층(120) 영역을 전류 확산 경로로 활용함으로써 발광영역을 감소시키지 않으면서 전류확산을 통해 발광효율의 향상시킬 수 있다.
실시예는 제1 도전형 반도체층(112)으로 연장되는 돌출부(160p)를 포함할 수 있다.
상기 제1 컨택 전극의 돌출부(160p)의 상면은 상기 절연층(140)의 상면보다 높게 배치될 수 있다.
이에 따라, 제1 컨택 전극(160)이 돌출부(160p)에서도 제1 도전형 반도체층(112)과 접함으로써 컨택 면적이 넓어져 컨택 저항을 줄일 수 있어 전기적인 특성이 개선될 수 있다.
도 3은 제2 실시예로서, 도 1의 A-A'선을 따른 부분 확대 단면도이다.
제2 실시예는 제1 실시예의 특징을 채용할 수 있다.
제2 실시예에 의하면, 상기 제1 컨택 전극(160)의 상측의 상기 제1 도전형 반도체층(112)에 배치되는 제2 전류확산층(123)을 포함할 수 있다. 예를 들어, 제2 전류확산층(123)은 제1 도전형 반도체층(112)내에 배치될 수 있으나 이에 한정하지 않는다.
상기 제2 전류확산층(123)의 수평폭은 상기 제1 컨택 전극(160)의 수평폭에 대응되도록 형성될 수 있다. 예를 들어, 상기 제2 전류확산층(123)의 수평폭은 상기 제1 컨택 전극(160)의 수평폭과 같거나 크게 형성됨으로써 제1 도전형 반도체층(112)의 상측방향보다는 측면으로 확산되도록 함으로써 수평으로 전류확산 효율이 개선되어 광출력을 더욱 향상시킬 수 있다.
상기 제2 전류확산층(123)은 상기 제1 전류확산층(122) 보다 두껍게 형성될 수 있다. 이를 통해, 상기 제1 컨택 전극(160)으로부터 집중되어 공급되는 전류가 상기 제2 전류확산층(123)을 통과하지 못하고 수평방향으로 확산되도록 할 수 있다.
상기 제2 전류확산층(123)은 질화물, 산화물, 비정질 등일 수 있다. 예를 들어, 상기 제2 전류확산층(123)은 Si3N4, SiO2, 비정질 반도체층 등일 수 있고 단층 또는 다층으로 형성될 수 있으나 이에 한정되는 것은 아니다.
실시예에 의하면, 상기 제1 컨택 전극(160)의 상측의 상기 제1 도전형 반도체층(112)에 배치되는 제2 전류확산층(123)을 포함하여, 캐리어가 제1 도전형 반도체층(112)의 상측방향보다는 측면으로 확산되도록 함으로써 수평으로 전류확산 효율이 개선되어 광출력을 더욱 향상시킬 수 있다.
이하, 도 4 내지 도 16을 참조하여 실시예에 따른 발광소자의 제조방법을 설명하면서 이건 발명의 특징을 상술하기로 한다. 한편, 이하의 제조공정 도면은 도 2를 기준으로 설명하나 실시예의 제조방법이 이에 한정되는 것은 아니다.
우선, 도 4와 같이 성장 기판(105) 상에 발광구조층(110)이 형성될 수 있다. 상기 발광구조층(110)은 제1 도전형 반도체층(112), 활성층(114), 및 제2 도전형 반도체층(116)을 포함할 수 있다.
성장 기판(105)은 성장 장비에 로딩되고, 그 위에 II족 내지 VI족 원소의 화합물 반도체를 이용하여 층 또는 패턴 형태로 형성될 수 있다.
상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등이 채용될 수 있으며, 이러한 장비로 한정되지는 않는다.
상기 성장 기판(105)은 도전성 기판 또는 절연성 기판 등일 수 있다. 예를 들어, 상기 성장 기판(105)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다.
상기 성장 기판(105) 위에는 버퍼층(미도시)이 형성될 수 있다. 상기 버퍼층은 상기 성장 기판(105)과 질화물 반도체층 사이의 격자 상수의 차이를 줄여주게 되며, 그 물질은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 선택될 수 있다.
상기 버퍼층 상에는 언도프드 반도체층(미도시)이 형성될 수 있으며, 상기 언도프드 반도체층은 도핑하지 않는 GaN계 반도체로 형성될 수 있으며, n형 반도체층보다 저 전도성의 반도체층으로 형성될 수 있다.
상기 버퍼층 또는 언도프트 반도체층 상에 제1 도전형 반도체층(112)이 형성될 수 있다. 이후, 상기 제1 도전형 반도체층(112) 상에 활성층(114)이 형성되며, 상기 활성층(114) 상에 제2 도전형 반도체층(116)이 순차적으로 적층될 수 있다.
상기의 각 반도체층의 위 또는 아래에는 다른 층이 더 배치될 수 있으며, 예컨대 III족-V족 화합물 반도체층을 이용하여 초격자 구조로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1 도전형 반도체층(112)은 제1 도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 예를 들면, 상기 제1 도전형 반도체층(112)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다.
상기 제1 도전형 반도체층(112)은 n형 반도체층일 수 있으며, 상기 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다.
상기 제1 도전형 반도체층(112)은 단층 또는 다층으로 형성될 수 있으며, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 서로 다른 두 층을 교대로 배치된 초격자 구조를 포함할 수 있다.
예를 들어, 실시예에 의하면, 상기 제1 도전형 반도체층(112) 내에 제1 전류 확산층(122)을 형성할 수 있다. 상기 제1 전류 확산층(122)은 이격되어 복수로 형성될 수 있다.
상기 제1 전류확산층(122)은 산화물, 질화물, 비정질 등일 수 있다. 예를 들어, 상기 제1 전류확산층(122)은 SiO2, Si3N4, 비정질 반도체층 등일 수 있으나 이에 한정되는 것은 아니다.
예를 들어, 1차로 제1 도전형 반도체층(112)을 형성 후, 제1 전류확산층(122)을 형성하고, 이후 2차로 제1 도전형 반도체층(112)을 형성할 수 있다.
실시예에 의하면, 이후 형성되는 제1 컨택 전극(160)의 측면으로 연장되도록 제1 전류확산층(122)을 형성하여, 제1 컨택 전극(160) 측면으로 전류 주입을 확산시켜 전류 확산에 의해 제1 컨택 전극(160) 주위에서의 전류집중을 방지하여 전류확산 효율이 개선되어 광출력을 향상시킬 수 있다.
상기 활성층(114)은 단일 양자 우물 구조, 다중 양자 우물 구조, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수 있다. 상기 활성층(114)은 III족-V족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기로 형성될 수 있다. 상기 우물층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층을 포함하며, 상기 장벽층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. 상기 장벽층은 상기 우물층의 밴드 갭보다 높은 밴드 갭을 갖는 물질로 형성될 수 있다.
상기 활성층(114)은, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 및 InGaN 우물층/InGaN 장벽층의 주기 중 적어도 하나의 주기를 포함할 수 있다.
상기 활성층(114) 위에는 상기 제2 도전형 반도체층(116)이 형성되며, 상기 제2 도전형 반도체층(116)은 제2 도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2 도전형 반도체층(116)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다.
상기 제2 도전형 반도체층(116)은 p형 반도체층일 수 있으며, 상기 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트를 포함한다. 상기 제2 도전형 반도체층(116)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 제2 도전형 반도체층(116)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 서로 다른 두 층을 교대로 배치된 초격자 구조를 포함할 수 있다.
상기 제1 도전형 반도체층(112), 상기 활성층(114) 및 상기 제2 도전형 반도체층(116)은 발광구조층(110)으로 정의될 수 있다. 또한 상기 제2 도전형 반도체층(116) 위에는 제3 도전형 반도체층(미도시) 예컨대, 제2 도전형과 반대의 극성을 갖는 반도체층이 형성될 수 있다.
이에 따라 상기 발광구조층(110)은 n-p 접합, p-n 접합, n-p-n 접합, p-n-p 접합 구조 중 적어도 하나를 포함할 수 있다. 이하의 설명에서는 발광구조층(110)의 최상층에는 제2 도전형 반도체층(116)이 배치된 구조를 일 예로 설명하기로 한다.
다음으로, 상기 발광구조물의 일부를 제거하는 에칭공정이 진행될 수 있다.
예를 들어, 상기 제2 도전형 반도체층(116)과 상기 활성층(114)의 관통하여 상기 제1 도전형 반도체층(112)의 일부를 노출하는 복수의 홀(H)이 형성될 수 있다.
실시예에 의하면, 제1 전류 확산층(122) 사이의 제1 도전형 반도체층(112)을 일부 제거할 수 있다.
실시예에서 상기 복수의 홀(H)은 상기 제1 도전형 반도체층(112)에서 제2 도전형 반도체층(116)의 상면까지 소정의 각도 예컨대, 상기 발광구조층(110)의 상면에 대해 둔각의 각도로 형성될 수 있으나 이에 한정하지 않는다.
실시예에서 상기 복수의 홀(H)의 수평폭은 하측으로 갈수록 감소할 수 있다. 한편, 도 2에서, 상기 복수의 홀(H)의 수평폭은 상측으로 갈수록 감소할 수 있다.
도 2를 기준으로 할 때, 실시예에 의하면, 복수의 홀(H)의 수평폭이 상측으로 갈수록 감소함으로써 제거되는 활성층(114) 및 제1 도전형 반도체층(112) 영역을 절감하여 발광효율에 기여할 수 있다.
다음으로, 도 5와 같이, 복수의 홀(H) 상에 채널층(120)이 형성될 수 있다. 상기 채널층(120)은 이후 형성될 제1 컨택 전극(160)이 형성될 영역에는 형성되지 않을 수 있다. 이를 통해, 제1 도전형 반도체층(112)의 일부는 노출될 수 있다.
상기 채널층(120)은 이후 형성되는 제1 컨택 전극(160)과 활성층(114), 제2 도전형 반도체층(116)과의 전기적 절연층 기능을 한다.
상기 채널층(120)은 SiOx, SiOxNy, Al2O3, TiO2 중에서 선택된 어느 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
또한 실시예에서 상기 채널층(120)은 반사율이 50% 초과일 수 있다. 예를 들어, 상기 채널층(120)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 단층 또는 다층으로 형성될 수 있으며, 이러한 절연물질에 반사물질이 혼합된 형태로 형성될 수 있다.
예를 들어, 상기 채널층(120)은 절연물질에 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, 또는 Hf 중 어느 하나 이상의 물질이 혼합된 형태로 단층 또는 다층으로 형성될 수 있다.
실시예에 의하면, 발광된 빛이 하측으로 이돌할 때, 채널층(120)에서도 반사시켜 줌으로써 광흡수를 최소화함과 아울러 광효율을 증대할 수 있다.
다음으로, 상기 제1 도전형 반도체층(112) 내측으로 제2 홀(H2)을 형성할 수 있다. 상기 채널층(120)은 제2 홀(H2)을 형성하기 위한 마스크 기능을 할 수 있으나 이에 한정되지 않는다. 상기 제2 홀(H2)은 복수의 홀(H)보다 좁은 폭으로 형성될 수 있다. 상기 제2 홀(H2)에는 이후 공정에서 제1 컨택 전극(160)의 돌출부(160p)가 형성될 영역이 될 수 있다.
한편, 제2 실시예에 의하면, 상기 제2 홀(H2)이 형성되는 영역, 즉 이후 형성되는 제1 컨택 전극(160)과 상하간에 오버랩되는 제1 도전형 반도체층(112)에 제2 전류확산층(123)을 형성할 수 있다. 예를 들어 제2 전류확산층(123)은 제1 도전형 반도체층(112)내에 형성할 수 있으나 이에 한정하지 않는다. 상기 제2 전류확산층(123)은 질화물, 산화물, 비정질 등일 수 있다. 예를 들어, 상기 제2 전류확산층(123)은 Si3N4, SiO2, 비정질 반도체층 등일 수 있고 단층 또는 다층으로 형성될 수 있으나 이에 한정되는 것은 아니다.
제2 실시예에 의하면, 이후 형성되는 제1 컨택 전극(160)의 상측(도2 기준)의 상기 제1 도전형 반도체층(112)에 배치되는 제2 전류확산층(123)을 포함하여, 캐리어가 제1 도전형 반도체층(112)의 상측방향 보다는 측면으로 확산되도록 함으로써 수평으로 전류확산 효율이 개선되어 광출력을 더욱 향상시킬 수 있다.
실시예에서 상기 제2 전류확산층(123)의 수평폭은 이후 형성되는 제1 컨택 전극(160)의 수평폭에 대응되도록 형성될 수 있다. 예를 들어, 상기 제2 전류확산층(123)의 수평폭은 상기 제1 컨택 전극(160)의 수평폭과 같거나 크게 형성됨으로써 제1 도전형 반도체층(112)의 상측방향보다는 측면으로 확산되도록 함으로써 수평으로 전류확산 효율이 개선되어 광출력을 더욱 향상시킬 수 있다.
상기 제2 전류확산층(123)은 상기 제1 전류확산층(122) 보다 두껍게 형성될 수 있다. 이를 통해, 상기 제1 컨택 전극(160)으로부터 집중되어 공급되는 전류가 상기 제2 전류확산층(123)을 통과하지 못하고 수평방향으로 확산되도록 할 수 있다. 다음으로, 도 6과 같이, 상기 제2 도전형 반도체층(116) 상에 제2 컨택 전극(132)이 형성될 수 있다.
상기 제2 컨택 전극(132)은 상기 제2 도전형 반도체층(116)과 오믹 접촉되며, 적어도 하나의 전도성 물질을 포함하며, 단층 또는 다층으로 이루어질 수 있다.
예를 들어, 상기 제2 컨택 전극(132)은 금속, 금속 산화물 및 금속 질화물 재질 중 적어도 하나를 포함할 수 있다.
상기 제2 컨택 전극(132)은 투광성의 물질을 포함하며, 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh 또는 Pd 중 적어도 하나를 포함할 수 있다.
다음으로, 도 7과 같이, 제2 홀(H2)에 돌출부(160p)가 형성되고, 돌출부(160p) 상에 제1 컨택 전극(160)이 형성될 수 있다.
상기 제1 컨택 전극의 돌출부(160p)의 상면은 상기 절연층(140)의 상면보다 높게 배치될 수 있다(도 2 기준). 이에 따라, 제1 컨택 전극(160)이 돌출부(160p)에서도 제1 도전형 반도체층(112)과 접함으로써 컨택 면적이 넓어져 컨택 저항을 줄일 수 있어 전기적인 특성이 개선될 수 있다.
상기 제1 컨택 전극의 돌출부(160p)은 상기 노출된 제1 도전형 반도체층(112)과 오믹 접촉될 수 있다.
상기 제1 컨택 전극(160)은 위에서 볼 때, 원형 또는 다각형 형상일 수 있으며, 이에 대해 한정되지 않는다.
상기 제1 컨택 전극(160)의 상면은 상기 활성층(114)의 상면과 상기 제1 도전형 반도체층(112)의 상면 사이에 배치될 수 있다.
상기 제1 컨택 전극(160)이 접촉되는 상기 제1 도전형 반도체층(112)의 면은 Ga-face로서, 플랫한 구조로 형성될 수 있으나 이에 한정되지 않는다.
도 7을 기준으로, 실시예에서 상기 제1 컨택 전극(160)은 저면에서 상면으로 폭이 감소할 수 있다. 한편 도 2를 기준으로 상기 제1 컨택 전극(160)은 저면에서 상면으로 폭이 증가할 수 있다.
이를 통해, 제1 컨택 전극(160)이 이후 형성되는 제2 전극층(130) 물질과의 쇼트 가능성을 낮추고, 제1 컨택 전극(160)이 제1 도전형 반도체층(112)과 접하는 영역은 최대화하면서 제1 컨택 전극(160)이 차지하는 영역은 감소시켜 광 효율을 높일 수 있다.
한편, 도 2를 기준으로 설명할 때, 상기 제1 컨택 전극(160)의 저면의 수평폭과 상기 제1 컨택 전극(160)과 접하는 상기 확산방지층(154)의 수평폭은 일치하도록 함으로써 확산방지층(154), 제1 컨택 전극(160)이 차지하는 영역을 최소화하면서도 전기적인 특성이 저하되지 않을 수 있다.
다음으로, 도 8과 같이, 상기 제2 컨택 전극(132) 상에 반사층(134)이 형성될 수 있다.
상기 반사층(134)은 상기 제2 컨택 전극(132) 상에 배치되며, 제2 컨택 전극(132)을 통해 입사된 광을 반사시켜 줄 수 있다.
상기 반사층(134)은 금속을 포함하며, 예컨대 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다.
다음으로, 도 9과 같이, 상기 반사층(134) 상에 캡핑층(136)이 형성될 수 있다.
상기 제2 컨택 전극(132), 반사층(134), 및 캡핑층(136)을 포함하여 제2 전극층(130)으로 칭할 수 있으며, 제2 전극층(130)은 패드 전극(180)로부터 공급되는 전원을 제2 도전형 반도체층(116)에 공급할 수 있다.
상기 캡핑층(136)은 상기 반사층(134) 상에 배치되며 패드 전극(180)로부터 공급되는 전원을 반사층(134)에 공급할 수 있다. 상기 캡핑층(136)은 전류 확산층으로 기능할 수 있다.
상기 캡핑층(136)은 금속을 포함하며, 전기 전도성이 높은 물질로서, 예컨대 Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si와 이들의 선택적인 합금 중 적어도 하나를 포함하여 단층 또는 다층으로 형성할 수 있다.
다음으로, 도 10과 같이, 상기 캡핑층(136)과 상기 채널층(120) 상에 절연층(140)이 형성될 수 있다.
상기 절연층(140)은 상기 제1 컨택 전극(160)을 노출하도록 형성될 수 있다.
상기 제1 컨택 전극(160)은 제1 도전형 반도체층(112)과 전기적으로 연결될 수 있으며, 상기 절연층(140)은 상기 제1 컨택 전극(160)과 활성층(114), 제2 도전형 반도체층(116)과 전기적으로 절연시켜 줄 수 있다.
또한 상기 절연층(140)은 이후 형성되는 제1 전극층(150)과 채널층(120) 사이에 배치되어, 전기적인 접촉을 차단할 수 있다.
상기 절연층(140)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있다.
앞서 기술한 바와 같이, 상기 절연층(140)은 반사율이 50% 초과일 수 있다. 예를 들어, 상기 절연층(140)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있으며, 이러한 절연물질에 반사물질이 혼합된 형태로 형성될 수 있다.
예를 들어, 상기 절연층(140)은 절연물질에 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, 또는 Hf 중 어느 하나 이상의 물질이 혼합된 형태로 형성될 수 있다.
실시예에 의하면, 제1 컨택 전극(160)과 복수의 홀(H) 사이에 형성되는 절연층(140)의 물성을 반사층 물질로 형성하여, 패시베이션 기능하는 절연층(140)에서의 광흡수를 최소화하여 광효율을 증대할 수 있다.
다음으로, 도 11과 같이, 상기 절연층(140)과 상기 제1 컨택 전극(160) 상에 확산방지층(154)이 형성되고, 상기 확산방지층(154) 상에 접합층(156)이 형성될 수 있다.
상기 확산방지층(154) 및/또는 상기 접합층(156)은 Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함하여 단층 또는 다층으로 형성할 수 있다.
상기 확산방지층(154) 및/또는 상기 접합층(156)은 증착 방식, 스퍼터링 방식, 도금 방식 중 적어도 하나로 형성되거나, 전도성 시트로 부착될 수 있다.
상기 접합층(156)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
다음으로, 도 12와 같이, 상기 접합층(156) 상에 지지부재(158)가 형성될 수 있다.
상기 확산방지층(154), 접합층(156) 및 지지부재(158)을 포함하여 제1 전극층(150)으로 칭할 수 있으며, 제1 전극층(150)은 하부전극(도 2 참조)로부터 공급되는 전원을 제1 도전형 반도체층(112)에 공급할 수 있다.
상기 지지부재(158)은 접합층(156)과 본딩될 수 있으나 이에 한정되는 것은 아니다.
상기 지지부재(158)는 전도성 지지부재일 수 있으며, 베이스 기판으로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W) 등 중에서 적어도 하나일 수 있다.
또한 상기 지지부재(158)는 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, SiGe, Ga203, GaN 등) 등으로 구현될 수 있고, 보드의 회로 패턴이나 패키지의 리드 프레임 상에 솔더로 접착될 수 있다.
다음으로, 도 13과 같이, 성장 기판(105)이 제거될 수 있다. 이때, 성장 기판(105) 제거후 잔존하는 언도프트 반도체층(미도시) 등을 제거하여 제1 도전형 반도체층(112) 표면이 노출될 수 있다.
상기 성장 기판(105)은 물리적 또는/및 화학적 방법으로 제거될 수 있다. 예를 들어, 상기 성장 기판(105)의 제거 방법은 레이저 리프트 오프(LLO: Laser Lift Off) 과정으로 제거될 수 있다. 예를 들어, 상기 성장 기판(105)에 일정 영역의 파장을 가지는 레이저를 조사하는 방식으로 상기 성장 기판(105)을 리프트 오프하게 된다.
또는 상기 성장 기판(105)과 상기 제1 도전형 반도체층(112) 사이에 배치된 버퍼층(미도시)을 습식식각 액을 이용하여 제거하여, 상기 성장 기판(105)을 분리할 수도 있다.
상기 성장 기판(105)이 제거되고 상기 버퍼층을 에칭하거나 폴리싱하여 제거함으로써, 상기 제1 도전형 반도체층(112)의 상면이 노출될 수 있다.
상기 제1 도전형 반도체층(112)의 상면은 N-face로서, 상기 성장 기판에 더 가까운 면일 수 있다.
상기 제1 도전형 반도체층(112)의 상면은 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 등의 방식으로 에칭하거나, 폴리싱 장비로 연마할 수 있다.
다음으로, 도 14와 같이, 상기 발광구조층(110)의 일부가 제거되어 채널층(120)의 일부가 노출될 수 있다.
예를 들어, 패드 전극(180)이 형성될 영역의 제1 도전형 반도체층(112), 활성층(114), 제2 도전형 반도체층(116)의 일부가 제거될 수 있다.
예를 들어, 습식에칭 또는 건식에칭을 수행하여 상기 발광구조층(110)의 둘레 즉, 칩과 칩 사이의 경계 영역인 채널 영역 또는 아이솔레이션 영역이 제거될 수 있고, 상기 채널층(120)이 노출될 수 있다.
상기 제1 도전형 반도체층(112)의 상면은 광 추출 구조가 형성될 수 있으며, 상기 광 추출 구조는 러프니스 또는 패턴으로 형성될 수 있다. 상기 광 추출 구조는 습식 또는 건식 에칭 방식에 의해 형성될 수 있다.
다음으로, 도 15와 같이, 상기 노출된 채널층(120)과 발광구조층(110) 상에 패시베이션층(170)이 형성될 수 있다.
이후, 패드 전극(180)이 형성될 영역의 패시베이션층(170)과 채널층(120)의 일부가 제거되어 캡핑층(136)의 일부가 노출될 수 있다.
상기 패시베이션층(170)은 SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있다.
다음으로, 도 16과 같이, 노출된 캡핑층(136) 상에 패드 전극(180)이 형성될 수 있다.
상기 패드 전극(180)는 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나 또는 이들의 조합을 통해 단층 또는 다층으로 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 패드 전극(180)는 와이어로 본딩될 부분으로서, 발광구조층(110)의 소정 부분에 배치될 수 있으며, 하나 또는 복수로 형성될 수 있다.
또한 도 2와 같이, 제1 전극층(150) 하측에 제1 전극(159)이 형성될 수 있으며, 상기 제1 전극(159)은 전도성이 높은 물질, 예를 들어, Ti, Al, Ni 등의 물질을 포함하여 단층 또는 다층으로 형성할 수 있으나 이에 한정되는 것은 아니다.
실시예에 의하면 전기적 특성이 개선된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.
또한 실시예에 의하면, 캐리어 주입효율을 향상시켜 광속이 향상된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.
도 17은 실시 예에 따른 발광소자가 적용된 발광소자 패키지를 나타낸 도면이다.
도 17을 참조하면, 실시 예에 따른 발광소자 패키지는 몸체(205)와, 상기 몸체(205)에 배치된 제1 리드전극(213) 및 제2 리드전극(214)과, 상기 몸체(205)에 제공되어 상기 제1 리드전극(213) 및 제2 리드전극(214)과 전기적으로 연결되는 발광소자(100)와, 상기 발광소자(100)를 포위하는 몰딩부재(240)를 포함할 수 있다.
상기 몸체(205)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1 리드전극(213) 및 제2 리드전극(214)은 서로 전기적으로 분리되며, 상기 발광소자(100)에 전원을 제공한다. 또한, 상기 제1 리드전극(213) 및 제2 리드전극(214)은 상기 발광소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광소자(100)는 상기 몸체(205) 위에 배치되거나 상기 제1 리드전극(213) 또는 제2 리드전극(214) 위에 배치될 수 있다.
상기 발광소자(100)는 상기 제1 리드전극(213) 및 제2 리드전극(214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
실시예에서 발광소자(100)는 제2 리드전극(214)에 실장되고, 제1 리드전극(213)과 와이어(250)에 의해 연결될 수 있으나, 실시예가 이에 한정되는 것은 아니다.
상기 몰딩부재(240)는 상기 발광소자(100)를 포위하여 상기 발광소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(240)에는 형광체(232)가 포함되어 상기 발광소자(100)에서 방출된 광의 파장을 변화시킬 수 있다. 상기 몰딩부재(240)은 상면이 평평하거나 오목 또는 볼록하게 형성될 수 있으며 이에 한정하지 않는다.
실시 예에 따른 발광소자 또는 발광소자 패키지는 복수 개가 기판 위에 어레이될 수 있으며, 상기 발광소자 패키지의 광 경로 상에 광학 부재인 렌즈, 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 상기 라이트 유닛은 탑뷰 또는 사이드 뷰 타입으로 구현되어, 휴대 단말기 및 노트북 컴퓨터 등의 표시 장치에 제공되거나, 조명장치 및 지시 장치 등에 다양하게 적용될 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광소자 또는 발광소자 패키지를 포함하는 조명 장치로 구현될 수 있다. 예를 들어, 조명 장치는 램프, 가로등, 전광판, 전조등을 포함할 수 있다.
도 18은 실시예에 따른 조명장치의 분해 사시도이다.
실시예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 발광소자 또는 발광소자 패키지를 포함할 수 있다.
상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다. 상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다.
상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)를 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다.
상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다. 상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
제1 도전형 반도체층(112), 제2 도전형 반도체층(116), 활성층(114),
복수의 홀(H), 제1 컨택 전극(160), 절연층(140),
제1 전극층(150), 제2 컨택 전극(132), 돌출부(160p),
제1 전류확산층(122), 제2 전류확산층(123)
복수의 홀(H), 제1 컨택 전극(160), 절연층(140),
제1 전극층(150), 제2 컨택 전극(132), 돌출부(160p),
제1 전류확산층(122), 제2 전류확산층(123)
Claims (8)
- 제1 도전형 반도체층;
상기 제1 도전형 반도체층 아래에 배치된 제2 도전형 반도체층;
상기 제1 도전형 반도체층 및 제2 도전형 반도체층 사이에 배치된 활성층;
상기 제2 도전형 반도체층의 저면으로부터 상기 제2 도전형 반도체층과 상기 활성층의 관통하여 상기 제1 도전형 반도체층의 일부를 노출하는 복수의 홀(H);
상기 제2 도전형 반도체층의 저면으로부터 상기 복수의 홀을 통해 상기 제1 도전형 반도체층에 전기적으로 연결되는 제1 컨택 전극;
상기 제1 컨택 전극과 상기 복수의 홀 사이에 배치된 절연층;
상기 제1 컨택 전극의 측면으로 연장되어 배치되는 제1 전류확산층;
상기 제1 컨택 전극과 전기적으로 연결된 제1 전극층; 및
상기 제2 도전형 반도체층과 전기적으로 연결된 제2 컨택 전극;을 포함하는 발광소자. - 제1 항에 있어서,
상기 제1 전류확산층은
상기 제1 컨택 전극의 양측면으로 연장되어 배치되는 발광소자. - 제1 항에 있어서,
상기 제1 컨택 전극과 상기 제1 전류확산층 사이에 배치되는 채널층을 더 포함하는 발광소자. - 제1 항에 있어서,
상기 제1 도전형 반도체층 방향으로 돌출되는 돌출부를 더 포함하는 발광소자. - 제4 항에 있어서,
상기 제1 컨택 전극의 돌출부의 상면은
상기 절연층의 상면보다 높게 배치되는 발광소자. - 제1 항에 있어서,
상기 제1 전극층은
상기 제1 컨택 전극 아래에 확산방지층과,
상기 확산방지층 상에 접합층;을 포함하는 발광소자. - 제1 항에 있어서,
상기 제1 컨택 전극의 상측의 상기 제1 도전형 반도체층에 배치되는 제2 전류확산층을 더 포함하는 발광소자. - 제1 항 내지 제7 항에 중 어느 하나에 기재된 발광소자를 구비하는 발광유닛을 포함하는 조명시스템.
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