KR20160116618A - 반도체 소자 및 그 제조 방법. - Google Patents

반도체 소자 및 그 제조 방법. Download PDF

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KR20160116618A
KR20160116618A KR1020150044602A KR20150044602A KR20160116618A KR 20160116618 A KR20160116618 A KR 20160116618A KR 1020150044602 A KR1020150044602 A KR 1020150044602A KR 20150044602 A KR20150044602 A KR 20150044602A KR 20160116618 A KR20160116618 A KR 20160116618A
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백종민
김병희
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Abstract

반도체 소자는 기판 상에 배치되고, 개구부가 구비되고 다공성을 갖는 저유전 절연 물질을 포함하는 층간 절연막이 구비된다. 상기 개구부의 내측벽 상에 데미지 큐어링막이 구비된다. 상기 데미지 큐어링막 상에 베리어막 패턴이 구비된다. 또한, 상기 베리어막 패턴 상에, 상기 개구부 내부를 채우는 구리 패턴 및 상기 구리 패턴의 표면을 덮는 구리-망간 캡핑 패턴을 포함하는 구리 구조물이 구비된다. 상기 반도체 소자의 배선 구조물은 금속의 확산이 방지되어 저저항을 가질 수 있다.

Description

반도체 소자 및 그 제조 방법. {A semiconductor device and method of manufacturing the semiconductor device}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 구리 배선 구조물을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
구리 배선 구조물 사이에는 유전율이 낮은 절연 물질의 층간 절연막이 구비될 수 있다. 그러나, 상기 구리 배선 구조물을 형성할 때, 상기 층간 절연막의 유전율을 낮게 유지하면서 구리의 확산을 억제하는 것이 용이하지 않다.
본 발명은 우수한 특성을 갖는 배선 구조물을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 예시적인 실시예들에 따른 반도체 소자는, 기판 상에 배치되고 개구부가 구비되고 다공성을 갖는 저유전 절연 물질을 포함하는 층간 절연막, 상기 개구부의 내 측벽 상에 구비되는 데미지 큐어링막, 상기 데미지 큐어링막 상에 베리어막 패턴, 및 상기 베리어막 패턴 상에, 상기 개구부 내부를 채우는 구리 패턴 및 상기 구리 패턴 표면을 덮는 구리-망간 캡핑 패턴을 포함하는 구리 구조물을 포함할 수 있다
예시적인 실시예들에 있어서, 상기 층간 절연막은 Si-O 결합을 갖고, 그 구조의 일부의 산소가 메틸기(CH3)에 치환된 구조를 갖는 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 데미지 큐어링막은 상기 층간 절연막보다 낮은 공극율을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 데미지 큐어링막은 상기 층간 절연막보다 Si-C 결합 밀도가 높은 절연 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 개구부의 측벽 상에 형성되는 상기 베리어막 패턴의 두께는 상기 개구부의 저면 상에 형성되는 상기 베리어막 패턴의 두께보다 더 얇을 수 있다.
예시적인 실시예들에 있어서, 상기 구리-망간 캡핑 패턴은 0.1㎚ 내지 10㎚의 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 구리-망간 캡핑 패턴은 상기 구리 패턴 상부면 중심 부위 상에서 제1 두께를 갖고, 상기 구리 패턴 상부면 가장자리 부위에서 상기 제1 두께보다 두꺼운 제2 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 구리-망간 캡핑 패턴은 상기 구리 패턴 상부 표면 상에만 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 구리-망간 캡핑 패턴은 상기 구리 패턴 상부 표면 및 상기 구리 패턴 측벽 상에 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 구리 패턴 측벽 상에 구비되는 구리-망간 캡핑 패턴의 망간 함량은 상기 구리 패턴 상부 표면 상에 구비되는 구리 망간 캡핑 패턴에 포함되는 망간 함량보다 더 작을 수 있다.
본 발명의 예시적인 실시예들에 따른 반도체 소자는 기판 상에 배치되고 개구부를 포함하고 다공성을 가지며 저유전 절연 물질을 포함하는 층간 절연막, 상기 개구부의 측벽 및 저면에 컨포멀하게 배치되되 상기 개구부의 측벽 상에서보다 상기 저면 상에서 두꺼운 베리어막 패턴, 및 상기 베리어막 패턴 상에 구비되고, 상기 개구부 내부를 채우는 구리 패턴 및 상기 구리 패턴 표면을 덮는 구리-망간 캡핑 패턴을 포함하는 구리 구조물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 구리 패턴 내에는 0.005 내지 5중량 퍼센트의 망간이 포함되고, 상기 구리-망간 캡핑 패턴에는 상기 구리 패턴보다 높은 함량의 망간이 포함될 수 있다.
예시적인 실시예들에 있어서, 상기 구리-망간 캡핑 패턴에는 0.1 내지 80중량 퍼센트의 망간이 포함될 수 있다.
예시적인 실시예들에 있어서, 상기 구리-망간 캡핑 패턴은 상기 구리 패턴의 상부면, 측면, 및 저면상에 배치될 수 있다. 상기 구리-망간 캡핑 패턴은 상기 구리 패턴 상부면 중심 부위 상에서 제1 두께를 갖고, 상기 구리 패턴 상부면 가장자리 부위에서 상기 제1 두께보다 두꺼운 제2 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 소자는 상기 베리어막 패턴의 측벽과 상기 층간 절연막 사이에 배치되고 상기 층간 절연막보다 낮은 공극율을 갖는 데미지 큐어링 막을 더 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자의 배선 구조물은 저유전율을 갖는 층간 절연막의 개구부 내부에 형성될 수 있다. 또한, 상기 배선 구조물에 포함되는 상기 베리어막 패턴은 데미지 큐어링막 상에 구비되므로 구리 확산 방지 효과가 우수할 수 있다. 또한, 상기 베리어막 패턴 상에는 저저항을 갖는 구리 패턴 및 상기 구리 패턴 표면을 덮는 구리-망간 캡핑 패턴을 포함하는 구리 구조물이 구비될 수 있다. 따라서, 상기 배선 구조물은 상기 구리의 확산에 따른 불량이 감소될 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 2 내지 도 6은 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 8은 본 발명의 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 9 내지 도 14는 도 8에 도시된 예시적인 실시예에 따른 반도체 소자를 형성하는 방법을 나타내는 단면도들이다.
도 15는 본 발명의 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 16은 본 발명의 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 17 내지 도 21은 도 16에 도시된 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 22는 예시적인 실시예들에 따른 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 사상을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 1을 참조하면, 상기 반도체 소자는 기판(10) 상에 형성되는 층간 절연막(12), 상기 층간 절연막(12)의 개구부(16) 표면을 따라 구비되는 데미지 큐어링막(20) 및 상기 개구부(16) 내에 구비되는 배선 구조물(36)을 포함한다. 또한, 상기 반도체 소자(10는 상기 층간 절연막(12) 및 배선 구조물(36)의 상부면을 덮는 절연 캡핑막(38)을 포함할 수 있다.
상기 기판(10)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon-On-Insulator: SOI) 기판, 또는 게르마늄 온 인슐레이터(Germanium-On-Insulator: SOI) 기판일 수 있다.
상기 층간 절연막(12)은 예를 들어, 실리콘 질화물보다 낮은 유전율을 갖는 저유전 물질(low-K material)을 포함할 수 있다. 상기 저유전 물질은 비유전율이 3.9 이하일 수 있다. 일부 실시예에서, 상기 저유전 물질은 비유전율이 2.2 이하일 수 있다. 상기 저유전 물질은 다공성을 갖는 유전 물질일 수 있으며, 상기 공극에 의해 저유전율을 가질 수 있다. 상기 저유전 물질은 예를 들어 폴리메틸 실록산(MSQ), hydrogensilsesquioxane (HSQ)등을 들 수 있다. 상기 폴리메틸 실록산에 의해 형성되는 상기 층간 절연막(12)은 Si-O를 주요 결합으로 하지만, 그 구조의 일부 산소는 메틸기(CH3)에 치환된 구조를 가질 수 있다.
일부 실시예에 있어서, 상기 개구부(16)는 층간 절연막(12)의 상부에 형성될 수 있다. 다른 실시예에 있어서, 상기 개구부(16)는 기판(10) 상면을 노출시키도록 층간 절연막(12)을 관통할 수 있다.
일부 실시예에 있어서, 상기 개구부(16)는 일 방향으로 연장되는 트렌치를 포함할 수 있다. 다른 예로, 상기 개구부(16)는 홀을 포함할 수 있다.
상기 데미지 큐어링막(20)은 예를 들어, 실리콘 질화물보다 낮은 유전율을 갖는 저유전 물질(low-K material)을 포함할 수 있다. 상기 저유전 물질은 비유전율이 3.9 이하일 수 있다. 일부 실시예에서 상기 저유전 물질은 비유전율이 2.2 이하일 수 있다.
예시적인 실시예에서, 상기 데미지 큐어링막(20)은 SiCO계 물질일 수 있다. 상기 데미지 큐어링막(20)은 상기 층간 절연막(12)보다 Si-C의 결합의 밀도가 더 높을 수 있다. 또한, 상기 데미지 큐어링막(20)의 공극율(porosity)은 상기 층간 절연막(12)의 공극율보다 더 낮을 수 있다.
상기 데미지 큐어링막(20)은 상기 개구부(16) 표면에 대해 유전율 회복 공정(K-recovery process) 및/또는 포어 실링 공정(pore sealing process)을 수행하여 형성할 수 있다. 상기 데미지 큐어링막(20)은 Si-R기를 갖는 가스(예를 들어 (CH3)3SiNH2) 를 이용하여 상기 개구부(16) 표면의 Si-OH기를 치환하여 형성될 수 있다. 그러므로, 상기 데미지 큐어링막(20) 내에는 친수성을 갖는 Si-OH기가 거의 없다.
상기 배선 구조물(36)은 베리어막 구조물(27a) 및 구리 구조물(34)을 포함할 수 있다.
상기 베리어막 구조물(27a)은 상기 데미지 큐어링막(20) 상에서 상기 개구부(16) 표면을 따라 컨포멀하게 구비될 수 있다. 예를 들어, 상기 베리어막 구조물(27a)은 탄탈륨, 티타늄, 탄탈륨 질화물, 티타늄 질화물, 몰리브덴, 루테늄, 코발트 등과 같은 금속 및/또는 금속 질화물을 포함할 수 있다. 상기 베리어막 구조물(27a)은 1층 또는 2층 이상의 적층 구조를 가질 수 있다.
예시적인 실시예에서, 상기 베리어막 구조물(27a)은 구리 확산을 방지하는 제1 베리어막 패턴(24a) 및 시드 구리가 용이하게 접착될 수 있는 제2 베리어막 패턴(26a)을 포함하는 적층 구조를 가질 수 있다. 일 예로, 상기 제1 및 제2 베리어막 패턴(24a, 26a)의 적층 구조는 탄탈륨/탄탈륨 질화물 적층구조, 탄탈륨/루테늄 적층 구조, 탄탈륨 질화물/루테늄 적층 구조 등을 들 수 있다.
예시적인 실시예에서, 상기 개구부(16)의 측벽 상의 상기 베리어막 구조물(27a)의 두께는 상기 개구부(16)의 저면 상의 상기 베리어막 구조물(27a)의 두께보다 더 얇을 수 있다. 다른 실시예에서, 상기 개구부(16)의 측벽 및 저면 상에 형성되는 상기 베리어막 구조물(27a)은 실질적으로 동일한 두께를 가질 수도 있다.
이와같이, Si-C의 결합의 밀도가 높고 낮은 공극율을 갖는 상기 데미지 큐어링막(20) 상에 상기 베리어막 구조물(27a)이 구비되기 때문에, 상기 베리어막 구조물(27a)에 포함되는 금속 물질이 상기 층간 절연막(12)으로 확산되지 않을 수 있다.
따라서, 상기 베리어막 구조물(27a)이 단선되는 것을 억제할 수 있다. 또한, 상기 베리어막 구조물(27a)과 상기 데미지 큐어링막(20)의 계면에서, 상기 제1 베리어막 패턴(24a)의 경계 번짐(semaring)이 감소될 수 있다. 즉, 상기 제1 베리어막 패턴(24a)과 상기 데미지 큐어링막(20)의 계면에서는 상기 제1 베리어막 패턴(24a)에 포함되는 금속 또는 금속 질화물의 밀도가 낮아지지 않고, 상기 제1 베리어막 패턴(24a)의 다른 부위와 실질적으로 동일한 금속 또는 금속 질화물의 밀도를 가질 수 있다. 이로인해, 상기 베리어막 구조물(27a)의 두께가 10nm보다 얇아지더라도 구리의 확산이 효과적으로 방지될 수 있다. 상기 베리어막 구조물(27a)의 측벽 두께는 예를 들어 0.5 내지 20nm일 수 있다. 한편, 상기 베리어막 구조물(27a)의 두께가 얇아지게 되므로, 상기 베리어막 구조물(27a) 상에 구비되는 구리 구조물(34)의 용적이 상대적으로 증가될 수 있다. 따라서, 상기 배선 구조물(36)의 저항이 감소될 수 있다.
상기 구리 구조물(34)은 상기 베리어막 구조물(27a) 상에 구비되고 구리 패턴(30) 및 구리-망간 캡핑 패턴(32)을 포함할 수 있다. 상기 구리 구조물(34)은 평탄한 상부면을 가질 수 있다.
상기 구리 패턴(30)은 상기 개구부(16) 내부를 채우는 형상을 가질 수 있다. 상기 구리 패턴(30)은 주성분이 구리로 이루어지며 미량의 망간이 포함될 수 있다.
상기 구리 패턴(30) 내의 망간의 중량비가 0.005 내지 5중량 퍼센트일 수 있다. 상기 구리 패턴(30) 내에서 상기 망간의 농도는 실질적으로 균일할 수 있다.
상기 구리 패턴(30)은 경계 부위에서 높은 밀도를 갖는 베리어막 구조물(27a) 상에 구비되기 때문에, 확산이 방지될 수 있다.
상기 구리- 망간 캡핑 패턴(32)은 구리 및 망간으로 이루어질 수 있다. 상기 구리- 망간 캡핑 패턴(32)은 상기 구리 패턴(30) 상부면을 덮는 형상을 가질 수 있다. 상기 구리- 망간 캡핑 패턴(32) 내에는 상기 구리 패턴(30)에 비해 높은 중량비의 망간이 포함될 수 있다.
상기 구리-망간 캡핑 패턴(32)은 망간의 중량비가 0.1 내지 80 중량 퍼센트일 수 있다. 일부 실시예에서, 상기 망간의 중량비는 0.5 내지 30 중량 퍼센트일 수 있다. 상기 구리-망간 캡핑 패턴(32)이 10㎚보다 얇은 두께를 가질 수 있다. 예시적인 실시예에서, 상기 구리-망간 캡핑 패턴(32)은 0.1 내지 10㎚의 두께를 가질 수 있다.
상기 구리-망간 캡핑 패턴(32)은 상기 구리 패턴(30) 상의 위치에 따라 다른 두께를 가질 수 있다. 상기 구리 패턴(30)의 상부 중심 부위상의 상기 구리-망간 캡핑 패턴(32)은 제1 두께를 갖고, 상기 구리 패턴(30) 상부 가장자리의 상의 구리-망간 캡핑 패턴(32)은 제1 두께보다 두꺼운 제2 두께를 가질 수 있다.
상기 구리-망간 캡핑 패턴(32)이 구비됨으로써, 상기 구리의 확산이 방지될 수 있으며, 이에 따라 저항 증가 및 오염 발생 등을 감소시킬 수 있다.
상기 절연 캡핑막(38)은 상기 구리 구조물(34)의 구리 원자가 상부로 확산되는 것을 방지할 수 있다. 상기 절연 캡핑막(38)은 예를 들어 실리콘 질화물, 실리콘 질산화물, 실리콘 탄질산화물 등을 포함할 수 있다.
상기 배선 구조물(36)은 금속 밀도가 높은 베리어막 구조물(27a)을 포함하므로, 구리 확산 방지 효과가 있다. 또한, 상기 구리 패턴(30) 내의 망간이 감소되어 구리 패턴(30)의 저항이 낮아지고, 상기 구리-망간 캡핑 패턴(32)에 의해 구리 확산이 방지될 수 있다. 따라서, 구리 확산에 따른 불량이 감소될 수 있다.
도 2 내지 도 6은 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(10) 상에 층간 절연막(12)을 형성하고, 층간 절연막(12) 일부에 개구부(16)를 형성한다.
상기 층간 절연막(12)은 예를 들어, 실리콘 질화물보다 낮은 유전율을 갖는 저유전 물질(low-K material)을 사용하여 형성할 수 있다. 상기 저유전 물질은 비유전율이 3.9 이하일 수 있다. 일부 실시예에서, 상기 저유전 물질은 비유전율이 2.2 이하일 수 있다. 상기 저유전 물질은 다공성을 가지며, 상기 공극에 의해 저유전율을 가질 수 있다. 상기 저유전 물질은 예를 들어 폴리메틸 실록산, HSQ등을 들 수 있다. 상기 폴리메틸 실록산에 의해 형성되는 층간 절연막(12)은 Si-O를 주요 결합으로 하지만, 그 구조의 일부는 산소가 메틸기(CH3)에 치환된 구조를 가질 수 있다.
상기 층간 절연막(12)은 스핀 코팅 공정, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다.
상기 개구부(16)는 상기 층간 절연막(12) 상에 식각 마스크(14)를 형성하고, 상기 식각 마스크(14)를 이용하여 상기 층간 절연막(12)의 일부를 이방성 식각하여 형성될 수 있다. 상기 이방성 식각 공정은 반응성 이온 식각, 자기 강화된 반응성 이온 식각, 유도결합 플라즈마 식각 공정 등을 포함할 수 있다.
일부 실시예에 있어서, 상기 개구부(16)는 층간 절연막(12) 상부에 형성될 수 있으며, 다른 실시예에 있어서 상기 개구부(16)는 기판(10) 상면을 노출시키도록 층간 절연막(12)을 관통하여 형성될 수도 있다. 일부 실시예에서, 상기 개구부(16)는 일 방향으로 연장되는 트렌치 형상을 가질 수도 있고, 다른 실시예에서, 상기 개구부는 홀의 형상을 가질 수도 있다.
상기 이방성 식각 공정을 수행하는 중에, 상기 개구부(16)의 표면 부위는 반응성 이온 또는 고밀도의 플라즈마에 의하여 데미지가 발생되어 데미지 영역(18)이 형성될 수 있다. 상기 층간 절연막(12)이 다공성을 가지므로, 상기 데미지가 더 크게 발생될 수 있다. 상기 데미지 영역(18)에는 댕글링 본드들이 포함되어 있으며, 친수성을 갖는 Si-OH기가 포함될 수 있다. 이 후, 상기 식각 마스크(14)를 제거할 수 있다.
도 3을 참조하면, 상기 개구부(16) 표면 상에, 데미지 큐어링막(20)을 형성한다. 상기 데미지 큐어링막(20)은 상기 데미지 영역(18)의 Si-OH기를 Si-C결합 또는 Si-O 결합으로 치환함으로써 형성할 수 있다. 상기 데미지 큐어링막(20)이 형성됨으로써, 상기 개구부(16) 내부 표면에는 데미지 영역(18)이 제거될 수 있다. 예시적인 실시예에서, 상기 데미지 큐어링막(20)은 상기 층간 절연막(12) 상부면 상에도 형성될 수 있다.
상기 데미지 큐어링막(20)은 SiCO계 물질일 수 있다. 상기 데미지 큐어링막(20)은 상기 층간 절연막(12)보다 Si-C의 결합의 밀도가 더 높을 수 있다. 또한, 상기 데미지 큐어링막(20) 내에 공극율은 상기 층간 절연막보다 더 낮을 수 있다.
상기 데미지 큐어링막(20)은 상기 개구부(16) 내부 표면의 데미지 영역(18)에 대해 유전율 회복 공정 및/또는 포어 실링 공정을 수행하여 형성할 수 있다.
상기 유전율 회복 공정은 상기 데미지 영역(18)이 저유전율을 가질 수 있도록 처리하는 공정이다. 상기 유전율 회복 공정을 수행하는 방법의 일 예로, Si-OH기를 치환하기 위한 가스를 챔버 내에 공급한다. 상기 가스는 Si-R기를 갖는 가스를 이용할 수 있으며, 일 예로, (CH3)3SiNH2를 포함할 수 있다. 따라서, 상기 데미지 영역(18)의 상기 Si-OH기가 Si-C결합 또는 Si-O 결합으로 변환되어 저유전율을 갖고 높은 밀도를 갖는 데미지 큐어링막(20)이 형성될 수 있다.
상기 포어 실링 공정은 상기 데미지 영역(18)에서 노출된 공극들을 채우는 공정이다. 상기 포어 실링 공정은 상기 유전율 회복 공정과 동일하게 Si-OH기를 치환하기 위한 가스를 수행할 수 있다. 일부 실시예에서, 상기 데미지 영역 내의 공극을 효과적으로 채우도록 하기 위하여, 상기 유전율 회복 공정에서 사용하는 치환 가스보다 Si-R 결합의 크기가 더 클 수 있다. 다른 예로, 상기 포어 실링 공정은 상기 유전율 회복 공정과 실질적으로 동일한 공정으로 진행할 수도 있다.
예시적인 실시예에서, 상기 유전율 회복 공정만을 진행하여 상기 데미지 큐어링막(20)을 형성할 수 있다. 다른 예로, 상기 포어 실링 공정만을 진행하여 상기 데미지 큐어링막(20)을 형성할 수 있다. 또 다른 예로, 상기 유전율 회복 공정을 진행한 이 후에, 상기 포어 실링 공정을 진행하여 상기 데미지 큐어링막(20)을 형성할 수 있다.
도 4를 참조하면, 상기 데미지 큐어링막(20) 상에 상기 개구부(16) 표면을 따라 컨포멀하게 예비 베리어막 구조물(27)을 형성한다.
상기 예비 베리어막 구조물(27)은 예를 들어, 탄탈륨, 티타늄, 탄탈륨 질화물, 티타늄 질화물, 몰리브덴, 루테늄, 코발트 등과 같은 금속 및/또는 금속 질화물을 사용하여 형성할 수 있다. 상기 예비 베리어막 구조물(27)은 1층 또는 2층 이상의 적층 구조로 형성할 수 있다.
도시된 것과 같이, 상기 예비 베리어막 구조물(27)은 구리 확산을 방지하는 제1 베리어막(24)을 형성하고, 시드 구리가 용이하게 접착될 수 있는 제2 베리어막(26)을 형성할 수 있다. 일 예로, 상기 제1 및 제2 베리어막(24, 26)의 적층 구조는 탄탈륨/탄탈륨 질화물 적층구조, 탄탈륨/루테늄 적층 구조, 탄탈륨 질화물/루테늄 적층 구조 등을 포함할 수 있다.
상기 예비 베리어막 구조물(27)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 또는 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다.
일 예로, 도시된 것과 같이, 상기 예비 베리어막 구조물(27)은 상기 개구부(16)의 측벽보다 개구부(16)의 저면 부위에서 더 두껍게 형성할 수 있다. 다른 예로, 상기 예비 베리어막 구조물(27)은 상기 개구부(16)의 측벽과 저면에서 실질적으로 동일한 두께로 형성할 수도 있다.
Si-C의 결합의 밀도가 높고 낮은 공극율을 갖는 상기 데미지 큐어링막(20) 상에 상기 예비 베리어막 구조물(27)이 형성되므로, 상기 예비 베리어막 구조물(27)에 포함되는 금속 물질이 층간 절연막으로 확산되는 것을 억제할 수 있다. 따라서, 상기 예비 베리어막 구조물(27)과 상기 데미지 큐어링막(20)의 계면에서, 상기 제1 베리어막(24)의 경계 번짐(semaring)이 감소되고, 금속 또는 금속 질화물의 밀도가 감소되지 않는다. 따라서, 상기 예비 베리어막 구조물(27)의 두께가 10nm보다 얇아지더라도 구리의 확산을 효과적으로 방지할 수 있다. 예시적인 실시예에서, 상기 예비 베리어막 구조물(27)은 측벽이 예를 들어 0.5 내지 20nm이 되도록 형성할 수 있다.
도 5를 참조하면, 상기 예비 베리어막 구조물(27)상에 시드 구리막(도시안됨)을 형성한다. 이 후, 전해 도금 공정을 수행하여 상기 개구부(167)의 나머지 부분을 채우는 예비 구리막(28)을 형성한다.
상기 시드 구리막은 구리를 타겟으로 하는 물리 기상 증착(PVD) 공정을 사용하여 형성될 수 있다.
상기 전해 도금 공정은 구리 이온 및 미량의 망간 이온을 함유한 전해질 용액 및 첨가제를 사용하여 수행된다. 일부 실시예에 있어서, 상기 전해질 용액의 구리 원료로는 황산 구리, 메탄 술폰산 구리 등과 같은 알킬 술폰산 구리 등을 포함할 수 있다. 일부 실시예에 있어서, 상기 첨가제는 서프레서(suppressor)(도시되지 않음), 억셀러레이터(accelerator)(도시되지 않음) 및 레벨러(leveler)(도시되지 않음)를 포함할 수 있다. 상기 서프레서는, 예를 들어, 폴리에틸렌 글리콜(polyethylene glycol, PEG)과 같은 폴리머를 포함할 수 있고, 상기 레벨러는, 예를 들어, 폴리이민(polyimine), 폴리아미드(polyamide) 등과 같은 폴리머를 포함할 수 있으며, 상기 억셀러레이터는, 예를 들어, 유기황 화합물(organic sulfur compound)을 포함할 수 있다. 상기 전해 도금 공정을 통해 형성되는 예비 구리막(28)은 구리 및 미량의 망간을 포함할 수 있다.
도 6을 참조하면, 상기 예비 구리막(28)을 어닐링한다. 이 후, 상기 예비 구리막(28) 및 예비 베리어막 구조물(27)을 평탄화하여 상기 개구부(16) 내부에 베리어막 구조물(27a) 및 구리 구조물(34)을 형성한다.
상기 어닐링 공정은 80 내지 450도의 온도에서 수행될 수 있다. 상기 어닐링을 수행하면, 상기 예비 구리막(28)에 포함되어 있는 망간 원자들이 상기 예비 구리막(28) 상부로 마이그레이션하게 하게 되어, 상기 예비 구리막(28)은 구리막 및 상기 구리막 상부를 덮는 구리-망간 캡핑막으로 변화될 수 있다.
상기 평탄화는 기계 화학적 연마(Chemical Mechanical Polishing: CMP) 공정을 통해 수행된다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 층간 절연막(12) 상면이 노출될 때까지 수행된다.
따라서, 상기 개구부(16) 내부에는 구리 패턴(30) 및 구리-망간 캡핑패턴(32)을 포함하는 구리 구조물(34)이 형성될 수 있다. 상기 구리-망간 캡핑 패턴(32)은 상기 구리 패턴(30)내의 구리 원자의 확산을 방지하는 확산 방지막의 역할을 할 수 있다.
일부 실시예에서, 상기 평탄화된 예비 구리막(28) 또는 구리 패턴(30)에 80 내지 450도의 온도에서 적어도 한번의 어닐링 공정이 수행될 수 있다. 이 때 상기 예비 구리막(28) 또는 상기 구리막 패턴(30)에 포함되어 있는 망간 원자들이 상기 예비 구리막(28) 또는 구리패턴(30) 상부로 마이그레이션이 더 될 수 있다. 예를 들면, 구리-망간 캡핑 패턴(30)의 두께 또는 구리-망간 캡핑 패턴(30) 내의 망간의 농도가 증가될 수 있다.
상기 구리 패턴(30)은 망간의 중량비가 0.005 내지 5중량 퍼센트가 되도록 형성될 수 있다. 상기 구리 패턴 내에서 상기 망간의 농도는 균일할 수 있다. 상기 구리 패턴(30) 내에서 망간이 마이그레이션되어 상기 구리-망간 캡핑 패턴(32)은 망간의 중량비가 0.1 내지 80 중량 퍼센트가 되도록 형성할 수 있으며, 일부 실시예에서, 상기 망간의 중량비가 0.5 내지 30 중량 퍼센트가 되도록 형성할 수 있다. 상기 구리-망간 캡핑 패턴(32)은 10㎚보다 얇은 두께를 갖도록 형성할 수 있고, 예를 들어, 0.1 내지 10㎚의 두께로 형성할 수 있다.
한편, 상기 망간 원자는 상기 구리 구조물(34)의 상부 가장자리 부위로 더 많이 마이그레이션 될 수 있고, 이로인해, 상기 구리-망간 캡핑 패턴(32)은 상기 구리 패턴(30)의 상부면 가장자리 상에서 더 두껍게 형성될 수 있다.
상기 공정을 통해, 상기 개구부(16) 내부에 배선 구조물(36)이 형성될 수 있다.
다시, 도 1을 참조하면, 상기 베리어막 구조물(27a), 구리 구조물(34) 및 층간 절연막(12)을 덮는 절연 캡핑막(38)을 형성한다. 상기 절연 캡핑막(38)은 예를 들어 실리콘 질화물, 실리콘 질산화물, 실리콘 탄질산화물 등을 포함할 수 있다. 상기 절연 캡핑막(38)은 화학 기상 증착 공정을 통해 형성될 수 있다.
전술한 공정들을 수행함으로써 배선 구조물(36)을 포함하는 상기 반도체 장치가 완성된다. 도시하지는 않았지만, 상기 배선 구조물(36) 상에 콘택 플러그 혹은 다른 배선이 더 형성될 수 있으며, 기판(10)과 배선 구조물(36) 사이에도 콘택 플러그가 더 형성될 수 있다.
도 7은 본 발명의 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
상기 반도체 소자는 구리 구조물의 형상을 제외하고는, 도 1을 참조로 설명한 반도체 소자와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 7을 참조하면, 상기 반도체 소자는 기판(10) 상에 형성된 층간 절연막(12), 상기 층간 절연막(12)의 개구부(16) 표면 상에 데미지 큐어링막(20), 상기 데미지 큐어링막(20) 상에 상기 개구부(16)를 채우는 배선 구조물(36a)을 포함한다. 상기 층간 절연막(12) 및 배선 구조물(36a) 상부면을 덮는 절연 캡핑막(38)이 구비될 수 있다.
상기 배선 구조물(36a)은 베리어막 구조물(27a) 및 구리 구조물(34a)을 포함할 수 있다. 상기 베리어막 구조물(27a)은 도 1을 참조로 설명한 것과 동일할 수 있다. 상기 구리 구조물(34a)은 구리 패턴(30) 및 구리-망간 캡핑 패턴(32a)을 포함할 수 있다.
상기 구리 패턴(30)은 상기 개구부 내부를 대부분 채우는 형상을 가질 수 있다. 상기 구리 패턴(30)은 주성분이 구리로 이루어지며 미량의 망간이 포함될 수 있다. 예를 들어, 상기 구리 패턴(30) 내의 망간의 중량비가 0.005 내지 5중량 퍼센트일 수 있다. 상기 구리 패턴(30) 내에서 상기 망간의 농도는 균일할 수 있다.
상기 구리-망간 캡핑 패턴(32a)은 상기 구리 패턴(30)의 측벽 및 저면과 상기 베리어막 구조물(27a) 사이의 제1 부분과 상기 구리 패턴(30)의 상부면을 덮는 제2 부분을 포함할 수 있다. 따라서, 상기 구리 망간 캡핑 패턴(32a)은 상기 구리 패턴의 표면을 완전하게 감싸는 형상을 가질 수 있다. 상기 구리- 망간 캡핑 패턴(32a) 내에는 상기 구리 패턴(30)에 비해 높은 중량비의 망간이 포함될 수 있다.
상기 구리-망간 캡핑 패턴(32a)의 제1 부분은 상기 제2 부분보다 더 얇은 두께를 가질 수 있다. 또한, 상기 구리-망간 캡핑 패턴(32a)의 제1 부분은 상기 제2 부분보다 망간의 함량이 더 작을 수 있다. 상기 구리-망간 캡핑 패턴(32a)의 제2 부분은 10㎚보다 얇은 두께를 가질 수 있고 예를 들어 0.1 내지 10㎚의 두께를 가질 수 있다. 상기 구리 망간 캡핑 패턴(32a)은 상기 제2 부분의 상부 가장자리 부위에서 가장 두꺼울 수 있다.
상기 구리-망간 캡핑 패턴(32a)이 구비됨으로써, 구리의 확산이 방지될 수 있으며, 이에 따라 저항 증가 및 오염 발생 등을 감소시킬 수 있다.
도 7에 도시된 반도체 소자는 도 2 내지 도 6을 참조로 설명한 것과실질적으로 동일하거나 유사한 공정을 통해 형성할 수 있다.
다만, 상기 예비 구리막(28) 또는 구리 패턴(30)을 어닐링하는 공정에서, 망간이 상기 베리어막 구조물(27a) 방향으로 일부 마이그레이션되도록 공정 조건을 콘트롤하여, 상기 베리어막 구조물 상에 상대적으로 얇은 두께의 구리-망간 캡핑 패턴(32a)을 형성하도록 할 수 있다.
도 8은 본 발명의 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 8을 참조하면, 상기 반도체 소자는 기판(100) 상에 형성되고 비아홀(108)을 포함하는 제1 층간 절연막(102), 상기 제1 층간 절연막(102) 상에 트렌치(110)를 포함하는 제2 층간 절연막(106), 상기 비아홀(108) 및 트렌치(110) 내부에 데미지 큐어링막(114) 및 배선 구조물(130)을 포함한다. 이에 더하여, 제1 및 제2 식각 저지막(104, 126)을 더 포함할 수 있다.
예시적인 실시예로, 상기 제1 층간 절연막(02)은 다공성을 갖는 저유전 물질을 포함할 수 있다. 다른 예로, 다공성을 갖지 않는 실리콘 산화물을 포함할 수 있다.
상기 비아홀(108)은 제1 층간 절연막(102)을 관통하도록 형성할 수 있다.
상기 제1 식각 저지막(104)은 상기 제1 층간 절연막(102) 상에 구비될 수 있다. 상기 제1 식각 저지막(104)은 구리의 확산 방지막으로도 사용될 수 있다. 상기 제1 식각 저지막(104)은 예를 들어, 실리콘 질화물, 실리콘 산 질화물, 실리콘 탄산질화물을 포함할 수 있다.
상기 제2 층간 절연막(106)은 다공성을 갖는 저유전 물질을 포함할 수 있다. 상기 제1 및 제2 층간 절연막들(102, 106)에 포함된 상기 저유전 물질은 예를 들어 폴리메틸 실록산, HSQ 등을 들 수 있다. 상기 폴리메틸 실록산에 의해 형성되는 층간 절연막은 Si-O를 주요 결합으로 하지만, 그 구조의 일부는 산소가 메틸기(CH3)에 치환된 구조를 가질 수 있다.
상기 트렌치(110)는 제1 방향으로 연장되는 형상을 가질 수 있다. 또한, 상기 트렌치(110)의 저면에는 상기 제1 층간 절연막(102)의 상부면이 노출되는 제1 부위 및 상기 비아홀(108)과 연통되는 제2 부위를 포함할 수 있다.
예시적인 실시예에서, 상기 데미지 큐어링막(114)은 SiCO계 물질일 수 있다. 상기 데미지 큐어링막(114)은 상기 제2 층간 절연막(106)보다 Si-C의 결합의 밀도가 더 높을 수 있다. 또한, 상기 데미지 큐어링막(114) 내에 공극율은 상기 제1 및 제2 층간 절연막들(102, 106)보다 더 낮을 수 있다.
상기 데미지 큐어링막(114)은 상기 비아홀(108) 및 트렌치(110)의 표면에 대해 유전율 회복 공정 및/또는 포어 실링 공정을 통해 형성될 수 있다. 상기 데미지 큐어링막(114)은 Si-R기를 갖는 가스를 이용하여 상기 비아홀(108 및 상기 트렌치(110)의 내부 표면에 형성된 데미지 영역의 Si-OH기를 치환하여 형성될 수 있다. 그러므로, 상기 데미지 큐어링막(114) 내에는 친수성을 갖는 Si-OH기가 거의 없다.
예시적인 실시예로, 상기 제1 층간 절연막(102)이 다공성을 갖는 저유전물질을 포함하는 경우, 상기 비아홀(108) 및 트렌치(110) 내부 표면에 상기 데미지 큐어링막(114)이 구비될 수 있다. 다른 실시예로, 상기 제1 층간 절연막(102)이 다공성을 갖지 않는 실리콘 산화물로 형성되는 경우, 상기 비아홀(108)의 측벽에는 상기 데미지 큐어링막(114)이 거의 형성되지 않고, 상기 트렌치(110)의 측벽에만 상기 데미지 큐어링막(114)이 구비될 수 있다.
상기 배선 구조물(130)은 베리어막 패턴(116a) 및 구리 구조물(124)을 포함할 수 있다.
상기 베리어막 패턴(116a)은 상기 데미지 큐어링막(114) 상에 컨포멀하게 구비될 수 있다. 예를 들어, 상기 베리어막 패턴(116a)은 탄탈륨, 티타늄, 탄탈륨 질화물, 티타늄 질화물, 몰리브덴, 루테늄, 코발트 등과 같은 금속 및/또는 금속 질화물을 포함할 수 있다. 상기 베리어막 패턴(116a)은 1층 또는 2층 이상의 적층 구조를 가질 수 있다. 예를 들면, 상기 베리어막 패턴(116a)은 탄탈륨/탄탈륨 질화물 적층구조, 탄탈륨/루테늄 적층 구조, 탄탈륨 질화물/루테늄 적층 구조 등을 포함할 수 있다.
예시적인 실시예에서, 상기 비아홀(108) 및 트렌치(110) 측벽 상에 형성되는 상기 베리어막 패턴(116a)의 두께는 상기 비아홀(108) 및 트렌치 (110)의 저면 상에 형성되는 상기 베리어막 패턴(116a)의 두께보다 더 얇을 수 있다. 다른 실시예에서, 상기 비아홀(108) 및 트렌치(110)의 측벽 및 저면 상에 형성되는 상기 베리어막 패턴(116a)은 실질적으로 동일한 두께를 가질 수 있다.
상기 베리어막 패턴(116a)이 Si-C의 결합의 밀도가 높고 낮은 공극율을 갖는 상기 데미지 큐어링막(114) 상에 구비되기 때문에, 베리어막 패턴(116a)에 포함되는 금속 물질의 상기 제2 및 제1 층간 절연막(102, 106)으로 확산이 억제될 수 있다. 따라서, 상기 베리어막 패턴(116a)은 우수한 특성을 가질 수 있다. 상기 트렌치(110) 측벽 부위에 형성되는 상기 베리어막 패턴(116a)의 두께는 예를 들어 0.5 내지 20nm일 수 있다. 한편, 상기 베리어막 패턴(116a)의 두께가 얇아지게 되므로, 상기 구리 구조물(124)의 용적이 증가될 수 있다. 따라서, 상기 배선 구조물(130)의 저항이 감소될 수 있다.
상기 구리 구조물(124)은 상기 베리어막 패턴(116a) 상에 구비되고 구리 패턴(120) 및 구리-망간 캡핑 패턴(122)을 포함할 수 있다.
상기 구리 패턴(120)은 상기 비아홀(108)과 트렌치(110)를 채우는 형상을 가질 수 있다. 즉, 상기 구리 구조물(124)은 상기 비아 홀(108)을 채우며 구리 패턴(120)을 포함하는 비아 콘택과 상기 트렌치(110)을 채우며 구리 패턴(120) 및 구리-망간 캡핑 패턴(122)을 포함하는 도전 라인을 포함할 수 있다.
상기 구리 패턴(120)은 주성분이 구리로 이루어지며 미량의 망간이 포함될 수 있다. 상기 구리 패턴(120) 내의 망간의 중량비가 0.005 내지 5중량 퍼센트일 수 있다. 상기 구리 패턴(120) 내에서 상기 망간의 농도는 균일할 수 있다.
상기 구리- 망간 캡핑 패턴(122)은 구리 및 망간으로 이루어질 수 있다. 상기 구리- 망간 캡핑 패턴(122)은 상기 구리 패턴(120) 상부면을 덮는 형상을 가질 수 있다. 상기 구리- 망간 캡핑 패턴(122) 내에는 상기 구리 패턴(120)에 비해 높은 중량비의 망간이 포함될 수 있다.
상기 구리-망간 캡핑 패턴(122)은 망간의 중량비가 0.1 내지 80 중량 퍼센트일 수 있다. 일부 실시예에서, 상기 망간의 중량비가 0.5 내지 30 중량 퍼센트일 수 있다. 상기 구리-망간 캡핑 패턴(122)이 10㎚보다 얇은 두께를 가질 수 있다. 상기 구리 망간 캡핑 패턴(122)은 예를 들어 0.1 내지 10㎚의 두께를 가질 수 있다.
상기 구리-망간 캡핑 패턴(122)은 상기 구리 패턴(120) 상에서 위치에 따라 두께가 달라질 수 있다. 상기 구리 패턴(120) 상부 중심 부위 상의 구리-망간 캡핑 패턴은 제1 두께를 갖고, 상기 구리 패턴(120) 상부 가장자리 부위상의 구리-망간 캡핑 패턴(122)은 제1 두께보다 두꺼운 제2 두께를 가질 수 있다.
상기 구리-망간 캡핑 패턴(122)이 구비됨으로써, 상기 구리의 확산이 방지될 수 있으며, 이에 따라 저항 증가 및 오염 발생 등을 감소시킬 수 있다.
상기 제2 식각 저지막(126)은 이 후의 배선(도시안됨)을 형성하기 위한 식각 공정에서 사용될 수 있다. 또한, 상기 제2 식각 저지막(126)은 상기 구리 구조물(124)의 구리 원자가 상부로 확산되는 것을 방지할 수 있다. 상기 제2 식각 저지막(126)은 예를 들어 실리콘 질화물, 실리콘 질산화물, 실리콘 탄질산화물 등을 포함할 수 있다.
상기 배선 구조물(130)은 저저항을 가질 수 있고, 구리 확산에 따른 불량이 감소될 수 있다.
도 9 내지 도 14는 도 8에 도시된 예시적인 실시예에 따른 반도체 소자를 형성하는 방법을 나타내는 단면도들이다.
도 9를 참조하면, 기판(100) 상에 제1 층간 절연막(102), 제1 식각 저지막(104) 및 제2 층간 절연막(106)을 형성하고, 상기 제1 층간 절연막(102), 제1 식각 저지막(104) 및 제2 층간 절연막(106)을 일부 식각하여 비아홀(108)을 형성한다.
상기 제1 층간 절연막(102)은 예를 들어, 다공성을 갖는 저유전 물질로 형성할 수 있다. 다른 예로, 상기 제1 층간 절연막(102)은 다공성을 갖지 않는 실리콘 산화물로 형성할 수 있다.
상기 제1 식각 저지막(104)은 예를 들어, 실리콘 질화물, 실리콘 산 질화물, 실리콘 탄산질화물로 형성할 수 있다.
상기 제2 층간 절연막(106)은 다공성을 갖는 저유전 물질로 형성할 수 있다. 제1 및 제2 층간 절연막들(102, 104)에 포함된 상기 저유전 물질은 예를 들어 폴리메틸 실록산, HSQ 등을 들 수 있다.
상기 제1 및 제2 층간 절연막(102, 106)은 화학 기상 증착 공정, 원자층 적층 공정을 또는 스핀 코팅 공정을 통해 형성할 수 있다. 상기 제1 식각 저지막(104)은 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 형성할 수 있다.
상기 비아홀(108)은 상기 제2 층간 절연막(106) 상에 제1 식각 마스크 패턴(도시안됨)을 형성하고, 상기 제1 식각 마스크 패턴을 이용하여 상기 제2 층간 절연막(106), 제1 식각 저지막(104) 및 제1 층간 절연막(102)의 일부를 이방성 식각하여 형성할 수 있다.
도 10을 참조하면, 상기 제2 층간 절연막(106) 상에 제2 식각 마스크를 형성하고, 이를 이용하여 상기 제2 층간 절연막(106) 및 제1 식각 저지막(104)을 식각하여 트렌치(110)를 형성한다.
상기 트렌치(110)는 제1 방향으로 연장되는 형상을 가질 수 있다. 또한, 상기 트렌치(110)의 저면에는 상기 제1 층간 절연막(102)의 상부면이 노출되는 제1 부위 및 상기 비아홀(108)과 연통되는 제2 부위를 포함할 수 있다.
상기 이방성 식각 공정을 수행하는 중에, 상기 트렌치(110) 및 비아홀(108)에 노출된 제1 및 제2 층간 절연막들(102, 106)의 표면 부위는 반응성 이온 또는 고밀도의 플라즈마에 의하여 데미지가 발생되어 데미지 영역(112)이 형성될 수 있다. 즉, 상기 트렌치(110) 및 비아홀(108)의 내부 표면에 데미지 영역(112)이 형성될 수 있다.
도 11을 참조하면, 상기 트렌치(110) 및 비아홀(108)의 표면에 데미지 큐어링막(114)을 형성한다. 상기 데미지 큐어링막(114)은 상기 데미지 영역(112)의 Si-OH기를 Si-C결합 또는 Si-O 결합으로 치환함으로써 형성할 수 있다. 상기 데미지 큐어링막(114)이 형성됨으로써, 상기 트렌치(110) 및 비아홀(108)의 내부 표면에 형성된 상기 데미지 영역(112)이 제거될 수 있다.
일부 실시예에서, 상기 제2 층간 절연막(106) 상부면 및 상기 비아홀(108) 저면에도 상기 데미지 큐어링막이 형성될 수 있으며, 이 때, 상기 비아홀(108) 저면의 데미지 큐어링막을 선택적으로 제거하는 공정이 더 포함될 수 있다.
예시적인 실시예에서, 상기 데미지 큐어링막(114)은 SiCO계 물질일 수 있다. 상기 데미지 큐어링막(114)은 상기 제1 및 제2 층간 절연막(102, 106)보다 Si-C의 결합의 밀도가 더 높을 수 있다. 또한, 상기 데미지 큐어링막(114) 내에 공극율은 상기 제2 층간 절연막(106)보다 더 낮을 수 있다.
상기 데미지 큐어링막(114)은 상기 트렌치(110) 및 비아홀(108)의 내부 표면 상의 데미지 영역(112)에 유전율 회복 공정 및/또는 포어 실링 공정을 수행하여 형성할 수 있다. 상기 유전율 회복 공정 및 포어 실링 공정은 도 3을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 12를 참조하면, 상기 데미지 큐어링막(114)상에 상기 트렌치(110) 및 비아홀(108)의 표면을 따라 컨포멀하게 베리어막(116)을 형성한다.
상기 베리어막(116)은 예를 들어, 탄탈륨, 티타늄, 탄탈륨 질화물, 티타늄 질화물, 몰리브덴, 루테늄, 코발트 등과 같은 금속 및/또는 금속 질화물을 사용하여 형성할 수 있다. 상기 베리어막(116)은 1층 또는 2층 이상의 적층 구조로 형성할 수 있다. 예를 들면, 상기 베리어막 패턴(116a)은 탄탈륨/탄탈륨 질화물 적층구조, 탄탈륨/루테늄 적층 구조, 탄탈륨 질화물/루테늄 적층 구조 등을 포함할 수 있다.
상기 베리어막(116)을 형성하는 공정은 도 4를 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 13을 참조하면, 상기 베리어막(116) 상에 시드 구리막(도시안됨)을 형성한다. 이 후, 전해 도금 공정을 수행하여 비아홀(108) 및 트렌치(110)를 채우는 예비 구리막(118)을 형성한다.
상기 예비 구리막(118)을 형성하는 공정은 도 5를 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 14를 참조하면, 상기 예비 구리막(118)을 어닐링한 다음, 상기 제2 층간 절연막(106)의 상부면이 노출되도록 평탄화하여 비아홀(108) 및 트렌치(110) 내부에 베리어막 패턴(116a) 및 구리 구조물(124)을 형성한다. 일부 실시예에서, 상기 평탄화된 예비 구리막(118) 또는 구리 구조물(124)에 적어도 한번의 어닐링 공정이 수행될 수 있다,
다시, 도 8을 참조하면, 상기 구리 구조물(124), 베리어막 패턴(116a) 및 제2 층간 절연막(106)을 덮는 제2 식각 저지막(126)을 형성한다. 상기 제2 식각 저지막(126)은 예를 들어 실리콘 질화물, 실리콘 질산화물, 실리콘 탄질산화물 등을 포함하도록 형성할 수 있다.
전술한 공정들을 수행함으로써 배선 구조물을 포함하는 상기 반도체 장치가 완성된다.
도 15는 본 발명의 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
상기 반도체 소자는 구리 구조물의 형상을 제외하고는, 도 8을 참조로 설명한 반도체 소자와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 15를 참조하면, 상기 반도체 소자는 기판(100) 상에 형성되고 비아홀(108)을 포함하는 제1 층간 절연막(102), 상기 제1 층간 절연막(102) 상에 트렌치(110)를 포함하는 제2 층간 절연막(106), 상기 비아홀(108) 및 트렌치(110) 내부에 데미지 큐어링막(114) 및 배선 구조물(130a)을 포함한다. 이에 더하여, 제1 및 제2 식각 저지막(104, 126)을 더 포함할 수 있다.
상기 비아홀(108) 및 트렌치(110) 내부의 구리 구조물(124a)은 구리 패턴(120a) 및 구리-망간 캡핑 패턴(122a)을 포함할 수 있다.
상기 구리 패턴(120a)은 상기 비아홀(108)과 상기 트렌치(110) 내부를 채우는 형상을 가질 수 있다.
상기 구리-망간 캡핑 패턴(122a)은 상기 구리 패턴(120a)의 측벽 및 저면과 상기 베리어막 패턴(116a) 사이의 제1 부분과 상기 구리 패턴(120a)의 상부면을 덮는 제2 부분을 포함할 수 있다. 따라서, 상기 구리 망간 캡핑 패턴(122a)은 상기 구리 패턴(120)의 표면을 완전하게 감싸는 형상을 가질 수 있다. 상기 구리- 망간 캡핑 패턴(122a) 내에는 상기 구리 패턴(120)에 비해 높은 중량비의 망간이 포함될 수 있다.
상기 구리-망간 캡핑 패턴(122a)의 제1 부분은 상기 제2 부분보다 더 얇은 두께를 가질 수 있다. 또한, 상기 구리-망간 캡핑 패턴(122a)의 제1 부분은 상기 제2 부분보다 망간의 함량이 더 작을 수 있다. 상기 구리-망간 캡핑 패턴(122a)의 제2 부분은 10㎚보다 얇은 두께를 가질 수 있다. 상기 구리-망간 캡핑 패턴(122a)의 제2 부분은 예를 들어 0.1 내지 10㎚의 두께를 가질 수 있다. 상기 구리 망간 캡핑 패턴(122a)은 상기 제2 부분의 상부 가장자리 부위에서 가장 두꺼울 수 있다.
상기 베리어막 패턴(116a) 및 구리-망간 캡핑 패턴(122a)이 구비됨으로써, 구리의 확산이 방지될 수 있으며, 이에 따라 저항 증가 및 오염 발생 등을 감소시킬 수 있다.
도 15에 도시된 반도체 소자는 도 9내지 도 14를 참조로 설명한 것과실질적으로 동일하거나 유사한 공정을 통해 형성할 수 있다.
다만, 상기 예비 구리막을 어닐링하는 공정에서, 망간이 상기 베리어막 패턴이 형성된 방향으로 일부 마이그레이션되도록 공정 조건을 콘트롤하여, 상기 베리어막 패턴 상에 상대적으로 얇은 두께의 구리-망간 캡핑 패턴(122a)이 형성되도록 할 수 있다.
도 16은 본 발명의 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다. 도 16에는 예시적으로 핀펫을 포함하는 반도체 소자가 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 16을 참조하면, 상기 반도체 소자는 기판(200) 상에 구비되는 핀펫, 상기 핀펫과 전기적으로 연결되는 하부 배선 구조물(238)과, 상기 하부 배선 구조물들(238)과 전기적으로 연결되는 상부 배선 구조물(260)을 포함할 수 있다.
상기 핀펫은 게이트 구조물(230) 및 불순물 영역(218)을 포함할 수 있다.
구체적으로, 상기 기판(200)에는 상면이 소자 분리막(202)에 의해 커버된 필드 영역 및 상면이 소자 분리막(202)에 의해 노출된 액티브 영역이 정의될 수 있다. 상기 액티브 영역은 기판(200) 상부로 돌출된 형상을 가지고, 상기 돌출된 부위에서 상기 소자 분리막(202)에 의해 노출된 부위를 액티브 핀(active fin, 204)으로 부르기로 한다.
예시적인 실시예들에 있어서, 상기 액티브 핀(204)은 기판(200) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(200) 상면에 평행하고 상기 제1 방향과 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
상기 소자 분리막(202)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물(230)은 상기 제2 방향으로 연장되어 액티브 핀(204)을 감쌀 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물(230)은 액티브 핀(204) 및 소자 분리막(202) 상에 순차적으로 적층된 게이트 절연막 패턴(224), 게이트 전극(226) 및 하드 마스크(228)를 포함할 수 있다. 상기 게이트 절연막 패턴(224)은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있으며, 게이트 전극(226)은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속 혹은 이들의 금속 질화물을 포함할 수 있다. 상기 게이트 절연막 패턴(224) 아래의 기판 상에는 패드 산화막(도시안됨)이 더 포함될 수도 있다.
한편, 상기 게이트 스페이서(216)는 상기 게이트 구조물(230)의 측벽에 형성될 수 있으며, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 게이트 구조물(230) 양 측의 액티브 핀(204)에는 소스/드레인 영역으로 제공되는 불순물 영역(218)이 구비될 수 있다.
다른 예로, 상기 게이트 구조물(230) 양 측의 액티브 핀(204)에는 리세스부를 포함할 수 있고, 상기 리세스부 내부에 에피택시얼 패턴이 구비될 수 있다. 또한, 상기 에피택시얼 패턴 내에 상기 소스/드레인 영역으로 제공되는 불순물 영역(218)이 구비될 수도 있다.
상기 기판(200) 상에는 상기 핀펫의 게이트 구조물(230) 사이에 제1 층간 절연막(220)이 구비되고, 상기 제1 층간 절연막(220) 상에 상기 핀펫을 덮는 제2 층간 절연막(232)이 구비된다.
상기 제1 및 제2 층간 절연막(220, 232)을 관통하여, 상기 핀펫의 불순물 영역(218)과 전기적으로 연결되는 제1 콘택 플러그(234)가 구비될 수 있다. 또한, 상기 제1 콘택 플러그(234) 상에는 제1 도전 패턴(236)이 구비될 수 있다. 상기 제1 도전 패턴(236)은 패드 패턴 또는 도전 라인일 수 있다.
상기 제1 및 제2 층간 절연막(220, 232)은 다공성을 갖지 않는 실리콘 산화물을 포함할 수 있다. 상기 제1 콘택 플러그(234) 및 제1 도전 패턴(236)은 도핑된 폴리실리콘, 금속 또는 금속 실리사이드를 사용하여 형성할 수 있다.
상기 제1 콘택 플러그(234) 및 제1 도전 패턴(236)은 반도체 전공정(FEOL)에서 형성되는 하부 배선 구조물(238)일 수 있다.
상기 제1 및 제2 층간 절연막(220, 232) 상에는 도 8에 도시된 것과 실질적으로 동일한 구조를 갖는 배선 구조물이 구비될 수 있다.
즉, 비아홀을 포함하는 제3 층간 절연막(240), 상기 제3 층간 절연막(240) 상에 트렌치를 포함하는 제4 층간 절연막(244), 상기 비아홀 및 트렌치 내부에, 데미지 큐어링막(246) 및 상부 배선 구조물(260)이 구비될 수 있다. 또한, 상기 제3 및 제4 층간 절연막(240, 244) 사이에 제1 식각 저지막(242)이 구비되고, 상기 제4 층간 절연막(244) 상에는 상기 상부 배선 구조물(260)을 덮는 제2 식각 저지막(256)이 구비될 수 있다.
상기 상부 배선 구조물(260)에는 금속 또는 금속 질화물의 밀도가 높은 베리어막 패턴(248)과, 구리 패턴(250) 및 구리-망간 캡핑 패턴(252)을 포함하는 구리 구조물(254)이 포함된다. 상기 상부 배선 구조물(260)은, 구리 확산이 방지되어 불량이 감소될 수 있다.
도 17은 도 16에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17을 참조하면, 기판(200) 상부를 부분적으로 식각하여 트렌치를 형성하고, 상기 트렌치 하부를 채우는 소자 분리막(202)을 형성한다.
예시적인 실시예들에 있어서, 소자 분리막(202)은 상기 트렌치를 충분히 채우는 절연막을 기판(200) 상에 형성하고, 기판(200) 상면이 노출될 때까지 상기 절연막을 평탄화한 후, 기판(200)의 일부가 노출되도록 상기 절연막 상부를 제거함으로써 형성될 수 있다. 상기 절연막은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
상기 트렌치 및 소자 분리막(202)이 형성됨에 따라, 상기 소자 분리막(220)에 의해 노출된 기판(200)의 일부는 상기 기판의 액티브 영역으로 제공되는 액티브 핀(204)으로 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 액티브 핀(204)은 기판(200) 상면에 평행한 상기 제1 방향으로 연장될 수 있다.
상기 기판(200)상에 상기 제2 방향으로 연장되는 복수 개의 더미(dummy) 게이트 구조물들(214)을 형성한다. 상기 더미 게이트 구조물들(214)은 기판(200)의 액티브 핀(204) 및 소자 분리막(202) 상에 게이트 절연막, 더미 게이트 전극막 및 게이트 마스크막을 순차적으로 형성하고, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 상기 게이트 마스크막을 패터닝하여 게이트 마스크(212)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 게이트 절연막을 순차적으로 식각함으로써 형성될 수 있다. 이에 따라, 상기 각 더미 게이트 구조물들(214)은 기판(200)의 액티브 핀(204) 및 상기 소자 분리막(202)상에 순차적으로 적층된 게이트 절연막 패턴(208), 더미 게이트 전극(210) 및 게이트 마스크(212)를 포함하도록 형성될 수 있다.
상기 각 더미 게이트 구조물들(214)의 측벽 상에 게이트 스페이서(216)를 형성한다.
다음에, 도시하지는 않았지만, 상기 데미 게이트 구조물(214) 양 측의 액티브 핀(204)을 식각하여 리세스부를 형성하고, 상기 리세스부에 선택적 에피택시얼 성장 공정을 수행하여 상기 리세스부 내에 에피택시얼 패턴을 형성할 수 있다.
도 18을 참조하면, 상기 더미 게이트 구조물들(214) 양측의 액티브 핀(204)에 소스/드레인으로 제공되는 불순물 영역(218)을 형성한다.
예시적인 실시예에서, 상기 불순물 영역(218)은 상기 액티브 핀(204)에 불순물을 이온주입하여 형성할 수 있다. 다른 실시예로, 상기 액티브 핀(204)의 리세스부에 에피택시얼 성장 공정을 수행할 때 인시튜로 불순물을 도핑시켜 상기 에피택시얼 패턴에 상기 불순물 영역을 형성할 수 있다.
도 19를 참조하면, 상기 더미 게이트 구조물들(214), 게이트 스페이서들(216), 액티브 핀(204) 및 소자 분리막(202)을 덮는 제1 층간 절연막(220)을 충분한 높이로 형성한 후, 상기 더미 게이트 구조물들(214)의 게이트 마스크(228)가 노출될 때까지 제1 층간 절연막(220)을 평탄화한다. 예를들면, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다. 상기 제1 층간 절연막(220)은 다공성을 갖지 않는 실리콘 산화물을 포함할 수 있다.
이후, 상기 더미 게이트 구조물(214)을 제거하여 개구부를 형성할 수 있다. 상기 개구부를 채우는 게이트 절연막 패턴(224), 게이트 전극(226) 및 하드 마스크(228)를 형성한다.
구체적으로, 상기 개구부 표면을 따라 고유전 물질을 포함하는 게이트 절연막을 형성하고, 각 개구부의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 게이트 절연막 상에 형성한다. 상기 게이트 절연막은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 사용하여 형성할 수 있다.
이후, 제1 층간 절연막(220)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 게이트 절연막을 평탄화하고, 상기 게이트 전극막의 일부를 제거하여 리세스를 형성한다. 따라서, 상기 게이트 절연막 패턴(224) 및 게이트 전극(226)을 형성한다. 또한, 상기 게이트 전극(226) 상에 상기 개구부를 채우는 하드 마스크막을 형성하고 이를 평탄화함으로써, 상기 하드 마스크(228)를 형성한다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
따라서, 상기 액티브 핀 및 층간 절연막 상에 상기 제2 방향으로 연장되고, 게이트 절연막 패턴(224), 게이트 전극(226) 및 하드 마스크를 포함하는 게이트 구조물(230)을 형성할 수 있으며, 상기 게이트 구조물(230)과 상기 불순물 영역(208)은 핀펫으로 제공될 수 있다.
도 20을 참조하면, 상기 제1 층간 절연막(220) 상에 상기 핀펫을 커버하는 제2 층간 절연막(232)을 형성하고, 제1 및 제2 층간 절연막들(220, 232)을 관통하면서 상기 불순물 영역(208) 상면에 접촉하는 제1 콘택 플러그(234)를 형성한다. 또한, 상기 제2 층간 절연막(232) 상에 상기 콘택 플러그(234)와 접촉하는 제1 도전 패턴(236)을 형성한다. 상기 제2 층간 절연막(232)은 다공성을 갖지 않는 실리콘 산화물을 포함할 수 있다. 상기 제1 콘택 플러그(234) 및 제1 도전 패턴(236)은 도핑된 폴리실리콘, 금속 또는 금속 실리사이드를 사용하여 형성할 수 있다.
따라서, 상기 제1 콘택 플러그(234) 및 제1 도전 패턴(236)을 포함하는 하부 배선 구조물(230)을 형성할 수 있다.
도 21을 참조하면, 도 1 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 제조할 수 있다.
즉, 제2 층간 절연막(232) 상에 제3 층간 절연막(240), 제1 식각 저지막(242) 및 제4 층간 절연막(244)을 형성한다. 상기 제3 층간 절연막(240)에 비아홀을 형성하고, 상기 제1 식각 저지막(242) 및 제4 층간 절연막(244)에 상기 비아홀과 통하는 트렌치를 형성한다. 상기 비아홀 및 트렌치의 내부 표면 상에 데미지 큐어링막(246)을 형성하고, 상기 데미지 큐어링막(246) 상에 상부 배선 구조물(260)을 형성한다.
상기 상부 배선 구조물은 베리어막 패턴(248)과, 구리 패턴(250) 및 구리-망간 캡핑 패턴(252)을 포함하는 구리 구조물(254)을 형성한다.
또한, 상기 제4 층간 절연막(244) 상에 상기 상부 배선 구조물을 ??는 제2 식각 저지막(256)을 형성한다.
본 발명의 다른 실시예로써, 배선 구조물을 포함하고, 3차원 메모리 어레이를 갖는 반도체 소자가 제공될 수 있다. 상기 3차원 메모리 어레이는 실리콘 기판과 메모리 셀들의 동작에 참여하는 회로들의 위로 배치되는 액티브 영역을 갖는 메모리 셀들의 어레이들이 하나 또는 그 이상의 물리적 층(level)에 집적되어 형성될 수 있다. 상기 어레이의 각 층들의 막들은 상기 어레이의 아래의 각 층의 막들 상에 직접 배치될 수 있다.
일부 실시예로써,본 발명에 참조로 인용되는 다음의 특허 문헌들(미국 등록특허 7679133호, 8553466호, 8654587호 및 8559235호)는 3차원 메모리 셀들의 적절한 구성을 설명하고 있다. 예를 들면, 3차원 메모리 어레이는 수직으로 적어도 하나의 메모리 셀이 다른 메모리 셀 위에 위치하도록 배치될 수 있다. 상기 적어도 하나의 메모리 셀들은 메모리막을 포함할 수 있다.
상기 3차원 메모리 어레이를 갖는 반도체 소자에도 본 발명의 실시예들에 따른 배선 구조물이 구비될 수 있다.
상기 예시적인 실시예들에 따른 반도체 소자는 컴퓨팅 시스템과 같은 다양한 형태의 시스템들에 적용될 수 있다.
도 22는 예시적인 실시예들에 따른 시스템의 개략적인 구성을 나타내는 블록도이다.
도 22를 참조하면, 시스템(400)은 메모리(410), 메모리(410)의 동작을 제어하는 메모리 컨트롤러(420), 정보를 출력하는 표시부재(430), 정보를 입력받는 인터페이스(440) 및 이들을 제어하기 위한 메인 프로세서(450)를 포함한다. 메모리(410)), 메모리컨트롤러(420) 및/또는 메인 프로세서(450)는 본 발명의 실시예들에 따른 배선 구조물들을 포함할 수 있다. 메모리(410)는 메인 프로세서(450)에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 시스템(400)은 컴퓨터, 휴대용 컴퓨터, 랩톱 컴퓨터, 개인휴대단말기, 태블릿, 휴대폰, 디지털 음악 재생기 등에 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명은 배선 구조물을 포함하는 다양한 반도체 소자에 이용될 수 있다.
10, 100, 200 : 기판 12 : 층간 절연막
20, 114, 246 : 데미지 큐어링막 27a : 베리어막 구조물
30, 120, 120a, 250 : 구리 패턴
32, 32a, 122, 252 : 구리-망간 캡핑 패턴
34, 34a, 124, 254 : 구리 구조물 36, 36a : 배선 구조물
38, : 절연 캡핑막 102, 220 : 제1 층간 절연막
104 : 제1 식각 저지막 106, 232 : 제2 층간 절연막
116a, 248 : 베리어막 패턴 126, 256 : 제2 식각 저지막
202 : 소자 분리막 204 : 액티브 핀
230 : 게이트 구조물

Claims (10)

  1. 기판 상에 배치되고, 개구부가 구비되고 다공성을 갖는 저유전 절연 물질을 포함하는 층간 절연막;
    상기 개구부의 내측벽 상에 구비되는 데미지 큐어링막;
    상기 데미지 큐어링막 상에 구비되는 베리어막 패턴;
    상기 베리어막 패턴 상에 구비되고, 상기 개구부 내부를 채우는 구리 패턴 및 상기 구리 패턴 상부 표면을 덮는 구리-망간 캡핑 패턴을 포함하는 구리 구조물을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 층간 절연막은 Si-O 결합을 갖고, 그 구조의 일부의 산소가 메틸기(CH3)에 치환된 구조를 갖는 물질을 포함하는 반도체 소자.
  3. 제1항에 있어서, 상기 데미지 큐어링막은 상기 층간 절연막보다 낮은 공극율을 갖는 반도체 소자.
  4. 제1항에 있어서, 상기 데미지 큐어링막은 상기 층간 절연막보다 Si-C 결합 밀도가 높은 절연 물질을 포함하는 반도체 소자.
  5. 제1항에 있어서, 상기 개구부의 내측벽 상에 형성되는 상기 베리어막 패턴의 두께는 상기 개구부의 저면 상에 형성되는 상기 베리어막 패턴의 두께보다 더 얇은 반도체 소자.
  6. 제1항에 있어서, 상기 구리-망간 캡핑 패턴은 0.1㎚ 내지 10㎚의 두께를 갖는 반도체 소자.
  7. 제1항에 있어서, 상기 구리-망간 캡핑 패턴은 상기 구리 패턴 상부면 중심 부위 상에서 제1 두께를 갖고, 상기 구리 패턴 상부면 가장자리 부위에서 상기 제1 두께보다 두꺼운 제2 두께를 갖는 반도체 소자.
  8. 제1항에 있어서, 상기 구리-망간 캡핑 패턴은 상기 구리 패턴의 측벽을 덮는 것을 더 포함하는 반도체 소자.
  9. 제8항에 있어서, 상기 구리-망간 캡핑 패턴은 상기 구리 패턴의 측벽상에서 보다 상기 구리 패턴의 상부 표면 상에서 더 두꺼운 반도체 소자.
  10. 제1항에 있어서, 상기 구리 패턴 내에는 구리 및 0.005 내지 5중량 퍼센트의 망간이 포함되고, 상기 구리-망간 캡핑 패턴에는 상기 구리 패턴보다 높은 함량의 망간이 포함되는 반도체 소자.
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