KR20160111624A - Solar cell and method for manufacturing the same - Google Patents

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허미희
정일형
이기원
김기수
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Abstract

According to an embodiment of the present invention, a solar cell includes: a semiconductor substrate; a tunneling layer including a first part disposed on the semiconductor substrate and a second part partially disposed on the first part; and a semiconductor layer disposed on the tunneling layer. The semiconductor layer includes a concave unit disposed on the second part. The present invention increases efficiency.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME

본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로, 좀더 상세하게는, 후면 전극 구조를 가지는 태양 전지 및 이의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solar cell and a manufacturing method thereof, and more particularly, to a solar cell having a rear electrode structure and a manufacturing method thereof.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. With the recent depletion of existing energy sources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells are attracting attention as a next-generation battery that converts solar energy into electric energy.

이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 태양 전지의 효율을 최대화할 수 있는 태양 전지 및 이의 제조 방법이 요구된다.In such solar cells, various layers and electrodes can be fabricated by design. However, solar cell efficiency can be determined by the design of these various layers and electrodes. In order to commercialize a solar cell, it is required to overcome low efficiency, and a solar cell and a manufacturing method thereof that can maximize the efficiency of the solar cell are required.

본 발명은 효율을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.The present invention provides a solar cell capable of improving efficiency and a manufacturing method thereof.

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판 위에 위치하는 제1 부분 및 상기 제1 부분 위에서 부분적으로 위치하는 제2 부분을 포함하는 터널링층; 및 상기 터널링층 위에 위치하는 반도체층을 포함한다. 상기 반도체층은 상기 제2 부분 위에 위치하는 오목부를 구비한다. A solar cell according to an embodiment of the present invention includes: a semiconductor substrate; A tunneling layer comprising a first portion located on the semiconductor substrate and a second portion located partially on the first portion; And a semiconductor layer overlying the tunneling layer. The semiconductor layer has a concave portion located on the second portion.

본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판 위에 제1 부분 및 상기 제1 부분 위에서 부분적으로 위치하는 제2 부분을 포함하는 터널링층을 형성하는 단계; 상기 터널링층 위에 위치하는 반도체층을 형성하는 단계; 및 상기 제2 부분 위에 위치하는 상기 반도체층을 부분적으로 식각하여 상기 제2 부분에 대응하는 상기 반도체층에 오목부를 형성하는 단계를 포함한다. 상기 오목부를 형성하는 단계에서는 상기 제2 부분과 상기 반도체층에 대하여 선택적인 식각비를 가지는 식각 용액을 사용한다. A method of manufacturing a solar cell according to an embodiment of the present invention includes: forming a tunneling layer on a semiconductor substrate, the tunneling layer including a first portion and a second portion that is partially located on the first portion; Forming a semiconductor layer overlying the tunneling layer; And partially etching the semiconductor layer located over the second portion to form a recess in the semiconductor layer corresponding to the second portion. In the step of forming the concave portion, an etching solution having a selective etching ratio with respect to the second portion and the semiconductor layer is used.

본 실시예에 따른 태양 전지 및 이의 제조 방법에서는, 오목부에 의하여 제1 도전형 영역과 제2 도전형 영역을 분리 및 이격하여 제1 도전형 영역과 제2 도전형 영역 사이에서 흐르는 누설 전류를 최소화할 수 있다. 이에 의하여 태양 전지의 충밀도를 향상하여 태양 전지의 효율을 향상할 수 있다. In the solar cell and the manufacturing method thereof according to the present embodiment, the leakage current flowing between the first conductivity type region and the second conductivity type region is separated and separated by the recesses from the first conductivity type region and the second conductivity type region Can be minimized. Thus, the efficiency of the solar cell can be improved by improving the filling density of the solar cell.

이때, 터널링층에 부분적으로 구비되는 제2 부분에 의하여 오목부 형성 시에 터널링층 및 반도체 기판)이 식각되는 것을 방지하여 터널링층 및 반도체 기판의 손상을 방지할 수 있다. 이에 의하여 간단한 방법에 의하여 우수한 효율을 가지는 태양 전지를 제조할 수 있다. At this time, it is possible to prevent the tunneling layer and the semiconductor substrate from being etched when the recesses are formed by the second portion partially provided in the tunneling layer, thereby preventing the tunneling layer and the semiconductor substrate from being damaged. Thus, a solar cell having excellent efficiency can be manufactured by a simple method.

도 1는 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 3a 내지 도 3m은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4a 및 도 4b은 본 발명의 변형예에 따른 태양 전지의 제조 방법의 일부 공정을 도시한 단면도들이다.
도 5a 및 도 5b은 본 발명의 다른 변형예에 따른 태양 전지의 제조 방법의 일부 공정을 도시한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 부분 단면도이다.
도 8은 도 7의 변형예에 따른 태양 전지를 도시한 부분 단면도이다.
도 9는 도 7에 도시한 실시예에 따른 태양 전지의 제조 방법에서 오목부를 형성하기 전의 반도체층을 포함하는 상태의 단면도이다.1 is a cross-sectional view of a solar cell according to an embodiment of the present invention.
2 is a partial rear plan view of the solar cell shown in Fig.
3A to 3M are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
4A and 4B are cross-sectional views illustrating some steps of a method of manufacturing a solar cell according to a modification of the present invention.
5A and 5B are cross-sectional views illustrating some steps of a method of manufacturing a solar cell according to another modification of the present invention.
6 is a cross-sectional view illustrating a solar cell according to another embodiment of the present invention.
7 is a partial cross-sectional view illustrating a solar cell according to another embodiment of the present invention.
8 is a partial cross-sectional view of a solar cell according to a modification of FIG.
9 is a cross-sectional view of a state including a semiconductor layer before forming a recess in the method of manufacturing a solar cell according to the embodiment shown in Fig.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it is needless to say that the present invention is not limited to these embodiments and can be modified into various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, the same reference numerals are used for the same or similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to make the description more clear, and the thickness, width, etc. of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. Wherever certain parts of the specification are referred to as "comprising ", the description does not exclude other parts and may include other parts, unless specifically stated otherwise. Also, when a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it also includes the case where another portion is located in the middle as well as the other portion. When a portion of a layer, film, region, plate, or the like is referred to as being "directly on" another portion, it means that no other portion is located in the middle.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지를 상세하게 설명한다. Hereinafter, a solar cell according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1는 본 발명의 실시예에 따른 태양 전지의 단면도이고, 도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다. FIG. 1 is a cross-sectional view of a solar cell according to an embodiment of the present invention, and FIG. 2 is a partial rear plan view of the solar cell shown in FIG.

도 1 및 도 2을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(110)을 포함하는 반도체 기판(10)과, 반도체 기판(10)의 일면 위에 형성되는 터널링층(20)과, 터널링층(20) 위에 위치하는 반도체층(30)을 포함한다. 여기서, 터널링층(20)은, 반도체 기판 위에 위치하는 제1 부분(201)과, 제1 부분(201) 위에서 부분적으로 위치하는 제2 부분(202)을 포함한다. 그리고 반도체층(30)은 제2 부분(202) 위에 위치하는 오목부(36)를 구비한다. 오목부(36)는 반도체층(30)을 구성하는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치할 수 있다. 그리고 태양 전지(100)는 패시베이션막(24), 반사 방지막(26), 절연층(40) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.1 and 2, a solar cell 100 according to the present embodiment includes a semiconductor substrate 10 including a base region 110, a tunneling layer 20 formed on one surface of the semiconductor substrate 10, And a semiconductor layer 30 overlying the tunneling layer 20. [ Here, the tunneling layer 20 includes a first portion 201 located on a semiconductor substrate and a second portion 202 partially located on the first portion 201. And the semiconductor layer 30 has a recess 36 located above the second portion 202. [ The recess 36 may be located between the first conductive type region 32 and the second conductive type region 34 constituting the semiconductor layer 30. [ The solar cell 100 may further include a passivation film 24, an antireflection film 26, an insulating layer 40, and the like. This will be explained in more detail.

반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 베이스 영역(110)이 단결정 실리콘으로 구성되면, 태양 전지(100)가 단결정 실리콘 태양 전지를 구성하게 된다. 이와 같이 단결정 반도체를 가지는 태양 전지(100)는 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 하므로 전기적 특성이 우수하다.The semiconductor substrate 10 may include a base region 110 having a second conductivity type including a second conductivity type dopant at a relatively low doping concentration. The base region 110 may be formed of a crystalline semiconductor including a second conductive dopant. In one example, the base region 110 may be composed of a single crystal or a polycrystalline semiconductor (e.g., single crystal or polycrystalline silicon) including a second conductive type dopant. In particular, the base region 110 may be comprised of a single crystal semiconductor (e.g., a single crystal semiconductor wafer, more specifically a semiconductor silicon wafer) comprising a second conductive dopant. Thus, when the base region 110 is made of monocrystalline silicon, the solar cell 100 constitutes a single crystal silicon solar cell. Since the solar cell 100 having a single crystal semiconductor has high crystallinity and is based on the base region 110 or the semiconductor substrate 10 having few defects, the electrical characteristics are excellent.

제2 도전형은 p형 또는 n형일 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 터널링층(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. The second conductivity type may be p-type or n-type. For example, if the base region 110 has an n-type, a p-type (e.g., p-type) layer which forms a junction with the base region 110 by photoelectric conversion The first conductivity type region 32 can be formed wide to increase the photoelectric conversion area. In this case, the first conductivity type region 32 having a large area can effectively collect holes having a relatively low moving speed, thereby contributing to the improvement of photoelectric conversion efficiency. However, the present invention is not limited thereto.

그리고 반도체 기판(10)은 전면 쪽에 위치하는 전면 전계 영역(130)을 포함할 수 있다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지면서 베이스 영역(110)보다 높은 도핑 농도를 가질 수 있다.The semiconductor substrate 10 may include a front electric field area 130 located on the front side. The front field region 130 may have a doping concentration higher than that of the base region 110 while having the same conductivity type as that of the base region 110. [

본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 제2 도전형 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(10)의 일부를 구성하게 된다. 일 예로, 전면 전계 영역(130)은 제2 도전형을 가지는 단결정 반도체 기판(일 예로, 단결정 실리콘 웨이퍼 기판)의 일부분을 구성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 또는, 전면 전계 영역(130)이 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 전계 영역으로 구성될 수도 있다. 예를 들어, 베이스 영역(110)이 n형인 경우에는 패시베이션막(24)이 고정 음전하를 가지는 산화물(예를 들어, 알루미늄 산화물)로 구성되어 베이스 영역(110)의 표면에 반전 영역(inversion layer)를 형성하여 이를 전계 영역으로 이용할 수 있다. 이 경우에는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(110)만으로 구성되어, 반도체 기판(10)의 결함을 최소화할 수 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.In this embodiment, the front electric field region 130 is formed in the semiconductor substrate 10 as a doped region formed by doping the second conductive type dopant with a relatively high doping concentration. Accordingly, the front electric field area 130 includes a crystalline (single crystal or polycrystalline) semiconductor having a second conductivity type to constitute a part of the semiconductor substrate 10. For example, the front electric field area 130 can form a part of a single crystal semiconductor substrate having a second conductivity type (for example, a single crystal silicon wafer substrate). However, the present invention is not limited thereto. Therefore, it is also possible to form the front electric field area 130 by doping a second conductive type dopant to a semiconductor layer other than the semiconductor substrate 10 (for example, an amorphous semiconductor layer, a microcrystalline semiconductor layer, or a polycrystalline semiconductor layer) have. Or the front electric field area 130 is similar to that doped by the fixed electric charge of the layer (for example, the passivation film 24 and / or the antireflection film 26) formed adjacent to the semiconductor substrate 10 Or an electric field area. For example, when the base region 110 is n-type, the passivation film 24 may be formed of an oxide (for example, aluminum oxide) having a fixed negative charge to form an inversion layer on the surface of the base region 110. [ So that it can be used as an electric field area. In this case, the semiconductor substrate 10 does not have a separate doping region but consists only of the base region 110, thereby minimizing defects in the semiconductor substrate 10. [ The front electric field area 130 having various structures can be formed by various other methods.

본 실시예에서 반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(110)과 제1 도전형 영역(32)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.In the present embodiment, the front surface of the semiconductor substrate 10 may be textured to have irregularities such as pyramids. If the surface roughness of the semiconductor substrate 10 is increased by forming concavities and convexities on the front surface of the semiconductor substrate 10 by such texturing, the reflectance of light incident through the front surface of the semiconductor substrate 10 can be reduced. Accordingly, the amount of light reaching the pn junction formed by the base region 110 and the first conductivity type region 32 can be increased, and the light loss can be minimized.

그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.The rear surface of the semiconductor substrate 10 may be made of a relatively smooth and flat surface having a surface roughness lower than that of the front surface by mirror polishing or the like. When the first and second conductivity type regions 32 and 34 are formed together on the rear side of the semiconductor substrate 10 as in the present embodiment, the characteristics of the solar cell 100 This can vary greatly. As a result, unevenness due to texturing is not formed on the rear surface of the semiconductor substrate 10, so that passivation characteristics can be improved and the characteristics of the solar cell 100 can be improved. However, the present invention is not limited thereto, and it is also possible to form concavities and convexities by texturing on the rear surface of the semiconductor substrate 10 according to circumstances. Various other variations are possible.

반도체 기판(10)의 후면 위에는 터널링층(20)이 형성될 수 있다. 일 예로, 터널링층(20)은 반도체 기판(10)의 후면에 접촉하여 형성되어 구조를 단순화하고 터널링 효과를 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. A tunneling layer 20 may be formed on the rear surface of the semiconductor substrate 10. For example, the tunneling layer 20 may be formed in contact with the rear surface of the semiconductor substrate 10 to simplify the structure and improve the tunneling effect. However, the present invention is not limited thereto.

터널링층(20)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 터널링층(20)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 터널링층(20)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(20)을 통과할 수 있다. 또한, 터널링층(20)은 도전형 영역(32, 34)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 터널링층(20)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 특히, 터널링층(20)은 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다. The tunneling layer 20 acts as a kind of barrier to electrons and holes to prevent the minority carriers from passing therethrough and to prevent the majority carriers from being accumulated in the portion adjacent to the tunneling layer 20, so that only the majority carriers can pass through the tunneling layer 20. At this time, a plurality of carriers having energy above a certain level can easily pass through the tunneling layer 20 by the tunneling effect. The tunneling layer 20 may also serve as a diffusion barrier to prevent the dopants of the conductive regions 32 and 34 from diffusing into the semiconductor substrate 10. [ The tunneling layer 20 may include various materials through which a plurality of carriers can be tunneled. For example, the tunneling layer 20 may include an oxide, a nitride, a semiconductor, a conductive polymer, and the like. For example, the tunneling layer 20 may comprise silicon oxide, silicon nitride, silicon oxynitride, intrinsic amorphous silicon, intrinsic polycrystalline silicon, and the like. In particular, the tunneling layer 20 may be comprised of a silicon oxide layer comprising silicon oxide. This is because the silicon oxide layer is a film which has excellent passivation characteristics and is susceptible to tunneling of the carrier.

본 실시예에서 터널링층(20)은, 반도체 기판(10)의 후면 위에서 전체적으로 형성되는 제1 부분(201)과, 제1 부분(201) 위에서 부분적으로 형성되는 제2 부분(202)을 포함할 수 있다. 터널링층(20)에 대해서는 도전형 영역(32, 34)을 포함하는 반도체층(30)을 설명한 후에 좀더 상세하게 설명한다. The tunneling layer 20 in this embodiment includes a first portion 201 that is formed entirely on the rear surface of the semiconductor substrate 10 and a second portion 202 that is partially formed on the first portion 201 . For the tunneling layer 20, the semiconductor layer 30 including the conductive regions 32 and 34 will be described in more detail.

터널링층(20) 위에는 도전형 영역(32, 34)을 포함하는 반도체층(30)이 위치할 수 있다. 일 예로, 반도체층(30)은 터널링층(20)에 접촉하여 형성되어 구조를 단순화하고 터널링 효과를 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것으 아니다. On the tunneling layer 20, a semiconductor layer 30 including conductive regions 32 and 34 may be located. For example, the semiconductor layer 30 may be formed in contact with the tunneling layer 20 to simplify the structure and maximize the tunneling effect. However, the present invention is not limited thereto.

본 실시예에서 반도체층(30)은, 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 터널링층(20) 위에서 동일 평면 상에 위치할 수 있다. 즉, 제1 및 제2 도전형 영역(32, 34)과 터널링층(20) 사이에 서로 동일하게 다른 층이 위치하지 않거나, 제1 및 제2 도전형 영역(32, 34)과 터널링층(20) 사이에 다른 층이 위치할 경우에는 다른 층은 동일한 적층 구조를 가질 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들과 동일 평면 상에 오목부(36)가 위치할 수 있다.In this embodiment, the semiconductor layer 30 includes a first conductivity type region 32 having a first conductivity type dopant and exhibiting a first conductivity type, a second conductivity type region 32 having a second conductivity type dopant and exhibiting a second conductivity type, Type region 34. [0040] The first conductive type region 32 and the second conductive type region 34 may be coplanar on the tunneling layer 20. That is, no other layer is located between the first and second conductivity type regions 32 and 34 and the tunneling layer 20, or the first and second conductivity type regions 32 and 34 and the tunneling layer 20 20, the other layers may have the same lamination structure. And the concave portion 36 may be positioned between the first conductivity type region 32 and the second conductivity type region 34 on the same plane.

제1 도전형 영역(32)은 베이스 영역(110)과 터널링층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. The first conductive type region 32 forms a pn junction (or a pn tunnel junction) between the base region 110 and the tunneling layer 20 to form an emitter region for generating carriers by photoelectric conversion.

이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(32)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(32)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(32)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다. At this time, the first conductive type region 32 may include a semiconductor (for example, silicon) including a first conductive type dopant opposite to the base region 110. The first conductive type region 32 is formed separately from the semiconductor substrate 10 on the semiconductor substrate 10 (more specifically, on the tunneling layer 20) and the first conductive type dopant is doped As shown in Fig. Accordingly, the first conductive type region 32 may be formed of a semiconductor layer having a crystal structure different from that of the semiconductor substrate 10 so that the first conductive type region 32 can be easily formed on the semiconductor substrate 10. For example, the first conductivity type region 32 may be an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor (e.g., amorphous silicon, microcrystalline silicon, or polycrystalline silicon) that can be easily fabricated by various methods, And the first conductive type dopant. The first conductive dopant may be included in the semiconductor layer in the step of forming the semiconductor layer or may be included in the semiconductor layer by various doping methods such as a heat diffusion method and an ion implantation method after forming the semiconductor layer.

이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 도전형을 나타낼 수 있는 제1 도전형 도펀트를 포함할 수 있다. 즉, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 일 예로, 제1 도전형 도펀트는 p형을 가질 수 있다. At this time, the first conductive type region 32 may include a first conductive type dopant that can exhibit a conductive type opposite to the base region 110. That is, when the first conductivity type dopant is a p-type, a Group 3 element such as boron (B), aluminum (Al), gallium (Ga), or indium (In) may be used. When the first conductivity type dopant is n-type, a Group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) may be used. In one example, the first conductivity type dopant may have a p-type.

제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다. The second conductivity type region 34 forms a back surface field to prevent carriers from being lost by recombination on the surface of the semiconductor substrate 10 (more precisely, the back surface of the semiconductor substrate 10) Thereby constituting a rear electric field area.

이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(34)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제2 도전형 영역(34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다. At this time, the second conductive type region 34 may include a semiconductor (e.g., silicon) including the same second conductive type dopant as the base region 110. In this embodiment, the second conductivity type region 34 is formed separately from the semiconductor substrate 10 on the semiconductor substrate 10 (more specifically on the tunneling layer 20) and the second conductivity type dopant is doped As shown in Fig. Accordingly, the second conductive type region 34 may be formed of a semiconductor layer having a crystal structure different from that of the semiconductor substrate 10 so that the second conductive type region 34 can be easily formed on the semiconductor substrate 10. For example, the second conductivity type region 34 may be an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor (e.g., amorphous silicon, microcrystalline silicon, or polycrystalline silicon) that can be easily fabricated by various methods, And the second conductive type dopant. The second conductive dopant may be included in the semiconductor layer in the step of forming the semiconductor layer or may be included in the semiconductor layer by various doping methods such as a thermal diffusion method and an ion implantation method after forming the semiconductor layer.

이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 도전형을 나타낼 수 있는 제2 도전형 도펀트를 포함할 수 있다. 즉, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 일 예로, 제2 도전형 도펀트가 n형일 수 있다. At this time, the second conductive type region 34 may include a second conductive type dopant that can exhibit the same conductivity type as the base region 110. That is, when the second conductivity type dopant is n-type, a Group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) can be used. When the second conductivity type dopant is p-type, a group III element such as boron (B), aluminum (Al), gallium (Ga), or indium (In) may be used. As an example, the second conductivity type dopant may be n-type.

그리고 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이격 공간부로 구성되는 오목부(36)가 위치한다. 좀더 구체적으로, 이격 공간부로 구성된 오목부(36)는 반도체층(30)에서 일부 부분이 제거되어 반도체층(30)이 위치하지 않는 일부 영역일 수 있다. 이에 의하여 이격 공간부로 구성되는 오목부(36)를 사이에 두고 제1 도전형 영역(32)과 제2 도전형 영역(34)가 이격되어 위치한다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 분리 또는 이격하는 이격 공간부로 구성되는 오목부(36)를 위치시켜 불필요한 션트를 방지할 수 있다. In this embodiment, the recess 36 is formed between the first conductivity type region 32 and the second conductivity type region 34 and is formed as a spacing space portion. More specifically, the concave portion 36 composed of the spacing space portion may be a portion of the semiconductor layer 30 where some portion is removed so that the semiconductor layer 30 is not located. Thus, the first conductive type region 32 and the second conductive type region 34 are spaced apart from each other with the concave portion 36 formed as the spacing space therebetween. When the first conductive type region 32 and the second conductive type region 34 are in contact with each other, a shunt may be generated to deteriorate the performance of the solar cell 100. Accordingly, in the present embodiment, unnecessary shunts can be prevented by positioning the concave portion 36 constituted by the spaced space portions separating or separating the first conductive type region 32 and the second conductive type region 34 from each other .

본 실시예에서는 오목부(36)가 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이를 전체적으로 이격하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 오목부(36)가 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계 부분의 일부만을 이격시키도록 형성될 수도 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 다른 일부는 서로 접촉하거나 배리어 영역(도 7 또는 도 8의 참조부호 38)에 의하여 이격될 수 있다. 그 외의 다양한 변형이 가능하다. In this embodiment, the recess 36 is entirely separated between the first conductivity type region 32 and the second conductivity type region 34. [ However, the present invention is not limited thereto. Therefore, the recesses 36 may be formed so as to separate only a part of the boundary portions of the first conductive type region 32 and the second conductive type region 34. According to this, other portions of the boundaries of the first conductivity type region 32 and the second conductivity type region 34 may be in contact with each other or may be separated by a barrier region (reference numeral 38 in FIG. 7 or 8). Various other variations are possible.

여기서, 베이스 영역(110)과 동일한 도전형을 가지는 제2 도전형 영역(34)의 면적보다 베이스 영역(110)과 다른 도전형을 가지는 제1 도전형 영역(32)의 면적을 넓게 형성할 수 있다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 사이에서 터널링층(20)을 통하여 형성되는 pn 접합을 좀더 넓게 형성할 수 있다. 이때, 베이스 영역(110) 및 제2 도전형 영역(34)이 n형의 도전형을 가지고 제1 도전형 영역(32)이 p형의 도전형을 가질 경우에, 넓게 형성된 제1 도전형 영역(32)에 의하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 오목부(36)의 평면 구조는 추후에 도 2을 참조하여 좀더 상세하게 설명한다.Here, the area of the first conductivity type region 32 having a conductivity type different from that of the base region 110 can be wider than the area of the second conductivity type region 34 having the same conductivity type as that of the base region 110 have. Accordingly, the pn junction formed through the tunneling layer 20 between the base region 110 and the first conductive type region 32 can be made wider. At this time, when the base region 110 and the second conductivity type region 34 have the n-type conductivity and the first conductivity type region 32 has the p-type conductivity, the first conductivity type region It is possible to effectively collect holes having a relatively slow moving speed by the electron beam 32. [ The planar structure of the first conductive type region 32, the second conductive type region 34, and the concave portion 36 will be described later in more detail with reference to FIG.

제1 및 제2 도전형 영역(32, 34) 위에 절연층(40)이 형성될 수 있다. 일 예로, 절연층(40)은 제1 및 제2 도전형 영역(32, 34)의 상면(도면의 하면) 및 측면을 덮으면서 형성되고 오목부(36)의 내부에도 형성될 수 있다. 좀더 구체적으로는, 절연층(40)이 제1 및 제2 도전형 영역(32, 34)의 상면, 제1 및 제2 도전형 영역(32, 34) 또는 오목부(36)의 측면, 그리고 제1 및 제2 도전형 영역(32, 34) 사이에 위치한 오목부(36)에 대응하는 부분에서 제2 부분(202) 위(일 예로, 함몰부(204) 위)에 형성(일 예로, 접촉)될 수 있다. 이에 의하여 제1 및 제2 도전형 영역(32, 34)의 패시베이션 특성을 향상하고 제1 및 제2 도전형 영역(32, 34) 사이에서의 션트를 좀더 효과적으로 방지할 수 있다.An insulating layer 40 may be formed over the first and second conductivity type regions 32 and 34. For example, the insulating layer 40 may be formed while covering the upper surface (bottom surface) and side surfaces of the first and second conductive type regions 32 and 34 and also inside the recessed portion 36. More specifically, the insulating layer 40 is formed on the upper surface of the first and second conductive type regions 32 and 34, the side surfaces of the first and second conductive type regions 32 and 34 or the concave portion 36, (E.g., on the depression 204) at a portion corresponding to the recess 36 located between the first and second conductive regions 32 and 34 (e.g., over the second portion 202) Contact). Thus, the passivation characteristics of the first and second conductivity type regions 32 and 34 can be improved and the shunt between the first and second conductivity type regions 32 and 34 can be prevented more effectively.

반도체층(30) 위에서 전극(42, 44) 위치하지 않는 부분에 절연층(40)이 위치할 수 있다. 절연층(40)은 터널링층(20)(좀더 정확하게는, 터널링층(20)의 제1 부분(201) 및 제2 부분(202))보다 두꺼운 두께를 가질 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연층(40)의 두께가 제1 부분(201)보다 크고 제2 부분(202)보다 작을 수도 있다. 그 외의 다양한 변형이 가능하다. The insulating layer 40 may be located on the semiconductor layer 30 at a portion not located at the electrodes 42 and 44. [ The insulating layer 40 may have a greater thickness than the tunneling layer 20 (more precisely, the first portion 201 and the second portion 202 of the tunneling layer 20). As a result, the insulating characteristics and the passivation characteristics can be improved. However, the present invention is not limited thereto, and the thickness of the insulating layer 40 may be larger than the first portion 201 and smaller than the second portion 202. Various other variations are possible.

절연층(40)은 다양한 절연 물질(예를 들어, 산화물, 질화물 등)로 이루어질 수 있다. 일례로, 절연층(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 실리콘 탄화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연층(40)이 다양한 물질을 포함할 수 있음은 물론이다.The insulating layer 40 may be made of various insulating materials (e.g., oxides, nitrides, etc.). For example, the insulating layer 40 may be formed of any one selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, a silicon carbide film, Al 2 O 3 , MgF 2 , ZnS, TiO 2, and CeO 2 A single film or a multilayer film structure in which two or more films are combined. However, the present invention is not limited thereto, and it goes without saying that the insulating layer 40 may include various materials.

일 예로, 본 실시예에서 패시베이션막(24), 반사 방지막(26) 및/또는 절연층(40)은 우수한 절연 특성, 패시베이션 특성 등을 가질 수 있도록 도펀트 등을 구비하지 않을 수 있다.For example, in this embodiment, the passivation film 24, the antireflection film 26, and / or the insulating layer 40 may not include a dopant or the like so as to have excellent insulating properties, passivation properties, and the like.

반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 전기적 및 물리적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적 및 물리적으로 연결되는 제2 전극(44)을 포함한다. Electrodes 42 and 44 located on the rear surface of the semiconductor substrate 10 include a first electrode 42 electrically and physically connected to the first conductivity type region 32 and a second electrode 42 electrically connected to the second conductivity type region 34 And a second electrode 44 electrically and physically connected.

이때, 제1 전극(42)은 절연층(40)의 제1 개구부(402)를 관통하여 제1 도전형 영역(32)에 연결되고, 제2 전극(44)은 절연층(40)의 제2 개구부(404)를 관통하여 제2 도전형 영역(34)에 연결된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.The first electrode 42 is connected to the first conductive type region 32 through the first opening portion 402 of the insulating layer 40 and the second electrode 44 is connected to the first conductive type region 32 of the insulating layer 40. In this case, 2 opening 404 and is connected to the second conductivity type region 34. The first and second electrodes 42 and 44 may include various metal materials. The first and second electrodes 42 and 44 are connected to the first conductive type region 32 and the second conductive type region 34 without being electrically connected to each other, And can have a variety of planar shapes. That is, the present invention is not limited to the planar shapes of the first and second electrodes 42 and 44.

이하에서는 도 1 및 도 2를 참조하여, 제1 도전형 영역(32) 및 제2 도전형 영역(34), 배리어 영역(38), 그리고 제1 및 제2 전극(42, 44)의 평면 형상의 일 예를 상세하게 설명한다. 1 and 2, the first conductive type region 32 and the second conductive type region 34, the barrier region 38, and the planar shape of the first and second electrodes 42 and 44 Will be described in detail.

도 1 및 도 2을 참조하면, 본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 오목부(36)가 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 1 and 2, in the present embodiment, the first conductive type region 32 and the second conductive type region 34 are formed to be long in a stripe shape, and alternate with each other in the direction crossing the longitudinal direction Respectively. A recess 36 may be located between the first conductivity type region 32 and the second conductivity type region 34 to isolate them. Although not shown, a plurality of first conductive regions 32 spaced apart from each other may be connected to each other at one edge, and a plurality of second conductive regions 34 separated from each other may be connected to each other at the other edge. However, the present invention is not limited thereto.

이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다. At this time, the area of the first conductivity type region 32 may be larger than the area of the second conductivity type region 34. In one example, the areas of the first conductivity type region 32 and the second conductivity type region 34 can be adjusted by varying their widths. That is, the width W1 of the first conductivity type region 32 may be greater than the width W2 of the second conductivity type region 34. [

그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 제1 및 제2 개구부(도 1의 참조부호 402, 404, 이하 동일) 각각이 제1 및 제2 전극(42, 44)에 대응하여 제1 및 제2 전극(42, 44)의 전체 길이에 형성될 수도 있다. 이에 의하면 제1 및 제2 전극(42, 44)과 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 접촉 면적을 최대화하여 캐리어 수집 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 개구부(402, 404)가 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결하도록 형성되는 것도 가능함은 물론이다. 예를 들어, 제1 및 제2 개구부(402, 404)가 복수 개의 컨택홀로 구성될 수 있다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.The first electrode 42 may be formed in a stripe shape corresponding to the first conductivity type region 32 and the second electrode 44 may be formed in a stripe shape corresponding to the second conductivity type region 34 . The first and second openings (402 and 404 in FIG. 1, respectively, the same reference numerals) are formed on the entire length of the first and second electrodes 42 and 44 corresponding to the first and second electrodes 42 and 44, . The contact area between the first and second electrodes 42 and 44 and the first conductivity type region 32 and the second conductivity type region 34 can be maximized to improve the carrier collection efficiency. However, the present invention is not limited thereto. The first and second openings 402 and 404 are formed so as to connect only a part of the first and second electrodes 42 and 44 to the first conductivity type region 32 and the second conductivity type region 34 Of course it is possible. For example, the first and second openings 402 and 404 may be formed of a plurality of contact holes. Although not shown in the figure, the first electrodes 42 may be connected to each other at one edge, and the second electrodes 44 may be connected to each other at the other edge. However, the present invention is not limited thereto.

다시 도 1를 참조하면, 반도체 기판(10)의 전면 위(좀더 정확하게는, 반도체 기판(10)의 전면에 형성된 전면 전계 영역(130) 위)에 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 실시예에 따라, 반도체 기판(10) 위에 패시베이션막(24)만 형성될 수도 있고, 반도체 기판(10) 위에 반사 방지막(26)만 형성될 수도 있고, 또는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 위치할 수도 있다. 도면에서는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 형성되어, 반도체 기판(10)이 패시베이션막(24)과 접촉 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)이 반사 방지막(26)에 접촉 형성되는 것도 가능하며, 그 외의 다양한 변형이 가능하다.Referring again to FIG. 1, a passivation film 24 and / or an antireflection film 26 (not shown) are formed on the front surface of the semiconductor substrate 10 (more precisely, on the front electric field area 130 formed on the front surface of the semiconductor substrate 10) ) Can be located. Only the passivation film 24 may be formed on the semiconductor substrate 10 or only the antireflection film 26 may be formed on the semiconductor substrate 10 or the passivation film 24 And the antireflection film 26 may be disposed one after the other. In the figure, a passivation film 24 and an antireflection film 26 are sequentially formed on a semiconductor substrate 10, and the semiconductor substrate 10 is contacted with the passivation film 24. However, the present invention is not limited thereto, and the semiconductor substrate 10 may be formed in contact with the anti-reflection film 26, and various other modifications are possible.

패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다. The passivation film 24 and the antireflection film 26 may be formed entirely on the front surface of the semiconductor substrate 10 substantially. Here, the term " formed as a whole " includes not only completely formed physically but also includes cases where there are inevitably some exclusion parts.

패시베이션막(24)은 반도체 기판(10)의 전면에 접촉하여 형성되어 반도체 기판(10)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(24) 및 반사 방지막(26)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.The passivation film 24 is formed in contact with the front surface of the semiconductor substrate 10 to passivate the defects existing in the front surface or the bulk of the semiconductor substrate 10. [ Thus, the recombination site of the minority carriers can be removed to increase the open-circuit voltage of the solar cell 100. The antireflection film 26 reduces the reflectance of light incident on the front surface of the semiconductor substrate 10. The amount of light reaching the pn junction formed at the interface between the base region 110 and the first conductive type region 32 can be increased. Accordingly, the short circuit current Isc of the solar cell 100 can be increased. In this way, the efficiency of the solar cell 100 can be improved by increasing the open-circuit voltage and the short-circuit current of the solar cell 100 by the passivation film 24 and the antireflection film 26.

패시베이션막(24) 및/또는 반사 방지막(26)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(24) 및/또는 반사 방지막(26)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(24)은 실리콘 산화물을 포함하고, 반사 방지막(26)은 실리콘 질화물을 포함할 수 있다. The passivation film 24 and / or the antireflection film 26 may be formed of various materials. In one example, the passivation film 24 and / or the anti-reflection film 26 is a silicon nitride film, a silicon nitride film containing hydrogen, silicon oxide, silicon nitride oxide, aluminum oxide film, a silicon carbide film, MgF 2, ZnS, TiO 2 and CeO 2 , Or a multilayer structure in which two or more films are combined. As an example, the passivation film 24 may comprise silicon oxide and the antireflective film 26 may comprise silicon nitride.

다시 터널링층(20) 및 오목부(36)에 대하여 설명하면, 본 실시예에서 오목부(36)는 식각에 의하여 형성될 수 있다. 이때, 제2 부분(202)이 식각 정지층(etch stop layer)으로 기능한다. 즉, 식각에 의하여 오목부(36)가 형성될 때 제2 부분(202)이 식각을 정지시키는 역할을 한다. 이에 따라 터널링층(20)의 제1 부분(201)을 손상하지 않으면서 간단한 공정으로 오목부(36)를 형성할 수 있다. Referring again to the tunneling layer 20 and the recess 36, the recess 36 in this embodiment can be formed by etching. At this time, the second portion 202 functions as an etch stop layer. That is, when the concave portion 36 is formed by etching, the second portion 202 serves to stop the etching. Accordingly, the concave portion 36 can be formed by a simple process without damaging the first portion 201 of the tunneling layer 20.

터널링층(20)은 반도체 기판(10)의 후면 위에서 전체적으로 형성되는 제1 부분(201)과, 제1 부분(201) 위에서 부분적으로 형성되는 제2 부분(202)을 포함할 수 있다. The tunneling layer 20 may include a first portion 201 that is formed entirely on the backside of the semiconductor substrate 10 and a second portion 202 that is partially formed on the first portion 201.

제1 부분(201)은 반도체 기판(10)의 후면 위에서 끊임 없이 연속적이고 전체적으로 형성되므로, 별도의 패터닝 없이 쉽게 형성될 수 있다. 이때, 전체적으로 형성된다고 함은 물리적으로 완벽하게 모두 형성되는 경우와 함께, 불가피하게 일부 영역에 형성되지 않은 경우를 포함한다. Since the first portion 201 is continuously and completely formed on the rear surface of the semiconductor substrate 10, the first portion 201 can be easily formed without additional patterning. In this case, the term " totally formed " includes cases where both of them are physically completely formed, and inevitably they are not formed in some regions.

제1 부분(201)은 전체적으로 균일한 두께(예를 들어, 20% 이내의 차이를 가지는 두께)를 가질 수 있다. 이에 의하여 캐리어가 전체적으로 균일하게 제1 부분(201)을 통과하여 제1 또는 제2 도전형 영역(32, 34)에 도달할 수 있다. The first portion 201 may have an overall uniform thickness (e.g., a thickness having a difference within 20%). Thus, the carrier can uniformly reach the first or second conductivity type regions 32 and 34 through the first portion 201 as a whole.

터널링 효과를 충분하게 구현할 수 있도록 제1 부분(201)의 제1 두께(T1)는 반도체층(30), 절연층(40) 등의 두께보다 작을 수 있다. 일 예로, 제1 부분(201)의 제1 두께(T1)가 2nm 이하일 수 있고, 일 예로, 0.1nm 내지 1.8nm(좀더 구체적으로는, 0.5nm 내지 1.5nm)일 수 있다. 제1 부분(201)의 제1 두께(T1)가 2nm를 초과하면 터널링이 원활하게 일어나지 않아 태양 전지(100)의 효율이 저하될 수 있고, 제1 부분(201)의 제1 두께(T1)가 0.1nm 미만이면 원하는 품질의 제1 부분(201)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 제1 부분(201)의 제1 두께(T1)가 0.1nm 내지 1.8nm(좀더 구체적으로 0.5nm 내지 1.5nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 부분(201)의 제1 두께(T1)가 다양한 값을 가질 수 있다. The first thickness T1 of the first portion 201 may be smaller than the thickness of the semiconductor layer 30, the insulating layer 40 and the like so that the tunneling effect can be sufficiently realized. In one example, the first thickness T1 of the first portion 201 may be less than or equal to 2 nm, and may be, for example, from 0.1 nm to 1.8 nm (more specifically, 0.5 nm to 1.5 nm). If the first thickness T1 of the first portion 201 exceeds 2 nm, the efficiency of the solar cell 100 may deteriorate due to no smooth tunneling, and the first thickness T1 of the first portion 201 may be reduced, Is less than 0.1 nm, it may be difficult to form the first portion 201 of desired quality. In order to further improve the tunneling effect, the first thickness T1 of the first portion 201 may be 0.1 nm to 1.8 nm (more specifically, 0.5 nm to 1.5 nm). However, the present invention is not limited thereto, and the first thickness T1 of the first portion 201 may have various values.

제1 부분(201) 위에 부분적으로 위치하는 제2 부분(202)은 오목부(36)의 형성 시 식각 정지층으로 기능하며 제1 도전형 영역(32)과 제2 도전형 영역(34)의 경계 부분으로 캐리어가 이동하여 누설 전류를 방지하는 역할을 한다. 이를 위하여 제2 부분(202)은 제1 도전형 영역(32)과 제2 도전형 영역(34)의 경계 부분에 위치한 오목부(36)에 대응하는 위치에 구비될 수 있다. 제2 부분(202)은 적어도 오목부(36)에 대응하여 형성될 수 있다. 즉, 오목부(36)가 형성된 부분에서는 이에 대응하여 제2 부분(202)이 위치하게 된다. 특히, 제2 부분(202)이 오목부(36)에 일대일 대응하도록 위치할 수 있다. The second portion 202 partially located over the first portion 201 functions as an etch stop layer in the formation of the recess 36 and forms a part of the first conductivity type region 32 and the second conductivity type region 34 The carrier moves to the boundary portion to prevent the leakage current. The second portion 202 may be provided at a position corresponding to the concave portion 36 located at the boundary portion between the first conductive type region 32 and the second conductive type region 34. [ The second portion 202 may be formed corresponding to at least the concave portion 36. That is, the second portion 202 is located corresponding to the portion where the concave portion 36 is formed. In particular, the second portion 202 may be positioned so as to correspond to the recess 36 in a one-to-one correspondence.

이때, 제2 부분(202)의 폭(W4)은 오목부(36)의 폭(W3)보다 클 수 있다. 여기서, 오목부(36)의 폭(W3)은 오목부(36)가 형성되지 않은 제2 부분(202)의 표면(즉, 제2 부분(202)에서 제1 부분(201)의 반대면에 위치하는 표면)에서의 오목부(36)의 폭일 수 있다.At this time, the width W4 of the second portion 202 may be larger than the width W3 of the concave portion 36. The width W3 of the concave portion 36 is equal to the width W2 of the concave portion 36 on the surface of the second portion 202 on which the concave portion 36 is not formed (i.e., on the opposite surface of the first portion 201 in the second portion 202) The width of the concave portion 36 at the surface on which the light-emitting portion 36 is located).

이와 같이 제2 부분(202)의 폭(W4)이 오목부(36)의 폭(W3)보다 크면, 공정 오차 등이 있더라도 오목부(36)의 전체 부분(특히, 제2 부분(202)에 인접한 부분에서 오목부(36)의 전체 부분)이 제2 부분(202) 위에 위치하고 제1 부분(201)은 식각되는 부분 없이 그대로 유지될 수 있다. 목부(36)가 제2 부분(202)에서 벗어나게 되면 오목부(36)가 얇은 두께를 가지는 제1 부분(201)이 손상되어 패시베이션 특성이 저하되고 터널링에 의한 캐리어 이동이 원활하지 않을 수 있다. If the width W4 of the second portion 202 is larger than the width W3 of the concave portion 36 as described above, the entire portion of the concave portion 36 (particularly, the second portion 202) The entire portion of the concave portion 36 in the adjacent portion) is located above the second portion 202 and the first portion 201 can be maintained without the portion to be etched. When the neck portion 36 is removed from the second portion 202, the first portion 201 having the thinner thickness of the recessed portion 36 is damaged, so that the passivation property is lowered and the carrier movement due to tunneling may not be smooth.

오목부(36)의 폭(W3)은 제1 도전형 영역(32)의 폭보다 작고, 제2 도전형 영역(34)의 폭보다 작을 수 있다. 일 예로, 오목부(36)의 폭(W3) : 제2 부분(202)의 폭(W4)은 1:1.12 내지 1:3일 수 있다. 상기 비율이 1:1.12 미만이면 제2 부분(202)의 폭이 충분하지 않아 공정 오차 등이 있을 때 제1 부분(201)이 손상될 수 있다. 상기 비율이 1:3를 초과하면 제2 부분(202)이 제1 및 제2 도전형 영역(32, 34)과 겹치는 영역이 커서 캐리어가 제1 및 제2 도전형 영역(32, 34)으로 터널링되는 것을 방해할 수 있다. 원활한 터널링을 위하여 상기 비율이 1:1.12 내지 1.5일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 상기 비율이 다양한 값을 가질 수 있다. The width W3 of the concave portion 36 may be smaller than the width of the first conductivity type region 32 and smaller than the width of the second conductivity type region 34. [ For example, the width W3 of the concave portion 36: the width W4 of the second portion 202 may be 1: 1.12 to 1: 3. If the ratio is less than 1: 1.12, the width of the second portion 202 is not sufficient and the first portion 201 may be damaged when there is a process error or the like. If the ratio exceeds 1: 3, the region where the second portion 202 overlaps with the first and second conductivity type regions 32 and 34 is large, so that the carriers are electrically connected to the first and second conductivity type regions 32 and 34 Tunneling can be prevented. For smooth tunneling, the ratio may be 1: 1.12 to 1.5. However, the present invention is not limited thereto, and the ratio may have various values.

본 실시예에서 제2 부분(202)의 가상의 중심선(CL)과 오목부(36)의 가상의 중심선(CL)이 서로 일치하여 제2 부분(202)이 오목부(36)에 대하여 대칭적으로 위치하는 것을 예시하였다. 좀더 구체적으로는, 제2 부분(202)의 가상의 중심선(CL)과 제2 부분(202)의 표면을 기준으로 볼 때의 오목부(36)의 가상의 중심선(CL)이 일치할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 변형예를 도 6을 참조하여 추후에 설명한다. The virtual center line CL of the second portion 202 and the imaginary center line CL of the concave portion 36 coincide with each other in the present embodiment so that the second portion 202 is symmetrical with respect to the concave portion 36 As shown in FIG. More specifically, the virtual center line CL of the concave portion 36 as viewed from the virtual center line CL of the second portion 202 and the surface of the second portion 202 may coincide with each other . However, the present invention is not limited thereto. Another modification will be described later with reference to Fig.

본 실시예에서 제2 부분(202)이 오목부(36)에 대응하여 부분적으로 위치하고, 그 외의 부분에는 형성되지 않는다. 이에 따라 제2 부분(202)이 위치한 부분은 제1 부분(201)만 위치한 부분보다 태양 전지(100)의 후면 쪽을 향하여 돌출되는 형상을 가질 수 있다. 즉, 제2 부분(202)이 위치한 부분과 제1 부분(201)이 위치한 부분 사이에 단차를 구비할 수 있다. 이에 의하여 반도체 기판(10)에 반대되는 제2 부분(202)의 일면이 반도체 기판(10)에 반대되는 제1 부분(201)의 일면보다 후면 쪽으로 더 돌출된 위치에 위치할 수 있다. In this embodiment, the second portion 202 is partially located corresponding to the concave portion 36, and is not formed in the other portion. The portion where the second portion 202 is located may have a shape protruding toward the rear side of the solar cell 100 than the portion where only the first portion 201 is located. That is, a step may be provided between the portion where the second portion 202 is located and the portion where the first portion 201 is located. The one surface of the second portion 202 opposite to the semiconductor substrate 10 may be located at a position more projected toward the rear than the one surface of the first portion 201 opposite to the semiconductor substrate 10. [

제2 부분(202)이 식각 정지층 및 누설 전류의 방지의 역할을 충분하게 수행할 수 있도록 제2 부분(202)의 제2 두께(즉, 제1 부분(201)보다 돌출된 두께)(T2)가 제1 부분(201)의 제1 두께(T1)보다 클 수 있다. 일 예로, 제2 부분(202)의 제2 두께(T2)가 3nm 이상일 수 있다. 제2 부분(202)의 제2 두께(T2)가 3nm 미만이면, 제2 부분(202)에 의한 효과가 충분하지 않을 수 있다. 예를 들어, 제2 부분(202)의 제2 두께(T2)가 3nm 내지 30nm일 수 있다. 제2 두께(T2)가 30nm를 초과하면, 제2 부분(202)을 형성하기 위한 공정 시간이 길어질 수 있고 제1 및 제2 도전형 영역(32, 34)의 부피를 줄여 태양 전지(100)의 효율을 높이는 데 한계가 있을 수 있다. 특히, 제2 두께(T2)가 5nm 이상(일 예로, 5nm 내지 30nm)일 수 있다. 이에 의하면 제2 부분(202)에 의한 효과를 충분하게 발휘할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 부분(202)이 그 외의 다른 두께를 가질 수 있다. (I.e., the thickness protruding from the first portion 201) (T2) of the second portion 202 so that the second portion 202 can sufficiently perform the role of preventing the etching stop layer and the leakage current May be greater than the first thickness (T1) of the first portion (201). As an example, the second thickness T2 of the second portion 202 may be greater than or equal to 3 nm. If the second thickness T2 of the second portion 202 is less than 3 nm, the effect of the second portion 202 may not be sufficient. For example, the second thickness T2 of the second portion 202 may be between 3 nm and 30 nm. If the second thickness T2 exceeds 30 nm, the process time for forming the second portion 202 may be long and the volume of the first and second conductivity type regions 32 and 34 may be reduced, There is a limit to increase the efficiency of the apparatus. Particularly, the second thickness T2 may be 5 nm or more (for example, 5 nm to 30 nm). According to this, the effect of the second portion 202 can be sufficiently exerted. However, the present invention is not limited thereto, and the second portion 202 may have a different thickness.

본 실시예에서는 제1 부분(201)과 제2 부분(202)이 동일한 물질 및 조성을 가지며 제1 부분(201)과 제2 부분(202)이 서로 접촉하여 형성될 수 있다. 일 예로, 제1 부분(201)과 제2 부분(202)이 동일한 공정에서 형성되는 단일층으로 구성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 부분(201)과 제2 부분(202)이 서로 다른 공정에서 형성된 별개층으로 구성될 수도 있다. 그리고 제2 부분(202)이 제1 부분(201)과 다른 물질을 포함할 수도 있고, 제2 부분(202)이 제1 부분(201)과 동일한 물질을 포함하되 다른 조성을 가질 수 있다. 또는, 제1 부분(201)에서 제2 부분(202)에 인접한 부분은 제2 부분(202)과 동일 물질 및 조성을 가지고, 제1 부분(201)에서 제2 부분(202)에 인접하지 않은 부분은 제2 부분(202)과 다른 물질 또는 다른 조성을 가질 수 있다. 그리고 제2 부분(202)과 제1 부분(201)이 서로 접촉하지 않고 제1 부분(201)과 제2 부분(202) 사이에 별도의 층이 위치하는 것도 가능하다. 그 외의 다양한 변형이 가능하다. In this embodiment, the first portion 201 and the second portion 202 have the same material and composition, and the first portion 201 and the second portion 202 may be formed in contact with each other. For example, it has been illustrated that the first portion 201 and the second portion 202 are comprised of a single layer formed in the same process. However, the present invention is not limited thereto. Thus, the first portion 201 and the second portion 202 may be comprised of discrete layers formed in different processes. And the second portion 202 may comprise a different material than the first portion 201 and the second portion 202 may comprise the same material as the first portion 201 but have a different composition. Alternatively, the portion of the first portion 201 adjacent to the second portion 202 has the same material and composition as the second portion 202, and the portion of the first portion 201 that is not adjacent to the second portion 202 May have a different material or composition than the second portion 202. It is also possible that the second portion 202 and the first portion 201 are not in contact with each other and a separate layer is positioned between the first portion 201 and the second portion 202. Various other variations are possible.

제2 부분(202)은 식각 정지층으로 사용될 수 있는 다양한 물질을 사용할 수 있다. 본 실시예에서 제2 부분(202)은 산화물을 포함할 수 있다. 산화물은 반도체 물질(특히, 실리콘)을 식각하는 식각 용액에 대한 식각비(etching ratio)가 반도체 물질과 크게 다르다. 좀더 구체적으로는, 반도체 물질의 식각비보다 산화물의 식각비가 아주 작으므로, 반도체 물질을 식각할 때 산화물이 느리게 식각되거나 거의 식각되지 않는다. 따라서 산화물을 포함하는 제2 부분(202)은 식각 정지층으로서의 역할을 충분히 수행할 수 있다. The second portion 202 can use a variety of materials that can be used as etch stop layers. In this embodiment, the second portion 202 may comprise an oxide. The oxide differs greatly from the semiconductor material in the etching ratio to the etching solution for etching the semiconductor material (in particular, silicon). More specifically, since the etch rate of the oxide is much less than the etch rate of the semiconductor material, the oxide is etched slowly or is not substantially etched when the semiconductor material is etched. Thus, the second portion 202 containing oxide can fully perform its role as a etch stop layer.

본 실시예에서 제2 부분(202)이 실리콘 산화물을 포함하는 실리콘 산화물층일 수 있다. 실리콘 산화물층은 식각 정지층으로서의 역할을 충분하게 수행할 수 있다. 그리고 제1 부분(201)과 제2 부분(202)이 실리콘 산화물층으로 구성되면, 제1 부분(201)과 제2 부분(202)이 동일 또는 유사한 특성을 가져 이종 물질을 사용할 경우에 일어날 수도 있는 문제를 방지할 수 있다. In this embodiment, the second portion 202 may be a silicon oxide layer comprising silicon oxide. The silicon oxide layer can sufficiently perform its role as the etch stop layer. If the first portion 201 and the second portion 202 are made of a silicon oxide layer, the first portion 201 and the second portion 202 may have the same or similar characteristics, The problem can be avoided.

좀더 구체적으로, 제2 부분(202)은 제1 부분(201)과 동일 또는 유사하게 대략 SiO2과 같거나 이와 유사한 화학식(예를 들어, SiOx 여기서, x는 1.9 내지 2.1)을 가져 비정질 구조를 가질 수 있다. 상술한 화학식의 실리콘 산화물층으로 구성되는 제2 부분(202)은 식각 정지층의 역할을 효과적으로 수행할 수 있다. 또는, 제2 부분(202)이 SiOy(y는 0.2 내지 1.5, 특히 y는 1.0 내지 1.5)의 화학식을 가지는 실리콘 산화물층으로 구성될 수도 있다. 이 경우에 제2 부분(202)은 비정질 구조 또는 다결정 구조를 가질 수 있다. 이때, 제1 부분(201)이 대략 SiO2과 같거나 이와 유사한 화학식(예를 들어, SiOx 여기서, x는 1.9 내지 2.1)을 가지면, 제2 부분(202)이 제1 부분(201)과 동일한 물질을 가지되 조성 및 결정 구조가 서로 다르다. More specifically, the second portion 202 has an amorphous structure having the same or similar to SiO 2 or a similar formula (e.g., SiO x where x is 1.9 to 2.1) Lt; / RTI > The second portion 202 composed of the silicon oxide layer having the above-described chemical formula can effectively perform the role of the etch stop layer. Alternatively, the second portion 202 may be composed of a silicon oxide layer having the formula SiOy (y is 0.2 to 1.5, especially y is 1.0 to 1.5). In this case, the second portion 202 may have an amorphous structure or a polycrystalline structure. At this time, if the first portion 201 has approximately the same chemical composition as SiO 2 or a similar chemical formula (e.g., SiO x where x is 1.9 to 2.1), then the second portion 202 is the same as the first portion 201 The material has different composition and crystal structure.

터널링층(20) 위에 위치하는 반도체층(30)에는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 제2 부분(202) 위에 오목부(36)가 형성될 수 있다. 본 실시예에서는 오목부(36)는 반도체층(30)의 일부가 두께 방향에서 전체적으로 제거되어 제2 부분(202)을 노출하는 이격 공간부로 구성될 수 있다. 그러면, 오목부(36)를 사이에 두고 제1 도전형 영역(32)과 제2 도전형 영역(34)이 완전하게 분리되어 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 흐르는 누설 전류의 경로를 제거할 수 있다. 이에 의하여 누설 전류를 최소화하여 태양 전지(100)의 충밀도를 향상할 수 있다. A recess 36 may be formed in the semiconductor layer 30 over the tunneling layer 20 over the second portion 202 between the first and second conductivity type regions 32 and 34 . In this embodiment, the concave portion 36 may be constituted by a space portion in which a part of the semiconductor layer 30 is entirely removed in the thickness direction to expose the second portion 202. The first conductive type region 32 and the second conductive type region 34 are completely separated from each other with the concave portion 36 therebetween to form the first conductive type region 32 and the second conductive type region 34, It is possible to eliminate the path of the leakage current flowing between the electrodes. Thus, the leakage current can be minimized and the filling density of the solar cell 100 can be improved.

앞서 언급한 바와 같이 오목부(36)는 반도체층(30)과 제2 부분(202)에서 식각비가 다른 식각 용액을 이용하여 형성되고, 제2 부분(202)이 식각 정지층으로 사용된다. 이에 따라 오목부(36) 및 제2 부분(202)에 식각에 의하여 형성되었을 때 나타날 수 있는 형상, 특성 등이 구비된다. As described above, the concave portion 36 is formed by using an etching solution having different etching ratios in the semiconductor layer 30 and the second portion 202, and the second portion 202 is used as an etching stop layer. Accordingly, shapes, characteristics, and the like that can be exhibited when the concave portion 36 and the second portion 202 are formed by etching are provided.

즉, 오목부(36)에서 제1 도전형 영역(32)에 인접한 제1 측면과 오목부(36)에서 제2 도전형 영역(34)에 인접한 제2 측면이 서로 다른 기울기를 가질 수 있다. 즉, 식각 용액이 서로 다른 도전형을 가지는 제1 도전형 영역(32)과 제2 도전형 영역(34)에서 서로 다른 식각비(etching rate)를 가지기 때문에, 제1 도전형 영역(32)과 제2 도전형 영역(34)에서 식각에 의하여 형성된 측면이 서로 다른 형상을 가진다. 예를 들어, 식각 용액으로 수산화칼륨(KOH)를 사용할 경우에 p형 영역(일 예로, 제1 도전형 영역(32))의 식각비가 3 nm/min 내지 4 nm/min인 반면 n형 영역(일 예로, 제2 도전형 영역(34))의 식각비가 12 nm/min 내지 13 nm/min일 수 있다. 이에 따라 n형 영역은 빠른 속도로 식각되어 n형 영역에 인접한 부분에서 오목부(36)에 언더 컷(under cut)이 형성된다. 따라서 n형 영역에 인접한 오목부(36)의 측면이 원만한 기울기를 가지도록 식각될 수 있다. 즉, 언더 컷에 의하여 n형 영역에 인접한 부분에서의 오목부(36)의 측면은 전체적으로 원만한 기울기를 가지면서 곡면 또는 라운드진 면으로 형성될 수 있다. p형 영역은 잘 식각되지 않아 이에 인접한 오목부(36)의 측면이 큰 기울기(예를 들어, 대략 90도에 가까운 기울기)를 가지면서 평면 또는 곡률 반경이 상대적으로 큰 면으로 구성될 수 있다. 이에 의하여 n형 영역에 인접한 오목부(36)의 측면이 p형 영역에 인접한 오목부(36)의 측면보다 상대적으로 작은 곡률 반경 및 낮은 기울기를 가지고, 큰 폭을 가지도록 위치할 수 있다. 이러한 오목부(36)의 형상에 의하여 오목부(36)가 식각에 의하여 형성되었음을 알 수 있다. That is, the first side adjacent to the first conductive type region 32 in the concave portion 36 and the second side adjacent to the second conductive type region 34 in the concave portion 36 may have different slopes. That is, since the etching solution has different etching rates in the first conductivity type region 32 and the second conductivity type region 34 having different conductivity types, the first conductivity type region 32 and the second conductivity type region 34 have different etching rates. The sides formed by the etching in the second conductivity type region 34 have different shapes. For example, when potassium hydroxide (KOH) is used as the etching solution, the etch ratio of the p-type region (for example, the first conductivity type region 32) is 3 nm / min to 4 nm / For example, the second conductive type region 34 may have an etch rate of 12 nm / min to 13 nm / min. As a result, the n-type region is etched at a high speed and an undercut is formed in the concave portion 36 at a portion adjacent to the n-type region. Therefore, the side surface of the concave portion 36 adjacent to the n-type region can be etched so as to have a smooth inclination. That is, the side surface of the concave portion 36 in the portion adjacent to the n-type region due to the undercut can be formed into a curved surface or a rounded surface with a generally smooth slope. the p-type region can not be etched well, and the side surface of the concave portion 36 adjacent to the p-type region can have a large inclination (for example, a slope close to about 90 degrees) and a plane or a surface having a relatively large radius of curvature. Thus, the side surface of the concave portion 36 adjacent to the n-type region can be positioned to have a larger width and a relatively small curvature radius and a lower slope than the side surface of the concave portion 36 adjacent to the p-type region. It can be seen that the concave portion 36 is formed by etching by the shape of the concave portion 36.

그리고 반도체층(30)의 오목부(36)에 대응하는 부분에서 제2 부분(202)에 함몰부(204)가 형성될 수 있다. 반도체 기판(10)에 반대되는 제2 부분(202)의 면에 반도체 기판(10)을 향하여 형성되는 함몰부(204)가 위치하여, 함몰부(204)가 형성된 부분이 제2 부분(202)의 다른 표면보다 후퇴된 위치에 위치할 수 있다. 그리고 함몰부(204)가 형성된 부분이 제2 부분(202)의 다른 부분보다 작은 두께를 가질 수 있다. 함몰부(204)는 가운데 부분이 가장자리 부분보다 많이 함몰된 라운드진 형상 또는 곡면 형상을 가질 수 있다. 이러한 함몰부(204)는 오목부(36)를 형성하는 식각 공정에서 제2 부분(202)의 조금 식각되는 것에 의하여 형성될 수 있다. 함몰부(204)는 반드시 형성되어야 하는 것은 아니며 형성되지 않는 것도 가능하다. 또는, 제2 부분(202)에는 함몰부(204) 이외에 식각에 의한 다양한 흔적 등이 형성될 수도 있다. A depression 204 may be formed in the second portion 202 at a portion corresponding to the depression 36 of the semiconductor layer 30. The depression 204 formed toward the semiconductor substrate 10 is located on the surface of the second portion 202 opposite to the semiconductor substrate 10 so that the portion where the depression 204 is formed is located on the second portion 202, Of the other surface. And the portion where the depression 204 is formed may have a smaller thickness than the other portion of the second portion 202. [ The depressed portion 204 may have a rounded shape or a curved shape in which the center portion is recessed more than the edge portion. These depressions 204 can be formed by a slight etching of the second portion 202 in the etching process to form the recesses 36. The dimples 204 are not necessarily formed and may not be formed. Alternatively, the second portion 202 may be formed with various marks or the like due to etching in addition to the depressed portion 204.

이러한 오목부(36)의 형상 및 제2 부분(202)의 함몰부(204)에 의하여 오목부(36)가 식각에 의하여 형성되고 제2 부분(202)이 식각 정지층으로 사용되었음을 알 수 있다. It can be seen that the concave portion 36 is formed by etching and the second portion 202 is used as the etching stop layer by the shape of the concave portion 36 and the depressed portion 204 of the second portion 202 .

본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 터널링층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다. When light is incident on the solar cell 100 according to the present embodiment, electrons and holes are generated by the photoelectric conversion at the pn junction formed between the base region 110 and the first conductivity type region 32, And electrons tunnel to the tunneling layer 20 to move to the first and second electrodes 42 and 44 after moving to the first conductivity type region 32 and the second conductivity type region 34, respectively. Thereby generating electrical energy.

본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. In the solar cell 100 having the rear electrode structure in which the electrodes 42 and 44 are formed on the rear surface of the semiconductor substrate 10 and electrodes are not formed on the front surface of the semiconductor substrate 10 as in the present embodiment, The shading loss can be minimized at the front of the display device. Thus, the efficiency of the solar cell 100 can be improved. However, the present invention is not limited thereto.

그리고 제1 및 제2 도전형 영역(32, 34)이 터널링층(20)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다. Since the first and second conductive regions 32 and 34 are formed on the semiconductor substrate 10 with the tunneling layer 20 interposed therebetween, the first and second conductive type regions 32 and 34 are formed of different layers from the semiconductor substrate 10. As a result, the loss due to the recombination can be minimized as compared with the case where the doped region formed by doping the semiconductor substrate 10 with the dopant is used as the conductive type region.

이와 같이 제2 부분(202)을 식각 정지층으로 하여 오목부(36)를 형성하면, 오목부(36) 형성 시에 터널링층(20) 및 반도체 기판(10)이 식각되지 않으므로 터널링층(20) 및 반도체 기판(10)의 손상을 방지할 수 있다. 그리고 제2 부분(202)은 오목부(36)에 대응하여 부분적으로 형성하므로 제1 부분(201)을 통하여 제1 및 제2 도전형 영역(32, 34)으로의 터널링은 원활하게 이루어지도록 할 수 있다. 또한, 오목부(36)에 의하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 분리 및 이격하여 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 흐르는 누설 전류를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 충밀도를 향상하여 태양 전지(100)의 효율을 향상할 수 있다. Since the tunneling layer 20 and the semiconductor substrate 10 are not etched when the recesses 36 are formed by forming the recesses 36 with the second portion 202 as an etch stop layer, And the semiconductor substrate 10 can be prevented from being damaged. Since the second portion 202 is partially formed corresponding to the concave portion 36, tunneling to the first and second conductive type regions 32 and 34 is smoothly performed through the first portion 201 . The first conductive type region 32 and the second conductive type region 34 are separated and separated from each other by the concave portion 36 to form a gap between the first conductive type region 32 and the second conductive type region 34 The leakage current flowing can be minimized. Thus, the filling density of the solar cell 100 can be improved and the efficiency of the solar cell 100 can be improved.

상술한 구조의 태양 전지(100)의 제조 방법을 도 3a 내지 도 3m을 참조하여 상세하게 설명한다. 도 3a 내지 도 3m은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.A manufacturing method of the solar cell 100 having the above-described structure will be described in detail with reference to FIGS. 3A to 3M. 3A to 3M are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.

먼저, 도 3a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다. 본 실시예에서 반도체 기판(10)은 n형의 도펀트를 가지는 실리콘 기판(일 예로, 실리콘 웨이퍼)으로 이루어질 수 있다. n형의 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 베이스 영역(110)이 p형의 도펀트를 가질 수도 있다. First, as shown in FIG. 3A, a semiconductor substrate 10 composed of a base region 110 having a second conductive dopant is prepared. In this embodiment, the semiconductor substrate 10 may be formed of a silicon substrate (for example, a silicon wafer) having an n-type dopant. As the n-type dopant, a Group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) may be used. However, the present invention is not limited thereto, and the base region 110 may have a p-type dopant.

이때, 반도체 기판(10)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(10)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다. At this time, at least one of the front surface and the rear surface of the semiconductor substrate 10 may be textured so as to have irregularities. Wet or dry texturing may be used for texturing the surface of the semiconductor substrate 10. [ The wet texturing can be performed by immersing the semiconductor substrate 10 in the texturing solution, and has a short process time. In dry texturing, the surface of the semiconductor substrate 10 is cut by using a diamond grill or a laser, so that irregularities can be uniformly formed, but the processing time is long and damage to the semiconductor substrate 10 may occur. Alternatively, the semiconductor substrate 10 may be textured by reactive ion etching (RIE) or the like. As described above, the semiconductor substrate 10 can be textured in various ways in the present invention.

일 예로, 반도체 기판(10)의 전면이 요철을 가지도록 텍스쳐링되고, 반도체 기판(10)의 후면이 경면 연마 등에 의하여 처리되어 반도체 기판(10)의 전면보다 작은 표면 거칠기를 가지는 편평한 면으로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 구조의 반도체 기판(10)을 사용할 수 있다. 그리고 텍스쳐링이 되지 않은 반도체 기판(10)을 사용하고 반도체 기판(10)의 텍스쳐링은 추후에 다른 공정에 의하여 수행될 수도 있다. For example, the front surface of the semiconductor substrate 10 is textured so as to have irregularities, and the rear surface of the semiconductor substrate 10 is processed by mirror polishing or the like to be a flat surface having a surface roughness smaller than that of the front surface of the semiconductor substrate 10 . However, the present invention is not limited thereto, and the semiconductor substrate 10 having various structures can be used. The texturing of the semiconductor substrate 10 using the untextured semiconductor substrate 10 may be performed later by another process.

이어서, 도 3b 내지 도 3d에 도시한 바와 같이, 반도체 기판(10)의 후면에 터널링층(도 3d의 참조부호 20, 이하 동일)을 형성한다. 이를 좀더 구체적으로 설명한다. Subsequently, as shown in FIGS. 3B to 3D, a tunneling layer (reference numeral 20 in FIG. 3D, the same applies hereinafter) is formed on the rear surface of the semiconductor substrate 10. This will be explained in more detail.

먼저, 도 3b에 도시한 바와 같이, 터널링층(20)의 제2 부분(도 3c의 참조부호 202, 이하 동일)에 대응하는 제2 두께(도 1의 참조부호 T2, 이하 동일)를 가지는 터널링 형성층(202a)를 반도체 기판(10)의 후면에 전체적으로 형성한다. 터널링 형성층(202a)은 다양한 방법에 의하여 형성될 수 있는데, 일 예로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링 형성층(202a)이 형성될 수 있다. First, as shown in FIG. 3B, a tunneling layer 20 having a second thickness (reference symbol T2 in FIG. 1, hereinafter the same) corresponding to a second portion of the tunneling layer 20 (reference numeral 202 in FIG. Forming layer 202a is formed entirely on the rear surface of the semiconductor substrate 10. [ The tunneling layer 202a may be formed by various methods, for example, thermal growth, evaporation (for example, chemical vapor deposition (PECVD), atomic layer deposition (ALD), or the like). However, the present invention is not limited thereto, and the tunneling layer 202a may be formed by various methods.

이어서, 도 3c에 도시한 바와 같이, 터널링 형성층(202a)을 패터닝하여 제2 부분(202)에 대응하는 부분(202b)을 남기고, 그 외의 부분은 전체적으로 제거한다. 이에 의하여 제2 두께(T2)를 가지는 제2 부분(202)에 대응하는 부분(202b)만이 반도체 기판(10)의 후면에 위치하게 된다. 패터닝 방법으로는 알려진 다양한 방법, 예를 들어, 식각 페이스트, 포토 리소그라피를 이용한 식각, 레이저 등의 방법이 적용될 수 있다. 그리고 본 실시예에서는 터널링 형성층(202a)을 전체적으로 형성한 후에 이를 패터닝하는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 마스크 또는 마스크층 등을 이용하여 제2 부분(202)에 해당하는 부분에만 터널링 형성층(202a)을 형성하여 이를 그대로 제2 부분(202)에 대응하는 부분(202b)으로 이용할 수도 있다. 그 외의 다양한 변형이 가능하다. Then, as shown in FIG. 3C, the tunneling layer 202a is patterned to leave the portion 202b corresponding to the second portion 202, and the other portions are entirely removed. Thus, only the portion 202b corresponding to the second portion 202 having the second thickness T2 is located on the rear surface of the semiconductor substrate 10. [ Various methods known as a patterning method, for example, an etching paste, etching using photolithography, a laser, and the like can be applied. In this embodiment, the tunneling layer 202a is formed as a whole, and then the tunneling layer 202a is patterned. However, the present invention is not limited thereto. Therefore, the tunneling layer 202a may be formed only on the portion corresponding to the second portion 202 by using a mask, a mask layer, or the like, and may be used as the portion 202b corresponding to the second portion 202 as it is. Various other variations are possible.

이어서, 도 3d에 도시한 바와 같이, 제2 부분(202)이 형성되지 않은 부분에 터널링에 대응하는 층을 형성하여 제1 부분(201) 및 제2 부분(202)를 구비하는 터널링층(20)을 형성한다. 일 예로, 반도체 기판(10)을 일정한 온도로 열처리하면 열적 산화에 의하여 반도체 기판(10)의 반도체 물질(예를 들어, 실리콘)과 외부의 산소가 화학적으로 반응하여 반도체 기판(10)의 표면(즉, 제2 부분(201)에 대응하는 부분(202b)이 형성되지 않은 반도체 기판(10)의 후면)에 실리콘 산화물층이 형성될 수 있는데, 이러한 실리콘 산화물층이 제1 부분(201)의 일부를 구성할 수 있다. 이와 같이 열적 산화에 의하여 제1 부분(201)의 일부를 형성하면, 마스크, 패터닝 등을 사용하지 않는 단순한 공정에 의하여 전체적으로 얇은 두께를 가지는 제1 부분(201)을 형성할 수 있다. 3D, a layer corresponding to the tunneling is formed in a portion where the second portion 202 is not formed, and a tunneling layer 20 (having a first portion 201 and a second portion 202) ). For example, when the semiconductor substrate 10 is heat-treated at a predetermined temperature, a semiconductor material (for example, silicon) of the semiconductor substrate 10 is chemically reacted with oxygen outside the semiconductor substrate 10 by thermal oxidation, A silicon oxide layer may be formed on the rear surface of the semiconductor substrate 10 where the portion 202b corresponding to the second portion 201 is not formed, . When a part of the first portion 201 is formed by thermal oxidation as described above, the first portion 201 having a thin overall thickness can be formed by a simple process without using a mask, patterning, or the like.

제1 및 제2 부분(201, 202)을 가지는 터널링층(20)은 상술한 방법 이외의 다양한 방법에 의하여 형성될 수 있다. The tunneling layer 20 having the first and second portions 201 and 202 may be formed by various methods other than the above-described method.

변형예로, 도 4a에 도시한 바와 같이 제2 두께(T2)를 가지는 터널링 형성층(202a)을 반도체 기판(10)의 후면에 전체적으로 형성한다. 그 후에, 도 4b에 도시한 바와 같이 제1 부분(201)에 해당하는 부분을 제1 두께(도 1의 참조부호 T1, 이하 동일)를 가질 때가지 식각하여 제1 두께(T1)를 가지는 제1 부분(201)을 형성할 수 있다. 이는 마스크 또는 마스크층을 이용하여 제2 부분(202)에 해당하는 부분이 식각되지 않도록 하면서, 제1 부분(201)에 해당하는 부분의 식각 속도(etching rate)를 조절하는 것에 의하여 구현될 수 있다. 이에 따라 단순한 공정에 의하여 제1 및 제2 부분(201, 202)을 구비하는 터널링층(20)을 형성할 수도 있다. 이 경우에는 제1 및 제2 부분(201, 202)이 동일한 터널링 형성층(202a)으로 구성되므로 제1 및 제2 부분(201, 202)이 서로 동일한 물질을 포함하며 일체의 구조를 가지는 단일층을 구성할 수 있다. 그 외의 다양한 변형이 가능하다. 4A, a tunneling layer 202a having a second thickness T2 is formed on the rear surface of the semiconductor substrate 10 as a whole. Thereafter, as shown in FIG. 4B, the portion corresponding to the first portion 201 is etched while having the first thickness (T1 of FIG. 1, the same applies hereinafter) 1 portion 201 can be formed. This can be implemented by adjusting the etching rate of the portion corresponding to the first portion 201 while preventing the portion corresponding to the second portion 202 from being etched using a mask or a mask layer . Accordingly, the tunneling layer 20 having the first and second portions 201 and 202 may be formed by a simple process. In this case, since the first and second portions 201 and 202 are formed of the same tunneling layer 202a, the first and second portions 201 and 202 are formed of a single layer having the same material and having an integral structure Can be configured. Various other variations are possible.

또 다른 변형예로, 도 5a에 도시한 바와 같이, 제1 두께(T1)를 가지는 제1 부분(201)을 반도체 기판(10)의 후면에 전체적으로 형성한다. 그 후에, 도 5b에 도시한 바와 같이 제2 두께(T2)를 가지는 제2 부분(202)을 형성할 수 있다. 제2 부분(202)을 형성하기 위한 층을 형성한 후에 이를 패터닝하여 제2 부분(202)을 형성할 수도 있고, 마스크 또는 마스크층 등을 이용하여 제2 부분(202)에 해당하는 부분에만 제2 부분(202)을 형성할 수도 있다. 이 경우에는 제1 및 제2 부분(201, 202)이 서로 동일한 물질을 포함할 수도 있고 서로 다른 물질 또는 서로 다른 조성을 포함할 수도 있다. 그 외의 다양한 변형이 가능하다. 5A, a first portion 201 having a first thickness T1 is formed as a whole on the rear surface of the semiconductor substrate 10. [ Thereafter, as shown in Fig. 5B, the second portion 202 having the second thickness T2 can be formed. The second portion 202 may be formed by forming a layer for forming the second portion 202 and patterning the same to form the second portion 202. Alternatively, the second portion 202 may be formed only by using a mask or a mask layer, Two portions 202 may be formed. In this case, the first and second parts 201 and 202 may comprise the same material or may comprise different materials or different compositions. Various other variations are possible.

이어서, 도 3e 및 도 3k에 도시한 바와 같이, 터널링층(20) 위에 제1 도전형 영역(32)과 제2 도전형 영역(34)을 포함하며 오목부(36)를 구비하는 반도체층(30)을 형성한다. 이를 좀더 구체적으로 설명하면 다음과 같다. Next, as shown in FIGS. 3E and 3K, a semiconductor layer (not shown) including a first conductive type region 32 and a second conductive type region 34 and having a concave portion 36 is formed on the tunneling layer 20 30). This will be described in more detail as follows.

도 3e에 도시한 바와 같이, 터널링층(20) 위에 진성(i형)을 가지는 진성 반도체층(300)을 형성한다. 진성 반도체층(300)은 미세 결정질, 비정질, 또는 다결정 반도체(일 예로, 실리콘)로 구성될 수 있다. 진성 반도체층(300)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 진성 반도체층(300)이 형성될 수 있다.The intrinsic semiconductor layer 300 having intrinsic (i-type) is formed on the tunneling layer 20, as shown in Fig. 3E. The intrinsic semiconductor layer 300 may be composed of microcrystalline, amorphous, or polycrystalline semiconductor (for example, silicon). The intrinsic semiconductor layer 300 may be formed, for example, by a thermal growth method, a deposition method (for example, chemical vapor deposition (PECVD)), or the like. However, the present invention is not limited thereto, and the intrinsic semiconductor layer 300 may be formed by various methods.

그리고 도 3f에 도시한 바와 같이, 제1 도전형 영역(32)에 대응하는 부분에 제1 도핑층(322) 및 언도프트층(324)을 형성한다. Then, as shown in FIG. 3F, a first doping layer 322 and an undoped layer 324 are formed at portions corresponding to the first conductivity type region 32.

제1 도핑층(322)은 제2 도전형 불순물을 구비하는 다양한 층일 수 있으며, 보론 실리케이트 유리(BSG) 일 수 있다. 제1 도핑층(322)으로 보론 실리케이트 유리를 형성하면 쉽게 제1 도핑층(322)을 형성할 수 있다. 이때, 제1 도핑층(322)은 복수 개의 제1 도전형 영역(32)에 대응하도록 복수의 도핑 부분을 포함할 수 있다. 복수의 도핑 부분은 제1 도전형 영역(32)에 대응하는 형상을 가질 수 있다.The first doping layer 322 may be a variety of layers having second conductivity type impurities and may be boron silicate glass (BSG). The first doping layer 322 can be easily formed by forming boron silicate glass as the first doping layer 322. At this time, the first doping layer 322 may include a plurality of doped portions corresponding to the plurality of first conductivity type regions 32. The plurality of doped portions may have a shape corresponding to the first conductivity type region 32.

제1 도핑층(322) 위에 형성되는 언도프트층(324)은 제1 및 제2 도전형 불순물을 포함하지 않는 물질로 구성된다. 일례로, 언도프트층(324)은 언도프트 실리케이트 또는 절연막으로 구성될 수 있다. 이러한 언도프트층(324)은 제1 도핑층(322)에 포함된 제1 도전형 불순물이 외부 확산(out-diffusion)되는 것을 방지할 수 있다. The undoped layer 324 formed on the first doped layer 322 is made of a material that does not include the first and second conductivity type impurities. As an example, the undoped layer 324 may be composed of an undoped silicate or an insulating film. The undoped layer 324 may prevent the first conductive impurity contained in the first doped layer 322 from being out-diffused.

이러한 제1 도핑층(322) 및 언도프트층(324)은 마스크를 이용하여 제1 도전형 영역(32)에 대응하는 형상을 가지는 상태로 진성 반도체층(300) 위에 형성될 수 있다. 또는, 잉크젯 또는 스크린 인쇄 등의 방법에 의하여 제1 도전형 영역(32)에 대응하는 형상을 가지는 상태로 진성 반도체층(300) 위에 형성될 수 있다. 또는, 제1 도핑층(322) 및 언도프트층(324)을 반도체층(30) 위에 전체적으로 형성한 다음 제1 도전형 영역(32)이 형성되지 않을 부분을 에칭 용액, 에칭 페이스트 등에 의하여 제거하여 제1 도핑층(322)을 형성할 수도 있다. The first doping layer 322 and the undoped layer 324 may be formed on the intrinsic semiconductor layer 300 with a shape corresponding to the first conductivity type region 32 using a mask. Or may be formed on the intrinsic semiconductor layer 300 with a shape corresponding to the first conductivity type region 32 by a method such as inkjet or screen printing. Alternatively, the first doping layer 322 and the undoped layer 324 may be entirely formed on the semiconductor layer 30, and then a portion where the first conductivity type region 32 is not formed may be removed by an etching solution, an etching paste, or the like A first doped layer 322 may be formed.

이어서, 도 3g에 도시한 바와 같이, 제1 도핑층(322) 위에 제2 도전형 영역(도 3k의 참조부호 34) 및 오목부(도 3k의 참조부호 36)에 대응하는 위치에 개구부(326a)를 구비하는 마스크층(326)을 형성할 수 있다. 이때, 마스크층(326)은 제1 도핑층(322) 및 언도프트층(324)에 대응하여 형성될 수 있다. Then, as shown in Fig. 3G, an opening 326a (see Fig. 3C) is formed on the first doped layer 322 at a position corresponding to the second conductive type region (reference numeral 34 in Fig. 3K) and the concave portion A mask layer 326 may be formed. At this time, the mask layer 326 may be formed corresponding to the first doping layer 322 and the undoped layer 324.

이러한 마스크층(326)은 제1 및 제2 도전형 불순물을 포함하지 않는 언도프트 물질로 구성된다. 일례로, 마스크층(326)은 실리콘 탄화물로 구성되는 실리콘 탄화물층일 수 있다. 실리콘 탄화물층은 레이저에 의하여 쉽게 패터닝될 수 있고, 도펀트의 도핑을 효과적으로 방지할 수 있으며, 추후에 간단한 공정에 의하여 쉽게 제거될 수 있다. This mask layer 326 is composed of an undoped material that does not contain the first and second conductive impurities. In one example, the mask layer 326 may be a silicon carbide layer comprised of silicon carbide. The silicon carbide layer can be easily patterned by a laser, effectively prevent doping of the dopant, and can be easily removed later by a simple process.

이러한 마스크층(326)은 마스크를 이용하여 원하는 형상을 가지는 상태로 제1 도핑층(322), 언도프트층(324) 및 반도체층(30) 위에 형성될 수 있다. 또는, 잉크젯 또는 스크린 인쇄 등의 방법에 의하여 원하는 형상을 가지는 상태로 반도체층(30) 위에 형성될 수 있다. 또는, 마스크층(326)에 해당하는 물질을 제1 도핑층(322), 언도프트층(324) 및 반도체층(30)에 전체적으로 형성한 다음 개구부(326a)에 해당하는 부분을 에칭 용액, 에칭 페이스트 등에 의하여 제거하여 마스크층(326)을 형성할 수도 있다. 또는, 본 실시예에서와 같이 마스크층(326)이 실리콘 탄화물층으로 구성되는 경우에는 레이저(310)를 조사하여 개구부(326a)를 형성할 수 있다. This mask layer 326 may be formed on the first doped layer 322, the undoped layer 324, and the semiconductor layer 30 with a desired shape using a mask. Alternatively, it may be formed on the semiconductor layer 30 with a desired shape by a method such as inkjet or screen printing. Alternatively, a material corresponding to the mask layer 326 may be entirely formed in the first doping layer 322, the undoped layer 324, and the semiconductor layer 30, and then a portion corresponding to the opening 326a may be etched by an etching solution, The mask layer 326 may be formed by removing it by a paste or the like. Alternatively, when the mask layer 326 is formed of a silicon carbide layer as in the present embodiment, the opening portion 326a can be formed by irradiating the laser 310. [

이어서, 도 3h에 도시한 바와 같이, 열처리에 의하여 제1 도전형 반도체층(320)(또는 제1 도전형 영역(32)) 및 제2 도전형 반도체층(340)을 형성한다. 이때, 제2 도전형 도펀트를 포함하는 기체(일 예로, 인을 포함하는 기체, 예를 들어, POCl3) 분위기에서 열처리할 수 있다. Next, as shown in FIG. 3H, the first conductivity type semiconductor layer 320 (or the first conductivity type region 32) and the second conductivity type semiconductor layer 340 are formed by heat treatment. At this time, heat treatment can be performed in an atmosphere of a gas containing a second conductive type dopant (for example, a gas including phosphorus, for example, POCl 3 ).

그러면, 제1 도핑층(322)에 인접한 진성 반도체층(300)에 제1 도전형 도펀트가 확산되어 제1 도전형 반도체층(320)이 형성된다. 그리고 개구부(326a)를 통하여 제2 도전형 도펀트가 열적 확산법에 의하여 확산되어 개구부(326a)에 대응하는 부분에 제2 도전형 반도체층(340)이 형성된다. 이에 의하여 제2 도전형 영역(34)과 오목부(36)에 대응하는 영역에 제2 도전형 반도체층(340)이 형성된다. The first conductivity type semiconductor layer 320 is formed by diffusing the first conductivity type dopant into the intrinsic semiconductor layer 300 adjacent to the first doping layer 322. The second conductive dopant is diffused through the opening 326a by a thermal diffusion method, and the second conductive type semiconductor layer 340 is formed at a portion corresponding to the opening 326a. Thus, the second conductivity type semiconductor layer 340 is formed in a region corresponding to the second conductivity type region 34 and the concave portion 36.

이때, 제2 도전형 도펀트가 반도체 기판(10)의 전면으로 열적 확산법에 의하여 확산되어 전면 전계 영역(130)이 함께 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 전면 전계 영역(130)이 별도의 공정에서 별도로 형성될 수도 있다. At this time, the second conductive dopant may be diffused to the front surface of the semiconductor substrate 10 by a thermal diffusion method to form the front electric field area 130 together. However, the present invention is not limited thereto, and the front electric field area 130 may be separately formed in a separate process.

본 실시예에서는 상대적으로 넓은 면적을 가지는 제1 도전형 반도체층(320)을 제1 도핑층(322)을 이용하여 형성하고, 상대적으로 좁은 면적을 가지는 제2 도전형 영역(34) 및 오목부(36)에 해당하는 영역에 마스크층(326)에 개구부(326a)를 형성하여 열적 확산에 의하여 제2 도전형 반도체층(340)을 형성한다. 이에 의하여 넓은 면적의 제1 도전형 반도체층(320)을 안정적으로 형성하고, 개구부(326a)를 좁은 면적으로 형성한 후에 열적 확산법으로 제2 도전형 반도체층(340)을 형성하여 공정을 단순화할 수 있다. In this embodiment, the first conductive semiconductor layer 320 having a relatively large area is formed using the first doping layer 322, the second conductive type region 34 having a relatively narrow area, An opening 326a is formed in the mask layer 326 in the region corresponding to the first conductive semiconductor layer 36 to form the second conductive semiconductor layer 340 by thermal diffusion. Accordingly, the first conductivity type semiconductor layer 320 having a large area can be formed stably, the opening 326a can be formed with a narrow area, and then the second conductivity type semiconductor layer 340 can be formed by a thermal diffusion method to simplify the process .

그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 도전형 반도체층(320, 340)의 형성 방법으로 알려진 다양한 방법(이온 주입법, 레이저 도핑법 등)이 사용될 수 있다. 그리고 반도체 기판(10)의 전면에 형성되는 전면 전계 영역(130)은 이온 주입법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 형성될 수 있다. 또한, 전면 전계 영역(130)이 별도로 형성되지 않는 것도 가능하다. However, the present invention is not limited thereto, and various methods known as a method of forming the first and second conductivity type semiconductor layers 320 and 340 (ion implantation, laser doping, etc.) may be used. The front electric field region 130 formed on the entire surface of the semiconductor substrate 10 may be formed by various methods such as ion implantation, laser doping, and the like. It is also possible that the front electric field area 130 is not formed separately.

이어서, 도 3i에 도시한 바와 같이, 오목부(36)가 형성될 부분에 대응하는 개구부(328a)를 구비하는 마스크층(328)을 형성한다. Next, as shown in FIG. 3I, a mask layer 328 having an opening portion 328a corresponding to a portion where the concave portion 36 is to be formed is formed.

이러한 마스크층(328)은 제1 및 제2 도전형 불순물을 포함하지 않는 언도프트 물질로 구성된다. 일례로, 마스크층(328)은 실리콘 탄화물로 구성되는 실리콘 탄화물층일 수 있다. 실리콘 탄화물층은 레이저에 의하여 쉽게 패터닝될 수 있고, 도펀트의 도핑을 효과적으로 방지할 수 있으며, 추후에 간단한 공정에 의하여 쉽게 제거될 수 있다. This mask layer 328 is composed of an undoped material that does not contain the first and second conductive impurities. In one example, the mask layer 328 may be a silicon carbide layer comprised of silicon carbide. The silicon carbide layer can be easily patterned by a laser, effectively prevent doping of the dopant, and can be easily removed later by a simple process.

이러한 마스크층(328)은 마스크를 이용하여 원하는 형상을 가지는 상태로 제1 도핑층(322), 언도프트층(324) 및 반도체층(30) 위에 형성될 수 있다. 또는, 잉크젯 또는 스크린 인쇄 등의 방법에 의하여 원하는 형상을 가지는 상태로 반도체층(30) 위에 형성될 수 있다. 또는, 마스크층(328)에 해당하는 물질을 제1 도핑층(322), 언도프트층(324) 및 반도체층(30)에 전체적으로 형성한 다음 개구부(328a)에 해당하는 부분을 에칭 용액, 에칭 페이스트 등에 의하여 제거하여 마스크층(328)을 형성할 수도 있다. 또는, 본 실시예에서와 같이 마스크층(328)이 실리콘 탄화물층으로 구성되는 경우에는 레이저를 조사하여 개구부(328a)를 형성할 수 있다. The mask layer 328 may be formed on the first doped layer 322, the undoped layer 324, and the semiconductor layer 30 with a desired shape using a mask. Alternatively, it may be formed on the semiconductor layer 30 with a desired shape by a method such as inkjet or screen printing. Alternatively, a material corresponding to the mask layer 328 may be formed entirely in the first doping layer 322, the undoped layer 324, and the semiconductor layer 30, and then a portion corresponding to the opening 328a may be etched by an etching solution, The mask layer 328 may be formed by removing it by a paste or the like. Alternatively, when the mask layer 328 is formed of a silicon carbide layer as in the present embodiment, the opening 328a can be formed by irradiating a laser beam.

이어서, 도 3j에 도시한 바와 같이, 식각 용액으로 개구부(328a)에 의하여 노출된 반도체층(30)을 식각하여 오목부(36)를 형성할 수 있다. 식각 용액은 반도체층(30)과 제2 부분(202)에 대하여 식각비가 다른 물질 또는 선택적인 식각비를 가지는 물질을 사용할 수 있다. 일 예로, 식각 용액으로 알칼리 용액(예를 들어, 수산화 칼륨 용액)을 사용하면, 반도체층(30)에는 높은 식각비를 가지고 산화물로 구성되는 제2 부분(202)에는 낮은 식각비를 가진다. 그러면, 반도체층(30)은 쉽게 식각되고, 제2 부분(202)은 쉽게 식각되지 않으므로 반도체층(30)이 식각되어 제2 부분(202)에 식각 용액이 닿게 되면 식각이 정지된다. 이에 의하여 단순하고 안정적인 방법에 의하여 오목부(36)를 형성할 수 있다. Next, as shown in FIG. 3J, the recessed portion 36 can be formed by etching the semiconductor layer 30 exposed by the opening portion 328a with the etching solution. The etching solution may be a material having an etch rate different from that of the semiconductor layer 30 and the second portion 202 or a material having a selective etch rate. For example, when an alkali solution (for example, a potassium hydroxide solution) is used as the etching solution, the semiconductor layer 30 has a low etch rate in the second portion 202 having a high etch rate and composed of oxide. Then, since the semiconductor layer 30 is easily etched and the second portion 202 is not easily etched, the etching stops when the semiconductor layer 30 is etched and the etching solution reaches the second portion 202. Thus, the concave portion 36 can be formed by a simple and stable method.

본 실시예에서는 오목부(36)에 대응하는 부분에 제2 도전형 반도체층(340)이 위치하게 되므로, 제2 도전형 반도체층(340)의 일부가 식각 용액에 의하여 제거되어 오목부(36)가 형성된다. n형을 가지는 제2 도전형 반도체층(340)의 식각비가 p형을 가지는 제1 도전형 반도체층(30) 또는 진성 반도체층(300)의 식각비보다 크므로, 제2 도전형 반도체층(340)에 오목부(36)를 형성하면 오목부(36)를 좀더 빠른 속도로 쉽게 형성할 수 있다. 일 예로, 식각 용액으로 수산화칼륨을 사용할 경우에 n형 영역의 식각비가 12 nm/min 내지 13 nm/min이고, p형 영역의 식각비가 3 nm/min 내지 4 nm/min이고, i형 영역의 식각비가 대략 10 nm/min일 수 있다. 이에 따라 본 실시예에서는 n형을 가지는 제2 도전형 반도체층(340)을 식각하여 오목부(36)를 형성하여 식각 속도를 향상하고 식각비 차이에 의하여 안정적으로 오목부(36)를 형성할 수 있다. A part of the second conductivity type semiconductor layer 340 is removed by the etching solution and the concave portion 36 is formed in the second conductivity type semiconductor layer 340. In this case, Is formed. since the etch ratio of the n-type second conductivity type semiconductor layer 340 is greater than the etch rate of the p-type first conductivity type semiconductor layer 30 or the intrinsic semiconductor layer 300, The concave portion 36 can be easily formed at a higher speed. For example, when potassium hydroxide is used as the etching solution, the etching ratio of the n-type region is 12 nm / min to 13 nm / min, the etching rate of the p-type region is 3 nm / min to 4 nm / min, The etch rate can be approximately 10 nm / min. Accordingly, in this embodiment, the recessed portion 36 is formed by etching the n-type second conductive semiconductor layer 340 to improve the etching rate and form the concave portion 36 stably by the etching ratio difference .

본 실시예에서는 오목부(36)를 형성하기 전의 공정(예를 들어, 도 3h에 도시한 공정)에서 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 도 9에 도시한 바와 같이, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(38)이 위치하는 반도체층(30)을 형성하는 것도 가능하다. 이에 대해서는 추후에 좀더 상세하게 설명한다. 오목부(36)를 형성하기 전에 배리어 영역(38)이 위치하는 반도체층(30)을 형성한 경우에는 배리어 영역(38)을 전체적으로 제거하여 본 실시예에 따른 오목부(36)를 형성할 수 있다. In this embodiment, it is exemplified that the first conductivity type region 32 and the second conductivity type region 34 are in contact with each other in the process (for example, the process shown in Fig. 3H) before the recess 36 is formed Respectively. However, the present invention is not limited thereto. It is also possible to form the semiconductor layer 30 in which the barrier region 38 is located between the first conductivity type region 32 and the second conductivity type region 34 as shown in Fig. This will be described in more detail later. In the case where the semiconductor layer 30 in which the barrier region 38 is located is formed before the recess 36 is formed, the recess region 36 can be formed by removing the barrier region 38 as a whole have.

이어서, 도 3k에 도시한 바와 같이, 마스크층(328)을 제거할 수 있다. 일 예로, 마스크층(328)은 이를 제거하는 식각 용액(예를 들어, 희석된 불산(HF))을 이용하게 쉽게 제거될 수 있다. Then, as shown in FIG. 3K, the mask layer 328 can be removed. In one example, the mask layer 328 can be easily removed using an etching solution (e.g., diluted hydrofluoric acid (HF)) to remove it.

이어서, 도 3l에 도시한 바와 같이, 반도체 기판(10)의 전면에 패시베이션막(24) 및 반사 방지막(26)을 차례로 형성하고, 반도체 기판(10)의 후면에 절연층(40)을 형성한다. 즉, 반도체 기판(10)의 전면 위에 패시베이션막(24) 및 반사 방지막(26)을 전체적으로 형성하고, 반도체 기판(10)의 후면 위에 제1 및 제2 도전형 영역(32, 34)을 덮도록 전체적으로 절연층(40)을 형성한다. 패시베이션막(24), 반사 방지막(26) 및 절연층(40)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 패시베이션막(24) 및 반사 방지막(26), 그리고 절연층(40)의 형성 순서는 다양하게 변형될 수 있다.Next, as shown in FIG. 31, a passivation film 24 and an antireflection film 26 are sequentially formed on the entire surface of the semiconductor substrate 10, and an insulating layer 40 is formed on the rear surface of the semiconductor substrate 10 . That is, the passivation film 24 and the antireflection film 26 are entirely formed on the front surface of the semiconductor substrate 10 and the first and second conductivity type regions 32 and 34 are covered on the rear surface of the semiconductor substrate 10 The insulating layer 40 is formed as a whole. The passivation film 24, the antireflection film 26 and the insulating layer 40 may be formed by various methods such as a vacuum deposition method, a chemical vapor deposition method, a spin coating method, a screen printing method or a spray coating method. The order of forming the passivation film 24 and the antireflection film 26, and the insulating layer 40 may be variously modified.

이어서, 도 3m에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다. Subsequently, first and second electrodes 42 and 44 connected to the first and second conductivity type regions 32 and 34 are formed, respectively, as shown in FIG. 3M.

일례로, 절연층(40)에 제1 및 제2 개구부(402, 404)를 형성하고, 제1 및 제2 개구부(402, 404) 내에 도금법, 증착법 등의 다양한 방법으로 제1 및 제2 전극(42, 44)을 형성할 수 있다. 다른 실시예로, 제1 및 제2 전극 형성용 페이스트를 절연층(40) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 제1 및 제2 개구부(402, 404)가 형성되므로, 별도로 제1 및 제2 개구부(402, 404)를 형성하는 공정을 추가하지 않아도 된다.For example, the first and second openings 402 and 404 may be formed in the insulating layer 40 and the first and second openings 402 and 404 may be formed by various methods such as a plating method and a vapor deposition method. (42, 44) can be formed. Alternatively, the first and second electrode-forming paste may be applied on the insulating layer 40 by screen printing or the like, and then fired-through or laser firing contact may be performed to form the above- It is also possible to form the first and second electrodes 42 and 44 of the shape. In this case, since the first and second openings 402 and 404 are formed when the first and second electrodes 42 and 44 are formed, the process of forming the first and second openings 402 and 404 separately You do not need to add it.

본 실시예에 따르면 제1 및 제2 부분(201, 202)을 구비하는 터널링층(20), 그리고 오목부(36)를 구비하는 반도체층(30)을 단순한 공정에 의하여 제조하여 태양 전지(100)의 효율 및 생산성을 함께 향상할 수 있다.
According to the present embodiment, the tunneling layer 20 having the first and second portions 201 and 202 and the semiconductor layer 30 having the concave portion 36 are manufactured by a simple process to form the solar cell 100 ) Efficiency and productivity can be improved at the same time.

이하, 도 6 내지 도 9를 참조하여 본 발명의 다른 실시예에 따른 태양 전지를 상세하게 설명한다. 상술한 부분에서 설명한 것과 동일 또는 유사한 부분에 대해서는 상세한 설명을 생략하고, 서로 다른 부분을 상세하게 설명한다. 그리고 상술한 실시예와 이의 변형예와, 이하의 실시예와 이의 변형예들은 서로 결합될 수 있고, 이 또한 본 발명의 범위에 속한다. Hereinafter, a solar cell according to another embodiment of the present invention will be described in detail with reference to FIGS. 6 to 9. FIG. The same or similar portions as those described in the above-mentioned portions will not be described in detail, and the different portions will be described in detail. It is to be understood that both the foregoing description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention as claimed.

도 6은 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다. 6 is a cross-sectional view illustrating a solar cell according to another embodiment of the present invention.

도 6을 참조하면, 본 실시예에서는 제2 부분(202)과 제1 도전형 영역(32)이 겹치는 폭(W5)이 제2 부분(202)과 제2 도전형 영역(34)이 겹치는 폭(W6)이 서로 다를 수 있다. 좀더 구체적으로는, 반도체 기판(10)과 다른 도전형을 가지는 제1 도전형 영역(32)과 제2 부분(202)이 겹치는 폭(W5)이 반도체 기판(10)과 동일한 도전형을 가지는 제2 도전형 영역(34)과 제2 부분(202)이 겹치는 폭(W6)보다 클 수 있다. 따라서 오목부(36)의 가상의 중심선(특히, 오목부(36)가 위치하지 않은 제2 부분(202)의 표면을 기준으로 할 때의 오목부(36)의 가상의 중심선)(CL1)이 제2 부분(202)의 가상의 중심선(CL2)보다 제2 도전형 영역(34)에 가깝께 위치할 수 있다. 6, the width W5 of the overlapping portion of the second portion 202 and the first conductivity type region 32 is greater than the width W5 of the overlapping portion of the second portion 202 and the second conductivity type region 34 (W6) may be different from each other. More specifically, the width W5 of the first conductive type region 32 having a different conductivity type from that of the semiconductor substrate 10 and the second portion 202 overlap with each other, 2 conductivity type region 34 and the second portion 202 overlap with each other. The virtual center line CL1 of the concave portion 36 (particularly, the imaginary center line of the concave portion 36 when the surface of the second portion 202 where the concave portion 36 is not located is referred to) And may be located closer to the second conductivity type region 34 than the imaginary center line CL2 of the second portion 202. [

이와 같이 제2 부분(202)이 제1 도전형 영역(32) 쪽에 치우쳐서 형성되면, 반도체 기판(10)의 다수 캐리어가 오목부(36) 부근으로 터널링되어 제1 도전형 영역(32)의 다수 캐리어와 결합하여 발생할 수 있는 재결합을 효과적으로 방지할 수 있다. 반도체 기판(10)의 다수 캐리어가 제2 도전형 영역(34) 쪽으로 이동하여도 태양 전지(100)의 특성이 저하되지는 않으므로, 제2 부분(202)이 제2 도전형 영역(34)에는 덜 걸쳐질 수 있다. When the second portion 202 is biased toward the first conductivity type region 32, the majority carriers of the semiconductor substrate 10 are tunneled to the vicinity of the concave portion 36 to form a plurality of first conductivity type regions 32 It is possible to effectively prevent recombination that may occur in combination with the carrier. The characteristics of the solar cell 100 do not deteriorate even when a large number of carriers of the semiconductor substrate 10 move toward the second conductivity type region 34 and the second portion 202 is located in the second conductivity type region 34 Can be sprung less.

그러나 본 발명이 이에 한정되는 것은 아니다. 다른 변형예로, 제2 부분(202)이 제2 도전형 영역(34) 쪽으로 치우쳐서 형성되어, 제1 도전형 영역(32) 쪽에 위치한 제2 부분(202)의 부분의 폭이 제2 도전형 영역(34) 쪽에 위치한 제2 부분(202)의 부분의 폭보다 작을 수 있다. 그 외의 다양한 변형이 가능하다.However, the present invention is not limited thereto. The second portion 202 is biased toward the second conductivity type region 34 so that the width of the portion of the second portion 202 located on the side of the first conductivity type region 32 becomes the second conductivity type May be less than the width of the portion of the second portion 202 located on the region 34 side. Various other variations are possible.

이러한 구조는 의도적으로 형성될 수도 있고 또는 공정 오차 등에 의하여 형성될 수도 있다. Such a structure may be intentionally formed or may be formed by a process error or the like.

도 7은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 부분 단면도이다. 도 8은 도 7의 변형예에 따른 태양 전지를 도시한 부분 단면도이다. 여기서, 도 7 및 도 8에서는 도 1의 확대원에 대응하는 부분을 도시하였다. 그리고 도 9는 도 7에 도시한 실시예에 따른 태양 전지의 제조 방법에서 오목부(36)를 형성하기 전의 반도체층(30)을 포함하는 상태의 단면도이다. 참고로, 도 9는 도 3k에 대응하는 공정을 도시한 단면도이다. 7 is a partial cross-sectional view illustrating a solar cell according to another embodiment of the present invention. 8 is a partial cross-sectional view of a solar cell according to a modification of FIG. Here, in Figs. 7 and 8, a portion corresponding to the enlargement circle in Fig. 1 is shown. 9 is a sectional view of a state including the semiconductor layer 30 before forming the concave portion 36 in the method of manufacturing the solar cell according to the embodiment shown in FIG. 9 is a cross-sectional view showing a process corresponding to FIG. 3K.

도 7을 참조하면, 본 실시예에서는 오목부(36)가 반도체층(30)에 전체 두께에 형성되지 않고 일부 부분에만 형성될 수 있다. 이에 의하여 오목부(36)의 하부에 반도체층(30)의 일부가 존재하여, 오목부(36)가 형성된 부분의 두께가 오목부(36)가 형성되지 않은 부분의 두께보다 작을 수 있다. 이와 같이 오목부(36)은 의도적으로 또는 공정 오차에 의하여 형성될 수 있다. Referring to FIG. 7, in the present embodiment, the recesses 36 may not be formed in the entire thickness of the semiconductor layer 30 but may be formed only in a part of the semiconductor layer 30. A part of the semiconductor layer 30 is present under the recess 36 and the thickness of the portion where the recess 36 is formed may be smaller than the thickness of the portion where the recess 36 is not formed. As such, the recess 36 can be formed intentionally or by a process error.

이와 같이 오목부(36)가 전체 두께에 형성되지 않아 오목부(36)와 제2 부분(202) 사이에 반도체층(30)이 일부 잔류하는 경우에도 제1 도전형 영역(32)과 제2 도전형 영역(34)의 경계 부분에서 반도체층(30)의 면적 또는 부피를 줄여 누설 전류가 발생하는 것을 줄일 수 있다. Even if the concave portion 36 is not formed in the entire thickness and a part of the semiconductor layer 30 remains between the concave portion 36 and the second portion 202, the first conductive type region 32 and the second The area or the volume of the semiconductor layer 30 at the boundary portion of the conductive type region 34 can be reduced to reduce the occurrence of leakage current.

이때, 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이의 경계 부분에 배리어 영역(38)이 위치하는 것을 예시하였다. 즉, 도 7 및 도 8에 도시한 바와 같이 오목부(36)와 제2 부분(202) 사이에 배리어 영역(38)이 위치할 수 있다. 그러면, 오목부(36) 하부에 배리어 영역(38)이 잔류할 경우에 누설 전류를 좀더 최소화할 수 있다. In this embodiment, the barrier region 38 is located at the boundary between the first conductivity type region 32 and the second conductivity type region 34 in this embodiment. That is, the barrier region 38 may be located between the recess 36 and the second portion 202, as shown in FIGS. Then, the leakage current can be further minimized when the barrier region 38 remains under the concave portion 36.

이때, 도 7에 도시한 바와 같이 배리어 영역(38)이 오목부(36)의 폭(특히, 제2 부분(202)에 인접한 부분에서의 가장 작은 폭)보다 작은 폭을 가질 수 있다. 이에 의하면 제1 및 제2 도전형 영역(32, 34)의 면적을 최대화하여 광전 변환 효율을 향상할 수 있다. At this time, as shown in Fig. 7, the barrier region 38 may have a smaller width than the width of the concave portion 36 (in particular, the smallest width in the portion adjacent to the second portion 202). According to this, the area of the first and second conductivity type regions 32 and 34 can be maximized to improve the photoelectric conversion efficiency.

또는, 도 8에 도시한 바와 같이, 배리어 영역(38)이 오목부(36)의 폭(특히, 제2 부분(202)과 반대되는 면에서의 가장 큰 폭)보다 큰 폭을 가질 수 있다. 이 경우에는 제1 도전형 영역(32)과 오목부(36)의 사이에 배리어 영역(38)이 추가적으로 위치할 수 있고 제2 도전형 영역(34)과 오목부(36) 사이에 배리어 영역(38)이 위치할 수 있다. 이에 의하여 오목부(36)의 주변에 배리어 영역(38)이 추가적으로 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 발생하는 누설 전류를 최소화할 수 있다. 이때, 배리어 영역(38)의 폭은 제2 부분(202)의 폭보다 클 수도 있고 작을 수도 있고 같을 수 있다. Alternatively, as shown in Fig. 8, the barrier region 38 may have a width larger than the width of the concave portion 36 (in particular, the largest width in the surface opposite to the second portion 202). In this case, a barrier region 38 may be additionally located between the first conductivity type region 32 and the recess 36 and a barrier region 38 may be formed between the second conductivity type region 34 and the recess 36 38) can be located. Thus, the barrier region 38 may be additionally disposed around the recess 36 to minimize the leakage current generated between the first conductive type region 32 and the second conductive type region 34. At this time, the width of the barrier region 38 may be larger or smaller than the width of the second portion 202, or may be the same.

도 8에서는 오목부(38)가 반도체층(30)의 두께의 일부에서만 형성되는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서 도 1에 도시한 바와 같이 오목부(38)가 반도체층(30)의 두께의 전체에 형성되어 제2 부분(202)에 닿도록 형성될 수 있다. 그러면, 제1 도전형 영역(32)과 제2 도전형 영역(34)이 전체적으로 이격되고 오목부(36)와 제1 및 제2 도전형 영역(32, 34) 사이 각각에 배리어 영역(38)이 위치하게 된다. In FIG. 8, the concave portion 38 is formed only in a part of the thickness of the semiconductor layer 30, but the present invention is not limited thereto. Therefore, as shown in Fig. 1, the concave portion 38 may be formed over the entire thickness of the semiconductor layer 30 so as to touch the second portion 202. The first conductive type region 32 and the second conductive type region 34 are entirely spaced and the barrier region 38 is formed between the recess 36 and the first and second conductive type regions 32 and 34, .

또한, 도 8에서는 배리어 영역(38)이 제1 도전형 영역(32)과 오목부(36) 사이 및 제2 도전형 영역(34)과 오목부(36) 사이에 각기 위치하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 배리어 영역(38)이 제1 도전형 영역(32)과 오목부(36) 사이 및 제2 도전형 영역(34)과 오목부(36) 사이 중 어느 하나에만 형성될 수 있다. 특히, 배리어 영역(38)이 재결합에 의한 문제가 더 많이 일어날 수 있는 제1 도전형 영역(32)과 오목부(36) 사이에만 위치할 수 있다. 이때, 오목부(36)는 반도체층(30)의 두께의 전체 또는 일부에 대응하도록 형성될 수 있다. 8 illustrates that the barrier region 38 is located between the first conductive type region 32 and the recessed portion 36 and between the second conductive type region 34 and the recessed portion 36, respectively. However, the present invention is not limited thereto, and the barrier region 38 may be formed only between the first conductive type region 32 and the concave portion 36, or between the second conductive type region 34 and the concave portion 36 . In particular, the barrier region 38 may be located only between the first conductive type region 32 and the recess 36 where there may be more problems due to recombination. At this time, the recesses 36 may be formed so as to correspond to all or a part of the thickness of the semiconductor layer 30.

배리어 영역(38)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 즉, 배리어 영역(38)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(38)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(38)은 서로 측면이 접촉되면서 연속적으로 형성되는 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 배리어 영역(38)은 실질적으로 도펀트를 포함하지 않을 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(38)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(38)의 제조 방법을 단순화할 수 있다. The barrier region 38 may comprise a variety of materials capable of substantially insulating them between the first and second conductivity type regions 32 and 34. That is, an undoped (i.e., unshown) insulating material (e.g., oxide, nitride) or the like may be used for the barrier region 38. Alternatively, the barrier region 38 may comprise an intrinsic semiconductor. At this time, the first conductive type region 32, the second conductive type region 34, and the barrier region 38 are formed of the same semiconductor (for example, amorphous silicon, microcrystalline silicon, polycrystalline silicon, ), While the barrier region 38 may be substantially free of dopants. For example, a semiconductor layer containing a semiconductor material may be formed, and then a first conductive type dopant may be doped in a part of the semiconductor layer to form a first conductive type region 32, and a second conductive type dopant A region where the first conductivity type region 32 and the second conductivity type region 34 are not formed may constitute the barrier region 38. In this case, This makes it possible to simplify the manufacturing method of the first conductivity type region 32, the second conductivity type region 34, and the barrier region 38.

상술한 구조의 오목부(36) 및 배리어 영역(38)을 구비하는 반도체층(30)은ㄷ 다양한 방법에 의하여 형성될 수 있다. 예를 들어, 도 9에 도시한 바와 같이, 오목부(38)를 형성하기 전에 반도체층(30)을 형성하는 공정(도 3h에 대응하는 공정)에서 제1 및 제2 도전형 영역(32, 34), 그리고 배리어 영역(38)을 구비하는 반도체층(30)을 형성할 수 있다. 이러한 반도체층(30)은, 도 3g에 도시한 공정에서, 마스크층(326)에 개구부(326a)을 형성할 때 제1 도핑층(322) 및 언도프트층(324)의 주변부에 위치한 반도체층(30) 위에도 마스크층(326)이 일부 위치하도록 하고, 도 3h에 도시한 공정에서와 같이 열처리하여 형성될 수 있다. 이어서, 도 3i에 도시한 공정과 같이, 배리어 영역(38)이 위치한 부분에서 오목부(36)를 형성하면 도 7 또는 도 8에 도시한 바와 같은 태양 전지를 제조할 수 있다. The semiconductor layer 30 having the concave portion 36 and the barrier region 38 of the above-described structure can be formed by various methods. For example, as shown in Fig. 9, in the step of forming the semiconductor layer 30 (the step corresponding to Fig. 3H) before forming the concave portion 38, the first and second conductivity type regions 32, 34, and a barrier region 38 can be formed. 3G, the semiconductor layer 30 includes a first doping layer 322 and a second semiconductor layer 322 located in the periphery of the undoped layer 324 when the opening 326a is formed in the mask layer 326. [ The mask layer 326 may be partially formed on the substrate 30, and may be formed by heat treatment as in the process shown in FIG. 3H. Next, as shown in FIG. 3I, when the concave portion 36 is formed in the portion where the barrier region 38 is located, a solar cell as shown in FIG. 7 or 8 can be manufactured.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects and the like according to the above-described embodiments are included in at least one embodiment of the present invention, and the present invention is not limited to only one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified in other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

100: 태양 전지
10: 반도체 기판
20: 터널링층
201: 제1 부분
202: 제2 부분
204: 함몰부
24: 패시베이션막
26: 반사 방지막
30: 반도체층
32: 제1 도전형 영역
34: 제2 도전형 영역
36: 오목부
40: 절연층
42: 제1 전극
44: 제2 전극 100: Solar cell
10: semiconductor substrate
20: Tunneling layer
201: First part
202: second part
204: depression
24: Passivation film
26: Antireflection film
30: semiconductor layer
32: first conductivity type region
34: second conductivity type region
36:
40: Insulating layer
42: first electrode
44: Second electrode

Claims (20)

반도체 기판;
상기 반도체 기판 위에 위치하는 제1 부분 및 상기 제1 부분 위에서 부분적으로 위치하는 제2 부분을 포함하는 터널링층; 및
상기 터널링층 위에 위치하는 반도체층
을 포함하고,
상기 반도체층은 상기 제2 부분 위에 위치하는 오목부를 구비하는 태양 전지. A semiconductor substrate;
A tunneling layer comprising a first portion located on the semiconductor substrate and a second portion located partially on the first portion; And
The semiconductor layer located above the tunneling layer
/ RTI >
And the semiconductor layer has a concave portion located on the second portion. 제1항에 있어서,
상기 반도체층이, 상기 터널링층 위에서 함께 위치하는 제1 도전형 영역 및 제2 도전형 영역을 포함하고,
상기 오목부가 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에서 상기 제2 부분 위에 위치하는 태양 전지. The method according to claim 1,
Wherein the semiconductor layer comprises a first conductive type region and a second conductive type region which are co-located on the tunneling layer,
Wherein the concave portion is located on the second portion between the first conductive type region and the second conductive type region. 제1항에 있어서,
상기 오목부는 상기 반도체층이 형성되지 않는 이격 공간부로 구성되거나 또는 상기 반도체층의 다른 부분보다 적은 두께를 가지는 태양 전지. The method according to claim 1,
Wherein the concave portion is constituted by a spaced-apart space portion in which the semiconductor layer is not formed, or has a thickness less than other portions of the semiconductor layer. 제1항에 있어서,
상기 오목부의 폭보다 상기 제2 부분의 폭이 더 큰 태양 전지. The method according to claim 1,
And the width of the second portion is larger than the width of the concave portion. 제4항에 있어서,
상기 오목부의 폭 : 상기 제2 부분의 폭은 1:1.12 내지 1:3인 태양 전지. 5. The method of claim 4,
The width of the concave portion: the width of the second portion is from 1: 1.12 to 1: 3. 제1항에 있어서,
상기 제2 부분의 두께가 상기 제1 부분의 두께보다 큰 태양 전지. The method according to claim 1,
And the thickness of the second portion is larger than the thickness of the first portion. 제6항에 있어서,
상기 제1 부분의 두께가 2nm 이하이고,
상기 제2 부분의 두께가 3nm 이상인 태양 전지. The method according to claim 6,
Wherein the first portion has a thickness of 2 nm or less,
And the thickness of the second portion is 3 nm or more. 제1항에 있어서,
상기 오목부의 전체 부분이 상기 제2 부분 위에 위치하는 태양 전지. The method according to claim 1,
And the entire portion of the concave portion is located above the second portion. 제1항에 있어서,
상기 제2 부분이 식각 정지층으로 사용되는 태양 전지. The method according to claim 1,
And the second portion is used as an etch stop layer. 제2항에 있어서,
상기 오목부에서 상기 제1 도전형 영역에 인접한 제1 측면과 상기 오목부에서 상기 제2 도전형 영역에 인접한 제2 측면이 서로 다른 기울기를 가지는 태양 전지. 3. The method of claim 2,
The first side adjacent to the first conductivity type region in the concave portion and the second side adjacent to the second conductivity type region in the concave portion have different slopes. 제8항에 있어서,
상기 제1 도전형 영역이 p형을 가지고,
상기 제2 도전형 영역이 n형을 가지며,
상기 제2 측면의 기울기가 상기 제1 측면의 기울기보다 작은 태양 전지. 9. The method of claim 8,
Wherein the first conductivity type region has a p-type,
The second conductivity type region having n-type conductivity,
Wherein a slope of the second side is smaller than a slope of the first side. 제1항에 있어서,
상기 제2 부분에서 상기 오목부에 대응하는 부분에 함몰부가 형성되는 태양 전지. The method according to claim 1,
And a depression is formed in a portion corresponding to the concave portion in the second portion. 제1항에 있어서,
상기 제1 부분과 상기 제2 부분이 동일한 물질 및 조성을 가져 단일층을 구성하는 태양 전지. The method according to claim 1,
Wherein the first portion and the second portion have the same material and composition and constitute a single layer. 제1항에 있어서,
상기 제1 부분과 상기 제2 부분이 서로 다른 물질 또는 서로 다른 조성을 가지는 태양 전지. The method according to claim 1,
Wherein the first portion and the second portion have different materials or different compositions. 제1항에 있어서,
상기 제2 부분이 산화물을 포함하는 태양 전지. The method according to claim 1,
And the second portion comprises an oxide. 제2항에 있어서,
상기 제1 도전형 영역이 상기 반도체 기판과 다른 도전형을 가지며,
상기 제2 부분과 상기 제1 도전형 영역이 겹치는 영역의 폭이 상기 제2 부분과 상기 제2 도전형 영역이 겹치는 영역의 폭보다 큰 태양 전지. 3. The method of claim 2,
Wherein the first conductivity type region has a conductivity type different from that of the semiconductor substrate,
Wherein a width of a region where the second portion and the first conductivity type region overlap is larger than a width of an area where the second portion and the second conductivity type region overlap. 반도체 기판 위에 제1 부분 및 상기 제1 부분 위에서 부분적으로 위치하는 제2 부분을 포함하는 터널링층을 형성하는 단계;
상기 터널링층 위에 위치하는 반도체층을 형성하는 단계; 및
상기 제2 부분 위에 위치하는 상기 반도체층을 부분적으로 식각하여 상기 제2 부분에 대응하는 상기 반도체층에 오목부를 형성하는 단계
를 포함하고,
상기 오목부를 형성하는 단계에서는 상기 제2 부분과 상기 반도체층에 대하여 선택적인 식각비를 가지는 식각 용액을 사용하는 태양 전지의 제조 방법. Forming a tunneling layer on the semiconductor substrate, the tunneling layer comprising a first portion and a second portion that is partially over the first portion;
Forming a semiconductor layer overlying the tunneling layer; And
Forming a recess in the semiconductor layer corresponding to the second portion by partially etching the semiconductor layer located on the second portion
Lt; / RTI >
Wherein the step of forming the concave portion uses an etching solution having a selective etching ratio with respect to the second portion and the semiconductor layer. 제17항에 있어서,
상기 오목부를 형성하는 단계에서 상기 제2 부분이 식각 정지층으로 사용되는 태양 전지의 제조 방법. 18. The method of claim 17,
And the second portion is used as an etch stop layer in the step of forming the concave portion. 제17항에 있어서,
상기 반도체층을 형성하는 단계에서, 상기 터널링층 위에서 함께 위치하는 p형 영역과 n형 영역을 포함하고 상기 n형 영역이 상기 오목부가 형성될 영역에 형성되고,
상기 오목부를 형성하는 단계에서는 상기 n형 영역을 식각하여 상기 오목부를 형성하는 태양 전지의 제조 방법. 18. The method of claim 17,
Wherein in the step of forming the semiconductor layer, a p-type region and an n-type region which are located together on the tunneling layer and the n-type region is formed in a region where the recess is to be formed,
And forming the concave portion by etching the n-type region in the step of forming the concave portion. 제17항에 있어서,
상기 반도체층이 실리콘을 포함하고,
상기 제2 부분이 산화물을 포함하며,
상기 식각 용액이 수산화칼륨 용액을 포함하는 태양 전지의 제조 방법. 18. The method of claim 17,
Wherein the semiconductor layer comprises silicon,
Said second portion comprising an oxide,
Wherein the etching solution comprises a potassium hydroxide solution.
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