KR20160109988A - Semiconductor devices and methods of manufacturing the same - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것이다. 보다 상세하게, 수직형 메모리 소자에 관한 것이다.The present invention relates to a semiconductor device. More specifically, the present invention relates to a vertical memory device.
최근, 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 메모리 소자가 개발되고 있다. 상기 수직 방향으로 메모리 셀들이 다층으로 적층됨에 따라 수직 적층된 막들에는 높은 스트레스가 가해질 수 있다. 이에 따라, 상기 수직형 메모리 소자에 구조적 및/또는 전기적 불량이 발생될 수 있다.Recently, vertical memory devices in which memory cells are vertically stacked from the substrate surface are being developed. As the memory cells are stacked in multiple layers in the vertical direction, high stress may be applied to the vertically stacked films. Accordingly, a structural and / or electrical failure may occur in the vertical type memory device.
본 발명의 일 과제는 스트레스에 의한 불량이 감소되는 반도체 소자를 제공하는 것이다.An object of the present invention is to provide a semiconductor device in which defects due to stress are reduced.
본 발명의 일 과제는 상기 반도체 소자의 제조 방법을 제공하는 것이다.An object of the present invention is to provide a method of manufacturing the semiconductor device.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는 셀 영역 및 더미 영역을 포함하는 기판, 상기 셀 영역 상에 배치되고, 상기 기판 상면에 대해 수직한 제1 방향으로 연장되는 제1 채널 구조물들, 상기 제1 채널 구조물들의 외측벽을 감싸며 상기 제1 방향을 따라 서로 이격되어 적층되고 제2 방향으로 연장되는 게이트 라인들, 상기 셀 영역 상의 상기 게이트 라인들의 사이에 배치되고, 상기 제2 방향으로 연장되는 공통 소스 라인들, 상기 더미 영역 상에, 상기 제2 방향과 수직한 제3 방향으로 계단 형상을 가지면서 상기 제1 방향을 따라 이격되도록 적층되고, 적어도 일부는 게이트 라인들과 동일한 도전 물질을 포함하는 더미 패턴들 및 상기 더미 영역 상에, 상기 더미 패턴들을 관통하면서 연장되는 더미 소스 라인들을 포함한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a substrate including a cell region and a dummy region; a first electrode disposed on the cell region and extending in a first direction First gate structures extending in a first direction, first gate structures extending in a first direction, first gate structures extending in a first direction, first gate structures extending in a second direction, And common source lines extending in the second direction are stacked on the dummy region so as to be spaced along the first direction with a stepped shape in a third direction perpendicular to the second direction, Dummy patterns comprising the same conductive material as the gate lines and on the dummy region, dummy source lines extending through the dummy patterns .
예시적인 실시예들에 있어서, 상기 더미 영역은 상기 셀 영역의 상기 제3 방향의 가장자리 부위와 인접하게 배치될 수 있다. In exemplary embodiments, the dummy region may be disposed adjacent to an edge portion of the cell region in the third direction.
예시적인 실시예들에 있어서, 상기 더미 소스 라인들은 상기 공통 소스 라인과 동일한 도전 물질을 포함할 수 있다. In exemplary embodiments, the dummy source lines may comprise the same conductive material as the common source line.
예시적인 실시예들에 있어서, 상기 더미 소스 라인들은 상기 제3 방향으로 연장될 수 있다. In exemplary embodiments, the dummy source lines may extend in the third direction.
예시적인 실시예들에 있어서, 상기 더미 소스 라인들 사이의 간격은 상기 공통 소스 라인들 사이의 간격과 동일할 수 있다. 또한, 상기 더미 패턴들은 상기 게이트 라인과 동일한 도전 물질로 형성될 수 있다. In exemplary embodiments, the spacing between the dummy source lines may be equal to the spacing between the common source lines. In addition, the dummy patterns may be formed of the same conductive material as the gate lines.
예시적인 실시예들에 있어서, 상기 공통 소스 라인들 사이의 간격은 상기 공통 소스 라인들 사이의 간격보다 넓을 수 있다. 또한, 상기 더미 패턴들은 상기 게이트 라인과 동일한 도전 물질을 포함하는 도전 패턴 및 질화물을 포함하는 희생막 패턴을 포함할 수 있다. In exemplary embodiments, the spacing between the common source lines may be wider than the spacing between the common source lines. In addition, the dummy patterns may include a sacrificial pattern including a conductive pattern and nitride including the same conductive material as the gate line.
예시적인 실시예들에 있어서, 상기 더미 패턴들은 상기 제2 방향으로 양 측 가장자리 부위에 상기 도전 패턴들을 포함하고, 상기 도전 패턴들 사이에 상기 희생막 패턴이 구비될 수 있다. In exemplary embodiments, the dummy patterns include the conductive patterns at both side edge portions in the second direction, and the sacrificial pattern may be provided between the conductive patterns.
예시적인 실시예들에 있어서, 상기 더미 소스 라인은 상기 제2 방향과 사선 방향인 제4 방향으로 연장될 수 있다. In exemplary embodiments, the dummy source line may extend in a fourth direction that is diagonal to the second direction.
예시적인 실시예들에 있어서, 상기 더미 소스 라인은 상기 제2 방향으로 연장될 수 있다. In exemplary embodiments, the dummy source line may extend in the second direction.
예시적인 실시예들에 있어서, 상기 더미 소스 라인은 상기 공통 소스 라인보다 짧은 길이를 가지면서 제2 방향으로 서로 이격될 수 있다. In exemplary embodiments, the dummy source lines may be shorter than the common source line and spaced from each other in a second direction.
예시적인 실시예들에 있어서, 상기 더미 소스 라인은 상기 공통 소스 라인과 동일한 형상을 가질 수 있다.In the exemplary embodiments, the dummy source line may have the same shape as the common source line.
예시적인 실시예들에 있어서, 상기 더미 소스 라인들 사이의 간격은 상기 공통 소스 라인들 사이의 간격보다 넓을 수 있다. In exemplary embodiments, the spacing between the dummy source lines may be wider than the spacing between the common source lines.
예시적인 실시예들에 있어서, 상기 더미 패턴들 중 일부는 상기 게이트 라인과 동일한 도전 물질로 형성되고, 상기 더미 패턴들 중 나머지는 상기 게이트 라인과 동일한 도전 물질을 포함하는 도전 패턴 및 질화물을 포함하는 희생막 패턴으로 형성될 수 있다. In some exemplary embodiments, some of the dummy patterns are formed of the same conductive material as the gate lines, and the remainder of the dummy patterns include a conductive pattern and a nitride containing the same conductive material as the gate line May be formed in a sacrificial film pattern.
예시적인 실시예들에 있어서, 상기 더미 패턴들은 상기 게이트 라인들과 대응되는 높이에 각각 형성되는 반도체 소자. In exemplary embodiments, the dummy patterns are each formed at a height corresponding to the gate lines.
예시적인 실시예들에 있어서, 상기 더미 패턴들의 상기 제1 방향의 사이와 상기 게이트 라인들의 상기 제1 방향의 사이에 각각 층간 절연막 패턴이 구비될 수 있다. In exemplary embodiments, an interlayer insulating film pattern may be provided between the first direction of the dummy patterns and the first direction of the gate lines.
예시적인 실시예들에 있어서, 상기 각각의 더미 소스 라인의 선폭은 상기 각각의 공통 소스 라인의 선폭과 동일하거나 더 넓을 수 있다. In exemplary embodiments, the linewidth of each dummy source line may be equal to or wider than the linewidth of each of the common source lines.
예시적인 실시예들에 있어서, 상기 각각의 더미 소스 라인들의 선폭은 서로 동일하거나 서로 다를 수 있다. In exemplary embodiments, the linewidths of the respective dummy source lines may be the same or different from each other.
예시적인 실시예들에 있어서, 상기 하나의 더미 소스 라인은 위치에 따라 서로 다른 선폭을 갖고, 제1 선폭 및 상기 제1 선폭보다 넓은 제2 선폭이 반복 배치될 수 있다. In the exemplary embodiments, the one dummy source line has different line widths depending on positions, and the first line width and the second line width wider than the first line width may be repeatedly arranged.
예시적인 실시예들에 있어서, 상기 더미 영역의 기판 상에 구비되고, 상기 더미 패턴들을 관통하는 제3 채널 구조물을 더 포함할 수 있다. In exemplary embodiments, the apparatus may further include a third channel structure disposed on the substrate of the dummy region, the third channel structure penetrating the dummy patterns.
예시적인 실시예들에 있어서, 상기 셀 영역에서 상기 제2 방향의 가장자리의 게이트 라인들은 상기 제2 방향으로 계단 형상을 가지면서 상기 제1 방향을 따라 이격되도록 적층되고, 상기 각각의 게이트 라인들 상에는 배선들이 구비될 수 있다. In exemplary embodiments, the gate lines at the edge of the second direction in the cell region are stacked so as to be stepped in the second direction and spaced along the first direction, and on each of the gate lines Wirings may be provided.
예시적인 실시예들에 있어서, 상기 계단 형상을 갖는 게이트 라인들 부위를 관통하는 제2 채널 구조물이 더 포함될 수 있다. In exemplary embodiments, a second channel structure may be further included that penetrates the portion of the gate lines having the step shape.
예시적인 실시예들에 있어서, 상기 셀 영역에서 상기 더미 영역과 인접하는 상기 제3 방향의 가장자리 부위에는 실재 동작되지 않는 더미 셀이 구비될 수 있다. In exemplary embodiments, a dummy cell that is not actually operated may be provided at an edge portion in the third direction adjacent to the dummy region in the cell region.
예시적인 실시예들에 있어서, 상기 더미 셀에 포함되는 공통 소스 라인은 상기 셀 영역의 메모리 셀에 형성되는 공통 소스 라인과 동일한 형상을 가질 수 있다.In exemplary embodiments, a common source line included in the dummy cell may have the same shape as a common source line formed in a memory cell of the cell region.
예시적인 실시예들에 있어서, 상기 더미 셀에 포함되는 공통 소스 라인은 상기 셀 영역의 메모리 셀에 형성되는 공통 소스 라인과 다른 형상을 가질 수 있다. In exemplary embodiments, a common source line included in the dummy cell may have a different shape from a common source line formed in a memory cell of the cell region.
예시적인 실시예들에 있어서, 상기 기판에 주변 회로 영역이 더 포함되고, 상기 주변 회로 영역에 기판 상면으로부터 제1 방향으로 연장되는 도전 패턴이 더 포함될 수 있다. In exemplary embodiments, the substrate may further include a peripheral circuit region, and the peripheral circuit region may further include a conductive pattern extending from the upper surface of the substrate in a first direction.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는, 셀 영역 및 더미 영역을 포함하는 기판, 상기 셀 영역 상에 배치되고, 상기 기판 상면에 대해 수직한 제1 방향으로 연장되는 제1 채널 구조물들, 상기 제1 채널 구조물들의 외측벽을 감싸며 상기 제1 방향을 따라 서로 이격되어 적층되고 제2 방향으로 연장되고, 상기 제2 방향과 수직한 제3 방향을 따라 배치되는 게이트 라인들, 상기 게이트 라인들의 제1 방향의 이격된 사이에 배치되는 제1 층간 절연막 패턴, 상기 셀 영역 상에서 상기 게이트 라인들의 사이에 배치되고, 상기 제2 방향으로 연장되는 공통 소스 라인들, 상기 더미 영역 상에, 상기 제2 방향과 수직한 제3 방향으로 계단 형상을 가지면서 상기 제1 방향을 따라 이격되도록 적층되고, 적어도 일부는 게이트 라인들과 동일한 도전 물질을 포함하는 더미 패턴들, 상기 더미 패턴들의 상기 제1 방향의 이격된 사이에 배치되는 제2 층간 절연막 패턴 및 상기 더미 영역 상에, 상기 더미 패턴들 및 제2 층간 절연막을 관통하면서 연장되는 더미 소스 라인들을 포함한다. According to an aspect of the present invention, there is provided a semiconductor device comprising: a substrate including a cell region and a dummy region; a first semiconductor layer disposed on the cell region, A first channel structure extending in a first direction, a first channel structure extending in a first direction, a first channel structure extending in a first direction, a first channel structure extending in a second direction, A first interlayer insulating film pattern disposed between the gate lines in the first direction and spaced apart from the gate lines in the first direction; common source lines disposed between the gate lines on the cell region and extending in the second direction; And stacked on the dummy region so as to be spaced along the first direction with a stepped shape in a third direction perpendicular to the second direction, The dummy patterns and the second interlayer insulating film are formed on the second interlayer insulating film pattern disposed between the spaced apart portions of the dummy patterns in the first direction and the dummy regions, And dummy source lines extending therethrough.
예시적인 실시예들에 있어서, 상기 더미 소스 라인들은 상기 공통 소스 라인과 동일한 도전 물질을 포함할 수 있다. In exemplary embodiments, the dummy source lines may comprise the same conductive material as the common source line.
예시적인 실시예들에 있어서, 상기 더미 패턴들은 상기 게이트 라인과 동일한 도전 물질을 포함하는 도전 패턴 및 질화물을 포함하는 희생막 패턴을 포함할 수 있다. In exemplary embodiments, the dummy patterns may include a sacrificial pattern comprising a nitride and a conductive pattern comprising the same conductive material as the gate line.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법으로, 셀 영역 및 더미 영역을 포함하는 기판 상에, 층간 절연막들 및 희생막들이 교대로 반복적으로 적층되고, 각 가장자리 부위들이 계단 형상을 갖는 몰드 구조물을 형성한다. 상기 셀 영역에 해당하는 몰드 구조물을 관통하여 상기 기판 상부면 상에 제1 채널 구조물들을 형성한다. 상기 몰드 구조물을 식각하여 상기 셀 영역의 기판 표면을 노출하고 제2 방향으로 연장되는 제1 개구부와 상기 더미 영역의 기판 표면을 노출하면서 연장되는 제2 개구부를 형성한다. 상기 제1 및 제2 개구부들에 의해 노출되는 희생막들의 적어도 일부를 제거하여 제1 및 제2 갭을 각각 형성한다. 상기 제1 갭 내부에 게이트 라인들과, 상기 제2 갭 내부에 더미 패턴들을 형성한다. 상기 제1 개구부 내부에, 상기 제2 방향으로 연장되는 공통 소스 라인들을 형성한다. 그리고, 상기 제2 개구부 내부에 더미 소스 라인들 형성한다. According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a first interlayer insulating film on a substrate including a cell region and a dummy region; And each edge portion forms a mold structure having a stepped shape. And the first channel structures are formed on the upper surface of the substrate through the mold structure corresponding to the cell region. The mold structure is etched to form a first opening that exposes the substrate surface of the cell region and extends in the second direction and a second opening that exposes the substrate surface of the dummy region. At least a portion of the sacrificial layers exposed by the first and second openings are removed to form the first and second gaps, respectively. Forming gate lines within the first gap and dummy patterns within the second gap. Within the first opening, common source lines extending in the second direction are formed. Dummy source lines are formed in the second opening.
예시적인 실시예들에 있어서, 상기 더미 영역은 상기 셀 영역의 상기 제3 방향의 가장자리 부위와 인접하게 배치되고, 상기 더미 영역 상에 형성되는 몰드 구조물은 계단 형상을 갖도록 형성할 수 있다. In the exemplary embodiments, the dummy region may be disposed adjacent to an edge portion of the cell region in the third direction, and the mold structure formed on the dummy region may have a stepped shape.
예시적인 실시예들에 있어서, 상기 희생막들은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)을 포함할 수 있다. In exemplary embodiments, the sacrificial layers may comprise silicon nitride (SiN) or silicon boron nitride (SiBN).
예시적인 실시예들에 있어서, 상기 제1 및 제2 갭을 형성하는 공정에서, 상기 셀 영역에 형성되는 희생막들은 모두 제거되고, 상기 더미 영역에 형성되는 희생막들은 적어도 일부가 제거될 수 있다. In exemplary embodiments, in the process of forming the first and second gaps, all the sacrificial films formed in the cell region are removed, and at least a part of the sacrificial films formed in the dummy region may be removed .
예시적인 실시예들에 있어서, 상기 제1 채널 구조물들을 형성하는 공정에서, 상기 더미 영역의 몰드 구조물을 관통하는 더미 채널 구조물들을 함께 형성할 수 있다. In exemplary embodiments, in the process of forming the first channel structures, dummy channel structures may be formed through the mold structure of the dummy region.
예시적인 실시예들에 따른 반도체 소자에 따르면, 상기 셀 영역에 포함되는 상기 공통 소스 라인들과 상기 더미 영역에 포함되는 더미 소스 라인들은 서로 다른 형상 또는 다른 배치를 가질 수 있다. 따라서, 상기 공통 소스 라인 및 더미 소스 라인을 형성할 때, 셀 영역 및 더미 영역에 가해지는 스트레스 방향 또는 정도가 달라지게 된다. 그러므로, 상기 공통 소스 라인을 형성할 때 실질적으로 가해지는 스트레스가 감소될 수 있다. 또한, 상기 더미 영역에 형성되는 더미 패턴의 적어도 일부는 게이트 라인과 동일한 도전 물질을 포함하므로, 질화물을 포함하는 희생막 패턴이 형성되는 부위가 감소되거나 상기 희생막 패턴이 형성되지 않을 수 있다. 따라서, 상기 희생막 패턴에 의해 상기 셀 영역에 인가되는 스트레스가 감소될 수 있다. 그러므로, 상기 반도체 소자는 상기 스트레스에 의한 불량이 감소될 수 있다. According to the semiconductor device according to the exemplary embodiments, the common source lines included in the cell region and the dummy source lines included in the dummy region may have different shapes or different arrangements. Therefore, when forming the common source line and the dummy source line, the direction or degree of stress applied to the cell region and the dummy region varies. Therefore, the stress substantially applied when forming the common source line can be reduced. Also, since at least a part of the dummy pattern formed in the dummy region includes the same conductive material as the gate line, the portion where the sacrificial film pattern including nitride is formed may be reduced or the sacrificial film pattern may not be formed. Therefore, the stress applied to the cell region by the sacrificial film pattern can be reduced. Therefore, the semiconductor element can be reduced in defects due to the stress.
도 1 내지 도 4는 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도, 사시도 및 단면도들이다.
도 5 내지 도 13은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도 및 평면도들이다.
도 14 및 15는 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도 및 사시도이다.
도 16 및 17은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 18 및 도 19는 예시적인 실시예들에 따른 반도체 소자를 나타내는평면도 및 사시도이다.
도 20 내지 도 22는 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도, 사시도 및 단면도이다.
도 23 및 도 24는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 25 내지 도 27은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도, 사시도 및 단면도이다.
도 28은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 29는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 30은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 31은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 32는 예시적인 실시예들에 따른 시스템의 개략적인 구성을 나타내는 블록도이다. 1 to 4 are a plan view, a perspective view and a cross-sectional view showing a semiconductor device according to exemplary embodiments.
FIGS. 5 to 13 are cross-sectional views and plan views illustrating a method of manufacturing a semiconductor device according to exemplary embodiments.
14 and 15 are a top view and a perspective view showing a semiconductor device according to exemplary embodiments.
16 and 17 are plan views illustrating a method of manufacturing a semiconductor device according to exemplary embodiments.
18 and 19 are a top view and a perspective view showing a semiconductor device according to exemplary embodiments.
20-22 are a plan view, a perspective view, and a cross-sectional view, respectively, showing a semiconductor device according to exemplary embodiments.
23 and 24 are sectional views for explaining a method of manufacturing a semiconductor device according to exemplary embodiments.
25 to 27 are a plan view, a perspective view and a sectional view for explaining a semiconductor device according to exemplary embodiments.
28 is a plan view for explaining a semiconductor device according to exemplary embodiments.
29 is a plan view for explaining a semiconductor device according to exemplary embodiments.
30 is a plan view for explaining a semiconductor device according to exemplary embodiments.
31 is a plan view for explaining a semiconductor device according to exemplary embodiments.
32 is a block diagram illustrating a schematic configuration of a system according to exemplary embodiments.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. In the drawings of the present invention, the dimensions of the structures are enlarged to illustrate the present invention in order to clarify the present invention.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. In the present invention, the terms first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprises" or "having" and the like are used to specify that there is a feature, a number, a step, an operation, an element, a component or a combination thereof described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다. In the present invention, it is to be understood that each layer (film), region, electrode, pattern or structure may be formed on, over, or under the object, substrate, layer, Means that each layer (film), region, electrode, pattern or structure is directly formed or positioned below a substrate, each layer (film), region, or pattern, , Other regions, other electrodes, other patterns, or other structures may additionally be formed on the object or substrate.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.For the embodiments of the invention disclosed herein, specific structural and functional descriptions are set forth for the purpose of describing an embodiment of the invention only, and it is to be understood that the embodiments of the invention may be practiced in various forms, But should not be construed as limited to the embodiments set forth in the claims.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
That is, the present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the following description. It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.
도 1 내지 도 4는 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도, 사시도 및 단면도들이다. 1 to 4 are a plan view, a perspective view and a cross-sectional view showing a semiconductor device according to exemplary embodiments.
도 2는 도 1의 A 부위를 나타낸다. 도 3 및 도 4는 각각 도 1의 I-I'라인 및 II-II'라인을 따라 절단한 단면도들이다. Fig. 2 shows A portion in Fig. 3 and 4 are cross-sectional views taken along lines I-I 'and II-II' of FIG. 1, respectively.
예시적인 실시예들에 따르면, 상기 반도체 장치는 수직형 비휘발성 메모리 소자일 수 있다. 상기 비휘발성 메모리 소자에 포함되는 메모리 셀들은 기판 상면에 수직한 방향으로 연장하는 채널에 형성될 수 있다. According to exemplary embodiments, the semiconductor device may be a vertical non-volatile memory device. The memory cells included in the non-volatile memory device may be formed in a channel extending in a direction perpendicular to the upper surface of the substrate.
이하에서, 기판 상면에 실질적으로 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향 및 제3 방향으로 정의한다. 예를 들면, 상기 제3 방향 및 상기 제3 방향은 실질적으로 서로 수직하게 교차할 수 있다. Hereinafter, a direction substantially perpendicular to the upper surface of the substrate is defined as a first direction, and two directions parallel to the upper surface of the substrate and intersecting with each other are defined as a second direction and a third direction, respectively. For example, the third direction and the third direction may be substantially perpendicular to each other.
도 1 내지 도 4를 참조하면, 상기 반도체 소자는 기판(100)의 셀 영역에 형성된 메모리 셀 구조물 및 상기 기판(100)의 더미 영역에 형성된 더미 구조물을 포함할 수 있다. 상기 기판(100)의 더미 영역은 상기 셀 영역의 상기 제3 방향의 양 측 가장자리와 인접하게 배치될 수 있다. 1 to 4, the semiconductor device may include a memory cell structure formed in a cell region of the
상기 기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. The
상기 메모리 셀 구조물은 상기 기판(100) 상에 제1 및 제2 채널 구조물들(120a, 120b), 상기 제1 및 제2 채널 구조물들(120a, 120b)의 외측벽 상에 형성되어 상기 제2 방향으로 연장되고 상기 제1 방향을 따라 서로 이격되게 배치되는 게이트 라인들(134) 및 상기 게이트 라인들(134) 사이를 관통하면서 제2 방향으로 연장되는 공통 소스 라인(144)을 포함한다. The memory cell structure may include first and
상기 제1 및 제2 채널 구조물들(120a, 120b)은 상기 기판 상에 형성되는 반도체 패턴들(110), 상기 반도체 패턴들(110) 상면으로부터 상기 제1 방향으로 돌출되어 연장하는 복수의 채널막(114), 상기 채널막(114)의 외측벽을 둘러싸는 유전막 구조물(112), 상기 채널막(114) 내부를 채우는 매립막 패턴(116), 상기 유전막 구조물(230), 채널막(114) 및 매립막 패턴(116) 상에 구비되는 패드(118)를 포함할 수 있다. The first and
상기 반도체 패턴(110)은 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 일부 실시예에서, 상기 반도체 패턴(110)이 구비되지 않고, 상기 기판 상에 상기 채널막이 구비될 수도 있다. The
상기 채널막(114)은 상기 기판(100)의 상면으로부터 수직하게 돌출되며, 실질적으로 내부가 빈 실린더(cylinder) 또는 컵(cup) 형상을 가질 수 있다. 일부 실시예에서, 상기 채널막(114)은 실질적으로 속이 찬 기둥 또는 필라(pillar) 형상을 가질 수도 있다.The
상기 채널막(114)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 채널막(114) 일부 영역에 붕소(B) 또는 갈륨(Ga)과 같은 p형 불순물이 도핑될 수도 있다.The
상기 유전막 구조물(112)은 채널막(114)의 외측벽 상에 형성되어 실질적으로 저면 중앙부가 개방된 형상을 가질 수 있다. 상기 유전막 구조물(112)은 구체적으로 도시하지는 않았으나, 채널(114)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블로킹막을 포함할 수 있다. 예를 들어, 상기 블로킹 막, 상기 전하 저장막 및 상기 터널 절연막의 적층 구조는 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 구조를 가질 수 있다.The
상기 매립막 패턴(116)은 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 상기 채널막(114)이 속이 찬 기둥 또는 필라 형상을 갖는 경우, 매립막 패턴(116)은 생략될 수도 있다.The buried
상기 패드(118)는 예를들면, 유전막 구조물(112), 채널막(114) 및 매립막 패턴(116)을 캡핑(capping)하는 형상을 가질 수 있다. 상기 패드(118)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인(P), 비소(As) 등과 같은 n형 불순물을 더 포함할 수도 있다.The
예시적인 실시예들에 따르면, 상기 제1 채널 구조물은 상기 제2 방향을 따라 복수로 형성되어 채널 열(channel column)을 형성할 수 있다. 또한, 상기 제3 방향을 따라 복수의 상기 채널 열들이 배열될 수 있다. According to exemplary embodiments, the first channel structure may be formed in plural along the second direction to form a channel column. In addition, a plurality of the channel columns may be arranged along the third direction.
상기 게이트 라인들(134)은 상기 제1 채널 구조물(120a)을 둘러싸면서 제2 방향으로 연장된다. 예시적인 실시예들에 따르면, 상기 게이트 라인들(134)은 상기 제3 방향을 따라 배열된 복수의 채널 열을 둘러싸면서 연장될 수 있다. The gate lines 134 surround the
상기 게이트 라인들(134)은 금속 혹은 금속 질화물을 포함할 수 있다. 예를 들어, 게이트 라인들(134)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 포함할 수 있다. The gate lines 134 may include a metal or a metal nitride. For example, the
예시적인 실시예들에 따르면, 상기 게이트 라인들(134) 중 최하층의 게이트 라인들(134)은 그라운드 선택 라인(Ground Selection Line: GSL)으로 제공될 수 있으며, 최상층의 게이트 라인들은 스트링 선택 라인(String Selection Line: SSL)으로 제공될 수 있다. 또한, 상기 GSL과 SSL사이의 게이트 라인들(134)은 워드 라인(Word Line)으로 제공될 수 있다. 그러나, 상기 게이트 라인(134)의 적층 수, 및 상기 SSL, 워드 라인 및 GSL의 적층 수가 특별히 한정되는 것은 아니다. According to exemplary embodiments, the
상기 게이트 라인들(134) 사이의 각 층에는 층간 절연막 패턴(102a)이 구비될 수 있다. 상기 층간 절연막 패턴들(102a)은 실리콘 산화물 계열의 물질을 포함할 수 있다. Each layer between the
상기 층간 절연막 패턴들(102a) 및 게이트 라인들(134)이 상기 제1 방향으로 번갈아 적층되는 제1 구조물(138)은 상기 제2 방향으로 연장될 수 있다. 상기 제1 구조물(138)에서 상기 제2 방향의 양 측 가장자리 부위인 배선 영역은 계단 형상을 가질 수 있다. 따라서, 상기 제1 구조물(138) 내의 각 게이트 라인들(134)에 서로 다른 배선들이 연결될 수 있어 독립적으로 전기적 신호들을 인가할 수 있다. The
상기 제1 구조물(138)에서, 상기 제2 방향으로 계단 형상을 갖지 않는 부위는 메모리 셀들이 형성되는 메인 셀 영역이 되고, 상기 제2 방향으로 계단 형상을 갖는 부위는 배선 영역이 될 수 있다. 상기 배선들은 상기 각 층의 게이트 라인들과 접촉하는 콘택 플러그들(150) 및 상기 콘택 플러그들(150)과 연결되는 도전 라인(도시안됨)을 포함할 수 있다. In the
상기 제1 채널 구조물들(120a)은 상기 메인 셀 영역에 구비되어 메모리 셀의 일부로 제공될 수 있다. 상기 제2 채널 구조물들(120b)은 상기 배선 영역에 구비되어 메모리 셀의 채널로 제공되지 않고, 단지 상기 제1 구조물(138)의 가장자리를 지지하기 위한 기둥 역할을 할 수 있다. The
따라서, 상기 제2 채널 구조물들(120b)은 상기 배선들과 접촉되지 않는 부위에 구비될 수 있으며, 상기 제1 채널 구조물들(120a)과 다른 배치를 가질 수 있다. 예시적인 실시예들에 따르면, 상기 제2 채널 구조물들(120b)의 배치 밀도는 상기 제1 채널 구조물들(120a)의 배치 밀도보다 낮을 수 있다. Accordingly, the
상기 제1 구조물들(138) 사이에는 상기 제2 방향으로 연장되는 제1 개구부들(122)이 구비될 수 있다. 상기 제1 개구부들(122)은 상기 기판(100) 표면까지 연장될 수 있다. 상기 제1 개구부들(122)의 측벽에는 절연막 패턴(142)이 형성될 수 있다. 상기 절연막 패턴(142)에 의해 상기 게이트 라인들(134)과 상기 공통 소스 라인들(144)이 서로 절연될 수 있다. 상기 제1 개구부들(122)의 저면의 기판(100)에는 불순물 영역(126)이 구비될 수 있다.
상기 공통 소스 라인들(144)은 상기 제1 개구부들(122) 내부에 구비되고, 상기 기판(100)의 불순물 영역(126)과 접촉할 수 있다. 따라서, 상기 공통 소스 라인들(144)은 상기 제2 방향으로 연장될 수 있다. 상기 공통 소스 라인들(144)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 포함할 수 있다. The
한편, 상기 더미 영역에 구비되는 더미 구조물은 상기 기판(100) 상에 구비되고 상기 제2 방향으로 서로 이격되어 배치되는 제2 구조물들(140) 및 상기 제2 구조물들(140) 사이를 관통하는 더미 소스 라인들(146)을 포함할 수 있다. Meanwhile, the dummy structure provided in the dummy area may include
상기 제2 구조물들(140)은 상기 층간 절연막 패턴들(102a) 및 더미 패턴들(136)이 번갈아 적층되는 형상을 가질 수 있다. 상기 제2 구조물들(140)은 상기 제2 방향과 다른 방향으로 연장될 수 있다. 예시적인 실시예들에 따르면, 상기 제2 구조물들(140)은 상기 제3 방향으로 연장될 수 있다. The
상기 제2 구조물(140)에 포함된 각 층간 절연막 패턴들(102a)은 상기 셀 영역에 형성되는 제1 구조물(138)의 각 층간 절연막 패턴들(102a)과 동일한 물질일 수 있다. 상기 제2 구조물(140)에 포함된 더미 패턴들(136)은 상기 제1 구조물(138)에 포함된 게이트 라인들(134)과 대응되는 높이에 각각 형성될 수 있다. The interlayer insulating
상기 각 층의 더미 패턴들(136)의 적어도 일부 또는 전부는 상기 게이트 라인에 포함되는 도전 물질과 동일한 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 상기 제2 구조물(140)의 제2 방향의 폭은 상기 제1 구조물(138)의 제3 방향의 폭과 동일할 수 있다. 이 경우, 상기 더미 패턴들(136)은 상기 게이트 라인(134)에 포함되는 도전 물질과 동일한 물질로 형성될 수 있다. At least some or all of the
상기 제2 구조물들(140)은 상기 제3 방향으로 계단 형상을 가질 수 있다.The
상기 제2 구조물들(140) 사이에는 상기 제2 방향과 다른 방향으로 연장되는 제2 개구부들(124)이 구비될 수 있다. 상기 제2 개구부들(124)은 상기 기판(100) 표면까지 연장될 수 있다. 예시적인 실시예들에 따르면, 상기 제2 개구부들(124)은 상기 제3 방향으로 연장될 수 있다.
예시적인 실시예들에 따르면, 상기 제2 개구부(124)의 제2 방향의 폭은 상기 제1 개구부(122)의 제3 방향의 폭과 동일하거나 더 넓을 수 있다. According to exemplary embodiments, the width of the
상기 제2 개구부(124) 저면의 기판(100)에는 불순물 영역(126)이 구비될 수 있다. 그러나, 상기 불순물 영역(126)은 상기 셀 영역의 제1 개구부(122) 저면의 기판(100)에 불순물 영역(126)이 형성될 때 함께 형성되는 것으로, 전기적인 기능을 하지 않을 수 있다. The
상기 제2 개구부(124)의 측벽에는 절연막 패턴(142)이 형성될 수 있다. 상기 절연막 패턴(142)에 의해 상기 더미 패턴(136)과 더미 소스 라인(146)이 서로 절연될 수 있다. An insulating
상기 더미 소스 라인(146)은 상기 제2 개구부(124) 내부에 구비되고, 상기 기판(100)의 표면과 접촉할 수 있다. 따라서, 상기 더미 소스 라인(146)은 상기 제3 방향으로 연장될 수 있다. 상기 더미 소스 라인(146)은 상기 공통 소스 라인(144)과 동일한 도전 물질을 포함할 수 있다.The
상기 더미 영역에는 상기 제1 채널 구조물(120a)과 동일한 구조를 갖는 제3 채널 구조물들(120c)이 구비될 수 있다. 그러나, 상기 더미 영역의 제3 채널 구조물들(120c)은 메모리 셀의 채널로 제공되지 않고, 단지 상기 제2 구조물(140)을 지지하기 위한 기둥 역할을 한다. 따라서, 상기 제1 채널 구조물들(120a) 및/또는 제2 채널 구조물들(120b)과 다른 배치를 가질 수 있다. 예시적인 실시예들에 따르면, 상기 제3 채널 구조물들(120c)의 배치 밀도는 상기 제1 채널 구조물들(120a)의 배치 밀도보다 낮을 수 있다. The dummy area may include
예시적인 실시예들에 따르면, 상기 셀 영역에서 상기 제3 방향의 가장자리 부위에 형성되는 메모리 셀들은 실재 동작에 사용하지 않는 더미 셀들(148)일 수 있다. 따라서, 상기 더미 셀들(148)에는 신호를 인가하기 위한 배선들이 형성되지 않을 수 있다. According to exemplary embodiments, the memory cells formed in the edge portion of the third direction in the cell region may be
상기 반도체 소자의 집적도가 증가함에 따라 게이트 라인들(134) 및 층간 절연막 패턴들(102a)의 적층 수가 증가할 수 있다. 따라서, 상기 제1 및 제2 구조물들(138, 140)의 종횡비가 증가될 수 있다. 따라서, 상기 제1 및 제2 구조물(138, 140)에 가해지는 스트레스의 증가로 인해 상기 제1 및 제2 구조물(138, 140)의 쓰러짐 또는 휨 현상이 발생될 수 있다. 특히, 상기 제1 구조물(138)의 가장자리 및 제2 구조물(140) 부위는 스트레스의 발생 및 완화가 불균일하게 수행되면서 스트레스에 따른 쓰러짐 또는 휨이 더 크게 발생될 수 있다. As the degree of integration of the semiconductor device increases, the number of stacked layers of the
그러나, 상기 제1 및 제2 개구부(122, 124)는 서로 다른 방향으로 연장되기 때문에, 상기 제1 및 제2 구조물(138, 140)에 가해지는 스트레스 방향이 다르다. 따라서, 상기 제1 개구부(122)를 형성하는 공정에서 상기 제1 구조물(138)에 가해지는 스트레스를 감소시킬 수 있다. However, since the first and
또한, 상기 각 층의 더미 패턴들(136)의 적어도 일부 또는 전부는 상기 게이트 라인들(134)에 포함되는 도전 물질과 동일한 물질을 포함할 수 있다. 이와같이, 상기 더미 패턴들(136)은 막에 과도한 스트레스를 가하는 질화물이 포함되지 않거나 또는 상기 질화물이 형성되는 부위가 감소됨에 따라 상기 제1 구조물(138)에 가해지는 스트레스가 감소될 수 있다. 따라서, 상기 제1 및 제2 구조물(138, 140)의 쓰러짐 또는 휨이 감소될 수 있다.
In addition, at least a part or all of the
도 5 내지 도 13은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도 및 평면도들이다. 예를 들면, 도 5 내지 도 7, 도 9, 도 11 및 도 13은 도 1 내지 도 4에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 8, 도 10 및 도 12는 도 4에 도시된 반도체 소자의 제조 방법을 설명하기 위한 확대된 평면도이다. FIGS. 5 to 13 are cross-sectional views and plan views illustrating a method of manufacturing a semiconductor device according to exemplary embodiments. For example, FIGS. 5 to 7, 9, 11, and 13 are cross-sectional views for explaining the method of manufacturing the semiconductor device shown in FIGS. 1 to 4. FIGS. 8, 10 and 12 are enlarged plan views for explaining the method of manufacturing the semiconductor device shown in FIG.
구체적으로, 도 5 내지 도 7, 도 9, 도 11 및 도 13은 도 1의 I-I'라인을 따라 절단한 단면도들이다.5 to 7, 9, 11, and 13 are cross-sectional views taken along the line I-I 'of FIG.
도 5를 참조하면, 셀 영역 및 더미 영역을 포함하는 기판(100) 상에 층간 절연막들(102) 및 희생막들(104)이 교대로 반복적으로 적층한다. 상기 층간 절연막들(102) 및 희생막들(104)을 부분적으로 식각하여 상기 제2 및 제3 방향의 가장자리들이 계단 형상을 갖는 몰드 구조물(106)을 형성한다. 상기 더미 영역은 상기 셀 영역의 제3 방향의 가장자리 부위와 인접하게 배치될 수 있다.Referring to FIG. 5,
예시적인 실시예들에 따르면, 상기 층간 절연막들(102)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 상기 희생막들(104)은 상기 층간 절연막(102)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질을 사용하여 형성될 수 있다. 예를 들어, 희생막들(104)은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다.According to exemplary embodiments, the
상기 희생막들(104)은 후속 공정을 통해 제거되어 게이트 라인들이 형성되는 공간을 제공할 수 있다. 따라서, 상기 층간 절연막들(102) 및 희생막들(104)이 적층되는 수는 이 후 형성되는 상기 게이트 라인들이 적층되는 수에 따라 달라질 수 있다. The
상기 최상부의 층간 절연막(102) 상에 상기 층간 절연막의 가장자리들이 노출되는 포토 레지스트 패턴(도시안됨)을 형성하고, 상기 포토 레지스트 패턴을 식각 마스크로 사용하여 층간 절연막들(102) 및 희생막들(104)의 가장자리들을 식각할 수 있다. 이 후, 상기 포토 레지스트 패턴의 양 단부를 일부 제거하여 상기 포토 레지스트 패턴의 너비를 감소시킨 후, 이를 식각 마스크로 다시 사용하여 층간 절연막들(102) 및 희생막들(104)의 가장자리들을 식각할 수 있다. 이와 유사한 방식으로, 식각 공정을 반복함으로써 상기 몰드 구조물(106)을 형성할 수 있다.A photoresist pattern (not shown) exposing the edges of the interlayer insulating film is formed on the uppermost
상기 더미 영역 상의 상기 몰드 구조물(106)은 상기 제3 방향으로 계단 형상을 가질 수 있다. 또한, 상기 셀 영역 상의 상기 몰드 구조물(106)은 상기 제2 방향의 양 단부가 계단 형상을 가질 수 있다. The
도 6을 참조하면, 상기 기판(100) 상에 상기 몰드 구조물(106)의 가장자리의 계단 형상을 갖는 부위를 덮는 하부 절연막을 형성한다. 상기 몰드 구조물 및 하부 절연막을 관통하는 제1 내지 제3 채널 구조물들을 형성한다. Referring to FIG. 6, a lower insulating film is formed on the
예시적인 실시예들에 따르면, 상기 기판(100) 상에 상기 몰드 구조물(106)을 덮는 절연막을 형성한다. 상기 절연막은 실리콘 산화물과 같은 절연 물질을 사용하여 CVD 공정 또는 스핀 코팅 공정 등을 통해 형성할 수 있다. 이어서, 상기 절연막의 상부를 최상층의 층간 절연막(102)이 노출될 때까지 평탄화하여 하부 절연막(108)을 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정 및/또는 에치-백(etch-back) 공정을 포함할 수 있다. 따라서, 상기 하부 절연막(108)은 상기 몰드 구조물(106)의 가장자리의 계단 형상을 갖는 부위를 덮을 수 있다. According to exemplary embodiments, an insulating film is formed on the
예시적인 실시예들에 따르면, 상기 하부 절연막(108)은 상기 층간 절연막들(102)과 실질적으로 동일하거나 유사한 물질을 사용하여 형성될 수 있다. According to exemplary embodiments, the lower insulating
다음에, 상기 몰드 구조물(106) 및 상기 하부 절연막(108)을 관통하여 기판 표면을 노출하는 제1 내지 제3 채널 홀들을 각각 형성한다. Next, first to third channel holes are formed through the
예시적인 실시예들에 따르면, 상기 최상부 층간 절연막(102) 및 하부 절연막(108) 상에 하드 마스크(도시안됨)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 상기 몰드 구조물(106) 및 하부 절연막(108)을 식각하여 상기 제1 내지 제3 채널 홀들을 형성할 수 있다. According to exemplary embodiments, a hard mask (not shown) is formed on the uppermost
상기 제1 및 제2 채널 홀은 상기 셀 영역의 몰드 구조물(106)에 형성되고, 상기 제3 채널 홀은 상기 더미 영역 상의 몰드 구조물(106)에 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 제1 채널 홀들은 상기 몰드 구조물(106)에서 상기 제2 방향으로 계단 형상을 갖지 않는 메인 셀 영역에 형성되고, 제2 및 제3 방향을 따라 규칙적으로 형성될 수 있다. 상기 제2 채널 홀들은 상기 몰드 구조물(106)에서 상기 제2 방향으로 계단 형상을 갖는 배선 영역에 형성될 수 있다.The first and second channel holes may be formed in the
예시적인 실시예들에 따르면, 상기 제2 채널 홀들은 상기 제1 채널 홀들과 다른 배치를 가질 수 있다. 예시적인 실시예들에 따르면, 상기 제3 채널 홀들은 상기 제1 및/또는 제2 채널 홀들과 다른 배치를 가질 수 있다. According to exemplary embodiments, the second channel holes may have a different arrangement than the first channel holes. According to exemplary embodiments, the third channel holes may have a different arrangement than the first and / or second channel holes.
상기 제2 및 제3 채널 홀들은 상기 제1 채널 홀과 동일한 크기 또는 다른 크기를 갖도록 형성될 수도 있다. 상기 몰드 구조물(106)의 가장자리에 위치하는 상기 제2 및 제3 채널 홀은 식각 로딩에 의해 기판 부위까지 연장되도록 형성하기가 어려울 수 있다. 예시적인 실시예들에 따르면, 상기 제2 및 제3 채널 홀에 낫 오픈 불량을 감소하기 위하여, 상기 제2 및 제3 채널 홀들은 상기 제1 채널 홀들보다 큰 사이즈로 형성될 수도 있다. The second and third channel holes may be formed to have the same size or different sizes as the first channel hole. The second and third channel holes located at the edge of the
상기 제1 내지 제3 채널 홀들 저면의 기판으로부터 실리콘 에피택셜 성장 공정을 수행하여 상기 제1 내지 제3 채널 홀들 하부에 반도체 패턴(110)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 반도체 패턴(110)을 형성하는 공정은 생략될 수도 있다.A silicon epitaxial growth process may be performed from the substrate on the bottom of the first to third channel holes to form the
상기 제1 내지 제3 채널 홀들의 측벽들 및 저면들과 상기 층간 절연막 및 하부 절연막(108)상에 유전막을 형성한다. 예시적인 실시예들에 따르면, 유전막은 구체적으로 도시하지는 않았으나, 블로킹 막, 전하 저장막 및 터널 절연막을 순차적으로 적층하여 형성될 수 있다. 상기 블로킹 막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있고, 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 사용하여 형성될 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 유전막(220)은 ONO 구조를 갖도록 형성될 수 있다. 상기 블로킹막, 전하 저장막 및 터널 절연막들은 각각 CVD 공정, PECVD 공정 또는 ALD 공정 등을 이용하여 형성될 수 있다. A dielectric film is formed on the sidewalls and bottom surfaces of the first to third channel holes and on the interlayer insulating film and the lower insulating
상기 제1 내지 제3 채널 홀들 저면에 형성된 유전막을 예를 들면, 에치-백 공정을 통해 식각하여 반도체 패턴(110) 상면을 노출시킬 수 있다. 이에 따라, 제1 내지 제3 채널 홀 측벽 상에 유전막 구조물(112)이 형성될 수 있다. 상기 유전막 구조물(112)은 제1 내지 제3 채널 홀 내부에서 저면 중앙부가 뚫린 실린더 형상을 가질 수 있다. The dielectric layer formed on the bottoms of the first through third channel holes may be etched through an etch-back process, for example, to expose the upper surface of the
상기 층간 절연막(102), 유전막 구조물(112) 및 제1 내지 제3 채널 홀 측벽 및 반도체 패턴(110) 상에 컨포멀하게 채널막(114)을 형성하고, 제1 내지 제3 채널 홀의 나머지 부분들을 채우는 매립막 패턴(116)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 채널막(114)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 일부 실시예에 있어서, 상기 채널막(114)이 제1 내지 제3 채널 홀을 완전히 채우도록 형성되는 경우에는 상기 매립막 패턴(116)이 형성되지 않을 수 있다. A
상기 유전막 구조물(230), 채널막(114) 및 매립막 패턴(116)의 상부를 에치-백 공정을 통해 제거하여 리세스를 형성한다. 이 후, 상기 리세스를 채우는 패드막을 형성하고, 상기 층간 절연막(102)의 상면이 노출될 때까지 상기 패드막의 상부를 평탄화하여 패드(118)를 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 패드막은 폴리실리콘 또는 예를 들면 n형 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 상기 평탄화 공정은 CMP 공정 및/또는 에치백 공정을 포함할 수 있다. An upper portion of the dielectric film structure 230, the
상기 공정을 수행하면, 상기 제1 내지 제3 채널 홀 내부에 각각 제1 내지 제3 채널 구조물(도 1, 120a, 120b, 120c)이 형성된다. 즉, 상기 몰드 구조물(106)의 메인 셀 영역에는 제1 채널 구조물들(120a)이 형성되고, 상기 배선 영역에는 제2 채널 구조물들(120b)이 형성되고, 상기 더미 영역의 몰드 구조물에는 제3 채널 구조물들(120c)이 형성된다. When the above process is performed, the first to third channel structures (FIGS. 1, 120a, 120b, and 120c) are formed in the first to third channel holes, respectively. That is, the
상기 제1 내지 제3 채널 구조물들(120a, 120b, 120c)은 동일한 구조를 가질 수 있으며, 도 6에서 상기 제1 채널 구조물들(120a)만 도시되어 있다. The first to
상기 제1 채널 구조물(120a)은 실질적인 메모리 셀의 일부로 제공되고, 상기 제2 및 제3 채널 구조물(120a)은 상기 몰드 구조물의 가장자리 부위를 지지하기 위한 기둥 역할을 할 수 있다.The
도 7 및 8을 참조하면, 상기 몰드 구조물(106) 및 하부 절연막(108)을 이방성 식각하여 상기 셀 영역의 몰드 구조물(106)에 제1 개구부들(122) 및 상기 더미 영역의 몰드 구조물 및 하부 절연막에 제2 개구부들(124)을 각각 형성한다. 상기 제1 및 제2 개구부들(122, 124) 저면에는 기판(100) 표면이 노출될 수 있다.7 and 8, the
상기 제1 개구부(122)는 상기 제2 방향을 따라 연장될 수 있다. 상기 제1 개구부(122)에 의해 상기 몰드 구조물(106)이 상기 제2 방향을 따라 절단되어 상기 제3 방향으로 이격되는 제1 몰드 구조물들(128)이 형성될 수 있다. 상기 제1 몰드 구조물들(128)은 상기 제3 방향으로 복수의 제1 채널 구조물들(120a)을 둘러싸면서 상기 제2 방향으로 연장될 수 있다.The
상기 제2 개구부(124)는 상기 제2 방향과 다른 방향으로 연장될 수 있다. 예시적인 실시예들에 따르면, 상기 제2 개구부(124)는 상기 제3 방향으로 연장될 수 있다. 상기 제2 개구부(124)에 의해 상기 몰드 구조물(106)이 상기 제3 방향을 따라 절단되어 상기 제2 방향으로 이격되는 제2 몰드 구조물들(130)이 형성될 수 있다. The
예시적인 실시예들에 따르면, 상기 제1 개구부(122)의 상기 제3 방향의 폭은 상기 제2 개구부(124)의 상기 제2 방향의 폭과 실질적으로 동일할 수 있다. 예시적인 실시예들에 따르면, 상기 제1 개구부들 사이의 제3 방향의 간격은 상기 제2 개구부들 사이의 상기 제2 방향의 간격과 실질적으로 동일할 수 있다. 즉, 상기 제2 몰드 구조물들의 제2 방향의 폭은 상기 제1 몰드 구조물(128)의 제3 방향의 폭과 실질적으로 동일할 수 있다.According to exemplary embodiments, the width of the
상기 제1 및 제2 몰드 구조물들(128, 130)은 층간 절연막 패턴들(102a) 및 희생막 패턴들(104a)이 번갈아 적층된 구조를 가질 수 있다. 상기 제1 몰드 구조물들(128)의 상기 제2 방향의 양 측 가장자리 부위는 상기 제2 방향으로 계단 형상을 가질 수 있다. 또한, 상기 제2 몰드 구조물들(130)은 상기 제3 방향으로 계단 형상을 가질 수 있다. The first and
한편, 상기 제1 및 제2 개구부들(122, 124)을 형성하기 위한 식각 방향이 서로 다르기 때문에, 상기 제1 몰드 구조물들(128)을 형성하기 위한 식각 공정에서 스트레스가 상쇄될 수 있다. 따라서, 상기 제1 몰드 구조물들(128)의 휨과 같은 불량이 감소될 수 있다.Since the etch directions for forming the first and
이 후, 상기 제1 및 제2 개구부들(122, 124) 저면에 노출된 기판(100)에 불순물을 주입하여 불순물 영역(126)을 형성할 수 있다. 상기 불순물은 예를 들면, 인 또는 비소와 같은 n형 불순물일 수 있다. Thereafter, the
도 9 및 도 10을 참조하면, 제1 및 제2 개구부(122, 124)에 의해 노출된 희생막 패턴들(104a)을 제거하여 제1 갭(132a) 및 제2 갭(132b)을 각각 형성한다.9 and 10, the
예시적인 실시예들에 따르면, 상기 희생막 패턴들(104a)은 실리콘 질화물에 식각 선택비를 갖는 식각액을 사용하는 습식 식각 공정을 통해 제거될 수 있다. 예를 들면, 상기 식각액으로서 인산 혹은 황산과 같은 산성 용액을 사용할 수 있다. According to exemplary embodiments, the
예시적인 실시예들에 따르면, 상기 셀 영역에 위치하는 희생막 패턴들(104a)은 모두 제거될 수 있다. 또한, 상기 더미 영역에 위치하는 희생막 패턴들(104a)은 전부 또는 일부가 제거될 수 있다. According to exemplary embodiments, all of the
상기 제1 개구부들(122) 사이의 제3 방향의 간격이 상기 제2 개구부들(124) 사이의 상기 제2 방향의 간격과 실질적으로 동일한 경우에는, 상기 더미 영역에 위치하는 희생막 패턴들(104a)이 모두 제거될 수 있다.When the gap in the third direction between the
상기 셀 영역의 희생막 패턴들(104a)이 제거된 부위에는 상기 제1 갭들(132a)이 형성되고, 상기 더미 영역의 희생막 패턴들(104a)이 제거된 부위는 상기 제2 갭들(132b)이 형성될 수 있다. 상기 제1 갭(132a)에 의해 상기 제1 채널 구조물(120a)의 측벽이 일부 노출될 수 있다. The
도 11 및 12를 참조하면, 상기 각각의 제1 갭들(132a) 내부에 게이트 라인(134)을 형성하고, 상기 각각의 제2 갭들(132b)의 내부에 더미 패턴(136)을 형성한다. Referring to FIGS. 11 and 12, a
예시적인 실시예들에 따르면, 상기 제1 및 제2 갭들(132a, 132b)을 채우도록 게이트 전극막을 형성한다. 상기 게이트 전극막은 상기 제1 및 제2 개구부들(122, 124)의 측벽 일부 및 제1 및 제2 몰드 구조물들(128, 130) 상부면에도 형성될 수 있다. According to exemplary embodiments, a gate electrode film is formed to fill the first and
상기 게이트 전극막은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 상기 게이트 전극막은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항 및 일함수가 낮은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 일부 실시예에 따르면, 상기 게이트 전극막은 금속 질화물을 포함하는 베리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다. The gate electrode film may be formed using a metal or a metal nitride. For example, the gate electrode film may be formed using a metal or a metal nitride having low electric resistance and work function, such as tungsten, tungsten nitride, titanium, titanium nitride, tantalum, tantalum nitride, and platinum. According to some embodiments, the gate electrode film may be formed of a multilayer film in which a barrier film including a metal nitride and a metal film including a metal are stacked.
이 후, 상기 제1 및 제2 개구부들(122, 124)의 측벽 및 상기 제1 및 제2 몰드 구조물(128, 130) 상부면에 형성된 상기 게이트 전극막을 제거한다. 따라서, 상기 제1 갭(132a) 내부에 상기 게이트 라인(134)을 형성하고, 상기 제2 갭(132b) 내부에 더미 패턴(136)을 형성한다.Thereafter, the gate electrode film formed on the sidewalls of the first and
상기 공정에 의해, 상기 셀 영역에는 상기 층간 절연막 패턴(102a) 및 게이트 라인들(134)이 적층되고 상기 제2 방향으로 연장되는 제1 구조물(138)이 형성될 수 있다. 상기 제1 구조물(138)의 상기 제2 방향의 가장자리는 계단 형상을 가질 수 있다. 또한, 상기 공정에 의해, 상기 더미 영역에는 상기 층간 절연막 패턴(102a) 및 더미 패턴들(136)이 적층되고 상기 제3 방향으로 연장되는 제2 구조물(140)이 형성될 수 있다. The
이와같이, 상기 제2 몰드 구조물(130)에 포함되는 희생막 패턴(104a)들은 상기 더미 패턴들(136)로 치환될 수 있다. 따라서, 상기 제2 구조물(140)에는 스트레스를 발생시키는 질화물을 포함하는 희생막 패턴(104a)이 구비되지 않을 수 있다. 때문에, 상기 제1 구조물(138)에 가해지는 스트레스가 감소되어 상기 제1 구조물(138)의 불량이 감소될 수 있다. Thus, the
도 13 및 도 1을 참조하면, 상기 제1 및 제2 개구부들(122, 124) 측벽에 절연막 패턴(142)을 형성하고, 상기 제1 개구부(122)를 채우는 공통 소스 라인(144)과 상기 제2 개구부(124)를 채우는 더미 소스 라인(146)을 형성한다. 13 and FIG. 1, an insulating
예시적인 실시예들에 따르면, 상기 제1 및 제2 개구부들(122, 124)의 측벽, 저면 및 상기 제1 및 제2 구조물(138, 140)과 상기 하부 절연막(108) 상부면을 따라 컨포멀하게 절연막을 형성한다. 이 후, 이방성 식각 공정을 통해, 상기 제1 및 제2 개구부들(122, 124)의 저면 및 상기 제1 및 제2 구조물(138, 140)의 상부면에 형성된 절연막을 제거한다. 따라서, 상기 제1 및 제2 개구부들(122, 124) 측벽에 상기 절연막 패턴(142)을 형성한다.According to exemplary embodiments, the side walls, the bottom surface of the first and
상기 절연막 패턴(142) 상에 상기 제1 및 제2 개구부들(122, 124) 내부를 채우는 도전막을 형성하고, 상기 제1 및 제2 구조물(138)과 상기 하부 절연막(108) 상부면이 노출되도록 평탄화하여 상기 공통 소스 라인(144) 및 더미 소스 라인(146)을 형성할 수 있다. 상기 평탄화 공정은 CMP 공정 및/또는 에치-백 공정을 포함할 수 있다.A conductive film filling the inside of the first and
상기 제1 및 제2 구조물(138, 140)과 하부 절연막 상에 상부 절연막(도시안됨)을 형성할 수 있다. An upper insulating layer (not shown) may be formed on the first and
상기 상부 절연막을 식각하여, 상기 제1 구조물(138)의 배선 영역에 상기 각 층의 게이트 라인들(134)을 노출하는 콘택홀들을 형성한다. 상기 콘택홀들 내부에 콘택 플러그들(150)을 형성한다. The upper insulating layer is etched to form contact holes exposing the
상기 상부 절연막 상에 상기 각 콘택 플러그들(150)과 연결되는 배선 라인(도시안됨)을 형성한다.A wiring line (not shown) is formed on the upper insulating film to be connected to the respective contact plugs 150.
따라서, 상기 셀 영역에는 메모리 셀 구조물들이 형성되고, 상기 제2 구조물에는 더미 구조물이 형성된다. Thus, memory cell structures are formed in the cell region, and a dummy structure is formed in the second structure.
한편, 상기 셀 영역에서 상기 제3 방향으로 가장자리 부위에 형성되는 메모리 셀들은 실재 동작에 사용하지 않는 더미 셀들(148)로 제공될 수 있다. 따라서, 상기 더미 셀들과 연결되는 배선 영역에는 상기 콘택 플러그들(150) 및 배선 라인이 형성되지 않을 수 있다.
Meanwhile, the memory cells formed at the edge portion in the third direction in the cell region may be provided as
도 14 및 15는 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도 및 사시도이다. 14 and 15 are a top view and a perspective view showing a semiconductor device according to exemplary embodiments.
도 15는 도 14에 도시된 반도체 소자에서 제2 구조물을 나타낸다. 15 shows a second structure in the semiconductor device shown in Fig.
도 14에 도시된 반도체 소자는 더미 영역에 구비되는 더미 구조물을 제외하고는 도 1 내지 도 4를 참조로 설명한 반도체 소자와 실질적으로 동일하거나 유사한 구조 및/또는 구성을 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조들에 대한 상세한 설명은 생략한다. 또한, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호를 사용한다.The semiconductor device shown in Fig. 14 may have substantially the same or similar structure and / or configuration as the semiconductor device described with reference to Figs. 1 to 4 except for the dummy structure provided in the dummy region. Therefore, detailed description of the redundant configuration and / or structures is omitted. In addition, the same or similar reference numerals are used for the same or similar configurations.
도 14 및 15를 참조하면, 더미 영역에 구비되는 더미 구조물은 기판 상에 구비되고 상기 제2 방향으로 서로 이격되어 배치되는 제2 구조물들(140a) 및 상기 제2 구조물들(140a) 사이를 관통하는 더미 소스 라인(146a)을 포함할 수 있다. 14 and 15, the dummy structure provided in the dummy region may include
상기 제2 구조물들(140a)의 제2 방향의 폭은 셀 영역의 제1ㅇ구조물들(138)의 제3 방향의 폭보다 더 넓을 수 있다. The width of the
상기 제2 구조물들(140a)은 상기 층간 절연막 패턴들(102a) 및 더미 패턴들(163)이 번갈아 적층되는 형상을 가질 수 있다. 상기 제2 구조물(140a)은 상기 제2 방향과 다른 방향으로 연장될 수 있다. 예시적인 실시예들에 따르면, 상기 제2 구조물(140a)은 상기 제3 방향으로 연장될 수 있다.The
상기 제2 구조물(140a)에 포함된 각 층간 절연막 패턴들(102a)은 상기 제1 구조물(138)에 포함된 각 층간 절연막 패턴들(102a)과 동일한 물질일 수 있다. 또한, 상기 제1 및 제2 구조물(138, 140a)에 포함되는 각 층의 층간 절연막 패턴(102a)은 동일한 높이에 위치할 수 있다. The interlayer insulating
상기 제2 구조물(140a)에 포함된 각 더미 패턴들(163)은 상기 제1 구조물(138)의 게이트 라인들(134)과 대응되는 높이에 각각 형성될 수 있다. Each
상기 각 층의 더미 패턴들(163)은 상기 제2 방향으로 양 측 가장자리에 도전 패턴들(160)과, 상기 도전 패턴들(160) 사이에 구비되는 제2 희생막 패턴(162)을 포함할 수 있다. 상기 도전 패턴들(160)은 상기 게이트 라인(134)에 포함되는 도전 물질과 동일한 물질을 포함할 수 있다. 상기 제2 희생막 패턴(162)은 예를들어 실리콘 질화물 또는 실리콘 붕질화물(SiBN)과 같은 질화물 계열의 물질을 포함할 수 있다. 이와같이, 상기 더미 패턴(163)은 도전 물질로 치환되지 않고 남아있는 상기 제2 희생막 패턴(162)을 포함할 수 있다. The
상기 제2 구조물들(140a)은 상기 제3 방향으로 계단 형상을 가질 수 있다. 즉, 상기 기판 표면으로부터 상부로 갈수록 상기 층간 절연막 패턴 및 더미 패턴들의 상기 제3 방향으로의 길이가 감소될 수 있다.The
상기 제2 구조물들(140a) 사이에는 상기 제2 방향과 다른 방향으로 연장되는 제2 개구부들(124a)이 구비될 수 있다. 상기 제2 개구부들(124a)은 상기 하부 절연막(도시안됨)을 관통하여 기판 표면까지 연장될 수 있다. 예시적인 실시예들에 따르면, 상기 제2 개구부들(124a)은 상기 제3 방향으로 연장될 수 있다.
상기 제2 개구부들(124a)의 측벽에는 절연막 패턴(도시안됨)이 형성될 수 있다. 상기 절연막 패턴에 의해 상기 더미 패턴(163)과 더미 소스 라인(146a)이 서로 절연될 수 있다. An insulating film pattern (not shown) may be formed on the sidewalls of the
상기 더미 소스 라인(146a)은 상기 제2 개구부(124a) 내부에 구비되고, 상기 기판의 표면과 접촉할 수 있다. 상기 더미 소스 라인(146a)은 상기 제3 방향으로 연장될 수 있다. 상기 더미 소스 라인(146a)은 상기 셀 영역의 공통 소스 라인(144)과 동일한 도전 물질을 포함할 수 있다. The
상기 더미 소스 라인들(146a) 사이의 상기 제2 방향의 간격은 상기 공통 소스 라인들(144) 사이의 상기 제3 방향의 간격보다 더 클 수 있다.The spacing in the second direction between the
상기 더미 영역에는 상기 셀 영역의 제1 채널 구조물(120a)과 동일한 구조를 갖는 제3 채널 구조물들(120c)이 구비될 수 있다. 그러나, 상기 더미 영역의 제3 채널 구조물(120c)은 실재로 메모리 셀의 채널로 제공되지 않고, 단지 상기 제2 구조물(140a)을 지지하기 위한 기둥 역할을 할 수 있다. The dummy area may include
예시적인 실시예들에 따르면, 상기 제2 구조물(140a)에 스트레스를 발생시키는 실리콘 질화물이 감소되기 때문에, 상기 반도체 소자는 스트레스에 의한 불량이 감소될 수 있다. According to exemplary embodiments, since the silicon nitride that causes stress in the
도 16 및 17은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 16 및 도 17은 예를 들면, 도 14 및 도 15에 도시된 반도체 소자를 제조하는 방법을 도시하고 있다. 16 and 17 are plan views illustrating a method of manufacturing a semiconductor device according to exemplary embodiments. 16 and 17 illustrate a method of manufacturing the semiconductor device shown in Figs. 14 and 15, for example.
구체적으로, 도 16 및 도 17은 상기 반도체 소자의 셀 영역의 제3 방향의 가장자리와 더미 영역을 나타낸다.16 and 17 show the edge and the dummy region in the third direction of the cell region of the semiconductor element.
도 5 및 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행하여 기판(100) 상에 몰드 구조물(106) 및 상기 몰드 구조물(106)을 관통하는 제1 내지 제3 채널 구조물(120a, 120b, 120c)을 각각 형성한다. 또한, 상기 몰드 구조물(106)에서 계단 형상을 갖는 가장자리 부위를 덮는 하부 절연막(108)을 형성한다. 5 and 6, the first to
도 16을 참조하면, 상기 몰드 구조물(106) 및 하부 절연막(108)을 부분적으로 이방성 식각하여 상기 셀 영역에 제1 개구부들(122) 및 상기 더미 영역에 제2 개구부들(124a)을 형성한다. 상기 제1 및 제2 개구부들(122, 124a) 저면에는 기판 표면이 노출될 수 있다. Referring to FIG. 16, the
상기 제1 개구부(122)는 도 7을 참조로 설명한 것과 동일한 형상을 가질 수 있다. 상기 제2 개구부(124a)는 상기 제1 개구부(122)와 다른 방향으로 연장되도록 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 제2 개구부(124a)는 상기 제3 방향으로 연장될 수 있다. 상기 제2 개구부들(124a) 사이의 상기 제2 방향의 간격은 상기 제1 개구부들(122) 사이의 상기 제3 방향의 간격보다 더 넓을 수 있다. The
상기 제1 개구부(122)에 의해 상기 몰드 구조물(106)이 상기 제2 방향을 따라 절단되어 제1 몰드 구조물(128)이 형성될 수 있다. 상기 제1 몰드 구조물(128)은 복수의 채널 열들을 둘러싸면서 상기 제2 방향으로 연장될 수 있다.The
상기 제2 개구부(124a)에 의해 상기 몰드 구조물(106)이 상기 제3 방향을 따라 절단되어 제2 몰드 구조물(130a)이 형성될 수 있다. 상기 제2 몰드 구조물(130a)의 상기 제2 방향의 폭은 상기 제1 몰드 구조물(128)의 상기 제3 방향의 폭보다 더 넓을 수 있다. The
상기 제1 및 제2 몰드 구조물(128, 130a)은 층간 절연막 패턴들 및 희생막 패턴들이 번갈아 적층된 구조를 가질 수 있다.The first and
상기 제1 및 제2 개구부들(122, 124a) 저면에 노출된 기판에 불순물을 주입하여 불순물 영역을 형성할 수 있다. Impurities may be implanted into the substrate exposed on the bottom surfaces of the first and
도 17을 참조하면, 제1 및 제2 개구부들(122, 124a)에 의해 노출된 희생막 패턴들을 등방성 식각에 의해 제거한다.Referring to FIG. 17, the sacrificial layer patterns exposed by the first and
상기 셀 영역에 위치하는 희생막 패턴은 모두 제거될 수 있다. 따라서, 상기 셀 영역에 위치하는 희생막 패턴이 제거된 부위에는 제1 갭들(132a)이 형성되고, 상기 제1 갭(132a)에 의해 상기 제1 채널 구조물(120a)의 측벽이 일부 노출될 수 있다. All of the sacrificial pattern located in the cell region can be removed. Accordingly, the
한편, 상기 더미 영역의 희생막 패턴은 상기 셀 영역의 희생막 패턴보다 넓은 폭을 갖도록 형성되기 때문에, 상기 셀 영역의 희생막 패턴이 제거되는 동안 상기 더미 영역의 희생막 패턴은 일부만 제거될 수 있다. 따라서, 상기 더미 영역에 위치하는 희생막 패턴이 제거된 부위에는 제2 갭들(168b)이 형성될 수 있다. 또한, 감소된 폭을 갖는 제2 희생막 패턴(162)이 형성될 수 있다. 상기 제2 갭(168b)에 의해 상기 제2 희생막 패턴(162)의 측벽이 노출될 수 있다. Meanwhile, since the sacrificial pattern of the dummy region is formed to have a wider width than the sacrificial pattern of the cell region, only a part of the sacrificial pattern of the dummy region can be removed while the sacrificial pattern of the cell region is removed . Accordingly, the
다시 도 14 및 도 15를 참조하면, 상기 제1 갭(132a) 내부에 게이트 라인(134)을 형성하고, 상기 제2 갭(168b)의 내부에 도전 패턴(160)을 형성한다. 상기 게이트 라인(134) 및 도전 패턴(160)을 형성하는 공정은 도 11 및 12를 참조로 설명한 것과 실질적으로 동일할 수 있다. Referring again to FIGS. 14 and 15, a
상기 공정을 수행하면, 상기 셀 영역에는 상기 층간 절연막 패턴 및 게이트 라인들이 적층되고 상기 제2 방향으로 연장되는 제1 구조물(138)이 형성될 수 있다. 또한, 상기 공정에 의해, 상기 더미 영역에는 상기 층간 절연막 패턴(102a) 및 더미 패턴(163)이 적층되고 상기 제3 방향으로 연장되는 제2 구조물(140a)이 형성될 수 있다. When the above process is performed, a
설명한 것과 같이, 상기 제2 몰드 구조물(130)에 포함되는 희생막 패턴의 일부가 상기 도전 패턴(160)으로 치환되어 상기 제2 구조물(140a)이 형성된다. 때문에, 상기 제1 구조물(138)에 가해지는 스트레스가 감소되어 상기 제1 구조물(138)의 불량이 감소될 수 있다. A portion of the sacrificial pattern included in the
이 후, 상기 제1 및 제2 개구부들(122, 124a) 측벽에 절연막 패턴(도시안됨)을 형성하고, 상기 제1 개구부(122)를 채우는 공통 소스 라인(144)과 상기 제2 개구부(124a)를 채우는 더미 소스 라인(146a)을 형성한다. 상기 공정은 도 13을 참조로 설명한 것과 실질적으로 동일할 수 있다. 따라서, 도 14에 도시된 반도체 소자를 형성할 수 있다.
An insulating layer pattern (not shown) is formed on the sidewalls of the first and
도 18 및 도 19는 예시적인 실시예들에 따른 반도체 소자를 나타내는평면도 및 사시도이다.18 and 19 are a top view and a perspective view showing a semiconductor device according to exemplary embodiments.
도 19는 도 18의 A 부위를 나타낸다. Fig. 19 shows part A in Fig.
도 18 및 도 19에 도시된 반도체 소자는 더미 영역에 구비되는 더미 구조물을 제외하고는 도 1 내지 도 4를 참조로 설명한 반도체 소자와 실질적으로 동일하거나 유사한 구조 및/또는 구성을 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조들에 대한 상세한 설명은 생략한다. The semiconductor device shown in Figs. 18 and 19 may have substantially the same or similar structure and / or configuration as the semiconductor device described with reference to Figs. 1 to 4 except for the dummy structure provided in the dummy region. Therefore, detailed description of the redundant configuration and / or structures is omitted.
도 18 및 19를 참조하면, 더미 영역에 구비되는 더미 구조물은 상기 기판(100) 상에 구비되고 상기 제2 방향으로 서로 이격되어 배치되는 제2 구조물들(140b) 및 상기 제2 구조물들(140b) 사이를 관통하는 더미 소스 라인(146b)을 포함할 수 있다. 18 and 19, a dummy structure provided in the dummy area includes
상기 제2 구조물(140b)은 상기 층간 절연막 패턴들(102a) 및 더미 패턴들(163a)이 번갈아 적층되는 형상을 가질 수 있다. The
상기 더미 패턴들(163a)은 상기 셀 영역에 형성되는 게이트 라인(134)과 동일한 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 상기 더미 패턴들(163a)은 상기 게이트 라인(134)과 동일한 물질로 형성될 수 있다. 일부 실시예에서, 상기 더미 패턴들(163a)은 상기 게이트 라인(134)과 동일한 도전 패턴(도시안됨)과 실리콘 질화물을 포함하는 제2 희생막 패턴(도시안됨)을 포함할 수도 있다. The
예시적인 실시예들에 따르면, 상기 제2 구조물(140b)의 제2 방향의 폭은 상기 제1 구조물(138)의 제3 방향의 폭과 실질적으로 동일할 수 있다. 일부 실시예에서, 상기 제2 구조물(140b)의 제2 방향 폭은 상기 제1 구조물(138)의 제3 방향의 폭보다 더 넓을 수 있다.According to exemplary embodiments, the width of the
상기 제2 구조물(140b)은 상기 제2 방향과 다른 방향으로 연장될 수 있다. 예시적인 실시예들에 따르면, 상기 제2 구조물들(140b)은 상기 제3 방향으로부터 사선 방향인 제4 방향으로 연장될 수 있다. 따라서, 상기 제2 구조물들(140b) 사이의 제2 개구부(124b)는 상기 제4 방향으로 연장될 수 있다.The
상기 제2 개구부(124b)의 측벽에는 절연막 패턴(도시안됨)이 구비될 수 있다. 상기 제2 개구부(124b)의 내부에는 상기 더미 소스 라인(146b)이 구비될 수 있다. 상기 더미 소스 라인(146b)은 상기 제4 방향으로 연장될 수 있다. An insulating layer pattern (not shown) may be provided on the side wall of the
도 18 및 도 19에 도시된 반도체 소자는 상기 제2 개구부(124b)를 상기 제4 방향으로 연장되도록 형성하는 것을 제외하고는 상기 도 5 내지 도 13을 참조로 설명한 것과 실질적으로 동일하거나 유사한 방법으로 제조할 수 있다. The semiconductor device shown in Figs. 18 and 19 is formed in substantially the same or similar manner as that described with reference to Figs. 5 to 13 except that the
도 20 내지 도 22는 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도, 사시도 및 단면도이다. 20-22 are a plan view, a perspective view, and a cross-sectional view, respectively, showing a semiconductor device according to exemplary embodiments.
도 21은 도 20의 A 부위를 나타낸다. 도 21에서는 제3 채널 구조물을 도시하지 않았다. 도 22는 도 20의 III-III'를 따라 절단한 단면도들이다. Fig. 21 shows a portion A in Fig. In Fig. 21, the third channel structure is not shown. FIG. 22 is a cross-sectional view taken along line III-III 'of FIG. 20; FIG.
도 20 내지 도 22에 도시된 반도체 소자는 더미 영역에 구비되는 더미 구조물을 제외하고는 도 1 내지 도 4를 참조로 설명한 반도체 소자와 실질적으로 동일하거나 유사한 구조 및/또는 구성을 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조들에 대한 상세한 설명은 생략한다. The semiconductor devices shown in Figs. 20 to 22 may have substantially the same or similar structures and / or configurations as those of the semiconductor devices described with reference to Figs. 1 to 4 except for the dummy structure provided in the dummy area. Therefore, detailed description of the redundant configuration and / or structures is omitted.
도 20 내지 22를 참조하면, 더미 영역에 구비되는 더미 구조물은 상기 제3 방향으로 계단 형상을 갖는 제2 구조물(170)과, 상기 제2 구조물(170)을 관통하면서 상기 제2 방향으로 연장되는 제2 개구부(172) 및 상기 제2 개구부(172) 내부에 더미 소스 라인(176)을 포함할 수 있다.20 to 22, the dummy structure provided in the dummy area includes a
상기 제2 구조물(170)은 상기 층간 절연막 패턴(102a)과 더미 패턴들(174)이 번갈아 적층되는 형상을 가질 수 있다. 상기 제2 구조물(170)의 상기 제3 방향의 가장자리는 계단 형상을 가질 수 있으며, 상기 제2 개구부(172)에 의해 제2 방향을 따라 절단된 형상을 가질 수 있다. The
상기 제2 개구부들(172)은 상기 제2 방향으로 연장되는 트렌치 형상을 갖고, 각각 상기 제2 방향으로 서로 이격될 수 있다. 또한, 상기 제2 개구부들은 상기 제3 방향을 따라 배치될 수 있다. The
예시적인 실시예들에 따르면, 상기 제2 개구부들(172)은 서로 다른 제2 방향의 길이를 가질 수 있다. 예시적인 실시예들에 따르면, 상기 제2 개구부들(172) 사이의 제2 방향의 간격은 서로 동일하지 않을 수 있다. 일부 실시예에서, 상기 제2 개구부들(172)은 동일한 제2 방향의 길이를 가질 수 있다. 또한, 일부 실시예에서, 상기 제2 개구부들(172) 사이의 제2 방향의 간격은 서로 동일할 수 있다. According to exemplary embodiments, the
상기 더미 소스 라인(176)은 상기 제2 개구부(172) 내부에 구비될 수 있다. 상기 제2 개구부(172) 측벽에는 절연막 패턴(142)이 형성될 수 있다. The
상기 더미 소스 라인(176)은 셀 영역의 공통 소스 라인(144)과 동일한 방향으로 연장될 수 있다. The
상기 더미 소스 라인(176)은 상기 제2 방향으로 연장되면서 상기 제2 방향으로 서로 이격되게 배치될 수 있다. 따라서, 상기 더미 소스 라인(176)은 공통 소스 라인(144)보다 상기 제2 방향으로의 길이가 짧을 수 있다. 상기 더미 소스 라인(176)은 상기 제3 방향을 따라 배치될 수 있다. The
예시적인 실시예들에 따르면, 상기 제3 방향으로 서로 이웃하는 더미 소스 라인(176) 간의 간격은 상기 제3 방향으로 서로 이웃하는 셀 영역의 공통 소스 라인(144) 간의 간격과 실질적으로 동일하거나 더 넓을 수 있다. According to exemplary embodiments, the spacing between adjacent
상기 더미 패턴(174)은 상기 셀 영역의 게이트 라인(134)과 동일한 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 상기 더미 패턴(174)은 상기 게이트 라인(134)과 동일한 물질로 형성될 수 있다. 일부 실시예에서, 일부 영역의 더미 패턴(174)은 상기 게이트 라인(134)과 동일한 물질의 도전 패턴 및 실리콘 질화물을 포함하는 제2 희생막 패턴으로 형성되고, 다른 일부 영역의 더미 패턴(174)은 상기 게이트 라인(134)과 동일한 물질만으로 형성될 수 있다. The
예시적인 실시예들에 따르면, 상기 셀 영역에서 상기 제3 방향으로 가장자리 부위에 형성되는 메모리 셀들은 실재 동작에 사용하지 않는 더미 셀들(148)일 수 있다. 따라서, 상기 더미 셀들(148)에는 신호를 인가하기 위한 배선들이 형성되지 않을 수 있다. According to exemplary embodiments, the memory cells formed in the edge portion in the third direction in the cell region may be
예시적인 실시예들에 따르면, 상기 더미 셀에 포함되는 공통 소스 라인(143)은 메인 셀 영역에 형성되는 공통 소스 라인(144)과 동일한 형상을 가질 수 있다. 일부 실시예에서, 상기 더미 셀에 포함되는 공통 소스 라인(143)은 상기 더미 소스 라인(176)과 동일한 형상을 가질 수도 있다.According to exemplary embodiments, the common source line 143 included in the dummy cell may have the same shape as the
도 23 및 도 24는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 23 및 도 24는 도 20 내지 22에 도시된 반도체 소자를 제조하는 방법을 도시하고 있다. 23 and 24 are sectional views for explaining a method of manufacturing a semiconductor device according to exemplary embodiments. For example, FIGS. 23 and 24 show a method of manufacturing the semiconductor device shown in FIGS. 20 to 22.
도 23을 참조하면, 도 5 및 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행하여 기판(100) 상에 몰드 구조물(106) 및 상기 몰드 구조물(106)을 관통하는 제1 내지 제3 채널 구조물(120a, 120b, 120c)을 각각 형성한다. 또한, 상기 몰드 구조물(106)에서 계단 형상을 갖는 가장자리 부위를 덮는 하부 절연막(108)을 형성한다.Referring to FIG. 23, the
상기 몰드 구조물(106) 및 하부 절연막(108)을 부분적으로 이방성 식각하여 상기 셀 영역에 제1 개구부들(122) 및 상기 더미 영역에 제2 개구부들(172)을 형성한다. 상기 제1 및 제2 개구부들(122, 172) 저면에는 기판(100) 표면이 노출될 수 있다.The
상기 제1 개구부(122)는 도 7을 참조로 설명한 것과 동일한 형상을 가질 수 있다. The
상기 제2 개구부들(172)은 상기 제2 방향으로 연장되는 트렌치 형상을 갖고, 상기 제2 방향으로 서로 이격될 수 있다. 또한, 상기 제2 개구부들(172)은 상기 제3 방향을 따라 배치될 수 있다. The
즉, 상기 제1 및 제2 개구부들(122, 172)이 서로 동일한 방향으로 연장되도록 형성할 수 있다. That is, the first and
예시적인 실시예들에 따르면, 상기 제3 방향으로 서로 이웃하는 상기 제2 개구부들(122) 사이의 간격은 상기 제3 방향으로 이웃하는 상기 제1 개구부들(122) 간의 간격과 실질적으로 동일할 수 있다. 일부 실시예에서, 상기 제3 방향으로 서로 이웃하는 상기 제2 개구부들(122) 사이의 간격은 상기 제3 방향으로 이웃하는 상기 제1 개구부들(122) 간의 간격보다 더 넓을 수 있다. According to exemplary embodiments, the gap between the
도 24를 참조하면, 도 9 및 도 10을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행하여, 상기 몰드 구조물(106)의 희생막 패턴들(104a)을 제거한다. Referring to FIG. 24, substantially the same or similar processes as those described with reference to FIGS. 9 and 10 are performed to remove the
상기 셀 영역에 위치하는 희생막 패턴들(104a)은 모두 제거될 수 있다. 상기 셀 영역의 희생막 패턴들(104a)이 모두 제거되는 동안, 상기 더미 영역에 위치하는 희생막 패턴은 일부 또는 전부가 제거될 수 있다. 예시적인 실시예들에 따르면, 상기 제2 개구부들(172)에 의해 상기 희생막 패턴(104a)이 노출되지 않는 부위에는 상기 희생막 패턴(104a)이 제거되지 않고 일부 남아 있을 수 있다.All of the
상기 셀 영역에 위치하는 희생막 패턴들(104a)이 제거된 부위에는 제1 갭들(132a)이 형성되고, 상기 더미 영역에 위치하는 희생막 패턴들(104a)이 제거된 부위는 제2 갭들(178)이 형성될 수 있다. 상기 제1 갭들(132a)에 의해 상기 제1 채널 구조물(120a)의 측벽이 일부 노출될 수 있다. The
다시, 도 20 내지 도 22를 참조하면, 상기 제1 갭(132a) 내부에 게이트 라인(134)을 형성하고, 상기 제2 갭(168b)의 내부에 더미 패턴(174)을 형성한다. 상기 게이트 라인(134) 및 더미 패턴(174)을 형성하는 공정은 도 11 및 12를 참조로 설명한 것과 실질적으로 동일할 수 있다. 20 to 22, a
이 후, 상기 제1 및 제2 개구부들(122, 172) 측벽에 절연막 패턴(126)을 형성하고, 상기 제1 개구부(122)를 채우는 공통 소스 라인(144)과 상기 제2 개구부(172)를 채우는 더미 소스 라인(176)을 형성한다. 상기 공정은 도 13을 참조로 설명한 것과 실질적으로 동일할 수 있다. 따라서, 도 20 내지 도 22에 도시된 반도체 소자를 제조할 수 있다.
An insulating
도 25 내지 도 27은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도, 사시도 및 단면도이다.25 to 27 are a plan view, a perspective view and a sectional view for explaining a semiconductor device according to exemplary embodiments.
도 25 내지 27에 도시된 반도체 소자는 더미 영역에 구비되는 더미 구조물을 제외하고는 도 1 내지 도 4를 참조로 설명한 반도체 소자와 실질적으로 동일하거나 유사한 구조 및/또는 구성을 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조들에 대한 상세한 설명은 생략한다. The semiconductor device shown in Figs. 25 to 27 may have substantially the same or similar structure and / or configuration as the semiconductor device described with reference to Figs. 1 to 4, except for the dummy structure provided in the dummy area. Therefore, detailed description of the redundant configuration and / or structures is omitted.
도 25 내지 27을 참조하면, 더미 영역에 구비되는 더미 구조물은 상기 제3 방향으로 계단 형상을 갖는 제2 구조물(170a)과, 상기 제2 구조물(170a)을 관통하면서 상기 제2 방향으로 연장되는 제2 개구부(172a) 및 상기 제2 개구부(172a) 내부에 더미 소스 라인(176a)을 포함할 수 있다. 25 to 27, the dummy structure provided in the dummy area includes a
상기 제2 구조물(170a)은 상기 층간 절연막 패턴(102a)과 더미 패턴들(174a)이 번갈아 적층되는 형상을 가질 수 있다. The
상기 제2 개구부들(172a)은 상기 제2 방향으로 연장되고, 상기 제3 방향을 따라 배치될 수 있다. 예시적인 실시예들에 따르면, 상기 제1 및 제2 개구부들(172a)은 서로 동일한 형상을 가질 수 있다. The
상기 더미 소스 라인(176a)은 상기 제2 개구부(172a) 내부에 구비될 수 있다. 상기 제2 개구부(172a) 측벽에는 절연막 패턴(142)이 형성될 수 있다. The
상기 더미 소스 라인(176a)은 셀 영역의 공통 소스 라인(144)과 동일한 방향인 제2 방향으로 연장될 수 있다. 상기 더미 소스 라인(176a)에 의해 상기 제2 구조물(170a)이 절단될 수 있다. 예시적인 실시예들에 따르면, 상기 더미 소스 라인(176a)은 상기 공통 소스 라인(144)과 제3 방향으로 동일한 폭을 가지거나 또는 더 넓은 폭을 가질 수 있다. The
예시적인 실시예들에 따르면, 상기 제3 방향으로 서로 이웃하는 더미 소스 라인(176a) 간의 간격은 상기 제3 방향으로 서로 이웃하는 공통 소스 라인(144) 간의 간격보다 더 넓을 수 있다. 도 25에서는 상기 셀 영역 양 측의 각 더미 영역에 1개의 더미 소스 라인(176a)만을 도시하였지만, 상기 더미 소스 라인의 수는 한정되지 않는다.According to exemplary embodiments, the spacing between adjacent
상기 더미 패턴(174a)은 상기 게이트 라인(134)과 동일한 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 일부 영역의 더미 패턴(174a)은 상기 게이트 라인(134)과 동일한 물질의 도전 패턴(160a) 및 질화물을 포함하는 제2 희생막 패턴(162a)으로 형성될 수 있다. 또한, 다른 일부 영역의 더미 패턴(174a)은 상기 게이트 라인과 동일한 물질의 도전 패턴(160a)만을 포함할 수도 있다.The
예시적인 실시예들에 따르면, 상기 셀 영역에서 상기 제3 방향으로 가장자리 부위에 형성되는 메모리 셀들은 실재 동작에 사용하지 않는 더미 셀들(148)일 수 있다. 따라서, 상기 더미 셀들(148)에는 신호를 인가하기 위한 배선들이 형성되지 않을 수 있다. According to exemplary embodiments, the memory cells formed in the edge portion in the third direction in the cell region may be
예시적인 실시예들에 따르면, 상기 더미 셀(148)에 포함되는 공통 소스 라인(143)은 상기 메인 셀 영역에 형성되는 공통 소스 라인(144)과 동일한 형상을 가질 수 있다. 일부 실시예에서, 상기 더미 셀(148)에 포함되는 공통 소스 라인(143)은 상기 더미 소스 라인(176a)과 동일한 형상을 가질 수도 있다.According to exemplary embodiments, the common source line 143 included in the
도 25 내지 도 27에 도시된 반도체 소자는 상기 도 23 및 24를 참조로 설명한 것과 실질적으로 동일하거나 유사한 방법으로 제조할 수 있다. 다만, 제1 및 제2 개구부들을 형성할 때, 상기 제2 개구부들이 제2 방향으로 연장되어 제2 구조물을 절단되도록 하고, 상기 제2 개구부들의 사이의 간격이 상기 제1 개구부들 사이의 간격보다 넓게 형성할 수 있다.
The semiconductor device shown in Figs. 25 to 27 can be manufactured in substantially the same or similar manner as that described with reference to Figs. 23 and 24 above. When the first and second openings are formed, the second openings extend in the second direction to cut the second structure, and the interval between the second openings is larger than the interval between the first openings Can be formed widely.
도 28은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.28 is a plan view for explaining a semiconductor device according to exemplary embodiments.
도 28에 도시된 반도체 소자는 더미 영역에 구비되는 더미 구조물을 제외하고는 도 1 내지 도 4를 참조로 설명한 반도체 소자와 실질적으로 동일하거나 유사한 구조 및/또는 구성을 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조들에 대한 상세한 설명은 생략한다. The semiconductor device shown in Fig. 28 may have substantially the same or similar structure and / or configuration as the semiconductor device described with reference to Figs. 1 to 4, except for the dummy structure provided in the dummy region. Therefore, detailed description of the redundant configuration and / or structures is omitted.
도 28을 참조하면, 더미 영역에 구비되는 더미 구조물은 상기 제3 방향으로 계단 형상을 갖는 제2 구조물(170b)과, 상기 제2 구조물을 관통하면서 제2 방향으로 연장되는 제2 개구부(172b) 및 상기 제2 개구부(172b) 내부에 배치되는 더미 소스 라인들(176b)을 포함할 수 있다.28, the dummy structure provided in the dummy region includes a
상기 제2 구조물(170b)은 층간 절연막 패턴과 더미 패턴들이 번갈아 적층되는 형상을 가질 수 있다. The
상기 제2 개구부들(172b)은 상기 제2 방향으로 연장되고, 상기 제3 방향을 따라 배치될 수 있다. 하나의 제2 개구부(172b)에서, 내부 폭이 위치별로 서로 다를 수 있다. 상기 제2 개구부들(172b)에 의해 상기 제2 구조물(170b)은 상기 제2 방향을 따라 절단될 수 있다. The
상기 더미 소스 라인(176b)은 상기 제2 개구부(172b) 내부에 구비될 수 있다. 상기 제2 개구부(172b) 측벽에는 절연막 패턴(도시안됨)이 형성될 수 있다. The dummy source line 176b may be provided inside the
상기 더미 소스 라인(176b)은 셀 영역의 공통 소스 라인과 동일한 방향으로 연장될 수 있다. 상기 하나의 더미 소스 라인(176b)은 위치별로 서로 다른 폭을 가질 수 있다. The dummy source line 176b may extend in the same direction as the common source line of the cell region. The one dummy source line 176b may have a different width for each position.
예시적인 실시예들에 따르면, 상기 하나의 더미 소스 라인(176b)은 제1 폭(W1) 및 상기 제1 폭(W1)보다 좁은 제2 폭(W2)이 반복되는 형상을 가질 수 있다. According to exemplary embodiments, the one dummy source line 176b may have a shape in which a first width W1 and a second width W2 that is narrower than the first width W1 are repeated.
상기 더미 패턴은 셀 영역에 형성되는 게이트 라인과 동일한 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 일부 영역의 더미 패턴은 상기 게이트 라인과 동일한 물질의 도전 패턴 및 질화물을 포함하는 제2 희생막 패턴으로 형성될 수 있다. 또한, 다른 일부 영역의 더미 패턴은 상기 게이트 라인과 동일한 물질만을 포함할 수도 있다.The dummy pattern may include the same material as the gate line formed in the cell region. According to exemplary embodiments, a dummy pattern of a region may be formed in a second sacrificial pattern including a nitride and a conductive pattern of the same material as the gate line. Further, the dummy pattern of some other regions may include only the same material as the gate line.
도 28에 도시된 반도체 소자는 상기 도 23 및 24를 참조로 설명한 것과 실질적으로 동일하거나 유사한 방법으로 제조할 수 있다. The semiconductor device shown in Fig. 28 can be manufactured in substantially the same or similar manner as that described with reference to Figs. 23 and 24 above.
다만, 제1 및 제2 개구부들(122, 172b)을 형성할 때, 상기 각각의 제2 개구부들(172b)이 위치별로 서로 다른 폭을 갖도록 형성할 수 있다.
However, when the first and
도 29는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 29 is a plan view for explaining a semiconductor device according to exemplary embodiments.
도 29에 도시된 반도체 소자는 더미 영역에 구비되는 더미 구조물을 제외하고는 도 1 내지 도 4를 참조로 설명한 반도체 소자와 실질적으로 동일하거나 유사한 구조 및/또는 구성을 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조들에 대한 상세한 설명은 생략한다. The semiconductor device shown in Fig. 29 may have substantially the same or similar structure and / or configuration as the semiconductor device described with reference to Figs. 1 to 4 except for the dummy structure provided in the dummy region. Therefore, detailed description of the redundant configuration and / or structures is omitted.
도 29를 참조하면, 더미 영역에 구비되는 더미 구조물은 상기 제3 방향으로 계단 형상을 갖는 제2 구조물(170c)과, 상기 제2 구조물(170c)을 관통하면서 제2 방향으로 연장되는 제2 개구부(172c) 및 상기 제2 개구부(172c) 내부에 배치되는 더미 소스 라인들(176c)을 포함할 수 있다.29, the dummy structure provided in the dummy area includes a
상기 제2 구조물(170c)은 상기 층간 절연막 패턴과 더미 패턴들이 번갈아 적층되는 형상을 가질 수 있다. The
상기 제2 개구부들(172c)은 상기 제2 방향으로 연장되고, 상기 제3 방향을 따라 배치될 수 있다. 상기 각각의 제2 개구부들(172c)은 상기 제1 개구부들과 동일하거나 더 넓은 폭을 가질 수 있다. The
상기 더미 소스 라인(176c)은 상기 제2 개구부(172c) 내부에 구비될 수 있다. 상기 제2 개구부(172c) 측벽에는 절연막 패턴(도시안됨)이 형성될 수 있다. The
상기 더미 소스 라인(176c)들은 상기 셀 영역의 공통 소스 라인(144)과 동일하거나 또는 더 넓은 제3 방향의 폭을 가질 수 있다. 상기 더미 소스 라인(176c)들 중 적어도 일부는 상기 공통 소스 라인(144)과 다른 폭을 가질 수 있다.The
예시적인 실시예들에 따르면, 상기 제3 방향으로 가장자리에 배치되는 적어도 하나의 상기 더미 소스 라인들(176c)은 상기 공통 소스 라인(144)의 폭(W4)보다 넓은 폭(W3)을 갖고, 나머지 더미 소스 라인들(176c)은 상기 공통 소스 라인(144)과 동일한 폭을 가질 수 있다. 일부 실시예에서, 상기 더미 소스 라인들(176c)은 상기 공통 소스 라인(144)의 폭(W4)보다 넓은 폭을 가질 수 있다. According to exemplary embodiments, at least one of the
상기 더미 패턴은 셀 영역에 형성되는 게이트 라인과 동일한 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 일부 영역의 더미 패턴은 상기 게이트 라인과 동일한 물질의 도전 패턴 및 질화물을 포함하는 제2 희생막 패턴으로 형성될 수 있다. 또한, 다른 일부 영역의 더미 패턴은 상기 게이트 라인과 동일한 물질만으로 형성될 수도 있다. The dummy pattern may include the same material as the gate line formed in the cell region. According to exemplary embodiments, a dummy pattern of a region may be formed in a second sacrificial pattern including a nitride and a conductive pattern of the same material as the gate line. Further, the dummy patterns of some other regions may be formed of only the same material as the gate lines.
도 29에 도시된 반도체 소자는 상기 도 23 및 24를 참조로 설명한 것과 실질적으로 동일하거나 유사한 방법으로 제조할 수 있다. The semiconductor device shown in Fig. 29 can be manufactured in substantially the same or similar manner as that described with reference to Figs. 23 and 24 above.
다만, 제1 및 제2 개구부들(122, 172c)을 형성할 때, 상기 제2 개구부들(172c) 중 적어도 일부는 상기 제1 개구부(122)와 다른 폭을 갖도록 형성할 수 있다.
However, when forming the first and
도 30은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 30 is a plan view for explaining a semiconductor device according to exemplary embodiments.
도 30에 도시된 반도체 소자는 더미 영역에 구비되는 더미 구조물을 제외하고는 도 1 내지 도 4를 참조로 설명한 반도체 소자와 실질적으로 동일하거나 유사한 구조 및/또는 구성을 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조들에 대한 상세한 설명은 생략한다. The semiconductor device shown in Fig. 30 may have substantially the same or similar structure and / or configuration as the semiconductor device described with reference to Figs. 1 to 4 except for the dummy structure provided in the dummy region. Therefore, detailed description of the redundant configuration and / or structures is omitted.
도 30을 참조하면, 더미 영역에 구비되는 더미 구조물은 상기 제3 방향으로 계단 형상을 갖는 제2 구조물들(180a, 180b), 상기 제2 구조물들(180a, 180b)을 사이에 구비되는 제2 및 제3 개구부들(182a, 182b) 및 상기 제2 및 제3 개구부들(182a, 182b) 내부에 각각 배치되는 제1 및 제2 더미 소스 라인들(186a, 186b)을 포함할 수 있다. Referring to FIG. 30, the dummy structure provided in the dummy area may include
상기 제2 구조물(180a, 180b)은 상기 층간 절연막 패턴과 더미 패턴들이 번갈아 적층되는 형상을 가질 수 있다.The
상기 제2 및 제3 개구부들(182a, 182b)는 서로 다른 형상을 가질 수 있으며, 상기 더미 영역의 위치에 따라 각각 배치될 수 있다. The second and
예시적인 실시예들에 따르면, 상기 제2 개구부(182a)는 제3 방향으로 연장되는 형상을 가질 수 있다. 상기 제3 개구부(182b)는 상기 제2 방향에 대해 사선 방향인 제4 방향으로 연장되는 형상을 가질 수 있다. 이에 따라, 상기 제2 개구부(182a) 양 측의 제2 구조물(180a)과 상기 제3 개구부(182b) 양 측의 제2 구조물(180b)은 서로 다른 형상을 가질 수 있다.According to exemplary embodiments, the
상기 제2 및 제3 개구부들의 형상은 이에 한정되지 않으며, 다양한 형상을 가질 수 있다. 예시적인 실시예들에 따르면, 상기 제2 및 제3 개구부들은 상기 설명한 각 실시예들의 제2 개구부들 중 어느 하나의 형상을 가질 수 있다.The shapes of the second and third openings are not limited thereto, and may have various shapes. According to exemplary embodiments, the second and third openings may have the shape of any one of the second openings of each of the embodiments described above.
상기 제2 및 제3 개구부들의 형상에 따라 상기 제2 구조물들의 형상이 달라질 수 있다. The shape of the second structures may be changed according to the shapes of the second and third openings.
상기 더미 패턴은 상기 셀 영역의 상기 더미 패턴은 상기 셀 영역에 형성되는 게이트 라인과 동일한 물질을 포함할 수 있다. The dummy pattern may include the same material as the gate line formed in the cell region.
도 30에 도시된 반도체 소자는 상기 도 23 및 24를 참조로 설명한 것과 실질적으로 동일하거나 유사한 방법으로 제조할 수 있다. The semiconductor device shown in Fig. 30 can be manufactured in substantially the same or similar manner as that described with reference to Figs. 23 and 24 above.
다만, 제1 및 제2 개구부들(122, 172c)을 형성하는 공정에서, 상기 더미 영역에 다양한 형상을 갖는 제2 및 제3 개구부들을 함께 형성할 수 있다.
However, in the process of forming the first and
도 31은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 31 is a plan view for explaining a semiconductor device according to exemplary embodiments.
도 31을 참조하면, 상기 반도체 소자는 기판(100)의 셀 영역에 형성된 메모리 셀 구조물 및 상기 기판의 더미 영역에 형성된 더미 구조물을 포함할 수 있다. 또한, 상기 기판의 셀 영역 및 더미 영역의 외부에는 주변 회로 영역이 구비될 수 있다. Referring to FIG. 31, the semiconductor device may include a memory cell structure formed in a cell region of the
상기 기판의 셀 영역 및 더미 영역에는 상기 각 실시예들 중 어느 하나의 반도체 소자가 형성될 수 있다. The semiconductor device of any one of the above embodiments may be formed in the cell region and the dummy region of the substrate.
예시적인 실시예들에 따르면, 상기 기판의 셀 영역 및 더미 영역에는 도 1 내지 도 4를 참조로 설명한 반도체 소자들이 형성될 수 있다. According to exemplary embodiments, the semiconductor elements described with reference to FIGS. 1 to 4 may be formed in the cell region and the dummy region of the substrate.
상기 주변 회로 영역의 기판 상에는 주변 회로들이 배치될 수 있다. 상기 주변 회로들을 덮는 층간 절연막(도시안됨)이 구비될 수 있다. 상기 층간 절연막은 상기 하부 절연막과 실질적으로 동일한 막일 수 있다. Peripheral circuits may be disposed on the substrate of the peripheral circuit region. An interlayer insulating film (not shown) covering the peripheral circuits may be provided. The interlayer insulating film may be substantially the same film as the lower insulating film.
상기 층간 절연막을 관통하여 상기 기판 표면까지 연장되는 더미 도전 패턴(190)이 구비될 수 있다. 상기 더미 도전 패턴(190)은 상기 공통 소스 라인(144) 및 더미 소스 라인(146)을 형성하는 공정에서 함께 형성될 수 있다. 그러므로, 상기 더미 도전 패턴(190), 공통 소스 라인(144) 및 더미 소스 라인(146)은 동일한 도전 물질을 포함할 수 있다. A dummy
예시적인 실시예에서, 상기 더미 도전 패턴(190)은 상기 제3 방향으로 연장되는 라인 형상을 가질 수 있다. 일부 실시예에서, 상기 더미 도전 패턴(190)은 상기 제2 방향 또는 제4 방향으로 연장되는 라인 형상을 가질 수 있다. In the exemplary embodiment, the dummy
예시적인 실시예에서, 상기 각각의 더미 도전 패턴들(190)은 서로 동일하거나 서로 다른 선폭을 가질 수 있다. In an exemplary embodiment, each of the dummy
상기 더미 도전 패턴(190)의 형상은 이에 한정되지 않으며, 다양한 형상을 가질 수 있다. 예시적인 실시예들에 따르면, 상기 더미 도전 패턴(190)은 상기 설명한 각 실시예들의 더미 소스 라인들 중 어느 하나의 형상을 가질 수 있다. The shape of the dummy
상기 더미 도전 패턴(190)이 구비됨으로써, 셀 영역에 가해지는 스트레스가 감소될 수 있다.By providing the dummy
도 31에 도시된 반도체 소자를 형성하기 위하여, 주변 회로 영역의 기판 상에 주변 회로들을 형성한다. 상기 주변 회로들은 트랜지스터들을 포함할 수 있다. To form the semiconductor device shown in Fig. 31, peripheral circuits are formed on the substrate of the peripheral circuit region. The peripheral circuits may include transistors.
다음에, 상기 기판에 도 5 내지 도 13을 참조로 설명한 것과 실질적으로 동일하거나 유사한 공정들을 수행하여 도 31에 도시된 반도체 소자를 제조할 수 있다. Next, the semiconductor device shown in FIG. 31 can be manufactured by performing processes substantially the same or similar to those described with reference to FIGS. 5 to 13 on the substrate.
다만, 상기 제1 및 제2 개구부(122, 124)를 형성하기 위한 식각 공정에서, 상기 기판의 주변 회로 영역에 형성된 층간 절연막에 기판 표면을 노출하는 제3 개구부(188)를 함께 형성한다. 따라서, 상기 공통 소스 라인(144) 및 더미 소스 라인(146)을 형성하는 공정에서, 상기 제3 개구부(188) 내부에는 더미 도전 패턴(190)이 형성될 수 있다.In the etching process for forming the first and
상기 예시적인 실시예들에 따른 반도체 소자는 컴퓨팅 시스템과 같은 다양한 형태의 시스템들에 적용될 수 있다. The semiconductor device according to the above exemplary embodiments may be applied to various types of systems such as a computing system.
도 32는 예시적인 실시예들에 따른 시스템의 개략적인 구성을 나타내는 블록도이다. 32 is a block diagram illustrating a schematic configuration of a system according to exemplary embodiments.
도 32를 참조하면, 정보처리 시스템(300)은 시스템 버스(305)에 전기적으로 연결된 중앙처리장치(CPU)(320), 램(RAM)(330), 사용자 인터페이스(User Interface)(340), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(350) 및 메모리 시스템(310)을 포함할 수 있다. 메모리 시스템(310)은 메모리 소자(312)와 메모리 컨트롤러(311)를 포함할 수 있다. 메모리 소자(312)는 상술한 예시적인 실시예들에 따른 반도체 소자를 포함할 수 있다. 따라서, 중앙처리장치(320)에서 처리된 데이터 또는 외부에서 입력된 고용량의 데이터를 안정적으로 저장할 수 있다. 메모리 컨트롤러(311)는 메모리 소자(312)를 제어할 수 있도록 구성된다. 메모리 소자(312)와 메모리 컨트롤러(311)의 결합에 의해 메모리 시스템(310)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD) 등으로 제공될 수 있다. 상기 정보처리 시스템(300)이 모바일 장치인 경우, 시스템(300)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 도시되지 않았지만, 예시적인 실시예들에 따른 정보처리 시스템(300)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수도 있다. 32, the
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It will be understood that the present invention can be changed.
본 발명의 예시적인 실시예들에 따른 반도체 소자는 스트레스에 의한 불량이 감소되어 높은 신뢰성을 가질 수 있다. 상기 반도체 소자는 다양한 전자 제품에 사용될 수 있다. The semiconductor device according to the exemplary embodiments of the present invention can have high reliability due to reduced defects due to stress. The semiconductor device can be used in various electronic products.
100 : 기판
102a : 층간 절연막 패턴
104a : 희생막 패턴
106 : 몰드 구조물
108 : 하부 절연막
120a: 제1 채널 구조물
120b : 제2 채널 구조물
120c : 제3 채널 구조물
122 : 제1 개구부
124, 124a, 124b, 172, 172a, 172b, 172c : 제2 개구부
134 : 게이트 라인
136, 136a, 136b, 174, 174a, 174b, 174c : 더미 패턴
138 : 제1 구조물
140, 140a, 140b, 170, 170a, 170b, 170c : 제2 구조물
142 : 절연막 패턴
144 : 공통 소스 라인
146, 146a, 146b, 176, 176a, 176b, 176c : 더미 소스 라인
148 : 더미 셀들
150 : 콘택 플러그
160 : 도전 패턴
162 : 제2 희생막 패턴 100:
104a: Sacrificial film pattern 106: Mold structure
108: lower insulating
120b:
122: first opening
124, 124a, 124b, 172, 172a, 172b, 172c:
134: gate line
136, 136a, 136b, 174, 174a, 174b, 174c:
138: First structure
140, 140a, 140b, 170, 170a, 170b, 170c:
142: insulating film pattern 144: common source line
146, 146a, 146b, 176, 176a, 176b, 176c:
148: dummy cells 150: contact plug
160: conductive pattern 162: second sacrificial film pattern
Claims (10)
상기 셀 영역 상에 배치되고, 상기 기판 상면에 대해 수직한 제1 방향으로 연장되는 제1 채널 구조물들;
상기 제1 채널 구조물들의 외측벽을 감싸며 상기 제1 방향을 따라 서로 이격되어 적층되고 제2 방향으로 연장되는 게이트 라인들;
상기 셀 영역 상의 상기 게이트 라인들의 사이에 배치되고, 상기 제2 방향으로 연장되는 공통 소스 라인들;
상기 더미 영역 상에, 상기 제2 방향과 수직한 제3 방향으로 계단 형상을 가지면서 상기 제1 방향을 따라 이격되도록 적층되고, 적어도 일부는 게이트 라인들과 동일한 도전 물질을 포함하는 더미 패턴들; 및
상기 더미 영역 상에, 상기 더미 패턴들을 관통하면서 연장되는 더미 소스 라인들을 포함하는 반도체 소자. A substrate including a cell region and a dummy region;
First channel structures disposed on the cell region and extending in a first direction perpendicular to the substrate top surface;
Gate lines surrounding the outer walls of the first channel structures and extending in the second direction, the gate lines being spaced apart from each other along the first direction;
Common source lines disposed between the gate lines on the cell region and extending in the second direction;
Dummy patterns stacked on the dummy region in a third direction perpendicular to the second direction and spaced along the first direction, the dummy patterns including at least a portion of the conductive material being the same as the gate lines; And
And dummy source lines extending through the dummy patterns on the dummy region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/047,882 US9859297B2 (en) | 2015-03-10 | 2016-02-19 | Semiconductor devices and methods of manufacturing the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150033128 | 2015-03-10 | ||
| KR20150033128 | 2015-03-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160109988A true KR20160109988A (en) | 2016-09-21 |
| KR102344876B1 KR102344876B1 (en) | 2021-12-30 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150068931A KR102344876B1 (en) | 2015-03-10 | 2015-05-18 | Semiconductor devices and methods of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102344876B1 (en) |
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| A201 | Request for examination | ||
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| E701 | Decision to grant or registration of patent right |