KR20160097926A - Solar cell - Google Patents

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Abstract

The present is to provide a solar cell with high efficiency. According to an embodiment of the present invention, the solar cell comprises: a semiconductor substrate; a first conductive area having a first conductivity, partially positioned on a front surface of the semiconductor substrate, and having a crystalline structure different from that of the semiconductor substrate; a second conductive area positioned on a rear surface of the semiconductor substrate, having a crystalline structure different from that of the semiconductor substrate, and having a second conductivity; a first electrode connected to the first conductive area; and a second electrode connected to the second conductive area.

Description

태양 전지{SOLAR CELL}Solar cell {SOLAR CELL}

본 발명은 태양 전지에 관한 것으로, 좀더 상세하게는, 구조를 개선한 태양 전지에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solar cell, and more particularly, to a solar cell having an improved structure.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. With the recent depletion of existing energy sources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells are attracting attention as a next-generation battery that converts solar energy into electric energy.

이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 태양 전지의 효율을 최대화하고 제조 비용을 최소화하는 것이 요구된다. In such solar cells, various layers and electrodes can be fabricated by design. However, solar cell efficiency can be determined by the design of these various layers and electrodes. In order to commercialize the solar cell, it is required to maximize the efficiency of the solar cell and minimize the manufacturing cost.

본 발명은 높은 효율을 가지는 태양 전지를 제공하고자 한다. The present invention provides a solar cell having high efficiency.

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 전면 위에 부분적으로 위치하고 상기 반도체 기판과 다른 결정 구조를 가지며 제1 도전형을 가지는 제1 도전형 영역; 상기 반도체 기판의 후면 위에 위치하고 상기 반도체 기판과 다른 결정 구조를 가지며 제2 도전형을 가지는 제2 도전형 영역; 상기 제1 도전형 영역에 연결되는 제1 전극; 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함한다. A solar cell according to an embodiment of the present invention includes: a semiconductor substrate; A first conductive type region partially located on the front surface of the semiconductor substrate and having a crystal structure different from that of the semiconductor substrate and having a first conductive type; A second conductive type region located on the rear surface of the semiconductor substrate and having a crystal structure different from that of the semiconductor substrate and having a second conductive type; A first electrode coupled to the first conductive type region; And a second electrode connected to the second conductive type region.

본 실시예에서는 반도체 기판의 전면 위에 제1 도전형 영역을 반도체 기판과 별개로 부분적으로 형성하여, 광의 입사를 방해하지 않으면서 반도체 기판에 결함이 발생하거나 패시베이션 특성이 저하되는 것을 방지하여 태양 전지의 효율을 향상할 수 있다. In this embodiment, the first conductivity type region is partially formed on the front surface of the semiconductor substrate separately from the semiconductor substrate, thereby preventing defects in the semiconductor substrate and degradation of passivation characteristics without interfering with the incident light, The efficiency can be improved.

도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 전면 평면도이다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 부분 평면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 부분 평면도이다.1 is a cross-sectional view illustrating a solar cell according to an embodiment of the present invention.
2 is a front plan view of the solar cell shown in FIG.
3A to 3H are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
4 is a cross-sectional view illustrating a solar cell according to another embodiment of the present invention.
5 is a partial plan view of a solar cell according to another embodiment of the present invention.
6 is a partial plan view of a solar cell according to another embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it is needless to say that the present invention is not limited to these embodiments and can be modified into various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, the same reference numerals are used for the same or similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to make the description more clear, and the thickness, width, etc. of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. Wherever certain parts of the specification are referred to as "comprising ", the description does not exclude other parts and may include other parts, unless specifically stated otherwise. Also, when a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it also includes the case where another portion is located in the middle as well as the other portion. When a portion of a layer, film, region, plate, or the like is referred to as being "directly on" another portion, it means that no other portion is located in the middle.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. Hereinafter, a solar cell and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다. 1 is a cross-sectional view illustrating a solar cell according to an embodiment of the present invention.

도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(110)과, 반도체 기판(110)의 전면(前面) 위에 부분적으로 위치하는 제1 도전형 영역(20)과, 반도체 기판(110)의 후면 위에 위치하는 제2 도전형 영역(30)과, 제1 도전형 영역(20)에 연결되는 제1 전극(42)과, 제2 도전형 영역(30)에 연결되는 제2 전극(44)을 포함한다. 이때, 반도체 기판(110)의 전면과 제1 도전형 영역(20) 사이에 위치하는 제1 터널링층(21)과, 반도체 기판(110)의 후면과 제2 도전형 영역(30) 사이에 위치하는 제2 터널링층(31)을 더 포함할 수 있다. 그리고 제1 패시베이션막(22), 반사 방지막(24), 제2 패시베이션막(32) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다. 1, a solar cell 100 according to the present embodiment includes a semiconductor substrate 110, a first conductive type region 20 partially located on a front surface of the semiconductor substrate 110, A second conductive type region 30 located on the rear surface of the semiconductor substrate 110, a first electrode 42 connected to the first conductive type region 20 and a second conductive type region 30 connected to the second conductive type region 30, And a second electrode (44). A first tunneling layer 21 is disposed between the front surface of the semiconductor substrate 110 and the first conductive type region 20 and a second tunneling layer 21 located between the rear surface of the semiconductor substrate 110 and the second conductive type region 30. And a second tunneling layer (31). The first passivation film 22, the antireflection film 24, the second passivation film 32, and the like. This will be explained in more detail.

반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하게 된다. 이에 따라 태양 전지(100)가 우수한 전기적 특성을 가질 수 있다. The semiconductor substrate 110 may be formed of a crystalline semiconductor. In one example, the semiconductor substrate 110 may be composed of a single crystal or polycrystalline semiconductor (e.g., single crystal or polycrystalline silicon). In particular, the semiconductor substrate 110 may be composed of a single crystal semiconductor (for example, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer). When the semiconductor substrate 110 is made of a single crystal semiconductor (for example, single crystal silicon), the solar cell 100 is based on a semiconductor substrate 110 composed of a crystalline semiconductor having a high crystallinity and having few defects . Accordingly, the solar cell 100 can have excellent electrical characteristics.

본 실시예에서 반도체 기판(110)은 제1 또는 제2 도전형 도펀트가 낮은 도핑 농도로 도핑된 베이스 영역(10)으로만 이루어질 수 있다. 즉, 종래의 태양 전지에서는 반도체 기판(110)과 다른 도전형을 가지는 도핑 영역 또는 반도체 기판(110)과 동일한 도전형을 가지되 도핑 농도가 높은 도핑 영역 등이 반도체 기판(110)에 형성되는 반면, 본 실시예에서는 반도체 기판(110)이 베이스 영역(10)만으로 이루어지며 별도의 도핑 영역을 구비하지 않는다. 이때, 반도체 기판(110)의 베이스 영역(10)이, 제1 도전형 도펀트를 제1 도전형 영역(20)보다 낮은 도핑 농도로 포함하거나, 또는 제2 도전형 도펀트를 제2 도전형 영역(30)보다 낮은 도핑 농도로 포함할 수 있다.In this embodiment, the semiconductor substrate 110 may be formed only of the base region 10 doped with a low doping concentration of the first or second conductivity type dopant. That is, in a conventional solar cell, a doping region having a conductivity type different from that of the semiconductor substrate 110 or a doping region having the same conductivity type as the semiconductor substrate 110 and having a high doping concentration is formed on the semiconductor substrate 110 In this embodiment, the semiconductor substrate 110 includes only the base region 10 and does not have a separate doping region. At this time, the base region 10 of the semiconductor substrate 110 may include a first conductivity type dopant at a lower doping concentration than the first conductivity type region 20, or a second conductivity type dopant at a second conductivity type region 30). ≪ / RTI >

베이스 영역(10)의 도펀트는 n형 또는 p형을 나타낼 수 있는 도펀트이면 족하다. 즉, 베이스 영역(10)의 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 베이스 영역(10)의 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. The dopant of the base region 10 may be an n-type or a p-type dopant. That is, when the dopant of the base region 10 is n-type, Group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) When the dopant of the base region 10 is p-type, a Group III element such as boron (B), aluminum (Al), gallium (Ga), or indium (In) may be used.

이와 같이 본 실시예에서는 반도체 기판(110)이 베이스 영역(10)으로만 이루어지고 별도의 도핑 영역을 구비하지 않는다. 일례로, 반도체 기판(110)에서 가장 낮은 도핑 농도에 대한 가장 높은 도핑 농도 차이가 10% 이하일 수 있다. 이때, 10% 이하는 별도의 도펀트 영역을 형성하기 위한 도핑이 이루어지지 않은 정도를 규정하기 위하여 일례로 제시한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 따라서, 본 발명은 통상적으로 반도체 기판(110)에 별도의 도핑 영역을 구비하지 않는 경우를 모두 포함한다. As described above, in this embodiment, the semiconductor substrate 110 is formed only as the base region 10 and does not have a separate doped region. For example, the highest doping concentration difference for the lowest doping concentration in the semiconductor substrate 110 may be less than 10%. At this time, the content of 10% or less is only one example for defining the degree of doping for forming a separate dopant region, but the present invention is not limited thereto. Accordingly, the present invention includes all cases where the semiconductor substrate 110 does not have a separate doped region.

본 실시예에서는 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않으므로 개방 전압을 향상할 수 있다. 이는 반도체 기판(110)에 도핑 영역을 형성하는 것에 의하여 발생할 수 있는 표면 재결합을 방지할 수 있기 때문이다. In this embodiment, since a separate doping region is not formed in the semiconductor substrate 110, the open-circuit voltage can be improved. This is because it is possible to prevent surface recombination which may occur by forming a doped region in the semiconductor substrate 110. [

반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 요철은, 일 예로, 외면이 반도체 기판(110)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 본 실시예에서는 요철이 반도체 기판(110)의 전면에만 형성되고 반도체 기판(110)의 후면에는 형성되지 않아, 반도체 기판(110)의 전면의 표면 거칠기가 반도체 기판(110)의 표면 거칠기보다 클 수 있다. 일 예로, 반도체 기판(110)의 후면은 경면 연마에 의하여 형성된 편평한 면일 수 있다. The front surface and / or the rear surface of the semiconductor substrate 110 may be textured to have irregularities. For example, the irregularities may have a pyramid shape having an irregular size, the outer surface of which is composed of the (111) surface of the semiconductor substrate 110. The surface roughness of the front surface of the semiconductor substrate 110 may be larger than the surface roughness of the semiconductor substrate 110 because the concavities and convexities are formed only on the front surface of the semiconductor substrate 110 and not on the rear surface of the semiconductor substrate 110 have. For example, the rear surface of the semiconductor substrate 110 may be a flat surface formed by mirror polishing.

텍스쳐링에 의해 반도체 기판(110)의 전면에 요철이 형성되어 전면의 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그리고 반도체 기판(110)의 후면은 반도체 기판(110)의 전면보다 작은 표면 거칠기를 가져 반사율을 향상할 수 있다. 그러면, 반도체 기판(110)의 전면으로 입사되어 반도체 기판(110)의 후면에 도달한 광을 반도체 기판(110)의 전면 쪽으로 반사하여 재사용할 수 있다. 그리고 반도체 기판(110)의 후면이 상대적으로 작은 표면 거칠기를 가져 우수한 패시베이션 특성을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 반도체 기판(110)의 전면 및 후면에 텍스쳐링에 의한 요철이 형성되지 않을 수 있고, 반도체 기판(110)의 전면 및 후면 각각에 텍스쳐링에 의한 요철이 형성될 수 있다. When the surface roughness of the front surface of the semiconductor substrate 110 is increased by texturing, the reflectance of light incident through the front surface of the semiconductor substrate 110 can be reduced. Therefore, the amount of light reaching the pn junction can be increased, so that the optical loss can be minimized. The rear surface of the semiconductor substrate 110 has a smaller surface roughness than that of the front surface of the semiconductor substrate 110, thereby improving the reflectance. Then, the light that is incident on the front surface of the semiconductor substrate 110 and reaches the rear surface of the semiconductor substrate 110 can be reflected toward the front surface of the semiconductor substrate 110 and reused. And the rear surface of the semiconductor substrate 110 has a relatively small surface roughness and can have excellent passivation characteristics. However, the present invention is not limited thereto. Therefore, irregularities due to texturing may not be formed on the front and rear surfaces of the semiconductor substrate 110, and irregularities due to texturing may be formed on the front and rear surfaces of the semiconductor substrate 110, respectively.

반도체 기판(110)의 전면 위에는 제1 터널링층(21)이 형성될 수 있다. 제1 터널링층(21)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 제1 터널링층(21)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 제1 터널링층(21)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 제1 터널링층(21)을 통과할 수 있다. 또한, 제1 터널링층(21)은 제1 도전형 영역(20)의 도펀트가 반도체 기판(110)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 제1 터널링층(21)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 제1 터널링층(21)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 특히, 제1 터널링층(21)은 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다. A first tunneling layer 21 may be formed on the front surface of the semiconductor substrate 110. The first tunneling layer 21 acts as a kind of barrier to electrons and holes and prevents the minority carriers from passing therethrough. After the electrons and holes are accumulated in the portion adjacent to the first tunneling layer 21, Such that only a majority carrier having the first tunneling layer 21 is allowed to pass through the first tunneling layer 21. At this time, the majority carriers having energy above a certain level can easily pass through the first tunneling layer 21 by the tunneling effect. Also, the first tunneling layer 21 may serve as a diffusion barrier to prevent the dopant of the first conductivity type region 20 from diffusing into the semiconductor substrate 110. The first tunneling layer 21 may include various materials through which a plurality of carriers can be tunneled. For example, the first tunneling layer 21 may include an oxide, a nitride, a semiconductor, a conductive polymer, and the like. For example, the first tunneling layer 21 may comprise silicon oxide, silicon nitride, silicon oxynitride, intrinsic amorphous silicon, intrinsic polycrystalline silicon, and the like. In particular, the first tunneling layer 21 may be comprised of a silicon oxide layer comprising silicon oxide. This is because the silicon oxide layer is a film which has excellent passivation characteristics and is susceptible to tunneling of the carrier.

이때, 제1 터널링층(21)은 반도체 기판(110)의 전면에서 부분적으로 형성될 수 있다. 일 예로, 제1 터널링층(21)은 제1 도전형 영역(20)에 대응하는 형상을 가질 수 있다. At this time, the first tunneling layer 21 may be partially formed on the front surface of the semiconductor substrate 110. For example, the first tunneling layer 21 may have a shape corresponding to the first conductivity type region 20.

좀더 구체적으로는, 제1 도전형 영역(20)과 실질적으로 동일한 면적 및 동일한 형상을 가지면서 제1 도전형 영역(20)과 중복되는 부분에서만 형성될 수 있다. 그리고 본 실시예에서 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치하는 부분에서 반도체 기판(110)의 전면은 텍스쳐링에 의한 요철이 형성되지 않은 편평한 면을 가질 수 있다. 즉, 반도체 기판(110)의 전면에서 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치한 부분에 요철이 구비되지 않아 상대적으로 작은 표면 거칠기를 가지고, 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치하지 않은 부분에 요철이 구비되어 상대적으로 큰 표면 거칠기를 가진다. 그리고 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치한 부분의 반도체 기판(110)의 전면은, 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치하지 않은 부분의 반도체 기판(110)의 전면과 동일하거나 이보다 돌출된 면으로 구성될 수 있다. 예를 들어, 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치한 부분과 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치하지 않은 부분 사이에 반도체 기판(110)의 전면에 단차(S)가 형성될 수 있다. 또는, 반도체 기판(110)의 전면에서 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치하지 않은 부분에 오목부가 형성되고 이 오목부의 바닥면에 텍스쳐링에 의한 요철이 형성될 수 있다. 이는 부분적으로 형성되는 제1 터널링층(21) 및 제1 도전형 영역(20)을 전체적으로 형성한 후에, 제1 터널링층(21) 및 제1 도전형 영역(20)의 일부 부분을 패터닝에 의하여 제거할 때 텍스쳐링에 의한 요철이 형성되었기 때문이다. 이에 대해서는 추후에 설명할 태양 전지(100)의 제조 방법 좀더 상세하게 설명한다. More specifically, it may be formed only at a portion having the same area and the same shape as the first conductive type region 20 and overlapping the first conductive type region 20. In this embodiment, the entire surface of the semiconductor substrate 110 at the portion where the first tunneling layer 21 and the first conductivity type region 20 are located may have a flat surface with no unevenness due to texturing. That is, the first tunneling layer 21 and the first conductive type region 20 are not provided on the entire surface of the semiconductor substrate 110, and the first tunneling layer 21 has a relatively small surface roughness, And irregularities are provided on the portions where the first conductivity type regions 20 are not located, thereby having a relatively large surface roughness. The first tunneling layer 21 and the first conductive type region 20 are located on the front surface of the semiconductor substrate 110 in such a manner that the first tunneling layer 21 and the first conductive type region 20 are not located The surface of the semiconductor substrate 110 may be the same or more than the surface of the semiconductor substrate 110. For example, between the portion where the first tunneling layer 21 and the first conductivity type region 20 are located and the portion where the first tunneling layer 21 and the first conductivity type region 20 are not located, The step S may be formed on the front surface of the base 110. [ Alternatively, a concave portion may be formed in a portion of the front surface of the semiconductor substrate 110 where the first tunneling layer 21 and the first conductive type region 20 are not located, and concave and convex portions may be formed on the bottom surface of the concave portion by texturing. have. This may be accomplished by forming the first tunneling layer 21 and the first conductive region 20 partially formed and then patterning the first tunneling layer 21 and a portion of the first conductive region 20 by patterning This is because unevenness due to texturing is formed at the time of removal. The manufacturing method of the solar cell 100 to be described later will be described in more detail.

이와 같이 제1 터널링층(21)이 요철을 구비하지 않는 반도체 기판(110)의 전면 위에 위치하면, 편평한 면 위에 얇은 두께를 가지는 제1 터널링층(21)이 형성되므로 제1 터널링층(21)이 균일한 두께를 가지면서 안정적으로 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(110)의 전면에서 제1 터널링층(21)이 형성되는 부분에 텍스쳐링에 의한 요철이 구비될 수도 있다. When the first tunneling layer 21 is formed on the front surface of the semiconductor substrate 110 having no unevenness, the first tunneling layer 21 having a small thickness is formed on the flat surface, Can be stably formed with a uniform thickness. However, the present invention is not limited thereto, and the first tunneling layer 21 may be formed on the front surface of the semiconductor substrate 110 by texturing.

그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(110)의 전면에서 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치한 부분에 요철이 구비되어, 반도체 기판(110)의 전면이 오목부 또는 단차 없이 연속적으로 텍스쳐링에 의한 요철을 가지는 것도 가능하다. 이는 제1 터널링층(21) 및 제1 도전형 영역(20)을 형성 및 패터닝하기 전에 전체적으로 텍스쳐링에 의한 요철을 형성한 후에, 제1 터널링층(21) 및 제1 도전형 영역(20)을 형성 및 패터닝하는 것에 의하여 형성될 수 있다. 이에 의하면 반도체 기판(110)의 양면에 텍스쳐링에 의한 요철을 쉽게 형성할 수 있어, 도 4에 도시한 바와 같은 양면 수광형 구조의 태양 전지(100)를 쉽게 형성할 수 있다. However, the present invention is not limited thereto. Therefore, the irregularities are provided on the entire surface of the semiconductor substrate 110 where the first tunneling layer 21 and the first conductive type region 20 are located, so that the front surface of the semiconductor substrate 110 is continuously textured It is also possible to have irregularities due to the above. This is because the first tunneling layer 21 and the first conductivity type region 20 are formed by forming textured irregularities before forming and patterning the first tunneling layer 21 and the first conductivity type region 20, Forming and patterning. As a result, concavities and convexities due to texturing can be easily formed on both sides of the semiconductor substrate 110, so that the solar cell 100 having a double-side light receiving structure as shown in FIG. 4 can be easily formed.

터널링 효과를 충분하게 구현할 수 있도록 제1 터널링층(21)의 두께(T1)가 제1 패시베이션막(22), 반사 방지막(24), 제2 패시베이션막(32), 제1 또는 제2 도전형 영역(20, 30)의 두께보다 작을 수 있다. 일 예로, 제1 터널링층(21)의 두께(T1)가 2nm 이하일 수 있고, 일 예로, 0.1nm 내지 1.5nm(좀더 구체적으로는, 0.5nm 내지 1.2nm)일 수 있다. 제1 터널링층(21)의 두께(T1)가 2nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)의 효율이 저하될 수 있고, 제1 터널링층(21)의 두께(T1)가 0.1nm 미만이면 원하는 품질의 제1 터널링층(21)을 형성하기에 어려움이 있을 수 있다. 충분한 터널링 효과를 위해서는 제1 터널링층(21)의 두께(T1)가 0.1nm 내지 1.5nm(좀더 구체적으로 0.5nm 내지 1.2nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 터널링층(21)의 두께(T1)가 다양한 값을 가질 수 있다. The first passivation film 22, the antireflection film 24, the second passivation film 32, the first or the second conductive film 22, the first passivation film 22, May be less than the thickness of the regions (20, 30). For example, the thickness T1 of the first tunneling layer 21 may be 2 nm or less, and may be, for example, 0.1 nm to 1.5 nm (more specifically, 0.5 nm to 1.2 nm). If the thickness T1 of the first tunneling layer 21 exceeds 2 nm, the efficiency of the solar cell 100 may decrease because the tunneling does not occur smoothly. If the thickness T1 of the first tunneling layer 21 is 0.1 nm, it may be difficult to form the first tunneling layer 21 of desired quality. For a sufficient tunneling effect, the thickness T1 of the first tunneling layer 21 may be 0.1 nm to 1.5 nm (more specifically, 0.5 nm to 1.2 nm). However, the present invention is not limited thereto, and the thickness T1 of the first tunneling layer 21 may have various values.

제1 터널링층(21) 위에 반도체 기판(110)과 다른 결정 구조를 가지며 제1 도전형을 가지는 제1 도전형 영역(20)이 형성된다. 이때, 제1 도전형 영역(20)이 소정의 패턴을 가지면서 반도체 기판(110)의 전면 위에 부분적으로 위치한다. A first conductive type region 20 having a different crystal structure from that of the semiconductor substrate 110 and having a first conductive type is formed on the first tunneling layer 21. At this time, the first conductive type region 20 is partially located on the front surface of the semiconductor substrate 110 with a predetermined pattern.

제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110) 위(좀더 명확하게는, 제1 터널링층(21) 위)에서 반도체 기판(110)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 그리고 제1 도전형 영역(20)은 반도체 기판(110) 상에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(20)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다. The first conductive type region 20 may include a semiconductor (e.g., silicon) including a first conductive type dopant. In this embodiment, the first conductive type region 20 is formed separately from the semiconductor substrate 110 on the semiconductor substrate 110 (more specifically, on the first tunneling layer 21) Doped semiconductor layer. The first conductive type region 20 may be formed of a semiconductor layer having a crystal structure different from that of the semiconductor substrate 110 so that the first conductive type region 20 can be easily formed on the semiconductor substrate 110. For example, the first conductivity type region 20 may be an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor (e.g., amorphous silicon, microcrystalline silicon, or polycrystalline silicon) that can be easily fabricated by various methods, And the first conductive type dopant. The first conductive dopant may be included in the semiconductor layer in the step of forming the semiconductor layer or may be included in the semiconductor layer by various doping methods such as a heat diffusion method and an ion implantation method after forming the semiconductor layer.

이때, 제1 도전형 도펀트는 베이스 영역(10)과 동일한 도전형을 가질 수 있다. 제1 도전형 도펀트가 베이스 영역(10)과 동일한 도전형을 가지면 제1 도전형 영역(20)이 전면 전계(front surface field)를 형성하여 반도체 기판(110)의 표면(좀더 정확하게는, 반도체 기판(110)의 전면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 전면 전계 영역을 구성한다. 이와 같이 제1 도전형 영역(20)이 전면 전계 영역을 구성하면 부분적으로 형성되어도 충분히 원하는 역할을 수행할 수 있다. At this time, the first conductive type dopant may have the same conductivity type as the base region 10. If the first conductive type dopant has the same conductivity type as the base region 10, the first conductive type region 20 forms a front surface field to form a surface of the semiconductor substrate 110 (more precisely, (Front surface of the semiconductor substrate 110) to prevent carriers from being lost by recombination. If the first conductive type region 20 is formed as a whole electric field region, it can perform a desired role even if the first conductive type region 20 is partially formed.

그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 도펀트가 베이스 영역(10)과 반대되는 도전형을 가질 수 있다. 그러면, 제1 도전형 영역(20)이 베이스 영역(10)과 제1 터널링층(21)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. 이때에는, 제1 도전형 영역(20)의 면적을 최적화하여 쉐이딩 손실(shading loss)를 최소화하면서 에미터 영역으로서의 역할을 충분히 수행할 수 있다. However, the present invention is not limited thereto, and the first conductivity type dopant may have a conductivity type opposite to that of the base region 10. In this case, the first conductive type region 20 forms a pn junction (or a pn tunnel junction) with the base region 10 and the first tunneling layer 21 therebetween to form a carrier by photoelectric conversion, . At this time, the area of the first conductivity type region 20 may be optimized to minimize the shading loss, and sufficiently perform the role as the emitter region.

제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. When the first conductivity type dopant is p-type, a group III element such as boron (B), aluminum (Al), gallium (Ga), or indium (In) can be used. When the first conductivity type dopant is n-type, a Group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) may be used.

본 실시예에서 제1 도전형 영역(20)을 반도체 기판(110)과 별개로 형성하여 반도체 기판(110) 내부에 도핑 영역 형성 시에 발생할 수 있는 결함 또는 개방 전압 저하의 문제를 방지할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상할 수 있다. 그리고 제1 도전형 영역(20)이 낮은 비저항을 가져 일종의 전극과 같이 기능할 수 있다. 이에 의하여 광전 변환에 의하여 생성된 캐리어가 제1 도전형 영역(20)을 통하여 제1 전극(42)으로 효과적으로 전달될 수 있다. The first conductivity type region 20 may be formed separately from the semiconductor substrate 110 to prevent a defect or a decrease in open-circuit voltage that may occur during formation of a doped region in the semiconductor substrate 110 . Thus, the open-circuit voltage of the solar cell 100 can be improved. And the first conductivity type region 20 has a low resistivity and can function as a kind of electrode. As a result, carriers generated by the photoelectric conversion can be effectively transferred to the first electrode 42 through the first conductivity type region 20.

제1 도전형 영역(20)의 두께가 100nm 내지 1000nm일 수 있다. 제1 도전형 영역(20)의 두께가 100nm 미만이면, 제1 도전형 영역(20)의 저항이 높을 수 있고 제1 도전형 영역(20)의 역할을 충분히 수행하기 어려울 수 있다. 제1 도전형 영역(20)의 두께가 1000nm를 초과하면, 공정 시간이 증가하고 태양 전지(100)의 두께가 커질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. The thickness of the first conductivity type region 20 may be between 100 nm and 1000 nm. If the thickness of the first conductivity type region 20 is less than 100 nm, the resistance of the first conductivity type region 20 may be high and it may be difficult to sufficiently perform the role of the first conductivity type region 20. If the thickness of the first conductivity type region 20 exceeds 1000 nm, the process time may increase and the thickness of the solar cell 100 may increase. However, the present invention is not limited thereto.

일 예로, 제1 도전형 영역(20)의 비저항이 제1 전극(42)의 비저항의 15배 내지 500배일 수 있다. 이와 같이 낮은 비저항을 가져 제1 도전형 영역(20)이 전극의 일부처럼 기능할 수 있다. 이러한 비저항을 위하여 제1 도전형 영역(20) 내의 제1 도전형 도펀트의 도핑 농도가 1 X 1019 개/cm3 내지 5 X 1021 개/cm3 일 수 있다. 반면, 동일한 도펑 농도로 반도체 기판(110)에 제1 도전형 도펀트를 도핑하여 반도체 기판(110)의 내부에 도핑 영역을 형성하면, 제1 전극의 비저항에 대한 도핑 영역의 비저항의 비율이 본 실시예보다 높은 값을 가질 수 있다. For example, the resistivity of the first conductivity type region 20 may be 15 to 500 times the resistivity of the first electrode 42. Such a low resistivity allows the first conductive region 20 to function as a portion of the electrode. For such a resistivity, the doping concentration of the first conductive dopant in the first conductive type region 20 may be 1 × 10 19 / cm 3 to 5 × 10 21 / cm 3 . On the other hand, when the first conductive dopant is doped in the semiconductor substrate 110 with the same dopant concentration to form a doped region in the semiconductor substrate 110, the ratio of the resistivity of the doped region to the specific resistance of the first electrode is It can have a higher value than the example.

또는, 일 예로, 제1 도전형 영역(20)의 비저항이 0.5 내지 3 mohm*cm 일 수 있다. 이 때, 제1 전극(42)의 비저항이 0.001 내지 0.2 mohm*cm 일 수 있다. 이러한 범위 내에서 캐리어의 이동이 원활하게 이루어질 수 있다. 반면, 동일한 도핑 농도로 반도체 기판(110)에 제1 도전형 도펀트를 도핑하여 반도체 기판(110)의 내부에 도핑 영역을 형성하면, 도핑 영역의 비저항이 상대적으로 높은 값(일 예로, 4 내지 6 mohm*cm)을 가질 수 있다.Or, as an example, the resistivity of the first conductivity type region 20 may be 0.5 to 3 mohm * cm. In this case, the first electrode 42 may have a specific resistance of 0.001 to 0.2 mohm * cm. The carrier can be smoothly moved within this range. On the other hand, when the first conductive dopant is doped in the semiconductor substrate 110 with the same doping concentration to form a doped region in the semiconductor substrate 110, the resistivity of the doped region is relatively high (for example, 4 to 6 mohm * cm).

그러나 본 발명이 제1 도전형 영역(20)의 비저항, 도핑 농도 등에 한정되는 것은 아니다. However, the present invention is not limited to the resistivity, doping concentration, etc. of the first conductivity type region 20.

그런데, 반도체 기판(110)과 별개로 형성된 제1 도전형 영역(20)은 반도체 기판(110)과 다른 특성을 가져 상대적으로 많은 양의 광이 입사되는 반도체 기판(110)의 전면에서 광학적 손실을 증가시킬 수 있다. 이를 고려하여 본 실시예에서는 반도체 기판(110)의 전면에 위치하며 반도체 기판(110)과 다른 결정 구조를 가지는 제1 도전형 영역(20)을 부분적으로 형성하여 광학적 손실을 최소화할 수 있다. 제1 터널링층(21) 및 제1 도전형 영역(20)의 구체적인 평면 형상은 추후에 도 2를 참조하여 좀더 상세하게 설명한다. The first conductivity type region 20 formed separately from the semiconductor substrate 110 has different characteristics from the semiconductor substrate 110 and causes optical loss in the front surface of the semiconductor substrate 110 in which a relatively large amount of light is incident. . In consideration of this, in this embodiment, the first conductive type region 20, which is located on the front surface of the semiconductor substrate 110 and has a crystal structure different from that of the semiconductor substrate 110, may be partially formed to minimize optical loss. The detailed plan shape of the first tunneling layer 21 and the first conductivity type region 20 will be described later in more detail with reference to FIG.

일 예로, 반도체 기판(110)의 면적에 대한 제1 도전형 영역(20)의 면적 비율이 3% 내지 20%일 수 있다. 상기 비율이 3% 미만이면, 제1 도전형 영역(20)의 면적이 적어 제1 도전형 영역(20)의 저항이 높아지거나 제1 도전형 영역(20)의 역할을 충분하게 수행하기 어려울 수 있다. 상기 비율이 20%를 초과하면, 제1 도전형 영역(20)의 면적이 커져서 광 손실이 증가될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. For example, the area ratio of the first conductivity type region 20 to the area of the semiconductor substrate 110 may be 3% to 20%. If the ratio is less than 3%, the area of the first conductive type region 20 may be small and the resistance of the first conductive type region 20 may be high or it may be difficult to sufficiently perform the role of the first conductive type region 20 have. If the ratio exceeds 20%, the area of the first conductivity type region 20 becomes large, and the light loss can be increased. However, the present invention is not limited thereto.

반도체 기판(110)의 전면 위에 제1 패시베이션막(22) 및 반사 방지막(24)이 차례로 형성된다. 본 실시예에서 제1 패시베이션막(22) 및 반사 방지막(24)은 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치하는 부분을 제외하고 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다. A first passivation film 22 and an antireflection film 24 are sequentially formed on the front surface of the semiconductor substrate 110. The first passivation film 22 and the antireflection film 24 are formed on the front surface of the semiconductor substrate 110 except for the portion where the first tunneling layer 21 and the first conductive type region 20 are located, As shown in FIG.

제1 패시베이션막(22)은 반도체 기판(110)에 접촉하여 형성되어 제1 도전형 영역(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(24)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 제1 패시베이션막(22) 및 반사 방지막(24)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.The first passivation film 22 is formed in contact with the semiconductor substrate 110 to passivate defects present in the surface or bulk of the first conductivity type region 20. Accordingly, the open-circuit voltage (Voc) of the solar cell 100 can be increased by removing recombination sites of the minority carriers. The antireflection film 24 reduces the reflectance of light incident on the front surface of the semiconductor substrate 110. Accordingly, the amount of light reaching the pn junction can be increased by lowering the reflectance of the light incident through the front surface of the semiconductor substrate 110. Accordingly, the short circuit current Isc of the solar cell 100 can be increased. As described above, the efficiency of the solar cell 100 can be improved by increasing the open-circuit voltage and the short-circuit current of the solar cell 100 by the first passivation film 22 and the anti-reflection film 24.

제1 패시베이션막(22)은 다양한 물질로 형성될 수 있다. 일례로, 제1 패시베이션막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 제1 패시베이션막(22)은, 제1 도전형 영역(20)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제1 도전형 영역(20)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. The first passivation film 22 may be formed of various materials. In one example, the first passivation film 22 is a silicon nitride film, a silicon nitride film containing hydrogen, silicon oxide, silicon nitride oxide, aluminum oxide film, MgF 2, ZnS, one selected from the group consisting of TiO 2 and CeO 2 in a single layer Or may have a multilayered film structure in which two or more films are combined. For example, the first passivation film 22 may include a silicon oxide film having a fixed positive charge, a silicon nitride film, or the like when the first conductivity type region 20 has an n-type, and the first passivation film 20 ) Has a p-type, it may include an aluminum oxide film having a fixed negative charge.

반사 방지막(24)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(24)은 실리콘 질화물을 포함할 수 있다. The antireflection film 24 may be formed of various materials. For example, the antireflection film 24 may be a single film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2, and CeO 2 , Layer structure having a combination of at least two layers. In one example, the antireflective film 24 may comprise silicon nitride.

그러나 본 발명이 이에 한정되는 것은 아니며 제1 패시베이션막(22) 및 반사 방지막(24)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 제1 패시베이션막(22) 및 반사 방지막(24) 중 어느 하나가 반사 방지 역할 및 패시베이션 역할을 함께 수행하여 다른 하나가 구비되지 않는 것도 가능하다. 또는, 제1 패시베이션막(22) 및 반사 방지막(24) 이외의 다양한 막이 반도체 기판(110) 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다. However, the present invention is not limited thereto, and it goes without saying that the first passivation film 22 and the anti-reflection film 24 may include various materials. It is also possible that any one of the first passivation film 22 and the antireflection film 24 performs an antireflection role and a passivation function so that the other is not provided. Alternatively, various films other than the first passivation film 22 and the antireflection film 24 may be formed on the semiconductor substrate 110. Other variations are possible.

제1 전극(42)은 제1 도전형 영역(20) 위에 위치(일 예로, 접촉)하여 제1 도전형 영역(20)에 전기적으로 연결된다. 이러한 제1 전극(42)은 다양한 물질(일 예로, 금속)을 포함하고 다양한 형상을 가질 수 있다. 제1 전극(42)의 형상에 대해서는 도 2를 참조하여 추후에 다시 설명한다. The first electrode 42 is electrically connected to the first conductive region 20 by locating (e.g., contacting) the first conductive region 20. The first electrode 42 may include various materials (e.g., metal) and may have various shapes. The shape of the first electrode 42 will be described later with reference to Fig.

반도체 기판(110)의 후면 위에는 제2 터널링층(31)이 형성될 수 있다. 이때, 제2 터널링층(31)은 반도체 기판(110)의 후면에서 전체적으로 형성될 수 있다. 여기서 전체적으로 형성되었다 함은 빈틈 없이 모두 형성된 것뿐 아니라 불가피하게 일부 영역이 형성되지 않는 것도 포함한다. 이에 의하여 별도의 패터닝 공정이 요구되지 않아 제2 터널링층(31)을 쉽게 형성할 수 있다. 본 실시예에서 반도체 기판(110)의 후면에 전체적으로 텍스쳐링에 의한 요철이 형성되지 않은 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 반도체 기판(110)의 후면에 전체적으로 텍스쳐링에 의한 요철이 구비될 수도 있다. A second tunneling layer 31 may be formed on the rear surface of the semiconductor substrate 110. At this time, the second tunneling layer 31 may be formed entirely on the rear surface of the semiconductor substrate 110. Here, the term " entirely formed " includes not only a complete formation but also a partial formation of an unavoidable region. Thus, the second tunneling layer 31 can be easily formed without requiring a separate patterning process. In this embodiment, it is exemplified that the back surface of the semiconductor substrate 110 is not entirely formed by texturing irregularities, but the present invention is not limited thereto. The back surface of the semiconductor substrate 110 may be provided with concavities and convexities by texturing as a whole.

제1 터널링층(21)의 역할, 물질, 두께 등이 제2 터널링층(31)의 역할, 물질, 두께 등에 각기 그대로 적용될 수 있으므로, 이에 대한 상세한 설명을 생략한다.The role, material, thickness, etc. of the first tunneling layer 21 can be applied to the role, material, and thickness of the second tunneling layer 31 as they are, so that detailed description thereof will be omitted.

제2 터널링층(31) 위에 반도체 기판(110)과 다른 결정 구조를 가지며 제2 도전형을 가지는 제2 도전형 영역(30)이 형성된다. 이때, 제2 도전형 영역(30)이 반도체 기판(110)의 후면 위에 전체적으로 위치한다. 이에 의하여 별도의 패터닝 공정이 요구되지 않아 제2 도전형 영역(30)을 간단한 공정에 의하여 형성할 수 있다. A second conductive region 30 having a second conductive type and a different crystal structure than the semiconductor substrate 110 is formed on the second tunneling layer 31. At this time, the second conductive type region 30 is located entirely on the rear surface of the semiconductor substrate 110. Accordingly, the second conductive type region 30 can be formed by a simple process because no separate patterning step is required.

이와 같이 본 실시예에서는 제1 터널링층(21) 및 제1 도전형 영역(20)이 부분적으로 형성되고, 제2 터널링층(31) 및 제2 도전형 영역(30)이 전체적으로 형성된다. 이에 따라 제1 터널링층(21)의 면적보다 제2 터널링층(31)의 면적이 넓게 형성되고, 제1 도전형 영역(20)의 면적보다 제2 도전형 영역(30)의 면적이 넓게 형성될 수 있다. 예를 들어, 제2 터널링층(31)에 대한 제1 터널링층(21)의 면적 비율이 5% 내지 20%일 수 있고, 제2 도전형 영역(30)에 대한 제1 도전형 영역(20)의 면적 비율이 5% 내지 20%일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. In this embodiment, the first tunneling layer 21 and the first conductive type region 20 are partially formed, and the second tunneling layer 31 and the second conductive type region 30 are formed as a whole. The area of the second tunneling layer 31 is larger than the area of the first tunneling layer 21 and the area of the second conductivity type region 30 is larger than the area of the first conductivity type region 20 . For example, the area ratio of the first tunneling layer 21 to the second tunneling layer 31 can be from 5% to 20%, and the ratio of the area of the first conductive type region 20 to the second conductive type region 30 ) May range from 5% to 20%. However, the present invention is not limited thereto.

제2 도전형 영역(30)은 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(30)이 반도체 기판(110) 위(좀더 명확하게는, 제2 터널링층(31) 위)에서 반도체 기판(110)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 그리고 제2 도전형 영역(30)은 반도체 기판(110) 상에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(30)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다. The second conductive type region 30 may include a semiconductor (e.g., silicon) including a second conductive type dopant. In this embodiment, the second conductivity type region 30 is formed separately from the semiconductor substrate 110 on the semiconductor substrate 110 (more specifically, on the second tunneling layer 31) Doped semiconductor layer. The second conductivity type region 30 may be formed of a semiconductor layer having a crystal structure different from that of the semiconductor substrate 110 so that the second conductivity type region 30 can be easily formed on the semiconductor substrate 110. For example, the second conductivity type region 30 may be an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor (e.g., amorphous silicon, microcrystalline silicon, or polycrystalline silicon) that can be easily fabricated by various methods, And the second conductive type dopant. The second conductive dopant may be included in the semiconductor layer in the step of forming the semiconductor layer or may be included in the semiconductor layer by various doping methods such as a thermal diffusion method and an ion implantation method after forming the semiconductor layer.

이때, 제2 도전형 도펀트는 베이스 영역(10)과 반대되는 도전형을 가질 수 있다. 제2 도전형 도펀트가 베이스 영역(10)과 반대되는 도전형을 가지면 제2 도전형 영역(30)이 베이스 영역(10)과 pn 접합을 형성하는 에미터 영역을 구성한다. 그러면, 에미터 영역인 제2 도전형 영역(30)을 반도체 기판(110)의 후면에서 전체적으로 형성할 수 있어 에미터 영역을 충분한 면적으로 확보할 수 있다. 제2 도전형 영역(30)은 상대적으로 광의 입사가 적은 반도체 기판(110)의 후면에 위치하므로 넓은 면적을 가지더라도 쉐이딩 손실에 의한 문제가 크게 나타나지 않는다. At this time, the second conductivity type dopant may have a conductivity type opposite to that of the base region 10. If the second conductivity type dopant has a conductivity type opposite to that of the base region 10, the second conductivity type region 30 constitutes an emitter region forming a pn junction with the base region 10. In this case, the second conductivity type region 30, which is the emitter region, can be formed entirely on the back surface of the semiconductor substrate 110, thereby ensuring a sufficient area of the emitter region. Since the second conductive type region 30 is located on the rear surface of the semiconductor substrate 110 having a relatively small amount of light incidence, even if the second conductive type region 30 has a large area, the problem caused by the shading loss does not appear.

그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 도펀트가 베이스 영역(10)과 동일한 도전형을 가질 수 있다. 그러면, 제2 도전형 영역(30)이 후면 전계 영역을 구성할 수 있다. However, the present invention is not limited thereto, and the second conductivity type dopant may have the same conductivity type as the base region 10. Then, the second conductive type region 30 can constitute the rear electric field region.

제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. When the second conductivity type dopant is p-type, a group III element such as boron (B), aluminum (Al), gallium (Ga), or indium (In) may be used. When the second conductivity type dopant is n-type, a Group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) may be used.

본 실시예에서 제2 도전형 영역(30)을 반도체 기판(110)과 별개로 형성하여 반도체 기판(110) 내부에 도핑 영역 형성 시에 발생할 수 있는 결함 또는 개방 전압 저하의 문제를 방지할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상할 수 있다. 그리고 제2 도전형 영역(30)이 낮은 비저항을 가져 일종의 전극과 같이 기능할 수 있다. 이에 의하여 광전 변환에 의하여 생성된 캐리어가 제2 도전형 영역(30)을 통하여 제2 전극(44)으로 효과적으로 전달될 수 있다. The second conductivity type region 30 may be formed separately from the semiconductor substrate 110 to prevent a defect or a decrease in open-circuit voltage that may occur during the formation of a doped region in the semiconductor substrate 110 . Thus, the open-circuit voltage of the solar cell 100 can be improved. And the second conductivity type region 30 has a low resistivity and can function as a kind of electrode. Carriers generated by the photoelectric conversion can be effectively transferred to the second electrode 44 through the second conductivity type region 30.

제1 도전형 영역(20)의 두께, 비저항, 제1 도전형 도펀트의 도핑 농도 등은 제2 도전형 영역(30)의 두께, 비저항, 제2 도전형 도펀트의 도핑 농도 등에 각기 그대로 적용될 수 있으므로, 이에 대한 설명을 생략한다. The thickness, the specific resistance, the doping concentration of the first conductive type dopant, and the like of the first conductive type region 20 can be applied to the thickness of the second conductive type region 30, the specific resistance, the doping concentration of the second conductive type dopant, etc. , And a description thereof will be omitted.

반도체 기판(110)의 후면 위에 제2 패시베이션막(32)이 형성된다. 본 실시예에서 제2 패시베이션막(32)은 제2 전극(44)이 제2 도전형 영역(30)에 연결되는 부분을 제외하고 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다. A second passivation film 32 is formed on the rear surface of the semiconductor substrate 110. The second passivation film 32 may be formed substantially on the entire rear surface of the semiconductor substrate 110 except for the portion where the second electrode 44 is connected to the second conductive type region 30.

제2 패시베이션막(32)은 반도체 기판(110)에 접촉하여 형성되어 제2 도전형 영역(30)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. The second passivation film 32 is formed in contact with the semiconductor substrate 110 to passivate defects present in the surface or bulk of the second conductivity type region 30. Thus, the recombination site of the minority carriers can be removed to increase the open-circuit voltage of the solar cell 100.

제2 패시베이션막(32)은 다양한 물질로 형성될 수 있다. 일례로, 제2 패시베이션막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 제2 패시베이션막(32)은, 제2 도전형 영역(30)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제2 도전형 영역(30)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 패시베이션막(32)이 다양한 물질을 포함할 수 있음은 물론이다. The second passivation film 32 may be formed of various materials. For example, the second passivation film 32 may be a single passivation film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2, and CeO 2 Or may have a multilayered film structure in which two or more films are combined. For example, the second passivation film 32 may include a silicon oxide film, a silicon nitride film, or the like having a fixed positive charge when the second conductive type region 30 has an n-type, and the second conductive type region 30 ) Has a p-type, it may include an aluminum oxide film having a fixed negative charge. However, the present invention is not limited thereto, and it goes without saying that the second passivation film 32 may include various materials.

본 실시예에서 제2 전극(44)은 제2 패시베이션막(32) 위에 위치하며 제2 패시베이션막(32)에 부분적으로 형성된 개구부(32a)를 통하여 제2 도전형 영역(30)에 연결(일 예로, 접촉)한다. 일 예로, 제2 전극(44)은, 제2 패시베이션막(32) 위에 전체적으로 형성되는 제1 전극부(441)과, 제1 전극부(441)으로부터 부분적으로 연장되어 제2 도전형 영역(30)에 연결되는 제2 전극부(442)을 포함할 수 있다. 제2 전극(44)의 제2 전극부(442)는 다양한 형상을 가질 수 있다. 일 예로, 제2 전극(44)의 제2 전극부(442)은 매트릭스 형상을 가지도록 일정 간격을 두고 복수 개 구비된 아일랜드 형상을 가질 수 있다. 그러면, 2 전극(44)의 제2 전극부(442)가 제2 도전형 영역(30)에 점 컨택(point contact)된다. 이와 같은 구조를 가지면, 제2 패시베이션막(32)의 면적을 충분하게 확보하면서도 제2 전극(44)과 제2 도전형 영역(30)이 균일하게 연결되어 우수한 전기적 특성을 가질 수 있다. The second electrode 44 is connected to the second conductivity type region 30 through the opening 32a which is located on the second passivation film 32 and partially formed in the second passivation film 32. In this embodiment, For example, contact). The second electrode 44 may include a first electrode portion 441 formed entirely on the second passivation film 32 and a second electrode portion 441 partially extending from the first electrode portion 441 to form a second conductive type region 30 And a second electrode portion 442 connected to the second electrode portion 442. The second electrode portion 442 of the second electrode 44 may have various shapes. For example, the second electrode portions 442 of the second electrode 44 may have a plurality of island shapes at predetermined intervals so as to have a matrix shape. Then, the second electrode portion 442 of the two-electrode 44 is point-contacted to the second conductivity type region 30. [ With such a structure, the second electrode 44 and the second conductivity type region 30 are uniformly connected to each other while maintaining a sufficient area of the second passivation film 32, so that excellent electrical characteristics can be obtained.

이와 같이 제2 전극(44)이 제1 전극부(441)과 제2 전극부(442)을 포함하면, 제1 전극부(441)에서 광을 반사시켜 재사용하고, 제2 전극부(442)에 의하여 제2 도전형 영역(30)에 안정적으로 연결되면서도 제1 전극부(441)과 반도체 기판(110)의 후면 사이에 위치한 제2 패시베이션막(32)에 의하여 패시베이션 특성을 향상할 수 있다. When the second electrode 44 includes the first electrode portion 441 and the second electrode portion 442 as described above, the first electrode portion 441 reflects and reuses the light, and the second electrode portion 442 reflects the light, It is possible to improve the passivation property by the second passivation film 32 positioned between the first electrode portion 441 and the rear surface of the semiconductor substrate 110 while being stably connected to the second conductive type region 30 by the second passivation film 32. [

그러나 제2 패시베이션막(32) 및 제2 전극(44)의 형상은 다양한 형상을 가질 수 있다. 예를 들어, 제2 전극(44)이 제1 전극부(441)과 제2 전극부(442)을 포함하되, 제2 전극부(442)이 복수 개의 라인 형상으로 구성되거나 제1 전극(42)과 동일 또는 유사한 형상을 가질 수 있다. 또는, 제2 전극(44)이 소정의 패턴을 가지면서 부분적으로 형성될 수 있는데, 이에 대해서는 추후에 도 4를 참조하여 좀더 상세하게 설명한다. 그 외의 다양한 변형이 가능하다. However, the shapes of the second passivation film 32 and the second electrode 44 may have various shapes. For example, the second electrode 44 may include a first electrode portion 441 and a second electrode portion 442, and the second electrode portion 442 may be formed in a plurality of line shapes, ). ≪ / RTI > Alternatively, the second electrode 44 may be partially formed with a predetermined pattern, which will be described later in more detail with reference to FIG. Various other variations are possible.

이러한 제2 전극(44)은 다양한 물질(일 예로, 금속)을 포함하고 다양한 형상을 가질 수 있다. 제2 전극(44)이 금속을 포함하면, 반도체 기판(110)의 후면 쪽에 도달한 광을 효과적으로 반사할 수 있다. The second electrode 44 includes a variety of materials (e.g., metal) and may have various shapes. When the second electrode 44 includes a metal, the light reaching the rear side of the semiconductor substrate 110 can be effectively reflected.

이하에서는 도 1 및 도 2를 참조하여, 제1 터널링층(21), 제1 도전형 영역(20) 및 제1 전극(42)의 형상을 상세하게 설명한다. 도 2는 도 1에 도시한 태양 전지의 전면 평면도이다. 도 2에서는 반도체 기판(110)과 제1 전극(42)을 위주로 하여 도시하였으며, 도 2의 확대원에는 제1 터널링층(21), 제1 도전형 영역(20) 및 제1 전극(42)를 도시하였다. Hereinafter, the shapes of the first tunneling layer 21, the first conductivity type region 20, and the first electrode 42 will be described in detail with reference to FIGS. 1 and 2. FIG. 2 is a front plan view of the solar cell shown in FIG. 2, the first tunneling layer 21, the first conductivity type region 20, and the first electrode 42 are formed on the semiconductor substrate 110 and the first electrode 42, Respectively.

도 2를 참조하면, 제1 전극(42)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a)을 포함할 수 있다. 도면에서는 핑거 전극(42a)이 서로 평행하며 반도체 기판(110)의 일 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 전극(42)은 복수의 핑거 전극(42a)과 교차하는 방향으로 형성되어 핑거 전극(42a)을 연결하는 버스바 전극(42b)을 포함할 수 있다. 이러한 버스바 전극(42b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a)의 폭보다 버스바 전극(42b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b)을 구비하지 않거나, 버스바 전극(42b)의 폭이 핑거 전극(42a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다. 일 예로, 제1 도전형 영역(20)의 면적 비율을 고려하면 제1 전극(42)의 평면 면적이 반도체 기판(110)의 면적의 4% 내지 15%일 수 있다. 제1 전극(42)의 평면 면적이 4% 미만이면, 전류 수집 효율이 저하될 수 있다. 제1 전극(42)의 평면 면적이 15%를 초과하면, 쉐이딩 손실이 증가할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. Referring to FIG. 2, the first electrode 42 may include a plurality of finger electrodes 42a spaced apart from each other with a predetermined pitch. Although the finger electrodes 42a are parallel to each other and parallel to the edge of the semiconductor substrate 110, the present invention is not limited thereto. The first electrode 42 may include a bus bar electrode 42b formed in a direction crossing the plurality of finger electrodes 42a and connecting the finger electrodes 42a. Only one bus bar electrode 42b may be provided or a plurality of bus bar electrodes 42b may be provided with a larger pitch than the pitch of the finger electrodes 42a as shown in FIG. At this time, the width of the bus bar electrode 42b may be larger than the width of the finger electrode 42a, but the present invention is not limited thereto. Therefore, the bus bar electrode 42b may not be provided, or the width of the bus bar electrode 42b may be equal to or smaller than the width of the finger electrode 42a. For example, in consideration of the area ratio of the first conductive type region 20, the area of the first electrode 42 may be 4% to 15% of the area of the semiconductor substrate 110. If the plane area of the first electrode 42 is less than 4%, the current collection efficiency may be lowered. If the plane area of the first electrode 42 exceeds 15%, the shading loss may increase. However, the present invention is not limited thereto.

본 실시예에서 제1 도전형 영역(20)은 복수의 핑거 전극(42a)에 각기 대응하는 복수의 제1 부분(201)을 포함할 수 있다. 각각의 제1 부분(201)은 핑거 전극(42a)보다 큰 폭을 가지면서 핑거 전극(42a)의 길이 방향으로 길게 이어질 수 있다. 그러면, 제1 부분(201) 위에 핑거 전극(42a)이 안정적으로 형성될 수 있고, 핑거 전극(42a)의 전체가 제1 부분(201) 위에 위치할 수 있다. In this embodiment, the first conductivity type region 20 may include a plurality of first portions 201 corresponding to the plurality of finger electrodes 42a. Each of the first portions 201 may have a greater width than the finger electrodes 42a and may extend in the longitudinal direction of the finger electrodes 42a. Then, the finger electrode 42a can be stably formed on the first portion 201, and the entire finger electrode 42a can be positioned on the first portion 201. [

이때, 상부 확대원에 도시한 바와 같이, 제1 도전형 영역(20)이 복수의 핑거 전극(42a)에 대응하는 제1 부분(201)만을 구비하고, 버스바 전극(42b)에 대응하는 부분에서는 형성되지 않을 수 있다. 제1 터널링층(도 1의 참조부호 21)은 제1 도전형 영역(20)에 대응하여 형성될 수 있다. 즉, 제1 터널링층(21) 각각이 복수의 핑거 전극(42a)보다 긴 폭을 가지면서 핑거 전극(42a)의 길이 방향으로 길게 이어지고, 버스바 전극(42b)에 대응하는 부분에는 형성되지 않을 수 있다. 이에 의하여 제1 터널링층(21), 및 제1 도전형 영역(20) 각각이 핑거 전극(42a)이 위치하는 부분에서 형성되면서 버스바 전극(42b)을 사이에 두고 이격되는 형상을 가질 수 있다. 이때, 제1 터널링층(21) 및 제1 부분(201)이 위치하는 부분에서는 반도체 기판(110)의 전면에 요철이 존재하지 않을 수 있다. At this time, as shown in the upper enlargement circle, the first conductive type region 20 includes only the first portion 201 corresponding to the plurality of finger electrodes 42a, and the portion corresponding to the bus bar electrode 42b It may not be formed. The first tunneling layer (reference numeral 21 in FIG. 1) may be formed corresponding to the first conductivity type region 20. That is, each of the first tunneling layers 21 has a longer width than the plurality of finger electrodes 42a, extends in the longitudinal direction of the finger electrodes 42a, and is not formed in a portion corresponding to the bus bar electrodes 42b . The first tunneling layer 21 and the first conductivity type region 20 may be formed at portions where the finger electrodes 42a are located and may be spaced apart with the bus bar electrode 42b therebetween . At this time, in the portion where the first tunneling layer 21 and the first portion 201 are located, the surface of the semiconductor substrate 110 may not have irregularities.

이때, 버스바 전극(42b)은 제1 패시베이션막(22) 및 반사 방지막(24) 위에 위치하면서 제1 패시베이션막(22) 및 반사 방지막(24)이 형성되지 않은 제1 도전형 영역(20) 위에 형성된 핑거 전극(42a)에 연결될 수 있다. 제1 패시베이션막(22) 및 반사 방지막(24)의 개구부(22a, 24a)는 제1 부분(201) 위에서 제1 핑거 전극(42a)에 대응하도록 형성될 수 있다. The bus bar electrode 42b is formed on the first passivation film 22 and the first conductive type region 20 on which the antireflection film 24 and the first passivation film 22 and the antireflection film 24 are not formed, And may be connected to the finger electrode 42a. The openings 22a and 24a of the first passivation film 22 and the antireflection film 24 may be formed to correspond to the first finger electrode 42a on the first portion 201. [

또는, 가운데 확대원에 도시한 바와 같이, 제1 도전형 영역(20)이 복수의 핑거 전극(42a)에 대응하는 제1 부분(201)과 버스바 전극(42b)에 대응하는 부분에서 제1 부분(201)에서 연장되는 연장부(202)를 포함할 수 있다. 연장부(202)는 버스바 전극(42b)의 양측에 위치한 두 개의 제1 부분(201)은 연결하는 형상을 가질 수 있다. 제1 터널링층(21)는 제1 도전형 영역(20)에 대응하도록 형성될 수 있다. 즉, 제1 터널링층(21)는 복수의 핑거 전극(42a)보다 큰 폭을 가지면서 핑거 전극(42a)의 길이 방향으로 길게 이어지고 버스바 전극(42b)의 아래에도 부분적으로 형성될 수 있다. 이에 의하여 제1 도전형 영역(20) 및 제1 터널링층(21) 각각이 반도체 기판(110)의 일측으로부터 타측까지 연속적으로 연결되는 연결되는 스트라이프 형상을 가질 수 있다. 제1 터널링층(21) 및 제1 부분(201)이 위치하는 부분에서는 반도체 기판(110)의 전면에 요철이 존재하지 않을 수 있다. Alternatively, as shown in the center enlargement circle, the first conductive type region 20 may be formed in a portion corresponding to the first portion 201 and the bus bar electrode 42b corresponding to the plurality of finger electrodes 42a, And an extension 202 extending from the portion 201. [ The extension portion 202 may have a shape connecting two first portions 201 located on both sides of the bus bar electrode 42b. The first tunneling layer 21 may be formed to correspond to the first conductive type region 20. That is, the first tunneling layer 21 may have a larger width than the plurality of finger electrodes 42a, extend in the longitudinal direction of the finger electrodes 42a, and may be partially formed below the bus bar electrodes 42b. Accordingly, the first conductive type region 20 and the first tunneling layer 21 may have a connected stripe shape continuously connected from one side of the semiconductor substrate 110 to the other side. In the portion where the first tunneling layer 21 and the first portion 201 are located, there may be no concavity and convexity on the entire surface of the semiconductor substrate 110.

이때, 버스바 전극(42b)은, 제1 패시베이션막(22) 및 반사 방지막(24) 위에 위치하는 부분과 제1 패시베이션막(22) 및 반사 방지막(24)이 형성되지 않은 제1 도전형 영역(20)의 연장부(202) 위에 형성된 부분이 번갈아서 위치할 수 있다. 제1 패시베이션막(22) 및 반사 방지막(24)의 개구부(22a, 24a)는 제1 부분(201) 및 제2 부분(202) 위에서 제1 핑거 전극(42a)과 제1 핑거 전극(42a) 사이를 연결하도록 형성될 수 있다. At this time, the bus bar electrode 42b is electrically connected to the portion of the first passivation film 22 and the antireflection film 24, the first passivation film 22 and the antireflection film 24, A portion formed on the extension portion 202 of the first housing 20 may be alternately located. The openings 22a and 24a of the first passivation film 22 and the antireflection film 24 are electrically connected to the first finger electrode 42a and the first finger electrode 42a on the first portion 201 and the second portion 202, As shown in FIG.

또는, 아래 확대원에 도시한 바와 같이, 제1 도전형 영역(20)이 복수의 핑거 전극(42a)에 대응하는 제1 부분(201)과 버스바 전극(42b)에 대응하는 제2 부분(203)을 포함할 수 있다. 제2 부분(203)은 버스바 전극(42b)보다 큰 폭을 가지면서 버스바 전극(42b)의 길이 방향으로 길게 이어질 수 있다. 제1 터널링층(21)은 제1 도전형 영역(20)에 대응하도록 형성될 수 있다. 즉, 제1 터널링층(21)은 복수의 핑거 전극(42a)보다 큰 폭을 가지면서 핑거 전극(42a)의 길이 방향으로 길게 이어지고 버스바 전극(42b)의 길이 방향을 따라 길게 이어질 수 있다. 이에 의하여 제1 도전형 영역(20) 및 제1 터널링층(21) 각각이 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 각기 대응하는 형상을 가질 수 있다. 제1 터널링층(21) 및 제1 부분(201)이 위치하는 부분에서는 반도체 기판(110)의 전면에 요철이 존재하지 않을 수 있다. Alternatively, as shown in the enlargement circle below, the first conductive type region 20 may include a first portion 201 corresponding to the plurality of finger electrodes 42a and a second portion corresponding to the bus bar electrode 42b 203). The second portion 203 may have a greater width than the bus bar electrode 42b and may be extended in the longitudinal direction of the bus bar electrode 42b. The first tunneling layer 21 may be formed to correspond to the first conductive type region 20. That is, the first tunneling layer 21 has a width greater than that of the plurality of finger electrodes 42a and extends in the longitudinal direction of the finger electrodes 42a and may extend along the longitudinal direction of the bus bar electrodes 42b. The first conductive type region 20 and the first tunneling layer 21 may have a shape corresponding to the finger electrode 42a and the bus bar electrode 42b of the first electrode 42, respectively. In the portion where the first tunneling layer 21 and the first portion 201 are located, there may be no concavity and convexity on the entire surface of the semiconductor substrate 110.

이때, 제1 패시베이션막(22) 및 반사 방지막(24)의 개구부(22a, 24a)는 제1 및 제2 부분(201, 202) 위에서 핑거 전극(42a) 및 버스바 전극(42b)에 대응하도록 형성될 수 있다. The openings 22a and 24a of the first passivation film 22 and the antireflection film 24 correspond to the finger electrode 42a and the bus bar electrode 42b on the first and second portions 201 and 202 .

본 실시예에 따르면 제1 전극(42)이 복수의 핑거 전극(42a)을 구비하여 전류 수집 효율을 향상할 수 있다. 그리고 제1 도전형 영역(20)이 적어도 제1 전극(42)의 핑거 전극(42a)에 전체적으로 대응하도록 하여 전류 수집 효율을 향상할 수 있다. 그리고 제1 전극(42)이 패턴을 가지면서 형성되어 제1 전극(42) 이외의 영역으로는 광이 잘 입사될 수 있도록 한다. According to the present embodiment, the first electrode 42 includes a plurality of finger electrodes 42a, thereby improving current collection efficiency. Also, the current collecting efficiency can be improved by making the first conductivity type region 20 correspond to at least the finger electrode 42a of the first electrode 42 as a whole. In addition, the first electrode 42 is formed to have a pattern, so that light can be incident on a region other than the first electrode 42.

이에 따라 본 실시예에서는 반도체 기판(110)의 전면 위에 제1 도전형 영역(20)을 반도체 기판(110)과 별개로 부분적으로 형성하여, 광의 입사를 방해하지 않으면서 반도체 기판(110)에 결함이 발생하거나 패시베이션 특성이 저하되는 것을 방지하여 태양 전지(100)의 효율을 향상할 수 있다. Accordingly, in this embodiment, the first conductive type region 20 is partially formed on the front surface of the semiconductor substrate 110 separately from the semiconductor substrate 110, so that the semiconductor substrate 110 is defective And deterioration of the passivation characteristic can be prevented, and the efficiency of the solar cell 100 can be improved.

이하에서는 도 3a 내지 도 3h을 참조하여 본 발명의 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분만을 구비한다. Hereinafter, a method of manufacturing a solar cell according to an embodiment of the present invention will be described in detail with reference to FIGS. 3A to 3H. The same or similar parts as those in the above description are not described in detail and only different parts are provided.

도 3a 내지 도 3h는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. 3A to 3H are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.

먼저, 도 3a에 도시한 바와 같이, 제1 또는 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(110)을 준비한다. 이때, 반도체 기판(110)의 전면 및 후면은 각기 경면 연마되어 작은 표면 거칠기를 가지는 편평한 면으로 구성될 수 있다. First, as shown in FIG. 3A, a semiconductor substrate 110 composed of a base region 110 having a first or a second conductivity type dopant is prepared. At this time, the front surface and the rear surface of the semiconductor substrate 110 may be each mirror-polished to be a flat surface having a small surface roughness.

이어서, 도 3b에 도시한 바와 같이, 반도체 기판(110)의 전면에 제1 터널링층(21)을 형성하고 반도체 기판(110)의 후면에 제2 터널링층(22)을 형성한다. 이때, 제1 및 제2 터널링층(21, 31)은 반도체 기판(110)의 전면 및 후면 각각에 전체적으로 형성될 수 있고, 제1 및 제2 터널링층(21, 31)은 동일 공정에서 동시에 형성될 수 있다. 3B, a first tunneling layer 21 is formed on the entire surface of the semiconductor substrate 110 and a second tunneling layer 22 is formed on the rear surface of the semiconductor substrate 110. Next, as shown in FIG. The first and second tunneling layers 21 and 31 may be formed entirely on the front and back surfaces of the semiconductor substrate 110 and the first and second tunneling layers 21 and 31 may be formed simultaneously .

여기서, 제1 및 제2 터널링층(21, 31)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 특히, 터널링층(21, 31)은 화학 기상 증착법에 의하여 형성된 비정질 구조를 가지는 비정질 실리콘 산화물층일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(21, 31)이 형성될 수 있다.The first and second tunneling layers 21 and 31 may be formed by a thermal growth method, a deposition method (for example, chemical vapor deposition (PECVD), atomic layer deposition (ALD)), or the like. In particular, the tunneling layers 21 and 31 may be an amorphous silicon oxide layer having an amorphous structure formed by chemical vapor deposition. However, the present invention is not limited thereto, and the tunneling layers 21 and 31 may be formed by various methods.

이어서, 도 3c 내지 도 3e에 도시한 바와 같이, 제1 도전형 영역(20) 및 제2 도전형 영역(30)을 형성한다. 좀더 구체적으로, 반도체 기판(110)의 전면에 제1 도전형 영역(20)을 형성하고 반도체 기판(110)의 후면에 제2 도전형 영역(30)을 형성한다. 이때, 제1 및 제2 도전형 영역(20, 30)은 반도체 기판(110)의 전면 및 후면 각각에 전체적으로 형성될 수 있다. Subsequently, as shown in FIGS. 3C to 3E, the first conductive type region 20 and the second conductive type region 30 are formed. More specifically, the first conductive type region 20 is formed on the front surface of the semiconductor substrate 110 and the second conductive type region 30 is formed on the rear surface of the semiconductor substrate 110. At this time, the first and second conductive regions 20 and 30 may be formed entirely on the front surface and the rear surface of the semiconductor substrate 110, respectively.

먼저, 도 3c에 도시한 바와 같이, 반도체 기판(110)의 전면에서 제1 터널링층(21) 위에 제1 반도체층(120)을 형성하고 반도체 기판(110)의 후면에서 제2 터널링층(31) 위에 제2 반도체층(130)을 형성한다. 이때, 제1 및 제2 반도체층(120, 130)은 반도체 기판(110)의 전면 및 후면 각각에 전체적으로 형성될 수 있고, 제1 및 제2 반도체층(120, 130)은 동일 공정에서 동시에 형성될 수 있다. 3C, a first semiconductor layer 120 is formed on the first tunneling layer 21 on the front surface of the semiconductor substrate 110 and a second tunneling layer 31 (not shown) is formed on the rear surface of the semiconductor substrate 110, The second semiconductor layer 130 is formed. The first and second semiconductor layers 120 and 130 may be entirely formed on the front and rear surfaces of the semiconductor substrate 110 and the first and second semiconductor layers 120 and 130 may be simultaneously formed .

제1 및 제2 반도체층(120, 130)은 미세 결정질, 비정질, 또는 다결정 반도체로 구성될 수 있다. 제1 및 제2 반도체층(120, 130)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 저압 화학 기상 증착법(LPCVD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 반도체층(120, 130)이 형성될 수 있다.The first and second semiconductor layers 120 and 130 may be formed of a microcrystalline, amorphous, or polycrystalline semiconductor. The first and second semiconductor layers 120 and 130 may be formed by thermal growth, vapor deposition (for example, chemical vapor deposition (PECVD), or low pressure chemical vapor deposition (LPCVD)). However, the present invention is not limited thereto, and the first and second semiconductor layers 120 and 130 may be formed by various methods.

이어서, 도 3d에 도시한 바와 같이, 반도체 기판(110)의 후면에 제2 도전형 도펀트를 포함하는 도펀트층(132)을 형성한다. 이때, 도펀트층(134) 위에 제2 도전형 도펀트가 외부로 확산하는 것을 방지하는 캡핑막(134)을 추가적으로 형성할 수도 있다. Next, as shown in FIG. 3D, a dopant layer 132 including a second conductive dopant is formed on the rear surface of the semiconductor substrate 110. At this time, the capping layer 134 may be additionally formed on the dopant layer 134 to prevent diffusion of the second conductive dopant to the outside.

도펀트층(132)은 제2 도전형 도펀트를 포함하는 다양한 물질을 포함하는 층일 수 있다. 일 예로, 도펀트층(132)은 제2 도전형 도펀트를 포함하는 유리 실리케이트(glass silicate)를 포함할 수 있다. 예를 들어, 도펀트층(132)에 의하여 형성되는 제2 도전형 영역(30)이 p형인 경우에는 도펀트층(132)이 p형을 나타낼 수 있는 3족 원소(일 예로, 보론)을 포함하는 유리 실리케이트일 수 있다. 일 예로, 도펀트층(132)이 보론 유리 실리케이트(boron glass silicate, BSG)일 수 있다. 다른 예로, 도펀트층(132)에 의하여 형성되는 제2 도전형 영역(30)이 n형인 경우에는 도펀트층(132)이 인 유리 실리케이트(phosphorous glass silicate, PSG)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 도펀트층(132)으로는 그 외의 다양한 물질이 사용될 수 있다. The dopant layer 132 may be a layer comprising a variety of materials including a second conductivity type dopant. As an example, the dopant layer 132 may comprise a glass silicate comprising a second conductive dopant. For example, when the second conductivity type region 30 formed by the dopant layer 132 is a p-type, the dopant layer 132 includes a Group 3 element (for example, boron) It may be a glass silicate. As an example, the dopant layer 132 may be boron glass silicate (BSG). As another example, if the second conductivity type region 30 formed by the dopant layer 132 is n-type, the dopant layer 132 may be a phosphorous glass silicate (PSG). However, the present invention is not limited thereto, and various other materials may be used for the dopant layer 132.

도펀트층(132)은 증착에 의하여 형성될 수 있다. 도펀트층(132)은 상온보다 높은 온도에서 산소의 공급원인 산소 기체, 실리콘의 공급원인 실리콘 포함 기체(예를 들어, 실란 기체), 캐리어 기체인 질소 기체, 그리고 제1 도전형 도펀트의 공급원인 도펀트 포함 기체(예를 들어, 보론 포함 기체, 일 예로, 디보란(B2H6) 기체)를 포함하는 원료 기체를 이용하여 형성될 수 있다. The dopant layer 132 may be formed by deposition. The dopant layer 132 is formed of a silicon-containing gas (for example, a silane gas) serving as a source of oxygen, a nitrogen gas serving as a carrier gas, and a dopant serving as a dopant for supplying the first conductive dopant containing gas (e. g., a boron containing gas, for example, diborane (B 2 H 6) gas) can be formed by using a raw material gas comprising a.

그리고 도펀트층(132) 위에 언도프트 유리 실리케이트(undoped glass silicate, USC)로 이루어진 캡핑막(134)을 형성하여 도펀트(132)가 외부로 확산되는 것을 방지할 수 있다. 이에 따라 제2 도전형 영역(30)을 형성하기 위한 도핑 공정의 효율을 향상할 수 있다. 캡핑막(134)이 언도프트 유리 실리케이트를 포함하며 도펀트층(132)의 형성 공정을 수행하는 장비 내에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 캡핑막(1342)이 형성될 수 있다. 이에 의하여 간단한 공정에 의하여 캡핑막(134)을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 캡핑막(134)이 그 외의 다양한 물질을 포함할 수 있다. 이어서, 도 3e에 도시한 바와 같이, 제1 도전형 도펀트를 포함하는 원료 기체의 분위기에서 열처리를 수행한다. 일 예로, 제1 도전형 도펀트가 n형을 가지는 경우에는 원료 기체가 인을 포함하는 염화포스포릴(POCl3)를 포함할 수 있다. 다른 예로, 제2 도전형 도펀트가 p형을 가지는 경우에는 원료 기체가 보론을 포함하는 삼브롬화붕소(BBr3)일 수 있다. A capping layer 134 made of undoped glass silicate (USC) may be formed on the dopant layer 132 to prevent diffusion of the dopant 132 to the outside. Thus, the efficiency of the doping process for forming the second conductivity type region 30 can be improved. The capping film 1342 is formed by an in-situ process in which the capping film 134 is continuously performed in equipment including the undoped glassy silicate and performing the process of forming the dopant layer 132 . Thus, the capping layer 134 can be formed by a simple process. However, the present invention is not limited thereto, and the capping layer 134 may include various other materials. Next, as shown in FIG. 3E, heat treatment is performed in an atmosphere of a raw material gas containing the first conductivity type dopant. For example, if the first conductivity type dopant has n-type conductivity, the source gas may include phosphorous chloride (POCl 3 ) containing phosphorus. As another example, when the second conductivity type dopant has a p-type, the source gas may be boron tribromide (BBr 3 ) containing boron.

열처리에 의하여 원료 기체 내에 포함된 제1 도전형 도펀트가 반도체 기판(110)의 전면에 위치한 제1 반도체층(120)의 내부로 확산되어 제1 도전형 영역(20)이 형성된다. 그리고 반도체 기판(110)의 후면에 위치한 도펀트층(132)에 포함된 제2 도전형 불순물이 제2 반도체층(130)의 내부로 확산되어 제2 도전형 영역(30)을 형성한다. 이에 의하여 반도체 기판(110)의 전면에 전체적으로 형성되는 제1 도전형 영역(20)과 반도체 기판(110)의 후면에 전체적으로 형성되는 제2 도전형 영역(30)을 형성할 수 있다. The first conductive type dopant included in the raw material gas is diffused into the first semiconductor layer 120 located on the front surface of the semiconductor substrate 110 by the heat treatment to form the first conductive type region 20. The second conductive type impurity contained in the dopant layer 132 located on the rear surface of the semiconductor substrate 110 is diffused into the second semiconductor layer 130 to form the second conductive type region 30. The first conductive type region 20 formed on the entire surface of the semiconductor substrate 110 and the second conductive type region 30 formed on the rear surface of the semiconductor substrate 110 can be formed.

제1 및 제2 도전형 영역(20, 30)이 형성된 후에 도펀트층(132) 및 캡핑막(134)을 제거한다. 도펀트층(132) 및 캡핑막(134)을 제거하는 방법으로는 알려진 다양한 방법이 적용될 수 있는데, 일 예로, 희석된 불산을 이용할 수 있다. After the first and second conductivity type regions 20 and 30 are formed, the dopant layer 132 and the capping layer 134 are removed. Various methods known for removing the dopant layer 132 and the capping film 134 may be applied, for example, diluted hydrofluoric acid may be used.

본 실시예에서는 제1 도전형 도펀트를 포함하는 도펀트층(132) 및 캡핑막(134)을 제1 도전형 영역(20) 위에 형성하고, 그 후에 제2 도전형 도펀트를 포함하는 기체 분위기에서 열처리를 하여 제2 도전형 영역(30)을 열 확산법으로 형성한다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제2 도전형 도펀트를 포함하는 도펀트층 및 캡핑막을 제2 도전형 영역(30) 위에 형성하고, 제1 도전형 도펀트를 포함하는 기체 분위기에서 열처리 하여 제1 도전형 영역(20)을 열 확산법에 의하여 형성할 수 있다. 그 외의 다양한 변형이 가능하다. In this embodiment, the dopant layer 132 and the capping layer 134 including the first conductive dopant are formed on the first conductive type region 20, and then heat treatment is performed in a gas atmosphere containing the second conductive type dopant The second conductivity type region 30 is formed by a heat diffusion method. However, the present invention is not limited thereto. Therefore, a dopant layer and a capping film including the second conductive dopant are formed on the second conductive type region 30, and the first conductive type region 20 is heat-treated in a gas atmosphere containing the first conductive type dopant to heat Can be formed by a diffusion method. Various other variations are possible.

또한, 상술한 방법과 다른 방법으로 제1 및 제2 도전형 영역(20, 30)을 형성할 수 있다. 예를 들어, 제1 및/또는 제2 도전형 영역(20, 30)을 이온 주입법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 형성될 수 있다. 이때, 이온 주입법 등을 사용한 경우에, 제1 및 제2 반도체층(120, 130)을 구성하는 도펀트의 활성화를 위하여 활성화 열처리를 수행할 수 있다. 이때, 도펀트가 제1 및 제2 반도체층(120), 130)에 포함되면 반도체 기판(110)에 포함되는 것에 비하여 활성화 열처리 온도를 낮출 수 있다. 일 예로, 도펀트로 보론이 사용되는 경우 제1 및 제2 반도체층(120, 130) 중 하나에 포함되면 800도 내지 950℃의 온도에서 활성화 열처리될 수 있다. 그러면, 제1 및 제2 반도체층(120, 130)의 다른 하나에 포함되는 다른 도펀트로 인을 사용하는 경우의 활성화 열처리 온도인 800도 내지 1000℃와 유사하여, 제1 및 제2 반도체층(120, 130)을 동시 활성화(co-activation) 열처리 할 수 있다. 이에 의하여 공정을 단순화할 수 있다. 반면, 보론을 반도체 기판(110)에 도핑하여 도핑 영역을 형성하고자 할 경우에는 900 내지 1200℃의 온도에서 활성화 열처리를 수행하여야 하므로, 다른 도펀트인 인과의 활성화 열처리 온도 차이가 커져 동시 활성화하기 어렵다. 이어서, 도 3f에 도시한 바와 같이, 제1 터널링층(21) 및 제1 도전형 영역(20)을 원하는 형상으로 패터닝하여 제1 터널링층(21) 및 제1 도전형 영역(20)이 반도체 기판(110) 위에 부분적으로 위치하게 한다. 제1 터널링층(21) 및 제1 도전형 영역(20)을 원하는 형상으로 패터닝으로는 알려진 다양한 방법이 사용될 수 있다. 예를 들어, 마스크를 사용하여 식각되어야 할 부분을 노출한 다음 식각 용액을 이용하여 제1 터널링층(21) 및 제1 도전형 영역(20)을 패터닝할 수 있다. In addition, the first and second conductivity type regions 20 and 30 can be formed by a method different from the above-described method. For example, the first and / or second conductivity type regions 20 and 30 may be formed by various methods such as ion implantation, laser doping, and the like. At this time, in the case of using the ion implantation method or the like, the activation heat treatment can be performed to activate the dopants constituting the first and second semiconductor layers 120 and 130. At this time, if the dopant is included in the first and second semiconductor layers 120 and 130, the activation heat treatment temperature can be lowered than that included in the semiconductor substrate 110. As an example, if boron is used as a dopant, it may be subjected to an activation heat treatment at a temperature of 800 ° C to 950 ° C if it is included in one of the first and second semiconductor layers 120 and 130. Then, similar to the activation heat treatment temperature of 800 ° C. to 1000 ° C. in the case of using phosphorus as another dopant included in the other of the first and second semiconductor layers 120 and 130, the first and second semiconductor layers 120, and 130 can be simultaneously heat-treated (co-activated). Thus, the process can be simplified. On the other hand, when boron is doped in the semiconductor substrate 110 to form a doped region, activation heat treatment must be performed at a temperature of 900 to 1200 ° C., so that the temperature difference between activated heat treatment of phosphorus, which is another dopant, becomes large and simultaneous activation is difficult. 3F, the first tunneling layer 21 and the first conductivity type region 20 are patterned into a desired shape so that the first tunneling layer 21 and the first conductivity type region 20 are formed in a semiconductor And partially located on the substrate 110. Various methods known as patterning the first tunneling layer 21 and the first conductivity type region 20 into a desired shape can be used. For example, a mask may be used to expose portions to be etched and then the first tunneling layer 21 and the first conductivity type region 20 may be patterned using an etch solution.

이때, 반도체 기판(110)에 텍스쳐링에 의한 요철을 형성할 수 있는 식각 방법을 사용하거나 추가적인 공정에 의하여 텍스쳐링에 의한 요철을 형성하여 제1 터널링층(21) 및 제1 도전형 영역(20) 이외의 부분에서 반도체 기판(110)의 전면에 텍스쳐링에 의한 요철을 형성할 수 있다. 예를 들어, 마스크를 사용하여 텍스쳐링되어야 할 부분을 노출한 다음 알칼리 용액(예를 들어, 수산화칼륨(KOH))를 이용하여 반도체 기판(110)을 텍스쳐링할 수 있다. At this time, the first tunneling layer 21 and the first conductive type region 20 may be formed by using an etching method that can form concave and convex portions by texturing on the semiconductor substrate 110, The irregularities due to texturing can be formed on the entire surface of the semiconductor substrate 110. [ For example, the semiconductor substrate 110 may be textured using an alkali solution (e.g., potassium hydroxide (KOH)) after exposing portions to be textured using a mask.

그러나 본 발명이 이에 한정되는 것은 아니며 건식 텍스쳐링, 반응성 이온 식각(RIE) 등에 의하여 텍스쳐링에 의한 요철을 형성할 수도 있다. 일 예로, 제1 도전형 영역(20) 위에 산화물로 구성된 마스크층을 사용하면, 산화물로 구성된 마스크층과 반도체 물질로 구성된 제1 도전형 영역(20)이 서로 다른 식각 선택비를 가진다. 이에 따라 반응성 이온 식각을 적용하면, 쉽게 마스크층이 형성되지 않은 부분의 제1 도전형 영역(20)의 제거할 수 있다. 그리고, 산화물로 구성된 마스크층과 반도체 물질로 구성된 반도체 기판(110)이 서로 다른 식각 선택비를 가지므로 마스크층이 형성되지 않은 부분의 반도체 기판(110)에 텍스쳐링에 의한 요철을 형성할 수 있다. 이에 의하여 간단한 공정에 의하여 제1 도전형 영역(20)을 패터닝하고 텍스쳐링에 의한 요철을 형성할 수 있다. However, the present invention is not limited thereto, and textured irregularities may be formed by dry texturing, reactive ion etching (RIE), or the like. For example, if a mask layer composed of an oxide is used on the first conductive type region 20, the first conductive type region 20 made of a semiconductor material and a mask layer made of oxide have different etch selectivities. Accordingly, when the reactive ion etching is applied, the first conductive region 20 in the portion where the mask layer is not formed can be easily removed. Since the mask layer made of oxide and the semiconductor substrate 110 made of a semiconductor material have different etching selection ratios, the irregularities due to texturing can be formed in the semiconductor substrate 110 where the mask layer is not formed. Thus, the first conductive type region 20 can be patterned by a simple process, and concave and convex portions can be formed by texturing.

이때, 반응성 이온 식각에서 사용되는 가스의 종류 및 양을 조절하여 산화물로 구성된 마스크층을 식각하지 않으면서 제1 도전형 영역(20)을 쉽게 식각하고 반도체 기판(110)에 텍스쳐링에 의한 요철을 형성할 수 있다. 일 예로, 할로겐 원소를 포함하는 기체를 사용할 수 있다. 일 예로, 불소 포함 기체(예를 들어, CF4, SF6 등), 염소 포함 기체(예를 들어, Cl2 등), 산소 포함 기체 등을 함께 사용할 수 있다. 일 예로, 염소 포함 기체 : 불소 포함 기체의 비율이 1:0.3 내지 1:0.01일 수 있고, 산소 기체 : (불소 포함 기체 및 염소 포함 기체의 합)의 비율이 1:0.1 내지 1:1일 수 있다. 이러한 범위에서 산화물과 반도체 물질의 식각 선택비를 크게 하여 원하는 부분만 식각 및 텍스쳐링할 수 있다. 이와 같이 제1 터널링층(21) 및 제1 도전형 영역(20)을 구비한 상태에서 그 외 영역을 식각하는 것에 의하여 텍스쳐링을 형성하므로, 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치한 부분에서의 반도체 기판(110)의 전면이 다른 부분에서의 반도체 기판(110)의 전면과 같거나 이보다 돌출된 위치에 위치할 수 있다. 그러면, 반도체 기판(110)과 분리된 공간에 위치하여 불필요한 전기적 연결 등의 문제가 방지될 수 있다. At this time, the first conductivity type region 20 is easily etched without etching the mask layer composed of oxide by controlling the kind and amount of the gas used in the reactive ion etching, and the semiconductor substrate 110 is textured to form irregularities can do. As an example, a gas containing a halogen element can be used. For example, a fluorine-containing gas (for example, CF 4 , SF 6, etc.), a chlorine-containing gas (for example, Cl 2 ), an oxygen- For example, the ratio of the chlorine-containing gas: fluorine-containing gas may be 1: 0.3 to 1: 0.01, and the ratio of the oxygen gas: (sum of fluorine-containing gas and chlorine-containing gas) may be 1: 0.1 to 1: have. In this range, the etch selectivity of the oxide and semiconductor material is increased, so that only desired portions can be etched and textured. Since the first tunneling layer 21 and the first conductivity type region 20 are provided and texturing is performed by etching the other regions, the first tunneling layer 21 and the first conductivity type region The front surface of the semiconductor substrate 110 may be positioned at the same position as the front surface of the semiconductor substrate 110 or at a position more protruded than the front surface. Thus, unnecessary electrical connection or the like can be prevented by being located in the space separated from the semiconductor substrate 110. [

제1 도전형 영역(20)의 형성 방법의 다른 실시예로, 마스크를 이용하여 이온 주입에 의하여 제1 반도체층(120)을 부분적으로 도핑하여 제1 전극(42)에 대응하는 부분에만 제1 도전형 영역(20)을 형성할 수 있다. 그 후에 식각 용액을 이용한 습식 식각에 의하여 제1 도전형 영역(20)이 형성되지 않은 부분(즉, 도핑되지 않은 부분)의 제1 반도체층(120)을 제거한다. 이온 주입에 의하여 불순물이 도핑된 제1 도전형 영역(20)에는 산화층, 비정질 반도체 동이 형성되므로 도핑이 되지 않은 제1 반도체층(120)의 부분보다 염기성 식각 용액에 의하여 높은 식각 선택비를 가진다. 따라서, 수산화칼륨(KOH), 수산화나트륨(NaOH), 테트라메틸암모늄 하이드록시(tetramethylammonium hydroxy, TMAH) 등의 염기성 식각 용액을 사용하면, 식각 선택비에 의하여 도핑된 제1 도전형 영역(20)이 마스크의 역할을 하여 도핑되지 않은 제1 반도체층(120)의 부분만이 식각될 수 있다. 이에 의하면 제조 공정을 단순화할 수 있다. 이때, 제2 도전형 영역(30)은 이온 주입, 레이저 도핑, 열 산화법 등의 다양한 방법에 의하여 형성될 수 있다. 특히, 제2 도전형 영역(30)이 이온 주입에 의하여 형성되면 단면 도핑을 쉽게 할 수 있어 제조 공정을 단순화할 수 있다. 제1 및 제2 도전형 영역(20, 30)의 제조 방법에는 그 외의 다양한 방법이 적용될 수 있다.In another embodiment of the method of forming the first conductive type region 20, the first semiconductor layer 120 is partially doped by ion implantation using a mask, so that only the first semiconductor layer 120 corresponding to the first electrode 42 is partially doped The conductive type region 20 can be formed. Thereafter, the first semiconductor layer 120 of the portion where the first conductivity type region 20 is not formed (that is, the undoped portion) is removed by wet etching using an etching solution. Since the oxide layer and the amorphous semiconductor layer are formed in the first conductivity type region 20 doped with impurities by ion implantation, the etching selectivity of the first semiconductor layer 120 is higher than that of the undoped first semiconductor layer 120 by the basic etching solution. Therefore, if a basic etching solution such as potassium hydroxide (KOH), sodium hydroxide (NaOH), tetramethylammonium hydroxide (TMAH) is used, the first conductivity type doped region 20 Only a portion of the undoped first semiconductor layer 120 serving as a mask can be etched. This makes it possible to simplify the manufacturing process. At this time, the second conductivity type region 30 may be formed by various methods such as ion implantation, laser doping, and thermal oxidation. In particular, if the second conductivity type region 30 is formed by ion implantation, the cross-doping can be easily performed, thereby simplifying the manufacturing process. Various other methods can be applied to the manufacturing method of the first and second conductivity type regions 20 and 30.

이어서, 도 3g에 도시한 바와 같이, 반도체 기판(110)의 전면 쪽에 제1 패시베이션막(22)및 반사 방지막(24)을 차례로 형성하고, 제2 도전형 영역(30) 위에 제2 패시베이션막(32)을 형성한다. 즉, 반도체 기판(110)의 전면 위 및 제1 도전형 영역(20)의 위에 제1 패시베이션막(22)및 반사 방지막(24)을 전체적으로 형성하고, 반도체 기판(110)의 후면 위에 제2 도전형 영역(30)을 덮도록 전체적으로 제2 패시베이션막(32)을 형성한다. 패시베이션막(24), 반사 방지막(24) 및 제2 패시베이션막(32)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 제1 패시베이션막(22) 및 반사 방지막(24), 그리고 제2 패시베이션막(32)의 형성 순서는 다양하게 변형될 수 있다.3G, a first passivation film 22 and an antireflection film 24 are sequentially formed on the front surface of the semiconductor substrate 110, and a second passivation film (not shown) is formed on the second conductive type region 30. Then, 32 are formed. The first passivation film 22 and the antireflection film 24 are formed on the entire surface of the semiconductor substrate 110 and on the first conductive type region 20 and the second passivation film 22 and the antireflection film 24 are formed on the rear surface of the semiconductor substrate 110, The second passivation film 32 is formed so as to cover the entirety of the first passivation film 30. The passivation film 24, the antireflection film 24 and the second passivation film 32 may be formed by various methods such as vacuum deposition, chemical vapor deposition, spin coating, screen printing or spray coating. The order of forming the first passivation film 22, the antireflection film 24, and the second passivation film 32 may be variously modified.

이어서, 도 3h에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다. Next, as shown in FIG. 3H, first and second electrodes 42 and 44 connected to the first and second conductivity type regions 32 and 34, respectively, are formed.

일례로, 제1 패시베이션막(22) 및 반사 방지막(24)에 개구부(22a, 24a)를 형성하고, 제2 패시베이션막(32)의 일부를 제거하여 제2 개구부(32a)를 형성한다. 도금법, 증착법 등의 다양한 방법으로, 제1 패시베이션막(22) 및 반사 방지막(24)의 개구부(22a, 24a)를 채우도록 제1 전극(42)을 형성하고, 제2 패시베이션막(32)의 제2 개구부(32a)를 채우도록 제2 전극(44)을 형성할 수 있다. For example, the openings 22a and 24a are formed in the first passivation film 22 and the antireflection film 24, and a part of the second passivation film 32 is removed to form the second openings 32a. The first electrode 42 is formed so as to fill the openings 22a and 24a of the first passivation film 22 and the antireflection film 24 by a variety of methods such as plating and vapor deposition, The second electrode 44 may be formed to fill the second opening 32a.

다른 실시예로, 제1 전극 형성용 페이스트를 제1 패시베이션막(22) 및 반사 방지막(24)에 패턴을 가지는 상태로 스크린 인쇄 등으로 도포하고, 제2 전극 형성용 페이스트를 제2 패시베이션막(32)에 전체적으료 도포할 수 있다. 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 원하는 형상의 제1 및 제2 전극(42, 44)을 형성할 수 있다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 개구부(22a, 24a)(32a)가 형성되므로, 별도로 개구부(22a, 24a)(32a)를 형성하는 공정을 추가하지 않아도 된다.In another embodiment, the first electrode forming paste is applied by screen printing or the like in a state having a pattern on the first passivation film 22 and the antireflection film 24, and the second electrode forming paste is applied to the second passivation film 32). ≪ / RTI > The first and second electrodes 42 and 44 having a desired shape can be formed by performing a fire through or a laser firing contact. In this case, since the openings 22a, 24a and 32a are formed at the time of forming the first and second electrodes 42 and 44, it is unnecessary to add a process of forming the openings 22a, 24a and 32a separately .

본 실시예에 따르면, 개방 전압을 향상하면서도 광학적 손실을 최소화할 수 있는 태양 전지(100)를 간단한 방법에 의하여 제조할 수 있다.
According to the present embodiment, the solar cell 100 capable of minimizing optical loss while improving the open-circuit voltage can be manufactured by a simple method.

이하, 도 4 내지 도 6을 참조하여 본 발명의 다른 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상술한 설명이 그대로 적용될 수 있으므로 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 상술한 실시예 또는 이를 변형한 예와 아래의 실시예 또는 이를 변형한 예들을 서로 결합한 것 또한 본 발명의 범위에 속한다. Hereinafter, a solar cell according to another embodiment of the present invention and a method of manufacturing the same will be described in detail with reference to FIGS. Since the above description can be applied to the same or extremely similar parts as the above description, the detailed description will be omitted and only the different parts will be described in detail. It is also within the scope of the present invention to combine the above-described embodiments or variations thereof with the following embodiments or modifications thereof.

도 4는 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다. 4 is a cross-sectional view illustrating a solar cell according to another embodiment of the present invention.

도 4를 참조하면, 본 실시예에서는 반도체 기판(110)의 전면에서 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치하지 않는 부분에 대응하여 도핑 영역(20a)이 위치할 수 있다. 도핑 영역(20a)은 반도체 기판(110)의 전면 쪽에 제1 도전형 영역(20)과 동일한 도전형의 도펀트(예를 들어, 제1 도전형 도펀트)를 주입하여 반도체 기판(110)의 내부에 형성된 영역일 수 있다. 이에 따라 도핑 영역(20a)은 반도체 기판(110)과 동일한 결정 구조를 가지되, 베이스 영역(10)과 동일한 도전형을 가지면서 도핑 농도가 서로 다른 영역이거나 베이스 영역(10)과 다른 도전형을 가질 수 있다. Referring to FIG. 4, in this embodiment, the doping region 20a is located corresponding to a portion where the first tunneling layer 21 and the first conductivity type region 20 are not located in the front surface of the semiconductor substrate 110 . The doped region 20a is formed by implanting a dopant having the same conductivity type as that of the first conductive type region 20 (for example, a first conductive type dopant) on the front side of the semiconductor substrate 110, May be formed. Accordingly, the doped region 20a has the same crystal structure as that of the semiconductor substrate 110 and has the same conductivity type as that of the base region 10 and has a different doping concentration or a different conductivity type from the base region 10 Lt; / RTI >

제1 도전형 영역(20)이 베이스 영역(10)과 동일한 도전형을 가지는 경우에는 도핑 영역(20a)의 도핑 농도가 베이스 영역(10)보다 크고 제1 도전형 영역(20)의 도핑 농도보다 작을 수 있다. 제1 도전형 영역(20)이 베이스 영역(10)과 다른 도전형을 가지는 경우에는 도핑 영역(20a)이 제1 도전형 영역(20)의 도핑 농도보다 작은 도핑 농도를 가지고, 베이스 영역(10)과 다른 도전형을 가질 수 있다. When the first conductive type region 20 has the same conductivity type as that of the base region 10, the doping concentration of the doping region 20a is larger than the base region 10 and less than the doping concentration of the first conductive type region 20 Can be small. The doping region 20a has a doping concentration smaller than the doping concentration of the first conductivity type region 20 when the first conductivity type region 20 has a conductivity type different from that of the base region 10, ) And a different conductivity type.

이와 같은 도핑 영역(20a)은 전면에서 일정한 전계를 형성하여 반도체 기판(110)의 전면에서 재결합이 발생하는 것을 방지할 수 있다. 그리고 제1 도전형 영역(20)으로 이동하여야 하는 캐리어(즉, 제1 도전형 영역(20)이 n형인 경우에는 전자, 제2 도전형 영역(20)이 p형인 경우에는 정공)가 이동할 때 수평 방향으로의 저항을 낮춰 이동 속도를 향상할 수 있다. Such a doped region 20a forms a constant electric field on the front surface, thereby preventing the recombination on the front surface of the semiconductor substrate 110. [ When the carrier to be moved to the first conductivity type region 20 (that is, the first conductivity type region 20 is an electron and the second conductivity type region 20 is a p type) moves The resistance in the horizontal direction can be lowered and the moving speed can be improved.

그리고 본 실시예에서는 제2 터널링층(31), 제2 도전형 영역(30) 및 제2 전극(44)이 패턴을 가지면서 부분적으로 형성될 수 있다. 제1 터널링층(21), 제1 도전형 영역(20), 제1 전극(42), 그리고 반도체 기판(110)의 텍스쳐링 구조 등에 대한 설명이 그대로 제2 터널링층(31), 제2 도전형 영역(30), 제2 전극(44), 그리고 반도체 기판(110)의 후면의 텍스쳐링 구조 등에 그대로 적용될 수 있다. In this embodiment, the second tunneling layer 31, the second conductivity type region 30, and the second electrode 44 may be partially formed while having a pattern. The description of the texturing structure of the first tunneling layer 21, the first conductive type region 20, the first electrode 42 and the semiconductor substrate 110 can be applied to the second tunneling layer 31, The second electrode 44, and the texturing structure of the rear surface of the semiconductor substrate 110, as shown in FIG.

이와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. As described above, in this embodiment, since the first and second electrodes 42 and 44 of the solar cell 100 have a predetermined pattern, and the solar cell 100 can be incident on the front and rear surfaces of the semiconductor substrate 110 It has a bi-facial structure. Accordingly, the amount of light used in the solar cell 100 can be increased to contribute to the efficiency improvement of the solar cell 100.

도 5는 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 부분 평면도이다. 도 5에서는 도 2의 확대원에 대응하는 부분을 도시하였다. 아래의 도면과 설명에서는 제1 터널링층(21), 제1 도전형 영역(20) 및 제1 전극(42)을 기준으로 설명하였으나, 도면 및 아래의 설명은 제2 터널링층(31), 제2 도전형 영역(30) 및 제2 전극(44)에도 적용될 수 있다. 또한, 제1 터널링층(21), 제1 도전형 영역(20) 및 제1 전극(42)은 도 2의 확대원들 및 도 5 및 도 6에 도시한 것 중 어느 하나가 적용되고, 제2 터널링층(31), 제2 도전형 영역(30) 및 제2 전극(44)은 도 2의 확대원들 및 도 5 및 도 6에 도시한 것 중 어느 하나가 적용된 모든 조합이 본 발명의 범위에 속한다. 5 is a partial plan view of a solar cell according to another embodiment of the present invention. Fig. 5 shows a portion corresponding to the enlargement circle in Fig. Although the first tunneling layer 21, the first conductivity type region 20 and the first electrode 42 have been described with reference to the drawings and the description below, The second conductivity type region 30 and the second electrode 44. [ The first tunneling layer 21, the first conductivity type region 20, and the first electrode 42 may be formed by any one of the enlargement sources shown in FIG. 2 and those shown in FIGS. 5 and 6, The second tunneling layer 31, the second conductivity type region 30 and the second electrode 44 may be formed by any of the enlargement sources of FIG. 2 and any combination of FIGS. 5 and 6, It belongs to the scope.

도 5를 참조하면, 본 실시예에서는 제1 도전형 영역(20)이 각 핑거 전극(42a)에 복수 개 대응되는 제1 아일랜드부(204)를 구비할 수 있다. 이에 의하면 제1 도전형 영역(20)의 면적을 더욱 줄여 광학적 손실을 더욱 줄일 수 있다. 제1 패시베이션막(도 1의 참조부호 22) 및 반사 방지막(도 1의 참조부호 24)의 개구부(도 1의 참조부호 22a, 24a)는 제1 도전형 영역(20)의 제1 아일랜드부(204)에 대응하여 형성될 수 있다. 그러면, 제1 아일랜드부(204)를 제외한 부분에 대응하는 핑거 전극(42a) 및 버스바 전극(42b)은 제1 패시베시베이션막(22) 및 반사 방지막(22) 위에 위치하고, 제1 아일랜드부(204)에서 핑거 전극(42a)의 일부가 개구부(22a, 24a)를 통하여 제1 도전형 영역(20)에 연결될 수 있다. Referring to FIG. 5, in this embodiment, the first conductive region 20 may include a plurality of first island portions 204 corresponding to the finger electrodes 42a. Accordingly, the area of the first conductivity type region 20 can be further reduced to further reduce the optical loss. The openings (22a and 24a in FIG. 1) of the first passivation film (22 in FIG. 1) and the antireflection film (24 in FIG. 1) 204, respectively. The finger electrode 42a and the bus bar electrode 42b corresponding to the portion except for the first island portion 204 are located on the first passivation film 22 and the antireflection film 22, A portion of the finger electrode 42a may be connected to the first conductivity type region 20 through the openings 22a and 24a.

도면에서는 제1 아일랜드부(204)의 폭 또는 직경이 핑거 전극(42a)의 폭과 동일한 것을 예시하였다. 공정 오차, 얼라인 마진 등을 고려하면 제1 아일랜드부(204)의 폭 또는 직경이 핑거 전극(42a)의 폭 또는 직경보다 클 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 아일랜드부(204)의 폭 또는 직경이 핑거 전극(42a)의 폭 또는 직경보다 작을 수도 있다. 그 외의 다양한 변형이 가능하다. In the drawing, it is illustrated that the width or diameter of the first island portion 204 is the same as the width of the finger electrode 42a. The width or diameter of the first island portion 204 may be larger than the width or diameter of the finger electrode 42a in consideration of process errors, alignment margins, and the like. However, the present invention is not limited thereto, and the width or diameter of the first island portion 204 may be smaller than the width or diameter of the finger electrode 42a. Various other variations are possible.

이와 같이 제1 도전형 영역(20)이 제1 아일랜드부(204)를 가지면 제1 도전형 영역(204)의 면적을 최소화하면서도 전체적으로 균일하게 전면 전계 또는 에미터 영역의 역할을 할 수 있다. In this manner, if the first conductive type region 20 has the first island portion 204, the entire area of the first conductive type region 204 can be uniformly served as a front electric field or emitter region.

도면에서는 제1 아일랜드부(20)가 핑거 전극(42a)의 길이 방향을 따라 일 열로 배치된 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제1 도전형 영역(20)의 배치 등은 다양한 변형이 가능하다. 그리고 도면에서는 제1 도전형 영역(20)이 원형의 형상을 가지는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 도전형 영역(20)이 각기 타원형, 또는 삼각형, 사각형, 육각형 등의 다각형의 평면 형상을 가질 수도 있음은 물론이다.Although the first island portions 20 are arranged in a row along the longitudinal direction of the finger electrodes 42a, the present invention is not limited thereto. The arrangement and the like of the first conductivity type region 20 can be variously modified. Although the first conductive type region 20 has a circular shape in the drawing, the present invention is not limited thereto. Therefore, it is needless to say that the first conductivity type region 20 may have an elliptical shape, or a polygonal planar shape such as a triangular, square, or hexagonal shape.

도 6은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 부분 평면도이다.6 is a partial plan view of a solar cell according to another embodiment of the present invention.

도 6를 참조하면, 본 실시예에서는 제1 도전형 영역(20)이 각 핑거 전극(42a)에 복수 개 대응되는 제1 아일랜드부(204)와, 버스바 전극(42b)에 대응하는 제2 아일랜드부(206)를 구비할 수 있다. 이에 의하면 제1 도전형 영역(20)의 면적을 줄여 광학적 손실을 줄이는 것과 함께 제1 도전형 영역(20)을 좀더 조밀하게 하여 제1 도전형 영역(20)에 의한 효과를 최대화할 수 있다. 제1 패시베이션막(도 1의 참조부호 22) 및 반사 방지막(도 1의 참조부호 24)의 개구부(도 1의 참조부호 22a, 24a)는 제1 도전형 영역(20)의 제1 및 제2 아일랜드부(204, 206)에 각기 대응하여 형성될 수 있다. 그러면, 제1 및 제2 아일랜드부(204, 206)을 제외한 부분에 대응하는 핑거 전극(42a) 및 버스바 전극(42b)은 제1 패시베시베이션막(22) 및 반사 방지막(22) 위에 위치하고, 제1 및 제2 아일랜드부(204, 206)에서 핑거 전극(42a) 및 버스바 전극(42b)의 일부가 개구부(22a, 24a)를 통하여 제1 도전형 영역(20)에 연결될 수 있다. 6, in this embodiment, the first island region 204 has a first conductive region 20 corresponding to a plurality of finger electrodes 42a, and a second island region 204 corresponding to a second An island portion 206 may be provided. This reduces the area of the first conductivity type region 20 to reduce the optical loss and makes the first conductivity type region 20 more compact so that the effect of the first conductivity type region 20 can be maximized. The openings (22a and 24a in FIG. 1) of the first passivation film (22 in FIG. 1) and the antireflection film (24 in FIG. 1) May be formed corresponding to the island portions 204 and 206, respectively. The finger electrodes 42a and the bus bar electrodes 42b corresponding to the portions except for the first and second island portions 204 and 206 are located on the first passivation film 22 and the antireflection film 22 A portion of the finger electrode 42a and the bus bar electrode 42b in the first and second island portions 204 and 206 may be connected to the first conductivity type region 20 through the openings 22a and 24a.

도면에서는 제1 아일랜드부(204)가 핑거 전극(42a)의 길이 방향을 따라 일 열로 배치되고 제1 아일랜드부(204)와 동일한 직경 또는 폭의 제2 아일랜드부(206)가 버스바 전극(42b)의 길이 방향을 따라 두 개의 열로 배치된 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 아일랜드부(204, 206)의 폭 또는 직경, 개수, 배치 등은 다양한 변형이 가능하다. The first island portion 204 is arranged in a row along the longitudinal direction of the finger electrode 42a and the second island portion 206 having the same diameter or width as the first island portion 204 is connected to the bus bar electrode 42b ) Are arranged in two rows along the longitudinal direction. However, the present invention is not limited thereto. The width, diameter, number, arrangement, and the like of the first and second island portions 204 and 206 can be variously modified.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Features, structures, effects and the like according to the above-described embodiments are included in at least one embodiment of the present invention, and the present invention is not limited to only one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified in other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

100: 태양 전지
110: 반도체 기판
20: 제1 도전형 영역
30: 제2 도전형 영역
21: 제1 터널링층
31: 제2 터널링층
42: 제1 전극
44: 제2 전극 100: Solar cell
110: semiconductor substrate
20: first conductivity type region
30: second conductivity type region
21: first tunneling layer
31: second tunneling layer
42: first electrode
44: Second electrode

Claims (20)

반도체 기판;
상기 반도체 기판의 전면 위에 부분적으로 위치하고 상기 반도체 기판과 다른 결정 구조를 가지며 제1 도전형을 가지는 제1 도전형 영역;
상기 반도체 기판의 후면 위에 위치하고 상기 반도체 기판과 다른 결정 구조를 가지며 제2 도전형을 가지는 제2 도전형 영역;
상기 제1 도전형 영역에 연결되는 제1 전극; 및
상기 제2 도전형 영역에 연결되는 제2 전극
을 포함하는 태양 전지. A semiconductor substrate;
A first conductive type region partially located on the front surface of the semiconductor substrate and having a crystal structure different from that of the semiconductor substrate and having a first conductive type;
A second conductive type region located on the rear surface of the semiconductor substrate and having a crystal structure different from that of the semiconductor substrate and having a second conductive type;
A first electrode coupled to the first conductive type region; And
And a second electrode connected to the second conductivity type region
≪ / RTI > 제1항에 있어서,
상기 반도체 기판의 면적에 대한 상기 제1 도전형 영역의 면적 비율이 5% 내지 20%인 태양 전지. The method according to claim 1,
Wherein an area ratio of the first conductivity type region to an area of the semiconductor substrate is 5% to 20%. 제1항에 있어서,
상기 제1 전극이 서로 평행한 복수의 핑거 전극을 포함하고,
상기 제1 도전형 영역이, 상기 복수의 핑거 전극에 각기 대응하는 복수의 제1 부분을 포함하는 태양 전지. The method according to claim 1,
Wherein the first electrode includes a plurality of finger electrodes parallel to each other,
Wherein the first conductivity type region includes a plurality of first portions corresponding to the plurality of finger electrodes. 제3항에 있어서,
상기 제1 부분이 상기 핑거 전극보다 큰 폭을 가지면서 상기 핑거 전극의 길이 방향으로 길게 이어지는 태양 전지. The method of claim 3,
Wherein the first portion has a greater width than the finger electrode and extends in the longitudinal direction of the finger electrode. 제1항에 있어서,
상기 제1 전극이 서로 평행한 복수의 핑거 전극을 포함하고,
상기 제1 부분이 상기 각 핑거 전극에 복수 개 대응되는 아일랜드 부분을 가지는 태양 전지. The method according to claim 1,
Wherein the first electrode includes a plurality of finger electrodes parallel to each other,
And the first portion has a plurality of island portions corresponding to the respective finger electrodes. 제1항에 있어서,
상기 반도체 기판의 전면에서 상기 제1 도전형 영역 이외에 대응하는 부분 텍스쳐링에 의한 요철이 형성되고,
상기 반도체 기판의 전면에서 상기 제1 도전형 영역이 위치한 부분의 표면 거칠기가 상기 반도체 기판의 전면에서 상기 제1 도전형 영역 이외의 부분의 표면 거칠기보다 작은 태양 전지. The method according to claim 1,
A concavo-convex pattern is formed on the front surface of the semiconductor substrate by the corresponding partial texturing in addition to the first conductive type region,
Wherein a surface roughness of a portion of the semiconductor substrate where the first conductivity type region is located is smaller than a surface roughness of a portion of the semiconductor substrate other than the first conductivity type region. 제1항에 있어서,
상기 제1 도전형 영역이 위치한 부분의 상기 반도체 기판의 전면이 상기 도전형 영역 이외의 부분의 상기 반도체 기판의 전면과 같거나 이보다 돌출되어 위치하는 태양 전지. The method according to claim 1,
Wherein the front surface of the semiconductor substrate at a portion where the first conductivity type region is located is located at the same or more than the front surface of the semiconductor substrate in a portion other than the conductive type region. 제1항에 있어서,
상기 반도체 기판의 전면과 상기 제1 도전형 영역 사이에 위치하는 제1 터널링층; 및
상기 반도체 기판의 후면과 상기 제2 도전형 영역 사이에 위치하는 제2 터널링층
을 포함하는 태양 전지. The method according to claim 1,
A first tunneling layer located between the front surface of the semiconductor substrate and the first conductive type region; And
A second tunneling layer located between the rear surface of the semiconductor substrate and the second conductive type region;
≪ / RTI > 제8항에 있어서,
상기 제1 터널링층이 상기 제1 도전형 영역에 대응하여 부분적으로 위치하는 태양 전지. 9. The method of claim 8,
Wherein the first tunneling layer is partially located corresponding to the first conductivity type region. 제8항에 있어서,
상기 제2 터널링층 및 상기 제2 도전형 영역이 상기 반도체 기판의 후면에 전체적으로 형성되는 태양 전지.9. The method of claim 8,
Wherein the second tunneling layer and the second conductivity type region are formed entirely on a rear surface of the semiconductor substrate. 제8항에 있어서,
상기 제2 터널링층 및 상기 제2 도전형 영역이 상기 반도체 기판의 후면에 부분적으로 형성되는 태양 전지.9. The method of claim 8,
Wherein the second tunneling layer and the second conductivity type region are partially formed on the rear surface of the semiconductor substrate. 제1항에 있어서,
상기 제1 도전형 영역이 상기 반도체 기판의 도전형과 동일하고,
상기 제2 도전형 영역이 상기 반도체 기판의 도전형과 반대되는 태양 전지. The method according to claim 1,
Wherein the first conductivity type region is the same as the conductivity type of the semiconductor substrate,
Wherein the second conductivity type region is opposite to the conductivity type of the semiconductor substrate. 제1항에 있어서,
상기 제1 도전형 영역의 두께가 100nm 내지 1000nm인 태양 전지. The method according to claim 1,
And the thickness of the first conductivity type region is 100 nm to 1000 nm. 제1항에 있어서,
상기 제1 또는 제2 도전형 영역의 비저항이 ()인 태양 전지. The method according to claim 1,
And the specific resistance of the first or second conductivity type region is (). 제1항에 있어서,
상기 반도체 기판이 단결정 반도체를 포함하고,
상기 제1 또는 제2 도전형 영역이 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체를 포함하는 태양 전지. The method according to claim 1,
Wherein the semiconductor substrate comprises a single crystal semiconductor,
Wherein the first or second conductivity type region comprises an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor. 제1항에 있어서,
상기 제1 전극의 비저항 : 상기 제1 도전형 영역의 비저항 비율 또는 상기 제2 전극의 비저항 : 상기 제2 도전형 영역의 비저항 비율이 1:10 내지 1:1000인 태양 전지. The method according to claim 1,
A resistivity of the first electrode: a resistivity ratio of the first conductivity type region or a resistivity of the second electrode: a resistivity ratio of the second conductivity type region is 1:10 to 1: 1000. 제1항에 있어서,
상기 반도체 기판이 하나의 도전형을 가지는 베이스 영역만으로 이루어지는 태양 전지. The method according to claim 1,
Wherein the semiconductor substrate comprises only a base region having one conductivity type. 제1항에 있어서,
상기 반도체 기판의 전면 쪽에 상기 제1 도전형 영역이 위치하는 부분 이외에 상기 반도체 기판의 전면 쪽 내부에 형성되는 도핑 영역을 포함하는 태양 전지. The method according to claim 1,
And a doped region formed in a front surface side of the semiconductor substrate in addition to a portion where the first conductive type region is located, on a front surface side of the semiconductor substrate. 제1항에 있어서,
상기 도핑 영역이 상기 제1 도전형 영역과 동일한 도전형을 가지는 태양 전지. The method according to claim 1,
Wherein the doped region has the same conductivity type as the first conductivity type region. 제1항에 있어서,
상기 도핑 영역의 도핑 농도가 상기 제1 도전형 영역의 도핑 농도보다 작은 태양 전지.
The method according to claim 1,
Wherein the doping concentration of the doped region is smaller than the doping concentration of the first conductivity type region.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109841693A (en) * 2019-02-25 2019-06-04 泰州隆基乐叶光伏科技有限公司 A kind of passivation contact structures and solar battery
WO2022157346A1 (en) * 2021-01-25 2022-07-28 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Method for producing a solar cell
WO2023167385A1 (en) * 2022-03-03 2023-09-07 샹라오 징코 솔라 테크놀러지 디벨롭먼트 컴퍼니, 리미티드 Solar cell and manufacturing method therefor
EP4300599A1 (en) * 2022-06-27 2024-01-03 Zhejiang Jinko Solar Co., Ltd. Solar cell and photovoltaic module

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140120992A (en) * 2013-04-03 2014-10-15 엘지전자 주식회사 Solar cell
KR20140135881A (en) * 2013-05-16 2014-11-27 엘지전자 주식회사 Solar cell and method for manufacturing the same
KR20140143279A (en) * 2013-06-05 2014-12-16 엘지전자 주식회사 Solar cell
KR20150005834A (en) * 2013-07-05 2015-01-15 엘지전자 주식회사 Solar cell and method for manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140120992A (en) * 2013-04-03 2014-10-15 엘지전자 주식회사 Solar cell
KR20140135881A (en) * 2013-05-16 2014-11-27 엘지전자 주식회사 Solar cell and method for manufacturing the same
KR20140143279A (en) * 2013-06-05 2014-12-16 엘지전자 주식회사 Solar cell
KR20150005834A (en) * 2013-07-05 2015-01-15 엘지전자 주식회사 Solar cell and method for manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109841693A (en) * 2019-02-25 2019-06-04 泰州隆基乐叶光伏科技有限公司 A kind of passivation contact structures and solar battery
WO2022157346A1 (en) * 2021-01-25 2022-07-28 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Method for producing a solar cell
WO2023167385A1 (en) * 2022-03-03 2023-09-07 샹라오 징코 솔라 테크놀러지 디벨롭먼트 컴퍼니, 리미티드 Solar cell and manufacturing method therefor
EP4300599A1 (en) * 2022-06-27 2024-01-03 Zhejiang Jinko Solar Co., Ltd. Solar cell and photovoltaic module

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