KR20160097919A - 태양 전지 - Google Patents
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Abstract
본 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 위치하는 제1 중간층; 상기 반도체 기판의 타면 위에 위치하는 제2 중간층; 상기 제1 중간층 위에 위치하는 제1 도전형 영역; 상기 제2 중간층 위에 위치하는 제2 도전형 영역; 상기 제1 도전형 영역에 연결되는 제1 전극; 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하고, 상기 제1 도전형 영역의 결정화도가 상기 제2 도전형 영역의 결정화도보다 더 크다.
Description
본 발명은 태양 전지에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 태양 전지의 효율을 최대화할 수 있는 태양 전지가 요구된다. 그리고 우수한 효율을 가지는 태양 전지의 제조 방법을 단순화할 수 있는 태양 전지의 제조 방법이 요구된다.
본 발명은 간단한 제조 공정에 의하여 제조될 수 있고 효율을 향상할 수 있는 태양 전지를 제공하고자 한다.
본 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 위치하는 제1 중간층; 상기 반도체 기판의 타면 위에 위치하는 제2 중간층; 상기 제1 중간층 위에 위치하는 제1 도전형 영역; 상기 제2 중간층 위에 위치하는 제2 도전형 영역; 상기 제1 도전형 영역에 연결되는 제1 전극; 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하고, 상기 제1 도전형 영역의 결정화도가 상기 제2 도전형 영역의 결정화도보다 더 크다.
본 실시예에 따르면, 제1 및 제2 도전형 영역의 도펀트의 도전형, 제1 및 제2 도전형 영역의 위치 등을 고려하여, 제1 및 제2 도전형 영역의 결정화도, 전기 전도도, 두께, 수소 농도 등을 한정한다. 이와 함께, 제1 및 제2 도전형 영역에 연결되는 제1 및 제2 중간층의 전기 전도도, 물질, 두께 등을 서로 다르게 한다. 이에 의하여 태양 전지의 개방 전압, 충밀도 등을 향상하여 태양 전지의 효율을 향상할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 3은 태양 전지의 전극의 소성 공정에서 각 소성 온도에서 소성 시간에 따른 비저항을 도시한 그래프이다.
도 4는 비정질 부분과 결정질 부분을 포함하는 p형의 실리콘을 포함하는 제1 도전형 영역의 라만 스펙트럼의 일 예를 도시한 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 6은 본 발명의 변형예에 따른 태양 전지의 단면도이다.
도 7a 내지 도 7i는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 3은 태양 전지의 전극의 소성 공정에서 각 소성 온도에서 소성 시간에 따른 비저항을 도시한 그래프이다.
도 4는 비정질 부분과 결정질 부분을 포함하는 p형의 실리콘을 포함하는 제1 도전형 영역의 라만 스펙트럼의 일 예를 도시한 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 6은 본 발명의 변형예에 따른 태양 전지의 단면도이다.
도 7a 내지 도 7i는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지를 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이고, 도 2는 도 1에 도시한 태양 전지의 평면도이다. 도 2에서는 반도체 기판과 금속 전극층을 위주로 하여 도시하였다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(110)과, 반도체 기판(110)의 일면 위에 위치하는 제1 중간층(22) 및 제1 도전형 영역(20)과, 반도체 기판(110)의 타면 위에 위치하는 제2 중간층(24) 및 제2 도전형 영역(30)과, 제1 및 제2 도전형 영역(20, 30)에 각기 연결되는 제1 및 제2 전극(42, 44)을 포함한다. 일 예로, 반도체 기판(110)의 일면은 반도체 기판(110)의 후면일 수 있고, 반도체 기판(110)의 타면은 반도체 기판(110)의 전면(前面)일 수 있다. 이때, 제1 도전형 영역(20)의 결정화도가 제2 도전형 영역(30)의 결정화도가 더 낮고, 제1 중간층(22)과 제2 중간층(24)은 두께, 물질, 전기 전도도 등이 서로 다를 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하게 된다. 이에 따라 태양 전지(100)가 우수한 전기적 특성을 가질 수 있다.
본 실시예에서 반도체 기판(110)은 제1 또는 제2 도전형 도펀트가 낮은 도핑 농도로 도핑된 베이스 영역(10)으로만 이루어질 수 있다. 즉, 종래의 태양 전지에서는 반도체 기판(110)과 다른 도전형을 가지는 도핑 영역 또는 반도체 기판(110)과 동일한 도전형을 가지되 도핑 농도가 높은 도핑 영역 등이 반도체 기판(110)에 형성되는 반면, 본 실시예에서는 반도체 기판(110)이 베이스 영역(10)만으로 이루어지며 별도의 도핑 영역을 구비하지 않는다. 이때, 반도체 기판(110)의 베이스 영역(10)이, 제1 도전형 도펀트를 제1 도전형 영역(20)보다 낮은 도핑 농도로 포함하거나, 또는 제2 도전형 도펀트를 제2 도전형 영역(30)보다 낮은 도핑 농도로 포함할 수 있다.
일 예로, 베이스 영역(10)은 반도체 기판(110)의 후면에 위치하는 제1 도전형 영역(20)과 다른 제2 도전형 도펀트를 포함할 수 있다. 그러면, 반도체 기판(110)의 후면에 위치하여 제2 도전형 영역(30)이 에미터 영역으로 기능한다. 그러면, 상대적으로 광의 입사가 적은 반도체 기판(110)의 후면에 에미터 영역인 제2 도전형 영역(30)이 위치한다. 이에 의하여 에미터 영역인 제2 도전형 영역(30)을 충분한 두께로 형성할 수 있어 광전 변환 효율을 좀더 향상할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다.
베이스 영역(10)의 도펀트는 n형 또는 p형을 나타낼 수 있는 도펀트이면 족하다. 즉, 베이스 영역(10)의 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 베이스 영역(10)의 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다.
이와 같이 본 실시예에서는 반도체 기판(110)이 베이스 영역으로만 이루어지고 별도의 도핑 영역을 구비하지 않는다. 일례로, 반도체 기판(110)에서 가장 낮은 도핑 농도에 대한 가장 높은 도핑 농도 차이가 10% 이하일 수 있다. 이때, 10% 이하는 별도의 도펀트 영역을 형성하기 위한 도핑이 이루어지지 않은 정도를 규정하기 위하여 일례로 제시한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 따라서, 본 발명은 통상적으로 반도체 기판(110)에 별도의 도핑 영역을 구비하지 않는 경우를 모두 포함한다.
본 실시예에서는 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않으므로 개방 전압을 향상할 수 있다. 이는 반도체 기판(110)에 도핑 영역을 형성하는 것에 의하여 발생할 수 있는 표면 재결합을 방지할 수 있기 때문이다.
반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 요철은, 일 예로, 외면이 반도체 기판(110)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 본 실시예에서는 요철이 반도체 기판(110)의 전면에만 형성되고 반도체 기판(110)에는 형성되지 않아, 반도체 기판(110)의 전면의 표면 거칠기가 반도체 기판(110)의 표면 거칠기보다 클 수 있다. 일 예로, 반도체 기판(110)의 후면은 경면 연마에 의하여 형성된 편평한 면일 수 있다.
텍스쳐링에 의해 반도체 기판(110)의 전면에 요철이 형성되어 전면의 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그리고 반도체 기판(110)의 후면은 반도체 기판(110)보다 작은 표면 거칠기를 가져 반사율을 향상할 수 있다. 그러면, 반도체 기판(110)의 전면으로 입사되어 반도체 기판(110)의 후면에 도달한 광을 반도체 기판(110)의 전면 쪽으로 반사하여 재사용할 수 있다. 그리고 반도체 기판(110)의 후면이 상대적으로 작은 표면 거칠기를 가져 우수한 패시베이션 특성을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 반도체 기판(110)의 전면 및 후면에 텍스쳐링에 의한 요철이 형성되지 않을 수 있고, 반도체 기판(110)의 전면 및 후면 각각에 텍스쳐링에 의한 요철이 형성될 수 있다.
반도체 기판(110)의 후면 위에는 제1 중간층(22)이 형성될 수 있다. 일 예로, 제1 중간층(22)이 반도체 기판(110)의 후면 위에 접촉할 수 있다. 이때, 제1 중간층(22)은 반도체 기판(110)의 후면에서 전체적으로 형성될 수 있다. 여기서 전체적으로 형성되었다 함은 빈틈 없이 모두 형성된 것뿐 아니라 불가피하게 일부 영역이 형성되지 않는 것도 포함한다. 이에 의하여 별도의 패터닝 공정이 요구되지 않아 제2 중간층(24)을 쉽게 형성할 수 있다. 본 실시예에서 반도체 기판(110)의 후면에 전체적으로 텍스쳐링에 의한 요철이 형성되지 않은 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 반도체 기판(110)의 후면에 전체적으로 텍스쳐링에 의한 요철이 구비될 수도 있다.
제1 중간층(22)은 터널링층일 수 있다. 즉, 제1 중간층(22)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 제1 중간층(22)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 제1 중간층(22)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 제1 중간층(22)을 통과할 수 있다. 또한, 제1 중간층(22)은 제1 도전형 영역(20)의 도펀트가 반도체 기판(110)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 제1 중간층(22)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물 등의 절연 물질을 등을 포함할 수 있다. 예를 들어, 제1 중간층(22)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물 등을 포함할 수 있다. 특히, 제1 중간층(22)은 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다.
제1 중간층(22) 위에 제1 도전형 영역(20)이 위치할 수 있다. 일 예로, 제1 도전형 영역(20)이 제1 중간층(22)에 접촉하여 위치할 수 있다. 제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 그러면, 실리콘을 포함하는 반도체 기판(110)과 유사한 특성을 가져 서로 다른 반도체 물질을 포함할 경우에 발생할 수 있는 문제를 방지할 수 있다.
본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110) 위(좀더 명확하게는, 제1 중간층(22) 위)에서 반도체 기판(110)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 그리고 제1 도전형 영역(20)은 반도체 기판(110) 상에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 본 실시예에서 제1 도전형 영역(20)은 제1 도전형 도펀트가 도핑되며 비정질 부분과 결정질 부분을 함께 포함하는 반도체층으로 구성될 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다.
이때, 제1 도전형 도펀트가 p형을 가져 제1 도전형 영역(20)이 p형 영역을 가질 수 있다. 제1 도전형 도펀트로 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트는 제1 도전형 영역(20)을 구성하는 반도체층을 형성하는 공정에서 반도체층에 포함되도록 할 수 있다. 또는, 제1 도전형 영역(20)을 구성하는 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 제1 도전형 도펀트를 도핑할 수도 있다.
본 실시예에서 제1 도전형 영역(20)을 반도체 기판(110)과 별개로 형성하여 반도체 기판(110) 내부에 도핑 영역 형성 시에 발생할 수 있는 결함 또는 개방 전압 저하의 문제를 방지할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상할 수 있다. 있다.
제1 도전형 영역(20) 위에 이에 연결되는 제1 전극(42)이 위치할 수 있다. 일 예로, 제1 전극(42)은 제1 도전형 영역(20) 위에 차례로 적층되는 투명 전극층(421) 및 금속 전극층(422)을 포함할 수 있다. 상술한 바와 같이 반도체 기판(110)의 전면 위에 제1 중간층(22)을 형성하고 제1 중간층(22) 위에 제1 도전형 영역(20)을 형성하는 경우에는, 반도체 기판(110)에서의 패시베이션 특성을 크게 향상할 수 있고, 가격이 비싼 반도체 기판(110)의 두께를 줄여 비용을 절감할 수 있으며, 낮은 공정 온도에서 태양 전지(100)를 제조할 수 있다. 그러나 제1 도전형 영역(20)의 결정성이 상대적으로 낮아 캐리어의 이동도(mobility)가 상대적으로 작을 수 있다. 이에 따라 본 실시예에서는 제1 전극(42)이 투명 전극층(421) 및 금속 전극층(422)을 구비하여 캐리어가 수평 방향으로 이동할 때의 저항을 줄이도록 한다.
여기서, 투명 전극층(421)은 제1 도전형 영역(20) 위에서 전체적으로 형성(일 예로, 제1 도전형 영역(20)에 접촉 형성)될 수 있다. 전체적으로 형성된다고 함은, 빈 공간 또는 빈 영역 없이 제1 도전형 영역(20)의 전체를 덮는 것뿐만 아니라, 불가피하게 일부 부분이 형성되지 않는 경우를 포함할 수 있다. 이와 같이 투명 전극층(421)이 제1 도전형 영역(20) 위에 전체적으로 형성되면, 캐리어가 투명 전극층(421)을 통하여 쉽게 금속 전극층(422)까지 도달할 수 있어, 수평 방향에서의 저항을 줄일 수 있다.
투명 전극층(421)이 투명 전도성 물질로 이루어져서 캐리어를 쉽게 이동할 수 있도록 한다. 일 예로, 투명 전극층(421)은 인듐 틴 산화물(indium tin oxide, ITO), 탄소 나노 튜브(carbon nano tube, CNT) 등을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 투명 전극층(421)이 그 외의 다양한 물질을 포함할 수 있다.
그리고 본 실시예에서는 투명 전극층(421)이 광을 반사하는 반사층으로 기능할 수 있다. 이를 위하여 투명 전극층(421)의 굴절률이 제1 도전형 영역(20)보다 작은 굴절률을 가질 수 있다. 일 예로, 투명 전극층(421)의 굴절률이 1.9 내지 2.1이고, 제1 도전형 영역(20)의 굴절률이 3.0 내지 5.0일 수 있다. 이때, 굴절률의 기준이 되는 광의 파장은 특정 수치로 한정되지 않으나, 일 예로, 굴절률이 550nm의 파장의 광을 기준으로 측정될 수 있다. 이는 이하에서 기재되는 굴절률에 적용될 수 있다.
이와 같이 제1 도전형 영역(20) 위에 제1 도전형 영역(20)보다 낮은 굴절률을 가지는 투명 전극층(421)이 위치하면, 제1 도전형 영역(20)을 통과하여 투명 전극층(421)에 도달한 광이 제1 도전형 영역(20)과 투명 전극층(421)의 굴절률 차이에 의하여 전면으로 쉽게 반사될 수 있다. 이와 같이 본 실시예에서는 투명 전극층(421)이 반사층으로서 기능하므로(즉, 투명 전도성 물질로 구성되는 반사층을 구비하여), 간단한 구조에 의하여 전기적 특성을 향상하면서도 광의 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 투명 전극층(421) 위에 별도로 반사층을 구비하는 등의 다양한 변형이 가능하다.
투명 전극층(421) 위에 금속 전극층(422)이 형성될 수 있다. 일 예로, 금속 전극층(422)은 투명 전극층(421)에 접촉 형성되어 제1 전극(42)의 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 투명 전극층(421)과 금속 전극층(422) 사이에 별도의 층이 존재하는 등의 다양한 변형이 가능하다.
투명 전극층(421) 위에 위치하는 금속 전극층(422)은 투명 전극층(421)보다 우수한 전기 전도도를 가지는 물질로 구성될 수 있다. 이에 의하여 금속 전극층(422)에 의한 캐리어 수집 효율, 저항 저감 등의 특성을 좀더 향상할 수 있다. 일 예로, 금속 전극층(422)은 우수한 전기 전도도를 가지는 불투명한 물질 또는 투명 전극층(421)보다 투명도가 낮은 금속으로 구성될 수 있다. 금속 전극층(422)의 평면 형상은 도 2를 참조하여 추후에 좀더 상세하게 설명한다.
반도체 기판(110)의 전면 위에는 제2 중간층(24)이 형성될 수 있다. 일 예로, 반도체 기판(110)의 전면에 제2 중간층(24)이 접촉 형성될 수 있다. 이때, 제2 중간층(24)은 반도체 기판(110)의 전면에서 전체적으로 형성될 수 있다. 여기서 전체적으로 형성되었다 함은 빈틈 없이 모두 형성된 것뿐 아니라 불가피하게 일부 영역이 형성되지 않는 것도 포함한다. 이에 의하여 별도의 패터닝 공정이 요구되지 않아 제2 중간층(24)을 쉽게 형성할 수 있다. 본 실시예에서 반도체 기판(110)의 전면에 전체적으로 텍스쳐링에 의한 요철이 형성된 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 반도체 기판(110)의 전면에 텍스쳐링에 의한 요철이 구비되지 않을 수도 있다.
제2 중간층(24)은 패시베이션층일 수 있다. 좀더 구체적으로, 제2 중간층(24)은 수소를 포함하는 진성 비정질 반도체(일 예로, 진성 비정질 실리콘)을 포함할 수 있다. 이와 같이 제2 중간층(24)이 진성 비정질 반도체(일 예로, 진성 비정질 실리콘)를 포함하면, 제2 중간층(24)이 반도체 기판(110)과 유사한 특성을 가지기 때문에 반도체 기판(110)의 전면을 효과적으로 패시베이션할 수 있다. 그리고 제2 중간층(24)이 반도체 물질을 가져 절연 물질을 가지는 제1 중간층(22)보다는 우수한 전기 전도성을 가지므로 반도체 기판(110)과 제2 도전형 영역(30)의 전기적 연결 특성을 향상할 수 있다. 이에 의하여 캐리어를 제2 도전형 영역(30)에 안정적으로 전달할 수 있다.
제2 중간층(24) 위에 제2 도전형 영역(30)이 형성된다. 일 예로, 제2 도전형 영역(30)이 제2 중간층(24)에 접촉 형성될 수 있다. 제2 도전형 영역(30)은 제2 도전형 도펀트를 포함하는 반도체를 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(30)이 반도체 기판(110) 위(좀더 명확하게는, 제2 중간층(24) 위)에서 반도체 기판(110)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 그리고 제2 도전형 영역(30)은 반도체 기판(110) 상에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 본 실시예에서 제2 도전형 영역(30)은 제2 도전형 도펀트가 도핑되며 비정질 부분으로 구성될 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다.
제2 도전형 영역(30)의 반도체 물질로는 실리콘(Si)을 포함할 수 있다. 그러면, 반도체 기판(110)과 유사한 특성을 가져 서로 다른 반도체 물질을 포함할 경우에 발생할 수 있는 문제를 방지할 수 있다.
또는, 제2 도전형 영역(30)의 반도체 물질로 탄소 또는 산소를 포함하는 실리콘, 즉, 실리콘 탄화물 또는 실리콘 질화물을 포함할 수 있다. 이와 같이 제2 도전형 영역(30)이 실리콘 탄화물 또는 실리콘 질화물을 포함하면 큰 에너지 밴드갭에 의하여 광전류 손실을 최소화할 수 있다. 이때, 실리콘 탄화물의 화학식은 SiCx이고, x≤0.1일 수 있다. 이와 같이 x가 0.1 이하이면, 탄소를 적은 함량으로 포함하여 실리콘에 의하여 충분히 반도체로서의 역할을 할 수 있도록 할 수 있다. 일 예로, 0.01≤x≤0.1일 수 있다. x가 0.01 미만이면, 에너지 밴드갭을 향상하는 효과가 크지 않을 수 있다. 실리콘 질화물의 화학식은 SiOy이고, y≤1일 수 있다. 이와 같이 y가 0.1 이하이면, 산소를 적을 함량으로 포함하여 실리콘에 의하여 충분히 반도체로서의 역할을 할 수 있도록 할 수 있다. 일 예로, 0.01≤y≤0.2일 수 있다. y가 0.01 미만이면 에너지 밴드갭을 향상하는 효과가 크지 않을 수 있고, y가 0.2 이하일 때 좀더 우수한 전기 전도도를 가질 수 있다.
이때, 제2 도전형 도펀트가 n형을 가져 제2 도전형 영역(30)이 n형 영역을 가질 수 있다. 일 예로, 제2 도전형 도펀트로 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트는 제2 도전형 영역(30)을 구성하는 반도체층을 형성하는 공정에서 반도체층에 포함되도록 할 수 있다. 또는, 제2 도전형 영역(30)을 구성하는 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 제2 도전형 도펀트를 도핑할 수도 있다.
앞서 설명한 바와 같이 제2 도전형 영역(30)이 비정질 반도체를 구비할 경우에 제2 도전형 영역(30)이 n-a-Si, n-a-SiCx (x ≤ 0.1), 또는 n-a-SiOy (y ≤ 0.2)의 화학식을 가질 수 있다.
본 실시예에서 제2 도전형 영역(30)을 반도체 기판(110)과 별개로 형성하여 반도체 기판(110) 내부에 도핑 영역 형성 시에 발생할 수 있는 결함 또는 개방 전압 저하의 문제를 방지할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상할 수 있다. 있다.
제2 도전형 영역(30) 위에 이에 연결되는 제2 전극(44)이 위치할 수 있다. 일 예로, 제2 전극(44)은 제2 도전형 영역(20) 위에 차례로 적층되는 투명 전극층(441) 및 금속 전극층(442)을 포함할 수 있다. 제2 전극(44)의 투명 전극층(441) 및 금속 전극층(442)에 대해서는, 반대되는 기재가 없으면 제1 전극(42)의 투명 전극층(421) 및 금속 전극층(422)의 설명이 그대로 적용될 수 있으므로, 이에 대한 설명을 생략한다.
본 실시예에서는 투명 전극층(441)이 반사 방지층으로 기능할 수 있다. 이를 위하여 투명 전극층(441)의 굴절률이 제2 도전형 영역(30)보다 작은 굴절률을 가질 수 있다. 이와 같이 광이 입사되는 부분에 제2 도전형 영역(30)보다 작은 굴절률을 가져 외부와의 굴절률을 줄여주는 층이 위치하면, 광의 반사를 방지할 수 있다. 일 예로, 투명 전극층(441)의 굴절률이 1.9 내지 2.1이고, 제2 도전형 영역(30)의 굴절률이 3.0 내지 4.0일 수 있다. 이와 같이 본 실시예에서는 투명 전극층(441)이 반사 방지층으로서 기능하므로(즉, 투명 전도성 물질로 구성되는 반사 방지층을 구비하여), 간단한 구조에 의하여 전기적 특성을 향상하면서도 광의 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 별도로 반사 방지층을 구비하는 등의 다양한 변형이 가능하다.
제1 전극(42) 및 제2 전극(44)의 금속 전극층(422, 442)의 평면 형상을 도 2를 참조하여 좀더 상세하게 설명한다.
도 2를 참조하면, 제1 및 제2 전극(42, 44)의 금속 전극층(422, 442)은 각기 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(422a, 442a)을 포함할 수 있다. 도면에서는 핑거 전극(422a, 442a)이 서로 평행하며 반도체 기판(110)의 일 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 금속 전극층(442, 442)은 각기 복수의 핑거 전극(422a, 442a)과 교차하는 방향으로 형성되어 핑거 전극(422a, 442a)을 연결하는 버스바 전극(422b, 442b)을 포함할 수 있다. 이러한 버스바 전극(422b, 442b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(422a, 442a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(422a, 442a)의 폭보다 버스바 전극(422b, 442b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(422b, 442b)을 구비하지 않거나, 버스바 전극(422b, 442b)의 폭이 핑거 전극(422a, 442a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.
본 실시예에 따르면 제1 전극(42)이 복수의 핑거 전극(422a, 442a)을 구비하여 전류 수집 효율을 향상할 수 있다. 그리고 제1 전극(42)이 패턴을 가지면서 형성되어 제1 도전형 영역(20) 이외의 영역으로는 광이 잘 입사될 수 있도록 한다.
도면에서는 간략한 도시를 위하여 제1 전극(42)과 제2 전극(44)의 금속 전극층(422, 442)이 서로 동일한 평면 형상을 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)의 핑거 전극(422a) 및 버스바 전극(422b)의 폭, 피치 등은 제2 전극(44)의 핑거 전극(442a) 및 버스바 전극(442b)의 폭, 피치 등과 서로 다른 값을 가질 수 있다. 특히, 태양광이 더 많이 입사하는 제2 전극(44)의 면적을 제1 전극(42)의 면적보다 작게 하도록, 제2 전극(44)의 핑거 전극(442a) 및/또는 버스바 전극(442b)의 폭을 제1 전극(42)의 핑거 전극(422a) 및/또는 버스바 전극(422b)의 폭보다 작게 하거나, 제2 전극(44)의 핑거 전극(442a) 및/또는 버스바 전극(442b)의 피치를 제1 전극(42)의 핑거 전극(422a) 및/또는 버스바 전극(422b)의 피치보다 크게 할 수 있다. 또한, 제1 전극(42)의 금속 전극층(422)과 제2 전극(44)의 금속 전극층(442)의 평면 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다.
이와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극(44)의 금속 전극층(442)이 반도체 기판(110)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
상술한 바와 같이 본 실시예에서 p형을 가지는 제1 도전형 영역(20)은 결정질 부분과 비정질 부분을 가지고, n형을 가지는 제2 도전형 영역(30)은 실질적으로 비정질 부분만으로 이루어질 수 있다. 이와 같이 p형을 가지는 제1 도전형 영역(20)의 결정화도가 n형을 가지는 제2 도전형 영역(30)의 결정화도보다 더 클 수 있다. 그리고 이를 고려하여 반도체 기판(110)과 제1 도전형 영역(20) 사이에 위치한 제1 중간층(22)과 반도체 기판(110)과 제2 도전형 영역(30) 사이에 위치한 제2 중간층(24)은 두께, 물질 및 전기 전도도 중 적어도 하나가 서로 다르다. 이를 좀더 상세하게 설명한다.
p형의 제1 도전형 영역(20)은 결정질 부분과 비정질 부분을 함께 포함한다. 여기서, 결정질 부분이라 함은 다결정 또는 미세 결정 반도체(다결정 또는 미세 결정 실리콘)로 구성되는 부분일 수 있고, 비정질 부분은 비정질 반도체(예를 들어, 비정질 실리콘)으로 구성되는 부분일 수 있다. 이와 같이 p형의 제1 도전형 영역(20)이 결정질 부분과 비정질 부분을 함께 포함하여, 상대적으로 낮은 온도에 의하여 제조될 수 있으며 다양한 특성을 향상하면서 온도 상승 시에 발생할 수 있는 열화를 방지할 수 있다.
이를 좀더 상세하게 설명하면, 도전형 영역이 비정질 반도체로 이루어질 경우에는 도전형 영역 내에 수소 함량이 높아야 우수한 패시베이션 특성을 가질 수 있다. 그런데 이와 같이 비정질 반도체로 이루어진 도전형 영역은 높은 온도에서 쉽게 수소가 외부로 빠져나가서 패시베이션 특성이 저하되고, 이에 의하여 도전형 영역의 특성이 열화 될 수 있다. 특히, 비정질 반도체로 이루어진 n형 도전형 영역보다 비정질 반도체로 이루어진 p형 도전형 영역이 좀더 낮은 온도에서도 쉽게 열화될 수 있다. 일 예로, 비정질 반도체로 이루어진 p형 도전형 영역은 200℃ 정도의 상대적으로 낮은 온도에서 쉽게 열화될 수 있다.
이에 따라 비정질 반도체로 이루어진 p형 도전형 영역을 구비하는 태양 전지에서는, 전극을 페이스트를 이용하여 형성하더라도 200℃ 이하의 온도에서 소성하여야 한다. 그런데, 도 3을 참조하면, 소성 온도가 낮을 경우에는 소성 시간이 적으면 비저항이 크게 증가하는 것을 알 수 있다. 따라서 전극이 높은 비저항을 가지거나 소성 시간을 늘려야 한다. 그러면 태양 전지의 특성이 저하되거나 제조 공정 시간이 증가될 수 있다. 또는 페이스트 이외의 다른 방법으로 전극을 형성하면 제조 비용 등이 증가될 수 있다. 또한, 다른 태양 전지와의 연결을 위하여 리본, 와이어 등을 부착하는 태빙(tabbing) 공정 등이 200℃ 이상의 온도에서 수행되어야 하는데, 이때, p형 도전형 영역이 열화될 수 있다.
반면, 본 실시예에 따르면, p형의 제1 도전형 영역(20)이 결정질 반도체로 구성되는 결정질 부분을 포함한다. 이와 같이 p형의 제1 도전형 영역(20)이 결정질 부분을 포함하며 200℃ 정도의 온도에서도 쉽게 열화되는 것을 방지할 수 있다. 그리고 결정질 부분에 의하여 전도성을 향상하고 제1 도전형 도펀트에 의한 도핑 효율을 향상할 수 있다. 이는 결정질 부분이 비정질 부분보다 높은 이동성을 가지고 동일한 양의 도펀트를 도핑해도 낮은 비저항을 나타낼 수 있기 때문이다. 이와 함께 p형의 제1 도전형 영역(20)이 결정질 부분보다 높은 에너지 밴드갭을 가지는 비정질 부분을 포함하여, 반도체 기판(110)과의 접합(junction)에서의 에너지밴드 휨 효과(energy band bending)을 크게 할 수 있다. 이에 의하여 태양 전지(100)가 좀더 큰 개방 전압을 가질 수 있다.
즉, 본 실시예에서는 p형의 제1 도전형 영역(20)이 비정질 부분과 결정질 부분을 함께 포함하여, 전기 전도도, 도핑 효율, 에너지밴드 휨 효과를 향상하면서, 낮은 온도에서도 열화되는 것을 방지할 수 있다.
일 예로, 제1 도전형 영역(20)에서 결정질 부분이 비정질 부분과 같거나 비정질 부분보다 더 큰 부피를 가지도록 같거나 더 많이 포함될 수 있다. 이에 의하여 충분한 전기 전도도, 우수한 도핑 효율, 큰 에너지밴드 휨 효과를 안정적으로 구현할 수 있다. 제1 도전형 영역(20)의 결정질 부분의 비율은 제1 도전형 영역(20)의 형성 시의 공정 조건 등을 제어하여 조절될 수 있다.
예를 들어, 제1 도전형 영역(20)의 결정화도(즉, 결정질 부분의 비율)가 50% 내지 90%일 수 있고, 좀더 구체적으로, 60% 내지 90%일 수 있다. 제1 도전형 영역(20)의 결정화도가 50% 미만이면, 전기 전도도 및 도핑 효율이 우수하지 않고 저온에서의 열화 현상이 발생할 수 있다. 전기 전도도 및 도핑 효율을 향상하고 저온에서의 열화 현상을 좀더 향상하기 위하여 제1 도전형 영역(20)의 결정화도가 60% 이상일 수 있다. 그리고 제1 도전형 영역(20)의 결정화도가 90%를 초과하면, 에너지 밴드 휨 효과가 충분하지 않아 개방 전압이 저하될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 제2 도전형 영역(30)이 실질적으로 비정질 부분만으로 이루어질 수 있다. 광이 상대적으로 많이 입사되는 반도체 기판(110)의 전면에 n형의 비정질 부분으로 구성되는 제2 도전형 영역(30)을 위치시켜 광 손실을 방지할 수 있다. 반도체 기판(110)의 전면에 결정질 부분이 위치하면 광이 결정질 부분에서 흡수되어 손실될 수 있다. 이를 고려하여 제2 도전형 영역(30)은 비정질 부분을 더 많이 포함할 수 있다. 이때, 제2 도전형 영역(30)이 n형의 비정질 반도체(일 예로, n형의 비정질 실리콘, n-a-Si) 대신 n형의 실리콘 탄화물(n-a-SiCx)(여기서 x≤0.1, 일 예로, 0.01≤x≤0.1) 또는 실리콘 질화물(n-a-SiOy)(여기서 y≤1, 일 예로, 0.01≤x≤0.2)을 포함하는 경우에는 좀더 큰 에너지 밴드갭을 가져 광전류 손실을 최소화할 수 있다.
일 예, 제2 도전형 영역(30)의 결정화도가 대략 0의 값을 가져 제2 도전형 영역(30)의 결정화도가 제1 도전형 영역(20)의 결정화도보다 작을 수 있다. 그러나 공정 오차 등에 의하여 불가피하게 제2 도전형 영역(30)에 일부 결정질 부분이 포함될 수 있다. 이와 같이 제2 도전형 영역(30)이 결정질 부분을 포함하는 경우에도 제2 도전형 영역(30)에서 비정질 부분이 결정질 부분과 같거나 결정질 부분보다 더 큰 부피를 가지도록 같거나 더 많이 포함될 수 있다. 일 예로, 제2 도전형 영역(30)의 결정화도가 10% 이하일 수 있다.
참조로, 결정화도는 다양한 방법에 의하여 측정될 수 있다. 일 예로, 결정화도는 라만 스펙트럼(Raman spectrum)에 의하여 측정될 수 있다. 본 실시예와 같이 비정질 부분과 결정질 부분을 포함하는 p형의 실리콘을 포함하는 제1 도전형 영역(20)의 라만 스펙트럼을 얻으면 도 4의 실선으로 도시한 바와 같은 스펙트럼이 얻어진다. 도 4에 도시한 스펙트럼을, 도 4의 점선과 같이, 결정질 실리콘(c-Si)에 의한 스펙트럼, 결정립계(g.b)에 의한 스펙트럼, 비정질 실리콘(a-Si)에 의한 스펙트럼으로 분리한다. 결정질 실리콘에 의한 스펙트럼의 하부 면적과 결정립계에 의한 스펙트럼의 하부 면적의 합을 결정질 부분으로 보고, 비정질 실리콘에 의한 스펙트럼의 하부 면적을 비정질 부분으로 볼 수 있다. 전체 하부 면적에 대한 결정질 부분에 해당하는 면적의 비율을 결정화도로 볼 수 있다. 그러나 본 발명은 결정화도를 측정하는 일 예로 제시한 것이므로, 그 외의 다양한 방법에 의하여 결정화도를 측정할 수 있다.
제1 도전형 영역(20)의 수소 농도가 제2 도전형 영역(30)의 수소 농도보다 작을 수 있다. 이는 제1 도전형 영역(20)이 높은 결정화도를 가져 결정립계(grain boundary)의 분율이 높기 때문에 제2 도전형 영역(30)보다 수소가 많이 포함되기 어렵기 때문이다. 일 예로, 제1 또는 제2 도전형 영역(30)의 수소 농도는 이차이온 질량분석법(secondary ion mass spectroscopy, SIMS)에 의하여 측정될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이를 고려하여 본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110)의 후면에 위치하고 제2 도전형 영역(30)이 반도체 기판(110)의 전면에 위치할 수 있다. 상대적으로 수소 농도가 높은 제2 도전형 영역(30)이 반도체 기판(110)의 전면에 위치하면 전자-정공의 재결합에 의한 광 전류 손실을 줄일 수 있다. 이와 반대로 수소 농도가 낮은 제1 도전형 영역(20)이 반도체 기판(110)의 전면에 위치하는 경우에는 광에 의하여 생성된 전자-정공이 전극으로 수집되기 전에 빠르게 재결합되어 손실될 수 있다. 이에 의하여 광 전류가 크게 감소될 수 있다.
그리고 본 실시예에서 반도체 기판(110)의 후면에 위치하는 제1 도전형 영역(20)의 두께가 반도체 기판(110)의 전면에 위치하는 제2 도전형 영역(30)의 두께보다 클 수 있다. 이와 같이 광의 대부분이 입사하는 반도체 기판(110)의 전면에 위치하는 제2 도전형 영역(30)의 두께를 작게 하여 제2 도전형 영역(30)에 의한 광 손실을 최소화할 수 있다. 그리고 반도체 기판(110)의 후면에 위치하는 제1 도전형 영역(20)을 충분한 두께로 형성하여 전기적 특성을 향상할 수 있다.
그리고 앞서 설명한 바와 같이, 본 실시예에서는 같이 반도체 기판(110)과 반대되는 도전형을 가져 에미터 영역으로 기능하는 제1 도전형 영역(20)이 반도체 기판(110)의 후면에 위치하고, 반도체 기판(110)과 동일한 도전형을 가져 전면 전계 영역으로 기능하는 제2 도전형 영역(30)이 반도체 기판(110)의 전면에 위치할 수 있다. 이에 따라 반도체 기판(110)과 광전 변환에 직접 관여하는 pn 접합(일 예로, pn 터널 접합)을 형성하는 에미터 영역인 제1 도전형 영역(20)을 충분한 두께로 형성하여 광전 변환 효율을 향상할 수 있다.
일 예로, 제1 도전형 영역(20)의 두께가 10nm 내지 500nm이고, 제2 도전형 영역(30)의 두께가 5nm 내지 10nm일 수 있다. 제1 도전형 영역(20)의 두께가 10nm 미만이면, 제1 도전형 영역(20)의 역할을 안정적으로 수행하기 어려울 수 있다. 제1 도전형 영역(20)의 500nm를 초과하면, 제조 공정 시간이 커질 수 있다. 이때, 본 실시예에서와 같이 제1 전극(42)이 투명 전극층(421)을 포함하는 경우에는, 제1 도전형 영역(20)의 두께를 줄일 수 있어 제1 도전형 영역(20)의 두께가 10nm 내지 100nm일 수 있다. 제2 도전형 영역(30)의 두께는 제2 도전형 영역(30)으로서의 역할을 효과적으로 수행할 수 있도록 한정되었다.
또한, 반도체 기판(110)과 제1 도전형 영역(20) 사이에 위치한 제1 중간층(22)과 반도체 기판(110)과 제2 도전형 영역(30) 사이에 위치한 제2 중간층(24)은 두께, 물질 및 전기 전도도 중 적어도 하나가 서로 다르다.
좀더 구체적으로, 앞서 설명한 바와 같이 비정질 부분과 결정질 부분을 포함하는 제1 도전형 영역(20)에 연결되는 제1 중간층(22)은 절연 물질을 포함하여 터널링층의 역할을 할 수 있고, 비정질 부분으로 구성되는 제2 도전형 영역(30)에 연결되는 제2 중간층(24)은 반도체 물질을 포함할 수 있다. 즉, 제1 및 제2 중간층(22, 24)을 제1 및 제2 도전형 영역(20, 30)에 적합한 물질로 형성하여 캐리어의 전달 특성을 향상할 수 있다.
즉, 제1 도전형 영역(20)의 전기 전도도가 낮으므로 반도체 기판(110)과 제1 도전형 영역(20)을 연결하는 제1 중간층(22)이 제2 중간층(24)보다 높은 전기 전도도를 가지도록 할 수 있다. 그리고, 제2 도전형 영역(30)의 전기 전도도가 높으므로 반도체 기판(110)과 제2 도전형 영역(30)을 연결하는 제2 중간층(24)이 터널링 효과를 나타낼 수 있도록 절연 물질로 구성되어 낮은 전기 전도도를 가질 수 있다.
이때, 제1 중간층(22)의 두께가 제2 중간층(24)의 두께와 같거나 그보다 작을 수 있다. 제1 중간층(22)은 터널링 효과가 나타날 수 있도록 상대적으로 작은 두께를 가지고, 제2 중간층(24)은 우수한 패시페이션 특성을 가질 수 있도록 상대적으로 큰 두께를 가질 수 있다. 일 예로, 제1 중간층(22)의 두께가 1nm 내지 2nm이고, 제2 중간층(24)의 두께가 1nm 내지 5nm일 수 있다. 제1 및 제2 중간층(22, 24)의 두께가 1nm 미만이면, 제1 및 제2 중간층(22, 24)이 전체적으로 균일하게 형성되기 어려울 수 있고 제1 및 제2 중간층(22, 24)의 효과가 충분하지 않을 수 있다. 제1 중간층(22)의 두께가 2nm를 초과하면, 터널링이 잘 일어나지 않을 수 있다. 제2 중간층(24)의 두께가 5nm를 초과하면, 제2 중간층(24)에 의한 캐리어의 전달 특성이 저하될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 중간층(22, 24)이 다양한 두께를 가질 수 있다.
본 실시예에 따르면, 제1 및 제2 도전형 영역(20, 30)의 도펀트의 도전형, 제1 및 제2 도전형 영역(20, 30)의 위치 등을 모두 고려하여, 제1 및 제2 도전형 영역(20, 30)의 결정화도, 전기 전도도, 두께, 수소 농도 등을 제어한다. 이와 함께, 제1 및 제2 도전형 영역(20, 30)에 연결되는 제1 및 제2 중간층(22, 24)의 전기 전도도, 물질, 두께 등을 서로 다르게 한다. 이에 의하여 태양 전지(100)의 개방 전압, 충밀도 등을 향상하여 태양 전지(100)의 효율을 향상할 수 있다.
특히, p형의 제1 도전형 영역(20)이 비정질 부분과 결정질 부분을 포함하여 400℃ 이상의 온도에서도 제1 도전형 영역(20)의 열화 현상이 발생하지 않도록 할 수 있다. 즉, 온도 안정성을 향상할 수 있다. 이에 의하여 제1 및 제2 전극(42, 44)의 형성 시에 페이스트를 이용한 인쇄 공정을 적용할 수 있으며 상대적으로 높은 온도로 제1 및 제2 전극(42, 44)을 소성할 수 있다. 이와 같이 소성 공정의 소성 온도를 높이면, 도 3에 도시한 바와 같이, 제1 및 제2 전극(42, 44)의 비저항을 낮출 수 있고 소성 공정의 시간을 줄일 수 있다. 그리고 태양 전지 모듈을 형성하기 위하여 리본, 와이어 등을 부착할 때 p형의 제1 도전형 영역(20)의 특성이 저하되는 문제를 방지할 수 있다.
그리고 제1 도전형 영역(20)의 전기 전도도, 도핑 효율을 향상할 수 있다. 그리고 제1 중간층(22)이 절연 물질을 포함하는 터널링층을 구비하여, 제1 도전형 영역(20)으로의 캐리어 전달 특성을 향상할 수 있다.
또한, 반도체 기판(110)의 전면에 위치하는 제2 도전형 영역(30)이 비정질 부분으로 구성되고 제1 도전형 영역(20)보다 높은 수소 농도 및 얇은 두께를 가져 제2 도전형 영역(30)에 의한 광 손실, 광 전류 손실 등을 최소화할 수 있다.
상술한 실시예에서는 반도체 기판(110)이 제1 도전형을 가져 후면에 위치한 제1 도전형 영역(20)이 에미터 영역을 구성하고 전면에 위치한 제2 도전형 영역(30)이 전면 전계 영역을 구성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(110)이 제2 도전형 영역을 가져 후면에 위치한 제1 도전형 영역(20)이 후면 전계 영역을 구성하고 전면에 위치한 제2 도전형 영역(30)이 에미터 영역을 구성할 수도 있다. 그 외에 다양한 변형이 가능하다.
이하, 도 5를 참조하여 본 발명의 다른 실시예에 따른 태양 전지를 상세하게 설명한다. 상술한 부분에서 설명한 것과 동일 또는 유사한 부분에 대해서는 상세한 설명을 생략하고, 서로 다른 부분을 상세하게 설명한다. 그리고 상술한 실시예와 이의 변형예와, 이하의 실시예와 이의 변형예들은 서로 결합될 수 있고, 이 또한 본 발명의 범위에 속한다.
도 5는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 5를 참조하면, 본 실시예에서는 반도체 기판(110)의 후면에 위치하는 제1 도전형 영역(20) 위에 제1 도전형 영역(20)보다 낮은 굴절률을 가지는 후면 반사층(26)이 위치한다. 후면 반사층(26)은 제1 전극(42)의 금속 전극층(422)에 대응하는 부분에 형성된 개구부(26a) 이외의 영역에 전체적으로 형성될 수 있다. 이에 의하여 반도체 기판(110)의 전면을 통하여 입사되어 반도체 기판(110)의 후면에 도달한 광을 반사시켜 재사용할 수 있다. 이에 의하여 광의 사용량을 증가할 수 있다. 일 예로, 후면 반사층(26)이 실리콘 질화물, 실리콘 탄화물, 실리콘 산화물 등의 유전 물질을 포함할 수 있다. 이러한 후면 반사층(26)은 제1 도전형 영역(20)보다 낮은 굴절률을 가질 수 있다. 일 예로, 후면 반사층(26)의 굴절률이 1.3 내지 3.5이고, 제1 도전형 영역(20)의 굴절률이 3.0 내지 5.0일 수 있다. 좀더 구체적으로, 후면 반사층(26)이 실리콘 질화물을 포함하는 경우에는 후면 반사층(26)이 1.9 내지 2.1의 굴절률을 가질 수 있다. 후면 반사층(26)이 실리콘 탄화물을 포함하는 경우에는 탄소의 함량, 밀도 등에 따라 후면 반사층(26)이 1.7 내지 3.5의 굴절률을 가질 수 있다. 후면 반사층(26)이 실리콘 산화물을 포함하는 경우에는 후면 반사층(26)이 1.3 내지 1.8의 굴절률을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 물질을 사용할 수 있다.
본 실시예에서 제1 도전형 영역(20)은 결정질 부분을 포함하여 우수한 전기 전도성을 가지므로 제1 전극(42)이 투명 전극층(421)을 구비하지 않고 금속 전극층(422)만을 구비할 수 있다. 이 경우에 제1 도전형 영역(20)의 저항을 고려하여 제1 도전형 영역(20)의 두께가 10nm 내지 500nm(특히, 50nm 내지 500nm)일 수 있다. 이러한 두께 범위에서 제1 도전형 영역(20)의 저항이 낮은 값을 가질 수 있다.
본 실시예에서는 투명 전극층(421)을 구비하지 않고 후면 반사층(26)이 구비된 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 도 6에 도시한 바와 같이 제1 도전형 영역(20) 위에 투명 전극층(421)과 후면 반사층(26)을 함께 형성할 수도 있다. 이 경우에는 투명 전극층(421)이 제1 도전형 영역(20)에 접촉하여 저항 특성을 향상하고 후면 반사층(26)이 투명 전극층(421) 위에 위치할 수 있다. 이때, 후면 반사층(26)이 투명 전극층(421)보다 더 작은 굴절률을 가져서 반사 효과를 향상할 수 있다. 그 외의 다양한 변형이 가능하다.
이하에서는 도 7a 내지 도 7i을 참조하여 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 이때, 도 5에 도시한 실시예에 따른 태양 전지를 제조하는 방법을 일 예로 제시하였으나, 본 발명이 이에 한정되는 것은 아니다. 이하에서는 상술한 설명과 동일 또는 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분만을 구비한다.
도 7a 내지 도 7i는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 7a에 도시한 바와 같이, 제1 또는 제2 도전형 도펀트를 가지는 베이스 영역(10)으로 구성되는 반도체 기판(110)을 준비한다. 이때, 반도체 기판(110)의 전면 및 후면은 각기 경면 연마되어 작은 표면 거칠기를 가지는 편평한 면으로 구성될 수 있다.
이어서, 도 7b에 도시한 바와 같이, 반도체 기판(110)의 양면에 제1 중간층(22)을 형성한다. 이때, 제1 중간층(22)은 반도체 기판(110)의 전면 및 후면 각각에 전체적으로 형성될 수 있다.
여기서, 제1 중간층(22)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 특히, 제1 중간층(22)은 화학 기상 증착법에 의하여 형성된 비정질 구조를 가지는 비정질 실리콘 산화물층일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 중간층(22)이 형성될 수 있다.
이어서, 도 7c에 도시한 바와 같이, 반도체 기판(110)의 후면에 비정질 부분과 결정질 부분을 포함하는 제1 도전형 영역(20)을 형성한다.
일 예로, 반도체 기판(110)의 후면에 비정질 반도체(예를 들어, 비정질 실리콘)층을 형성한 후에 이를 열처리하는 것에 의하여 결정질 실리콘과 비정질 실리콘을 함께 포함하는 제1 도전형 영역(20)을 형성할 수 있다. 비정질 반도체층을 형성하는 방법으로는 다양한 방법이 사용될 수 있다. 일례로, 증착법(예를 들어, 화학 기상 증착법(PECVD), 상압 화학 기상 증착법(APCVD), 저압 화학 기상 증착법(LPCVD)) 등에 의하여 비정질 반도체층을 형성될 수 있다. 그 후에 열처리에 의하여 비정질 부분을 일부 남기면서 결정질 부분으로 결정화를 시켜, 비정질 부분과 결정질 부분을 포함하는 제1 도전형 영역(20)을 형성할 수 있다.
다른 예로, 반도체 기판(110)의 후면에 비정질 부분과 결정질 부분을 가지도록 반도체층을 형성하는 것에 의하여 제1 도전형 영역(20)을 형성할 수도 있다. 비정질 부분과 결정질 부분을 가지도록 반도체층을 형성하는 방법으로는 다양한 방법이 사용될 수 있다. 일 예로, 증착법(예를 들어, PECVD, APCVD, LPCVD) 등을 사용할 수 있다. 이때, 결정질 부분의 분율을 향상하거나 제1 도전형 영역(20)의 안정성을 향상할 수 있도록 추가적인 열처리를 수행할 수도 있다.
일 예로, PECVD는 100℃ 내지 400℃의 온도에서 수행될 수 있고, APCVD 또는 LPCVD는 400℃ 내지 900℃의 온도에서 수행될 수 있다. 열처리가 수행되는 경우에는 일반적인 로(furnace) 또는 급속 열처리 장치(RTA) 등이 사용될 수 있으며, 일 예로, 800℃ 내지 900℃의 온도에서 열처리될 수 있다.
제1 도전형 도펀트는 증착 공정 중에 제1 도전형 도펀트를 포함하는 도펀트 기체를 추가적으로 공급하는 것에 의하여 제1 도전형 영역(20) 내에 포함될 수 있다. 또는, 제1 도전형 도펀트가 반도체층 또는 제1 도전형 영역(20)을 형성한 후에 열처리 공정 중에 도펀트 기체 등을 공급하는 것에 의하여 제1 도전형 영역(20) 내에 포함될 수도 있다. 또는, 제1 도전형 도펀트가 반도체층을 형성하여 열처리한 후에 별도의 도핑 공정을 수행하여 제1 도전형 영역(20) 내에 포함될 수도 있다. 이와 같이 제1 도전형 영역(20)의 형성 방법이 한정되는 것은 아니며 다양한 방법에 의하여 제1 도전형 영역(20)이 형성될 수 있다.
이어서, 도 7d에 도시한 바와 같이, 반도체 기판(110)의 후면에 위치한 제1 도전형 영역(20) 위에 보호층(200)을 형성한다. 보호층(200)은 이후에 수행될 텍스쳐링 공정에서 제1 도전형 영역(20)이 식각되지 않도록 보호하는 다양한 물질을 포함할 수 있다. 일 예로, 보호층(200)으로는 알칼리 용액 등에 녹지 않는 실리콘 질화물, 실리콘 탄화물 등을 포함할 수 있다.
이어서, 도 7e에 도시한 바와 같이, 반도체 기판(110)의 전면에 텍스쳐링에 의한 요철을 형성할 수 있다. 이때, 텍스쳐링에 의한 요철을 형성할 수 있는 식각 방법을 사용하거나 추가적인 공정에 의하여 텍스쳐링에 의한 요철을 형성할 수 있다. 예를 들어, 알칼리 용액(예를 들어, 수산화칼륨(KOH), 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide, TMAH))를 이용하여 반도체 기판(110)의 전면을 텍스쳐링할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 건식 텍스쳐링, 반응성 이온 식각(RIE) 등에 의하여 텍스쳐링에 의한 요철을 형성할 수도 있다.
그리고 텍스쳐링 후에 반도체 기판(110)의 후면 쪽에 위치하는 보호층(200)을 제거할 수 있다. 보호층(200)의 제거 방법으로는 다양한 방법이 사용될 수 있다. 일 예로, 보호층(200)의 물질을 고려하여 적당한 식각 용액 또는 페이스트 등을 이용하여 보호층(200)을 제거할 수 있다.
이어서, 도 7f에 도시한 바와 같이, 반도체 기판(110)의 전면 위에 제2 중간층(24) 및 제2 도전형 영역(30)을 형성한다.
제2 중간층(24)과 제2 도전형 영역(30)은 비정질 반도체(일 예로, 비정질 실리콘)로 구성될 수 있다. 이때, 제2 중간층(24)은 진성(intrinsic)을 나타낼 수 있고, 제2 도전형 영역(30)은 제2 도전형 도펀트를 포함하여 p형 또는 n형을 가질 수 있다. 이러한 제2 중간층(24)과 제2 도전형 영역(30)은 동일한 장비 내에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 형성될 수 있다. 좀더 구체적으로는, 진성 비정질 반도체(일 예로, 진성 비정질 실리콘)를 형성할 수 있는 원료 기체를 공급하여 제2 중간층(24)을 형성한 다음 동일 장비 내에 제2 도전형 도펀트를 포함하는 도펀트 기체를 추가적으로 주입하는 것에 의하여 제2 도전형 영역(30)을 형성할 수 있다. 제2 중간층(24)과 제2 도전형 영역(30)은 특정한 경계를 가지는 별도의 층으로 형성될 수도 있다. 또는, 제2 중간층(24)과 제2 도전형 영역(30)이 특정의 경계를 가지지 않으며 도전형이 다른 부분을 포함하는 단일층으로 구성될 수 있다. 이 경우에는 단일층을 구성하는 부분 중 진성을 가지는 부분을 제2 중간층(24)으로 볼 수 있고, 단일층을 구성하는 부분 중 제2 도전형을 가지는 부분을 제2 도전형 영역(30)으로 볼 수 있다.
제2 중간층(24)과 제2 도전형 영역(30)은, 일례로, 증착법(예를 들어, 화학 기상 증착법(PECVD), 저압 화학 기상 증착법(LPCVD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제2 중간층(24) 및 제2 도전형 영역(30)이 형성될 수 있다.
이어서, 도 7g에 도시한 바와 같이, 반도체 기판(110)의 제2 도전형 영역(30) 위에 제2 전극(44)의 투명 전극층(441)을 형성하고, 제1 도전형 영역(20) 위에 후면 반사층(26)을 형성한다.
제2 전극(44)의 투명 전극층(441)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD)), 코팅법 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제2 전극(44)의 투명 전극층(441)을 형성할 수 있다.
후면 반사층(26)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 후면 반사층(26)을 형성할 수 있다..
도면에서는 도 5에 도시한 태양 전지(100)를 제조하는 것을 예시하였기 때문에 전면에 제2 전극(44)의 투명 전극층(441)을 형성하고 후면에 후면 반사층(26)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제2 전극(44)의 투명 전극층(441)을 형성할 때 제1 전극(42)의 투명 전극층(421)을 함께 형성하고, 후면 반사층(26)을 형성하지 않을 수도 있다. 그러면 도 1에 도시한 바와 같은 태양 전지(100)를 제조할 수 있다.
이어서, 도 7h에 도시한 바와 같이, 제2 전극(44)의 투명 전극층(441) 위에 페이스트 형태의 제2 전극(44)의 금속 전극층(442)을 위치시키고, 후면 반사층(26) 위에 페이스트 형태의 제1 전극(42)의 금속 전극층(422)을 위치시킨다. 이때, 제1 및 제2 전극(42, 44)은 인쇄에 의하여 도포될 수 있다.
이어서, 도 7i에 도시한 바와 같이, 제1 및 제2 전극(42, 44)을 소성한다. 이때, 제2 전극(44)의 금속 전극층(442)은 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등에 의하여 후면 반사층(26)을 관통하여 제1 도전형 영역(20)에 연결될 수 있다. 이 경우에는 후면 반사층(26)에 개구부(26a)를 별도로 형성하는 공정을 공정을 추가하지 않아도 된다.
이때, 제1 및 제2 전극(42, 44)은 350 내지 400℃의 온도에서 소성될 수 있다. 이에 의하여 제1 및 제2 전극(42, 44)이 상대적으로 높은 온도에서 소성될 수 있어 제1 및 제2 전극(42, 44)이 낮은 비저항을 가질 수 있고 소성 시간을 줄일 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 후면 반사층(26)에 개구부(26a)를 형성한 후에 도금, 증착 등의 방법으로 제1 및 제2 전극(42, 44)의 금속 전극층(422, 442)을 형성할 수도 있다.
본 실시예에 따르면, 상술한 구조의 태양 전지(100)를 간단한 방법에 의하여 제조할 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
110: 반도체 기판
22: 제1 중간층
24: 제2 중간층
20: 제1 도전형 영역
30: 제2 도전형 영역
42: 제1 전극
44: 제2 전극
110: 반도체 기판
22: 제1 중간층
24: 제2 중간층
20: 제1 도전형 영역
30: 제2 도전형 영역
42: 제1 전극
44: 제2 전극
Claims (20)
- 반도체 기판;
상기 반도체 기판의 일면 위에 위치하는 제1 중간층;
상기 반도체 기판의 타면 위에 위치하는 제2 중간층;
상기 제1 중간층 위에 위치하는 제1 도전형 영역;
상기 제2 중간층 위에 위치하는 제2 도전형 영역;
상기 제1 도전형 영역에 연결되는 제1 전극; 및
상기 제2 도전형 영역에 연결되는 제2 전극
을 포함하고,
상기 제1 도전형 영역의 결정화도가 상기 제2 도전형 영역의 결정화도보다 더 큰 태양 전지. - 제1항에 있어서,
상기 제1 도전형 영역이 p형 영역이고,
상기 제2 도전형 영역이 n형 영역인 태양 전지. - 제1항 또는 제2항에 있어서,
상기 제1 도전형 영역이 결정질 부분 및 비정질 부분을 포함하고,
상기 제2 도전형 영역이 비정질 부분을 포함하는 태양 전지. - 제3항에 있어서,
상기 제1 도전형 영역에서 상기 결정질 부분이 상기 비정질 부분과 같거나 더 많이 포함되는 태양 전지. - 제1항 또는 제2항에 있어서,
상기 제1 도전형 영역의 결정화도가 50% 내지 90%인 태양 전지. - 제1항 또는 제2항에 있어서,
상기 제1 도전형 영역의 수소 농도가 상기 제2 도전형 영역의 수소 농도보다 작은 태양 전지. - 제1항 또는 제2항에 있어서,
상기 제1 전극은 금속 전극층을 포함하고,
상기 제2 전극은, 상기 제2 도전형 영역 위에 전체적으로 위치하는 투명 전극층과, 상기 투명 전극층 위에 패턴을 가지면서 형성되는 금속 전극층을 포함하는 태양 전지. - 제7항에 있어서,
상기 제1 전극은, 상기 제1 도전형 영역과 상기 금속 전극층 사이에 위치하며 상기 제1 도전형 영역 위에 전체적으로 위치하는 투명 전극층을 더 포함하는 태양 전지. - 제1항 또는 제2항에 있어서,
상기 제1 도전형 영역의 두께가 상기 제2 도전형 영역의 두께보다 큰 태양 전지. - 제9항에 있어서,
상기 제1 도전형 영역의 두께가 10nm 내지 500nm이고,
상기 제2 도전형 영역의 두께가 5nm 내지 10nm인 태양 전지. - 제1항에 있어서,
상기 제1 중간층과 상기 제2 중간층은 두께, 물질 및 전기 전도도 중 적어도 하나가 서로 다른 태양 전지. - 제1항 또는 제2항에 있어서,
상기 제1 중간층의 두께가 상기 제2 중간층의 두께와 같거나 그보다 작은 태양 전지. - 제11항에 있어서,
상기 제1 중간층의 두께가 1nm 내지 2nm이고,
상기 제2 중간층의 두께가 1nm 내지 5nm인 태양 전지. - 제1항 또는 제2항에 있어서,
상기 제1 중간층이 산화물을 포함하고,
상기 제2 중간층이 진성 비정질 실리콘을 포함하는 태양 전지. - 제1항 또는 제2항에 있어서,
상기 제1 도전형 영역이 상기 반도체 기판의 후면에 위치하고,
상기 제2 도전형 영역이 상기 반도체 기판의 전면(前面)에 위치하는 태양 전지. - 제15항에 있어서,
상기 반도체 기판이 n형을 포함하며,
상기 반도체 기판의 후면 위에 위치하는 상기 제1 도전형 영역이 에미터 영역이고,
상기 반도체 기판의 전면 위에 위치하는 상기 제2 도전형 영역이 전면 전계 영역인 태양 전지. - 제1항 또는 제2항에 있어서,
상기 반도체 기판의 전면에 텍스쳐링에 의한 요철이 형성되고,
상기 반도체 기판의 후면이 상기 반도체 기판의 전면보다 작은 표면 거칠기를 가지는 태양 전지. - 제1항 또는 제2항에 있어서,
상기 제1 도전형 영역이 상기 반도체 기판의 후면에 위치하고,
상기 제2 도전형 영역이 상기 반도체 기판의 전면에 위치하며,
상기 제1 도전형 영역 위에 상기 제1 도전형 영역보다 작은 굴절률을 가지는 후면 반사층을 더 포함하고,
상기 후면 반사층이 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산화물을 포함하는 태양 전지. - 제1항 또는 제2항에 있어서,
상기 제1 도전형 영역이 반도체 물질로 Si을 포함하고,
상기 제2 도전형 영역이 반도체 물질로 Si, SiCx (x ≤ 0.1), 또는 SiOy (y ≤ 0.2)을 포함하는 태양 전지. - 제1항 또는 제2항에 있어서,
상기 반도체 기판이 제1 도전형 도펀트 또는 제2 도전형 도펀트를 상기 제1 도전형 영역 또는 상기 제2 도전형 영역보다 낮은 도핑 농도로 포함하는 단결정 실리콘을 포함하는 태양 전지.
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| KR20140120992A (ko) * | 2013-04-03 | 2014-10-15 | 엘지전자 주식회사 | 태양 전지 |
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