KR20160083791A - Display device having touch sensors and gate driving circuit thereof - Google Patents

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Abstract

The present invention relates to a display device in which touch sensors are accommodated in a display panel, and also relates to a gate drive circuit thereof. The gate drive circuit of the display device comprises a shift register. The shift register comprises a dummy stage which is connected between an n^th (n is a positive integer) stage outputting a gate pulse to a last gate line of an N^th (N is a positive integer) block and an (n+1)^th stage outputting the gate pulse to a first gate line of an (N+1)^th block. The dummy stage generates output in response to a compensation signal or a separate holding clock. The (n+1)^th stage outputs the gate pulse to the first gate line of the (N+1)^th block in response to the output of the dummy stage. According to the present invention, a Q node of a subsequent stage is charged during a touch sensing period by using the dummy stage, thereby preventing a line dim phenomenon from occurring when a display period restarts immediately after the touch sensing period.

Description

터치 센서들을 가지는 표시장치와 그 게이트 구동 회로{DISPLAY DEVICE HAVING TOUCH SENSORS AND GATE DRIVING CIRCUIT THEREOF}TECHNICAL FIELD [0001] The present invention relates to a display device having touch sensors and a gate driving circuit thereof. BACKGROUND OF THE INVENTION < RTI ID = 0.0 >

본 발명은 표시패널에 터치 센서들이 내장된 표시장치와 그 게이트 구동 회로에 관한 것이다.The present invention relates to a display device in which touch sensors are incorporated in a display panel and a gate driving circuit thereof.

유저 인터페이스(User Interface, UI)는 사람(사용자)과 각종 전기, 전자 기기 등의 통신을 가능하게 하여 사용자가 기기를 쉽게 자신이 원하는 대로 쉽게 제어할 수 있게 한다. 유저 인터페이스의 대표적인 예로는 키패드, 키보드, 마우스, 온스크린 디스플레이(On Screen Display, OSD), 적외선 통신 혹은 고주파(RF) 통신 기능을 갖는 원격 제어기(Remote controller) 등이 있다. 유저 인터페이스 기술은 사용자 감성과 조작 편의성을 높이는 방향으로 발전을 거듭하고 있다. 최근, 유저 인터페이스는 터치 UI, 음성 인식 UI, 3D UI 등으로 진화되고 있다.A user interface (UI) enables a user (a user) to communicate with various electric or electronic devices, allowing the user to easily control the device as desired. Representative examples of the user interface include a keypad, a keyboard, a mouse, an on-screen display (OSD), a remote controller having infrared communication or radio frequency (RF) communication functions. User interface technology has been developed to enhance the user's sensibility and ease of operation. Recently, the user interface has evolved into a touch UI, a voice recognition UI, a 3D UI, and the like.

터치 UI는 휴대용 정보기기에 필수적으로 채택되고 있는 추세에 있으며, 가전 제품에도 확대 적용되고 있다. 정전 용량 방식의 터치 센싱 시스템은 터치 스크린의 구조가 기존의 저항막 방식에 비하여 내구성과 선명도가 높고, 다양한 어플리케이션에 적용될 수 있는 장점이 있다. Touch UI is becoming a necessity for portable information devices and is being applied to household appliances. The touch sensing system of the capacitive touch screen has the advantage that the structure of the touch screen is higher in durability and sharpness than that of the conventional resistive film type, and can be applied to various applications.

인셀 터치(In-cell Touch) 기술은 표시패널의 픽셀 어레이에 터치 센서들을 내장한다. 인셀 터치 기술은 터치 센서들과 픽셀들이 전기적으로 커플링(coupling)되기 때문에 픽셀들에 인가되는 신호가 터치 센서들에 노이즈로 작용할 수 있다. 표시패널에 터치 센서들이 내장된 경우에, 픽셀들과 터치 센서들의 상호 영향을 줄이기 위하여, 표시패널의 1 프레임 기간(Frame period)을 픽셀들에 입력 영상의 데이터를 기입하는 디스플레이 기간과, 터치 센서들을 구동하는 터치 센싱 기간으로 시분할할 수 있다. In-cell Touch technology incorporates touch sensors in the pixel array of the display panel. Since the touch sensor and the pixels are electrically coupled to each other, a signal applied to the pixels may act as a noise to the touch sensors. In order to reduce mutual influences of the pixels and the touch sensors when the touch sensors are incorporated in the display panel, a display period is divided into a display period in which data of the input image is written in pixels of one frame period of the display panel, And the touch sensing period for driving the touch sensing device.

터치 감도 향상을 위하여, 터치 레포트 레이트(Touch Report Rate)는 기존의 60Hz에서 100Hz 이상으로 증가하는 추세에 있다. 인셀 터치 기술에서 60Hz의 터치 레포트 레이트로 터치 입력을 센싱하는 방법은 1 프레임 기간 내에서 1 프레임 데이터를 모두 픽셀들에 기입한 후에 터치 입력을 센싱한다. 이에 비하여, 120Hz 이상의 터치 레포트 레이트로 터치 입력을 센싱하는 방법은 도 1 및 도 2와 같이 1 프레임 기간 내에서 디스플레이 기간을 다수로 분할하고 그 사이 마다 터치 입력을 센싱한다. 그런데 이 방법은 게이트 구동부의 회로 특성 때문에 디스플레이 기간 사이의 터치 센싱 기간 직후 디스플레이 기간이 다시 시작하는 첫 번째 라인에서 게이트 펄스의 전압이 낮아져 라인 형태로 밝기가 낮아지는 소위 라인 딤(Line Dim) 현상이 보일 수 있다. In order to improve the touch sensitivity, the touch report rate is increasing from 100 Hz to 60 Hz. A method of sensing a touch input with a touch report rate of 60 Hz in Insel Touch Technology is to sense all the touch inputs after writing one frame of data in all pixels within one frame period. On the other hand, as a method of sensing a touch input at a touch report rate of 120 Hz or more, a display period is divided into a plurality of display periods within one frame period as shown in FIGS. 1 and 2, and the touch input is sensed therebetween. However, in this method, due to the circuit characteristics of the gate driver, a so-called line dim phenomenon in which the voltage of the gate pulse is lowered in the first line where the display period starts again immediately after the touch sensing period between the display periods, Can be seen.

도 1 및 도 2를 참조하면, 1 프레임 기간은 다수의 디스플레이 기간과, 다수의 터치 센싱 기간으로 나뉘어질 수 있다. 표시패널의 화면은 디스플레이 기간의 시분할 방법에 맞추어 제1 및 제2 블록(B1, B2)으로 분할 구동될 수 있다. 제1 디스플레이 기간(Td1) 동안, 입력 영상의 데이터들이 제1 블록(B1)의 픽셀들에 기입된다. 이어서, 터치 입력을 센싱하기 위하여 제1 터치 센싱 기간(Tt1) 동안 터치 센서들이 구동된다. 이어서, 제2 디스플레이 기간(Td2) 동안 입력 영상의 데이터들이 제2 블록(B2)의 픽셀들에 기입된 후에, 터치 입력을 센싱하기 위하여 제2 터치 센싱 기간(Tt2) 동안 터치 센서들이 다시 구동된다.Referring to FIGS. 1 and 2, one frame period may be divided into a plurality of display periods and a plurality of touch sensing periods. The screen of the display panel can be dividedly driven into the first and second blocks B1 and B2 in accordance with the time division method of the display period. During the first display period Td1, the data of the input image is written to the pixels of the first block B1. Then, the touch sensors are driven during the first touch sensing period Tt1 to sense the touch input. Subsequently, after the data of the input image is written to the pixels of the second block B2 during the second display period Td2, the touch sensors are driven again during the second touch sensing period Tt2 to sense the touch input .

게이트 구동부는 시프트 레지스터(shift register)를 이용하여 게이트 라인들에 인가되는 게이트 펄스를 순차적으로 시프트(shift)한다. 게이트 펄스는 입력 영상의 데이터 신호에 동기되어 데이터 신호가 충전될 픽셀들을 1 라인씩 순차적으로 선택한다. The gate driver sequentially shifts gate pulses applied to the gate lines by using a shift register. The gate pulse sequentially selects the pixels to be charged with the data signal in synchronization with the data signal of the input image, one line at a time.

게이트 구동부의 시프트 레지스터는 종속적으로 접속된 스테이지들을 포함한다. 시프트 레지스터의 스테이지들은 종속적으로 접속되어 스타트 펄스 또는 이전 스테이지의 출력을 입력 받아 Q 노드를 충전한다. 디스플레이 기간이 분할되지 않고 연속되면 시프트 레지스터의 모든 스테이지들은 Q 노드 충전 기간(이하 "Q stanby 기간"이라 함)이 대략 2 수평 기간으로 같다. The shift register of the gate driver includes stages that are connected in a dependent manner. The stages of the shift register are connected in dependence and receive the start pulse or the output of the previous stage to charge the Q node. If the display period is continuous without being divided, all the stages of the shift register are equal to approximately two horizontal periods of the Q node charging period (hereinafter referred to as "Q stanby period").

도 2와 같이 디스플레이 기간이 분할되고 그 사이에서 터치 센싱 기간이 할당되면, 터치 센싱 기간 직후 첫 번째 출력을 발생하는 스테이지의 Q 노드는 터치 센싱 기간 만큼 방전(decay)되어 낮은 출력을 발생한다. FHD(Full High Definition)의 경우에 1 수평 기간은 대략 6.0 μs 이고 터치 센싱 기간은 100 μs 이상이다. 따라서, 터치 센싱 기간 직후 첫 번째 출력을 발생하는 스테이지의 Q Stanby 기간은 100 μs 이상인 반면에 그 이외의 다른 스테이지의 Q Stanby 기간은 12.0 μs 정도이다. Q Stanby 기간이 길수록 Q 노드의 방전 시간(decay time)이 길어지기 때문에 터치 센싱 기간 직후 디스플레이 기간이 다시 시작하는 첫 번째 라인에서 라인 딤(Line Dim) 현상이 보일 수 있다. As shown in FIG. 2, when the display period is divided and the touch sensing period is allocated therebetween, the Q node of the stage generating the first output immediately after the touch sensing period is decayed by the touch sensing period to generate a low output. In the case of FHD (Full High Definition), one horizontal period is approximately 6.0 μs and a touch sensing period is longer than 100 μs. Therefore, the Q Stanby period of the stage that generates the first output immediately after the touch sensing period is more than 100 μs, while the Q Stanby period of other stages is about 12.0 μs. Since the decay time of the Q node becomes longer as the Q Stanby period becomes longer, a line dim phenomenon may be seen in the first line where the display period starts again immediately after the touch sensing period.

라인 딤 현상을 개선하기 위하여, 터치 센싱 기간을 사이에 두고 분할 구동되는 블록들의 개수 만큼 시프트 레지스터를 분할하고 분할된 시프트 레지스터들 각각에 별도의 스타트 펄스를 인가하는 방법이 있다. 그러나 이 방법은 스타트 펄스를 전송하는 배선이 표시패널에 추가되어야 하고 그로 인하여 표시패널의 베젤(bezel) 폭이 증가하는 문제를 초래한다. In order to improve the line-dim phenomenon, there is a method of dividing the shift register by the number of blocks which are divided and driven with the touch sensing period in between, and applying a separate start pulse to each of the divided shift registers. However, this method has a problem that the wiring for transmitting the start pulse must be added to the display panel, thereby increasing the bezel width of the display panel.

본 발명은 표시패널에 터치 센서들이 내장된 표시장치에서 터치 센싱 기간 직후 디스플레이 기간이 시작되는 첫 번째 라인에서 보이는 노이즈를 방지할 수 있는 표시장치와 그 게이트 구동 회로를 제공한다.The present invention provides a display device capable of preventing noise seen in a first line where a display period starts immediately after a touch sensing period and a gate driving circuit thereof in a display device in which touch sensors are incorporated in a display panel.

본 발명의 표시장치는 터치 센서들이 내장된 픽셀 어레이를 포함하고, 상기 픽셀 어레이가 다수의 블록들로 분할 구동되는 표시패널, 디스플레이 기간에 블록 단위로 픽셀들에 입력 영상의 데이터를 기입하는 디스플레이 구동회로, 및 터치 센싱 기간 동안, 터치 인에이블 신호에 응답하여 상기 터치 센서들을 구동하는 터치 센싱 회로를 포함한다. The display device of the present invention includes a display panel including a pixel array in which touch sensors are incorporated, the pixel array being dividedly driven by a plurality of blocks, a display driving circuit for writing data of an input image to pixels in block units in a display period, And a touch sensing circuit for driving the touch sensors in response to a touch enable signal during a touch sensing period.

상기 디스플레이 구동회로는 게이트 펄스를 상기 표시패널의 게이트 라인들에 순차적으로 공급하는 게이트 구동부를 포함한다. 상기 게이트 구동부는 게이트 시프트 클럭을 입력 받아 상기 게이트 펄스를 시프트시키는 시프트 레지스터를 포함한다. The display driving circuit includes a gate driver for sequentially supplying gate pulses to the gate lines of the display panel. The gate driver includes a shift register that receives the gate shift clock and shifts the gate pulse.

상기 시프트 레지스터는 제N(N은 양의 정수) 블록의 마지막 게이트 라인으로 상기 게이트 펄스를 출력하는 제n(n은 양의 정수) 스테이지와, 제N+1 블록의 첫 번째 게이트 라인으로 상기 게이트 펄스를 출력하는 제n+1 스테이지 사이에 연결된 더미 스테이지를 포함한다. The shift register includes an n-th (n is a positive integer) stage for outputting the gate pulse to the last gate line of an N-th (N is a positive integer) block, And a dummy stage connected between the (n + 1) th stage for outputting the pulse.

상기 더미 스테이지는 보상 신호 또는 별도의 홀딩 클럭에 응답하여 출력을 발생한다. 상기 제n+1 스테이지는 상기 더미 스테이지의 출력에 응답하여 상기 제N+1 블록의 첫 번째 게이트 라인으로 상기 게이트 펄스를 출력한다. The dummy stage generates an output in response to a compensation signal or a separate holding clock. The (n + 1) th stage outputs the gate pulse to the first gate line of the (N + 1) th block in response to the output of the dummy stage.

상기 보상 신호는 상기 터치 인에이블 신호에 동기되어 상기 터치 센싱 기간 내에서 발생된다. The compensation signal is generated in the touch sensing period in synchronization with the touch enable signal.

상기 홀딩 클럭은 상기 터치 센싱 기간의 종료 직후에 또는 상기 디스플레이 기간의 초기에 발생된다. The holding clock is generated immediately after the end of the touch sensing period or at the beginning of the display period.

상기 표시장치의 게이트 구동 회로는 상기 시프트 레지스터를 이용하여 게이트 펄스를 상기 표시패널의 게이트 라인들에 순차적으로 공급한다. The gate driving circuit of the display device sequentially supplies gate pulses to the gate lines of the display panel using the shift register.

본 발명은 게이트 펄스를 시프트시키는 시프트 레지스터에서 블록들 간의 경계에 더미 스테이지를 추가하고, 그 더미 스테이지를 이용하여 다음 스테이지의 Q 노드를 터치 센싱 기간에 충전한다. 그 결과, 본 발명의 표시장치는 표시패널에 터치 센서들이 내장된 표시장치에서 터치 센싱 기간 직후에 디스플레이 기간이 재개될 때 발생하는 라인 딤 현상을 방지하여 화질을 향상시킬 수 있다. 본 발명은 스타트 펄스를 추가할 필요가 없으므로 표시패널의 베젤 증가 없이 픽셀들과 인셀 터치 센서를 시분할 구동할 때 화질 저하를 방지할 수 있다. The present invention adds a dummy stage to the boundary between the blocks in the shift register for shifting the gate pulse and charges the Q node of the next stage in the touch sensing period by using the dummy stage. As a result, the display device of the present invention can prevent the line dim phenomenon occurring when the display period is resumed immediately after the touch sensing period in the display device in which the touch sensors are incorporated in the display panel, thereby improving the image quality. Since the present invention does not need to add a start pulse, it is possible to prevent deterioration in picture quality when the pixels and the in-line touch sensor are time-divisionally driven without increasing the bezel of the display panel.

도 1은 픽셀들과 인셀 터치 센서들을 시분할 구동하기 위하여 표시패널의 화면을 2 개의 블록들로 분할 구동하는 예를 보여 주는 도면이다.
도 2는 도 1과 같은 표시패널의 픽셀들과 터치 센서들을 시분할 구동하는 방법을 보여 주는 타이밍도이다.
도 3은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 4는 픽셀 어레이에 내장된 터치 센서의 일 예를 보여 주는 도면이다.
도 5는 도 3과 같은 표시패널의 픽셀들과 터치 센서들을 시분할 구동하는 방법을 보여 주는 타이밍도이다.
도 6은 게이트 구동부의 시프트 레지스터 구성을 개략적으로 보여 주는 도면이다.
도 7은 표시패널의 라인 수가 1280 개이고 하나의 디스플레이 기간에서 구동되는 블록의 라인 수가 64 개일 때 더미 스테이지를 보여 주는 도면이다.
도 8은 GIP 회로의 일 예를 보여 주는 회로도이다.
도 9는 도 8에 도시된 GIP 회로의 동작을 보여 주는 파형도이다.
도 10은 터치 인에이블 신호와 보상 신호를 보여 주는 파형도이다.
도 11은 본 발명의 다른 실시예에 따른 시프트 레지스터 구성을 보여 주는 도면이다.
도 12는 도 11에 도시된 시프트 레지스터에 입력되는 스타트 펄스와 게이트 시프트 클럭을 보여 주는 파형도이다.
도 13은 도 11에 도시된 시프트 레지스터의 스테이지 구성을 보여 주는 도면이다.
도 14는 도 13에서 일부 스테이지를 자세히 보여 주는 회로도이다. 1 is a diagram illustrating an example in which a screen of a display panel is dividedly driven into two blocks for time-division driving pixels and in-line touch sensors.
FIG. 2 is a timing diagram illustrating a method of time-divisionally driving pixels and touch sensors of the display panel as shown in FIG.
3 is a block diagram showing a display device according to an embodiment of the present invention.
4 is a view showing an example of a touch sensor built in a pixel array.
5 is a timing chart showing a method of time-divisionally driving the pixels and the touch sensors of the display panel as shown in FIG.
6 is a diagram schematically showing a shift register configuration of the gate driver.
7 is a diagram showing a dummy stage when the number of lines of a display panel is 1280 and the number of lines of a block driven in one display period is 64. FIG.
8 is a circuit diagram showing an example of a GIP circuit.
9 is a waveform diagram showing the operation of the GIP circuit shown in FIG.
10 is a waveform diagram showing a touch enable signal and a compensation signal.
11 is a diagram illustrating a shift register configuration according to another embodiment of the present invention.
12 is a waveform diagram showing a start pulse and a gate shift clock input to the shift register shown in FIG.
13 is a diagram showing a stage configuration of the shift register shown in FIG.
FIG. 14 is a circuit diagram showing details of some stages in FIG.

본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 전계방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED), 전기영동 표시소자(Electrophoresis, EPD) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예는 액정표시장치(LCD)를 중심으로 설명되지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. The display device of the present invention can be applied to a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), an organic light emitting display , OLED), and electrophoresis (EPD) display devices. It should be noted that the following embodiments will be described focusing on a liquid crystal display (LCD), but the present invention is not limited thereto.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.  DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 3 내지 도 5를 참조하면, 본 발명의 표시장치는 표시패널(100), 디스플레이 구동회로, 터치 센싱 회로(110) 등을 포함한다. 3 to 5, the display device of the present invention includes a display panel 100, a display driving circuit, a touch sensing circuit 110, and the like.

표시패널(100)의 1 프레임 기간은 다수의 디스플레이 기간과, 다수의 터치 센싱 기간으로 시분할될 수 있다. 표시패널(100)은 터치 센싱 기간을 사이에 두고 분할 구동하는 둘 이상의 블록들(B1~B20)로 분할된다. 블록들(B1~B20)은 표시패널을 물리적으로 분리한 것이 아니라 디스플레이 기간 단위로 분할 구동되는 픽셀 영역을 의미한다. One frame period of the display panel 100 may be time-divided into a plurality of display periods and a plurality of touch sensing periods. The display panel 100 is divided into two or more blocks B1 to B20 that are dividedly driven with a touch sensing period therebetween. The blocks B1 to B20 are not physically separated from the display panel but refer to a pixel region that is divided and driven in units of display periods.

표시패널(100)의 화면은 입력 영상이 재현되는 픽셀 어레이(pixel array)를 포함한다. 픽셀 어레이는 개의 데이터 라인들(11)과 게이트 라인들(12)에 의해 정의된 픽셀 영역에 형성된 픽셀들(101)을 포함한다. 표시패널(100)에는 컬러 구현을 위한 컬러 필터와 픽셀들 간의 광학적 크로스토크를 방지하기 위한 블랙 매트릭스가 형성될 수 있다. The screen of the display panel 100 includes a pixel array in which an input image is reproduced. The pixel array includes pixels 101 formed in the pixel region defined by the data lines 11 and the gate lines 12. The display panel 100 may include a color filter for color implementation and a black matrix for preventing optical crosstalk between pixels.

픽셀들(101) 각각은 데이터 라인들(11)과 게이트 라인들(12)의 교차부들에 형성된 TFT들(Thin Film Transistor), 데이터 신호를 충전하는 픽셀 전극, 픽셀 전극에 접속되어 데이터 신호를 유지하는 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함하여 입력 영상을 표시한다. 평판 표시장치의 구동 특성에 따라 픽셀들(100)의 구조는 변경될 수 있다. Each of the pixels 101 is connected to TFTs (Thin Film Transistors) formed at intersections of the data lines 11 and the gate lines 12, a pixel electrode for charging a data signal, A storage capacitor Cst, and the like. The structure of the pixels 100 may be changed according to the driving characteristics of the flat panel display.

표시패널(100)의 픽셀 어레이는 터치 센서들(C1~C4)이 내장된다. 터치 센서들(C1~C4)에는 센서 라인들(L1~Li, i는 양의 정수)이 연결된다. 본 발명은 픽셀들(101)의 공통 전극을 분할하여 터치 센서들(C1~C4)의 전극을 구현한다. 하나의 터치 센서 전극은 다수의 픽셀들(100)에 공통으로 연결된다. 터치 센서들(C1~C4)은 디스플레이 기간(Td1, Td2) 동안 픽셀들(101)에 공통전압(Vcom)을 공급하고, 터치 센싱 기간(Tt1, Tt2) 동안 터치 구동 신호(Vac)를 입력 받아 터치 입력을 센싱한다.The pixel array of the display panel 100 includes the touch sensors C1 to C4. The sensor lines (L1 to Li, i is a positive integer) are connected to the touch sensors (C1 to C4). The present invention divides the common electrode of the pixels 101 to realize the electrodes of the touch sensors C1 to C4. One touch sensor electrode is commonly connected to the plurality of pixels 100. The touch sensors C1 to C4 supply the common voltage Vcom to the pixels 101 during the display periods Td1 and Td2 and receive the touch driving signal Vac during the touch sensing periods Tt1 and Tt2 Sensing the touch input.

픽셀 어레이에 내장된 터치 센서들(C1~C4)은 정전 용량(capacitance) 타입의 터치 센서들로 구현될 수 있다. 정전 용량 방식은 자기 정전 용량(Self capacitance)이나 상호 정전 용량(Mutual capacitance)으로 나뉘어질 수 있다. 자기 정전 용량은 한 방향으로 형성된 단층의 도체 배선을 따라 형성된다. 상호 정전 용량은 직교하는 두 도체 배선들 사이에 형성된다. 도 4는 자기 정전 용량 타입의 터치 센서를 도시하였으나, 터치 센서들(C1~C4)은 이에 한정되지 않는다. The touch sensors C1 to C4 built in the pixel array may be implemented by capacitive type touch sensors. The capacitance type can be divided into self capacitance and mutual capacitance. The self-capacitance is formed along a conductor wiring of a single layer formed in one direction. The mutual capacitance is formed between two orthogonal conductor wirings. Although FIG. 4 shows the self-capacitance type touch sensor, the touch sensors C1 to C4 are not limited thereto.

디스플레이 구동회로는 데이터 구동부(102)와 게이트 구동부(104)를 포함하여 입력 영상의 데이터를 표시패널(100)의 픽셀들(101)에 기입한다. 디스플레이 구동회로(102)는 1 프레임 기간을 다수의 디스플레이 기간과, 다수의 터치 센싱 기간으로 시분할하고 상기 디스플레이 기간에 상기 블록 단위로 픽셀들에 입력 영상의 데이터를 기입한다. The display driver circuit includes a data driver 102 and a gate driver 104 to write data of the input image to the pixels 101 of the display panel 100. The display driving circuit 102 time-divides one frame period into a plurality of display periods and a plurality of touch sensing periods, and writes the input image data to the pixels in the block period in the display period.

데이터 구동부(102)는 디스플레이 기간(Td1, Td2) 동안 타이밍 콘트롤러(106)로부터 입력되는 입력 영상의 디지털 비디오 데이터를 아날로그 정극성/부극성 감마보상전압으로 변환하여 출력 채널들을 통해 데이터 신호를 출력한다. 데이터 구동부(102)로부터 출력된 데이터 신호는 디스플레이 기간(Td1, Td2) 동안 데이터 라인들(11)에 공급된다. 데이터 구동부(102)의 출력 채널들은 터치 센싱 기간(Tt1, Tt2) 동안 데이터 라인들(11)과 분리되어 하이 임피던스(high impedence) 상태를 유지할 수 있다. 데이터 구동부(102)는 픽셀들(101)과 터치 센서(C1~C4) 사이의 기생 용량을 줄이기 위하여 터치 센싱 기간(Tt1, Tt2) 동안 터치 구동 신호(Vac)와 같은 위상의 교류 신호를 공급할 수 있다. 픽셀들(101)의 전압은 터치 센싱 기간(Tt1, Tt2) 동안 TFT들이 턴-온되지 않으므로 스토리지 커패시터에 저정된 데이터 전압으로 유지된다. The data driver 102 converts the digital video data of the input image input from the timing controller 106 during the display periods Td1 and Td2 into analog positive / negative gamma compensation voltages and outputs the data signals through the output channels . The data signal output from the data driver 102 is supplied to the data lines 11 during the display periods Td1 and Td2. The output channels of the data driver 102 can be separated from the data lines 11 during the touch sensing periods Tt1 and Tt2 to maintain a high impedance state. The data driver 102 may supply an AC signal having the same phase as the touch driving signal Vac during the touch sensing periods Tt1 and Tt2 in order to reduce the parasitic capacitance between the pixels 101 and the touch sensors C1 to C4 have. The voltages of the pixels 101 are maintained at the data voltages held in the storage capacitors since the TFTs are not turned on during the touch sensing periods Tt1 and Tt2.

게이트 구동부(104)는 디스플레이 기간(Td1, Td2) 동안 데이터 신호에 동기되는 게이트 펄스(또는 스캔펄스)를 게이트 라인들(12)에 순차적으로 공급하여 입력 영상의 데이터가 기입되는 표시패널(100)의 라인을 선택한다. The gate driver 104 sequentially supplies gate pulses (or scan pulses) synchronized with the data signals to the gate lines 12 during the display periods Td1 and Td2 to sequentially apply the data to the display panel 100, ≪ / RTI >

게이트 구동부(104)는 Q 노드의 전압에 응답하여 표시패널(100)의 게이트 라인들(12)에 게이트 펄스를 순차적으로 출력하는 시프트 레지스터를 포함한다. The gate driver 104 includes a shift register that sequentially outputs gate pulses to the gate lines 12 of the display panel 100 in response to the voltage of the Q node.

게이트 구동부(104)의 시프트 레지스터는 게이트 스타트 펄스(VST)를 게이트 시프트 클럭(Gate Shift Clock)의 타이밍에 시프트하여 게이트 펄스를 출력한다. 시프트 레지스터는 종속적으로 접속된 스테이지들을 포함한다. 스테이지들은 게이트 펄스를 출력한다. 게이트 펄스는 게이트 라인들(12)에 공급되고 또한, 캐리 신호(Carry signal)로서 다음 스테이지로 인가될 수 있다. 다음 스테이지는 이전 스테이지로부터 입력된 캐리 신호에 응답하여 Q 노드를 충전하고 게이트 시프트 클럭(Gate Shift Clock)에 따라 Q 노드가 부트스트래핑(bootstrapping)될 때 출력을 발생한다. 스테이지들은 도 14와 같이 게이트 펄스와 별도로 캐리신호를 발생할 수도 있다. The shift register of the gate driver 104 shifts the gate start pulse VST to the timing of the gate shift clock to output the gate pulse. The shift register includes stages that are connected in a dependent manner. The stages output gate pulses. A gate pulse may be applied to the gate lines 12 and also to the next stage as a carry signal. The next stage charges the Q node in response to the carry signal input from the previous stage and generates an output when the Q node is bootstrapped according to a gate shift clock. The stages may generate a carry signal separately from the gate pulse as shown in FIG.

본 발명의 시프트 레지스터는 더미 스테이지들을 포함한다. 더미 스테이지들(Dummy stage)은 게이트 라인들에 연결되지 않고 다른 스테이지에 연결된다. 더미 스테이지는 게이트 라인들에 연결되지 않기 때문에 게이트 펄스를 게이트 라인들에 공급하지 않고 다음 단의 Q 노드를 충전하기 위한 캐리 신호를 출력하는 더미 스테이지를 포함한다. 더미 스테이지들은 다른 스테이지들의 QB 노드를 충전하여 스테이지의 출력을 방전시키는 더미 스테이지를 더 포함할 수 있다. The shift register of the present invention includes dummy stages. The dummy stages are connected to the other stages without being connected to the gate lines. The dummy stage includes a dummy stage for outputting a carry signal for charging the Q node of the next stage without supplying a gate pulse to the gate lines because the dummy stage is not connected to the gate lines. The dummy stages may further include a dummy stage for charging the QB node of the other stages to discharge the output of the stage.

더미 스테이지들은 블록들 간의 경계에 배치되어 터치 센싱 기간 직후 게이트 펄스를 재개하는 다음 스테이지의 Q 노드를 충전하는 더미 스테이지를 더 포함한다. 이 더미 스테이지는 제N(N은 양의 정수) 블록의 마지막 게이트 라인으로 게이트 펄스를 출력하는 제n(n은 양의 정수) 스테이지와, 제N+1 블록의 첫 번째 게이트 라인으로 게이트 펄스를 출력하는 제n+1 스테이지 사이에 추가된다. 더미 스테이지의 출력 단자는 다음 스테이지의 Q 노드 또는 스타트 신호 단자에 연결된다.The dummy stages further include a dummy stage disposed at a boundary between the blocks to charge the Q node of the next stage to resume the gate pulse immediately after the touch sensing period. This dummy stage includes an nth (n is a positive integer) stage for outputting a gate pulse to the last gate line of the Nth (N is a positive integer) block, and a gate pulse to the first gate line of the N + 1 < / RTI > The output terminal of the dummy stage is connected to the Q node or the start signal terminal of the next stage.

더미 스테이지는 터치 인에이블 신호(TEN)와 동기되는 보상 신호(이하, "VSWT 신호"라 함) 또는 별도의 홀딩 클럭 신호(holding clock signal)를 이용하여 제n+1 스테이지의 Q 노드를 충전한다. 보상 신호(VSWT)는 터치 인에이블 신호(TEN)에 동기되며 그 펄스 폭이 2 수평 기간 보다 길고 터치 인에이블 신호(TEN)의 펄스 폭 이하이다. 홀딩 클럭 신호는 더미 스테이지의 출력 타이밍을 제어하는 클럭 신호이다. 홀딩 클럭 신호는 블록간 경계에 배치된 더미 스테이지에 입력되고 게이트 펄스를 출력하는 다른 스테이지들에 인가되지 않는다. The dummy stage charges the Q node of the (n + 1) th stage using a compensation signal (hereinafter referred to as VSWT signal) or a separate holding clock signal synchronized with the touch enable signal TEN . The compensation signal VSWT is synchronized with the touch enable signal TEN and its pulse width is longer than two horizontal periods and equal to or less than the pulse width of the touch enable signal TEN. The holding clock signal is a clock signal for controlling the output timing of the dummy stage. The holding clock signal is input to the dummy stage disposed at the block boundary and is not applied to other stages that output the gate pulse.

게이트 구동부(104)는 픽셀 어레이와 함께 표시패널(100)의 하부 기판 상에직접 형성되는 GIP(Gate In Panel) 회로로 구현될 수 있고, 별도의 IC에 집적되어 기판 상에 접착될 수 있다. GIP 회로는 시프트 레지스터를 포함한다. GIP 회로의 일 예는 도 8과 같다. The gate driver 104 may be implemented as a GIP (Gate In Panel) circuit formed directly on the lower substrate of the display panel 100 together with the pixel array, and may be integrated on a separate IC and adhered on the substrate. The GIP circuit includes a shift register. An example of the GIP circuit is shown in Fig.

타이밍 콘트롤러(106)는 도시하지 않은 호스트 시스템으로부터 수신된 입력 영상의 데이터를 데이터 구동부(102)로 전송한다. 타이밍 콘트롤러(106)는 입력 영상의 데이터와 동기되어 호스트 시스템으로부터 수신된 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 이용하여 데이터 구동부(102)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호와, 게이트 구동부(104)의 동작 타이밍을 동작 타이밍을 제어시키기 위한 게이트 타이밍 제어신호를 출력한다. 타이밍 콘트롤러(106)는 터치 인에이블 신호(TEN)를 이용하여 디스플레이 구동회로(102, 104)와 터치 센싱 회로(110)를 동기시킨다. The timing controller 106 transmits the data of the input image received from the host system (not shown) to the data driver 102. The timing controller 106 synchronizes the data of the input image with the data of the vertical synchronization signal Vsync, the horizontal synchronization signal Hsync, the data enable signal DE and the main clock MCLK received from the host system And outputs a data timing control signal for controlling the operation timing of the data driver 102 and a gate timing control signal for controlling the operation timing of the gate driver 104 using the timing signal. The timing controller 106 synchronizes the display driving circuits 102 and 104 with the touch sensing circuit 110 using the touch enable signal TEN.

타이밍 콘트롤러(106)는 프레임 주파수를 N(N은 2 이상의 양의 정수) 배 체배할 수 있다. 프레임 주파수는 PAL(Phase Alternate Line) 방식에서 50Hz이고 NTSC(National Television Standards Committee) 방식에서 60Hz이다. The timing controller 106 may multiply the frame frequency by N (N is a positive integer equal to or larger than 2) times. The frame frequency is 50 Hz in the PAL (Phase Alternate Line) method and 60 Hz in the National Television Standards Committee (NTSC) method.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(102)의 샘플링 스타트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 데이터 샘플링 타이밍을 시프트시키는 클럭이다. 극성제어신호(POL)는 데이터 구동부(102)로부터 출력되는 데이터 신호의 극성을 제어한다. 타이밍 콘트롤러(106)와 데이터 구동부(102)사이의 신호 전송 인터페이스가 mini LVDS(Low Voltage Differential Signaling) 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.The data timing control signal includes a source start pulse (SSP), a source sampling clock (SSC), a polarity control signal (POL), and a source output enable signal (SOE) . The source start pulse SSP controls the sampling start start timing of the data driver 102. The source sampling clock SSC is a clock for shifting the data sampling timing. The polarity control signal POL controls the polarity of the data signal output from the data driver 102. The source start pulse SSP and the source sampling clock SSC may be omitted if the signal transfer interface between the timing controller 106 and the data driver 102 is a mini LVDS (Low Voltage Differential Signaling) interface.

게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, VST), 게이트 시프트 클럭(Gate Shift Clock, 이하 "클럭(CLK))"이라 함), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. GIP 회로의 경우에, 게이트 출력 인에이블신호(Gate Output Enable, GOE)는 생략될 수 있다. 게이트 스타트 펄스(VST)는 매 프레임 기간마다 프레임 기간의 초기에 1회 발생되어 시프트 레지스터에 입력된다. 게이트 스타트 펄스(VST)는 매 프레임 기간 마다 제1 블록의 게이트 펄스가 출력되는 스타트 타이밍을 제어한다. 클럭(CLK)은 시프트 레지스터에 입력되어 시프트 레지스트의 시프트 타이밍(shift timing)을 제어한다. 게이트 출력 인에이블 신호(GOE)는 게이트 펄스의 출력 타이밍을 정의한다. The gate timing control signal includes a gate start pulse (VST), a gate shift clock (CLK), a gate output enable signal (GOE), and the like . In the case of the GIP circuit, the gate output enable signal (GOE) may be omitted. The gate-start pulse VST is generated once at the beginning of the frame period for each frame period and input to the shift register. The gate start pulse VST controls the start timing at which the gate pulse of the first block is output every frame period. The clock CLK is input to the shift register to control the shift timing of the shift register. The gate output enable signal GOE defines the output timing of the gate pulse.

게이트 구동부(104)가 GIP 회로로 구현되면, 타이밍 콘트롤러(106)로부터 발생된 게이트 타이밍 제어신호는 도시하지 않은 레벨 시프터(Level shifter)에 의해 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 전압으로 변환되어 GIP 회로에 입력된다. 따라서, GIP 회로에 입력되는 게이트 스타트 펄스와 게이트 시프트 클럭은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다. 게이트 하이 전압(VGH)은 GIP 회로를 구성하는 트랜지스터들의 문턱 전압 보다 높은 전압이다. 게이트 로우 전압(VGL)은 그 트랜지스터들의 문턱 전압 보다 낮은 전압이다. 게이트 출력 인에이블 신호(GOE)는 GIP 회로에서 생략될 수 있다.When the gate driving unit 104 is implemented as a GIP circuit, the gate timing control signal generated from the timing controller 106 is supplied to the gate high voltage VGH between the gate high voltage VGH and the gate low voltage VGL by a level shifter And is input to the GIP circuit. Therefore, the gate start pulse and gate shift clock input to the GIP circuit swing between the gate high voltage (VGH) and the gate low voltage (VGL). The gate high voltage (VGH) is higher than the threshold voltage of the transistors constituting the GIP circuit. The gate-low voltage VGL is lower than the threshold voltage of the transistors. The gate output enable signal GOE may be omitted in the GIP circuit.

호스트 시스템은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템은 스케일러(scaler)를 내장한 SoC(System on chip)을 포함하여 입력 영상의 디지털 비디오 데이터를 표시패널(100)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(106)로 전송한다. 또한, 호스트 시스템은 터치 센싱 회로(110)로부터 수신된 터치 입력의 좌표 정보와 연계된 응용 프로그램을 실행한다.The host system may be implemented in any one of a television system, a set-top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), a home theater system, and a phone system. The host system includes a system on chip (SoC) with a built-in scaler to convert the digital video data of the input image into a format suitable for display on the display panel 100. The host system transmits timing signals (Vsync, Hsync, DE, MCLK) to the timing controller 106 together with the digital video data of the input video. In addition, the host system executes an application program associated with coordinate information of the touch input received from the touch sensing circuit 110.

터치 센싱 회로(110)는 타이밍 콘트롤러(106) 또는 호스트 시스템으로부터 입력되는 터치 인에이블 신호(TEN)에 응답하여 터치 센싱 기간(Tt1, Tt2) 동안 터치 센서들을 구동한다. 터치 센싱 회로(110)는 터치 센싱 기간(Tt1, Tt2) 동안 터치 구동 신호(Vac)를 센서 라인들(L1~Li)을 통해 터치 센서들(C1~C4)에 공급하여 터치 입력을 센싱한다. 터치 센싱 회로(110)는 터치 입력 유무에 따라 달라지는 터치 센서(C1~C4)의 전하 변화량을 분석하여 터치 입력을 판단하고, 터치 입력 위치의 좌표를 계산한다. 터치 입력 위치의 좌표 정보는 호스트 시스템으로 전송된다.The touch sensing circuit 110 drives the touch sensors during the touch sensing periods Tt1 and Tt2 in response to the touch enable signal TEN input from the timing controller 106 or the host system. The touch sensing circuit 110 supplies the touch driving signal Vac during the touch sensing periods Tt1 and Tt2 to the touch sensors C1 to C4 through the sensor lines L1 to Li to sense the touch input. The touch sensing circuit 110 determines the touch input by analyzing the charge variation of the touch sensors C1 to C4 depending on the presence or absence of the touch input, and calculates coordinates of the touch input position. The coordinate information of the touch input position is transmitted to the host system.

1 프레임 기간 내에서 디스플레이 기간(Td1, Td2)과 터치 센싱 구동 기간(Tt1, Tt2)이 각각 도 5와 같이 두 개의 구간들로 분할되면, 터치 센싱 회로(110)는 매 터치 센싱 구동 기간(Tt1, Tt2) 마다 터치 입력의 좌표 정보를 호스트 시스템으로 전송한다. 따라서, 프레임 레이트(Frame rate) 보다 터치 레포트 레이트(Touch report rate)가 더 높다. 프레임 레이트는 1 프레임 이미지가 픽셀 어레이에 기입되는 프레임 주파수이다. 터치 레포트 레이트는 터치 입력의 좌표 정보가 발생되는 속도이다. 터치 레포트 레이트가 높을 수록 터치 입력의 좌표 인식 속도가 빨라지므로 터치 감도가 좋아진다. If the display periods Td1 and Td2 and the touch sensing driving periods Tt1 and Tt2 are divided into two periods as shown in FIG. 5 within one frame period, the touch sensing circuit 110 generates a touch sensing driving period Tt1 , Tt2) to the host system. Therefore, the touch report rate is higher than the frame rate. The frame rate is the frame frequency at which one frame image is written to the pixel array. The touch report rate is the speed at which the coordinate information of the touch input is generated. The higher the touch report rate is, the faster the coordinate recognition speed of the touch input is, and the touch sensitivity is improved.

도 6 내지 도 10은 VSWT 신호를 이용한 더미 스테이지 제어 방법을 설명하기 위한 도면들이다. 6 to 10 are diagrams for explaining a dummy stage control method using a VSWT signal.

GIP 회로는 도 6과 같이 게이트 스타트 펄스(VST)와 클럭들(CLK)이 입력된 다수의 스테이지들(ST1~STn)을 포함한다. The GIP circuit includes a plurality of stages ST1 to STn into which a gate start pulse VST and clocks CLK are input as shown in FIG.

스테이지들(ST1~STn) 각각은 풀업 트랜지스터(Pull-up transistor), 풀다운 트랜지스터(Pull-down transistor), 풀업 트랜지스터를 제어하는 Q 노드, 풀다운 트랜지스터를 제어하는 QB 노드, Q 노드와 QB 노드를 충방전시키는 다수의 트랜지스터들을 포함한다. 트랜지스터들은 n type MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 구현될 수 있으나 이에 한정되지 않는다. 블록들(B1, B2)간의 경계에는 더미 스테이지(DST(n+1/2))가 배치된다. 더미 스테이지(DST(n+1/2))를 제외한 다른 스테이지들은 게이트 라인들(12)에 연결되어 게이트 펄스를 게이트 라인들(12)에 순차적으로 공급한다. Each of the stages ST1 to STn includes a pull-up transistor, a pull-down transistor, a Q node for controlling a pull-up transistor, a QB node for controlling a pull-down transistor, And a plurality of transistors for discharging. The transistors may be implemented as an n-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but are not limited thereto. A dummy stage DST (n + 1/2) is disposed at the boundary between the blocks B1 and B2. Other stages, except for the dummy stage DST (n + 1/2), are connected to the gate lines 12 to sequentially supply gate pulses to the gate lines 12.

제n(n은 양의 정수) 스테이지(ST(n))를 제i(i는 양의 정수) 블록의 마지막 스테이지라 하고, 제n+1 스테이지(ST(n+1))를 제i+1 블록의 제1 스테이지라 할 때, 더미 스테이지(DST(n+1/2))는 그 스테이지들(ST(n), ST(n+1)) 사이에 배치된다. 제n+1 스테이지(ST(n+1))는 터치 센싱 기간(Tt1) 직후 디스플레이 기간(Td2)이 다시 시작할 때 제i+1 블록의 첫 번째 게이트 펄스를 제n+1 게이트 라인(G(n+1))에 공급한다. 더미 스테이지(DST(n+1/2))는 그 출력 단자가 게이트 라인에 연결되지 않고, 제n+1 스테이지(ST(n+1))의 Q 노드에 연결되어 터치 센싱 기간(Tt1) 동안 게이트 펄스의 출력이 재개될 다음 스테이지(ST(n+1))의 Q 노드를 충전한다. (N + 1) th stage ST (n + 1) is referred to as an i < th > The dummy stage DST (n + 1/2) is disposed between the stages ST (n) and ST (n + 1). The first gate pulse of the (i + 1) -th block is applied to the (n + 1) -th gate line G (n + 1) when the display period Td2 starts again immediately after the touch sensing period Tt1. n + 1). The output terminal of the dummy stage DST (n + 1/2) is connected to the Q node of the (n + 1) th stage ST (n + 1) without being connected to the gate line, And charges the Q node of the next stage ST (n + 1) where the output of the gate pulse is to be resumed.

이하에서, 설명의 편의를 위하여 더미 스테이지를 "C 스테이지"라 하고, 더미 스테이지 이전 스테이지를 "B 스테이지"라 한다. 그리고 더미 스테이지의 다음 스테이지를 "A 스테이지"라 한다. 도 7은 표시패널의 라인 수가 1280 개이고 하나의 디스플레이 기간에서 구동되는 블록의 라인 수가 64 개일 때 더미 스테이지를 보여 주는 도면이다. 도 7에서 CH. NO.는 GIP 회로의 채널 번호이다. Hereinafter, for convenience of explanation, the dummy stage is referred to as a "C stage ", and the stage before the dummy stage is referred to as a" B stage ". The next stage of the dummy stage is called "A stage ". 7 is a diagram showing a dummy stage when the number of lines of a display panel is 1280 and the number of lines of a block driven in one display period is 64. FIG. 7, CH. NO. Is the channel number of the GIP circuit.

도 8은 GIP 회로의 일 예를 보여 주는 회로도이다. 도 9는 도 8에 도시된 GIP 회로의 동작을 보여 주는 파형도이다. 8 is a circuit diagram showing an example of a GIP circuit. 9 is a waveform diagram showing the operation of the GIP circuit shown in FIG.

도 8 및 도 9를 참조하면, 스테이지들(A, B, C) 각각은 Q 노드, QB 노드, 및 다수의 TFT들을 포함한다. Q 노드와 QB 노드 각각에는 플로팅(floating) 구간에서 전압을 유지하기 위한 커패시터(CQ, CQB)가 연결될 수 있다. 8 and 9, each of the stages A, B, and C includes a Q node, a QB node, and a plurality of TFTs. Capacitors (CQ, CQB) for maintaining the voltage in a floating section may be connected to each of the Q node and the QB node.

제1 TFT(T1)는 게이트 스타트 펄스(VST) 또는 이전 스테이지로부터 출력된 게이트 펄스(또는 캐리 신호 G(n-1))에 응답하여 턴-온(turn-on)되어 FWD 단자의 전압을 Q 노드에 공급하여 Q 노드의 전압을 충전한다. 제1 TFT(T1)의 게이트는 제1 스타트 신호 단자에 접속된다. 제1 스타트 신호 단자에는 순방향 게이트 스타트 펄스 또는 이전 스테이지의 출력 신호가 공급된다. 제1 TFT(T1)의 드레인은 FWD 단자에 접속되고, 제1 TFT(T1)의 소스는 Q 노드에 접속된다. FWD 단자는 GIP 회로가 순방향 모드(Forward mode)로 동작할 때 설정되는 전원 단자이다. FWD 단자는 순방향 모드에서 게이트 하이 전압(VGH)을 공급 받는다. C 스테이지에서 제1 TFT(T1)의 게이트에는 전전(前前) 스테이지의 출력이 입력되고, 그 밖의 다른 스테이지들은 게이트 스타트 펄스(VST) 또는 이전(以前) 스테이지의 출력이 입력된다. 예를 들어, B 스테이지가 제n 스테이지일 때, C 스테이지는 제n-1 스테이지로부터 출력된 게이트 펄스(또는 캐리 신호)를 제1 TFT(T1)는 게이트에 입력 받는다. The first TFT T1 is turned on in response to the gate start pulse VST or the gate pulse (or the carry signal G (n-1)) output from the previous stage so that the voltage of the FWD terminal is Q And charges the voltage of the Q node. The gate of the first TFT (T1) is connected to the first start signal terminal. A forward gate start pulse or an output signal of a previous stage is supplied to the first start signal terminal. The drain of the first TFT (T1) is connected to the FWD terminal, and the source of the first TFT (T1) is connected to the Q node. The FWD terminal is a power terminal set when the GIP circuit operates in Forward mode. The FWD terminal is supplied with the gate high voltage (VGH) in the forward mode. In the C stage, the output of the previous stage is input to the gate of the first TFT (T1), and the other stages are input to the gate start pulse (VST) or the output of the previous stage. For example, when the B-stage is the n-th stage, the C-stage receives the gate pulse (or carry signal) output from the (n-1) -th stage to the gate of the first TFT (T1).

제2 TFT(T2)는 게이트 스타트 펄스(VST) 또는 다음 스테이지로부터 출력된 게이트 펄스에 응답하여 턴-온되어 REV 단자의 전압을 Q 노드에 공급하여 Q 노드의 전압을 충전한다. 제2 TFT(T2)의 게이트는 제2 스타트 신호 단자에 접속된다. 제2 스타트 신호 단자에는 역방향 게이트 스타트 펄스 또는 다음 스테이지의 출력 신호가 공급된다. 제2 TFT(T2)의 드레인은 REV 단자에 접속되고, 제2 TFT(T2)의 소스는 Q 노드에 접속된다. REV 단자는 GIP 회로가 역방향 모드(Reverse mode)로 동작할 때 설정되는 전원 단자이다. REV 단자는 역방향 모드에서 게이트 하이 전압(VGH)을 공급 받는다. The second TFT T2 is turned on in response to the gate start pulse VST or the gate pulse output from the next stage to supply the voltage of the REV terminal to the Q node to charge the voltage of the Q node. And the gate of the second TFT T2 is connected to the second start signal terminal. A reverse gate start pulse or an output signal of the next stage is supplied to the second start signal terminal. The drain of the second TFT T2 is connected to the REV terminal, and the source of the second TFT T2 is connected to the Q node. The REV terminal is the power supply terminal that is set when the GIP circuit operates in reverse mode. The REV terminal is supplied with the gate high voltage (VGH) in the reverse mode.

제3 TFT(T3)는 FWD 단자의 전압에 응답하여 턴-온되어 다음 단 스테이지의 클럭을 제5 TFT(T5)의 게이트에 공급한다. 제3 TFT(T3)의 게이트는 FWD 단자에 접속된다. 제3 TFT(T3)의 드레인은 제2 클럭 단자에 접속되고, 제3 TFT(T3)의 소스는 제5 TFT(T5)의 게이트에 접속된다. 제2 클럭 단자는 다음 단 스테이지의 클럭이 입력된다. The third TFT T3 is turned on in response to the voltage of the FWD terminal to supply the next stage of the clock to the gate of the fifth TFT T5. The gate of the third TFT (T3) is connected to the FWD terminal. The drain of the third TFT T3 is connected to the second clock terminal and the source of the third TFT T3 is connected to the gate of the fifth TFT T5. The second clock terminal inputs the next stage clock.

제4 TFT(T4)는 REV 단자의 전압에 응답하여 턴-온되어 이전 스테이지의 클럭을 제5 TFT(T5)의 게이트에 공급한다. 제4 TFT(T4)의 게이트는 REV 단자에 접속된다. 제4 TFT(T4)의 드레인은 제3 클럭 단자에 접속되고, 제4 TFT(T4)의 소스는 제5 TFT(T5)의 게이트에 접속된다. 제3 클럭 단자에 이전 스테이지의 클럭이 입력된다.The fourth TFT T4 is turned on in response to the voltage of the REV terminal to supply the clock of the previous stage to the gate of the fifth TFT T5. The gate of the fourth TFT T4 is connected to the REV terminal. The drain of the fourth TFT T4 is connected to the third clock terminal and the source of the fourth TFT T4 is connected to the gate of the fifth TFT T5. The clock of the previous stage is input to the third clock terminal.

순방향 모드에서 제1 및 제3 TFT(T1, T3)가 동작하고, 제2 및 제4 TFT(T2, T4)는 동작하지 않는다. 반대로, 역방향 모드에서 제2 및 제4 TFT(T2, T4)가 동작하고, 제1 및 제3 TFT(T1, T3)는 동작하지 않는다. The first and third TFTs T1 and T3 operate in the forward mode and the second and fourth TFTs T2 and T4 do not operate. Conversely, in the reverse mode, the second and fourth TFTs T2 and T4 operate, and the first and third TFTs T1 and T3 do not operate.

제5 TFT(T5)는 제3 TFT(T3) 또는 제4 TFT(T4)를 통해 입력되는 클럭에 응답하여 턴-온되어 게이트 하이 전압(VGH)을 QB 노드에 공급하여 QB 노드를 충전한다. 제5 TFT(T5)의 게이트는 제3 TFT(T3)의 소스와 제4 TFT(T4)의 소스에 접속된다. 제5 TFT(T5)의 드레인은 VGH 단자에 접속되고, 제5 TFT(T5)의 소스는 QB 노드에 접속된다. 게이트 하이 전압(VGH)은 VGH 단자에 공급된다. The fifth TFT T5 is turned on in response to the clock input through the third TFT T3 or the fourth TFT T4 to supply the gate high voltage VGH to the QB node to charge the QB node. The gate of the fifth TFT (T5) is connected to the source of the third TFT (T3) and the source of the fourth TFT (T4). The drain of the fifth TFT (T5) is connected to the VGH terminal, and the source of the fifth TFT (T5) is connected to the QB node. The gate high voltage (VGH) is supplied to the VGH terminal.

제6 TFT(T6)는 Q 노드의 전압에 응답하여 턴-온되어 QB 노드를 방전시킨다. 제6 TFT(T6)의 게이트는 Q 노드에 접속된다. 제6 TFT(T6)의 드레인은 QB 노드에 접속되고, 제6 TFT(T6)의 소스는 VGL 단자에 접속된다. 게이트 로우 전압(VGL)은 VGL 단자에 공급된다. The sixth TFT T6 is turned on in response to the voltage of the Q node to discharge the QB node. The gate of the sixth TFT (T6) is connected to the Q node. The drain of the sixth TFT (T6) is connected to the QB node, and the source of the sixth TFT (T6) is connected to the VGL terminal. The gate-low voltage (VGL) is supplied to the VGL terminal.

제7 TFT(T7)는 QB 노드의 전압에 응답하여 턴-온되어 Q 노드를 방전시킨다. 제7 TFT(T7)의 게이트는 QB 노드에 접속된다. 제7 TFT(T7)의 드레인은 Q 노드에 접속되고, 제7 TFT(T7)의 소스는 VGL 단자에 접속된다. The seventh TFT T7 is turned on in response to the voltage of the QB node to discharge the Q node. The gate of the seventh TFT (T7) is connected to the QB node. The drain of the seventh TFT (T7) is connected to the Q node, and the source of the seventh TFT (T7) is connected to the VGL terminal.

제8 TFT(T8)는 게이트 하이 전압(VGH)에 따라 Q 노드를 제9 TFT(T9)의 게이트에 연결한다. 제8 TFT(T8)의 게이트는 VGH 단자에 접속된다. 제8 TFT(T8)의 드레인은 Q 노드에 접속되고, 제8 TFT(T8)의 소스는 제9 TFT(T9)의 게이트에 접속된다. The eighth TFT T8 connects the Q node to the gate of the ninth TFT T9 in accordance with the gate high voltage VGH. The gate of the eighth TFT (T8) is connected to the VGH terminal. The drain of the eighth TFT (T8) is connected to the Q node, and the source of the eighth TFT (T8) is connected to the gate of the ninth TFT (T9).

제9 TFT(T9)는 풀업 트랜지스터로 동작한다. 제9 TFT(T9)는 Q 노드가 게이트 하이 전압(VGH) 이상으로 충전될 때 제1 클럭 단자의 전압을 스테이지의 출력 단자에 공급하여 출력 단자의 전압을 충전시킨다. 제9 TFT(T9)의 게이트는 제8 TFT(T8)를 경유하여 Q 노드에 접속된다. 제9 TFT(T9)의 드레인은 제1 클럭 단자에 접속되고, 제9 TFT(T9)의 소스는 출력 단자에 접속된다.The ninth TFT T9 operates as a pull-up transistor. The ninth TFT T9 supplies the voltage of the first clock terminal to the output terminal of the stage to charge the voltage of the output terminal when the Q node is charged to the gate high voltage (VGH) or higher. The gate of the ninth TFT (T9) is connected to the Q node via the eighth TFT (T8). The drain of the ninth TFT (T9) is connected to the first clock terminal, and the source of the ninth TFT (T9) is connected to the output terminal.

Q 노드가 게이트 하이 전압(VGH) 만큼 프리 차징(pre-charging)된 상태에서, 제1 클럭 단자에 클럭 또는 보상 신호(VSWT)의 게이트 하이 전압(VGH)이 입력되면 제9 TFT(T9)는 게이트-드레인간 기생용량 전압으로 인하여 Q 노드의 전압이 더 상승하는 부트스트래핑(bootstrapping)되어 출력 단자의 전압을 충전한다. When the node Q is pre-charged by the gate high voltage VGH and the gate high voltage VGH of the clock or the compensation signal VSWT is input to the first clock terminal, the ninth TFT T9 The gate-drain parasitic capacitance voltage causes bootstrapping of the voltage at the Q node to further increase the voltage at the output terminal.

제1 클럭 단자는 C 스테이지를 제외한 제n(n은 양의 정수) 스테이지에서 제n 클럭(CLKn)이 공급된다. C 스테이지의 제1 클럭 단자에는 클럭 보다 훨씬 긴 보상 신호(VSWT)가 공급된다. The first clock terminal is supplied with the n-th clock (CLKn) in the n-th (n is a positive integer) stage except for the C-stage. The first clock terminal of the C stage is supplied with a compensation signal VSWT which is much longer than the clock.

제10 TFT(T10)는 풀다운 트랜지스터로 동작한다. 제10 TFT(T10)는 QB 노드가 게이트 하이 전압(VGH) 이상 충전되어 있을 때 턴-온되어 출력 단자를 방전시킨다. 제10 TFT(T10)의 게이트는 QB 노드에 접속된다. 제10 TFT(T10)의 드레인은 출력 단자에 접속되고, 제9 TFT(T9)의 소스는 VGL 단자에 접속된다.The tenth TFT (T10) operates as a pull-down transistor. The tenth TFT (T10) is turned on when the QB node is charged to the gate high voltage (VGH) or higher to discharge the output terminal. The gate of the tenth TFT (T10) is connected to the QB node. The drain of the tenth TFT (T10) is connected to the output terminal, and the source of the ninth TFT (T9) is connected to the VGL terminal.

A 스테이지는 Q stanby 기간이 터치 센싱 기간 만큼 길어 그 만큼 Q 노드의 방전 시간이 길어진다. A 스테이지의 Q 노드 방전 시간이 길어지면 터치 센싱 기간 직후 디스플레이 기간이 다시 시작할 때 라인 딤 현상이 보일 수 있다. 본 발명은 터치 센싱 기간 동안 발생되는 C 스테이지의 출력 신호로 A 스테이지의 Q 노드를 충전함으로써 A 스테이지의 Q 노드 방전을 최소화하여 디스플레이 기간이 재개(再開)될 때 라인 딤 현상을 방지할 수 있다. C 스테이지의 출력 신호는 터치 센싱 기간에 발생되는 터치 인에이블 신호(TEN)에 동기되며 2 수평 기간 이상 터치 센싱 기간 이하의 시간으로 긴 신호이다. In the A stage, the Q stanby period is longer than the touch sensing period, so that the discharge time of the Q node becomes longer. If the Q node discharge time of the A stage becomes long, the line dim phenomenon can be seen when the display period starts again immediately after the touch sensing period. The present invention minimizes the Q-node discharge of the A-stage by charging the Q-node of the A-stage with the output signal of the C-stage generated during the touch sensing period, thereby preventing the line dim phenomenon when the display period is resumed. The output signal of the C stage is synchronized with the touch enable signal TEN generated in the touch sensing period and is a signal longer than two horizontal periods and shorter than the touch sensing period.

A 스테이지는 C 스테이지의 출력을 Q 노드에 공급하기 위한 스위치 소자(T11)를 더 포함한다. 제11 TFT(T11)는 C 스테이지의 출력 신호가 게이트 하이 전압(VGH) 이상일 때 턴-온되는 다이오드로 동작한다. 제11 TFT(T11)의 게이트와 드레인은 C 스테이지의 출력 단자에 접속된다. 제11 TFT(T11)의 소스는 A 스테이지의 Q 노드에 연결된다. A 스테이지 이외의 다른 스테이지들은 제11 TFT(T11)를 포함하지 않는다. The A stage further includes a switch element T11 for supplying the output of the C stage to the Q node. The eleventh TFT (T11) operates as a diode which is turned on when the output signal of the C stage is higher than the gate high voltage (VGH). The gate and the drain of the eleventh TFT (T11) are connected to the output terminal of the C stage. The source of the eleventh TFT (T11) is connected to the Q node of the A stage. The stages other than the A stage do not include the eleventh TFT (T11).

타이밍 콘트롤러(106)는 터치 센싱 기간 동안 게이트 스타트 펄스(VST)와 게이트 시프트 클럭(GSC)을 발생하지 않는다. 따라서, B 스테이지의 제1 클럭 단자에 인가되는 클럭(CLK(n))과, A 스테이지의 제1 클럭 단자에 인가되는 클럭(CLK(n+1))은 터치 센싱 기간 만큼의 시간차가 있다. The timing controller 106 does not generate the gate start pulse VST and the gate shift clock GSC during the touch sensing period. Therefore, the clock (CLK (n)) applied to the first clock terminal of the B stage and the clock (CLK (n + 1) applied to the first clock terminal of the A stage) have a time difference as long as the touch sensing period.

C 스테이지의 클럭 단자에는 클럭이 공급되지 않고 보상 신호(VSWT)가 공급된다. C 스테이지의 스타트 신호 단자에는 B 스테이지의 이전 스테이지로부터 출력된 게이트 펄스(G(n-1)가 입력된다. 즉, C 스테이지의 스타트 신호 단자에는 전전(前前) 스테이지의 출력 신호가 입력된다. 도 7의 예에서 C 스테이지가 제64 스테이지(ST64)와 제65 스테이지(ST65) 사이의 더미 스테이지일 때, B 스테이지는 제64 스테이지(ST64)이고, 그 이전 스테이지는 제63 스테이지(ST63)이다. A clock signal is not supplied to the clock terminal of the C stage and the compensation signal VSWT is supplied. The gate pulse G (n-1) output from the previous stage of the B stage is input to the start signal terminal of the C stage. That is, the output signal of the previous stage is input to the start signal terminal of the C stage. In the example of Fig. 7, when the C stage is the dummy stage between the 64th stage ST64 and the 65th stage ST65, the B stage is the 64th stage ST64 and the previous stage is the 63rd stage ST63 .

GIP 회로는 도 8과 같으나 이에 한정되지 않는다. 스테이지들의 연결 구조는 게이트 시프트 클럭(CLK)의 위상, 펄스폭에 따라 그리고 스테이지 회로의 동작에 따라 달라질 수 있으므로 어느 하나로 한정되지 않는다. The GIP circuit is as shown in Fig. 8, but is not limited thereto. The connection structure of the stages is not limited to any one as it depends on the phase of the gate shift clock (CLK), the pulse width, and the operation of the stage circuit.

도 10은 터치 인에이블 신호(TEN)와 VSWT 신호를 보여 주는 파형도이다. 보상 신호(VSWT)는 터치 인에이블 신호(TEN)와 동기되는 신호이고 그 펄스폭이 2 수평 기간 이상 터치 센싱 기간 이하이다. A 스테이지의 Q 노드는 보상 신호(VSWT)에 의해 터치 센싱 기간 동안 지속적으로 충전될 수 있다. 도 10에서 "GIP CLK"은 시프트 레지스터에 입력되는 게이트 시프트 클럭이다. 10 is a waveform diagram showing the touch enable signal TEN and the VSWT signal. The compensation signal VSWT is a signal synchronized with the touch enable signal TEN and its pulse width is equal to or longer than two horizontal periods or less than the touch sensing period. The Q node of the A stage can be continuously charged during the touch sensing period by the compensation signal VSWT. In Fig. 10, "GIP CLK" is a gate shift clock input to the shift register.

보상 신호(VSWT)를 이용한 더미 스테이지(DST)의 제어 방법은 터치 센싱 기간 동안 도 10과 같이 다른 게이트 시프트 클럭(GIP CLK)은 멈추어야 한다. 게이트 시프트 클럭(GIP CLK)은 다음 디스플레이 기간이 재개될 때 다시 발생된다. 도 9에서, A 스테이지의 Q 노드는 터치 센싱 기간 동안 VGH 전압으로 충전되어 있으므로 터치 센싱 기간 동안 클럭이 입력되면, A 스테이지는 터치 센싱 기간 동안 원치 않는 출력을 발생한다. 따라서, 보상 신호(VSWT)를 이용한 더미 스테이지(DST)의 제어 방법은 CLK(n)과 CLK(n+1) 사이의 터치 센싱 기간 동안 클럭이 발생되면 안되므로 클럭을 변조하여야 한다. The control method of the dummy stage DST using the compensation signal VSWT should stop the other gate shift clock GIP CLK during the touch sensing period as shown in FIG. The gate shift clock (GIP CLK) is generated again when the next display period is resumed. In FIG. 9, since the Q node of the A stage is charged with the VGH voltage during the touch sensing period, when the clock is inputted during the touch sensing period, the A stage generates an undesired output during the touch sensing period. Therefore, in the method of controlling the dummy stage DST using the compensation signal VSWT, the clock should be modulated since a clock should not be generated during the touch sensing period between CLK (n) and CLK (n + 1).

도 11 내지 도 14는 홀딩 클럭을 이용한 더미 스테이지 제어 방법을 설명하기 위한 도면들이다. 이 실시예는 기존의 클럭 신호를 변조하지 않고 별도의 홀딩 클럭 신호를 추가하는 방법이다. 이 실시예에서, 표시패널은 픽셀 어레이에 내장된 터치 센서들을 포함하여 전술한 실시예와 실질적으로 동일하다. 표시패널은 터치 센싱 기간을 사이에 두고 분할 구동하는 둘 이상의 블록들로 가상 분할된다. 11 to 14 are diagrams for explaining a dummy stage control method using a holding clock. This embodiment is a method of adding a separate holding clock signal without modulating an existing clock signal. In this embodiment, the display panel is substantially the same as the above-described embodiment including the touch sensors embedded in the pixel array. The display panel is virtually divided into two or more blocks that are dividedly driven with the touch sensing period therebetween.

도 11 내지 도 14를 참조하면, GIP 회로의 시프트 레지스터는 게이트 스타트 펄스(VST)와 클럭들(CLK, HCLK)이 입력된 다수의 스테이지들(ST1~STn)을 포함한다. 게이트 스타트 펄스(VST)는 전술한 실시예와 마찬가지로 매 프레임 기간마다 프레임 기간의 초기에 발생된다. 클럭(CLK, HCLK)은 게이트 펄스를 출력하는 스테이지들의 출력 타이밍을 제어하는 클럭(CLK)과, 터치 센싱 기간 직후 처음 발생하는 게이트 펄스의 출력 타이밍을 제어하는 홀딩 클럭(HCLK)을 포함한다. 클럭(CLK)은 디스플레이 기간(Td1, Td2)과 터치 센싱 기간(Tt1) 동안 일정 주기로 발생된다. 클럭(CLK)은 전술한 실시예와 달리, 터치 센싱 기간(Tt1)에도 계속 발생되는 점에 주의하여야 한다. 반면에, 홀딩 클럭(HCLK)은 터치 센싱 기간(Tt1) 직후에 또는 디스플레이 기간의 초기에 1 회 발생되어 제2 블록 부터 매 블록마다 제1 게이트 펄스의 출력 타이밍을 정의한다. 11 to 14, the shift register of the GIP circuit includes a plurality of stages ST1 to STn into which a gate start pulse VST and clocks CLK and HCLK are input. The gate start pulse VST is generated at the beginning of the frame period every frame period as in the above-described embodiment. The clocks CLK and HCLK include a clock CLK for controlling the output timing of the stages outputting the gate pulse and a holding clock HCLK for controlling the output timing of the gate pulse first generated immediately after the touch sensing period. The clock CLK is generated at regular intervals during the display periods Td1 and Td2 and the touch sensing period Tt1. It should be noted that the clock CLK continues to be generated in the touch sensing period Tt1 unlike the above-described embodiment. On the other hand, the holding clock HCLK is generated once immediately after the touch sensing period Tt1 or at the beginning of the display period, and defines the output timing of the first gate pulse every block from the second block.

스테이지들(ST1~STn) 각각은 풀업 트랜지스터(Pull-up transistor), 풀다운 트랜지스터(Pull-down transistor), 풀업 트랜지스터를 제어하는 Q 노드, 풀다운 트랜지스터를 제어하는 QB 노드, Q 노드와 QB 노드를 충방전시키는 다수의 트랜지스터들을 포함한다. 트랜지스터들은 n type MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 구현될 수 있으나 이에 한정되지 않는다. 도 14에서 QB 노드와 풀다운 트랜지스터는 생략되어 있다. Each of the stages ST1 to STn includes a pull-up transistor, a pull-down transistor, a Q node for controlling a pull-up transistor, a QB node for controlling a pull-down transistor, And a plurality of transistors for discharging. The transistors may be implemented as an n-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but are not limited thereto. 14, the QB node and the pull-down transistor are omitted.

GIP 회로에서 제1 블록을 담당하는 스테이지들은 제1 내지 제m(m은 2 이상의 양의 정수) 게이트 펄스를 순차적으로 출력하는 스테이지들(ST1~STm)과, 게이트 펄스를 출력하지 않는 더미 스테이지들(DST11~DST15, HST1)을 포함한다. 각 블록마다 게이트 펄스를 출력하는 스테이지들과, 더미 스테이지들을 포함한다. 예를 들어, 제2 블록은 제m+1 내지 제2m 게이트 펄스를 출력하는 스테이지들과, 더미 스테이지들(DST21~DST25, HST)를 포함한다. Stages responsible for the first block in the GIP circuit include stages ST1 to STm for sequentially outputting first to m-th (m is a positive integer equal to or more than 2) gate pulses, and dummy stages (DST11 to DST15, HST1). Stages for outputting gate pulses for each block, and dummy stages. For example, the second block includes stages for outputting the (m + 1) th to (m + 2) th gate pulse and dummy stages DST21 to DST25, HST.

게이트 스타트 펄스(VST)는 다수의 스테이지들(ST1~ST4)에 동시에 입력될 수 있다. 제1 내지 제4 스테이지들(ST1~ST4) 각각의 Q 노드는 게이트 스타트 펄스(VST)에 따라 게이트 하이 전압(VGH) 만큼 충전된다. 제1 내지 제4 스테이지들(ST1~ST4) 각각의 Q 노드는 클럭(CLK1~CLK4)이 입력될 때 부트스트래핑되어 그 전압이 더욱 상승하여 풀업 트랜지스터를 턴-온시킴으로써 출력 전압을 라이징시켜 게이트 펄스(G1~G4)와 캐리 신호(SET)를 출력한다. 제1 내지 제4 게이트 펄스(G1~G4)는 클럭(CLK1~CLK4)의 위상차 만큼 시프트된다. 스테이지들(ST1~STm) 각각에서 캐리 신호(SET)는 게이트 펄스와 동시에 발생된다. 이 스테이지들(ST1~ST4)은 제5 내지 제6 스테이지(ST5~ST10) 들로부터 입력된 리셋 신호에 의해 리셋되어 그 출력이 게이트 로우 전압(VGL)까지 방전된다. 제5 내지 제m 스테이지(ST5~ST10)는 종속적으로 접속되어 이전 스테이지의 출력을 캐리신호(SET)로서 입력 받아 Q 노드를 충전하고 게이트 펄스를 출력한다. 스테이지들로부터 출력되는 캐리 신호는 다음 스테이지의 스타트 신호로 입력됨과 동시에 이전 스테이지의 리셋 신호로 입력된다. The gate start pulse VST can be simultaneously input to the plurality of stages ST1 to ST4. The Q node of each of the first to fourth stages ST1 to ST4 is charged by the gate high voltage VGH in accordance with the gate start pulse VST. The Q node of each of the first to fourth stages ST1 to ST4 is bootstrapped when clocks CLK1 to CLK4 are input so that the voltage further rises to turn on the pull- (G1 to G4) and a carry signal (SET). The first to fourth gate pulses G1 to G4 are shifted by the phase difference of the clocks CLK1 to CLK4. In each of the stages ST1 to STm, the carry signal SET is generated simultaneously with the gate pulse. These stages ST1 to ST4 are reset by the reset signal input from the fifth to sixth stages ST5 to ST10, and the output thereof is discharged to the gate low voltage VGL. The fifth to m-th stages ST5 to ST10 are connected in a dependent manner to receive the output of the previous stage as the carry signal SET, charge the Q node, and output the gate pulse. The carry signal output from the stages is input to the start signal of the next stage and is simultaneously input to the reset signal of the previous stage.

제1 블록의 더미 스테이지들(DST11~DST15)은 게이트 펄스를 출력하는 스테이지들(ST1~STm) 중 제2 블록과 가까운 일부 스테이지들(STm-4 ~ STm)의 출력을 방전시키는 리셋 신호를 발생한다. 더미 스테이지들(DST11~DST15)은 클럭(DMY11~MYM15)에 응답하여 출력을 발생하여 이전 스테이지들을 리셋시킨다. 도 12에서, 리셋 신호(RST)는 더미 스테이지들(DST11~DST15)의 출력을 방전시킨다. The dummy stages DST11 to DST15 of the first block generate a reset signal for discharging the outputs of some stages STm-4 to STm near the second block among the stages ST1 to STm for outputting gate pulses do. The dummy stages DST11 to DST15 generate an output in response to the clocks DMY11 to MYM15 to reset the previous stages. In Fig. 12, the reset signal RST discharges the outputs of the dummy stages DST11 to DST15.

더미 스테이지들(DST11~DST15)은 홀딩 스테이지(HST1)를 포함한다. 홀딩 스테이지(HST1)는 홀딩 클럭(HCLK)에 응답하여 출력을 발생한다. 홀딩 클럭(HCLK)은 1 프레임 기간 내에서 제2 블록 이후의 블록들 각각에서 제1 게이트 펄스의 출력 타이밍을 정의하기 때문에 터치 센싱 기간의 종료 직후 또는 매 디스플레이 기간 마다 초기에 1회 발생된다. The dummy stages DST11 to DST15 include a holding stage HST1. The holding stage HST1 generates an output in response to the holding clock HCLK. Since the holding clock HCLK defines the output timing of the first gate pulse in each of the blocks after the second block within one frame period, the holding clock HCLK is generated once immediately after the end of the touch sensing period or every display period.

홀딩 스테이지(HST1)는 홀딩 클럭(HCLK)에 응답하여 출력을 발생한다. 홀딩 스테이지(HST1)의 출력(Hout)이 발생된다. 홀딩 스테이지(HST1)의 출력(Hout)은 제2 블록에서 제1 게이트 펄스를 발생하는 제m+1 스테이지(STm+1)의 스타트 신호 단자에 입력되기 때문에 제m+1 스테이지(STm+1)의 Q 노드를 충전시키고 제m+1 스테이지(STm+1)에 클럭이 입력될 때 제2 블록의 제1 게이트 펄스(Gm+1)와 캐리 신호가 출력된다. 홀딩 스테이지(HST1)의 출력(Hout)은 제2 블록에서 다수의 스테이지들(STm+1 ~ STm+4)에 입력될 수 있다. The holding stage HST1 generates an output in response to the holding clock HCLK. The output Hout of the holding stage HST1 is generated. The output Hout of the holding stage HST1 is input to the start signal terminal of the (m + 1) th stage STm + 1 generating the first gate pulse in the second block, The first gate pulse Gm + 1 of the second block and the carry signal are output when the Q node of the second block is charged and a clock is input to the (m + 1) th stage STm + 1. The output Hout of the holding stage HST1 may be input to the plurality of stages STm + 1 to STm + 4 in the second block.

홀딩 클럭(HCLK)은 반드시 터치 센싱 기간의 종료 직후에 또는 디스플레이 기간의 초기에 발생되어야 한다. 홀딩 클럭(HCLK)은 1 수평 기간 내외의 작은 펄스폭으로 발생될 수 있으나 이에 한정되지 않는다. 홀딩 클럭(HCLK)이 터치 센싱 기간(Tt1) 내에서 발생되면 다음 블록에서 게이트 펄스들이 출력되기 시작하여 디스플레이 기간으로 진입하기 때문에 터치 센싱 기간이 부족해져서 터치 센싱을 할 수 없다. The holding clock HCLK must necessarily occur immediately after the end of the touch sensing period or at the beginning of the display period. The holding clock HCLK may be generated with a small pulse width within one horizontal period, but is not limited thereto. If the holding clock HCLK is generated within the touch sensing period Tt1, the gate pulses start to be outputted in the next block and enter the display period, so that the touch sensing period becomes short and the touch sensing can not be performed.

도 12에서, CLK1~CLKm, DMY11~DMY15, 및 HCLK은 제1 블록의 스테이지들(ST1~STm, DST11~DST15, HST1)에 입력되는 클럭이다. 홀딩 클럭을 제외한 클럭(CLK1~CLKm, DMY11~DMY15)은 8 상(phase) 클럭으로 발생될 수 있다. 이 경우, 제1 클럭 배선을 통해 제8i+1(i는 양의 정수) 클럭이 발생되고, 제2 클럭 배선을 통해 제8i+2 클럭이 발생된다. 제7 클럭 배선을 통해 제8i+7 클럭이 발생되고, 제8 클럭 배선을 통해 제8i+8 클럭이 발생된다.12, CLK1 to CLKm, DMY11 to DMY15, and HCLK are clocks input to the stages (ST1 to STm, DST11 to DST15, and HST1) of the first block. The clocks (CLK1 to CLKm, DMY11 to DMY15) except for the holding clock can be generated with an 8-phase clock. In this case, the 8i + 1 (i is a positive integer) clock is generated through the first clock wiring, and the (8i + 2) clock is generated through the second clock wiring. The eighth clock is generated through the seventh clock wiring, and the eighth clock + 8th clock is generated through the eighth clock wiring.

스테이지들 각각의 회로 구성을 도 14를 결부하여 설명하기로 한다. 도 14에서 QB 노드와 그 제어 회로는 생략되어 있다. The circuit configuration of each of the stages will be described with reference to FIG. 14, the QB node and its control circuit are omitted.

스테이지들(ST1, DST1, HST1) 각각은 제1 TFT(T11), 제2 TFT(T91) 및 제3 TFT(T92)를 포함한다. 도 14에서, "VST"는 스타트 신호 단자에 입력되는 게이트 스타트 펄스 또는 이전 스테이지로부터 출력된 캐리 신호이다. Each of the stages ST1, DST1 and HST1 includes a first TFT T11, a second TFT T91 and a third TFT T92. 14, "VST" is a gate start pulse inputted to the start signal terminal or a carry signal outputted from the previous stage.

제1 TFT(T11)는 게이트 스타트 펄스(VST) 또는 이전 스테이지로부터 출력된 캐리 신호에 응답하여 턴-온(turn-on)되어 게이트 하이 전압(VGH)을 Q 노드에 공급한다. 제1 TFT(T1)의 게이트는 스타트 신호 단자에 접속된다. 제1 스테이지(ST1)의 스타트 단자에는 게이트 스타트 펄스(VST)가 입력된다. 제1 더미 스테이지(DST11)의 스타트 단자에는 제m 스테이지(STm)로부터 출력된 캐리 신호가 입력된다. 홀딩 스테이지(HST1)의 스타트 단자에는 더미 스테이지(DST12)로부터 출력된 캐리 신호가 입력된다. 제1 TFT(T11)의 드레인에는 게이트 하이 전압(VGH)이 공급된다. 제1 TFT(T11)의 소스는 Q 노드에 접속된다.The first TFT T11 is turned on in response to the gate start pulse VST or the carry signal output from the previous stage to supply the gate high voltage VGH to the Q node. The gate of the first TFT (T1) is connected to the start signal terminal. A gate start pulse VST is input to the start terminal of the first stage ST1. The carry signal output from the m-th stage STm is input to the start terminal of the first dummy stage DST11. The carry signal output from the dummy stage DST12 is input to the start terminal of the holding stage HST1. A gate high voltage (VGH) is supplied to the drain of the first TFT (T11). The source of the first TFT T11 is connected to the Q node.

제2 TFT(T91)는 Q 노드 전압이 게이트 전압으로 입력되는 제1 풀업 트랜지스터이다. 제1 스테이지의 제2 TFT(T92)는 Q 노드가 클럭에 따라 부트스트래핑되어 VGH 이상의 전압으로 충전될 때 제1 게이트 펄스를 제1 게이트 라인에 공급한다. 제1 더미 스테이지(DST1)와 홀딩 스테이지(HST1)의 제2 TFT(T91)는 게이트 라인과 분리된다.The second TFT T91 is a first pull-up transistor to which a Q-node voltage is inputted as a gate voltage. The second TFT (T92) of the first stage supplies the first gate pulse to the first gate line when the Q node is bootstrapped in accordance with the clock and charges to a voltage of VGH or higher. The first dummy stage DST1 and the second TFT T91 of the holding stage HST1 are separated from the gate line.

제2 TFT(T92)의 게이트는 Q 노드에 접속된다. 제2 TFT(T92)의 드레인은 클럭 단자에 접속되어 클럭(CLK1, HCLK)을 입력 받는다. 제1 더미 스테이지의 제2 TFT(T92)에는 8상 클럭에서 제1 클럭 배선을 통해 클럭이 입력될 수 있다. 홀딩 스테이지(HST1)에서 제2 TFT(T91)의 소스는 홀딩 클럭(HCLK)이 입력된다. 제1 스테이지에서, 제2 TFT(92)의 소스는 제1 게이트 라인에 연결된다. 제1 더미 스테이지(DST1)와 홀딩 스테이지(HST1)에서 제2 TFT(T91)의 소스는 플로팅(floating)되어 게이트 라인과 연결되지 않는다. And the gate of the second TFT (T92) is connected to the Q node. The drain of the second TFT (T92) is connected to a clock terminal to receive clocks CLK1 and HCLK. A clock may be input to the second TFT (T92) of the first dummy stage through the first clock wiring at the 8-phase clock. In the holding stage HST1, the source of the second TFT T91 is input with the holding clock HCLK. In the first stage, the source of the second TFT 92 is connected to the first gate line. The source of the second TFT T91 in the first dummy stage DST1 and the holding stage HST1 is floated and is not connected to the gate line.

제3 TFT(T92)는 Q 노드 전압이 게이트 전압으로 입력되는 제2 풀업 트랜지스터이다. 제3 TFT(T93)는 Q 노드가 클럭에 따라 부트스트래핑되어 VGH 이상의 전압으로 충전될 때 캐리 신호(C1, DUMC1, Hout)를 출력한다. 홀딩 스테이지(HST1)의 출력(Hout)은 다음 블록(제2 블록)의 제1 스테이지인 제m+1 스테이지(STm+1)의 클럭 단자에 입력된다. 제m+1 스테이지(STm+1)는 클럭 단자를 통해 홀딩 스테이지의 출력(Hout)이 공급될 때 부트스트래핑으로 인해 Q 노드를 충전하여 게이트 펄스(Gm+1)와 캐리 신호(SET)를 출력한다. The third TFT T92 is a second pull-up transistor to which the Q node voltage is input as the gate voltage. The third TFT T93 outputs the carry signals C1, DUMC1, and Hout when the Q node is bootstrapped according to the clock and charges to a voltage equal to or higher than VGH. The output Hout of the holding stage HST1 is input to the clock terminal of the (m + 1) th stage STm + 1, which is the first stage of the next block (second block). The (m + 1) th stage STm + 1 charges the Q node due to bootstrapping when the output Hout of the holding stage is supplied through the clock terminal to output the gate pulse Gm + 1 and the carry signal SET do.

본 발명은 터치 센싱 기간이 끝난 직후 홀딩 스테이지로부터 출력된 캐리 신호를 이용하여 디스플레이 기간이 재개되는 제2 블록 이후의 블록들마다 홀딩 스테이지의 출력(Hout)으로 스테이지들의 Q 노드를 충전하여 블록들 간의 라인 딤을 방지할 수 있다. 터치 센싱 기간 직후 홀딩 스테이지의 출력이 캐리 신호(SET)로서 다음 블록의 스테이지들에 공급되기 때문에 제2 블록 이후의 블록들로부터 출력되는 게이트 펄스는 제1 블록으로부터 출력되는 게이트 펄스와 동일하게 될 수 있다.The present invention is characterized in that the Q node of the stages is charged with the output (Hout) of the holding stage for each block after the second block in which the display period is resumed using the carry signal outputted from the holding stage immediately after the touch sensing period, The line dim can be prevented. Since the output of the holding stage is supplied to the stages of the next block as the carry signal SET immediately after the touch sensing period, the gate pulse output from the blocks after the second block becomes equal to the gate pulse output from the first block have.

도 11에서 게이트 펄스를 출력하는 스테이지들(ST1~STm, STm+1, STm+2)의 Q 노드는 VGL 전위로 방전되이 있으므로 클럭(CLK)이 그 스테이지들에 입력되더라도 출력을 발생하지 않는다. 도 11 내지 도 14에 도시된 실시예는 터치 센싱 기간 동안 클럭(CLK)이 발생되어도 GIP 회로가 오동작하지 않는다. 따라서, 이 실시예는 GIP 회로에 디스플레이 기간과 터치 센싱 기간 동안 클럭(CLK)이 연속적으로 입력될 수 있으므로 클럭(CLK)을 변조할 필요가 없다. 11, since the Q node of the stages ST1 to STm, STm + 1 and STm + 2 for outputting the gate pulse is discharged to the VGL potential, no output is generated even if the clock CLK is input to the stages. In the embodiment shown in FIGS. 11 to 14, even if the clock CLK is generated during the touch sensing period, the GIP circuit does not malfunction. Therefore, this embodiment does not need to modulate the clock (CLK) since the clock (CLK) can be input continuously during the display period and the touch sensing period in the GIP circuit.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

100 : 표시패널 102 : 데이터 구동부
104 : 게이트 구동부 106 : 타이밍 콘트롤러
110 : 터치 센싱 회로100: display panel 102: data driver
104: Gate driver 106: Timing controller
110: Touch sensing circuit

Claims (14)

터치 센서들이 내장된 픽셀 어레이를 포함하고, 상기 픽셀 어레이가 다수의 블록들로 분할 구동되는 표시패널;
디스플레이 기간에 블록 단위로 픽셀들에 입력 영상의 데이터를 기입하는 디스플레이 구동회로; 및
터치 센싱 기간 동안, 터치 인에이블 신호에 응답하여 상기 터치 센서들을 구동하는 터치 센싱 회로를 포함하고,
상기 디스플레이 구동회로는 게이트 펄스를 상기 표시패널의 게이트 라인들에 순차적으로 공급하는 게이트 구동부를 포함하고,
상기 게이트 구동부는 게이트 시프트 클럭을 입력 받아 상기 게이트 펄스를 시프트시키는 시프트 레지스터를 포함하고,
상기 시프트 레지스터는,
제N(N은 양의 정수) 블록의 마지막 게이트 라인으로 상기 게이트 펄스를 출력하는 제n(n은 양의 정수) 스테이지와, 제N+1 블록의 첫 번째 게이트 라인으로 상기 게이트 펄스를 출력하는 제n+1 스테이지 사이에 연결된 더미 스테이지를 포함하고,
상기 더미 스테이지는 보상 신호 또는 별도의 홀딩 클럭에 응답하여 출력을 발생하고,
상기 제n+1 스테이지는 상기 더미 스테이지의 출력에 응답하여 상기 제N+1 블록의 첫 번째 게이트 라인으로 상기 게이트 펄스를 출력하고,
상기 보상 신호는 상기 터치 인에이블 신호에 동기되어 상기 터치 센싱 기간 내에서 발생되고,
상기 홀딩 클럭은 상기 터치 센싱 기간의 종료 직후에 또는 상기 디스플레이 기간의 초기에 발생되는 표시장치. A display panel including a pixel array in which touch sensors are incorporated, the pixel array being dividedly driven into a plurality of blocks;
A display driving circuit for writing data of an input image to pixels in units of blocks in a display period; And
And a touch sensing circuit for driving the touch sensors in response to a touch enable signal during a touch sensing period,
Wherein the display driving circuit includes a gate driver for sequentially supplying gate pulses to the gate lines of the display panel,
Wherein the gate driver includes a shift register for receiving the gate shift clock and shifting the gate pulse,
The shift register includes:
(N is a positive integer) stage for outputting the gate pulse to the last gate line of the Nth (N is a positive integer) block and a gate for outputting the gate pulse to the first gate line of the And a dummy stage connected between the n + 1 stages,
The dummy stage generates an output in response to a compensation signal or a separate holding clock,
The (n + 1) -th stage outputs the gate pulse to the first gate line of the (N + 1) -th block in response to the output of the dummy stage,
Wherein the compensation signal is generated in the touch sensing period in synchronization with the touch enable signal,
Wherein the holding clock is generated immediately after the end of the touch sensing period or at the beginning of the display period. 제 1 항에 있어서,
상기 더미 스테이지의 Q 노드는 제n-1 스테이지의 출력 신호에 따라 충전되는 표시장치. The method according to claim 1,
And the Q node of the dummy stage is charged according to the output signal of the (n-1) th stage. 제 2 항에 있어서,
상기 더미 스테이지는
상기 보상 신호가 입력될 때 상기 더미 스테이지의 출력 신호를 라이징시키는 풀업 트랜지스터를 포함하는 표시장치. 3. The method of claim 2,
The dummy stage
And a pull-up transistor for rising the output signal of the dummy stage when the compensation signal is inputted. 제 3 항에 있어서,
상기 제n+1 스테이지는
상기 더미 스테이지의 출력 신호에 따라 턴-온되어 상기 제n+1 스테이지의 Q 노드를 충전하는 스위치 소자를 포함하는 표시장치. The method of claim 3,
The (n + 1) th stage
And a switch element for turning on according to an output signal of the dummy stage to charge the Q node of the (n + 1) -th stage. 제 1 항에 있어서,
상기 더미 스테이지를 제외한 스테이지들로부터 출력된 게이트 펄스가 상기 표시패널의 게이트 라인들에 공급되는 표시장치. The method according to claim 1,
And gate pulses outputted from the stages other than the dummy stage are supplied to the gate lines of the display panel. 제 1 항에 있어서,
상기 보상 신호의 펄스 폭이 2 수평 기간 보다 크고 상기 터치 인에이블 신호의 펄스 폭 이하인 표시장치.The method according to claim 1,
Wherein the pulse width of the compensation signal is greater than two horizontal periods and equal to or less than the pulse width of the touch enable signal. 제 6 항에 있어서,
상기 더미 스테이지에 상기 보상 신호가 입력되면 상기 게이트 시프트 클럭이 터치 센싱 기간 동안 발생되지 않는 표시장치.The method according to claim 6,
Wherein when the compensation signal is input to the dummy stage, the gate shift clock is not generated during the touch sensing period. 제 1 항에 있어서,
상기 더미 스테이지에 상기 홀딩 클럭이 입력되면, 상기 게이트 시프트 클럭이 터치 센싱 기간 동안 발생되는 표시장치. The method according to claim 1,
Wherein when the holding clock is input to the dummy stage, the gate shift clock is generated during the touch sensing period. 터치 센서들이 내장된 표시패널이 다수의 블록들로 분할 구동되는 표시장치의 게이트 구동 회로에 있어서,
상기 게이트 구동 회로는
게이트 시프트 클럭을 입력 받아 상기 게이트 펄스를 시프트시키는 시프트 레지스터를 이용하여 게이트 펄스를 상기 표시패널의 게이트 라인들에 순차적으로 공급하고,
상기 시프트 레지스터는,
제N(N은 양의 정수) 블록의 마지막 게이트 라인으로 상기 게이트 펄스를 출력하는 제n(n은 양의 정수) 스테이지와, 제N+1 블록의 첫 번째 게이트 라인으로 상기 게이트 펄스를 출력하는 제n+1 스테이지 사이에 연결된 더미 스테이지를 포함하고,
상기 더미 스테이지는 보상 신호 또는 별도의 홀딩 클럭에 응답하여 출력을 발생하고,
상기 제n+1 스테이지는 상기 더미 스테이지의 출력에 응답하여 상기 제N+1 블록의 첫 번째 게이트 라인으로 상기 게이트 펄스를 출력하고,
상기 보상 신호는 상기 터치 인에이블 신호에 동기되어 상기 터치 센싱 기간 내에서 발생되고,
상기 홀딩 클럭은 상기 터치 센싱 기간의 종료 직후에 또는 상기 디스플레이 기간의 초기에 발생되는 표시장치의 게이트 구동 회로. A gate driving circuit of a display device in which a display panel in which touch sensors are incorporated is dividedly driven by a plurality of blocks,
The gate driving circuit
Sequentially supplying a gate pulse to the gate lines of the display panel using a shift register that receives a gate shift clock and shifts the gate pulse,
The shift register includes:
(N is a positive integer) stage for outputting the gate pulse to the last gate line of the Nth (N is a positive integer) block and a gate for outputting the gate pulse to the first gate line of the And a dummy stage connected between the n + 1 stages,
The dummy stage generates an output in response to a compensation signal or a separate holding clock,
The (n + 1) -th stage outputs the gate pulse to the first gate line of the (N + 1) -th block in response to the output of the dummy stage,
Wherein the compensation signal is generated in the touch sensing period in synchronization with the touch enable signal,
Wherein the holding clock is generated immediately after the end of the touch sensing period or at the beginning of the display period. 제 9 항에 있어서,
상기 더미 스테이지의 Q 노드는 제n-1 스테이지의 출력 신호에 따라 충전되는 표시장치의 게이트 구동 회로. 10. The method of claim 9,
And the Q node of the dummy stage is charged in accordance with the output signal of the (n-1) th stage. 제 10 항에 있어서,
상기 더미 스테이지는
상기 보상 신호가 입력될 때 상기 더미 스테이지의 출력 신호를 라이징시키는 풀업 트랜지스터를 포함하는 표시장치의 게이트 구동 회로. 11. The method of claim 10,
The dummy stage
And a pull-up transistor for raising an output signal of the dummy stage when the compensation signal is input. 제 11 항에 있어서,
상기 제n+1 스테이지는
상기 더미 스테이지의 출력 신호에 따라 턴-온되어 상기 제n+1 스테이지의 Q 노드를 충전하는 스위치 소자를 포함하는 표시장치의 게이트 구동 회로. 12. The method of claim 11,
The (n + 1) th stage
And a switch element for turning on according to an output signal of the dummy stage to charge the Q node of the (n + 1) -th stage. 제 12 항에 있어서,
상기 더미 스테이지에 상기 보상 신호가 입력되면 상기 게이트 시프트 클럭이 터치 센싱 기간 동안 발생되지 않는 표시장치의 게이트 구동 회로.13. The method of claim 12,
And when the compensation signal is input to the dummy stage, the gate shift clock is not generated during the touch sensing period. 제 9 항에 있어서,
상기 더미 스테이지에 홀딩 클럭이 입력되면, 상기 게이트 시프트 클럭이 터치 센싱 기간 동안 발생되는 표시장치의 게이트 구동 회로. 10. The method of claim 9,
Wherein the gate shift clock is generated during a touch sensing period when a holding clock is input to the dummy stage.
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