KR20160061474A - Organic Light Emitting Display Device - Google Patents

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Abstract

The present invention relates to an organic light emitting display device including a display panel, a scan driving unit, and a data driving unit. The display panel displays an image. The scan driving unit supplies a scan signal to the display panel. The data driving unit supplies a data signal to the display panel. The display panel is disposed in a vertical direction between two sub pixels horizontally adjacent to each other, and includes a compensation line that the two sub pixels share. The organic light emitting display device reduces the number of power lines wired inside the display panel, and improves an aperture ratio of the sub pixels to implement high resolution.

Description

유기전계발광표시장치{Organic Light Emitting Display Device}[0001] The present invention relates to an organic light emitting display device,

본 발명은 유기전계발광표시장치에 관한 것이다.The present invention relates to an organic light emitting display.

유기전계발광표시장치에 사용되는 유기전계발광소자는 두 개의 전극 사이에 발광층이 형성된 자발광소자이다. 유기전계발광소자는 전자(electron) 주입전극(cathode)과 정공(hole) 주입전극(anode)으로부터 각각 전자와 정공을 발광층 내부로 주입시켜, 주입된 전자와 정공이 결합한 엑시톤(exciton)이 여기 상태로부터 기저상태로 떨어질 때 발광하는 소자이다.An organic electroluminescent device used in an organic electroluminescent display device is a self-luminous device in which a light emitting layer is formed between two electrodes. The organic electroluminescent device injects electrons and holes from the electron injecting electrode and the hole injecting electrode into the light emitting layer, and excites the excited electrons and holes, And emits light when it is dropped to the ground state.

유기전계발광소자를 이용한 유기전계발광표시장치는 빛이 방출되는 방향에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 및 양면발광(Dual-Emission) 등이 있고, 구동방식에 따라 수동매트릭스형(Passive Matrix)과 능동매트릭스형(Active Matrix) 등으로 나누어진다.The organic light emitting display device using the organic electroluminescent device has a top emission mode, a bottom emission mode, and a dual emission mode depending on a direction in which light is emitted, Passive matrix type and active matrix type according to the following.

유기전계발광표시장치는 매트릭스 형태로 배치된 복수의 서브 픽셀에 스캔신호, 데이터 신호 및 전원 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있다.In the organic light emitting display, when a scan signal, a data signal, a power supply, and the like are supplied to a plurality of subpixels arranged in a matrix form, the selected subpixel emits light, thereby displaying an image.

유기전계발광표시장치는 서브 픽셀 내에 포함된 구동 트랜지스터의 문턱전압이 이동하기 때문에 시간에 따라 구동전류가 낮아져 소자의 수명이 감소한다. 이에 따라, 유기전계발광표시장치는 구동 트랜지스터의 문턱전압 이동 특성에 대한 보상을 수행하기 위해 보상회로를 사용한다.In the organic light emitting display, since the threshold voltage of the driving transistor included in the sub-pixel is shifted, the driving current is lowered with time, and the lifetime of the device is reduced. Accordingly, the organic light emitting display uses a compensation circuit to compensate for the threshold voltage transfer characteristic of the driving transistor.

그런데, 종래 유기전계발광표시장치는 서브 픽셀 내에 보상회로를 추가할 경우 한정된 면적 내에 회로를 구현해야 하는 어려움이 있어 고해상도 구현시 개구율 저하와 더불어 레이아웃 효율이 저하되는 단점 등이 있어 이의 개선이 요구된다.However, in the conventional organic light emitting display device, when a compensation circuit is added in a sub-pixel, it is difficult to implement a circuit within a limited area. Therefore, it is required to improve the aperture ratio and the layout efficiency when the high resolution is realized. .

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 표시패널의 내부에 배선된 전원라인의 개수를 절감하고 또한 서브 픽셀의 개구율을 향상하여 고해상도 구현이 가능한 유기전계발광표시장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-mentioned problems of the related art, and it is an object of the present invention to provide an organic light emitting display device capable of realizing a high resolution by reducing the number of power lines wired in a display panel and improving the aperture ratio of sub-

상술한 과제 해결 수단으로 본 발명은 표시패널, 스캔구동부 및 데이터구동부를 포함하는 유기전계발광표시장치에 관한 것이다. 표시패널은 영상을 표시한다. 스캔구동부는 표시패널에 스캔신호를 공급한다. 데이터구동부는 표시패널에 데이터신호를 공급한다. 표시패널은 좌우로 인접하는 두 개의 서브 픽셀 사이에 수직 방향으로 배치되고 두 개의 서브 픽셀이 공유하는 보상라인을 포함한다.According to an aspect of the present invention, there is provided an organic light emitting display including a display panel, a scan driver, and a data driver. The display panel displays the image. The scan driver supplies a scan signal to the display panel. The data driver supplies a data signal to the display panel. The display panel includes a compensation line which is arranged in a vertical direction between two adjacent sub pixels and which is shared by two sub pixels.

표시패널에 포함된 서브 픽셀은 제1스캔라인에 게이트전극이 연결되고 제1데이터라인에 소오스전극이 연결되고 제1커패시터의 일단에 드레인전극이 연결되며 서브 픽셀의 평면 상에서 상단에 배치된 제1트랜지스터와, 제2스캔라인에 게이트전극이 연결되고 보상라인에 소오스전극이 연결되고 구동 트랜지스터의 드레인전극에 드레인전극이 연결되며 서브 픽셀의 평면 상에서 제1커패시터와 제2스캔라인 사이에 위치하는 제2트랜지스터와, 제3스캔라인에 게이트전극이 연결되고 제1전원라인에 소오스전극이 연결되고 구동 트랜지스터의 소오스전극에 드레인전극이 연결되며 서브 픽셀의 평면 상에서 제1트랜지스터와 제1커패시터 사이에 배치된 제3트랜지스터와, 제1트랜지스터의 드레인전극에 게이트전극이 연결되고 제3트랜지스터의 드레인전극에 소오스전극이 연결되고 제1커패시터에 드레인전극이 연결되며 서브 픽셀의 평면 상에서 제1트랜지스터와 제2트랜지스터 사이에 배치된 구동 트랜지스터와, 제1트랜지스터의 드레인전극에 일단이 연결되고 구동 트랜지스터의 드레인전극에 타단이 연결되며 서브 픽셀의 평면 상에서 제3트랜지스터와 제2커패시터 사이에 배치된 제1커패시터와, 제1전원라인에 일단이 연결되고 구동 트랜지스터의 드레인전극에 타단이 연결되며 서브 픽셀의 평면 상에서 제1커패시터와 제2스캔라인 사이에 배치된 제2커패시터를 각각 포함할 수 있다.The subpixel included in the display panel includes a first scan line, a gate electrode connected to the first scan line, a source electrode connected to the first data line, a drain electrode connected to one end of the first capacitor, A gate electrode is connected to a second scan line, a source electrode is connected to a compensation line, a drain electrode is connected to a drain electrode of the driving transistor, and a drain electrode is disposed between the first capacitor and the second scan line on the sub- A second transistor connected to the first scan line, a gate electrode connected to the third scan line, a source electrode connected to the first power line, a drain electrode connected to the source electrode of the driving transistor, and a first transistor disposed between the first transistor and the first capacitor, A gate electrode is connected to a drain electrode of the first transistor, and a gate electrode of the third transistor is connected to a drain electrode of the third transistor A driving transistor connected between the first transistor and the second transistor on the plane of the subpixel and having one end connected to the drain electrode of the first transistor and a drain electrode connected to the drain electrode of the driving transistor, A first capacitor connected between the third transistor and the second capacitor on the plane of the subpixel and having one end connected to the first power supply line and the other end connected to the drain electrode of the driving transistor, And a second capacitor disposed between the first capacitor and the second scan line.

보상라인은 두 개의 서브 픽셀의 노드에 초기화전압을 공급하는 라인이거나 두 개의 서브 픽셀의 노드를 센싱하는 라인일 수 있다.The compensation line may be a line that supplies an initialization voltage to the nodes of two subpixels or a line that senses the nodes of two subpixels.

두 개의 서브 픽셀은 보상라인을 기준으로 좌우 미러 형태로 배치된 트랜지스터들과 커패시터들을 각각 포함할 수 있다.The two subpixels may each include transistors and capacitors arranged in a left-right mirror configuration with respect to the compensation line.

보상라인은 두 개의 서브 픽셀에 구분되어 연결된 데이터라인들과 동일한 층 및 동일한 재료로 이루어질 수 있다.
The compensation lines may be made of the same layer and the same material as the data lines connected to two sub pixels.

본 발명은 인접하는 서브 픽셀이 하나의 전원라인을 공유하도록 설계 면적을 확보(레이아웃 효율 향상)하고 표시패널의 내부에 배선된 전원라인의 개수를 절감하고 또한 서브 픽셀의 개구율을 향상하여 고해상도 구현이 가능한 유기전계발광표시장치를 제공하는 효과가 있다.The present invention provides a high-resolution display device in which the design area is secured (the layout efficiency is improved) so that adjacent subpixels share one power supply line, the number of power supply lines wired in the display panel is reduced, There is an effect of providing an organic electroluminescent display device which can be realized.

도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 개략적인 구성도.
도 2는 본 발명의 일 실시예에 따른 서브 픽셀을 개략적으로 나타낸 회로 구성도.
도 3은 본 발명의 일 실시예에 따른 서브 픽셀을 구체적으로 나타낸 회로 구성도.
도 4는 보상회로를 갖는 서브 픽셀의 회로 구성을 나타낸 실험예.
도 5는 도 4에 도시된 실험예의 레이아웃을 블록 형태로 간략화하여 나타낸 평면도.
도 6은 보상회로를 갖는 서브 픽셀의 회로 구성을 나타낸 실시예.
도 7은 도 6에 도시된 실시예의 레이아웃을 블록 형태로 간략화하여 나타낸 평면도.
도 8은 도 6에 도시된 실시예의 레이아웃을 더욱 상세히 나타낸 평면도.
도 9는 실험예의 서브 픽셀 구조로 구현된 표시패널을 나타낸 도면.
도 10은 실시예의 서브 픽셀 구조로 구현된 표시패널을 나타낸 도면.
도 11은 실험예의 서브 픽셀과 실시예의 서브 픽셀 간의 개구율 차이를 보여주는 도면.1 is a schematic view of an organic light emitting display device according to an embodiment of the present invention;
2 is a circuit configuration diagram schematically showing a subpixel according to an embodiment of the present invention;
3 is a circuit diagram specifically showing a subpixel according to an embodiment of the present invention;
4 is an experimental example showing a circuit configuration of a subpixel having a compensation circuit.
Fig. 5 is a plan view schematically showing the layout of the experimental example shown in Fig. 4 in block form. Fig.
6 is a circuit diagram showing a circuit configuration of a subpixel having a compensation circuit.
Fig. 7 is a plan view schematically showing the layout of the embodiment shown in Fig. 6 in block form. Fig.
8 is a plan view showing in more detail the layout of the embodiment shown in Fig.
9 shows a display panel implemented with a subpixel structure in an experimental example.
10 illustrates a display panel implemented with a sub-pixel structure of an embodiment.
11 is a view showing an aperture ratio difference between a subpixel in an experimental example and a subpixel in the embodiment;

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 개략적인 구성도이고, 도 2는 본 발명의 일 실시예에 따른 서브 픽셀을 개략적으로 나타낸 회로 구성도이며, 도 3은 본 발명의 일 실시예에 따른 서브 픽셀을 구체적으로 나타낸 회로 구성도이다.FIG. 1 is a schematic configuration diagram of an organic light emitting display according to an embodiment of the present invention. FIG. 2 is a circuit configuration diagram schematically illustrating a subpixel according to an embodiment of the present invention. FIG. 4 is a circuit diagram showing a subpixel according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 유기전계발광표시장치에는 타이밍제어부(110), 데이터구동부(130), 스캔구동부(120) 및 표시패널(160)이 포함된다.1, an organic light emitting display according to an embodiment of the present invention includes a timing controller 110, a data driver 130, a scan driver 120, and a display panel 160. Referring to FIG.

타이밍제어부(110)는 외부로부터 공급된 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK) 등의 타이밍신호를 이용하여 데이터구동부(130)와 스캔구동부(120)의 동작 타이밍을 제어한다. 타이밍제어부(110)는 1 수평 기간의 데이터 인에이블 신호(DE)를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 타이밍제어부(110)에서 생성되는 제어신호들에는 스캔구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함된다.The timing controller 110 receives data from a data driver (not shown) using timing signals such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE, and a clock signal CLK supplied from the outside 130 and the scan driver 120 according to the control signal. The timing control unit 110 can determine the frame period by counting the data enable signal DE in one horizontal period so that the externally supplied vertical sync signal Vsync and the horizontal sync signal Hsync can be omitted. The control signals generated by the timing controller 110 include a gate timing control signal GDC for controlling the operation timing of the scan driver 120 and a data timing control signal DDC for controlling the operation timing of the data driver 130. [ ).

스캔구동부(120)는 타이밍제어부(110)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트 구동전압의 레벨을 시프트시키면서 스캔신호를 생성한다. 스캔구동부(120)는 표시패널(160)에 포함된 서브 픽셀들(SP)에 연결된 스캔라인들(SL1 ~ SLm)을 통해 스캔신호를 공급한다.The scan driver 120 generates a scan signal while shifting the level of the gate driving voltage in response to the gate timing control signal GDC supplied from the timing controller 110. The scan driver 120 supplies the scan signals through the scan lines SL1 to SLm connected to the subpixels SP included in the display panel 160. [

데이터구동부(130)는 타이밍제어부(110)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍제어부(110)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터구동부(130)는 데이터신호(DATA)를 감마 기준전압에 대응하여 디지털신호를 아날로그신호로 변환한다. 데이터구동부(130)는 표시패널(160)에 포함된 서브 픽셀들(SP)에 연결된 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 공급한다.The data driver 130 samples and latches the data signal DATA supplied from the timing controller 110 in response to the data timing control signal DDC supplied from the timing controller 110 and converts the sampled data signal into data of a parallel data system . The data driver 130 converts the data signal DATA into an analog signal corresponding to the gamma reference voltage. The data driver 130 supplies the data signal DATA through the data lines DL1 to DLn connected to the subpixels SP included in the display panel 160. [

표시패널(160)은 다양한 색의 빛을 발광하는 서브 픽셀들(SP)을 포함한다. 서브 픽셀들(SP)에는 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀이 포함되고 경우에 따라 백색 서브 픽셀 등이 포함되기도 한다. 한편, 백색 서브 픽셀이 포함된 표시패널(160)은 각 서브 픽셀들(SP)의 발광층이 적색, 녹색 및 청색을 발광하지 않고 백색을 발광할 수 있다. 이 경우, 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀의 내부에서 백색으로 발광된 빛은 색변환필터(예: RGB 컬러필터)에 의해 적색, 녹색 및 청색으로 변환되어 출사된다. 반면, 백색 서브 픽셀의 내부에서 백색으로 발광된 빛은 변환 없이 그대로 출사된다.The display panel 160 includes sub-pixels SP that emit light of various colors. The subpixels SP include red subpixels, green subpixels, and blue subpixels, and in some cases, white subpixels. On the other hand, the display panel 160 including white subpixels can emit white light without emitting red, green, and blue light emission layers of the subpixels SP. In this case, light emitted in white within the red subpixel, the green subpixel, and the blue subpixel is converted into red, green, and blue by a color conversion filter (e.g., RGB color filter) and emitted. On the other hand, the light emitted in white within the white subpixel is emitted without conversion.

표시패널(160)에 포함된 서브 픽셀들(SP)은 데이터신호(DATA) 및 스캔신호와 더불어 제1전원라인(EVDD)을 통해 공급된 고전위전압, 제2전원라인(EVSS)을 통해 공급된 저전위전압을 기반으로 구동한다.The subpixels SP included in the display panel 160 are supplied with the data signal DATA and the scan signal in addition to the high potential voltage supplied through the first power line EVDD and the high potential voltage supplied through the second power line EVSS Based on the low potential voltage.

표시패널(160)에 포함된 서브 픽셀들(SP)은 보상라인(VINIT)을 통한 전압 공급 또는 전압 센싱 동작을 기반으로 보상 구동한다. 일례로, 보상라인(VINIT)은 특정 노드를 초기화하는 초기화전압라인이 될 수 있다. 다른 예로, 보상라인(VINIT)은 특정 노드를 센싱하는 센싱라인이 될 수 있다. 이하에서는 보상라인(VINIT)을 통해 특정 노드를 초기화하는 초기화전압이 공급되는 것을 일례로 설명한다.The sub-pixels SP included in the display panel 160 compensate drive based on the voltage supply or voltage sensing operation through the compensation line VINIT. In one example, the compensation line VINIT may be an initialization voltage line that initializes a particular node. As another example, the compensation line VINIT may be a sensing line sensing a particular node. Hereinafter, an initialization voltage for initializing a specific node via the compensation line VINIT is supplied as an example.

표시패널(160)은 데이터구동부(130) 및 스캔구동부(120) 등으로부터 공급된 구동신호에 대응하여 빛을 발광하는 서브 픽셀들(SP)을 기반으로 특정 영상을 표시하게 된다.The display panel 160 displays a specific image based on the sub-pixels SP that emit light corresponding to the driving signals supplied from the data driver 130 and the scan driver 120.

도 2에 도시된 바와 같이, 표시패널(160)에 포함된 서브 픽셀은 제1트랜지스터(T1), 유기 발광다이오드(OLED), 구동 트랜지스터(DT), 제1커패시터(Cst1) 및 보상회로(CC)를 포함한다. 보상회로(CC)에 포함된 회로는 제2스캔라인(SCAN B)(또는 보상 스캔라인)과 보상라인(VINIT)에 연결된다.2, the subpixel included in the display panel 160 includes a first transistor T1, an organic light emitting diode OLED, a driving transistor DT, a first capacitor Cst1, and a compensation circuit CC ). The circuit included in the compensation circuit CC is connected to the second scan line SCAN B (or the compensation scan line) and the compensation line VINIT.

도 3에 도시된 바와 같이, 보상회로(CC)는 예컨대, 제2 및 제3트랜지스터(T2, T3)와 제2커패시터(Cst2)를 포함할 수 있다. 표시패널(160)의 서브 픽셀에 보상회로(CC)가 포함된 경우를 일례로 이의 구성 및 접속관계를 개략적으로 설명하면 다음과 같다.As shown in FIG. 3, the compensation circuit CC may include, for example, second and third transistors T2 and T3 and a second capacitor Cst2. The configuration and the connection relationship of the sub pixel of the display panel 160 including the compensation circuit CC will be described below.

제1트랜지스터(T1)는 제1스캔라인(SCAN A)에 게이트전극이 연결되고 제1데이터라인(DL1)에 제1전극이 연결되고 제1커패시터(Cst1)의 일단에 제2전극이 연결된다. 제1트랜지스터(T1)는 제1스캔라인(SCAN A)을 통해 공급된 제1스캔신호에 대응하여 제1데이터라인(DL1)을 통해 공급된 데이터신호를 제1커패시터(Cst1)에 전달하는 역할을 한다.The first transistor T1 has a gate electrode connected to the first scan line SCAN A and a first electrode connected to the first data line DL1 and a second electrode connected to one end of the first capacitor Cst1 . The first transistor T1 transmits a data signal supplied through the first data line DL1 to the first capacitor Cst1 corresponding to the first scan signal supplied through the first scan line SCANA .

제2트랜지스터(T2)(또는 제1보상 트랜지스터)는 제2스캔라인(SCAN B)에 게이트전극이 연결되고 보상라인(VINIT)에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 제2트랜지스터(T2)는 제2스캔라인(SCAN B)을 통해 공급된 제2스캔신호에 대응하여 보상라인(VINIT)을 통해 공급된 초기화전압을 유기 발광다이오드(OLED)의 애노드전극에 전달하는 역할을 한다.The gate electrode of the second transistor T2 is connected to the second scan line SCAN B and the first electrode of the second transistor T2 is connected to the compensation line VINIT and the anode electrode of the organic light emitting diode OLED And the second electrode is connected. The second transistor T2 transfers the initialization voltage supplied through the compensation line VINIT to the anode electrode of the organic light emitting diode OLED in response to the second scan signal supplied through the second scan line SCAN B It plays a role.

제3트랜지스터(T3)(또는 제2보상 트랜지스터)는 제3스캔라인(EM)에 게이트전극이 연결되고 제1전원라인(EVDD)에 제1전극이 연결되고 구동 트랜지스터(DT)의 제1전극에 제2전극이 연결된다. 제3트랜지스터(T3)는 제3스캔라인(EM)을 통해 공급된 제3스캔신호에 대응하여 제1전원라인(EVDD)을 통해 공급된 고전위전압을 구동 트랜지스터(DT)에 전달하는 역할을 한다.The third transistor T3 (or the second compensation transistor) has a gate electrode coupled to the third scan line EM and a first electrode coupled to the first power supply line EVDD, The second electrode is connected. The third transistor T3 has a role of transferring the high potential voltage supplied through the first power supply line EVDD to the driving transistor DT corresponding to the third scan signal supplied through the third scan line EM do.

제1커패시터(Cst1)는 구동 트랜지스터(DT)의 게이트전극에 일단이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 타단이 연결된다. 제1커패시터(Cst1)는 제1데이터라인(DL1)을 통해 공급된 데이터신호를 데이터전압으로 저장하고, 저장된 데이터전압을 구동 트랜지스터(DT)의 게이트전극에 제공하는 역할을 한다.The first capacitor Cst1 has one end connected to the gate electrode of the driving transistor DT and the other end connected to the anode electrode of the organic light emitting diode OLED. The first capacitor Cst1 stores the data signal supplied through the first data line DL1 as a data voltage and provides the stored data voltage to the gate electrode of the driving transistor DT.

제2커패시터(Cst2)는 제1전원라인(EVDD)에 일단이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 타단이 연결된다. 제2커패시터(Cst2)는 제1전원라인(EVDD)에 연결된 제3트랜지스터(T3)와 유기 발광다이오드(OLED)의 애노드전극 사이에 흐르는 노드전압을 저장하는 역할을 한다.The second capacitor Cst2 is connected at one end to the first power supply line EVDD and at the other end to the anode electrode of the organic light emitting diode OLED. The second capacitor Cst2 serves to store the node voltage flowing between the third transistor T3 connected to the first power supply line EVDD and the anode electrode of the organic light emitting diode OLED.

유기 발광다이오드(OLED)는 구동 트랜지스터(DT)의 제2전극에 애노드전극이 연결되고 제2전원라인(EVSS)에 캐소드전극이 연결된다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DT)에 의해 발생된 구동전류에 대응하여 빛을 발광하는 역할을 한다.In the organic light emitting diode OLED, the anode electrode is connected to the second electrode of the driving transistor DT and the cathode electrode is connected to the second power supply line EVSS. The organic light emitting diode OLED emits light corresponding to the driving current generated by the driving transistor DT.

앞서 설명된 유기전계발광표시장치는 서브 픽셀 내에 포함된 구동 트랜지스터(DT)의 문턱전압이 이동하기 때문에 시간에 따라 구동전류가 낮아져 소자의 수명이 감소하는바, 이에 대한 보상을 수행하기 위해 보상회로(CC)를 사용한다.In the organic light emitting display device described above, since the threshold voltage of the driving transistor DT included in the sub-pixel is shifted, the driving current is lowered with time and the lifetime of the device is reduced. (CC) is used.

그런데, 서브 픽셀 내에 보상회로(CC)를 추가할 경우 한정된 면적 내에 회로를 구현해야 하는 어려움이 있어 고해상도 구현시 개구율 저하와 더불어 레이아웃 효율이 저하되는 단점 등이 있어 이의 개선이 요구된다.However, when a compensation circuit CC is added to a sub-pixel, it is difficult to implement a circuit within a limited area, which results in lowering of the aperture ratio and lowering of layout efficiency in realizing a high resolution.

이하, 보상회로(CC)를 갖는 실험예의 서브 픽셀을 기준으로 고해상도 구현시 개구율 저하와 더불어 레이아웃 효율이 저하되는 단점을 개선할 수 있는 방안을 모색한다.Hereinafter, a method of improving the aperture ratio and reducing the layout efficiency when the high resolution is implemented based on the subpixel of the experimental example having the compensation circuit CC is searched.

도 4는 보상회로를 갖는 서브 픽셀의 회로 구성을 나타낸 실험예이고, 도 5는 도 4에 도시된 실험예의 레이아웃을 블록 형태로 간략화하여 나타낸 평면도이다.FIG. 4 is an experimental example showing a circuit configuration of a sub-pixel having a compensation circuit, and FIG. 5 is a plan view showing a layout of the experimental example shown in FIG.

도 4에 도시된 바와 같이, 첫 번째 스캔라인(SL1)에는 도 3을 참조하여 설명한 바와 같은 회로 구성 및 접속관계를 갖는 제1 및 제2서브 픽셀(SP1, SP2)이 배치된다. 제1 및 제2서브 픽셀(SP1, SP2)에는 보상회로(CC)가 각각 포함된다.As shown in FIG. 4, first and second sub-pixels SP1 and SP2 having a circuit configuration and a connection relationship as described with reference to FIG. 3 are arranged in the first scan line SL1. The first and second sub-pixels SP1 and SP2 each include a compensation circuit CC.

도면을 통해 알 수 있듯이, 첫 번째 스캔라인(SL1)에 포함된 스캔라인들(SCAN A, SCAN B, EM)은 수평 방향으로 배선된다. 그리고 보상라인(VINIT) 또한 첫 번째 스캔라인(SL1)에 포함된 스캔라인들(SCAN A, SCAN B, EM)과 동일하게 수평 방향으로 배선된다. 이와 달리, 데이터라인들(DL1, DL2) 및 보상라인(VINIT)은 수직 방향으로 배선된다.As shown in the figure, the scan lines SCAN A, SCAN B, and EM included in the first scan line SL 1 are wired in the horizontal direction. The compensation line VINIT is also wired in the horizontal direction in the same manner as the scan lines SCAN A, SCAN B and EM included in the first scan line SL 1. On the other hand, the data lines DL1 and DL2 and the compensation line VINIT are wired in the vertical direction.

도 4에 도시된 제1 및 제2서브 픽셀(SP1, SP2)을 기준으로 레이아웃을 하면 도 5에 도시된 바와 같이 제1전원라인(EVDD)과 데이터라인들(DL1, DL2)은 수직 방향(y 방향 참조)으로 배선되지만, 보상라인(VINIT)은 수평 방향(x 방향 참조)으로 배선된다.5, when the first and second subpixels SP1 and SP2 shown in FIG. 4 are laid out, the first power supply line (EVDD) and the data lines (DL1 and DL2) y direction), but the compensation line VINIT is wired in the horizontal direction (see x direction).

실험예와 같이, 보상라인(VINIT)을 수평 방향으로 배선하는 이유는 서브 픽셀의 수평 방향의 길이가 수직 방향의 길에 대해 1/3에 해당하기 때문에 제1전원라인(EVDD) 및 데이터라인들(DL1, DL2)과 더불어 보상라인(VINIT)을 수평 방향으로 배선할 수 있는 공간이 부족하기 때문이다.The reason why the compensating line VINIT is wired in the horizontal direction as in the experimental example is that the horizontal length of the subpixel corresponds to 1/3 of the length of the vertical direction so that the first power supply line EVDD and the data lines This is because there is not enough space for wiring the compensating line VINIT in the horizontal direction together with the first and second scanning lines DL1 and DL2.

또한, PPI(Pixels per inch)가 높아짐에 따라 스캔라인을 구성하는 금속으로 보상라인(VINIT)을 형성하기 어렵다. 이 때문에, 보상라인(VINIT)은 애노드전극을 구성하는 금속에 의해 형성되는데, 이 경우 하부 금속과 연결하기 위한 콘택홀을 형성해야 하는바 개구율 저하를 야기한다.In addition, as the PPI (Pixels per inch) increases, it is difficult to form the compensation line (VINIT) with the metal constituting the scan line. For this reason, the compensation line VINIT is formed by the metal constituting the anode electrode. In this case, a contact hole for connecting to the lower metal must be formed, which causes a drop in the aperture ratio.

도 6은 보상회로를 갖는 서브 픽셀의 회로 구성을 나타낸 실시예이고, 도 7은 도 6에 도시된 실시예의 레이아웃을 블록 형태로 간략화하여 나타낸 평면도이며, 도 8은 도 6에 도시된 실시예의 레이아웃을 더욱 상세히 나타낸 평면도이다.FIG. 6 is an embodiment showing a circuit configuration of a subpixel having a compensation circuit, FIG. 7 is a plan view schematically showing the layout of the embodiment shown in FIG. 6 in a block form, FIG. 8 is a layout In more detail.

도 6에 도시된 바와 같이, 첫 번째 스캔라인(SL1)에는 도 3을 참조하여 설명한 바와 같은 회로 구성 및 접속관계를 갖는 제1 및 제2서브 픽셀(SP1, SP2)이 배치된다. 제1 및 제2서브 픽셀(SP1, SP2)에는 보상회로(CC)가 각각 포함된다.As shown in FIG. 6, the first and second subpixels SP1 and SP2 having a circuit configuration and a connection relationship as described with reference to FIG. 3 are arranged in the first scan line SL1. The first and second sub-pixels SP1 and SP2 each include a compensation circuit CC.

도면을 통해 알 수 있듯이, 첫 번째 스캔라인(SL1)에 포함된 스캔라인들(SCAN A, SCAN B, EM)은 수평 방향으로 배선된다. 반면 제1전원라인(EVDD), 데이터라인들(DL1, DL2) 및 보상라인(VINIT)은 수직 방향으로 배선된다. 이때, 좌우로 인접하는 서브 픽셀(SP1, SP2) 사이에 하나의 보상라인(VINIT)을 배선하여 이들이 공유할 수 있도록 배치한다.As shown in the figure, the scan lines SCAN A, SCAN B, and EM included in the first scan line SL 1 are wired in the horizontal direction. On the other hand, the first power supply line EVDD, the data lines DL1 and DL2 and the compensation line VINIT are wired in the vertical direction. At this time, one compensation line (VINIT) is arranged between the left and right adjacent subpixels (SP1, SP2) so that they can be shared.

이처럼, 좌우로 인접하는 두 개의 서브 픽셀(SP1, SP2)씩 보상라인(VINIT)을 공유하도록 설계하면 두 개의 서브 픽셀마다 1개의 제3전원라인을 줄일 수 있게 된다. 그러므로, 실시예는 실험예 대비 보상라인(VINIT)의 개수를 반으로 절감할 수 있다.As described above, if the compensation line VINIT is shared by two adjacent subpixels SP1 and SP2, one third power supply line can be reduced for each of the two subpixels. Therefore, the embodiment can reduce the number of compensation lines VINIT in comparison with the experimental example by half.

도 6에 도시된 제1 및 제2서브 픽셀(SP1, SP2)을 기준으로 레이아웃을 하면 도 7에 도시된 바와 같이 제1전원라인(EVDD)과 데이터라인들(DL1, DL2)과 더불어 보상라인(VINIT)은 수직 방향(y 방향 참조)으로 배선된다.6, when the first and second sub-pixels SP1 and SP2 are laid out on the basis of the first power line EVDD and the data lines DL1 and DL2 as shown in FIG. 7, (VINIT) is wired in the vertical direction (see y direction).

실시예와 같이, 보상라인(VINIT)을 수직 방향으로 배선할 수 있는 이유는 좌우로 인접하는 제1 및 제2서브 픽셀(SP1, SP2) 사이에 하나의 보상라인(VINIT)을 배선하여 이들이 공유할 수 있도록 배치하였기 때문이다.The reason why the compensation line VINIT can be wired in the vertical direction as in the embodiment is that a single compensation line VINIT is wired between the first and second sub-pixels SP1 and SP2 which are adjacent to each other, Because it is possible to do so.

또한, 보상라인(VINIT)을 수직 방향으로 배치하고 데이터라인들(DL1, DL2)을 구성하는 금속과 동일한 층에 동일한 금속으로 보상라인(VINIT)을 구성하여 개구율 저하를 야기하는 콘택홀을 생략(콘택홀 불필요)할 수 있었기 때문이다.In addition, the compensation line VINIT is arranged in the vertical direction and the compensation line VINIT is formed of the same metal in the same layer as the metal constituting the data lines DL1 and DL2, thereby eliminating the contact hole causing the aperture ratio to decrease Contact holes are unnecessary).

이에 따라, 실시예는 실험예에서 수평 방향으로 배선된 보상라인(VINIT)을 수직 방향으로 변경함에 따라 생성된 여유공간(SPC)을 개구율 확장에 이용할 수 있다. 그리고 실시예는 데이터라인들(DL1, DL2)을 구성하는 금속과 동일한 금속으로 보상라인(VINIT)을 구성하므로 PPI가 높아지더라도 설계에 따른 제약 사항을 상당부분 해소할 수 있을 것으로 기대된다.Accordingly, the embodiment can utilize the generated clearance space (SPC) in the aperture ratio expansion by vertically changing the compensation line VINIT wired in the horizontal direction in the experimental example. In addition, since the embodiment constitutes the compensation line (VINIT) with the same metal as the metal constituting the data lines (DL1, DL2), it is expected that the design constraint can be largely solved even if the PPI increases.

실시예는 앞서 설명된 제1 및 제2서브 픽셀(SP1, SP2)이 표시패널에 반복 배치되는 형태로 레이아웃되거나 다음과 같이 다른 실시예의 형태로 레이아웃될 수도 있다.The embodiment may be laid out such that the first and second sub-pixels SP1 and SP2 described above are repeatedly arranged on the display panel, or may be laid out in the form of another embodiment as follows.

보상라인(VINIT)을 공유하는 제2서브 픽셀(SP2) 그리고 이와 인접하는 제3서브 픽셀(미도시)은 이들 사이에 배선된 제1전원라인(EVDD)을 공유할 수 있다. 그러나, 제3서브 픽셀은 자신과 인접하는 제4서브 픽셀(미도시) 간의 사이에 배선된 제1전원라인을 공유할 수도 있다. 이 경우, 제3서브 픽셀과 제4서브 픽셀은 제3전원라인과 제1전원라인 이상 두 개의 라인을 공유하는 구조가 된다.The second subpixel SP2 sharing the compensation line VINIT and the third subpixel (not shown) adjacent thereto can share the first power supply line EVDD wired therebetween. However, the third subpixel may share a first power line wired between itself and a fourth subpixel (not shown). In this case, the third subpixel and the fourth subpixel have a structure sharing two lines over the third power supply line and the first power supply line.

그러므로, 좌우로 인접하는 서브 픽셀은 하나에 해당하는 보상라인(VINIT)을 공유하거나 두 개에 해당하는 보상라인(VINIT)과 제1전원라인(EVDD)을 공유하는 구조를 가질 수 있다. 이 때문에, 표시패널에는 보상라인(VINIT)을 공유하는 서브 픽셀들로 구성된 제1그룹과 보상라인(VINIT)과 제1전원라인(EVDD)을 공유하는 서브 픽셀들 구성된 제2그룹이 포함된다.Therefore, the subpixels adjacent to the left and right may share a compensation line VINIT corresponding to one, or may have a structure sharing two compensation lines VINIT and the first power supply line EVDD. To this end, the display panel includes a first group of subpixels sharing a compensation line (VINIT) and a second group of subpixels sharing a compensation line (VINIT) and a first power supply line (EVDD).

이하, 도 6에 도시된 실시예의 레이아웃을 더욱 상세히 나타내면 다음의 도 8과 같다. 다만, 도 8의 레이아웃은 서브 픽셀의 중요 회로와 더불어 신호 및 전원라인의 배치를 보여주기 위한 것임을 참조한다.Hereinafter, the layout of the embodiment shown in FIG. 6 will be described in more detail as shown in FIG. However, it should be noted that the layout of FIG. 8 is intended to show the arrangement of the signal and the power supply line together with the important circuit of the subpixel.

[제1서브 픽셀: SP1][First sub-pixel: SP1]

제1전원라인(EVDD)은 제1서브 픽셀(SP1)의 좌측에 수직 방향으로 배치된다. 제1데이터라인(DL1)은 제1전원라인(EVDD)의 우측에 수직 방향으로 배치된다. 보상라인(VINIT)은 제1서브 픽셀(SP1)의 우측에 수직 방향으로 배치된다.The first power supply line EVDD is arranged in the vertical direction to the left of the first sub-pixel SP1. The first data line DL1 is arranged in the vertical direction on the right side of the first power source line EVDD. The compensation line VINIT is arranged in the vertical direction on the right side of the first sub-pixel SP1.

제1스캔라인(SCAN A)은 제1서브 픽셀(SP1)의 상측에 수평 방향으로 배치된다. 제2스캔라인(SCAN B)은 제1서브 픽셀(SP1)의 하측에 수평 방향으로 배치된다. 제3스캔라인(EM)은 제1스캔라인(SCAN A)과 제2스캔라인(SCAN B) 사이에 위치하되, 제1스캔라인(SCAN A)과 인접하여 수평 방향으로 배치된다.The first scan line SCAN A is arranged horizontally above the first sub-pixel SP1. The second scan line SCAN B is arranged horizontally below the first sub-pixel SP1. The third scan line EM is disposed between the first scan line SCAN A and the second scan line SCAN B and horizontally adjacent to the first scan line SCAN A. [

제1트랜지스터(T1)는 제1서브 픽셀(SP1)의 상단에 배치된다. 제1트랜지스터(T1)는 제1스캔라인(SCAN A)에 게이트전극이 연결되고 제1데이터라인(DL1)에 소오스전극(S)이 연결되고 제1커패시터(Cst1)의 일단에 드레인전극(D)이 연결된다.The first transistor T1 is arranged at the top of the first sub-pixel SP1. The first transistor T1 has a gate electrode connected to the first scan line SCAN A and a source electrode S connected to the first data line DL1 and a drain electrode D connected to one end of the first capacitor Cst1. ).

제3트랜지스터(T3)는 제1트랜지스터(T1)와 제1커패시터(Cst1) 사이에 배치된다. 제3트랜지스터(T3)는 제3스캔라인(EM)에 게이트전극(G1, G2)이 연결되고 제1전원라인(EVDD)에 소오스전극(S)이 연결되고 구동 트랜지스터(DT)의 소오스전극(S)에 드레인전극(D)이 연결된다. 제3트랜지스터(T3)는 제1 및 제2게이트전극(G1, G2)을 가질 수 있다.The third transistor T3 is disposed between the first transistor T1 and the first capacitor Cst1. The third transistor T3 has the gate electrodes G1 and G2 connected to the third scan line EM and the source electrode S connected to the first power line EVDD and the source electrode S are connected to a drain electrode D. The third transistor T3 may have first and second gate electrodes G1 and G2.

구동 트랜지스터(DT)는 제1트랜지스터(T1)와 제2트랜지스터(T2) 사이에 배치된다. 구동 트랜지스터(DT)는 제1트랜지스터(T1)의 드레인전극(D)에 게이트전극이 연결되고 제3트랜지스터(T3)의 드레인전극(D)에 소오스전극(S)이 연결되고 제1커패시터(Cst1)에 드레인전극(D)이 연결된다.The driving transistor DT is disposed between the first transistor T1 and the second transistor T2. The driving transistor DT has a gate electrode connected to the drain electrode D of the first transistor T1 and a source electrode S connected to the drain electrode D of the third transistor T3, The drain electrode D is connected.

제1커패시터(Cst1)는 제3트랜지스터(T3)와 제2커패시터(Cst2) 사이에 배치된다. 제1커패시터(Cst1)는 제1트랜지스터(T1)의 드레인전극(D)에 일단이 연결되고 구동 트랜지스터(DT)의 드레인전극(D)에 타단이 연결된다.The first capacitor Cst1 is disposed between the third transistor T3 and the second capacitor Cst2. The first capacitor Cst1 has one end connected to the drain electrode D of the first transistor T1 and the other end connected to the drain electrode D of the driving transistor DT.

제2커패시터(Cst2)는 제1커패시터(Cst1)와 제2스캔라인(SCAN B) 사이에 배치된다. 제2커패시터(Cst2)는 제1전원라인(EVDD)에 일단이 연결되고 구동 트랜지스터(DT)의 드레인전극(D)에 타단이 연결된다.The second capacitor Cst2 is disposed between the first capacitor Cst1 and the second scan line SCANB. The second capacitor Cst2 has one end connected to the first power supply line EVDD and the other end connected to the drain electrode D of the driving transistor DT.

제2트랜지스터(T2)는 제1커패시터(Cst1)와 제2스캔라인(SCAN B) 사이에 위치하되, 제2커패시터(Cst2) 대비 우측 하부에 배치된다. 제2트랜지스터(T2)는 제2스캔라인(SCAN B)에 게이트전극이 연결되고 보상라인(VINIT)에 소오스전극(S)이 연결되고 구동 트랜지스터(DT)의 드레인전극(D)에 드레인전극(D)이 연결된다.The second transistor T2 is disposed between the first capacitor Cst1 and the second scan line SCAN B and is disposed on the lower right side of the second capacitor Cst2. The second transistor T2 has a gate electrode connected to the second scan line SCAN B and a source electrode S connected to the compensation line VINIT and a drain electrode D connected to the drain electrode D of the driving transistor DT. D) are connected.

[제2서브 픽셀: SP2][Second sub-pixel: SP2]

제2서브 픽셀(SP2)은 제1서브 픽셀(SP1)과 유사 또는 동일한 회로의 구성 및 접속 관계를 가질 수 있으나 제1서브 픽셀(SP1)과 미러(Mirror) 형태(좌우 미러 형태)로 배치된다. 그러므로, 제2서브 픽셀(SP2)에 대한 레이아웃과 관련된 설명은 생략한다.The second subpixel SP2 may have a configuration and a connection relationship similar to or the same as the first subpixel SP1 but is arranged in the form of a first subpixel SP1 and a mirror form . Therefore, a description related to the layout for the second subpixel SP2 is omitted.

위의 설명 및 도시된 레이아웃을 통해 알 수 있듯이, 좌우로 인접하는 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2)은 이들 사이에 위치하는 보상라인(VINIT)을 공유하도록 미러 형태로 형성된다. 그러므로, 실시예와 같은 구조로 표시패널을 구현하면 개구율의 향상과 더불어 PPI가 높아지더라도 설계에 따른 제약 사항을 상당부분 해소할 수 있을 것으로 기대된다.As can be seen from the above description and the layout shown in the drawings, the first sub-pixel SP1 and the second sub-pixel SP2 adjacent to each other are formed in a mirror shape so as to share a compensation line VINIT located therebetween. do. Therefore, if the display panel is implemented with the same structure as that of the embodiment, it is expected that the aperture ratio will be improved and the PPI will increase, but the constraint according to the design can be largely solved.

이하, 개구율 향상과 관련된 설명에 대한 이해를 돕기 위해 실험예의 서브 픽셀 구조로 구현된 표시패널과 실시예의 서브 픽셀 구조 로 구현된 표시패널을 비교 설명한다.Hereinafter, a display panel implemented with a subpixel structure and a display panel implemented with a subpixel structure according to an embodiment will be described in order to facilitate understanding of the explanation related to the aperture ratio enhancement.

도 9는 실험예의 서브 픽셀 구조로 구현된 표시패널을 나타낸 도면이고, 도 10은 실시예의 서브 픽셀 구조로 구현된 표시패널을 나타낸 도면이며, 도 11은 실험예의 서브 픽셀과 실시예의 서브 픽셀 간의 개구율 차이를 보여주는 도면이다.FIG. 9 is a view showing a display panel implemented with a subpixel structure in an experimental example, FIG. 10 is a view illustrating a display panel implemented with a subpixel structure in the embodiment, Fig.

도 9 내지 도 11에 도시된 바와 같이, 실험예의 서브 픽셀 구조로 구현된 표시패널(160)은 매 수평 방향(x)마다 보상라인(VINIT)이 배치된다. 이 때문에, 실험예의 서브 픽셀들(SP11 ~ SP32)은 개구부(OPN)의 수직 방향(y)을 확장할 수 없다.As shown in FIGS. 9 to 11, a compensation line VINIT is arranged in every horizontal direction (x) of the display panel 160 implemented in the sub-pixel structure of the experimental example. Therefore, the subpixels SP11 to SP32 in the experimental example can not extend the vertical direction y of the opening OPN.

반면, 실시예의 서브 픽셀 구조로 구현된 표시패널(160)은 매 수직 방향(y)마다 보상라인(VINIT)이 배치된다. 이 때문에, 실시예의 서브 픽셀들(SP11 ~ SP32)은 실험예의 서브 픽셀들(SP11 ~ SP32) 대비 여유공간(SPC)을 확보할 수 있다. 그 결과, 실시예의 서브 픽셀들(SP11 ~ SP32)은 확보된 여유공간(SPC)을 기반으로 개구부(OPN)의 수직 방향(y)을 더 확장(α만큼)할 수 있다.On the other hand, in the display panel 160 implemented with the sub-pixel structure of the embodiment, the compensation line VINIT is arranged every vertical direction (y). Therefore, the subpixels SP11 to SP32 of the embodiment can secure a free space (SPC) with respect to the subpixels SP11 to SP32 of the experimental example. As a result, the subpixels SP11 to SP32 of the embodiment can further expand the vertical direction y of the opening OPN (by?) Based on the reserved space SPC.

한편, 본 발명에서는 실험예를 기준으로 이의 개구율을 확보하기 위한 예를 실시예로 하였다. 그러므로, 앞서 설명된 실시예는 하나의 예시로 해석되어야 한다. 그리고 기 설명한 바와 같이 보상라인(VINIT)은 서브 픽셀의 보상 구동에 사용되는 라인에 해당하는바, 전원라인은 물론 센싱라인으로도 해석되어야한다.On the other hand, in the present invention, an example for securing an aperture ratio thereof based on an experimental example is set as an example. Therefore, the embodiments described above should be construed as an example. As described above, the compensation line (VINIT) corresponds to the line used for the compensation driving of the subpixels, and must be interpreted as a sensing line as well as a power supply line.

이상 본 발명은 인접하는 서브 픽셀이 하나의 전원라인을 공유하도록 설계 면적을 확보(레이아웃 효율 향상)하고 표시패널의 내부에 배선된 전원라인의 개수를 절감하고 또한 서브 픽셀의 개구율을 향상하여 고해상도 구현이 가능한 유기전계발광표시장치를 제공하는 효과가 있다.As described above, according to the present invention, a design area is secured (layout efficiency is improved) so that adjacent subpixels share one power supply line, the number of power supply lines wired in the display panel is reduced, There is an effect of providing an organic electroluminescent display device capable of realizing an organic electroluminescent display device.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood that the invention may be practiced. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. In addition, the scope of the present invention is indicated by the following claims rather than the detailed description. Also, all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included within the scope of the present invention.

110: 타이밍제어부 130: 데이터구동부
120: 스캔구동부 160: 표시패널
T1: 제1트랜지스터 OLED: 유기 발광다이오드
DT: 구동 트랜지스터 Cst1: 제1커패시터
CC: 보상회로 VINIT: 보상라인110: timing controller 130: data driver
120: scan driver 160: display panel
T1: first transistor OLED: organic light emitting diode
DT: driving transistor Cst1: first capacitor
CC: Compensation circuit VINIT: Compensation line

Claims (4)

표시패널;
상기 표시패널에 스캔신호를 공급하는 스캔구동부; 및
상기 표시패널에 데이터신호를 공급하는 데이터구동부를 포함하며,
상기 표시패널은 좌우로 인접하는 두 개의 서브 픽셀 사이에 수직 방향으로 배치되고 상기 두 개의 서브 픽셀이 공유하는 보상라인을 포함하고,
상기 표시패널에 포함된 서브 픽셀은
제1스캔라인에 게이트전극이 연결되고 제1데이터라인에 소오스전극이 연결되고 제1커패시터의 일단에 드레인전극이 연결되며 상기 서브 픽셀의 평면 상에서 상단에 배치된 제1트랜지스터와,
제2스캔라인에 게이트전극이 연결되고 상기 보상라인에 소오스전극이 연결되고 구동 트랜지스터의 드레인전극에 드레인전극이 연결되며 상기 서브 픽셀의 평면 상에서 상기 제1커패시터와 상기 제2스캔라인 사이에 위치하는 제2트랜지스터와,
제3스캔라인에 게이트전극이 연결되고 제1전원라인에 소오스전극이 연결되고 상기 구동 트랜지스터의 소오스전극에 드레인전극이 연결되며 상기 서브 픽셀의 평면 상에서 상기 제1트랜지스터와 상기 제1커패시터 사이에 배치된 제3트랜지스터와,
상기 제1트랜지스터의 드레인전극에 게이트전극이 연결되고 상기 제3트랜지스터의 드레인전극에 소오스전극이 연결되고 상기 제1커패시터에 드레인전극이 연결되며 상기 서브 픽셀의 평면 상에서 상기 제1트랜지스터와 상기 제2트랜지스터 사이에 배치된 상기 구동 트랜지스터와,
상기 제1트랜지스터의 드레인전극에 일단이 연결되고 상기 구동 트랜지스터의 드레인전극에 타단이 연결되며 상기 서브 픽셀의 평면 상에서 상기 제3트랜지스터와 제2커패시터 사이에 배치된 상기 제1커패시터와,
상기 제1전원라인에 일단이 연결되고 상기 구동 트랜지스터의 드레인전극에 타단이 연결되며 상기 서브 픽셀의 평면 상에서 상기 제1커패시터와 상기 제2스캔라인 사이에 배치된 상기 제2커패시터를 각각 포함하는 유기전계발광표시장치.Display panel;
A scan driver for supplying a scan signal to the display panel; And
And a data driver for supplying a data signal to the display panel,
Wherein the display panel includes a compensation line arranged in a vertical direction between two sub pixels adjacent to the left and right and shared by the two sub pixels,
The sub-pixels included in the display panel
A first transistor having a gate electrode connected to a first scan line, a source electrode connected to a first data line, a drain electrode connected to one end of the first capacitor,
A gate electrode is connected to a second scan line, a source electrode is connected to the compensation line, a drain electrode is connected to a drain electrode of the driving transistor, and a second capacitor is located between the first capacitor and the second scan line A second transistor,
A gate electrode is connected to a third scan line, a source electrode is connected to a first power supply line, a drain electrode is connected to a source electrode of the driving transistor, and a first transistor is disposed between the first transistor and the first capacitor on a plane of the subpixel A third transistor,
A gate electrode is connected to a drain electrode of the first transistor, a source electrode is connected to a drain electrode of the third transistor, a drain electrode is connected to the first capacitor, and the first transistor and the second The driving transistor disposed between the transistors,
The first capacitor having one end connected to a drain electrode of the first transistor and the other end connected to a drain electrode of the driving transistor and disposed between the third transistor and the second capacitor on a plane of the subpixel,
And a second capacitor connected between the first capacitor and the second scan line on the plane of the subpixel, the first capacitor having one end connected to the first power supply line and the other end connected to the drain electrode of the driving transistor, An electroluminescent display device. 제1항에 있어서,
상기 보상라인은
상기 두 개의 서브 픽셀의 노드에 초기화전압을 공급하는 라인이거나 상기 두 개의 서브 픽셀의 노드를 센싱하는 라인인 것을 특징으로 하는 유기전계발광표시장치.The method according to claim 1,
The compensation line
Wherein the line for supplying the initialization voltage to the node of the two subpixels or the line for sensing the node of the two subpixels. 제1항에 있어서,
상기 두 개의 서브 픽셀은
상기 보상라인을 기준으로 좌우 미러 형태로 배치된 트랜지스터들과 커패시터들을 각각 포함하는 유기전계발광표시장치.The method according to claim 1,
The two sub-
Wherein the organic light emitting display comprises transistors and capacitors arranged in a left-right mirror shape on the basis of the compensation line. 제1항에 있어서,
상기 보상라인은
상기 두 개의 서브 픽셀에 구분되어 연결된 데이터라인들과 동일한 층 및 동일한 재료로 이루어진 것을 특징으로 하는 유기전계발광표시장치.The method according to claim 1,
The compensation line
Wherein the data lines are formed of the same layer and the same material as the data lines connected to the two sub pixels.
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