KR20160049173A - 표시장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시장치는 기판, 차광부, 복수의 개구부 및 차광패턴들을 포함한다. 기판은 표시영역 및 게이트 구동부를 포함한다. 차광부는 표시영역과 게이트 구동부 사이에 위치한다. 복수의 개구부는 차광부에 위치한다. 차광부에는 복수의 개구부를 일부 덮는 둘 이상의 차광패턴들을 포함한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 보다 자세하게는 외부 및 내부 광에 의한 박막트랜지스터의 신뢰성을 향상시키고 표시 불량을 방지할 수 있는 표시장치에 관한 것이다.
최근, 표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정표시장치(Liquid Crystal Display : LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 유기전계발광표시장치(Organic Light Emitting Device) 등과 같은 여러 가지의 디스플레이가 실용화되고 있다. 이들 중, 유기전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 차세대 표시장치로 주목받고 있다.
표시장치를 구동하는 방식에는 수동 매트릭스(passive matrix) 방식과 박막 트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식이 있다. 수동 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 매트릭스 방식은 박막트랜지스터를 각 화소 전극에 연결하고 박막트랜지스터의 게이트 전극에 연결된 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다.
박막트랜지스터는 이동도, 누설전류 등과 같은 기본적인 박막트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 여기서, 박막트랜지스터의 액티브층은 주로 비정질 실리콘 또는 다결정 실리콘으로 형성되는데, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 전기적 신뢰성이 확보되지 못하는 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다.
한편, 산화물 반도체로 액티브층을 형성할 경우, 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있으며 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하기 때문에 최근 박막트랜지스터로의 응용에 있어 큰 관심을 끌고 있다. 액티브층에 사용될 수 있는 산화물 반도체로는 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등을 그 예로 들 수 있다. 산화물 반도체 액티브층을 포함하는 박막트랜지스터는 다양한 구조로 이루어질 수 있으나, 이 중 코플라나(Coplanar) 또는 에치 스토퍼(etch stopper) 구조 등이 소자 특성 상 많이 사용되고 있다.
코플라나 구조는 액티브층의 하부가 광에 노출되기 때문에 광을 차단하기 위한 차광막(Light shield layer)이 적용된다. 하지만 고이동도의 액티브층을 적용하는 경우 광에 대한 민감도가 크게 때문에 외부광 뿐만 아니라 내부 광에 대한 영향도 고려해야 한다. 대부분의 금속 혹은 반도체 재료를 이용한 차광막의 경우 외부 광 차단에 대해 효과가 있는 반면, 내부 광에 대해서는 반사를 유도하여 광을 전파할 수 있는 소스(Source)로 작용할 수도 있다. 따라서, 내부 광에 의한 소자 열화를 방지하고 소자 동작의 신뢰성을 향상시키기 위한 기술개발이 요구되고 있다.
본 발명은 외부 및 내부 광에 의한 박막트랜지스터의 신뢰성을 향상시키고 표시 불량을 방지할 수 있는 표시장치를 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시장치는 기판, 차광부, 복수의 개구부 및 차광패턴들을 포함한다. 기판은 표시영역 및 게이트 구동부를 포함한다. 차광부는 표시영역과 게이트 구동부 사이에 위치한다. 복수의 개구부는 차광부에 위치한다. 차광부에는 복수의 개구부를 일부 덮는 둘 이상의 차광패턴들을 포함한다.
표시영역과 게이트 구동부에는 기판 상에 버퍼층, 층간 절연막, 제1 패시베이션막, 오버코트층 및 제2 패시베이션막을 포함하며, 복수의 개구부는 제1 내지 제5 개구부를 포함하며, 제1 개구부는 버퍼층에 위치하고, 제2 개구부는 층간 절연막에 위치하고, 제3 개구부는 제1 패시베이션막에 위치하고, 제4 개구부는 오버코트층에 위치하고, 제5 개구부는 제2 패시베이션막에 위치한다.
복수의 차광패턴들은 제1 및 제2 차광패턴을 포함하며, 제1 차광패턴은 제1 및 제2 개구부를 덮고, 제2 차광패턴은 제3 내지 제5 개구부를 덮는다.
표시영역에는 기판 상에 액티브층, 게이트 전극, 소스 전극과 드레인 전극을 포함하는 박막트랜지스터를 포함하고, 박막트랜지스터에 연결되는 화소 전극과 화소 전극 상에 위치하는 유기막층 및 대향 전극을 포함한다.
제1 차광패턴은 소스 전극과 동일한 재료로 이루어지고, 제2 차광패턴은 화소 전극과 동일한 재료로 이루어진다.
제2 차광패턴은 제1 차광패턴에 컨택한다.
기판 상에 제1 차광막을 더 포함하며, 제1 차광패턴은 제1 개구부를 통해 제1 차광막에 컨택한다.
복수의 차광패턴들은 게이트 라인에 중첩하는 제3 및 제4 차광패턴을 더 포함하며, 제3 차광패턴은 제1 차광패턴과 이격되며 제1 및 제2 개구부를 덮고, 제4 차광패턴은 제2 차광패턴과 이격되며 제3 내지 제5 개구부를 덮는다.
제3 차광패턴은 게이트 라인에 컨택한다.
또한, 본 발명의 일 실시예에 따른 표시장치는 기판, 하나 이상의 화소들, 차광부를 포함한다. 기판은 표시영역을 포함한다. 하나 이상의 화소들은 표시영역에 위치하며, 데이터 라인, 공통전원 라인, 박막트랜지스터 및 화소 전극을 포함한다. 차광부는 화소 전극을 둘러싼다. 차광부에 복수의 개구부가 위치하고, 복수의 개구부를 일부 덮는 데이터 라인, 공통전원 라인, 화소 전극 및 차광패턴을 포함한다.
기판 상에 버퍼층, 층간 절연막, 제1 패시베이션막, 오버코트층 및 제2 패시베이션막을 포함하며, 복수의 개구부는 제1 내지 제5 개구부를 포함하며, 제1 개구부는 버퍼층에 위치하고, 제2 개구부는 층간 절연막에 위치하고, 제3 개구부는 제1 패시베이션막에 위치하고, 제4 개구부는 오버코트층에 위치하고, 제5 개구부는 제2 패시베이션막에 위치한다.
데이터 라인, 공통전원 라인 및 차광패턴은 제1 및 제2 개구부를 덮고, 화소 전극은 제3 내지 제5 개구부를 덮는다.
화소는 액티브층, 게이트 전극, 소스 전극과 드레인 전극을 포함하는 박막트랜지스터를 포함하고, 박막트랜지스터에 연결되는 화소 전극과 화소 전극 상에 위치하는 유기막층 및 대향 전극을 포함한다.
차광패턴은 소스 전극과 동일한 재료로 이루어진다.
화소 전극은 차광패턴, 데이터 라인 및 공통전원 라인에 인접한 층간 절연막에 컨택한다.
기판 상에 제1 차광막 및 제1 차광막 상에 위치하는 제2 차광막을 더 포함하며, 차광패턴, 데이터 라인 및 공통전원 라인은 제1 개구부를 통해 제2 차광막에 컨택한다.
기판 상에 게이트 절연막을 더 포함하며, 차광패턴, 데이터 라인 및 공통전원 라인은 제2 개구부를 통해 게이트 절연막에 컨택한다.
본 발명의 실시예에 따른 표시장치는 게이트 구동부와 표시영역 사이에 차광부를 구비하거나 각 화소 별로 차광부를 구비하여 박막트랜지스터에 광이 조사되는 것을 차단한다. 따라서, 게이트 구동부 또는 화소에 구비된 박막트랜지스터에 광이 조사되는 것을 차단함으로써, 소자 특성의 신뢰성을 향상시키고 표시장치의 표시 불량을 방지할 수 있는 이점이 있다.
도 1은 본 발명의 제1 실시예에 따른 표시장치를 나타낸 평면도.
도 2는 도 1의 A 영역을 확대한 도면.
도 3은 도 2의 I-I'와 Ⅱ-Ⅱ'에 따라 절취한 단면도.
도 4는 도 2의 I-I'와 Ⅲ-Ⅲ'에 따라 절취한 단면도.
도 5는 본 발명의 제2 실시예에 따른 표시장치의 화소를 나타낸 평면도.
도 6은 도 5의 Ⅳ-Ⅳ'에 따라 절취한 단면도.
도 7은 도 5의 Ⅴ-Ⅴ'에 따라 절취한 단면도.
도 8은 표시장치의 멀티 불량을 나타낸 이미지.
도 9는 표시장치의 미출력 불량을 나타낸 이미지.
도 10은 액티브층에 조사된 휘도에 따른 드레인 전류 변화를 액티브층의 이동도 별로 나타낸 그래프.
이하, 첨부한 도면을 참조하여 본 발명의 일 실시 예들을 상세히 설명하면 다음과 같다.
본 발명의 표시장치는 액정표시장치(LCD), 유기발광표시장치(OLED Display), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등 컬러 구현이 가능한 평판 표시장치로 구현될 수 있다. 이하에서, 유기발광표시장치를 중심으로 본 발명의 실시예들을 설명하나 유기발광표시장치에 한정되지 않는다는 것에 주의하여야 한다.
도 1은 본 발명의 제1 실시예에 따른 표시장치를 나타낸 평면도이고, 도 2는 도 1의 A 영역을 확대한 도면이다. 도 3은 도 2의 I-I'와 Ⅱ-Ⅱ'에 따라 절취한 단면도이며, 도 4는 도 2의 I-I'와 Ⅲ-Ⅲ'에 따라 절취한 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 표시장치(100)는 픽셀 어레이가 형성되어 영상을 표시하는 표시영역(10)과, 표시영역(10)에 게이트 신호를 공급하기 위한 게이트 구동부(20)와, 표시영역(10)에 입력 영상의 데이터 신호를 공급하기 위한 데이터 구동부(30)를 포함한다.
표시영역(10)은 복수의 화소들을 포함하며, 이들 화소들은 각각 게이트 라인들, 데이터 라인들, 데이터 라인들, 구동 및 스위칭 박막트랜지스터들, 박막트랜지스터들에 접속된 화소 전극, 유기막층 및 화소 전극과 대향하는 대향 전극 등을 포함한다. 화소들 각각은 박막트랜지스터를 통해 구동 전류가 공급되는 화소 전극과, 화소 전극에 대향하는 대향 전극 사이에서, 화소 전극과 대향 전극으로부터 각각 공급되는 정공과 전자가 유기막층에서 여기되어 광을 방출함으로써 영상을 구현한다.
상기 게이트 구동부(20)는 타이밍 콘트롤러의 제어 하에 게이트 라인들에 게이트 신호를 순차적으로 공급한다. 게이트 구동부(20)는 복수의 박막트랜지스터가 기판 상에 형성된 GIP(Gate In Panel)일 수 있다. 그리고, 데이터 구동부(30)는 다수의 소스 드라이브 IC를 포함하며, 소스 드라이브 IC들의 데이터 출력 채널들은 데이터 라인들에 연결된다. 데이터 구동부(30)는 타이밍 콘트롤러로부터 입력 영상의 데이터를 입력받는다.
본 발명의 표시장치(100)는 박막트랜지스터들이 모두 산화물 반도체로 이루어진다. 산화물 반도체의 특성 상 광에 의해 열화되거나 전기적 특성이 변하게 된다. 따라서, 본 발명은 외부 광 및 표시영역(10)으로부터 생성되는 내부 광이 표시영역(10)의 박막트랜지스터들과 게이트 구동부(20)의 박막트랜지스터들에 도달하지 못하도록 차단하는 구조를 개시한다.
보다 자세하게, 도 2를 참조하면, 표시영역(10)은 게이트 라인(25), 데이터 라인(35) 및 공통전원 라인(40)에 의해 구획되는 화소(P)를 포함한다. 하나의 화소(P)는 스위칭 박막트랜지스터(STFT), 구동 박막트랜지스터(DTFT), 커패시터(Cst) 및 화소 전극(PXL)을 포함한다. 본 발명에서는 하나의 스위칭 박막트랜지스터와 하나의 구동 박막트랜지스터 및 하나의 커패시터를 구비한 2T1C 구조를 예로 설명하지만 이에 한정되는 것은 아니다. 스위칭 박막트랜지스터(STFT)는 게이트 라인(25)으로부터 연장된 게이트 전극(27), 액티브층(29), 데이터 라인(35)으로부터 연장된 소스 전극(37), 소스 전극(37)과 대향하는 드레인 전극(39)을 포함한다. 커패시터(Cst)는 스위칭 박막트랜지스터(STFT)의 드레인 전극(39)에 연결된 커패시터 하부전극(C1)과 공통전원 라인(40)에 연결된 커패시터 상부전극(C2)을 포함한다. 구동 박막트랜지스터(DTFT)는 커패시터 상부전극(C2)에 연결된 게이트 전극(136), 액티브층(130), 공통전원 라인(40)으로부터 연장된 소스 전극(144a) 및 드레인 전극(144b)을 포함한다. 화소 전극(180)은 구동 박막트랜지스터(DTFT)의 드레인 전극(144b)에 연결된다. 도시하지 않았지만 화소 전극(180) 상에는 유기막층과 대향 전극이 위치하여 화소(P)를 구성한다.
게이트 구동부(20)는 표시영역(10)으로부터 연장된 게이트 라인(25)들이 연결된다. 게이트 구동부(20)는 게이트 라인(25)이 연결홀(52)을 통해 GIP 신호선(54)과 복수의 박막트랜지스터들(GTFT)에 연결된다. 복수의 박막트랜지스터들(GTFT)이 각각의 게이트 라인(25)들에 신호를 인가하는 쉬프트 레지스터(Shift Register)를 구성한다.
한편, 본 발명의 제1 실시예에 따른 표시장치(100)는 표시영역(10)과 게이트 구동부(20) 사이에 내부 광을 차단하는 차광부(LSP)가 위치한다. 차광부(LSP)는 표시영역(10)에서 발생한 광이 층들 내부에서 반사되어 게이트 구동부(20)로 이동하는 것을 차단한다. 이하, 차광부(LSP)에 대한 구체적인 구조를 살펴보기 위해, 도 3과 도 4를 참조하기로 한다.
도 2의 I-I' 및 Ⅱ-Ⅱ'에 따라 절취한 도 3을 참조하면, 기판(110) 전체에 제1 차광막(115)이 위치한다. 제1 차광막(115)은 하부 유리 기판(110) 내부로 전반사되어 전달되는 광을 차단하기 위함이다. 제1 차광막(115)은 블랙 매트릭스나 실리콘과 같은 광을 흡수하는 광 흡수층 또는 실리콘 질화막(SiNx)과 같은 전반사를 유도하는 역할을 한다. 본 발명에서는 실리콘 질화막을 형성하는 것을 개시하지만, 블랙 매트릭스나 실리콘을 형성할 수도 있고, 실리콘 질화막과 함께 둘 다 구비할 수도 있다.
제1 차광막(115) 상에 제2 차광막(120)이 위치한다. 제2 차광막(120)은 외부 광이 내부로 전달되는 것을 방지하기 위한 것으로, 광을 차단할 수 있는 재료로 이루어진다. 제2 차광막(120)은 낮은 반사율을 가지는 재료로 이루어지며, 예를 들어, 카본 블랙 등의 흑색을 나타내는 재료를 포함하는 수지 또는 비정질 실리콘(a-Si), 게르마늄(Ge), 산화탄탈륨(TaOx), 산화구리(CuOx) 등의 반도체 계열의 재료로 이루어질 수 있다. 본 실시예에서는 제2 차광막(120)이 기판(110) 전체에 위치하되 차광부(LSP)의 홀들이 위치한 영역에서는 일부 생략될 수 있다.
제2 차광막(120)이 위치한 기판(110) 전체에 버퍼층(124)이 위치한다. 버퍼층(124)은 기판(110) 또는 하부의 층들에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하기 위해 형성하는 것으로, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다층으로 이루어진다. 차광부(LSP)의 버퍼층(124)은 제1 차광막(115)을 노출하는 제1 개구부(126)를 구비한다.
상기 버퍼층(124) 상에 액티브층(130)이 위치한다. 액티브층(130)은 산화물 반도체(Oxide semi-conductor)로 이루어진다. 산화물 반도체는 예를 들어 비정질 아연 산화물계 반도체로, 특히 a-IGZO 반도체는 갈륨산화물(Ga2O3), 인듐산화물(In2O3) 및 아연산화물(ZnO)의 복합체 타겟을 이용하여 스퍼터링(sputtering) 방법에 의해 형성된다. 이외에도 화학기상증착이나 원자증착(Atomic Layer Deposition; ALD) 등의 화학적 증착방법을 이용할 수도 있다. 여기서, 본 발명의 실시예의 경우에는 갈륨, 인듐, 아연의 원자비가 각각 1:1:1, 2:2:1, 3:2:1 및 4:2:1인 산화물 타겟을 사용하여 아연 산화물계 반도체를 증착할 수 있다. 그러나, 본 발명의 액티브층은 아연 산화물계 반도체에 한정되지 않는다.
액티브층(130) 상에 게이트 절연막(132)이 위치한다. 게이트 절연막(132)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어진다. 게이트 절연막(132) 상의 액티브층(130) 영역에 게이트 전극(136)이 위치한다. 따라서, 게이트 절연막(132)은 게이트 전극(136)과 액티브층(130)을 절연시킨다. 게이트 전극(136)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어진다.
게이트 전극(136)이 위치한 기판(110) 전체에 층간 절연막(138)이 위치한다. 층간 절연막(138)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어진다. 층간 절연막(138)은 액티브층(130)의 양측을 노출하는 콘택홀들(142a, 142b)을 구비하고, 차광부(LSP)에서 버퍼층(124)과 제1 차광막(115)을 노출하는 제2 개구부(140)를 구비한다.
층간 절연막(138) 상에 소스 전극(144a)과 드레인 전극(144b)이 위치한다. 소스 전극(144a)과 드레인 전극(144b)은 층간 절연막(138)에 형성된 콘택홀들(142a, 142b)을 통해 액티브층(130)에 각각 접속된다. 소스 전극(144a) 및 드레인 전극(144b)은 단일층 또는 다층으로 이루어질 수 있으며, 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 소스 전극(144a) 및 드레인 전극(144b)이 다층일 경우에는 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄 또는 티타늄/알루미늄의 2중층이거나 몰리브덴/알루미늄-네오디뮴/몰리브덴, 몰리브덴/알루미늄/몰리브덴 또는 티타늄/알루미늄/티타늄의 3중층으로 이루어질 수 있다.
한편, 차광부(LSP)에는 층간 절연막(138) 상에 제1 차광패턴(150)이 위치한다. 제1 차광패턴(150)은 전술한 소스 전극(144a)과 동일한 재료로 이루어지는 것으로, 층간 절연막(138)의 제2 개구부(140)와 버퍼층(124)의 제1 개구부(126)를 통해 제1 차광막(115)에 컨택한다. 따라서, 제1 차광패턴(150)은 제1 차광막(115)에서부터 층간 절연막(138)에 이르는 단면에 광 배리어(barrier)로의 역할을 한다.
제1 차광패턴(150)과 소스 전극(144a)이 위치한 기판(110) 상에 제1 패시베이션막(155)이 위치한다. 제1 패시베이션막(155)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어진다. 제1 패시베이션막(155)은 드레인 전극(144b)을 노출하는 제1 비어홀(157)을 구비하고, 차광부(LSP)에 제1 차광패턴(150)을 노출하는 제3 개구부(158)를 구비한다. 제1 패시베이션막(155) 상에 컬러필터(160)가 위치한다. 컬러필터(160)는 내부 광의 파장대를 변화하여 액티브층에 영향을 미치는 것을 방지한다. 컬러필터(160)가 형성된 기판(110) 상에 오버코트층(164)이 위치한다. 오버코트층(164)은 하부의 단차를 평탄화하고 하부의 소자를 보호하는 것으로, 아크릴(Acryl)계 수지, 폴리이미드(Polyimide)계 수지 또는 벤조사이클로부텐(benzocyclobutene,BCB)계 수지 등으로 이루어질 수 있다. 오버코트층(164)은 드레인 전극(144b)을 노출하는 제2 비어홀(166)을 구비하고 차광부(LSP)에서 제1 차광패턴(150)을 노출하는 제4 개구부(168)를 구비한다.
오버코트층(164)이 위치한 기판(110) 전면에 제2 패시베이션막(170)이 위치한다. 제2 패시베이션막(170)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어진다. 제2 패시베이션막(170)은 드레인 전극(144b)을 노출하는 제3 비어홀(172)을 구비하고, 차광부(LSP)에 제1 차광패턴(150)을 노출하는 제5 개구부(174)를 구비한다. 제2 패시베이션막(170) 상에 화소 전극(180)이 위치한다. 화소 전극(180)은 제2 패시베이션층(170)에 구비된 제3 비어홀(172), 오버코트층(164)에 구비된 제2 비어홀(166) 및 제1 패시베이션막(155)에 구비된 제1 비어홀(157)을 통해 드레인 전극(144b)에 연결된다. 화소 전극(180)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명하면서 도전성을 가지는 투명도전막으로 이루어진다. 그리고, 차광부(LSP)의 제2 패시베이션막(170) 상에 제2 차광패턴(182)이 위치한다. 제2 차광패턴(182)은 전술한 화소 전극(180)과 동일한 재료로 이루어지는 것으로, 제2 패시베이션층(170)에 구비된 제5 개구부(174), 오버코트층(164)에 구비된 제4 개구부(168) 및 제1 패시베이션막(155)에 구비된 제3 개구부(158)를 통해 제1 차광패턴(150)에 연결된다. 따라서, 제2 차광패턴(182)은 제1 차광패턴(150)으로부터 제2 패시베이션막(170)에 이르는 단면에 광 배리어로의 역할을 한다. 그러므로, 제1 차광막(115)에서부터 제2 패시베이션막(170)에 이르는 단면에 복수의 개구부들(126, 140, 158, 168, 174)을 통해 제1 차광패턴(150)과 제2 차광패턴(182)을 구비함으로써, 표시영역(10)으로부터 방출된 광을 게이트 구동부(미도시)에 전달되지 못하도록 차단할 수 있다.
전술한 제3 내지 제5 개구부(158, 168, 174)를 형성하는 방법으로 제1 패시베이션막(155)을 증착하고 오버코트층(164)을 증착 및 식각하여 제4 개구부(168)를 형성한 뒤, 제2 패시베이션막(170)을 증착한 후 제1 패시베이션막(155)과 제2 패시베이션막(170)을 동시에 식각하여 제3 개구부(158)와 제5 개구부(174)를 형성할 수 있다.
화소 전극(180)이 형성된 기판(110) 상에 뱅크층(182)이 위치한다. 뱅크층(182)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(182)은 화소 전극(180)을 노출하는 화소홀(184)이 구비된다. 화소 전극(180) 및 뱅크층(182)의 화소홀(184)에 유기막층(186)이 위치한다. 유기막층(186)은 발광층을 포함하며, 이외에 정공주입층, 정공수송층, 전자수송층 또는 전자주입층을 더 포함할 수 있다. 그리고, 유기막층(186)을 포함한 기판(110) 상에 대향 전극(188)이 위치한다. 대향 전극(188)은 유기막층(186)에 전자를 공급하는 캐소드로서, 일함수가 낮은 알루미늄(Al), 은(Ag), 마그네슘(Mg), 칼슘(Ca) 또는 이들의 합금으로 이루어진다.
한편, 도 2의 I-I' 및 Ⅲ-Ⅲ'에 따라 절취한 도 4를 참조하면 다음과 같다. 하기에서는 I-I'에 따른 단면 구조에 대한 설명은 전술하였으나 구조를 참고하고자 도시하였으므로 그 설명을 생략하기로 한다.
도 4를 참조하면, 기판(110) 전체에 제1 차광막(115)이 위치하고, 제2 차광막(120)이 기판(110) 전체에 위치하되 차광부(LSP)의 홀들이 위치한 영역에서는 일부 생략될 수 있다. 제2 차광막(120)이 위치한 기판(110) 전체에 버퍼층(124)이 위치하고, 차광부(LSP)에서 버퍼층(124)은 제1 차광막(115)을 노출하는 제1 개구부(126)를 구비한다. 버퍼층(124) 상에 게이트 절연막(132)이 위치하여 제1 개구부(126)를 통해 제1 차광막(115)에 컨택된다. 게이트 절연막(132) 상에 게이트 라인(25)이 위치한다. 게이트 라인(25)은 표시영역(10)의 게이트 전극(136)과 연결된 것으로, 게이트 절연막(132) 위에 위치하여 게이트 구동부(20)로 연장된다. 게이트 라인(25)은 그 자체가 금속으로 이루어져 있어서 광을 차단하는 역할도 하게 된다.
한편, 기판(110) 전체에 층간 절연막(138)이 위치하고, 차광부(LSP)에서 버퍼층(124)과 제1 차광막(115)을 노출하는 제2 개구부(140)를 구비한다. 차광부(LSP)에서 층간 절연막(138) 상에 제3 차광패턴(151)이 위치한다. 제3 차광패턴(151)은 전술한 게이트 전극(136)과 동일한 재료로 이루어지는 것으로, 층간 절연막(138)의 제2 개구부(140)를 통해 게이트 라인(25)과 컨택한다. 제3 차광패턴(151)은 제1 차광막(115)에서부터 게이트 라인(25)에 이르는 단면에 광 배리어로의 역할을 한다. 특히, 제3 차광패턴(151)은 제1 차광패턴(150)과 단락된 섬(island) 패턴으로 이루어져, 상기 게이트 라인(25)과 컨택하여도 게이트 라인(25)의 신호에 영향을 미치지 않는다.
제3 차광패턴(151) 상에 제1 패시베이션막(155)이 위치하고 차광부(LSP)에서 제3 차광패턴(151)을 노출하는 제3 개구부(158)를 구비한다. 제1 패시베이션막(155) 상에 컬러필터(160)가 위치한다. 컬러필터(160)가 형성된 기판(110) 상에 오버코트층(164)이 위치하며, 차광부(LSP)에서 제3 차광패턴(151)을 노출하는 제4 개구부(168)를 구비한다. 오버코트층(164)이 위치한 기판(110) 전면에 제2 패시베이션막(170)이 위치하고, 차광부(LSP)에 제3 차광패턴(151)을 노출하는 제5 개구부(174)를 구비한다. 차광부(LSP)의 제2 패시베이션막(170) 상에 제4 차광패턴(181)이 위치한다. 제4 차광패턴(181)은 전술한 화소 전극(180)과 동일한 재료로 이루어지는 것으로, 제2 패시베이션층(170)에 구비된 제5 개구부(174), 오버코트층(164)에 구비된 제4 개구부(168) 및 제1 패시베이션막(155)에 구비된 제3 개구부(158)를 통해 제3 차광패턴(151)에 연결된다. 제4 차광패턴(181)은 제3 차광패턴(151)과 동일하게 섬 형상의 패턴으로 이루어져 제2 차광패턴(182)과 이격된다. 제4 차광패턴(181)은 제3 차광패턴(151)과 컨택하여도 게이트 라인(25)의 신호에 영향을 주지 않는다. 따라서, 제4 차광패턴(181)은 제3 차광패턴(151)으로부터 제2 패시베이션막(170)에 이르는 단면에 광 배리어로의 역할을 한다.
그러므로, 제1 차광막(115)에서부터 제2 패시베이션막(170)에 이르는 단면에 복수의 개구부들(126, 140, 158, 168, 174)을 통해 제1 차광패턴(134), 제2 차광패턴(182), 제3 차광패턴(151) 및 제4 차광패턴(181)을 구비함으로써, 표시영역(10)으로부터 방출된 광을 게이트 구동부(미도시)에 전달되지 못하도록 차단할 수 있다.
도 5는 본 발명의 제2 실시예에 따른 표시장치의 화소를 나타낸 평면도이고, 도 6은 도 5의 Ⅳ-Ⅳ'에 따라 절취한 단면도이며, 도 7은 도 5의 Ⅴ-Ⅴ'에 따라 절취한 단면도이다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 표시장치의 화소(P)는 게이트 라인(25), 데이터 라인(35) 및 공통전원 라인(40)에 의해 구획된다. 하나의 화소(P)는 스위칭 박막트랜지스터(STFT), 구동 박막트랜지스터(DTFT), 커패시터(Cst) 및 화소 전극(PXL)을 포함한다. 스위칭 박막트랜지스터(STFT)는 게이트 라인(25)으로부터 연장된 게이트 전극(27), 액티브층(29), 데이터 라인(35)으로부터 연장된 소스 전극(37), 소스 전극(37)과 대향하는 드레인 전극(39)을 포함한다. 커패시터(Cst)는 스위칭 박막트랜지스터(STFT)의 드레인 전극(39)에 연결된 커패시터 하부전극(C1)과 공통전원 라인(40)에 연결된 커패시터 상부전극(C2)을 포함한다. 구동 박막트랜지스터(DTFT)는 커패시터 상부전극(C2)에 연결된 게이트 전극(42), 액티브층(44), 공통전원 라인(40)으로부터 연장된 소스 전극(46) 및 드레인 전극(48)을 포함한다. 화소 전극(P)은 구동 박막트랜지스터(DTFT)의 드레인 전극(48)에 연결된다. 도시하지 않았지만 화소 전극(PXL) 상에는 유기막층과 대향 전극이 위치하여 화소(P)를 구성한다.
본 발명의 제2 실시예에 따른 표시장치의 화소(P)는 화소 전극(PXL)을 둘러싸는 차광부(LSP)를 포함한다. 보다 자세하게 도 5의 Ⅳ-Ⅳ'에 따라 절취한 단면도인 도 6 및 도 5의 Ⅴ-Ⅴ'에 따라 절취한 단면도인 도 7을 참조하여 설명하기로 한다. 하기에서는 전술한 제1 실시예와 동일한 구성요소에 대해 동일한 도면부호를 붙여 그 설명을 간략히 하기로 한다.
도 6을 참조하면, 기판(110) 전체에 제1 차광막(115)이 위치한다. 제1 차광막(115)은 하부 유리 기판(110) 내부로 전반사되어 전달되는 광을 차단하기 위함이다. 제1 차광막(115) 상에 제2 차광막(120)이 위치한다. 제2 차광막(120)은 외부 광이 내부로 전달되는 것을 방지하기 위한 것으로, 광을 차단할 수 있는 재료로 이루어진다. 본 실시예에서는 제2 차광막(120)이 기판(110) 전체에 위치하되 차광부(LSP)의 홀들이 위치한 영역에서는 일부 생략될 수 있다.
제2 차광막(120)이 위치한 기판(110) 전체에 버퍼층(124)이 위치한다. 버퍼층(124)은 차광부(LSP)에서 제1 차광막(115)을 노출하는 제6 개구부(127)를 구비한다. 버퍼층(124) 상에 액티브층(130)이 위치하고 액티브층(130) 상에 게이트 절연막(132)이 위치한다. 게이트 절연막(132)은 제6 개구부(127)를 통해 제1 차광막(115)에 컨택한다. 게이트 절연막(132) 상에 게이트 전극(136)이 위치한다. 게이트 전극(136)이 위치한 기판(110) 전체에 층간 절연막(138)이 위치한다. 층간 절연막(138)은 액티브층(130)의 양측을 노출하는 콘택홀들(142a, 142b)을 구비하고, 차광부(LSP)에서 버퍼층(124)과 제1 차광막(115)을 노출하는 제7 개구부(139)를 구비한다. 층간 절연막(138) 상에 소스 전극(144a)과 드레인 전극(144b)이 위치한다. 소스 전극(144a)과 드레인 전극(144b)은 층간 절연막(138)에 형성된 콘택홀들(142a, 142b)을 통해 액티브층(130)에 각각 접속된다.
한편, 차광부(LSP)에는 층간 절연막(138) 상에 제5 차광패턴(152)이 위치한다. 제5 차광패턴(152)은 전술한 소스 전극(144a)과 동일한 재료로 이루어지는 것으로, 층간 절연막(138)의 제7 개구부(139)와 버퍼층(124)의 제6 개구부(127)를 통해 게이트 절연막(132)에 컨택한다. 따라서, 제5 차광패턴(152)은 게이트 절연막(132)에서부터 층간 절연막(138)에 이르는 단면에 광 배리어(barrier)로의 역할을 한다. 또한, 차광부(LSP)에는 데이터 라인(35)이 층간 절연막(138)의 제7 개구부(139)와 버퍼층(124)의 제6 개구부(127)를 통해 게이트 절연막(132)에 컨택한다. 여기서, 데이터 라인(35)은 제5 차광패턴(152)과 인접하게 배치되나 서로 이격되어 쇼트(short)를 방지한다. 따라서, 제5 차광패턴(152)과 데이터 라인(35)이 게이트 절연막(132)에서부터 층간 절연막(138)에 이르는 단면에 광 배리어(barrier)로의 역할을 한다.
제5 차광패턴(150)과 소스 전극(144a)이 위치한 기판(110) 상에 제1 패시베이션막(155)이 위치한다. 제1 패시베이션막(155)은 드레인 전극(144b)을 노출하는 제4 비어홀(154)을 구비하고, 차광부(LSP)에 제5 차광패턴(150)과 인접한 층간 절연막(138)을 노출하는 제8 개구부(159)를 구비한다. 제1 패시베이션막(155) 상에 컬러필터(160)가 위치한다. 컬러필터(160)가 형성된 기판(110) 상에 오버코트층(164)이 위치한다. 오버코트층(164)은 드레인 전극(144b)을 노출하는 제5 비어홀(167)을 구비하고 차광부(LSP)에서 제5 차광패턴(150)과 인접한 층간 절연막(138)을 노출하는 제9 개구부(165)를 구비한다.
오버코트층(164)이 위치한 기판(110) 전면에 제2 패시베이션막(170)이 위치한다. 제2 패시베이션막(170)은 드레인 전극(144b)을 노출하는 제6 비어홀(175)을 구비하고, 차광부(LSP)에 제5 차광패턴(150)과 인접한 층간 절연막(138)을 노출하는 제10 개구부(173)를 구비한다. 제2 패시베이션막(170) 상에 화소 전극(180)이 위치한다. 화소 전극(180)은 제2 패시베이션층(170)에 구비된 제6 비어홀(175), 오버코트층(164)에 구비된 제5 비어홀(167) 및 제1 패시베이션막(155)에 구비된 제4 비어홀(154)을 통해 드레인 전극(144b)에 연결된다. 그리고, 차광부(LSP)의 제2 패시베이션막(170) 상에 위치한 화소 전극(180)은 제2 패시베이션층(170)에 구비된 제10 개구부(173), 오버코트층(164)에 구비된 제9 개구부(165) 및 제1 패시베이션막(155)에 구비된 제8 개구부(159)를 통해 제5 차광패턴(150)과 인접한 층간 절연막(138)에 컨택된다. 따라서, 화소 전극(180)은 층간 절연막(138)으로부터 제2 패시베이션막(170)에 이르는 단면에 광 배리어로의 역할을 한다. 그러므로, 제1 차광막(115)에서부터 제2 패시베이션막(170)에 이르는 단면에 복수의 개구부들(127, 139, 159, 165, 173)을 통해 제1 차광패턴(150)과 화소 전극(180)을 구비함으로써, 화소 전극(180) 상에 발광부(EA)로부터 방출된 광을 게이트 구동부(미도시)에 전달되지 못하도록 차단할 수 있다.
전술한 제8 내지 제10 개구부(159, 165, 173)를 형성하는 방법으로 제1 패시베이션막(155)을 증착하고 오버코트층(164)을 증착 및 식각하여 제9 개구부(165)를 형성한 뒤, 제2 패시베이션막(170)을 증착한 후 제1 패시베이션막(155)과 제2 패시베이션막(170)을 동시에 식각하여 제8 개구부(159)와 제10 개구부(173)를 형성할 수 있다.
화소 전극(180)이 형성된 기판(110) 상에 뱅크층(182)이 위치한다. 뱅크층(182)은 화소 전극(180)을 노출하는 화소홀(184)이 구비된다. 화소 전극(180) 및 뱅크층(182)의 화소홀(184)에 유기막층(186)이 위치하고, 유기막층(186)을 포함한 기판(110) 상에 대향 전극(188)이 위치한다.
한편, 도 5의 Ⅴ-Ⅴ'에 따라 절취한 도 7을 참조하면, 기판(110) 전체에 제1 차광막(115)이 위치하고 제1 차광막(115) 상에 제2 차광막(120)이 위치한다. 본 실시예에서는 제2 차광막(120)이 기판(110) 전체에 위치하되 차광부(LSP)의 홀들이 위치한 영역에서는 일부 생략될 수 있다. 제2 차광막(120)이 위치한 기판(110) 전체에 버퍼층(124)이 위치한다. 버퍼층(124)은 차광부(LSP)에서 제1 차광막(115)을 노출하는 제6 개구부(127)를 구비한다. 버퍼층(124) 상에 게이트 절연막(132)이 위치한다. 게이트 절연막(132)은 제6 개구부(127)를 통해 제1 차광막(115)에 컨택한다. 게이트 절연막(132) 상에 층간 절연막(138)이 위치한다. 층간 절연막(138)은 차광부(LSP)에서 게이트 절연막(132)을 노출하는 제7 개구부(139)를 구비한다. 차광부(LSP)에서 층간 절연막(138) 상에 데이터 라인(35)과 공통전원 라인(40)이 위치한다. 데이터 라인(35)과 공통전원 라인(40)은 전술한 소스 전극과 동일한 재료로 이루어지는 것으로, 층간 절연막(138)의 제7 개구부(139)와 버퍼층(124)의 제6 개구부(127)를 통해 게이트 절연막(132)에 컨택한다. 따라서, 데이터 라인(35)과 공통전원 라인(40)은 게이트 절연막(132)에서부터 층간 절연막(138)에 이르는 단면에 광 배리어(barrier)로의 역할을 한다.
데이터 라인(35)과 공통전원 라인(40)이 위치한 기판(110) 상에 제1 패시베이션막(155)이 위치한다. 제1 패시베이션막(155)은 차광부(LSP)에 데이터 라인(35)및 공통전원 라인(40)과 인접한 층간 절연막(138)을 노출하는 제8 개구부(159)를 구비한다. 제1 패시베이션막(155) 상에 컬러필터(160)가 위치한다. 컬러필터(160)가 형성된 기판(110) 상에 오버코트층(164)이 위치한다. 오버코트층(164)은 차광부(LSP)에서 데이터 라인(35) 및 공통전원 라인(40)과 인접한 층간 절연막(138)을 노출하는 제9 개구부(165)를 구비한다.
오버코트층(164)이 위치한 기판(110) 전면에 제2 패시베이션막(170)이 위치한다. 제2 패시베이션막(170)은 차광부(LSP)에서 데이터 라인(35) 및 공통전원 라인(40)과 인접한 층간 절연막(138)을 노출하는 제10 개구부(173)를 구비한다. 제2 패시베이션막(170) 상에 화소 전극(180)이 위치한다. 화소 전극(180)은 제2 패시베이션층(170)에 구비된 제10 개구부(173), 오버코트층(164)에 구비된 제9 개구부(165) 및 제1 패시베이션막(155)에 구비된 제8 개구부(159)를 통해 데이터 라인(35) 및 공통전원 라인(40)과 인접한 층간 절연막(138)에 컨택된다. 따라서, 화소 전극(180)은 층간 절연막(138)으로부터 제2 패시베이션막(170)에 이르는 단면에 광 배리어로의 역할을 한다. 그러므로, 제1 차광막(115)에서부터 제2 패시베이션막(170)에 이르는 단면에 복수의 개구부들(127, 139, 159, 165, 173)을 통해 데이터 라인(35), 공통전원 라인(40) 및 화소 전극(180)을 구비함으로써, 화소 전극(180) 상에 발광부(EA)로부터 방출된 광을 스위칭 박막트랜지스터 및 구동 박막트랜지스터에 전달되지 못하도록 차단할 수 있다. 화소 전극(180)이 형성된 기판(110) 상에 뱅크층(182)이 위치한다. 뱅크층(182)은 화소 전극(180)을 노출하는 화소홀(184)이 구비된다. 화소 전극(180) 및 뱅크층(182)의 화소홀(184)에 유기막층(186)이 위치하고, 유기막층(186)을 포함한 기판(110) 상에 대향 전극(188)이 위치한다.
전술한 바와 같이, 본 발명은 게이트 구동부와 표시영역 사이에 차광부를 구비한 표시장치를 제1 실시예로 개시하였고, 표시영역에서 각 화소에 차광부를 구비한 표시장치를 제2 실시예로 개시하였다. 본 발명의 표시장치는 제1 실시예의 차광부와 제2 실시예의 차광부 중 어느 하나만 구비할 수도 있고, 이들 둘 다 구비할 수도 있다.
한편, 도 8은 표시장치의 멀티 불량을 나타낸 이미지이고, 도 9는 표시장치의 미출력 불량을 나타낸 이미지이며, 도 10은 액티브층에 조사된 휘도에 따른 드레인 전류 변화를 액티브층의 이동도 별로 나타낸 그래프이다.
도 8과 도 9를 참조하면, 외부 광 또는 내부 광이 게이트 구동부의 박막트랜지스터에 유입되면, 게이트 구동부의 회로 신뢰성에 문제가 발생하게 된다. 따라서, 도 8에 도시된 멀티 불량이나 도 9에 도시된 미출력 불량이 나타난다. 또한, 액티브층의 이동도에 따라 조사된 광이 소자에 어느 정도 영향을 미치는지 알아보기 위해, 액티브층의 이동도(C10, C30) 별로 실험을 해보았다. 도 10을 참조하면, 이동도가 C10으로 C30보다 상대적으로 느린 박막트랜지스터에 휘도 별로 광을 조사한 경우 크게 특성의 변화가 나타나지 않았다. 반면, C10보다 빠른 이동도를 가지는 박막트랜지스터는 문턱전압이 왼쪽으로 이동(shift)되어 특성이 크게 변하는 것을 알 수 있다.
전술한 바와 같은 박막트랜지스터의 소자 특성이 변하는 것을 방지하기 위해, 본 발명은 게이트 구동부와 표시영역 사이에 차광부를 구비하거나 각 화소 별로 차광부를 구비하여 박막트랜지스터에 광이 조사되는 것을 차단한다. 따라서, 게이트 구동부 또는 화소에 구비된 박막트랜지스터에 광이 조사되는 것을 차단함으로써, 소자 특성의 신뢰성을 향상시키고 표시장치의 표시 불량을 방지할 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110 : 기판 115 : 제1 차광막
120 : 제2 차광막 130 : 액티브층
136 : 게이트 전극 144a : 소스 전극
144b : 드레인 전극 150 : 제1 차광패턴
180 : 화소 전극 182 : 제2 차광패턴
186 : 유기막층 188 : 대향 전극

Claims (17)

  1. 표시영역 및 게이트 구동부를 포함하는 기판;
    상기 표시영역과 상기 게이트 구동부 사이에 위치하는 차광부;
    상기 차광부에 위치하는 복수의 개구부; 및
    상기 복수의 개구부를 일부 덮는 둘 이상의 차광패턴들;을 포함하는 것을 특징으로 하는 표시장치.
  2. 제1 항에 있어서,
    상기 표시영역과 상기 게이트 구동부에는 상기 기판 상에 버퍼층, 층간 절연막, 제1 패시베이션막, 오버코트층 및 제2 패시베이션막을 포함하며,
    상기 복수의 개구부는 제1 내지 제5 개구부를 포함하며, 상기 제1 개구부는 상기 버퍼층에 위치하고, 상기 제2 개구부는 상기 층간 절연막에 위치하고, 상기 제3 개구부는 상기 제1 패시베이션막에 위치하고, 상기 제4 개구부는 상기 오버코트층에 위치하고, 상기 제5 개구부는 상기 제2 패시베이션막에 위치하는 것을 특징으로 하는 표시장치.
  3. 제2 항에 있어서,
    상기 복수의 차광패턴들은 제1 및 제2 차광패턴을 포함하며, 상기 제1 차광패턴은 상기 제1 및 제2 개구부를 덮고, 상기 제2 차광패턴은 상기 제3 내지 제5 개구부를 덮는 것을 특징으로 하는 표시장치.
  4. 제3 항에 있어서,
    상기 표시영역에는 상기 기판 상에 액티브층, 게이트 전극, 소스 전극과 드레인 전극을 포함하는 박막트랜지스터를 포함하고, 상기 박막트랜지스터에 연결되는 화소 전극과 상기 화소 전극 상에 위치하는 유기막층 및 대향 전극을 포함하는 것을 특징으로 하는 표시장치.
  5. 제4 항에 있어서,
    상기 제1 차광패턴은 상기 소스 전극과 동일한 재료로 이루어지고, 상기 제2 차광패턴은 상기 화소 전극과 동일한 재료로 이루어지는 것을 특징으로 하는 표시장치.
  6. 제3 항에 있어서,
    상기 제2 차광패턴은 상기 제1 차광패턴에 컨택하는 것을 특징으로 하는 표시장치.
  7. 제3 항에 있어서,
    상기 기판 상에 제1 차광막을 더 포함하며, 상기 제1 차광패턴은 상기 제1 개구부를 통해 상기 제1 차광막에 컨택하는 것을 특징으로 하는 표시장치.
  8. 제3 항에 있어서,
    상기 복수의 차광패턴들은 게이트 라인에 중첩하는 제3 및 제4 차광패턴을 더 포함하며, 상기 제3 차광패턴은 상기 제1 차광패턴과 이격되며 상기 제1 및 제2 개구부를 덮고, 상기 제4 차광패턴은 상기 제2 차광패턴과 이격되며 상기 제3 내지 제5 개구부를 덮는 것을 특징으로 하는 표시장치.
  9. 제8 항에 있어서,
    상기 제3 차광패턴은 상기 게이트 라인에 컨택하는 것을 특징으로 하는 표시장치.
  10. 표시영역을 포함하는 기판;
    상기 표시영역에 위치하며, 데이터 라인, 공통전원 라인, 박막트랜지스터 및 화소 전극을 포함하는 적어도 하나의 이상의 화소들;
    상기 화소 전극을 둘러싸는 차광부;
    상기 차광부에 위치하는 복수의 개구부; 및
    상기 복수의 개구부를 일부 덮는 상기 데이터 라인, 상기 공통전원 라인, 상기 화소 전극 및 차광패턴;을 포함하는 것을 특징으로 하는 표시장치.
  11. 제10 항에 있어서,
    상기 기판 상에 버퍼층, 층간 절연막, 제1 패시베이션막, 오버코트층 및 제2 패시베이션막을 포함하며,
    상기 복수의 개구부는 제1 내지 제5 개구부를 포함하며, 상기 제1 개구부는 상기 버퍼층에 위치하고, 상기 제2 개구부는 상기 층간 절연막에 위치하고, 상기 제3 개구부는 상기 제1 패시베이션막에 위치하고, 상기 제4 개구부는 상기 오버코트층에 위치하고, 상기 제5 개구부는 상기 제2 패시베이션막에 위치하는 것을 특징으로 하는 표시장치.
  12. 제11 항에 있어서,
    상기 데이터 라인, 상기 공통전원 라인 및 상기 차광패턴은 상기 제1 및 제2 개구부를 덮고, 상기 화소 전극은 상기 제3 내지 제5 개구부를 덮는 것을 특징으로 하는 표시장치.
  13. 제11 항에 있어서,
    상기 화소는 액티브층, 게이트 전극, 소스 전극과 드레인 전극을 포함하는 박막트랜지스터를 포함하고, 상기 박막트랜지스터에 연결되는 상기 화소 전극과 상기 화소 전극 상에 위치하는 유기막층 및 대향 전극을 포함하는 것을 특징으로 하는 표시장치.
  14. 제13 항에 있어서,
    상기 차광패턴은 상기 소스 전극과 동일한 재료로 이루어지는 것을 특징으로 하는 표시장치.
  15. 제12 항에 있어서,
    상기 화소 전극은 상기 차광패턴, 상기 데이터 라인 및 상기 공통전원 라인에 인접한 상기 층간 절연막에 컨택하는 것을 특징으로 하는 표시장치.
  16. 제12 항에 있어서,
    상기 기판 상에 제1 차광막 및 상기 제1 차광막 상에 위치하는 제2 차광막을 더 포함하며, 상기 차광패턴, 상기 데이터 라인 및 상기 공통전원 라인은 상기 제1 개구부를 통해 상기 제2 차광막에 컨택하는 것을 특징으로 하는 표시장치.
  17. 제12 항에 있어서,
    상기 기판 상에 게이트 절연막을 더 포함하며, 상기 차광패턴, 상기 데이터 라인 및 상기 공통전원 라인은 상기 제2 개구부를 통해 상기 게이트 절연막에 컨택하는 것을 특징으로 하는 표시장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180008955A (ko) * 2016-07-14 2018-01-25 엘지디스플레이 주식회사 표시장치
EP3276669A1 (en) * 2016-07-29 2018-01-31 LG Display Co., Ltd. Organic light emitting diode display

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070015327A (ko) * 2005-07-30 2007-02-02 삼성에스디아이 주식회사 박막 트랜지스터 기판 및 이를 구비한 평판 디스플레이장치
JP2007213026A (ja) * 2006-01-10 2007-08-23 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法
JP2009251486A (ja) * 2008-04-10 2009-10-29 Sony Corp 画像表示装置及び画像表示装置の製造方法
US20100156860A1 (en) * 2008-12-22 2010-06-24 Sony Corporation Display apparatus and electronic apparatus

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070015327A (ko) * 2005-07-30 2007-02-02 삼성에스디아이 주식회사 박막 트랜지스터 기판 및 이를 구비한 평판 디스플레이장치
JP2007213026A (ja) * 2006-01-10 2007-08-23 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法
JP2009251486A (ja) * 2008-04-10 2009-10-29 Sony Corp 画像表示装置及び画像表示装置の製造方法
US20100156860A1 (en) * 2008-12-22 2010-06-24 Sony Corporation Display apparatus and electronic apparatus

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180008955A (ko) * 2016-07-14 2018-01-25 엘지디스플레이 주식회사 표시장치
EP3276669A1 (en) * 2016-07-29 2018-01-31 LG Display Co., Ltd. Organic light emitting diode display
JP2018018823A (ja) * 2016-07-29 2018-02-01 エルジー ディスプレイ カンパニー リミテッド 有機発光ダイオード表示装置
CN107665951A (zh) * 2016-07-29 2018-02-06 乐金显示有限公司 有机发光二极管显示器
KR20180014380A (ko) * 2016-07-29 2018-02-08 엘지디스플레이 주식회사 유기발광 다이오드 표시장치
US10355069B2 (en) 2016-07-29 2019-07-16 Lg Display Co., Ltd. Organic light emitting diode display capable of reducing RC load
CN107665951B (zh) * 2016-07-29 2019-07-26 乐金显示有限公司 有机发光二极管显示器

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