KR20160042592A - Silicon carbide epi wafer and semiconductor device comprising the same - Google Patents

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Abstract

One embodiment of the present invention provides a silicon carbide epi wafer, capable of reducing process costs and increasing a quality of a substrate surface, and a semiconductor device including the same. The silicon carbide epi wafer includes: an epi layer disposed on a base substrate; and a protrusion pattern disposed on at least one of the base substrate and the epi layer.

Description

탄화규소 에피 웨이퍼 및 이를 포함하는 반도체 소자{SILICON CARBIDE EPI WAFER AND SEMICONDUCTOR DEVICE COMPRISING THE SAME}Technical Field [0001] The present invention relates to a silicon carbide epitaxial wafer and a semiconductor device including the silicon carbide epitaxial wafer.

실시예는 탄화규소 에피 웨이퍼 및 이를 포함하는 반도체 소자에 관한 것이다.An embodiment relates to a silicon carbide epitaxial wafer and a semiconductor device including the silicon carbide epitaxial wafer.

반도체 소자를 지지하는 반도체 소자에 있어서, 기판 위에 성장되는 반도체층의 결정 결함을 줄이고 반도체층의 결정성을 향상시키는 것이 반도체 소자의 효율 및 특성 향상을 위한 가장 큰 연구 과제이다. In the semiconductor device supporting a semiconductor device, it is the biggest research task to improve the efficiency and characteristics of the semiconductor device to reduce crystal defects of the semiconductor layer grown on the substrate and improve the crystallinity of the semiconductor layer.

그러나, 탄화규소를 포함하는 베이스 기판은 격자의 기저면으로부터 생성된 결함, 격자의 틀어짐으로 인한 결함 및 상기 베이스 기판의 표면에서 생성된 결함들이 존재할 수 있다. 상기 결함들은 상기 에피층 성장 시 반도체 소자에 악영향을 미칠 수 있다. 또한, 추후 스위칭 소자의 동작에서도 악영향을 미칠 수 있다. However, the base substrate comprising silicon carbide may have defects created from the basal plane of the lattice, defects due to lattice distortion, and defects created on the surface of the base substrate. These defects may adversely affect semiconductor devices during the epilayer growth. Further, the operation of the switching element may be adversely affected.

특히, 탄화규소를 포함하는 베이스 기판은 기저면 전위 결함(Basal Plane Dislocation)(BPD)을 포함한다. 이러한 기저면 전위 결함(BPD)은 반도체 소자의 신뢰성에 많은 영향을 주기 때문에 이를 감소시키는 것이 중요하다. In particular, a base substrate comprising silicon carbide includes a basal plane dislocation (BPD). It is important to reduce such base surface dislocation defects (BPD) because they greatly affect the reliability of the semiconductor device.

이에 따라, 종래에는, 결정 성장 과정에서 전위 결함을 줄이기 위하여 버퍼층을 형성하는데, 이 버퍼층을 위해 마스크 형성, 식각 등을 이용하여 패턴을 기판 표면에 형성시키는 단계 또는 재성장 공정 단계 등이 더 필요하다. Thus, conventionally, a buffer layer is formed in order to reduce dislocation defects in the crystal growth process. For this buffer layer, a step of forming a pattern on the surface of the substrate using mask formation, etching, or the like, or a re-growth process step is further required.

따라서 이러한 추가적인 공정으로 인해 공정이 복잡하고 비용이 상승하며 기판 표면의 품질이 악화되는 등의 문제점이 있다.Therefore, the process is complicated, the cost is increased, and the quality of the surface of the substrate is deteriorated.

이에 따라, 상기 버퍼층을 형성하지 않고, 상기 베이스 기판의 전위결함 등을 제어할 수 있는 반도체 소자 및 반도체 결정 성장 방법의 필요성이 대두되고 있다.Accordingly, there is a need for a semiconductor element and a semiconductor crystal growth method capable of controlling dislocation defects or the like of the base substrate without forming the buffer layer.

실시예는 공정 비용을 절감하고 기판 표면의 품질을 높일 수 있는 탄화규소 에피 웨이퍼 및 이를 포함하는 반도체 소자를 제공하고자 한다.Embodiments provide a silicon carbide epitaxial wafer and a semiconductor device including the silicon carbide epitaxial wafer, which can reduce the process cost and improve the quality of the substrate surface.

실시예에 따른 탄화규소 에피 웨이퍼는, 상기 베이스 기판 상에 배치되는 에피층; 및 상기 베이스 기판 및 상기 에피층 중 적어도 하나의 상에 배치되는 돌기 패턴을 포함한다.A silicon carbide epitaxial wafer according to an embodiment includes: an epi layer disposed on the base substrate; And a protrusion pattern disposed on at least one of the base substrate and the epi layer.

실시예에 따른 반도체 소자는 에피층 상에 일정한 거리로 이격하여 배치되는 패턴을 형성할 수 있다. 이러한 패턴을 통해 이 위에 형성되는 전위 결함을 억제할 수 있다. 특히, 탄화규소 기판의 기저면 전위 결함(Basal Plane Dislocation, BPD)은 반도체 소자의 신뢰성에 많은 영향을 주는데, 패턴이 형성됨으로써 이러한 전위결함을 결함 성장을 막아 고품질의 에피 박막을 얻을수 있다.The semiconductor device according to the embodiment can form a pattern which is arranged at a certain distance on the epi layer. Through such a pattern, dislocation defects formed thereon can be suppressed. Particularly, Basal Plane Dislocation (BPD) of a silicon carbide substrate greatly affects the reliability of a semiconductor device. By forming a pattern, defective growth of such dislocation defects can be prevented and a high-quality epilayed film can be obtained.

따라서, 이러한 전위 결함을 억제하기 위한 버퍼층을 따로 형성할 필요가 없어 버퍼층 형성을 위한 패터닝 공정 또는 재성장 공정 단계와 같은 추가적인 공정단계를 줄일 수 있다. 이로써 공정 비용 및 공정 시간을 줄일 수 있고, 공정 효율을 향상시킬 수 있다.Therefore, it is not necessary to separately form a buffer layer for suppressing such dislocation defects, and it is possible to reduce additional processing steps such as a patterning process for forming a buffer layer or a re-growth process step. As a result, the process cost and process time can be reduced, and the process efficiency can be improved.

도 1은 제 1 실시예에 따른 탄화규소 에피 웨이퍼의 단면을 도시한 도면이다.
도 2는 제 2 실시예에 따른 탄화규소 에피 웨이퍼의 단면을 도시한 도면이다.
도 3은 제 3 실시예에 따른 탄화규소 에피 웨이퍼의 단면을 도시한 도면이다.
도 4 내지 도 8은 제 1 실시예에 따른 탄화규소 에피 웨이퍼의 제조 공정을 설명하기 위한 도면들이다.
도 9 및 도 10은 실시예에 따른 탄화규소 에피 웨이퍼를 포함하는반도체 소자의 단면을 도시한 도면들이다.1 is a cross-sectional view of a silicon carbide epitaxial wafer according to the first embodiment.
2 is a cross-sectional view of a silicon carbide epitaxial wafer according to the second embodiment.
3 is a cross-sectional view of a silicon carbide epitaxial wafer according to the third embodiment.
FIGS. 4 to 8 are views for explaining a manufacturing process of the silicon carbide epitaxial wafer according to the first embodiment.
9 and 10 are cross-sectional views of a semiconductor device including a silicon carbide epitaxial wafer according to an embodiment.

실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 “상/위(on)”에 또는 “하/아래(under)”에 형성된다는 기재는, 직접(directly) 또는 다른 층을 개재하여 형성되는 것을 모두 포함한다. 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다. In the description of the embodiments, it is to be understood that each layer (film), area, pattern or structure may be referred to as being "on" or "under / under" Quot; includes all that is formed directly or through another layer. The criteria for top / bottom or bottom / bottom of each layer are described with reference to the drawings.

도면에서 각 층(막), 영역, 패턴 또는 구조물들의 두께나 크기는 설명의 명확성 및 편의를 위하여 변형될 수 있으므로, 실제 크기를 전적으로 반영하는 것은 아니다. The thickness or the size of each layer (film), region, pattern or structure in the drawings may be modified for clarity and convenience of explanation, and thus does not entirely reflect the actual size.

이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1을 참조하면, 제 1 실시예에 따른 탄화규소 에피 웨이퍼는, 베이스 기판(100), 에피층(200)을 포함할 수 있다.Referring to FIG. 1, the silicon carbide epitaxial wafer according to the first embodiment may include a base substrate 100 and an epitaxial layer 200.

상기 베이스 기판(100)은 탄화규소(SiC)를 포함할 수 있다. 이러한 탄화규소는, 밴드갭이 크고 열전도율은 실리콘에 비하여 큰 한편, 캐리어의 이동도는 실리콘과 같은 정도로 크고, 전자의 포화 드리프트(drift) 속도 및 내압도 크다. 이 때문에, 고효율화, 고내압화 및 대용량화가 요구되는 반도체 소자에의 적용이 기대되는 물질이다.The base substrate 100 may include silicon carbide (SiC). Such silicon carbide has a large bandgap and a large thermal conductivity as compared with silicon, while the carrier mobility is as large as silicon, and the saturation drift rate and breakdown voltage of electrons are large. For this reason, it is a material expected to be applied to semiconductor devices requiring high efficiency, high-voltage conversion, and large capacity.

상기 에피층(200)은 상기 베이스 기판(100) 상에 배치될 수 있다. 자세하게, 상기 에피층(200)은 제 1 에피층(210) 및 제 2 에피층(220)을 포함할 수 있다. 더 자세하게, 상기 제 1 에피층(210)은 상기 베이스 기판(100) 상에 배치되고, 상기 제 2 에피층(220)은 상기 제 1 에피층(210) 상에 배치될 수 있다.The epi layer 200 may be disposed on the base substrate 100. In detail, the epi layer 200 may include a first epi layer 210 and a second epi layer 220. More specifically, the first epi layer 210 may be disposed on the base substrate 100, and the second epi layer 220 may be disposed on the first epi layer 210.

상기 제 1 에피층(210) 및 상기 제 2 에피층(220) 중 적어도 하나의 에피층은 탄화규소를 포함할 수 있다. 자세하게 상기 제 1 에피층(210) 및 상기 제 2 에피층(220)은 탄화규소를 포함할 수 있다.At least one of the first epi layer 210 and the second epi layer 220 may include silicon carbide. In detail, the first epi layer 210 and the second epi layer 220 may include silicon carbide.

상기 베이스 기판(100) 및 상기 에피층(200) 중 적어도 하나 상에는 패턴이 배치될 수 있다.A pattern may be disposed on at least one of the base substrate 100 and the epi layer 200.

예를 들어, 도 1을 참조하면, 상기 제 1 에피층(210) 상에는 적어도 하나의 돌기 패턴(300)이 형성될 수 있다. 자세하게, 상기 제 1 에피층(210) 상에는 복수 개의 돌기 패턴(300)들이 형성될 수 있다.For example, referring to FIG. 1, at least one protrusion pattern 300 may be formed on the first epi layer 210. In detail, a plurality of protrusion patterns 300 may be formed on the first epi layer 210.

또는, 도 2를 참조하면, 상기 베이스 기판(100) 상에는 적어도 하나의 돌기 패턴(300)이 형성될 수 있다. 자세하게, 상기 베이스 기판(100) 상에는 복수 개의 돌기 패턴(300)들이 형성될 수 있다.Alternatively, referring to FIG. 2, at least one protrusion pattern 300 may be formed on the base substrate 100. In detail, a plurality of protrusion patterns 300 may be formed on the base substrate 100.

또는, 도 3을 참조하면, 상기 베이스 기판(100) 및 상기 제 1 에피층(210) 상에는 적어도 하나의 돌기 패턴이 형성될 수 있다. 자세하게, 상기 베이스 기판(100) 및 상기 제 1 에피층(210) 상에는 복수 개의 돌기 패턴들이 형성될 수 있다. 예를 들어, 상기 베이스 기판(100) 상에는 제 1 돌기 패턴(310)들이 형성되고, 상기 제 1 에피층(210) 상에는 제 2 돌기 패턴(320)들이 형성될 수 있다.
Alternatively, referring to FIG. 3, at least one protrusion pattern may be formed on the base substrate 100 and the first epi layer 210. In detail, a plurality of protrusion patterns may be formed on the base substrate 100 and the first epi layer 210. For example, the first protrusion patterns 310 may be formed on the base substrate 100, and the second protrusion patterns 320 may be formed on the first epi layer 210.

상기 돌기 패턴(300)은 상기 베이스 기판(100) 또는 상기 제 1 에피층(210)과 동일 유사한 물질을 포함할 수 있다. 예를 들어, 상기 돌기 패턴(300)은 SiN, p-SiC 및 i-SiC 중 적어도 하나의 물질을 포함할 수 있다.The protrusion pattern 300 may include the same material as the base substrate 100 or the first epi layer 210. For example, the protrusion pattern 300 may include at least one of SiN, p-SiC, and i-SiC.

상기 돌기 패턴(300)은 상기 베이스 기판(100) 또는 상기 제 1 에피층(210)과 일체로 형성될 수 있다. 즉, 상기 돌기 패턴(300)은 상기 베이스 기판(100) 또는 상기 제 1 에피층(210)과 동일 또는 유사한 물질을 포함하고, 상기 베이스 기판(100) 또는 상기 제 1 에피층(210)과 일체로 형성될 수 있다.The protrusion pattern 300 may be formed integrally with the base substrate 100 or the first epi-layer 210. That is, the protrusion pattern 300 includes the same or similar material as the base substrate 100 or the first epi layer 210, and the protrusion pattern 300 may be integrally formed with the base substrate 100 or the first epi layer 210 As shown in FIG.

상기 돌기 패턴(300)들은 일정한 간격으로 이격하며 배치될 수 있다. 예를 들어, 상기 돌기 패턴(300)들은 나노미터(㎚) 단위로 이격하여 배치될 수 있다. 자세하게, 상기 돌기 패턴(300)들은 약 50㎚ 이상의 간격으로 이격하여 배치될 수 있다. 더 자세하게, 상기 돌기 패턴(300)들은 약 50㎚ 내지 약 100㎚의 간격 또는 약 50㎚ 내지 약 200㎚의 간격으로 이격하며 배치될 수 있다. The protrusion patterns 300 may be spaced apart from each other at regular intervals. For example, the protrusion patterns 300 may be spaced apart by nanometers (nm). In detail, the protrusion patterns 300 may be spaced apart by an interval of about 50 nm or more. More specifically, the protrusion patterns 300 may be spaced apart at an interval of about 50 nm to about 100 nm or at an interval of about 50 nm to about 200 nm.

상기 돌기 패턴(300)들이 약 50㎚ 미만의 간격으로 배치되는 경우 인접한 돌기 패턴(300)들이 서로 연결되어 돌기 패턴(300)들이 전체적으로 하나의 층을 형성하며 배치될 수 있고, 상기 돌기 패턴(300)들이 약 200㎚을 초과하는 간격으로 배치되는 경우 돌기 패턴의 간격이 너무 넓어져서 효과가 저하될 수 있다.When the protruding patterns 300 are disposed at intervals of less than about 50 nm, the adjacent protruding patterns 300 may be connected to each other so that the protruding patterns 300 may be disposed to form one layer as a whole, ) Are arranged at intervals exceeding about 200 nm, the interval of the projection patterns becomes too wide, and the effect may be deteriorated.

또한, 상기 돌기 패턴(300)은 일정한 크기로 배치될 수 있다. 여기서, 돌기 패턴(300)의 크기는 돌기 패턴의 직경 또는 높이를 의미할 수 있다. 예를 들어, 상기 돌기 패턴(300)은 약 100㎚ 내지 약 500㎚의 크기로 배치될 수 있다.자세하게, 상기 돌기 패턴(300)은 약 200㎚ 내지 약 500㎚의 크기로 배치될 수 있다. 상기 돌기 패턴(300)의 높이가 약 100㎚ 미만의 크기로 배치되는 경우 돌기 패턴에 의한 효과가 미미할 수 있고, 약 500㎚의 크기를 초과하여 배치되는 경우 돌기 패턴에 의해 에피층의 결정이 변하여 효과가 떨이질 수 있다.In addition, the protrusion patterns 300 may be arranged in a predetermined size. Here, the size of the protrusion pattern 300 may mean the diameter or height of the protrusion pattern. For example, the protrusion patterns 300 may be arranged at a size of about 100 nm to about 500 nm. In detail, the protrusion patterns 300 may be arranged at a size of about 200 nm to about 500 nm. When the height of the protrusion pattern 300 is less than about 100 nm, the effect of the protrusion pattern may be insignificant. When the height of the protrusion pattern 300 is more than about 500 nm, The effect can be diminished.

상기 제 1 에피층(210) 상에는 상기 제 2 에피층(220)이 배치될 수 있다. 자세하게, 상기 제 2 에피층(220)은 상기 제 1 에피층(210) 상에 형성된 상기 돌기 패턴(320)과 접촉하며 배치될 수 있다.The second epi-layer 220 may be disposed on the first epi-layer 210. In detail, the second epi-layer 220 may be disposed in contact with the protrusion pattern 320 formed on the first epi-layer 210.

또는, 상기 돌기 패턴(300)이 도 2 및 도 3과 같이 상기 베이스 기판(100) 상에 배치되는 경우, 상기 돌기 패턴(300)은 상기 제 1 에피층(210) 및/또는 상기 제 2 에피층(220)과 접촉하며 배치될 수 있다.Alternatively, when the protrusion pattern 300 is disposed on the base substrate 100 as shown in FIGS. 2 and 3, the protrusion pattern 300 may be formed on the first epi-layer 210 and / May be disposed in contact with the layer (220).

상기 돌기 패턴(300)은 곡면을 포함할 수 있다. 자세하게, 상기 돌기 패턴(300)은 상기 제 2 에피층(220)과 접촉하는 면이 곡면을 포함할 수 있다. 예를 들어, 상기 돌기 패턴(300)은 반원, 반구 또는 타원 형상 등을 포함할 수 있고, 상면 즉, 상기 제 2 에피층(220)과 접하는 면이 곡면을 포함할 수 있다.The protrusion pattern 300 may include a curved surface. In detail, the protrusion pattern 300 may include a curved surface in contact with the second epi-layer 220. For example, the protrusion pattern 300 may include a semi-circular, hemispherical, or elliptical shape, and the upper surface, that is, the surface in contact with the second epi layer 220 may include a curved surface.

또는, 상기 돌기 패턴(300)이 도 2 및 도 3과 같이 상기 베이스 기판(100) 상에 배치되는 경우, 상기 돌기 패턴(300)은 상기 제 1 에피층(210) 및/또는 상기 제 2 에피층(220) 과 접촉하는 면이 곡면을 포함할 수 있다. 예를 들어, 상기 돌기 패턴(300)은 반원, 반구 또는 타원 형상 등을 포함할 수 있고, 상면 즉, 상기 제 1 에피층(210) 및/또는 상기 제 2 에피층(220)과 접하는 면이 곡면을 포함할 수 있다.
Alternatively, when the protrusion pattern 300 is disposed on the base substrate 100 as shown in FIGS. 2 and 3, the protrusion pattern 300 may be formed on the first epi-layer 210 and / The surface in contact with layer 220 may comprise a curved surface. For example, the protrusion pattern 300 may include semicircular, hemispherical, or elliptical shapes, and a top surface, that is, a surface that contacts the first epi layer 210 and / or the second epi layer 220 And may include curved surfaces.

탄화규소를 포함하는 상기 베이스 기판(100)은 격자의 기저면으로부터 생성된 결함, 격자의 틀어짐으로 인한 결함 및 상기 베이스 기판(100)의 표면에서 생성된 결함들이 존재할 수 있다. 상기 결함들은 상기 에피층(200) 성장 시 반도체 소자에 악영향을 미칠 수 있다. 또한, 추후 스위칭 소자의 동작에서도 악영향을 미칠 수 있다. The base substrate 100 including silicon carbide may have defects generated from the basal plane of the lattice, defects due to lattice distortion, and defects generated on the surface of the base substrate 100. The defects may adversely affect semiconductor devices when the epi layer 200 is grown. Further, the operation of the switching element may be adversely affected.

특히, 탄화규소를 포함하는 상기 베이스 기판(100)은 기저면 전위 결함(Basal Plane Dislocation)(BPD)을 포함할 수 있다. 이러한 기저면 전위 결함(BPD)은 반도체 소자의 신뢰성에 많은 영향을 주기 때문에 이를 감소시키는 것이 중요하다. In particular, the base substrate 100 including silicon carbide may include a basal plane dislocation (BPD). It is important to reduce such base surface dislocation defects (BPD) because they greatly affect the reliability of the semiconductor device.

종래에는 이러한 기저면 전위 결함(BPD) 등을 억제하기 위해 베이스 기판에 버퍼층을 더 형성하고, 버퍼층 위에 에피층을 형성하였다. 즉, 버퍼층을 통해 베이스 기판과 에피층 사이에 존재하는 격자 상수 불일치 및 열 팽창 계수 차이로 인한 결정 결함 발생을 방지하였다. 그러나 이러한 버퍼층을 형성하기 위해 추가적인 식각 등 패터닝 공정 또는 재성장 공정 단계가 더 필요하기도 하였다.Conventionally, a buffer layer is further formed on a base substrate to suppress such basal plane dislocation defects (BPD), and an epi layer is formed on the buffer layer. That is, the occurrence of crystal defects due to the difference in lattice constant and the thermal expansion coefficient between the base substrate and the epi layer is prevented through the buffer layer. However, additional patterning or re-growth process steps such as additional etching are required to form such a buffer layer.

그러나 본 실시예에서는 상기 베이스 기판(100) 또는 상기 제 1 에피층(210) 상에 돌기 패턴(300)을 형성하여 결함 성장을 억제할 수 있다. 즉, 베이스 기판(100)에 포함되는 상기 기저면 전위 결함(BPD)이 상기 패턴(300)에 의해 더 이상 성장하지 못할 수 있다. However, in this embodiment, the protrusion pattern 300 may be formed on the base substrate 100 or the first epi-layer 210 to suppress defect growth. That is, the base surface dislocation defect (BPD) included in the base substrate 100 may not grow further by the pattern 300.

이에 따라, 실시예에 따른 탄화규소 에피 웨이퍼는 베이스 기판(100)에서 기인된 기저면 전위 결함 등을 제어함에 따라, 고품질의 에피 박막을 얻을 수 있고, 탄화규소 소자 적용시 악영향을 끼치는 전위 결합 등의 성장을 막아 고성능의 소자를 제조할 수 있다.Accordingly, the silicon carbide epitaxial wafer according to the embodiment can provide a high-quality epitaxial film by controlling the base-surface dislocation defect and the like caused by the base substrate 100, The growth can be prevented and a high-performance device can be manufactured.

또한, 버퍼층을 형성하기 위한 추가적인 공정 단계를 줄여 공정 비용을 절감할 수 있고, 공정 효율을 높일 수 있다.
Further, the additional processing steps for forming the buffer layer can be reduced, and the processing cost can be reduced, and the process efficiency can be increased.

이하, 도 4 내지 도 8을 참조하여, 실시예에 따른 탄화규소 에피 웨이퍼 제조방법을 상세하게 설명한다.Hereinafter, a method of manufacturing a silicon carbide epitaxial wafer according to an embodiment will be described in detail with reference to FIGS. 4 to 8. FIG.

도 4를 참조하면, 베이스 기판(100) 상에 제 1 에피층(210)을 배치한다. 상기 베이스 기판(100) 또는 상기 제 1 에피층(210)은 탄화규소(SiC)를 포함할 수 있다.Referring to FIG. 4, a first epi layer 210 is disposed on a base substrate 100. The base substrate 100 or the first epi layer 210 may include silicon carbide (SiC).

도 5를 참조하면, 상기 제 1 에피층(210) 상에 액적(droplet)을 형성할 수 있다. 예를 들어, 상기 제 1 에피층(210) 상에 실리콘 액적(Si droplet, 330)을 형성할 수 있다. 상기 실리콘 액적(330)은 상기 제 1 에피층(210) 상에 실리콘 소스(Si source)를 투입하여 형성할 수 있다. 자세하게, 상기 제 1 에피층(210) 상에 수소(H2) 가스 및 모노실란(SiG4)가스를 투입하여 상기 실리콘 액적(330)을 형성할 수 있다.Referring to FIG. 5, a droplet may be formed on the first epi layer 210. For example, a silicon droplet 330 may be formed on the first epi layer 210. The silicon droplet 330 may be formed by depositing a silicon source on the first epi-layer 210. In detail, the silicon droplets 330 may be formed by injecting hydrogen (H2) gas and monosilane (SiG4) gas onto the first epi-layer 210. [

이어서, 도 6을 참조하면, 상기 실리콘 액적(330)이 형성된 상기 제 1 에피층(210) 상에 원하는 가스를 투입하여 돌기 패턴(300)을 형성할 수 있다.Referring to FIG. 6, a protrusion pattern 300 may be formed by injecting a desired gas onto the first epi-layer 210 on which the silicon droplet 330 is formed.

예를 들어, 상기 제 1 에피층(210) 상에 질소 가스(N2)를 투입하여 실리콘나이트라이드(SiN)을 포함하는 돌기 패턴(300)이 형성될 수 있다. 그러나, 실시예는 이에 제한되지 않고, 탄소 가스(C)를 투입하여 p-SiC 또는 i-SiC를 포함하는 돌기 패턴(300)을 형성하거나 또는 이외에 다른 가스를 투입하여 투입된 가스를 포함하는 돌기 패턴(300)을 형성할 수 있다. For example, a protrusion pattern 300 including silicon nitride (SiN) may be formed by injecting nitrogen gas (N2) onto the first epi-layer 210. [ However, the embodiment is not limited to this, and the protrusion pattern 300 including p-SiC or i-SiC may be formed by introducing carbon gas C, or other gas may be introduced into the protrusion pattern 300, (300) can be formed.

상기 돌기 패턴은 투입되는 가스와 상기 실리콘 액적(330)의 표면이 치환되면 서 형성될 수 있다. 이렇게 형성되는 돌기 패턴(300)은 표면이 곡면을 포함할 수 있다.The protrusion pattern may be formed while the gas to be introduced and the surface of the silicon droplet 330 are replaced. The protrusion pattern 300 thus formed may include a curved surface.

이어서, 도 7을 참조하면, 상기 제 1 에피층(210) 상에 염화수소(HCl)가스를 투입하여 상기 실리콘 액적(330)을 제거하고, 상기 제 1 에피층(210) 상에는 일정 거리로 이격하여 배치되는 돌기 패턴(300)만이 남을 수 있다.7, a hydrogen chloride (HCl) gas is injected onto the first epilayers 210 to remove the silicon droplets 330 and the first epilayers 210 are spaced apart from each other by a predetermined distance Only the protruding pattern 300 to be disposed may remain.

이어서, 도 8을 참조하면, 상기 돌기 패턴(300)이 형성된 상기 제 1 에피층(210) 상에 제 2 에피층(220)을 형성할 수 있다. 상기 제 2 에피층(220)은 탄화규소를 포함할 수 있다.
Referring to FIG. 8, the second epi-layer 220 may be formed on the first epi-layer 210 on which the protrusion pattern 300 is formed. The second epi layer 220 may include silicon carbide.

이하 도 9 및 도 10을 참조하여, 수직형 반도체 소자 및 수평형 반도체 소자의 구조를 설명한다. 도 9 및 도 10은 반도체 소자의 단면도들이다.The structure of the vertical type semiconductor element and the horizontal type semiconductor element will be described with reference to FIGS. 9 and 10. FIG. 9 and 10 are sectional views of a semiconductor device.

도 9에 도시한 바와 같이, 상기 제 2 에피층(220)의 상면에 전극(416)을 형성할 수 있다.As shown in FIG. 9, an electrode 416 may be formed on the upper surface of the second epi-layer 220.

이러한 전극(416)은 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al), 아연(Zn) 등의 금속 물질 또는 이들의 합금 중 적어도 하나를 포함할 수 있고, 진공 증착법 등의 방법으로 형성될 수 있다. The electrode 416 may include at least one of metal materials such as silver (Ag), copper (Cu), nickel (Ni), aluminum (Al) . ≪ / RTI >

이어서, 도 10에 도시한 반도체 소자는 수평형 반도체 소자이다.Next, the semiconductor element shown in Fig. 10 is a horizontal type semiconductor element.

도 10을 참조하면, 상기 제 2 에피층(220)에 전극(410, 420)이 형성된다. 이러한 전극(410, 420)은 상기 제 2 에피층(220)의 상면에 거의 수평으로 배열되는 수평 구조를 취하게 된다.
Referring to FIG. 10, electrodes 410 and 420 are formed on the second epi-layer 220. The electrodes 410 and 420 are horizontally arranged substantially horizontally on the upper surface of the second epi-layer 220.

상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. The features, structures, effects and the like described in the foregoing embodiments are included in at least one embodiment of the present invention and are not necessarily limited to one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified in other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be construed as limiting the scope of the present invention. It can be seen that various modifications and applications are possible. For example, each component specifically shown in the embodiments may be modified and implemented. It is to be understood that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof.

Claims (13)

베이스 기판;
상기 베이스 기판 상에 배치되는 에피층; 및
상기 베이스 기판 및 상기 에피층 중 적어도 하나의 상에 배치되는 돌기 패턴을 포함하는 탄화규소 에피 웨이퍼.A base substrate;
An epi layer disposed on the base substrate; And
And a protrusion pattern disposed on at least one of the base substrate and the epi layer. 제 1항에 있어서,
상기 돌기 패턴은 상기 베이스 기판 상에 배치되는 탄화규소 에피 웨이퍼.The method according to claim 1,
And the protrusion pattern is disposed on the base substrate. 제 1항에 있어서,
상기 에피층은, 상기 베이스 기판 상에 배치되는 제 1 에피층 및 상기 제 1 에피층 상에 배치되는 제 2 에피층을 포함하고,
상기 돌기 패턴은 상기 제 1 에피층 상에 배치되는 탄화규소 에피 웨이퍼.The method according to claim 1,
Wherein the epi layer includes a first epi layer disposed on the base substrate and a second epi layer disposed on the first epi layer,
And the protrusion pattern is disposed on the first epi layer. 제 3항에 있어서,
상기 돌기 패턴은 상기 베이스 기판 상 및 상기 제 1 에피층 상에 배치되는 탄화규소 에피 웨이퍼.The method of claim 3,
Wherein the protrusion pattern is disposed on the base substrate and the first epi layer. 제 1항에 있어서,
상기 돌기 패턴은 50㎚ 내지 200㎚ 간격으로 이격하여 배치되는 탄화규소 에피 웨이퍼.The method according to claim 1,
Wherein the projection patterns are spaced apart from each other by an interval of 50 to 200 nm. 제 1항에 있어서,
상기 돌기 패턴의 평균 크기는 100㎚ 내지 500㎚인탄화규소 에피 웨이퍼.The method according to claim 1,
Wherein the average size of the protrusion patterns is 100 nm to 500 nm. 제 1항에 있어서,
상기 돌기 패턴은 곡면을 포함하는 탄화규소 에피 웨이퍼.The method according to claim 1,
Wherein the projection pattern comprises a curved surface. 제 1항에 있어서,
상기 돌기 패턴은 SIN, p-SiC 및 i-SiC 중 적어도 하나의 물질을 포함하는 탄화규소 에피 웨이퍼.The method according to claim 1,
Wherein the protrusion pattern comprises at least one of SIN, p-SiC, and i-SiC. 제 1항에 있어서,
상기 돌기 패턴은 상기 제 1 에피층과 일체로 형성되는 탄화규소 에피 웨이퍼.The method according to claim 1,
Wherein the protrusion pattern is formed integrally with the first epi-layer. 제 1항에 있어서,
상기 베이스 기판, 상기 제 1 에피층 및 상기 제 2 에피층 중 적어도 하나는 탄화규소를 포함하는 탄화규소 에피 웨이퍼.The method according to claim 1,
Wherein at least one of the base substrate, the first epi layer, and the second epi layer comprises silicon carbide. 제 1항에 있어서,
상기 제 2 에피층은 측면 성장 방법(Epitaxy Lateral Over Growth, ELOG)에 의해 성장되는 탄화규소 에피 웨이퍼.The method according to claim 1,
And the second epitaxial layer is grown by an Epitaxy Lateral Over Growth (ELOG) method. 제 1항에 있어서,
상기 돌기 패턴은 상기 제 1 에피층 및 상기 제 2 에피층 중 적어도 하나의 에피층과 직접 접촉하며 배치되는 탄화규소 에피 웨이퍼.The method according to claim 1,
Wherein the protrusion pattern is disposed in direct contact with at least one of the first and second epilayers. 제 1항 내지 제 12항 중 어느 한 항에 따른 탄화규소 에피 웨이퍼를 포함하는 반도체 소자.A semiconductor device comprising the silicon carbide epitaxial wafer according to any one of claims 1 to 12.
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