KR20160042326A - Gate driving circuit and display device having the same - Google Patents

Gate driving circuit and display device having the same Download PDF

Info

Publication number
KR20160042326A
KR20160042326A KR1020140135974A KR20140135974A KR20160042326A KR 20160042326 A KR20160042326 A KR 20160042326A KR 1020140135974 A KR1020140135974 A KR 1020140135974A KR 20140135974 A KR20140135974 A KR 20140135974A KR 20160042326 A KR20160042326 A KR 20160042326A
Authority
KR
South Korea
Prior art keywords
gate
stage
low voltage
output
voltage
Prior art date
Application number
KR1020140135974A
Other languages
Korean (ko)
Inventor
김재원
이성영
나병선
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020140135974A priority Critical patent/KR20160042326A/en
Publication of KR20160042326A publication Critical patent/KR20160042326A/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

The present invention provides a gate driving circuit which can secure enough charging time of a pixel even when resolution of a display panel gets higher. The gate driving circuit included in a display device includes a plurality of stages which are dependently connected. The i^th stage among the stages includes a first output unit, a control unit, a first pull down unit, and a first holding unit. The first pull down unit includes a pull down transistor. A first low voltage is applied to an input electrode of the pull down transistor, and a level of the first low voltage is lower than that of a second low voltage.

Description

게이트 구동회로 및 이를 포함하는 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a gate driving circuit and a display device including the gate driving circuit.

본 발명은 게이트 구동회로 및 이를 포함하는 표시장치에 관한 것으로, 좀더 상세하게는 픽셀 충전시간을 충분히 확보 가능한 게이트 구동회로 및 표시품질이 우수한 표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gate driver circuit and a display device including the same, and more particularly, to a gate driver circuit and a display device having excellent display quality that can sufficiently secure a pixel charging time.

표시장치는 복수 개의 게이트 라인들, 복수 개의 데이터 라인들, 복수 개의 게이트 라인들과 복수 개의 데이터 라인들에 연결된 복수 개의 화소들을 포함한다. 표시장치는 복수 개의 게이트 라인들에 게이트 신호들을 순차적으로 제공하는 게이트 구동회로 및 복수 개의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다. The display device includes a plurality of gate lines, a plurality of data lines, a plurality of gate lines, and a plurality of pixels connected to the plurality of data lines. The display device includes a gate driving circuit for sequentially supplying gate signals to a plurality of gate lines, and a data driving circuit for outputting data signals to a plurality of data lines.

게이트 구동회로는 복수 개의 스테이지들이 종속적으로 연결되어 이루어진 하나의 쉬프트 레지스터를 포함한다. 복수 개의 스테이지들 각각은 대응하는 게이트 라인에 게이트 전압을 출력하기 위해 유기적으로 연결된 복수 개의 트랜지스터들을 포함한다.The gate drive circuit includes a shift register in which a plurality of stages are connected in a dependent manner. Each of the plurality of stages includes a plurality of transistors that are organically coupled to output a gate voltage to a corresponding gate line.

최근 표시장치의 해상도는 1920×1080의 해상도를 제공하는 FHD(Full High Definition)에서 7680 X 4320의 해상도(8K) 또는 3840 x 2160의 해상도(4K)를 제공하는 UHD(Ultra High Definition)로 높아지는 등 표시장치의 해상도는 점점 더 높아지고 있다. Recently, the resolution of the display device has increased from a full high definition (FHD) providing resolution of 1920 x 1080 to an ultra high definition (UHD) that provides a resolution of 880K for a 7680 X 4320 or a resolution of 440K for a 3840 x 2160 The resolution of display devices is getting higher and higher.

본 발명은 표시패널의 해상도가 높아지더라도 픽셀의 충전시간을 충분히 확보할 수 있는 게이트 구동회로를 제공하는 것을 목적으로 한다. An object of the present invention is to provide a gate driving circuit capable of sufficiently securing the charging time of a pixel even if the resolution of the display panel is increased.

본 발명의 다른 목적은 게이트 구동회로를 포함하는 표시 장치를 제공하는 것이다.It is another object of the present invention to provide a display device including a gate drive circuit.

본 발명의 실시 예에 따른 표시장치는 표시패널, 데이터 구동회로, 및 게이트 구동회로를 포함한다. 표시패널은 복수 개의 게이트 라인들, 복수 개의 게이트 라인들과 절연되게 교차하는 복수 개의 데이터 라인들, 및 대응하는 게이트 라인과 대응하는 데이터 라인에 각각 연결된 복수 개의 화소를 포함한다.A display device according to an embodiment of the present invention includes a display panel, a data driving circuit, and a gate driving circuit. The display panel includes a plurality of gate lines, a plurality of data lines insulatedly intersecting the plurality of gate lines, and a plurality of pixels respectively connected to the corresponding gate lines and the corresponding data lines.

데이터 구동회로는 복수 개의 데이터 라인들에 데이터 신호들을 제공하고, 게이트 구동회로는 복수 개의 게이트 라인들에 게이트 신호들을 제공한다. 게이트 구동회로는 종속적으로 연결된 복수 개의 스테이지들을 포함한다.A data driving circuit provides data signals to a plurality of data lines, and a gate driving circuit provides gate signals to a plurality of gate lines. The gate drive circuit includes a plurality of stages connected in a dependent manner.

복수 개의 스테이지들 중 i번째 스테이지는(여기서, i는 2 이상의 정수) 제1 출력부, 제어부, 제1 풀다운부, 제1 홀딩부 및 스위칭부를 포함한다.The i-th stage of the plurality of stages includes a first output unit (i is an integer of 2 or more), a control unit, a first pull down unit, a first holding unit, and a switching unit.

제1 출력부는 제1 노드의 전위에 따라 온/오프되며, i번째 스테이지의 입력단자로부터 수신된 클럭 신호로부터 i번째 스테이지의 게이트 출력단자로 출력되고 게이트 온 전압과 게이트 오프 전압을 포함하는 게이트 신호를 생성한다.The first output unit is turned on / off in accordance with the potential of the first node. The first output unit outputs a gate signal, which is output from the clock signal received from the input terminal of the ith stage to the gate output terminal of the ith stage, .

제어부는 제1 노드의 전위를 제어한다.The control unit controls the potential of the first node.

제1 풀다운부는 i번째 스테이지의 게이트 신호의 게이트 온 전압이 출력된 이후에 i번째 스테이지의 게이트 신호의 게이트 오프 전압보다 낮은 제1 저전압으로 i번째 스테이지의 게이트 신호가 다운되도록 i번째 스테이지의 게이트 출력단자에 제1 저전압을 제공한다. The first pull-down part is a gate-on voltage of the ith stage so that the gate signal of the i < th > stage is lowered to the first low voltage lower than the gate- To provide a first undervoltage to the terminal.

제1 풀다운부는 풀다운 트랜지스터를 포함하고, 풀다운 트랜지스터는 i번째 스테이지의 다음 스테이지 중 어느 한 스테이지의 출력 신호가 인가되는 제어전극, 제1 저전압이 인가되는 입력전극, 및 게이트 출력단자에 연결된 출력전극을 포함한다.The pull-down transistor includes a control electrode to which the output signal of any one of the subsequent stages of the i-th stage is applied, an input electrode to which the first low voltage is applied, and an output electrode connected to the gate output terminal .

제1 홀딩부는 i번째 스테이지의 게이트 출력단자에 제1 저전압이 제공된 이후에 i번째 스테이지의 게이트 출력단자에 제1 저전압보다 높은 레벨의 제2 저전압을 제공한다. The first holding part provides the second low voltage of the level higher than the first low voltage to the gate output terminal of the i < th > stage after the first low voltage is provided to the gate output terminal of the i < th >

제1 홀딩부는 홀딩 트랜지스터를 포함하고, 홀딩 트랜지스터는 스위칭부로부터 클럭신호에 근거하여 생성된 스위칭 신호가 인가되는 제2 노드에 연결된 제어전극, 제2 저전압이 인가되는 입력전극, 및 게이트 출력단자에 연결된 출력전극을 포함한다.The first holding part includes a holding transistor. The holding transistor includes a control electrode connected to a second node to which a switching signal generated based on a clock signal is applied from the switching part, an input electrode to which a second low voltage is applied, And a connected output electrode.

스위칭부는 제1 홀딩부의 동작을 제어한다.The switching unit controls the operation of the first holding unit.

복수 개의 화소들 중 적어도 어느 하나의 화소는, 대응하는 게이트 라인 및 대응하는 데이터 라인에 연결된 박막 트랜지스터, 박막 트랜지스터에 연결된 제1 전극, 및 제1 전극과 액정층을 사이에 두고 배치된 제2 전극을 포함하고, 박막 트랜지스터로부터 수신한 데이터 전압을 충전하는 액정 커패시터를 포함한다.At least one of the plurality of pixels includes a thin film transistor connected to a corresponding gate line and a corresponding data line, a first electrode connected to the thin film transistor, and a second electrode disposed between the first electrode and the liquid crystal layer, And a liquid crystal capacitor for charging the data voltage received from the thin film transistor.

본 발명의 실시예에 따르면, 게이트 구동회로에서 출력되는 게이트 신호의 게이트 온 전압이 게이트 다운 전압으로 바뀌는 속도가 빨라져서 충전시간을 더 확보 할 수 있다. 이에 따라, 표시품질이 우수한 표시장치를 제공할 수 있다.According to the embodiment of the present invention, the gate-on voltage of the gate signal output from the gate drive circuit is changed to the gate down voltage, so that the charging time can be further secured. Thus, a display device having excellent display quality can be provided.

도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 5는 도 4에 도시된 복수 개의 스테이지들 중 i번째 스테이지의 회로도이다.
도 6은 도 5에 도시된 i번째 스테이지의 입출력신호 파형도이다.
도 7은 i번째 스테이지로부터 출력되는 게이트 신호의 전압 변화를 도시한 파형도이다.
도 8은 i번째 스테이지로부터 출력되는 게이트 신호의 전압 변화 중 일부를 도시한 파형도이다.
도 9a는 표시패널의 가장자리 부분에서 제1 풀다운부의 풀다운 트랜지스터의 입력전극에 제1 저전압이 인가될 때와 제2 저전압이 인가될 때를 비교하여 도시한 그래프이다.
도 9b는 표시패널의 중앙 부분에서 제1 풀다운부의 풀다운 트랜지스터의 입력전극에 제1 저전압이 인가될 때와 제2 저전압이 인가될 때를 비교하여 도시한 그래프이다.1 is a block diagram of a display device according to an embodiment of the present invention.
2 is an equivalent circuit diagram of a pixel according to an embodiment of the present invention.
3 is a cross-sectional view of a pixel according to an embodiment of the present invention.
4 is a block diagram of a gate driving circuit according to an embodiment of the present invention.
5 is a circuit diagram of the i-th stage among the plurality of stages shown in Fig.
6 is an input / output signal waveform diagram of the i-th stage shown in FIG.
7 is a waveform diagram showing the voltage change of the gate signal output from the i-th stage.
8 is a waveform diagram showing a part of the voltage change of the gate signal output from the i-th stage.
9A is a graph showing a comparison between when a first low voltage is applied to the input electrode of the pull-down transistor of the first pull-down portion at the edge portion of the display panel and when the second low voltage is applied.
9B is a graph showing a comparison between when a first low voltage is applied to the input electrode of the pull-down transistor of the first pull-down portion in the center portion of the display panel and when the second low voltage is applied.

이하 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다. 도 1에 도시된 것과 같이, 본 발명의 실시 예에 따른 표시장치는 표시패널(DP), 게이트 구동회로(100), 데이터 구동회로(200), 및 회로기판(MCB)을 포함한다. 1 is a block diagram of a display device according to an embodiment of the present invention. 1, a display device according to an embodiment of the present invention includes a display panel DP, a gate driving circuit 100, a data driving circuit 200, and a circuit board MCB.

표시패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정표시패널(liquid crystal display panel), 유기발광 표시패널(organic light emitting display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel)등의 다양한 표시패널을 포함할 수 있다. 본 실시예에서 액정표시패널이 표시패널(DP)로 설명된다.The display panel DP is not particularly limited and includes, for example, a liquid crystal display panel, an organic light emitting display panel, an electrophoretic display panel, An electrowetting display panel, and the like. In this embodiment, the liquid crystal display panel is described as the display panel DP.

표시패널(DP)은 제1 기판(DS1), 제1 기판(DS1)과 이격된 제2 기판(DS2) 및 제1 기판(DS1)과 제2 기판(DS2) 사이에 배치된 액정층(미도시)을 포함한다. 표시패널(DP)은 복수 개의 화소들(PX11~PXnm)이 형성된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)으로 구분된다. The display panel DP includes a first substrate DS1, a second substrate DS2 spaced apart from the first substrate DS1, and a liquid crystal layer (not shown) disposed between the first substrate DS1 and the second substrate DS2. Time). The display panel DP is divided into a display area DA in which a plurality of pixels PX 11 to PX nm are formed and a non-display area NDA surrounding the display area DA.

제1 기판(DS1) 상에는 복수 개의 게이트 라인들(GL1~GLn), 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)이 배치된다. 도 1에는 복수 개의 게이트 라인들(GL1~GLn)과 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다.A plurality of data lines DL1 to DLm intersecting the plurality of gate lines GL1 to GLn and the gate lines GL1 to GLn are disposed on the first substrate DS1. In FIG. 1, only a part of a plurality of gate lines GL1 to GLn and a plurality of data lines DL1 to DLm is shown.

복수 개의 게이트 라인들(GL1~GLn)은 게이트 구동회로(100)에 연결되어 순차적인 게이트 신호들을 수신한다. 복수 개의 데이터 라인들(DL1~DLm)은 데이터 구동회로(200)에 연결되어 아날로그 형태의 데이터 신호들(또는 데이터 전압들)을 수신한다.The plurality of gate lines GL1 to GLn are connected to the gate driving circuit 100 to receive sequential gate signals. The plurality of data lines DL1 to DLm are connected to the data driving circuit 200 to receive analog data signals (or data voltages).

복수 개의 화소들(PX11~PXnm)은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인과 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다.The plurality of pixels PX 11 to PX nm are connected to corresponding gate lines of the plurality of gate lines GL1 to GLn and corresponding data lines of the plurality of data lines DL1 to DLm, respectively.

게이트 구동회로(100)는 박막공정을 통해 화소들(PX11~PXnm)과 동시에 형성될 수 있다. 예컨대, 게이트 구동회로(100)는 비표시영역(NDA)에 ASG(Amorphous Silicon TFT Gate driver circuit) 형태로 실장 될 수 있다.
The gate drive circuit 100 can be formed simultaneously with the pixels PX 11 to PX nm through the thin film process. For example, the gate driving circuit 100 may be mounted in the non-display area NDA in the form of an amorphous silicon TFT gate driver circuit (ASG).

도 1을 참조하면, 게이트 구동회로(100)는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되어 있으나, 이는 하나의 예시에 불과하다. 표시장치는 2개의 게이트 구동회로들을 포함할 수 있다. 2개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동회로들 중 하나는 홀수번째 게이트 라인들에 연결되고, 다른 하나는 짝수번째 게이트 라인들에 연결될 수 있다.Referring to FIG. 1, the gate driving circuit 100 is connected to the left ends of a plurality of gate lines GL1 to GLn, but this is only one example. The display device may include two gate drive circuits. One of the two gate driving circuits may be connected to the left ends of the plurality of gate lines GL1 to GLn and the other may be connected to the right ends of the plurality of gate lines GL1 to GLn. Further, one of the two gate drive circuits may be connected to the odd gate lines and the other to the even gate lines.

데이터 구동회로(200)는 회로기판(MCB)에 실장된 타이밍 컨트롤러(미도시)로부터 데이터 신호들을 제공받고, 데이터 신호들에 대응하는 아날로그 데이터 신호들을 생성한다. The data driving circuit 200 receives data signals from a timing controller (not shown) mounted on the circuit board MCB, and generates analog data signals corresponding to the data signals.

데이터 구동회로(200)는 구동칩(210) 및 구동칩(210)을 실장하는 연성회로기판(220)을 포함한다. 구동칩(210)과 연성회로기판(220)은 각각 복수 개로 제공될 수 있다. 연성회로기판(220)은 회로기판(MCB)과 제1 기판(DS1)을 전기적으로 연결한다. 복수 개의 구동칩들(210)은 대응하는 데이터 라인들에 데이터 전압들을 각각 제공한다. 데이터 전압은 일정 전압 범위에서 대응하는 데이터 라인에 인가된 데이터 신호의 계조값에 대응하게 선택된다. 데이터 전압은 일정 전압 범위는 데이터 구동회로(100)에서 출력되는 게이트 신호의 저전압과 고전압 사이가 바람직하다. 예를 들면, 데이터 전압의 범위는 -8V 내지 35V 일 수 있다.The data driving circuit 200 includes a flexible circuit board 220 on which the driving chip 210 and the driving chip 210 are mounted. The driving chip 210 and the flexible circuit board 220 may be provided in plural numbers, respectively. The flexible circuit board 220 electrically connects the circuit board MCB and the first substrate DS1. A plurality of driving chips 210 provide data voltages to corresponding data lines, respectively. The data voltage is selected corresponding to the gray level value of the data signal applied to the corresponding data line in the constant voltage range. It is preferable that the constant voltage range of the data voltage is between the low voltage and the high voltage of the gate signal output from the data driving circuit 100. For example, the range of the data voltage may be -8V to 35V.

도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package)로 형성된 데이터 구동회로(200)를 예시적으로 도시하였으나, 데이터 구동회로(200)는 제1 기판(DS1) 상에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장 될 수 있다.
1 illustrates an example of a data driving circuit 200 formed of a tape carrier package (TCP), the data driving circuit 200 may include a chip on glass (COG) on Glass) method.

도 2는 본 발명의 일 실시예에 따른 화소(PXij)의 등가회로도이다. 도 1에 도시된 복수 개의 화소들(PX11~PXnm) 각각은 도 2에 도시된 등가회로를 가질 수 있다.2 is an equivalent circuit diagram of a pixel PX ij according to an embodiment of the present invention. Each of the plurality of pixels PX 11 to PX nm shown in FIG. 1 may have the equivalent circuit shown in FIG.

도 2에 도시된 것과 같이, 화소(PXij)는 박막 트랜지스터(TR), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 박막 트랜지스터(TR)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 박막 트랜지스터(TR)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호를 출력한다.As shown in Fig. 2, the pixel PX ij includes a thin film transistor TR, a liquid crystal capacitor Clc, and a storage capacitor Cst. The thin film transistor TR is electrically connected to the i-th gate line GLi and the j-th data line DLj. The thin film transistor TR outputs a data signal received from the jth data line DLj in response to the gate signal received from the i-th gate line GLi.

액정 커패시터(Clc)는 j번째 데이터 라인(DLj)으로부터 출력된 데이터 신호에 대응하는 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(미도시)에 포함된 액정 방향자(미도시)의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.The liquid crystal capacitor Clc charges the voltage corresponding to the data signal output from the j-th data line DLj. The arrangement of the liquid crystal directors (not shown) included in the liquid crystal layer (not shown) is changed according to the amount of charge charged in the liquid crystal capacitor Clc. Light incident on the liquid crystal layer is transmitted or blocked depending on the arrangement of liquid crystal directors.

스토리지 커패시터(Cst) 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다. 단, 스토리지 커패시터(Cst)는 화소(PXij)에 포함되지 않을 수 있다.
Is connected in parallel to the storage capacitor (Cst) liquid crystal capacitor (Clc). The storage capacitor Cst maintains the arrangement of the liquid crystal director for a predetermined period. However, the storage capacitor Cst may not be included in the pixel PX ij .

도 3은 본 발명의 일 실시예에 따른 화소(PXij)의 단면도이다. 박막 트랜지스터(TR)는 i번째 게이트 라인(GLi)에 연결된 게이트 전극(GE), 게이트 전극(GE)에 중첩하는 활성층(AL), j번째 데이터 라인(DLj)에 연결된 소스 전극(SE), 및 소스 전극(SE)와 이격되어 배치된 드레인 전극(DE)을 포함한다. 3 is a cross-sectional view of a pixel PX ij according to an embodiment of the present invention. The thin film transistor TR includes a gate electrode GE connected to the i-th gate line GLi, an active layer AL overlapping the gate electrode GE, a source electrode SE connected to the j-th data line DLj, And a drain electrode DE spaced apart from the source electrode SE.

제1 기판(DS1)의 일면 상에 i번째 게이트 라인(GLi) 및 스토리지 라인(STL)이 배치된다. 게이트 전극(GE)은 i번째 게이트 라인(GLi)으로부터 분기된다. 제1 절연층(12)이 게이트 전극(GE) 및 스토리지 라인(STL)을 커버한다.An i-th gate line GLi and a storage line STL are disposed on one surface of the first substrate DS1. The gate electrode GE is branched from the i-th gate line GLi. The first insulating layer 12 covers the gate electrode GE and the storage line STL.

제1 절연층(12) 상에 게이트 전극(GE)과 중첩하는 활성층(AL)이 배치된다. 활성층(AL)은 반도체층과 오믹 컨택층을 포함할 수 있다. 활성층(AL) 상에 드레인 전극(DE)과 소스 전극(SE)이 배치된다. 드레인 전극(DE)과 소스 전극(SE) 각각은 활성층(AL)과 일부가 중첩한다.An active layer (AL) overlapping the gate electrode (GE) is disposed on the first insulating layer (12). The active layer AL may include a semiconductor layer and an ohmic contact layer. A drain electrode DE and a source electrode SE are disposed on the active layer AL. Each of the drain electrode DE and the source electrode SE partially overlaps with the active layer AL.

제1 절연층(12) 상에 활성층(AL), 드레인 전극(DE), 및 소스 전극(SE)을 커버하는 제2 절연층(14)이 배치된다. 제2 절연층(14) 상에 화소전극(PE)이 배치된다. 화소전극(PE)은 제2 절연층(14)을 관통하는 컨택홀(CH14)을 통해 드레인 전극(DE)에 연결된다. 제2 절연층(14) 상에 화소전극(PE)을 커버하는 제3 절연층(16)이 배치된다. A second insulating layer 14 covering the active layer AL, the drain electrode DE, and the source electrode SE is disposed on the first insulating layer 12. A pixel electrode PE is disposed on the second insulating layer 14. [ The pixel electrode PE is connected to the drain electrode DE through a contact hole CH14 passing through the second insulating layer 14. [ A third insulating layer 16 covering the pixel electrodes PE is disposed on the second insulating layer 14.

제2 기판(DS2)의 일면 상에 컬러필터층(CF)이 배치된다. 컬러필터층(CF) 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통전압이 인가된다.A color filter layer CF is disposed on one surface of the second substrate DS2. A common electrode CE is disposed on the color filter layer CF. A common voltage is applied to the common electrode CE.

액정층(LCL)을 사이에 두고 배치된 화소전극(PE)과 공통전극(CE)은 액정 커패시터(Clc)를 형성한다. 화소전극(PE)은 데이터 신호에 대응하는 화소전압을 수신한다. 화소전압은 공통전압과 다른 레벨을 갖는다. 액정 커패시터(Clc)는 화소전압과 공통전압에 따른 전하량을 충전한다.The pixel electrode PE and the common electrode CE, which are disposed with the liquid crystal layer LCL therebetween, form a liquid crystal capacitor Clc. The pixel electrode PE receives the pixel voltage corresponding to the data signal. The pixel voltage has a different level from the common voltage. The liquid crystal capacitor Clc charges the amount of charge corresponding to the pixel voltage and the common voltage.

또한, 절연층들(12, 14)을 사이에 두고 배치된 화소전극(PE)과 스토리지 라인(STL)은 스토리지 커패시터(Cst)를 형성한다. 스토리지 라인(STL)은 화소전압과 다른 레벨의 스토리지 전압을 수신한다. 스토리지 커패시터(Cst)는 화소전압과 스토리지 전압에 따른 전하량을 충전한다The pixel electrode PE and the storage line STL disposed between the insulating layers 12 and 14 form a storage capacitor Cst. The storage line STL receives a storage voltage different from the pixel voltage. The storage capacitor Cst charges the charge corresponding to the pixel voltage and the storage voltage

한편, 도 3에 도시된 화소(PXij)의 단면은 하나의 예시에 불과하다. 도 3에 도시된 것과 달리, 컬러필터층(CF) 또는 공통전극(CE)은 제1 기판(DS1) 상에 배치될 수 있다.
On the other hand, the cross section of the pixel PX ij shown in Fig. 3 is only one example. 3, the color filter layer CF or the common electrode CE may be disposed on the first substrate DS1.

도 4는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다. 도 4에 도시된 것과 같이, 게이트 구동회로(100)는 복수 개의 스테이지들(SRC1~SRCn)을 포함한다. 복수 개의 스테이지들(SRC1~SRCn)은 하나의 쉬프트 레지스터를 구성한다. 도 4에 도시된 것과 같이, 복수 개의 스테이지들(SRC1~SRCn)은 서로 종속적으로 연결될 수 있다.4 is a block diagram of a gate driving circuit according to an embodiment of the present invention. As shown in Fig. 4, the gate drive circuit 100 includes a plurality of stages SRC1 to SRCn. The plurality of stages SRC1 to SRCn constitute one shift register. As shown in FIG. 4, the plurality of stages SRC1 to SRCn may be connected to each other.

복수 개의 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 각각 연결된다. 즉, 복수 개의 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 게이트 신호들을 제공한다.The plurality of stages SRC1 to SRCn are connected to the plurality of gate lines GL1 to GLn, respectively. That is, the plurality of stages SRC1 to SRCn provide gate signals to the plurality of gate lines GL1 to GLn.

복수 개의 스테이지들(SRC1~SRCn) 각각은 입력단자(IN), 클럭단자(CK), 제1 및 제2 전압입력단자들(V1, V2), 제1 및 제2 제어단자들(CT1, CT2), 출력단자(OUT) 및 캐리단자(CR)를 포함한다.Each of the plurality of stages SRC1 to SRCn includes an input terminal IN, a clock terminal CK, first and second voltage input terminals V1 and V2, first and second control terminals CT1 and CT2 , An output terminal (OUT), and a carry terminal (CR).

복수 개의 스테이지들(SRC1~SRCn) 각각의 캐리단자(CR)는 다음 스테이지의 입력단자(IN)에 전기적으로 연결된다. 첫번째 스테이지(SRC1)의 입력단자(IN)는 이전 스테이지의 캐리 신호 대신에 게이트 구동회로(100)의 구동을 개시하는 개시신호(STV)를 수신한다. 첫번째 스테이지 이후 복수 개의 스테이지들(SRC2~SRCn) 각각의 입력단자(IN)는 이전 스테이지의 캐리 신호를 수신한다. i번째 스테이지(미도시)의 입력단자(IN)는 i-1번째 스테이지의 캐리단자(CR)에 전기적으로 연결된다. 여기서, i는 1보다 크고 n보다 작은 정수로 정의된다. 도 4에 도시된 것과 같이, 두번째 스테이지(SRC2) 및 세번째 스테이지(SRC3)의 입력단자(IN)는 첫번째 스테이지(SRC1) 및 두번째 스테이지(SRC2)의 캐리 신호를 각각 수신한다.The carry terminal CR of each of the plurality of stages SRC1 to SRCn is electrically connected to the input terminal IN of the next stage. The input terminal IN of the first stage SRC1 receives the start signal STV which starts driving the gate drive circuit 100 instead of the carry signal of the previous stage. The input terminal IN of each of the plurality of stages SRC2 to SRCn after the first stage receives the carry signal of the previous stage. The input terminal IN of the ith stage (not shown) is electrically connected to the carry terminal CR of the (i-1) th stage. Where i is defined as an integer greater than 1 and less than n. As shown in Fig. 4, the input terminals IN of the second stage SRC2 and the third stage SRC3 receive the carry signals of the first stage SRC1 and the second stage SRC2, respectively.

한편, 이는 하나의 예시에 불과하고, i번째 스테이지의 입력단자(IN)는 이전 스테이지의 캐리단자, 예컨대 i-1번째 스테이지, i-2번째 스테이지 또는 i-3번째 스테이지 등의 캐리단자에 전기적으로 연결되면 충분하다. 일 예로, 두번째 스테이지(SRC2)는 첫번째 스테이지(SRC1)가 수신한 개시신호와 다른 개시신호를 수신하고, 세번째 스테이지(SRC3)의 입력단자(IN)는 첫번재 스테이지(SRC1)의 캐리 신호를 수신할 수 있다.The input terminal IN of the ith stage is electrically connected to the carry terminal of the previous stage such as the carry terminal of the (i-1) th stage, the (i-2) Is sufficient. For example, the second stage SRC2 receives a start signal different from the start signal received by the first stage SRC1, and the input terminal IN of the third stage SRC3 receives the carry signal of the first stage SRC1 can do.

복수 개의 스테이지들(SRC1~SRCn) 각각의 제1 제어단자(CT1)는 다음 스테이지의 캐리단자(CR)에 전기적으로 연결되어 다음 스테이지의 캐리 신호를 수신한다. 복수 개의 스테이지들(SRC1~SRCn) 각각의 제2 제어단자(CT2)는 다음 스테이지에 종속적으로 연결된 스테이지의 캐리단자(CR)에 전기적으로 연결되어 다음 스테이지에 종속적으로 연결된 스테이지의 캐리 신호를 수신한다. The first control terminal CT1 of each of the plurality of stages SRC1 to SRCn is electrically connected to the carry terminal CR of the next stage to receive the carry signal of the next stage. The second control terminal CT2 of each of the plurality of stages SRC1 to SRCn receives a carry signal of the stage electrically connected to the carry terminal CR of the stage that is connected to the next stage and is connected to the next stage .

i번째 스테이지의 제1 제어단자(CT1)는 i+1번째 스테이지의 캐리단자(CR)에 전기적으로 연결되고, i번째 스테이지의 제2 제어단자(CT2)는 i+2번째 스테이지의 캐리단자(CR)에 전기적으로 연결된다. 도 4에 도시된 것과 같이, 첫번째 스테이지(SRC1)의 제1 제어단자(CT1)는 두번째 스테이지(SRC2)의 캐리단자(CR)에 전기적으로 연결되고, 첫번째 스테이지(SRC1)의 제2 제어단자(CT2)는 세번째 스테이지(SRC3)의 캐리단자(CR)에 전기적으로 연결된다.The first control terminal CT1 of the i-th stage is electrically connected to the carry terminal CR of the (i + 1) -th stage and the second control terminal CT2 of the i-th stage is electrically connected to the carry terminal CR). The first control terminal CT1 of the first stage SRC1 is electrically connected to the carry terminal CR of the second stage SRC2 and the second control terminal CT1 of the first stage SRC1 is electrically connected CT2 are electrically connected to the carry terminal CR of the third stage SRC3.

다만, 복수 개의 스테이지들(SRC1~SRCn) 중 마지막 구동 스테이지(SRCn)의 제1 및 제2 제어단자(CT1, CT2)는 더미 스테이지(SRCd1, SRCd2)로부터 캐리 신호에 대응하는 신호들을 수신한다. 더미 스테이지(SRCd1, SRCd2)는 마지막 구동 스테이지(SRCn)의 후단에 순차적으로 연결되어 있다. 다만, 상기 더미 스테이지(SRCd1, SRCd2)의 위치 및 개수는 당업자의 설계 의도에 따라 변경될 수 있다.However, the first and second control terminals CT1 and CT2 of the last driving stage SRCn among the plurality of stages SRC1 to SRCn receive signals corresponding to the carry signal from the dummy stages SRCd1 and SRCd2. The dummy stages SRCd1 and SRCd2 are sequentially connected to the last stage of the last driving stage SRCn. However, the positions and the numbers of the dummy stages SRCd1 and SRCd2 may be changed according to the design intent of the person skilled in the art.

한편, 이는 하나의 예시에 불과하고, i번째 스테이지의 제1 제어단자(CT1)는 i번째 스테이지 이후의 스테이지의 캐리단자(CR)에 전기적으로 연결되면 충분하다. 또한 i번째 스테이지의 제2 제어단자(CT2)는 i번째 스테이지의 제1 제어단자(CT1)에 캐리 신호를 제공하는 스테이지 이후의 스테이지의 캐리단자(CR)에 전기적으로 연결되면 충분하다. On the other hand, this is only one example, and it suffices that the first control terminal CT1 of the i-th stage is electrically connected to the carry terminal CR of the stage after the i-th stage. It is sufficient if the second control terminal CT2 of the i-th stage is electrically connected to the carry terminal CR of the stage after the stage which provides the carry signal to the first control terminal CT1 of the i-th stage.

도 4는 게이트 구동회로의 예시에 불과하고, 도 4에 도시된 복수 개의 스테이지들(SRC1~SRCn)의 연결관계는 변경될 수 있다.4 is only an example of a gate driving circuit, and the connection relationship of the plurality of stages SRC1 to SRCn shown in FIG. 4 can be changed.

도 4에 도시된 것과 달리, 복수 개의 스테이지들(SRC1~SRCn)의 입력단자들(IN)은 이전 스테이지들의 출력단자들(OUT)로부터 게이트 신호를 각각 수신할 수 있다. 즉, 복수 개의 스테이지들(SRC1~SRCn)의 입력단자들(IN)에 인가되는 캐리 신호 또는 게이트 신호는 복수 개의 스테이지들(SRC1~SRCn)의 동작을 제어하는 하나의 제어신호이다.4, the input terminals IN of the plurality of stages SRC1 to SRCn can receive the gate signals from the output terminals OUT of the previous stages, respectively. That is, the carry signal or gate signal applied to the input terminals IN of the plurality of stages SRC1 to SRCn is a control signal for controlling the operation of the plurality of stages SRC1 to SRCn.

또한, 복수 개의 스테이지들(SRC1~SRCn) 각각의 제1 제어단자(CT1)는 다음 스테이지의 캐리단자(CR) 대신에 다음 스테이지의 출력단자(OUT)에 전기적으로 연결되어 다음 스테이지로부터 게이트 신호를 수신할 수 있다. 복수 개의 스테이지들(SRC1~SRCn) 각각의 제2 제어단자(CT2)는 다음 스테이지에 종속적으로 연결된 스테이지의 출력단자(OUT)에 전기적으로 연결될 수 있다. 복수 개의 스테이지들(SRC1~SRCn) 각각의 제2 제어단자(CT2)는 다음 스테이지에 종속적으로 연결된 스테이지로부터 게이트 신호를 수신한다. The first control terminal CT1 of each of the plurality of stages SRC1 to SRCn is electrically connected to the output terminal OUT of the next stage instead of the carry terminal CR of the next stage, . The second control terminal CT2 of each of the plurality of stages SRC1 to SRCn may be electrically connected to the output terminal OUT of the stage which is connected to the next stage. The second control terminal CT2 of each of the plurality of stages SRC1 to SRCn receives the gate signal from the stage, which is connected to the next stage.

복수 개의 스테이지들(SRC1~SRCn) 중 홀수번째 스테이지들(SRC1, SRC3 등)과 짝수번째 스테이지들(SRC2, SRC4 등)은 서로 위상이 반전된 신호들을 각각 수신한다. 홀수번째 스테이지들(SRC1, SRC3 등)의 클럭단자(CK)는 클럭 신호(CKV)를 수신하고, 짝수번째 스테이지들(SRC2, SRCn)의 클럭단자(CK)는 클럭바 신호(CKVB)를 수신한다.The odd-numbered stages SRC1 and SRC3 among the plurality of stages SRC1 to SRCn and the even-numbered stages SRC2 and SRC4 receive the signals whose phases are inverted from each other. The clock terminals CK of the odd-numbered stages SRC1 and SRC3 receive the clock signal CKV and the clock terminals CK of the even stages SRC2 and SRCn receive the clock bar signal CKVB do.

복수 개의 스테이지들(SRC1~SRCn) 각각의 제1 전압입력단자(V1)에는 제1 저전압(VSS1, 또는 제1 저전압)이 인가되고, 복수 개의 스테이지들(SRC1~SRCn) 각각의 제2 전압입력단자(V2)에는 제1 저전압(VSS1)보다 높은 전압레벨을 갖는 제2 전압(VSS2, 또는 제2 저전압)이 인가된다. 제2 저전압은 -8V 내지 -6V 이고, 제1 저전압은 제2 저전압보다 약 3 V 내지 5V 작을 수 있다. 일 예로, 제1 저전압(VSS1)은 -11.5V이고, 제2 저전압(VSS2)은 -7.5V일 수 있다.A first low voltage VSS1 or a first low voltage is applied to the first voltage input terminal V1 of each of the plurality of stages SRC1 to SRCn and a second voltage input A second voltage (VSS2 or a second low voltage) having a voltage level higher than the first low voltage VSS1 is applied to the terminal V2. The second undervoltage may be between -8 V and -6 V and the first undervoltage may be between about 3 V and 5 V less than the second undervoltage. For example, the first undervoltage (VSS1) may be -11.5V and the second undervoltage (VSS2) may be -7.5V.

복수 개의 스테이지들(SRC1~SRCn) 각각의 출력단자(OUT)는 대응하는 게이트 라인과 연결된다. 따라서, 출력단자(OUT)를 통해 출력된 게이트 신호는 대응하는 게이트 라인으로 인가된다.
The output terminal OUT of each of the plurality of stages SRC1 to SRCn is connected to the corresponding gate line. Therefore, the gate signal output through the output terminal OUT is applied to the corresponding gate line.

도 5는 도 4에 도시된 복수 개의 스테이지들(SRC1~SRCn) 중 i번째 스테이지(SRCi)의 회로도이고, 도 6은 도 5에 도시된 i번째 스테이지의 입출력신호 파형도이다. 도 4에 도시된 복수 개의 스테이지들(SRC1~SRCn) 각각은 도 5와 동일한 회로 구성을 가질 수 있다.5 is a circuit diagram of an i-th stage SRCi of the plurality of stages SRC1 to SRCn shown in FIG. 4, and FIG. 6 is an input / output signal waveform diagram of the i-th stage shown in FIG. Each of the plurality of stages SRC1 to SRCn shown in FIG. 4 may have the same circuit configuration as that of FIG.

i번째 스테이지(SRCi)는 제1 출력부(111-1), 제2 출력부(111-2), 충전부(CA), 제어부(112), 제1 풀다운부(113-1), 제2 풀다운부(113-2), 제1 홀딩부(114-1), 제2 홀딩부(114-2), 스위칭부(115) 를 포함한다.The i-th stage SRCi includes a first output unit 111-1, a second output unit 111-2, a charger CA, a control unit 112, a first pull down unit 113-1, A first holding part 114-1, a second holding part 114-2, and a switching part 115. The first holding part 114-1, the second holding part 114-2,

제1 출력부(111-1)는 게이트 신호(GSi)를 i번째 게이트 라인(미도시)에 출력하고, 제2 출력부(111-2)는 캐리 신호(CRSi)를 i+1번째 스테이지에 제공한다.A first output unit 111-1 is a gate signal (GS i) and outputs the i-th gate line (not shown), a second output (111-2) is the (i + 1) th carry signal (CRS i) To the stage.

충전부(CA)는 제1 노드(NQ)에 인가되는 i-1번째 스테이지의 캐리 신호(CRSi-1)의 고전압에 의하여 충전된다.
The charging unit CA is charged by the high voltage of the carry signal CRSi-1 of the (i-1) th stage applied to the first node NQ.

제어부(112)는 제1 출력부(111-1) 및 제2 출력부(111-2)의 동작을 제어한다. 제어부(112)는 i-1번째 스테이지의 캐리 신호(CRSi-1)에 응답하여 제1 출력부(111-1) 및 제2 출력부(111-2)를 턴-온 시키고, i+1번째 스테이지의 캐리 신호(CRSi+1)에 응답하여 제1 출력부(111-1) 및 제2 출력부(111-2)를 턴-오프 시킨다. 이후, 제어부(112)는 i+2번째 스테이지의 캐리 신호(CRSi+2)와 제2 노드(NA)의 레벨에 응답하여 제1 노드(NQ)를 제1 저전압(VSS1)으로 유지시킨다.The control unit 112 controls the operations of the first output unit 111-1 and the second output unit 111-2. The control unit 112 turns on the first output unit 111-1 and the second output unit 111-2 in response to the carry signal CRSi-1 of the (i-1) th stage, And turns off the first output 111-1 and the second output 111-2 in response to the carry signal CRSi + 1 of the stage. The controller 112 then maintains the first node NQ at the first low voltage VSS1 in response to the level of the carry signal CRSi + 2 of the (i + 2) th stage and the second node NA.

제1 풀다운부(113-1)는 출력단자(OUT)의 전위를 제1 저전압(VSS1)으로 다운시키고, 제2 풀다운부(113-2)는 캐리단자(CR)의 전위를 제1 저전압(VSS1)으로 다운시킨다.The first pull down section 113-1 pulls the potential of the output terminal OUT down to the first low voltage VSS1 and the second pull down section 113-2 lowers the potential of the carry terminal CR to the first low voltage VSS1).

제1 홀딩부(114-1)는 제1 출력부(111-1)의 턴-오프 구간(Poff)에서 출력단자(OUT)에 제2 저전압(VSS2)을 제공하고, 제2 홀딩부(114-2)는 캐리단자(CR)에 제1 저전압(VSS1)을 제공한다. 제1 출력부(111-1)의 턴-오프 구간(Poff)은 후술하는 것과 같이 제1 노드(NQ)의 전위가 제2 고전압(VQ2)으로부터 제1 저전압(VSS1)으로 다운된 시점에서 제1 저전압(VSS1)으로부터 제1 고전압(VQ1)으로 업 된 시점까지의 기간으로 정의된다.The first holding part 114-1 provides the second low voltage VSS2 to the output terminal OUT in the turn-off period Poff of the first output part 111-1, and the second holding part 114 -2 provides a first low voltage VSS1 to the carry terminal CR. The turn-off period Poff of the first output unit 111-1 is a period during which the potential of the first node NQ falls from the second high voltage VQ2 to the first low voltage VSS1 Is defined as a period from the first low voltage (VSS1) to the first high voltage (VQ1).

스위칭부(115)는 제1 홀딩부(114-1) 및 제2 홀딩부(114-2)의 동작을 제어한다. 스위칭부(115)는 제2 노드(NA)에 제1 홀딩부(114-1) 및 제2 홀딩부(114-2)를 온/오프 시키기 위한 스위칭 제어신호를 제공한다. 여기서, 제2 노드(NA)는 스위칭부(115)의 출력단으로 스위칭부(115)로부터 클럭신호에 근거하여 생성된 스위칭 신호가 인가되는 부분으로, 제1 홀딩부(114-1) 및 제2 홀딩부(114-2)의 제어단자들에 연결된다. 또한, 제2 노드(NA)는 제어부(112)의 제5 제어 트랜지스터(NT7)의 제어단자에 연결되어, 제1 노드(NQ)에 제1 저전압(VSS1)이 인가되는 것에 관여한다.
The switching unit 115 controls the operations of the first holding unit 114-1 and the second holding unit 114-2. The switching unit 115 provides a switching control signal for turning on / off the first holding unit 114-1 and the second holding unit 114-2 to the second node NA. Here, the second node NA is a part to which the switching signal generated based on the clock signal is applied from the switching unit 115 to the output terminal of the switching unit 115, and the first holding unit 114-1 and the second And is connected to the control terminals of the holding part 114-2. The second node NA is connected to the control terminal of the fifth control transistor NT7 of the control unit 112 so that the first low voltage VSS1 is applied to the first node NQ.

도 5 및 도 6을 참조하여 i번째 스테이지(SRCi)의 구성을 좀더 상세히 검토한다.The configuration of the i < th > stage SRCi will be examined in more detail with reference to FIG. 5 and FIG.

제1 출력부(111)는 제1 출력 트랜지스터(NT1)를 포함한다. 제1 출력 트랜지스터(NT1)는 클럭 신호(CKV)를 수신하는 입력전극, 제어부(112)에 연결된 제어전극, 및 게이트 신호(GSi)를 출력하는 출력전극을 포함한다. 특히, 제1 출력 트랜지스터(NT1)의 제어전극은 제1 노드(NQ)에 연결되는데, 제1 노드(NQ)는 제어부(113)의 출력단이다.The first output section 111 includes a first output transistor NT1. The first output transistor (NT1) includes an output electrode for outputting a control electrode, and a gate signal (GS i) connected to the input electrode, a control section 112 for receiving a clock signal (CKV). In particular, the control electrode of the first output transistor NT1 is connected to the first node NQ, and the first node NQ is the output terminal of the control unit 113. [

제2 출력부(111-2)는 제2 출력 트랜지스터(NT2)를 포함한다. 제2 출력 트랜지스터(NT2)는 클럭 신호(CKV)를 수신하는 입력전극, 제1 노드(NQ)에 연결된 제어전극, 및 캐리 신호(CSRi)를 출력하는 출력전극을 포함한다.The second output portion 111-2 includes a second output transistor NT2. A second output transistor (NT2) comprises an output electrode for outputting a control electrode, and a carry signal (CSR i) connected to the input electrode, the first node (NQ) for receiving a clock signal (CKV).

충전부(CA)는 제1 커패시터(C1)를 포함한다. 제1 커패시터(C1)는 제1 출력 트랜지스터(NT1)의 제어전극과 출력전극 사이에 접속된다. 제1 커패시터(C1)의 일단이 제1 노드(NQ)에 연결되어 있고, 제1 커패시터(C1)의 타단이 게이트 신호가 출력되는 출력단자(OUT)에 연결되어 있다.The charging unit CA includes a first capacitor C1. The first capacitor C1 is connected between the control electrode and the output electrode of the first output transistor NT1. One end of the first capacitor C1 is connected to the first node NQ and the other end of the first capacitor C1 is connected to the output terminal OUT for outputting the gate signal.

제어부(112)는 제1 내지 제5 제어 트랜지스터들(NT3, NT4, NT5, NT6, NT7)을 포함한다.The control unit 112 includes first through fifth control transistors NT3, NT4, NT5, NT6, and NT7.

제1 제어 트랜지스터(NT3)는 i-1번째 스테이지의 캐리 신호(CRSi-1)를 공통으로 수신하는 제1 제어전극과 입력전극을 포함한다. i-1번째 스테이지의 캐리 신호(CRSi-1)는 제1 제어 트랜지스터(NT3)의 제어전극에 인가되는 제어신호이다. 또한, 제1 제어 트랜지스터(NT3)는 제1 노드(NQ)를 통해 제1 출력 트랜지스터(NT1) 및 제2 출력 트랜지스터(NT2)의 제어전극들에 연결된다.The first control transistor NT3 includes a first control electrode and an input electrode commonly receiving the carry signal CRS i-1 of the ( i-1 ) th stage. The carry signal CRS i-1 of the ( i-1 ) th stage is a control signal applied to the control electrode of the first control transistor NT3. In addition, the first control transistor NT3 is connected to the control electrodes of the first output transistor NT1 and the second output transistor NT2 through the first node NQ.

제2 제어 트랜지스터(NT4)는 제1 노드(NQ)에 연결된 출력전극, i+1번째 스테이지의 캐리 신호(CRSi+1)를 수신하는 제어전극, 및 제3 제어 트랜지스터(NT5)의 출력전극과 연결된 입력전극을 포함한다.The second control transistor NT4 includes an output electrode connected to the first node NQ, a control electrode for receiving the carry signal CRS i + 1 of the ( i + 1 ) And an input electrode connected to the input electrode.

제3 제어 트랜지스터(NT5)는 다이오드(diode) 기능을 수행하기 위해 출력전극에 공통으로 연결된 제어전극 및 입력전극을 포함한다. 또한, 제3 제어 트랜지스터(NT5)는 제1 저전압(VSS1)이 입력되는 제1 전압입력단자(V1)에 연결된 입력전극을 포함한다. 한편, 제3 제어 트랜지스터(NT5)는 생략될 수 있다. 제3 제어 트랜지스터(NT5)가 생략되면, 제2 제어 트랜지스터(NT4)의 입력전극은 제1 전압입력단자(V1)에 연결되어 제1 저전압(VSS1)을 직접 수신한다.The third control transistor NT5 includes a control electrode and an input electrode commonly connected to the output electrode to perform a diode function. Also, the third control transistor NT5 includes an input electrode connected to the first voltage input terminal V1 to which the first low voltage VSS1 is input. On the other hand, the third control transistor NT5 may be omitted. If the third control transistor NT5 is omitted, the input electrode of the second control transistor NT4 is connected to the first voltage input terminal V1 to directly receive the first low voltage VSS1.

제1 제어 트랜지스터(NT3)가 i-1번째 스테이지의 캐리 신호(CRSi-1)에 응답하여 턴-온 되면, 제1 노드(NQ)의 전위는 제1 고전압(VQ1) 상승하고, 제1 출력 트랜지스터(NT1) 및 제2 출력 트랜지스터(NT2)는 턴-온 된다. 이때, 제1 출력부(111-1)의 제1 출력트랜지스터(NT1)가 턴 온 되면서 클럭단자(CK)로부터 클럭 신호(CKV)의 제1 저전압(VSS1, -11.5V)이 출력단자(OUT)에 인가되어, 제1 게이트 신호(GS1)의 레벨은 제1 저전압(VSS1, -11.5V)이 된다.When the first control transistor NT3 is turned on in response to the carry signal CRS i-1 of the ( i-1 ) th stage, the potential of the first node NQ rises to the first high voltage VQ1, The output transistor NT1 and the second output transistor NT2 are turned on. At this time, the first output transistor NT1 of the first output unit 111-1 is turned on and the first low voltage VSS1, -11.5V of the clock signal CKV is output from the clock terminal CK to the output terminal OUT , So that the level of the first gate signal GS1 becomes the first low voltage VSS1, -11.5V.

i-1번째 스테이지의 캐리 신호(CRSi-1)가 제1 노드(NQ)에 인가되면 제1 커패시터(C1)는 충전된다. 이후, 제1 출력 트랜지스터(NT1)는 부트스트랩(bootstrap) 된다. 즉, 제1 출력 트랜지스터(NT1)의 제어전극에 연결된 제1 노드(NQ)는 제1 고전압(VQ1)으로부터 제2 고전압(VQ2)으로 부스팅된다.When the carry signal CRS i-1 of the ( i-1 ) th stage is applied to the first node NQ, the first capacitor C1 is charged. Thereafter, the first output transistor NT1 is bootstrapped. That is, the first node NQ connected to the control electrode of the first output transistor NT1 is boosted from the first high voltage VQ1 to the second high voltage VQ2.

i+1번째 스테이지의 캐리 신호(CRSi+1)에 응답하여 제2 제어 트랜지스터(NT4) 및 제3 제어 트랜지스터(NT5)가 턴-온되면, 제1 노드(NQ)의 전위는 감소한다. 제1 노드(NQ)의 전위가 감소되면, 제1 노드(NQ)에 연결된 제1 및 제2 출력 트랜지스터(NT1, NT2)는 턴-오프된다.When the second control transistor NT4 and the third control transistor NT5 are turned on in response to the ( i + 1 ) th carry signal CRS i + 1 , the potential of the first node NQ decreases. When the potential of the first node NQ is reduced, the first and second output transistors NT1 and NT2 connected to the first node NQ are turned off.

제4 제어 트랜지스터(NT6)는 제1 전압입력단자(V1)에 연결되어 제1 저전압(VSS1)을 인가받는 입력전극, i+2번째 스테이지의 캐리 신호(CRSi+2)를 수신하는 제어전극, 및 제1 노드(NQ)에 연결된 출력전극을 포함한다.The fourth control transistor NT6 includes an input electrode connected to the first voltage input terminal V1 and receiving the first low voltage VSS1, a control electrode receiving the carry signal CRS i + 2 of the ( i + 2 ) And an output electrode connected to the first node NQ.

제4 제어 트랜지스터(NT6)는 i+2번째 스테이지의 캐리 신호(CRSi+2)에 응답하여 제1 노드(NQ)에 제1 저전압(VSS1)을 공급한다. 따라서, 제1 노드(NQ)의 전위는 i+2번째 스테이지의 캐리 신호(CRSi+2)에 의해서 제1 저전압(VSS1)으로 유지될 수 있다.The fourth control transistor NT6 supplies the first low voltage VSS1 to the first node NQ in response to the carry signal CRS i + 2 of the ( i + 2 ) -th stage. Therefore, the potential of the first node NQ can be held at the first low voltage VSS1 by the carry signal CRS i + 2 of the ( i + 2 ) -th stage.

제5 제어 트랜지스터(NT7)는 제1 전압입력단자(V1)에 연결된 입력전극, 제2 노드(NA)에 연결된 제어전극, 및 제1 노드(NQ)에 연결된 출력전극을 포함한다.The fifth control transistor NT7 includes an input electrode connected to the first voltage input terminal V1, a control electrode connected to the second node NA, and an output electrode connected to the first node NQ.

제5 제어 트랜지스터(NT7)는 제2 노드(NA)의 전위에 따라서 턴-온 또는 턴-오프된다. 제2 노드(NA)의 전위가 제2 저전압(VSS2)으로 다운되면 제5 제어 트랜지스터(NT7)는 턴-오프된다. 제2 노드(NA)의 전위가 클럭 신호(CKV)에 의해서 상승하면, 제5 제어 트랜지스터(NT7)는 턴-온된다.The fifth control transistor NT7 is turned on or off according to the potential of the second node NA. When the potential of the second node NA is lowered to the second low voltage VSS2, the fifth control transistor NT7 is turned off. When the potential of the second node NA rises by the clock signal CKV, the fifth control transistor NT7 is turned on.

턴-온된 제5 제어 트랜지스터(NT7)는 제1 노드(NQ)의 전위를 제1 저전압(VSS1)으로 다운시킨다. 이로써, 게이트 신호(GSi)의 로우 구간동안 제1 노드(NQ)의 전위는 제4 및 제5 제어 트랜지스터(NT6, NT7)에 의해서 제1 저전압(VSS1)으로 유지될 수 있다.
The turned-on fifth control transistor NT7 turns the potential of the first node NQ to the first low voltage VSS1. Thus, the potential of the first node (NQ) for the Low time period of the gate signal (GS i) may be maintained at a first low voltage (VSS1) by the fourth and fifth control transistor (NT6, NT7).

제1 풀다운부(113-1)는 제1 풀다운 트랜지스터(NT8)를 포함한다. 제1 풀다운 트랜지스터(NT8)는 제1 출력 트랜지스터(NT1)의 출력전극에 연결된 출력전극, i+1번째 스테이지의 캐리 신호(CRSi+1)를 수신하는 제어전극, 및 제1 전압입력단자(V1)에 연결되어 제1 저전압을 인가받는 입력전극을 포함한다.The first pull down section 113-1 includes a first pull down transistor NT8. The first pull-down transistor NT8 includes an output electrode connected to the output electrode of the first output transistor NT1, a control electrode for receiving the carry signal CRS i + 1 of the ( i + 1 ) V1 to receive the first low voltage.

제1 풀다운 트랜지스터(NT8)는 i+1번째 스테이지의 캐리 신호(CRSi+1)에 응답하여 출력단자(OUT)의 전위를 제1 저전압(VSS1)으로 다운시킨다. 제1 저전압(VSS1)은 제2 저전압(VSS2)보다 전위 레벨이 낮아서, 제1 풀다운 트랜지스터(NT8)가 출력단자(OUT)를 다운시키는 속도가 제2 저전압(VSS2)으로 다운시키는 경우보다 빠르다.The first pull-down transistor NT8 decreases the potential of the output terminal OUT to the first low voltage VSS1 in response to the carry signal CRSi + 1 of the (i + 1) -th stage. The first low voltage VSS1 is lower in potential level than the second low voltage VSS2 and is faster than when the first pull down transistor NT8 goes down the output terminal OUT to the second low voltage VSS2.

제1 홀딩부(114-1)는 제1 홀딩 트랜지스터(NT10)를 포함한다. 제1 홀딩 트랜지스터(NT10)는 제1 출력 트랜지스터(NT1)의 턴-오프 구간(Poff)에서 출력단자(OUT)에 제2 저전압(VSS2)을 제공한다.The first holding part 114-1 includes a first holding transistor NT10. The first holding transistor NT10 provides the second low voltage VSS2 to the output terminal OUT in the turn-off period Poff of the first output transistor NT1.

제1 홀딩 트랜지스터(NT10)는 제1 출력 트랜지스터(NT1)의 출력전극에 연결된 출력전극, 제2 노드(NA)에 연결된 제어전극, 및 제2 전압입력단자(V2)에 연결되어 제2 저전압(VSS2)을 인가받는 입력전극을 포함한다. The first holding transistor NT10 is connected to the output electrode connected to the output electrode of the first output transistor NT1, the control electrode connected to the second node NA and the second voltage input terminal V2, And an input electrode to which VSS2 is applied.

즉, 턴-온 구간(Pon)에서 제1 노드(NQ)가 제2 고전압(VQ2)으로 부스팅 되었을 때, 출력단자(OUT)의 레벨은 제3 고전압(VDD)으로 된다. 턴-오프 구간(Poff)이 시작되면, 제1 풀다운부(113-1)의 제1 풀다운 트랜지스터(NT8)가 i+1번째 스테이지의 캐리 신호(CRSi+1)에 의해 턴 온 되면서 출력단자(OUT)의 레벨을 제1 저전압(VSS1)으로 급격히 다운 시킨다. 턴-오프 구간(Poff)에서 제2 노드(NA)의 레벨이 처음 제3 고전압(VDD)으로 되면, 제2 노드(NA)가 제1 홀딩부(114-1)의 제1 홀딩 트랜지스터(NT10)를 턴 온 시켜서 출력단자(OUT)에 제2 저전압(VSS2)이 인가되고, 제2 저전압(VSS2)이 해당 시점 이후의 턴-오프(Poff)구간 동안 유지된다.
That is, when the first node NQ is boosted to the second high voltage VQ2 in the turn-on period Pon, the level of the output terminal OUT becomes the third high voltage VDD. When the turn-off period Poff starts, the first pull-down transistor NT8 of the first pull-down section 113-1 is turned on by the carry signal CRSi + 1 of the (i + 1) OUT to the first low voltage VSS1 rapidly. When the level of the second node NA becomes the third high voltage VDD for the first time in the turn-off period Poff, the second node NA is connected to the first holding transistor NT1 The second low voltage VSS2 is applied to the output terminal OUT and the second low voltage VSS2 is maintained for the turnoff period Poff after that point in time.

다운부(113-2)는 제2 풀다운 트랜지스터(NT9)를 포함한다. 제2 풀다운 트랜지스터(NT9)는 i+1번째 스테이지의 캐리 신호(CRSi+1)에 응답하여 캐리단자(CR)의 전위를 제1 저전압(VSS1)으로 다운시킨다.제2 풀다운 트랜지스터(NT9)는 i+1번째 스테이지의 캐리 신호(CRSi+1)를 수신하는 제어전극, 제1 전압입력단자(V1)에 연결되어 제1 저전압(VSS1)을 인가받는 입력전극, 및 출력전극을 포함한다. 제2 풀다운 트랜지스터(NT9)의 출력전극은 후술하는 제2 스위칭 트랜지스터(NT13) 및 제3 스위칭 트랜지스터(NT14)의 제어전극들에 연결된다. 또한, 제2 풀다운 트랜지스터(NT9)의 출력전극은 제2 출력 트랜지스터(NT2)의 출력전극과 전기적으로 연결된다. 한편, 제2 풀다운 트랜지스터(NT9)는 생략될 수 있다.Down portion 113-2 includes a second pull-down transistor NT9. The second pull-down transistor NT9 pulls down the potential of the carry terminal CR to the first low voltage VSS1 in response to the carry signal CRS i + 1 of the ( i + 1 ) A control electrode for receiving the carry signal CRSi + 1 of the (i + 1) th stage, an input electrode connected to the first voltage input terminal V1 to receive the first low voltage VSS1, and an output electrode. The output electrode of the second pull-down transistor NT9 is connected to the control electrodes of the second switching transistor NT13 and the third switching transistor NT14 described later. In addition, the output electrode of the second pull-down transistor NT9 is electrically connected to the output electrode of the second output transistor NT2. On the other hand, the second pull-down transistor NT9 can be omitted.

제2 홀딩부(114-2)는 제2 홀딩 트랜지스터(NT11)를 포함한다. 제2 홀딩 트랜지스터(NT11)는 제2 출력 트랜지스터(NT2)의 턴-오프 구간에서 캐리단자(CR)에 제1 저전압(VSS1)을 제공한다. The second holding part 114-2 includes a second holding transistor NT11. The second holding transistor NT11 provides the first low voltage VSS1 to the carry terminal CR in the turn-off period of the second output transistor NT2.

제2 홀딩 트랜지스터(NT11)는 제2 출력 트랜지스터(NT2)의 출력전극에 연결된 출력전극, 제2 노드(NA)에 연결된 제어전극, 및 제1 전압입력단자(V1)에 연결되어 제1 저전압을 인가받는 입력전극을 구비한다.The second holding transistor NT11 is connected to the output electrode connected to the output electrode of the second output transistor NT2, the control electrode connected to the second node NA and the first voltage input terminal V1, And an input electrode to be applied thereto.

스위칭부(115)는 제1 내지 제5 스위칭 트랜지스터들(NT12, NT13, NT14, NT15, NT16)과 제2 커패시터 및 제3 커패시터들(C2, C3)을 포함한다.The switching unit 115 includes the first to fifth switching transistors NT12, NT13, NT14, NT15, and NT16 and the second and third capacitors C2 and C3.

스위칭부(115)는 제1 출력부(111-1)의 턴-온 구간(Pon) 동안 i-1번째 스테이지의 캐리 신호(CRSi-1)에 응답하여 제2 노드(NA)에 제1 저전압(VSS1)을 제공한다. 제1 저전압(VSS1)을 수신한 제1 홀딩부(114-1) 및 제2 홀딩부(114-2)는 턴-오프된다. 이후, 스위칭부(115)는 클럭 신호(CKV)에 응답하여 제2 노드(NA)에 제2 저전압(VSS2)을 제공한다. 제2 저전압(VSS2)을 수신한 제1 홀딩부(114-1) 및 제2 홀딩부(114-2)의 턴-오프는 유지된다.The switching unit 115 outputs the first signal to the second node NA in response to the carry signal CRS i-1 of the ( i-1 ) th stage during the turn-on period Pon of the first output unit 111-1. And provides a low voltage (VSS1). The first holding part 114-1 and the second holding part 114-2, which have received the first low voltage VSS1, are turned off. Subsequently, the switching unit 115 provides the second low voltage VSS2 to the second node NA in response to the clock signal CKV. The turn-off of the first holding part 114-1 and the second holding part 114-2, which have received the second low voltage VSS2, is maintained.

스위칭부(115)는 제1 출력부(111-1)의 턴-오프 구간(Poff) 동안 클럭 신호(CKV)에 대응하는 전압을 제2 노드(NA)에 공급한다. 즉, 제1 출력부(111-1)의 턴-오프 구간(Poff) 동안 제2 노드(NA)에는 제2 저전압(VSS2)과 제3 고전압(VDD)이 서로 번갈아 가며 인가된다. 제1 출력부(111-1)의 턴-오프 구간(Poff) 중 제2 저전압(VSS2)과 제3 고전압(VDD)에 의해 스위치들이 온-오프를 반복한다. 제2 노드(NA)에 인가되면 제1 홀딩부(114-1) 및 제2 홀딩부(114-2)는 턴-온된다.The switching unit 115 supplies a voltage corresponding to the clock signal CKV to the second node NA during the turn-off period Poff of the first output unit 111-1. That is, the second low voltage VSS2 and the third high voltage VDD are alternately applied to the second node NA during the turn-off period Poff of the first output unit 111-1. The switches are turned on and off by the second low voltage VSS2 and the third high voltage VDD in the turn-off period Poff of the first output unit 111-1. When applied to the second node NA, the first holding part 114-1 and the second holding part 114-2 are turned on.

제1 스위칭 트랜지스터(NT12)는 제2 노드(NA)에 연결된 출력전극, i-1번째 스테이지의 캐리 신호(CRSi-1)를 수신하는 제어전극, 제1 전압입력단자(V1)에 연결되어 제1 저전압(VSS1)을 인가받는 입력전극을 구비한다.The first switching transistor NT12 is connected to an output electrode connected to the second node NA, a control electrode for receiving the carry signal CRS i-1 of the ( i-1 ) th stage, and a first voltage input terminal V1 And an input electrode to which the first low voltage VSS1 is applied.

제2 스위칭 트랜지스터(NT13)는 제1 홀딩 트랜지스터(NT10)의 제어전극에 연결된 출력전극, 제2 출력부(111-2)로부터 캐리 신호(CRSi)를 수신하는 제어전극, 및 제2 전압입력단자(V2)에 연결되어 제2 저전압(VSS2)를 인가받는 제2 입력전극을 구비한다. 또한, 제2 스위칭 트랜지스터(NT13)의 제어전극은 제2 풀다운 트랜지스터(NT9)의 출력전극과 전기적으로 연결된다.A second switching transistor (NT13) is first connected to a control electrode of the holding transistor (NT10), the output electrode, a second control electrode for receiving a carry signal (CRS i) from the output unit 111-2 and a second voltage input And a second input electrode connected to the terminal V2 to receive the second low voltage VSS2. In addition, the control electrode of the second switching transistor NT13 is electrically connected to the output electrode of the second pull-down transistor NT9.

제3 스위칭 트랜지스터(NT14)는 제2 풀다운 트랜지스터(NT9)의 출력전극에 연결된 제어전극, 제2 전압입력단자(V2)에 연결되어 제2 저전압을 인가받는 입력전극, 및 출력전극을 구비한다.The third switching transistor NT14 has a control electrode connected to the output electrode of the second pull-down transistor NT9, an input electrode connected to the second voltage input terminal V2 to receive the second low voltage, and an output electrode.

제4 스위칭 트랜지스터(NT15)는 클럭 신호(CKV)를 공통으로 수신하는 입력전극 및 제어전극을 포함한다. 제4 스위칭 트랜지스터(NT15)의 출력전극은 제3 스위칭 트랜지스터(NT14)의 출력전극에 연결된다.The fourth switching transistor NT15 includes an input electrode and a control electrode for commonly receiving the clock signal CKV. The output electrode of the fourth switching transistor NT15 is connected to the output electrode of the third switching transistor NT14.

제5 스위칭 트랜지스터(NT16)는 클럭 신호(CKV)를 수신하는 입력전극, 제4 스위칭 트랜지스터(NT15)의 출력전극에 연결된 제어전극, 및 제2 노드(NA)에 연결된 출력전극을 포함한다.The fifth switching transistor NT16 includes an input electrode for receiving the clock signal CKV, a control electrode connected to the output electrode of the fourth switching transistor NT15, and an output electrode connected to the second node NA.

제2 커패시터(C2)는 제5 스위칭 트랜지스터(NT16)의 입력전극 및 제어전극 사이에 연결되고, 제3 커패시터(C3)는 제4 스위칭 트랜지스터(NT15)의 출력전극과 제5 스위칭 트랜지스터(NT16)의 출력전극 사이에 연결된다.The second capacitor C2 is connected between the input electrode and the control electrode of the fifth switching transistor NT16 and the third capacitor C3 is connected between the output electrode of the fourth switching transistor NT15 and the fifth switching transistor NT16. Quot;

이하, 스위칭부(115)의 동작을 설명하기로 한다.Hereinafter, the operation of the switching unit 115 will be described.

제1 스위칭 트랜지스터(NT12)는 i-1번째 스테이지의 캐리 신호(CRSi-1)에 응답하여 제2 노드(NA)에 제1 저전압(VSS1)을 공급한다.The first switching transistor NT12 supplies the first low voltage VSS1 to the second node NA in response to the carry signal CRS i-1 of the ( i-1 ) th stage.

제2 스위칭 트랜지스터(NT13)는 제2 출력부(111-2)의 턴-온 구간 동안 제2 노드(NA)에 제2 저전압(VSS2)을 공급한다. 따라서, 제2 출력부(111-2)의 턴-온 구간 동안 제1 및 제2 홀딩 트랜지스터들(NT10, NT11)은 제2 저전압(VSS2)에 의해서 턴-오프된다.The second switching transistor NT13 supplies the second low voltage VSS2 to the second node NA during the turn-on period of the second output portion 111-2. Therefore, during the turn-on period of the second output unit 111-2, the first and second holding transistors NT10 and NT11 are turned off by the second low voltage VSS2.

제3 스위칭 트랜지스터(NT14)는 제2 출력부(111-2)의 턴-온 구간 동안 턴-온되어, 제4 스위칭 트랜지스터(NT15)로부터 출력된 클럭 신호(CKV)를 제2 저전압(VSS2)으로 다운시킨다. 그에 따라, 제2 노드(NA)로 클럭 신호(CKV)가 인가되는 것을 방지할 수 있다. 여기서, 제2 출력부(111-2)의 턴-온 구간은 클럭 신호(CKV)의 하이 구간에 대응할 수 있다.The third switching transistor NT14 is turned on during the turn-on period of the second output portion 111-2 to turn the clock signal CKV output from the fourth switching transistor NT15 to the second low voltage VSS2, . Thus, it is possible to prevent the clock signal CKV from being applied to the second node NA. Here, the turn-on period of the second output unit 111-2 may correspond to the high period of the clock signal CKV.

제2 및 제3 커패시터들(C2, C3)은 클럭 신호(CKV)에 따른 전압을 충전한다. 이후, 제2 및 제3 커패시터들(C2, C3)에 충전된 전압에 의해서 제5 스위칭 트랜지스터(NT16)가 턴-온된다. 또한, 제1 내지 제3 스위칭 트랜지스터들(NT12, NT13, NT14)이 턴-오프되면, 제2 노드(NA)의 전위는 제2 및 제3 커패시터들(C2, C3)에 충전된 전압에 의해서 상승된다.The second and third capacitors C2 and C3 charge the voltage according to the clock signal CKV. Thereafter, the fifth switching transistor NT16 is turned on by the voltage charged in the second and third capacitors C2 and C3. When the first to third switching transistors NT12, NT13 and NT14 are turned off, the potential of the second node NA is increased by the voltage charged in the second and third capacitors C2 and C3 .

제2 노드(NA)의 전위가 상승되면, 제1 및 제2 홀딩 트랜지스터들(NT10, NT11)이 턴-온된다. 턴-온된 제1 홀딩 트랜지스터(NT10)가 출력단자(OUT)에 제2 저전압(VSS2)을 공급하고, 턴-온된 제2 홀딩 트랜지스터들(NT11)가 캐리단자(CR)에 제1 저전압(VSS1)을 공급한다.
When the potential of the second node NA is raised, the first and second holding transistors NT10 and NT11 are turned on. The turned-on first holding transistor NT10 supplies the second low voltage VSS2 to the output terminal OUT and the turned-on second holding transistors NT11 apply the first low voltage VSS1 to the carry terminal CR ).

도 7은 i번째 스테이지에서 출력되는 제1 게이트 신호(GS1)의 전압 변화를 도시한 파형도이고, 도 8은 도 7에 도시 된 i번째 스테이지로부터 출력되는 제1 게이트 신호(GS1)의 전압 변화와, 제1 풀다운부(113-1)의 입력전극이 제1 저전압(VSS1)이 아닌 제2 저전압(VSS2)에 연결되었을 경우의 출력 신호인 제2 게이트 출력 신호(GS2)의 전압 변화를 비교 도시한 파형도이다.FIG. 7 is a waveform diagram showing a voltage change of the first gate signal GS1 output from the i-th stage, and FIG. 8 is a waveform diagram of a voltage change of the first gate signal GS1 output from the i- And the voltage change of the second gate output signal GS2, which is an output signal when the input electrode of the first pull down part 113-1 is connected to the second low voltage VSS2 other than the first low voltage VSS1 Fig.

도 7 및 8을 참조하여 i번째 스테이지로부터 출력되는 제1 게이트 신호(GS1)의 전압 변화를 상세히 설명한다. The voltage change of the first gate signal GS1 output from the i < th > stage will be described in detail with reference to FIGS.

i번째 스테이지로부터 출력되는 제1 게이트 신호(GS1)의 레벨이 제3 고전압(VDD, 31V)으로 되기 전에, 제1 노드(NQ)는 제1 고전압(NQ)이 된다. 그 후, 제1 노드(NQ)의 레벨이 제2 고전압(NQ2)로 부스트업 되면 제1 출력부(111-1)의 제1 출력트랜지스터(NT1)는 턴 온 상태를 유지하면서 클럭단자(CK)로부터 클럭 신호(CKV)의 제3 고전압(VDD, 31V)이 출력단자(OUT)에 인가되어, 제1 게이트 신호(GS1)의 레벨은 제3 고전압(VDD, 31V)이 된다. the first node NQ becomes the first high voltage NQ before the level of the first gate signal GS1 outputted from the i-th stage becomes the third high voltage VDD, 31V. Thereafter, when the level of the first node NQ is boosted up to the second high voltage NQ2, the first output transistor NT1 of the first output unit 111-1 is turned on and the clock terminal CK The third high voltage VDD and 31V of the clock signal CKV are applied to the output terminal OUT and the level of the first gate signal GS1 becomes the third high voltage VDD and 31V.

그 후, 제1 노드(NQ)의 레벨이 제2 저전압(VSS2)으로 되어 제1 출력 트랜지스터(NT1)가 턴 오프되고, 제1 풀다운 트랜지스터(NT8)는 턴 온 된다. 이에 따라, 제1 게이트 신호(GS1)의 레벨은 제3 고전압(VDD, 31V)에서 제1 저전압(VSS1, -11.5V)으로 다운된다. Thereafter, the level of the first node NQ becomes the second low voltage VSS2 so that the first output transistor NT1 is turned off, and the first pull-down transistor NT8 is turned on. Accordingly, the level of the first gate signal GS1 is reduced from the third high voltage VDD, 31V to the first low voltage VSS1, -11.5V.

그 후, 제1 풀다운 트랜지스터(NT8)가 턴 오프 되고 제1 홀딩 트랜지스터(NT10)가 턴 온 됨에 따라, 제1 게이트 신호(GS1)의 레벨은 점차적으로 증가한다, 제1 게이트 신호(GS1)의 레벨은 소정의 시간이 지난 뒤 제2 저전압(VSS2, -7.5V)으로 유지된다. 이와 같은 제1 게이트 신호(GS1)의 레벨 변화가 매 프레임마다 반복되게 된다.Thereafter, as the first pull-down transistor NT8 is turned off and the first holding transistor NT10 is turned on, the level of the first gate signal GS1 gradually increases. The level of the first gate signal GS1 The level is maintained at the second low voltage (VSS2, -7.5V) after a predetermined time. The level change of the first gate signal GS1 is repeated every frame.

최근 표시장치의 해상도는 점점 높아지고 있다. 표시장치가 제공하는 화면의 해상도가 높아짐에 따라 게이트 라인의 두께가 작아여야 하고, 이에 따라 저항이 게이트 라인의 저항이 커지게 된다. 이와 같이, 게이트 라인의 저항이 커짐에 따라 게이트 온 전압에서 게이트 오프 전압으로 다운되는 속도가 느려져 다운구간(DS)이 저해상도 표시장치에 비해 크고, 픽셀의 충전시간을 확보하는데 어려움이 있다. 다운구간(DS)은 출력단자(OUT)의 게이트 신호 레벨이 제3 고전압(VDD)에서 0V까지 떨어지는 시간이다.Recently, the resolution of a display device is gradually increasing. As the resolution of the screen provided by the display device increases, the thickness of the gate line must be small, and the resistance of the gate line becomes large accordingly. As described above, as the resistance of the gate line increases, the down-state of the gate-on voltage to the gate-off voltage is slowed, and the down-period DS is larger than that of the low-resolution display device. The down section DS is a time during which the gate signal level of the output terminal OUT falls from the third high voltage VDD to 0V.

그런데, 제1 풀다운부(113-1)의 입력전극에 제2 저전압(VSS2)이 인가되어 출력되는 제2 게이트 신호(GS2)와 달리, 제1 게이트 신호(GS1)와 같이 제1 풀다운부(113-1)의 입력전극에 제1 저전압(VSS1)이 인가된다면 다운구간(DS)이 작아져 픽셀의 충전시간을 확보할 수 있다.Unlike the second gate signal GS2 to which the second low voltage VSS2 is applied and applied to the input electrode of the first pull-down section 113-1, the first pull-down section If the first low voltage (VSS1) is applied to the input electrode of the second transistor (113-1), the down period (DS) is reduced and the charging time of the pixel can be ensured.

도 8에서, 제1 게이트 신호(GS1)의 제1 다운구간(DS1)과 제2 게이트 신호(GS2)의 제2 다운구간(DS2)를 비교하면, 제1 다운구간(DS1)이 제2 다운구간(DS2)보다 작다.8, when the first down section DS1 of the first gate signal GS1 is compared with the second down section DS2 of the second gate signal GS2, the first down section DS1 is the second down section DS2, (DS2).

즉, 제1 풀다운부(113-1)의 입력전극에 제2 저전압(VSS2)보다 레벨이 낮은 제1 저전압(VSS1)을 인가함에 따라 고해상도 표시장치의 픽셀 충전시간을 확보하기에 용이하다.
That is, the first low voltage VSS1, which is lower than the second low voltage VSS2, is applied to the input electrode of the first pull-down unit 113-1, so that it is easy to secure the pixel charging time of the high-resolution display device.

도 9a 및 9b는 도 8의 확대영역(EA)을 표시장치의 가장자리 부분일 때, 및 중앙부분 일 때로 나누어 도시한 것이다.Figs. 9A and 9B show the enlarged area EA in Fig. 8 divided into the edge part of the display device and the center part thereof.

도 9a는 표시장치의 가장자리 부분에서 제1 게이트 신호(GS1)와 제2 게이트 신호(GS2)가 0V까지 다운되는 시간차를 도시한 것이다. 표시장치의 가장자리 부분에서 제2 다운구간(DS2)와 제1 다운구간(DS1)의 차이인 제1 시간차(TL1)는 140ns이다. 단, 제시된 제1 시간차(TL1)는 일 예를 든 것으로 제1 시간차(TL1)값이 이에 한정되는 것은 아니며 회로의 구성이나 테스트 환경에 따라 달라질 수 있다.9A shows a time difference in which the first gate signal GS1 and the second gate signal GS2 are down to 0V at the edge portion of the display device. The first time difference TL1 which is the difference between the second down section DS2 and the first down section DS1 at the edge portion of the display device is 140 ns. However, the presented first time difference TL1 is an example, and the first time difference TL1 is not limited to this, and may vary depending on the circuit configuration and the test environment.

도 9b는 표시장치의 중앙 부분에서 제1 게이트 신호(GS1)와 제2 게이트 신호(GS2)가 0V까지 다운되는 시간차를 도시한 것이다. 표시장치의 중앙 부분에서 제2 다운구간(DS2)와 제1 다운구간(DS1)의 차이인 제2 시간차(TL2)는 189ns이다. 단, 제시된 제2 시간차(TL2)는 일 예를 든 것으로 제2 시간차(TL2)값이 이에 한정되는 것은 아니며 회로의 구성이나 테스트 환경에 따라 달라질 수 있다.9B shows a time difference in which the first gate signal GS1 and the second gate signal GS2 are down to 0 V in the central portion of the display device. The second time difference TL2 which is the difference between the second down section DS2 and the first down section DS1 in the central portion of the display device is 189 ns. However, the second time difference TL2 is one example, and the second time difference TL2 is not limited thereto, and may vary depending on the circuit configuration and the test environment.

도 9a 및 도 9b를 비교해 보면, 제2 시간차(TL2)가 제1 시간차(TL1)보다 크다. 이는 본 발명이 표시장치의 가장자리 부분 보다는 RC delay의 영향을 많이 받는 표시장치의 중앙 부분에서 더 큰 효과를 나타낼 수 있다는 것을 알 수 있다. 9A and 9B, the second time difference TL2 is larger than the first time difference TL1. It can be seen that the present invention can have a greater effect in the center portion of the display device, which is more affected by the RC delay than the edge portion of the display device.

이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined in the appended claims. It will be possible. In addition, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, and all technical ideas which fall within the scope of the following claims and equivalents thereof should be interpreted as being included in the scope of the present invention .

DP: 표시패널 DS1: 제1 기판
DS2: 제2 기판 100: 게이트 구동회로
200: 데이터 구동회로 MCB: 회로기판
SRC1~SRCn: 스테이지 111-1: 제1 출력부
111-2: 제2 출력부 112: 제어부
113-1: 제1 풀다운부 113-2: 제2 풀다운부
114-1: 제1 홀딩부 114-2: 제2 홀딩부DP: display panel DS1: first substrate
DS2: second substrate 100: gate drive circuit
200: Data driver circuit MCB: Circuit board
SRC1 to SRCn: stage 111-1: first output section
111-2: second output unit 112: control unit
113-1: first pull down section 113-2: second pull down section
114-1: first holding part 114-2: second holding part

Claims (18)

게이트 라인들에 게이트 신호들을 각각 출력하며 종속적으로 연결된 복수 개의 스테이지들을 포함하는 게이트 구동회로에 있어서,
상기 복수 개의 스테이지들 중 i번째 스테이지는(여기서, i는 2 이상의 정수),
제1 노드의 전위에 따라 온/오프되며, 상기 i번째 스테이지의 입력단자로부터 수신된 클럭 신호로부터 상기 i번째 스테이지의 게이트 출력단자로 출력되고 게이트 온 전압과 게이트 오프 전압을 포함하는 게이트 신호를 생성하는 제1 출력부;
상기 제1 노드의 전위를 제어하는 제어부;
상기 i번째 스테이지의 게이트 신호의 게이트 온 전압이 출력된 이후에 상기 i번째 스테이지의 상기 게이트 신호의 게이트 오프 전압보다 낮은 제1 저전압으로 상기 i번째 스테이지의 게이트 신호가 다운되도록 상기 i번째 스테이지의 게이트 출력단자에 상기 제1 저전압을 제공하는 제1 풀다운부;
상기 i번째 스테이지의 게이트 출력단자에 상기 제1 저전압이 제공된 이후에 상기 i번째 스테이지의 게이트 출력단자에 상기 제1 저전압보다 높은 레벨의 제2 저전압을 제공하는 제1 홀딩부; 및
상기 제1 홀딩부의 동작을 제어하는 스위칭부를 포함하는 게이트 구동회로.A gate driving circuit for outputting gate signals to gate lines, respectively, and including a plurality of stages connected in a dependent manner,
Wherein the i < th > stage of the plurality of stages (where i is an integer greater than one)
And generates a gate signal which is output from the clock signal received from the input terminal of the i-th stage to the gate output terminal of the i-th stage and includes a gate-on voltage and a gate-off voltage according to the potential of the first node A first output unit for outputting a first output signal;
A control unit for controlling a potential of the first node;
The gate of the i-th stage is turned off so that the gate signal of the i-th stage is brought to a first lower voltage lower than the gate off voltage of the gate signal of the i-th stage after the gate- A first pull down section for providing the first undervoltage to an output terminal;
A first holding unit for providing a second low voltage at a level higher than the first low voltage to the gate output terminal of the i-th stage after the first low voltage is provided to the gate output terminal of the i-th stage; And
And a switching unit for controlling operation of the first holding unit. 제1 항에 있어서,
상기 제1 풀다운부는 풀다운 트랜지스터를 포함하고,
상기 풀다운 트랜지스터는 상기 i번째 스테이지의 다음 스테이지 중 어느 한 스테이지의 출력 신호가 인가되는 제어전극, 상기 제1 저전압이 인가되는 입력전극, 및 상기 게이트 출력단자에 연결된 출력전극을 포함하는 게이트 구동회로.The method according to claim 1,
Wherein the first pull down portion comprises a pull down transistor,
The pull-down transistor including a control electrode to which an output signal of one of the subsequent stages of the i-th stage is applied, an input electrode to which the first low voltage is applied, and an output electrode connected to the gate output terminal. 제1 항에 있어서,
상기 제1 홀딩부는 홀딩 트랜지스터를 포함하고,
상기 홀딩 트랜지스터는 상기 스위칭부로부터 상기 클럭신호에 근거하여 생성된 스위칭 신호가 인가되는 제2 노드에 연결된 제어전극, 상기 제2 저전압이 인가되는 입력전극, 및 상기 게이트 출력단자에 연결된 출력전극을 포함하는 게이트 구동회로.The method according to claim 1,
Wherein the first holding part includes a holding transistor,
The holding transistor includes a control electrode connected to a second node to which a switching signal generated based on the clock signal is applied from the switching unit, an input electrode to which the second low voltage is applied, and an output electrode connected to the gate output terminal Gate drive circuit. 제1 항에 있어서,
상기 제2 저전압은 -8V 내지 -6V 이고,
상기 제1 저전압은 상기 제2 저전압보다 약 3 V 내지 5V 작은 게이트 구동회로.The method according to claim 1,
The second low voltage is between -8 V and -6 V,
Wherein the first undervoltage is about 3 V to 5 V less than the second undervoltage. 제4 항에 있어서,
상기 게이트 오프 전압은 상기 제2 저전압과 동일한 레벨인 게이트 구동회로.5. The method of claim 4,
And the gate-off voltage is the same level as the second low voltage. 제5 항에 있어서,
상기 제1 노드의 전위에 따라 온/오프되며, 상기 i번째 스테이지의 입력단자로부터 수신된 클럭 신호로부터 상기 i번째 스테이지의 캐리 출력단자로 출력되는 캐리 신호를 생성하는 제2 출력부를 더 포함하는 게이트 구동회로.6. The method of claim 5,
Th stage and a second output section for generating a carry signal output from the clock signal received from the input terminal of the i < th > stage to the carry output terminal of the i < th > stage, Drive circuit. 제6 항에 있어서,
상기 i번째 스테이지의 캐리 신호가 출력된 이후에 상기 i번째 스테이지의 캐리 출력단자를 상기 제1 저전압으로 다운시키는 제2 풀다운부를 더 포함하고, 상기 제2 풀다운부는 풀다운 트랜지스터를 포함하는 게이트 구동회로.The method according to claim 6,
Further comprising: a second pull down section for pulling down the carry output terminal of the i < th > stage to the first low voltage after the carry signal of the i < th > stage is output, and the second pull down section includes a pull down transistor. 제7 항에 있어서,
상기 i번째 스테이지의 캐리 출력단자가 상기 제1 저전압으로 다운된 이후에 상기 i번째 스테이지의 캐리 출력단자를 상기 제1 저전압으로 유지시키는 제2 홀딩부를 더 포함하고, 상기 제2 홀딩부는 홀딩 트랜지스터를 포함하는 게이트 구동회로.8. The method of claim 7,
And a second holding unit for holding the carry output terminal of the i-th stage at the first low voltage after the carry output terminal of the i-th stage is down to the first low voltage, and the second holding unit includes the holding transistor Gate drive circuit. 복수 개의 게이트 라인들, 복수 개의 게이트 라인들과 절연되게 교차하는 복수 개의 데이터 라인들, 대응하는 게이트 라인과 대응하는 데이터 라인에 각각 연결된 복수 개의 화소들을 포함하는 표시패널;
상기 복수 개의 데이터 라인들에 데이터 신호들을 제공하는 데이터 구동회로; 및
종속적으로 연결된 복수 개의 스테이지들을 포함하고, 상기 복수 개의 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동회로를 포함하고,
상기 복수 개의 스테이지들 중 i번째 스테이지는(여기서, i는 2 이상의 정수),
제1 노드의 전위에 따라 온/오프되며, 상기 i번째 스테이지의 입력단자로부터 수신된 클럭 신호로부터 상기 i번째 스테이지의 게이트 출력단자로 출력되고 게이트 온 전압과 게이트 오프 전압을 포함하는 게이트 신호를 생성하는 제1 출력부;
상기 제1 노드의 전위를 제어하는 제어부;
상기 i번째 스테이지의 게이트 신호의 게이트 온 전압이 출력된 이후에 상기 i번째 스테이지의 상기 게이트 신호의 게이트 오프 전압보다 낮은 제1 저전압으로 상기 i번째 스테이지의 게이트 신호가 다운되도록 상기 i번째 스테이지의 게이트 출력단자에 상기 제1 저전압을 제공하는 제1 풀다운부;
상기 i번째 스테이지의 게이트 출력단자에 상기 제1 저전압이 제공된 이후에 상기 i번째 스테이지의 게이트 출력단자에 상기 제1 저전압보다 높은 레벨의 제2 저전압을 제공하는 제1 홀딩부; 및
상기 제1 홀딩부의 동작을 제어하는 스위칭부를 포함하는 표시장치.A display panel including a plurality of gate lines, a plurality of data lines insulatedly intersecting the plurality of gate lines, and a plurality of pixels respectively connected to corresponding gate lines and corresponding data lines;
A data driving circuit for providing data signals to the plurality of data lines; And
And a gate drive circuit including a plurality of stages connected in a dependent manner and providing gate signals to the plurality of gate lines,
Wherein the i < th > stage of the plurality of stages (where i is an integer greater than one)
And generates a gate signal which is output from the clock signal received from the input terminal of the i-th stage to the gate output terminal of the i-th stage and includes a gate-on voltage and a gate-off voltage according to the potential of the first node A first output unit for outputting a first output signal;
A control unit for controlling a potential of the first node;
The gate of the i-th stage is turned off so that the gate signal of the i-th stage is brought to a first lower voltage lower than the gate off voltage of the gate signal of the i-th stage after the gate- A first pull down section for providing the first undervoltage to an output terminal;
A first holding unit for providing a second low voltage at a level higher than the first low voltage to the gate output terminal of the i-th stage after the first low voltage is provided to the gate output terminal of the i-th stage; And
And a switching unit for controlling operation of the first holding unit. 제9 항에 있어서,
상기 제1 풀다운부는 풀다운 트랜지스터를 포함하고,
상기 풀다운 트랜지스터는 i+1번째 스테이지의 출력 신호가 인가되는 제어전극, 상기 제1 저전압이 인가되는 입력전극, 및 상기 게이트 출력단자에 연결된 출력전극을 포함하는 표시장치.10. The method of claim 9,
Wherein the first pull down portion comprises a pull down transistor,
And the pull-down transistor includes a control electrode to which an output signal of the (i + 1) -th stage is applied, an input electrode to which the first low voltage is applied, and an output electrode connected to the gate output terminal. 제9 항에 있어서,
상기 제1 홀딩부는 홀딩 트랜지스터를 포함하고,
상기 홀딩 트랜지스터는 상기 스위칭부로부터 상기 클럭시호에 근거하여 생성된 스위칭 신호가 인가되는 제2 노드에 연결된 제어전극, 상기 제2 저전압이 인가되는 입력전극, 및 상기 게이트 출력단자에 연결된 출력전극을 포함하는 표시장치.10. The method of claim 9,
Wherein the first holding part includes a holding transistor,
The holding transistor includes a control electrode connected to a second node to which a switching signal generated based on the clock signal is applied from the switching unit, an input electrode to which the second low voltage is applied, and an output electrode connected to the gate output terminal / RTI > 제9 항에 있어서,
상기 제2 저전압은 -8V 내지 -6V 이고,
상기 제1 저전압은 상기 제2 저전압보다 약 3 V 내지 5V 작은 표시장치.10. The method of claim 9,
The second low voltage is between -8 V and -6 V,
Wherein the first low voltage is about 3 V to 5 V lower than the second low voltage. 제12 항에 있어서,
상기 게이트 오프 전압은 상기 제2 저전압과 동일한 레벨인 표시장치.13. The method of claim 12,
And the gate-off voltage is at the same level as the second low voltage. 제9 항에 있어서,
상기 복수 개의 화소들 중 적어도 어느 하나의 화소는,
상기 대응하는 게이트 라인 및 상기 대응하는 데이터 라인에 연결된 박막 트랜지스터;
상기 박막 트랜지스터에 연결된 제1 전극, 및 상기 제1 전극과 액정층을 사이에 두고 배치된 제2 전극을 포함하고, 상기 박막 트랜지스터로부터 수신한 데이터 전압을 충전하는 액정 커패시터를 포함하는 표시장치.10. The method of claim 9,
Wherein at least one of the plurality of pixels comprises:
A thin film transistor connected to the corresponding gate line and the corresponding data line;
And a liquid crystal capacitor including a first electrode connected to the thin film transistor and a second electrode disposed between the first electrode and the liquid crystal layer and charging a data voltage received from the thin film transistor. 제9 항에 있어서,
상기 데이터 전압은 약 -8V 내지 35V 범위에서 상기 대응하는 데이터 라인에 인가된 데이터 신호의 계조값에 대응하게 선택된 전압인 표시장치.10. The method of claim 9,
Wherein the data voltage is a voltage selected corresponding to a gray level value of a data signal applied to the corresponding data line in a range of about -8V to 35V. 제9 항에 있어서,
상기 제1 노드의 전위에 따라 온/오프되며, 상기 i번째 스테이지의 입력단자로부터 수신된 클럭 신호로부터 상기 i번째 스테이지의 캐리 출력단자로 출력되는 캐리 신호를 생성하는 제2 출력부를 더 포함하는 표시장치.10. The method of claim 9,
And a second output unit for generating a carry signal which is turned on / off according to the potential of the first node and is output to a carry output terminal of the i-th stage from a clock signal received from the input terminal of the i-th stage, Device. 제16 항에 있어서,
상기 i번째 스테이지의 캐리 신호가 출력된 이후에 상기 i번째 스테이지의 캐리 출력단자를 제1 저전압으로 다운시키는 제2 풀다운부를 더 포함하고, 상기 제2 풀다운부는 풀다운 트랜지스터를 포함하는 표시장치.17. The method of claim 16,
And a second pull-down unit for pulling down the carry output terminal of the i-th stage to a first low voltage after the carry signal of the i-th stage is outputted, wherein the second pull down unit includes a pull-down transistor. 제17 항에 있어서,
상기 i번째 스테이지의 캐리 출력단자가 상기 제1 저전압으로 다운된 이후에 상기 i번째 스테이지의 캐리 출력단자를 상기 제1 저전압으로 유지시키는 제2 홀딩부를 더 포함하고, 상기 제2 홀딩부는 홀딩 트랜지스터를 포함하는 표시장치.
18. The method of claim 17,
And a second holding unit for holding the carry output terminal of the i-th stage at the first low voltage after the carry output terminal of the i-th stage is down to the first low voltage, and the second holding unit includes the holding transistor / RTI >
KR1020140135974A 2014-10-08 2014-10-08 Gate driving circuit and display device having the same KR20160042326A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140135974A KR20160042326A (en) 2014-10-08 2014-10-08 Gate driving circuit and display device having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140135974A KR20160042326A (en) 2014-10-08 2014-10-08 Gate driving circuit and display device having the same

Publications (1)

Publication Number Publication Date
KR20160042326A true KR20160042326A (en) 2016-04-19

Family

ID=55917057

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140135974A KR20160042326A (en) 2014-10-08 2014-10-08 Gate driving circuit and display device having the same

Country Status (1)

Country Link
KR (1) KR20160042326A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180025412A (en) * 2016-08-30 2018-03-09 삼성디스플레이 주식회사 Display device
US10311816B2 (en) 2015-12-03 2019-06-04 Samsung Display Co., Ltd. Gate driving circuit and display device including the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10311816B2 (en) 2015-12-03 2019-06-04 Samsung Display Co., Ltd. Gate driving circuit and display device including the same
KR20180025412A (en) * 2016-08-30 2018-03-09 삼성디스플레이 주식회사 Display device

Similar Documents

Publication Publication Date Title
KR102013158B1 (en) Gate driving circuit and display device having the same
CN105845060B (en) Display device with gate driving circuit
CN105788548B (en) Gate drive circuit
US9589519B2 (en) Display panel
US9293093B2 (en) Gate driver in which each stage thereof drives multiple gate lines and display apparatus having the same
US7250788B2 (en) Shift register, gate driving circuit and display panel having the same, and method thereof
US8494109B2 (en) Shift register
JP5165153B2 (en) Scanning signal line driving circuit, display device including the same, and scanning signal line driving method
CN106940989B (en) Display device
KR20100094613A (en) Gate driving circuit and display device having the gate driving circuit
KR20100075141A (en) Gate driving circuit and display device having the gate driving circuit
US20150287392A1 (en) Gate driving circuit, driving metohd for gate driving circuit and display panel using the same
KR102023641B1 (en) Shift register and method for driving the same
US10553166B2 (en) Display apparatus and method of driving the display apparatus
KR102486313B1 (en) Gate driving circuit and display device having the same
US9991292B2 (en) Gate driver and display apparatus having the same
US20110279358A1 (en) Display panel with reduced parasitic capacitance
KR102309625B1 (en) Gate driving circuit, driving metohd for gate driving circuit and display panel using the same
KR101860732B1 (en) Gate driving circuit and display device having the same
KR20170081802A (en) Display device
US9196213B2 (en) Gate driving circuit and display device having the same
US9767752B2 (en) Gate driving circuit and display device including the same
KR20160042326A (en) Gate driving circuit and display device having the same
KR20150086771A (en) Gate driver and display apparatus
KR20170109745A (en) Gate driving circuit and display device having the same

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination