KR20160039010A - Physically unclonable function circuit using the dual rail delay logic - Google Patents

Abstract

The present invention relates to a physically unclonable function circuit using a dual rail delay logic and, more particularly, to a physically unclonable function circuit using a dual rail delay logic that includes: delay cells connected in series to each other, receiving signal inputs, and outputting the signals after reflecting delay times set for the respective input signals; and an arbiter logic connected in series to an end of the delay cell, receiving the signal inputs output from the delay cells, and outputting one signal among the input signals based on an input time or power consumption of each rail. According to this configuration, the physically unclonable function circuit using a dual rail delay logic according to the present invention uses the delay cell having the dual rail delay logic instead of gates, and thus the size of a product can be reduced as a usage area decreases, and performing a product function can be accelerated.

Description

듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로{Physically unclonable function circuit using the dual rail delay logic}[0001] The present invention relates to a dual-rail delay logic,

본 발명은 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로에 관한 것으로, 특히 적은 면적에서 후처리 없이 높은 안전성을 가지고 효율적으로 복제 방지가 용이한 디지털 장비에 대한 사용자 인증, 객체 인증 등을 수행할 수 있는 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로에 관한 것이다.
The present invention relates to a physical copy protection circuit using dual rail delay logic, and more particularly, to a physical copy protection circuit which can perform user authentication, object authentication, and the like on a digital device, To a physical copy protection circuit using dual rail delay logic.

최근 IT 기술의 급격한 발전으로 인해 빠른 속도로 새로운 최첨단 디바이스들이 등장하고 있지만, 다른 한 편으로는 불법 복제에 대한 피해와 위조로 인한 경제적, 산업적 손실이 날이 갈수록 커지고 있는 실정이다. 이러한 문제를 해결하고자 물리적 복제 방지(Physical Unclonable Function, 이하, PUF라고 한다.) 시스템이라는 새로운 기술이 등장하였다. Recently, with the rapid development of IT technology, new high-tech devices are rapidly emerging, but on the other hand, economic and industrial losses due to piracy and counterfeiting are increasing day by day. To solve this problem, a new technology called Physical Unclonable Function (PUF) system has emerged.

이러한 PUF는 마치 인간의 지문 또는 홍채와 같은 생체 정보처럼 각각의 디바이스가 고유의 특성을 가질 수 있는 기술로서, 동일한 공정으로 만들어진 디바이스라 할지라도 다른 특성을 갖도록 하는 기술이다. 즉, PUF는 아무리 똑같은 방법으로 디바이스를 만들어도 절대로 그 고유한 특성만큼은 복제할 수 없는 기술을 나타낸다.Such a PUF is a technology that allows individual devices to have unique characteristics, such as biometric information such as human fingerprints or irises. That is, a PUF represents a technology that can never replicate its unique characteristics even if the device is created in exactly the same way.

이러한 PUF는 물리적으로 랜덤한 특성과 복제 불가능한 특성을 이용하여 현재 주로 안전한 키 스토리지와 객체 인증(ID authentication)에 사용되고 있다. 즉, PUF는 소프트웨어적으로 생성된 함수를 이용하여 랜덤한 시드(seed)를 추출하는 것이 아니라, 물리적으로 칩이나 장비가 제작될 때 각각의 칩과 장비가 동일하게 제작될 수밖에 없는 물리적인 특성을 이용하여 진성 랜덤(true random)한 시드(seed)값을 추출하고, 추출한 시드값을 사용자 고유의 값으로 이용하여 객체 인증에 사용할 수 있으며, 진성 랜덤한 값이기 때문에 복제 불가능한 칩이나 장비에 적용할 수 있는 코드를 생성하는데 이용할 수 있다. These PUFs are currently used mainly for secure key storage and identity authentication using physically random and non-replicable characteristics. In other words, PUF does not extract random seeds using software generated functions, but rather physical characteristics that each chip and equipment must be manufactured equally when the chip or equipment is physically manufactured It can be used to authenticate an object by extracting a true random seed value and using the extracted seed value as a unique value. Since it is a genuine random value, it can be applied to a non-clone chip or equipment It can be used to generate code that can be

특히, 스탠다드 셀과 메모리 등을 이용한 임베디드 PUF는 크게 메모리기반의 PUF와 딜레이 기반의 PUF로 나누어진다. 메모리기반의 PUF는 현재 개발되어 사용되고 있는 메모리에서 PUF의 주요 특성을 만족하는 부분만을 추출하여 PUF로 이용한 것이고, 딜레이 기반의 PUF는 하드웨어의 물리적특성을 통해서 발생할 수 있는 딜레이 특성을 PUF로 이용한 것으로서, 가장 대표적인 예로는 아비터 로직 PUF(Arbiter PUF)와 링 오실레이터 PUF(Ring Oscillator PUF)가 있다.In particular, embedded PUFs using standard cells and memory are divided into memory based PUF and delay based PUF. The memory based PUF extracts only the part that satisfies the main characteristics of the PUF in the currently developed memory and uses it as the PUF. The delay based PUF uses the delay characteristic that can be generated through the hardware physical property as the PUF, The most typical examples are Arbiter PUF (PUF) and Ring Oscillator PUF (PUF).

또한 메모리 기반의 PUF의 구체적인 PUF 형태로는 SRAM 메모리 기반의 PUF가 있는데, 이러한 메모리 기반의 PUF는 SRAM메모리가 초기 상태에서의 불안정한 초기값을 이용한 PUF이다. 이러한 메모리 기반의 PUF는 PUF를 만들기 위해 추가적인 작업없이 기존의 메모리 프리미티브(primitive)를 그대로 사용하여 PUF를 만든다는 점에서 다른 PUF들 보다 생성하기 쉽고, 현실적으로 사용가능한 실용적인 PUF이다. 이러한 메모리 기반의 PUF는 SRAM 메모리의 초기값의 무작위성(ramdomness)은 메모리 제조단계에서 제작 시 모든 메모리들을 동일한 제작 조건하에서 동일한 제작 방식으로 제작하기 어려움에 따라 PUF 특성을 충분히 만족하는 SRAM 기반의 PUF를 쉽게 만들어 낼 수 있는 장점이 있다. The memory-based PUF is a PUF based on an SRAM memory. The memory-based PUF is an unstable initial value of the SRAM memory. This memory-based PUF is a practical PUF that is easier to create and practical than other PUFs in that it creates a PUF by using existing memory primitives as it is without further work to create a PUF. In this memory-based PUF, the randomness of the initial value of the SRAM memory is difficult to manufacture all the memories in the manufacturing process under the same fabrication conditions in the manufacturing process of the memory, so that the SRAM-based PUF satisfying the PUF characteristics sufficiently There is an advantage that it can be made easily.

나머지 딜레이 기반의 PUF 중 아비터 로직 PUF는 동일한 거리를 갖는 두 경로에 동일한 신호를 전송하여 어떤 신호가 먼저 아비터 로직에 도착하는지에 따라 출력이 결정되는 PUF이다. 하지만 이러한 PUF를 구성하기 위해서는 PUF의 1 bit 출력(response)마다 추가적인 PUF 모듈이 필요하며, 또한 기존 딜레이 기반의 PUF는 많은 수의 멀티 플렉서 및 래치를 사용해야 하므로, 높은 제조 비용이 소요되는 문제점이 발생했다.
Of the remaining delay-based PUFs, the arbiter logic PUF is a PUF that transmits the same signal to two paths having the same distance and determines the output depending on which signal first arrives at the arbiter logic. However, in order to construct such a PUF, an additional PUF module is required for each 1-bit output (response) of the PUF, and a conventional delay-based PUF requires a large number of multiplexers and latches, happened.

KR 10-2013-0129334 (사물지능통신에서 PUF에 기반한 장치간 보안 인증 장치 및 방법, ㈜ 아이씨티케어) 2013.11.28.KR 10-2013-0129334 (Device and method for security authentication between devices based on PUF in object intelligence communication, i-city care) 2013.11.28.

상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 발명은 듀얼 레일 로직을 포함하는 딜레이 셀을 이용하여 물리적 복제 방지 회로를 구현함으로써, 적은 면적뿐만 아니라, 후속 처리 없이 고속의 높은 신뢰성을 가질 수 있는 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로를 제공하고자 한다.
In order to solve the problems of the prior art as described above, the present invention realizes a physical copy protection circuit using a delay cell including a dual rail logic, thereby realizing not only a small area but also a high reliability I want to provide a physical copy protection circuit using dual rail delay logic.

위와 같은 과제를 해결하기 위한 본 발명의 한 실시 예에 따른 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로는 복수 개가 서로 직렬 연결되어, 복수 개의 신호를 입력받고, 입력받은 복수 개의 신호에 각각 설정된 지연시간을 반영한 후 상기 복수 개의 신호를 출력하는 딜레이 셀; 및 상기 딜레이 셀의 끝단에 직렬 연결되어, 상기 딜레이 셀로부터 출력된 복수 개의 신호를 입력받고, 입력받은 복수 개의 신호 중 입력 시간 또는 각 레일의 전력 소비량에 기초하여 하나의 신호를 출력하는 아비터 로직;을 포함한다. According to an aspect of the present invention, there is provided a physical copy protection circuit using dual rail delay logic in which a plurality of signals are serially connected to each other, And outputting the plurality of signals; And an arbiter logic connected in series to an end of the delay cell to receive a plurality of signals output from the delay cell and output one signal based on an input time or a power consumption amount of each rail among a plurality of inputted signals; .

보다 바람직하게는 적어도 하나의 듀얼 레일 딜레이 로직을 포함하며, 서로 병렬 연결되는 딜레이 셀을 포함할 수 있다.More preferably at least one dual rail delay logic, and may include delay cells connected in parallel with each other.

특히, 복수 개의 신호를 입력받는 듀얼 레일 딜레이 로직을 포함할 수 있다. In particular, it may include dual rail delay logic receiving a plurality of signals.

보다 바람직하게는 복수 개의 신호를 입력받는 경우, 상기 복수 개의 신호 중 하나의 신호를 챌린지 신호로서 입력받고, 나머지 신호들은 이전 배치된 데이터 셀의 출력값과, 상기 출력값의 보수값으로서 입력받는 듀얼 레일 딜레이 로직을 포함할 수 있다. More preferably, when a plurality of signals are input, one of the plurality of signals is input as a challenge signal, and the remaining signals are input to the output terminal of the previously arranged data cell and the dual rail delay ≪ / RTI > logic.

보다 바람직하게는 상기 입력받은 챌린지 신호에 응답하여 챌린지 비트 수에 해당하는 개수가 직렬 연결되는 딜레이 셀을 포함할 수 있다.More preferably, the delay cell may include a delay cell in which a number corresponding to the number of challenge bits is connected in series in response to the received challenge signal.

보다 바람직하게는 복수 개가 직렬 연결되는 딜레이 셀 사이에 직렬 연결되는 적어도 하나의 버퍼;를 더 포함할 수 있다. And more preferably at least one buffer connected in series between a plurality of delay cells connected in series.

보다 바람직하게는 상기 입력받은 복수 개의 신호 중 입력 시간이 가장 빠른 신호에 대하여 하이 레벨의 신호를 출력하는 아비터 로직을 포함할 수 있다.More preferably, the arbiter logic may output a high-level signal for a signal having the fastest input time among the input signals.

보다 바람직하게는 아날로그 비교기를 포함하여, 입력받은 복수 개의 신호 중 크기가 가장 큰 신호에 대하여 하이 레벨의 신호를 출력하는 아비터 로직을 포함할 수 있다. More preferably, the analog comparator may include an arbiter logic for outputting a high-level signal to the signal having the largest magnitude among a plurality of input signals.

보다 바람직하게는 비교기, 덧셈기, 나누셈기, 곱셈기 중 적어도 하나를 포함하는 아비터 로직을 포함할 수 있다.
More preferably, it may include arbiter logic including at least one of a comparator, an adder, a divider, and a multiplier.

본 발명의 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로는 복수 개의 게이트들을 대신하여 듀얼 레일 딜레이 로직으로 이루어지는 딜레이 셀을 이용함으로써, 사용 면적이 감소함에 따라 제품을 소형화시킬 수 있고, 제품의 기능에 대한 처리를 고속화할 수 있는 효과가 있다. The physical copy protection circuit using the dual rail delay logic of the present invention uses a delay cell composed of dual rail delay logic instead of a plurality of gates to reduce the size of the product as the use area decreases, The processing speed can be increased.

또한, 본 발명의 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로는 듀얼 레일 로직을 갖는 딜레이 셀을 통해 각 레일의 경쟁 조건이 외부의 환경적인 조건에 의해 불가피하게 변화하는 경우에도 후처리 없이 우수한 특성을 가짐에 따라, 후처리 과정에 소요되는 비용을 크기 절감할 수 있는 효과가 있다. In addition, the physical copy prevention circuit using the dual rail delay logic of the present invention is capable of preventing the competition condition of each rail from unexpectedly changing due to external environmental conditions through the delay cell having the dual rail logic, It is possible to reduce the cost required for the post-processing process.

더불어, 본 발명의 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로는 듀얼 레일 로직을 포함하는 복수 개의 딜레이 셀 사이에 버퍼를 삽입하여, 출력 전류에 대한 신호 감쇠 현상을 보상함으로써, 제품의 신뢰성을 향상시킬 수 있는 효과가 있다.
In addition, the physical copy protection circuit using the dual rail delay logic of the present invention improves the reliability of a product by inserting a buffer between a plurality of delay cells including dual rail logic to compensate a signal attenuation phenomenon with respect to an output current There is an effect that can be.

도 1은 본 발명의 일 실시 예에 따른 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로의 블록도이다.
도 2는 본 발명의 다른 실시 예에 따른 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로의 딜레이 셀 부분을 나타낸 도면이다.
도 3은 듀얼 레일 딜레이 로직의 입력 신호를 나타낸 도면이다.
도 4는 듀얼 레일 딜레이 로직의 내부 기본 구조를 나타낸 회로도이다.
도 5는 듀얼 레일 딜레이 로직의 XOR/XNOR 게이트 구조를 나타낸 회로도이다.1 is a block diagram of a physical copy protection circuit using dual rail delay logic in accordance with an embodiment of the present invention.
2 illustrates a delay cell portion of a physical copy protection circuit using dual rail delay logic according to another embodiment of the present invention.
3 is a diagram illustrating input signals of dual rail delay logic.
4 is a circuit diagram showing the internal basic structure of the dual rail delay logic.
5 is a circuit diagram showing an XOR / XNOR gate structure of dual rail delay logic.

이하, 본 발명을 바람직한 실시 예와 첨부한 도면을 참고로 하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시 예에 한정되는 것은 아니다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, the present invention will be described in detail with reference to preferred embodiments and accompanying drawings, which will be easily understood by those skilled in the art. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

일반적으로 사용되는 물리적 복제 방지 회로(PUF)는 소형의 저전력 회로로서, 표준형 실리콘 칩에 부착되어, 동일한 입력에 대한 출력이 고유한 값이 쌍을 이루는 특성(CRP, Challenge-Response Pair)을 이용하여 칩의 ID를 인증할 수 있다. 즉, 물리적 복제 방지 회로를 이용하여 특정 기기에 대한 인증 방법을 간략히 살펴보면, 인증서버가 입력값과 이에 대응하는 고유한 출력값(CRPs)를 저장하고, 상기 인증서버에서 인증하고자 하는 해당 기기로 챌린지 값을 전송하면, 물리적 복제 방지 회로를 포함하는 상기 해당 기기는 상기 물리적 복제 방지 회로를 통해 출력값(response)를 전송하고 전송된 출력값과 상기 인증서버에 기저장된 출력값이 일치하는지 여부를 확인함으로써 상기 해당 기기를 인증한다.A commonly used physical copy protection circuit (PUF) is a small, low-power circuit that is attached to a standard silicon chip and uses output (CRP, Challenge-Response Pair) The ID of the chip can be authenticated. That is, if an authentication method for a specific device is briefly described using a physical copy protection circuit, an authentication server stores input values and unique output values (CRPs) corresponding thereto, and a challenge value The corresponding device including the physical copy protection circuit transmits an output value through the physical copy protection circuit and verifies whether or not the output value transmitted and the output value pre-stored in the authentication server coincide with each other, .

이하에서는 상술한 물리적으로 랜덤한 특성과 복제 불가능한 특성을 이용하여 안전한 키 스토리지와 객체 인증에 사용될 수 있는 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로(PUF)에 대하여 보다 자세히 살펴보도록 한다. Hereinafter, a physical copy protection circuit (PUF) using dual rail delay logic that can be used for secure key storage and object authentication using the above-mentioned physically random characteristic and non-replicable characteristic will be described in more detail.

도 1은 본 발명의 일 실시 예에 따른 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로의 블록도이다.1 is a block diagram of a physical copy protection circuit using dual rail delay logic in accordance with an embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명의 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로(100)는 딜레이 셀(120, delay cell) 및 아비터 로직(140, arbiter)를 포함한다. As shown in FIG. 1, the physical copy protection circuit 100 using the dual rail delay logic of the present invention includes a delay cell 120 and an arbiter logic 140.

딜레이 셀(120)은 복수 개가 서로 직렬 연결되어, 복수 개의 신호를 입력받고, 입력받은 복수 개의 신호에 각각 미리 설정된 지연시간을 반영하여, 지연시간이 반영된 복수 개의 신호를 출력한다. 이러한 딜레이 셀(120)은 서로 병렬 연결된 적어도 하나의 듀얼 레일 딜레이 로직(122)을 포함한다. A plurality of delay cells 120 are serially connected to each other to receive a plurality of signals and to output a plurality of signals reflecting a delay time reflecting a preset delay time to a plurality of input signals. The delay cell 120 includes at least one dual rail delay logic 122 connected in parallel with each other.

듀얼 레일 딜레이 로직(122)은 외부로부터 복수 개의 신호를 입력받는데, 입력받은 복수 개의 신호 중 하나의 신호는 챌린지(challenge) 신호로서 입력받고, 나머지 신호들은 상기 듀얼 레일 딜레이 로직(122)이 포함된 데이터 셀이 아닌 이전 배치된 데이터 셀의 출력값과, 상기 출력값의 보수값으로서 입력받는다. The dual rail delay logic 122 receives a plurality of signals from the outside, and one of the plurality of received signals is input as a challenge signal, and the remaining signals are input to the dual rail delay logic 122, And is received as a complement of the output value of the previously arranged data cell and the output value.

또한 이러한 딜레이 셀(120)은 무작위성(randomness)과 신뢰도(reliability) 특성을 분석에 따른 챌린지 비트에 대응하는 챌린지 신호에 응답하여 챌린지 비트 수에 해당하는 개수가 직렬 연결된다. 예를 들어, 8 비트의 챌린지 비트가 필요하여 2^8 정도의 출력(response) 데이터에 대한 특성을 검증하려면 상기 챌린지 비트 수와 동일한 총 8개의 딜레이 셀을 직렬로 연결하여 물리적 복제 방지 회로를 구성한다. The delay cell 120 is serially connected with a number corresponding to the number of challenge bits in response to a challenge signal corresponding to a challenge bit according to analysis of randomness and reliability characteristics. For example, in order to verify the characteristics of response data of about 2 ^ 8 by requiring 8-bit challenge bits, a total of eight delay cells, which is equal to the number of the challenge bits, are serially connected to constitute a physical copy protection circuit do.

이때, 상기 딜레이 셀은 내부에 기본적으로 두 개의 듀얼 레일 로직(DCVSL)을 포함할 수 있지만 하나의 듀얼 레일 로직만을 포함하더라도 본 발명을 구현할 수 있다.At this time, the delay cell can basically include two dual rail logic (DCVSL), but it can implement the present invention even if it includes only one dual rail logic.

특히, 상기 딜레이 셀 내 듀얼 레일 로직을 구성하는 내부 노드의 커패시턴스들은 그 크기가 서로 다르고, 각각의 커패시턴스에 저장될 수 있는 전류의 양 또한 서로 다르다. 따라서, 상기 듀얼 레일 로직으로 입력되는 입력값에 따라 VDD에서 VCC까지의 내부 노드에 충전 또는 방전되는 전류의 양에 의해 듀얼 레일의 두 출력 노드(out 과 out bar) 중 각 레일에 해당하는 출력 노드에서 전력 소비량의 차이가 발생한다. 그러므로, 이와 같은 전력 소비량의 차이를 발생시키는 VDD에서 VCC까지의 전력 소비 딜레이 차이를 이용하는 특성을 갖는 듀얼 레일 로직을 포함하는 딜레이 셀(cell)이 구성될 수 있다.In particular, the capacitances of the internal nodes constituting the dual rail logic in the delay cell are different in size, and the amount of current that can be stored in each capacitance is also different from each other. Therefore, depending on the amount of current charged or discharged from the internal node from VDD to VCC according to the input value inputted to the dual rail logic, the output node corresponding to each rail among the two output nodes (out and out bar) A difference in power consumption occurs between the power consumption and the power consumption. Therefore, a delay cell including dual rail logic having characteristics that use a power consumption delay difference from VDD to VCC, which causes such a difference in power consumption amount, can be constituted.

아비터 로직(140)은 복수 개가 직렬 연결되는 딜레이 셀(120)의 끝단에 직렬 연결되어, 앞단에 연결된 상기 딜레이 셀(120)로부터 출력된 복수 개의 신호를 입력받고, 각각의 레일에 대한 경쟁 조건을 판단한 후, 입력받은 복수 개의 신호 중 입력 시간 또는 전력 소비량에 기초하여 하나의 신호(Response)를 출력한다. 이러한 아비터 로직(140)은 복수 개의 입력 신호 중 입력 시간이 가장 빠른 신호에 대하여 하이 레벨(1)의 신호를 출력하고, 상기 입력 시간이 가장 빠른 신호를 제외한 나머지 입력 신호들에 대해서는 로우 레벨(0)의 신호를 출력한다. The arbiter logic 140 is connected in series to the ends of a plurality of delay cells 120 connected in series to receive a plurality of signals output from the delay cell 120 connected to the front end, And outputs one signal (Response) based on the input time or the power consumption amount among the plurality of inputted signals. The arbiter logic 140 outputs a signal of a high level (1) for a signal having the fastest input time among a plurality of input signals, and outputs a low level (0) signal for the remaining input signals except for the signal having the fastest input time .

또는 상기 아비터 로직(140)이 내부에 아날로그 비교기를 구비하여 각 레일에서 소비되는 전력 소비량을 비교하여 크기가 가장 큰 레일을 통해 입력된 신호에 대하여 하이 레벨(1)의 신호를 출력하고, 나머지 레일을 통해 입력된 신호에 대하여 로우 레벨(0)의 신호를 출력한다. Alternatively, the arbiter logic 140 may include an analog comparator to compare the amount of power consumed by each rail to output a signal of a high level (1) to a signal input through the rail having the largest size, And outputs a signal of a low level (0) to the signal input through the input terminal.

이에 따라, 상기 아비터 로직(140)가 각 레일에 대한 경쟁 조건(race condition)을 판단하여 신호(Response)를 출력하는데, 예를 들어, 상기 아비터 로직으로 입력된 복수 개의 신호 중 제1 딜레이 레일을 통해 입력된 신호의 입력 시간이 제2 딜레이 레일을 통해 입력된 신호의 입력시간 보다 빠른 경우, 하이 레벨(1)에 해당하는 신호(response)를 출력하고, 그렇지 않는 경우에는 로우 레벨(0)에 해당하는 신호(response)를 출력한다. 이때, 상기 아비터 로직(140)은 비교기, 덧셈기, 나누셈기, 곱셈기 중 적어도 하나를 포함하여 이루어질 수 있다.Accordingly, the arbiter logic 140 determines a race condition for each rail and outputs a signal. For example, the arbiter logic 140 outputs a first delay rail of a plurality of signals input to the arbiter logic When the input time of the signal inputted through the second delay rail is faster than the input time of the signal inputted through the second delay rail, the signal corresponding to the high level (1) is outputted. Otherwise, And outputs a corresponding signal (response). At this time, the arbiter logic 140 may include at least one of a comparator, an adder, a divider, and a multiplier.

뿐만 아니라, 상기 아비터 로직(140)이 각 레일에 대한 경쟁 조건이 아닌 각 레일에서 사용되는 전력 소비량을 비교하여 각 레일의 전력 소비량 중 가장 큰 전력 소비량을 갖는 딜레이 레일을 통해 입력되는 신호에 응답하여 하이 레벨(1)에 해당하는 신호(response)를 출력하고, 전체 레일 중 가장 큰 전력 소비량을 갖는 레일을 제외한 나머지 레일을 통해 입력된 신호에 대해서는 로우 레벨(0)에 해당하는 신호(response)를 출력할 수 있다. 특히, 이처럼 상기 아비터 로직(140)이 각 레일의 전력 소비량을 비교 기준으로 사용하는 경우에는 센스 증폭기(sense amplifier)와 같은 아날로그 비교기를 포함하여 신호를 출력할 수 있다. 이때, 사용되는 센스 증폭기는 컴퓨터 기억 장치에 있어서의 판독 신호를 논리 레벨로 증폭하고, 논리 신호로 변환하기 위해 쓰이는 고이득, 광대역의 증폭기. 판독 증폭기를 나타낸다. 기억 장치에서 미약한 출력 신호를 증폭할 수 있는 이득 대역폭적을 가지며, 또 기록 사이클에서 침입하는 잡음에 대한 양호한 잡음 배제성과 과부하 내력, 나아가서는 급속한 성능 회복 능력이 요구된다. 또한 입력 레벨의 판정을 하는 안정한 임계값 검출기와 올바른 파형을 올바른 시점에서 송출하기 위한 스트로브 게이트를 가지며, 기록 사이클에서 센스 증폭기에 나타나는 잡음 전압은 거의 동상분 전압이므로, 동상분 배제비가 큰 차동 증폭기가 사용된다.In addition, the arbiter logic 140 compares the power consumption used in each rail, not the race condition for each rail, in response to a signal input through a delay rail having the largest power consumption amount among the power consumption of each rail A signal corresponding to the low level (0) is output to the signal inputted through the remaining rails except for the rail having the highest power consumption among all the rails, and a signal (response) corresponding to the high level Can be output. In particular, when the arbiter logic 140 uses the power consumption of each rail as a comparison reference, the comparator 140 may output an analog comparator such as a sense amplifier. At this time, the sense amplifier used is a high gain, wide band amplifier used for amplifying a read signal in a computer memory device to a logic level and converting it into a logic signal. And a read amplifier. It is necessary to have a gain bandwidth capable of amplifying a weak output signal in a memory device and also to have a good noise elimination property, an overload proof property and a rapid performance recovery ability against a noise entering in a write cycle. In addition, a stable threshold detector for judging the input level and a strobe gate for sending the correct waveform at the correct time are provided. Since the noise voltage appearing in the sense amplifier in the write cycle is almost the same phase voltage, a differential amplifier Is used.

또한, 상기 아비터 로직으로부터 출력된 출력신호에 해당하는 출력값에 해쉬함수를 적용하여 비밀키를 생성하는데 사용할 수 있다. Also, a secret key can be generated by applying a hash function to an output value corresponding to an output signal output from the arbiter logic.

이외에도, 상술한 본 발명의 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로는 내부 구성에 딜레이 셀과 아비터 로직 외에도 버퍼(buffer)를 더 포함할 수 있다.In addition, the physical copy protection circuit using the dual rail delay logic of the present invention may further include a buffer in addition to the delay cell and the arbiter logic in the internal structure.

도 2는 본 발명의 다른 실시 예에 따른 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로의 딜레이 셀 부분을 나타낸 도면이다. 2 illustrates a delay cell portion of a physical copy protection circuit using dual rail delay logic according to another embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로는 앞서 도 1을 통해 설명한 딜레이 셀, 아비터 로직 외에도 복수 개의 딜레이 셀(120) 사이에 적어도 하나의 버퍼(130)가 직렬 연결될 수 있는데, 이와 같이 연결되는 버퍼를 통해 8, 16, 24, 32 또는 그 이상에 해당하는 8 비트 기반의 워드단위로 연결하여 챌린지 비트(Challenge bit)를 구성할 수 있다. 2, the physical copy protection circuit using the dual rail delay logic of the present invention includes at least one buffer 130 between a plurality of delay cells 120 in addition to the delay cell and the arbiter logic described above with reference to FIG. And a challenge bit can be formed by connecting in units of 8 bits based on 8 bits, 16 bits, 24 bits, or more, through the buffer connected in this way.

뿐만 아니라, 복수 개의 딜레이 셀 사이에 적어도 하나의 버퍼가 직렬 연결되어, 출력 전류에 대한 신호 감쇠(degradation)를 보상해 줌으로써 사용자 신뢰도를 향상시킬 수 있다.In addition, at least one buffer is serially connected between a plurality of delay cells to compensate for signal degradation to an output current, thereby improving user reliability.

도 3은 듀얼 레일 딜레이 로직의 입력 신호를 나타낸 도면이다.3 is a diagram illustrating input signals of dual rail delay logic.

도 3(a)에 도시된 바와 같이, 본 발명에서 사용되는 듀얼 레일 딜레이 로직은 두 개의 입력 신호를 가지나, 사용자 설정에 의해 도 3(b)에 도시된 바와 같이 3개의 입력 신호 또는 그 이상의 입력 신호를 가질 수 있다. As shown in FIG. 3 (a), the dual rail delay logic used in the present invention has two input signals. However, according to the user's setting, as shown in FIG. 3 (b) Signal.

이처럼, 상기 듀얼 레일 딜레이 로직이 두 개 이상의 입력 신호를 입력받는 경우에는 복수 개의 입력 신호 중 하나의 입력 신호가 챌린지 신호로서 사용될 수 있다. 이후, 상기 챌린지 신호로 사용되는 입력 신호를 제외한 나머지 입력 신호에 대해서는 현재 듀얼 레일 딜레이 로직이 포함된 딜레이 셀의 이전에 배치된 딜레이 셀의 출력값을 나타내는 출력신호와 상기 출력값의 보수값에 해당하는 출력신호가 각각 현재 듀얼 레일 딜레이 로직의 입력신호로서 입력된다. As described above, when the dual rail delay logic receives two or more input signals, one of the plurality of input signals may be used as a challenge signal. Hereinafter, for the remaining input signals except for the input signal used as the challenge signal, an output signal representing the output value of the delay cell disposed in the previous time of the delay cell including the current dual rail delay logic and an output corresponding to the complement value of the output value Signals are input as the input signals of the current dual rail delay logic, respectively.

이러한 듀얼 레일 딜레이 로직의 내부구조는 도 4에 도시된 바와 같이, 딜레이 블록이 하나의 기본 게이트와 동일한 한 개의 듀얼 레일 로직으로 이루어지며, 특히 듀얼 레일 로직의 XOR/XNOR 게이트의 구조는 도 5를 통해 확인할 수 있다. 특히 이때, 상기 듀얼 레일 딜레이 로직을 이루는 PMOS 트랜지스터와 NMOS 트랜지스터의 폭(Width)을 변화시켜 각각의 딜레이 블록을 설계하는 경우, 복수 개의 PUF ID가 설계될 수 있다. The internal structure of the dual rail delay logic is composed of one dual rail logic in which the delay block is the same as one basic gate as shown in FIG. 4, and in particular, the structure of the XOR / XNOR gate of the dual rail logic is shown in FIG. . Particularly, when designing the respective delay blocks by varying the widths of the PMOS transistor and the NMOS transistor constituting the dual rail delay logic, a plurality of PUF IDs can be designed.

즉, 본 발명의 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로의 동일한 입력에 대한 출력이 고유한 값으로서, 이러한 입력값과 출력값이 쌍을 이루는 특성(CRP, Challenge-Response Pair)을 이용하여 PUF를 기반으로 하는 인증을 용이하게 수행할 수 있다. That is, the output of the same input of the physical copy protection circuit using the dual rail delay logic of the present invention is a unique value. By using a characteristic (CRP, Challenge-Response Pair) between the input value and the output value, Based authentication can be easily performed.

상술한 바와 같이 구현된 물리적 복제 방지 회로(PUF)는 다양한 분야에서 사용될 수 있는데, 복제가 불가능해야 하는 신용카드와 같은 금융 IC 또는 자동차 키에 대한 복제 방지를 위한 ID에도 적용할 수 있다. 또한, 상술한 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로는 객체 인증에 대한 초경량화 모듈로도 사용할 수 있는데 예를 들면, 전자 여권과 같이 각 개인의 유일한 ID를 PUF 칩으로 부여함으로써, 매우 작은 크기의 인증모듈을 전자여권상에 탑재할 수 있고, 또한 랜덤한 키를 생성하기 위한 활성화 키(activation key)로도 사용할 수 있어, 기존의 암호화 알고리즘에서의 비밀키로도 안전하게 사용할 수 있다.The physical copy protection circuit (PUF) implemented as described above can be used in various fields, and can be applied to IDs for preventing copying of financial ICs or automobile keys such as credit cards that should not be replicated. Also, the physical copy protection circuit using the dual rail delay logic can be used as an ultra lightweight module for object authentication. For example, by giving each individual unique ID like the electronic passport to the PUF chip, The authentication module of the present invention can be mounted on the MRTD and can also be used as an activation key for generating a random key and can be safely used with a secret key in the existing encryption algorithm.

본 발명의 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로는 복수 개의 게이트들을 대신하여 듀얼 레일 딜레이 로직으로 이루어지는 딜레이 셀을 이용함으로써, 사용 면적이 감소함에 따라 제품을 소형화시킬 수 있고, 제품의 기능에 대한 처리를 고속화할 수 있는 효과가 있다. The physical copy protection circuit using the dual rail delay logic of the present invention uses a delay cell composed of dual rail delay logic instead of a plurality of gates to reduce the size of the product as the use area decreases, The processing speed can be increased.

또한, 본 발명의 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로는 듀얼 레일 로직을 갖는 딜레이 셀을 통해 각 레일의 경쟁 조건이 주변 온도 변화 같이 외부의 환경적인 조건에 의해 불가피하게 변화하는 경우에도 후처리 없이 우수한 특성을 가짐에 따라, 후처리 과정에 소요되는 비용을 크기 절감할 수 있는 효과가 있다. In addition, the physical copy protection circuit using the dual rail delay logic of the present invention can prevent the contention condition of each rail from being unavoidably changed due to external environmental conditions such as a change in ambient temperature through a delay cell having dual rail logic, It is possible to reduce the cost required for the post-treatment process.

더불어, 본 발명의 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로는 듀얼 레일 로직을 포함하는 복수 개의 딜레이 셀 사이에 버퍼를 삽입하여, 출력 전류에 대한 신호 감쇠 현상을 보상함으로써, 제품의 신뢰성을 향상시킬 수 있는 효과가 있다. In addition, the physical copy protection circuit using the dual rail delay logic of the present invention improves the reliability of a product by inserting a buffer between a plurality of delay cells including dual rail logic to compensate a signal attenuation phenomenon with respect to an output current There is an effect that can be.

상기에서는 본 발명의 바람직한 실시 예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 본 발명의 기술 사상 범위 내에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 첨부된 특허청구범위에 속하는 것은 당연하다.
While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, Do.

120: 딜레이 셀 140: 아비터 로직120: Delay cell 140: Arbiter logic

Claims (9)

복수 개가 서로 직렬 연결되어, 복수 개의 신호를 입력받고, 입력받은 복수 개의 신호에 각각 설정된 지연시간을 반영한 후 상기 복수 개의 신호를 출력하는 딜레이 셀; 및
상기 딜레이 셀의 끝단에 직렬 연결되어, 상기 딜레이 셀로부터 출력된 복수 개의 신호를 입력받고, 입력받은 복수 개의 신호 중 입력 시간 또는 각 레일의 전력 소비량에 기초하여 하나의 신호를 출력하는 아비터 로직;
을 포함하는 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로.
A delay cell for receiving a plurality of signals, reflecting delay times set for the plurality of received signals, and outputting the plurality of signals; And
An arbiter logic connected in series to the end of the delay cell for receiving a plurality of signals output from the delay cell and outputting a signal based on an input time or power consumption of each rail among a plurality of input signals;
A physical copy protection circuit with dual rail delay logic.
제1항에 있어서,
상기 딜레이 셀은
적어도 하나의 듀얼 레일 딜레이 로직을 포함하며, 서로 병렬 연결되는 것을 특징으로 하는 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로.
The method according to claim 1,
The delay cell
And at least one dual rail delay logic, wherein the at least one dual rail delay logic is coupled in parallel with the at least one dual rail delay logic.
제2항에 있어서,
상기 듀얼 레일 딜레이 로직은
복수 개의 신호를 입력받는 것을 특징으로 하는 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로.
3. The method of claim 2,
The dual rail delay logic
And a plurality of signals are input to the physical layer.
제3항에 있어서,
상기 듀얼 레일 딜레이 로직은
복수 개의 신호를 입력받는 경우, 상기 복수 개의 신호 중 하나의 신호를 챌린지 신호로서 입력받고, 나머지 신호들은 이전 배치된 데이터 셀의 출력값과, 상기 출력값의 보수값으로서 입력받는 것을 특징으로 하는 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로.
The method of claim 3,
The dual rail delay logic
Wherein when a plurality of signals are input, one of the plurality of signals is input as a challenge signal, and the remaining signals are input as an output value of a previously arranged data cell and a complement value of the output value, Physical copy protection circuit using logic.
제4항에 있어서,
상기 딜레이 셀은
상기 입력받은 챌린지 신호에 응답하여 챌린지 비트 수에 해당하는 개수가 직렬 연결되는 것을 특징으로 하는 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로.
5. The method of claim 4,
The delay cell
And a number corresponding to the number of challenge bits is serially connected in response to the received challenge signal.
제1항에 있어서,
복수 개가 직렬 연결되는 딜레이 셀 사이에 직렬 연결되는 적어도 하나의 버퍼;
를 더 포함하는 것을 특징으로 하는 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로.
The method according to claim 1,
At least one buffer serially connected between a plurality of delay cells connected in series;
Further comprising a second delay delay logic coupled to the first and second delay lines.
제1항에 있어서,
상기 아비터 로직은
상기 입력받은 복수 개의 신호 중 입력 시간이 가장 빠른 신호에 응답하여 하이 레벨의 신호를 출력하는 것을 특징으로 하는 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로.
The method according to claim 1,
The arbiter logic
And outputs a high level signal in response to a signal having the fastest input time among the plurality of input signals.
제1항에 있어서,
상기 아비터 로직은
아날로그 비교기를 포함하여, 각 레일의 전력 소비량의 크기가 가장 큰 신호에 응답하여 하이 레벨의 신호를 출력하는 것을 특징으로 하는 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로.
The method according to claim 1,
The arbiter logic
And outputs a high level signal in response to a signal having a largest power consumption amount of each rail, including an analog comparator.
제1항에 있어서,
상기 아비터 로직은
비교기, 덧셈기, 나누셈기, 곱셈기 중 적어도 하나를 포함하는 것을 특징으로 하는 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로.The method according to claim 1,
The arbiter logic
Wherein the at least one counter includes at least one of a comparator, an adder, a divider, and a multiplier.

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