KR20160028077A - 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20160028077A
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Abstract

본 발명의 실시예에 따른 반도체 장치는 기판, 상기 기판 상에 복수 개로 배치된 게이트 전극들, 및 상기 게이트 전극들의 양 옆에 배치된 소오스/드레인 영역들을 포함하되, 상기 게이트 전극들은 상기 기판 상에 차례로 적층된 게이트 절연 패턴, 리세스된 상부면을 갖는 하부 일함수 전극 패턴 및 상기 하부 일함수 전극 패턴의 상기 리세스된 상부면 상에 컨포말하게 형성된 상부 일함수 전극 패턴을 포함하되, 상기 하부 일함수 전극 패턴들의 상부면은 동일한 높이를 가지며, 상기 상부 일함수 전극 패턴은 서로 다른 두께를 갖는다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 핀펫(Fin Field Effect transistor, fin-FET)을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기가 축소된다. 이에 따라, 모스 전계 효과 트랜지스터들의 게이트 전극들의 폭이 좁아지고, 종횡비가 증가하게 된다.
한편, 다양한 성능을 갖는 모스 전계 효과 트랜지스터들을 형성하기 위해 다른 두께의 게이트 금속막을 갖는 게이트 전극들을 형성한다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 장치는 기판, 상기 기판 상에 복수 개로 배치된 게이트 전극들, 및 상기 게이트 전극들의 양 옆에 배치된 소오스/드레인 영역들을 포함하되, 상기 게이트 전극들 각각은 상기 기판 상에 차례로 적층된 게이트 절연 패턴, 리세스된 상부면을 갖는 하부 일함수 전극 패턴 및 상기 하부 일함수 전극 패턴의 상기 리세스된 상부면 상에 컨포말하게 형성된 상부 일함수 전극 패턴을 포함하되, 상기 하부 일함수 전극 패턴들의 상부면은 동일한 높이를 가지며, 상기 상부 일함수 전극 패턴은 서로 다른 두께를 갖는다.
본 발명의 실시예에 다른 반도체 장치는 제 1 영역과 제 2 영역을 포함하는 기판, 상기 기판 내에 배치되어 활성 영역들을 정의하는 소자 분리막들, 상기 활성 영역들에 상기 기판으로부터 수직으로 돌출되고, 상기 기판의 제 1 방향으로 연장된 복수 개의 핀들, 상기 핀들을 가로지는 복수 개의 게이트 전극들, 및 상기 게이트 전극들의 양 옆에 인접하는 상기 활성 영역들 내에 배치된 소오스/드레인 영역들을 포함하되, 상기 게이트 전극들 각각은 상기 기판 상에 차례로 적층된 게이트 절연 패턴, 리세스된 상부면을 갖는 하부 일함수 전극 패턴 및 상기 하부 일함수 전극 패턴들의 상기 리세스된 상부면 상에 컨포말하게 형성된 상부 일함수 전극 패턴을 포함하되, 상기 하부 일함수 전극 패턴들의 상부면은 동일한 높이를 가지며, 상기 상부 일함수 전극 패턴은 서로 다른 두께를 갖는다.
본 발명의 실시예에 따른 반도체 장치의 제조 공정에서, 갭 영역들의 측벽들에 증착된 일함수 전극막들을 제거하는 식각 공정을 두번에 걸쳐서 진행한다. 갭 영역들의 폭이 확보된 상태에서 일함수 전극막들이 식각되어, 일함수 전극막들이 리세스 되지 않고, 원하는 높이에 식각될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타낸 평면도이다.
도 2a는 본 발명의 제 1 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ',Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ' 방향으로 자른 단면도이다.
도 2b는 본 발명의 제 1 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅴ-Ⅴ', Ⅵ-Ⅵ', Ⅶ-Ⅶ' 및 Ⅷ-Ⅷ' 방향으로 자른 단면도이다.
도 2c는 본 발명의 제 1 실시예에 따른 반도체 장치를 나타낸 것으로, 도 2a의 A를 확대한 단면도이다.
도 2d는 본 발명의 제 1 실시예에 따른 반도체 장치를 나타낸 것으로, 도 2a의 B를 확대한 단면도이다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ' 방향으로 자른 단면도이다.
도 4는 본 발명의 제 3 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ' 방향으로 자른 단면도이다.
도 5는 본 발명의 제 4 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ' 방향으로 자른 단면도이다.
도 6은 본 발명의 제 5 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ' 방향으로 자른 단면도이다.
도 7a 내지 도 22a는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법에 관한 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ' 방향으로 자른 단면도들이다.
도 7b 내지 도 22b는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법에 관한 것으로, 도 1의 Ⅴ-Ⅴ', Ⅵ-Ⅵ', Ⅶ-Ⅶ' 및 Ⅷ-Ⅷ' 방향으로 자른 단면도들이다.
도 23은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다.
도 24는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 25는 전자 시스템이 모바일 폰에 적용되는 예를 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타낸 단면도이다. 도 2a는 본 발명의 제 1 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ' 방향으로 자른 단면도이다. 도 2b는 본 발명의 제 1 실시예에 따른 반도체 장치를 나타낸 것으로, 도 2a의 Ⅴ-Ⅴ', Ⅵ-Ⅵ', Ⅶ-Ⅶ' 및 Ⅷ-Ⅷ' 방향으로 자른 단면도이다. 도 2c는 본 발명의 제 1 실시예에 따른 반도체 장치를 나타낸 것으로, 도 2a의 A를 확대한 단면도이다. 도 2d는 본 발명의 제 1 실시예에 따른 반도체 장치를 나타낸 것으로, 도 2a의 B를 확대한 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 기판(100)은 제 1 영역(10), 제 2 영역(20), 제 3 영역(30) 및 제 4 영역(40)을 포함한다. 기판(100)은 활성 영역(101)을 정의하는 소자 분리막(106)을 포함한다. 활성 영역(101)은 기판(100)의 상부면으로부터 돌출된 핀들(107)을 포함한다. 상세하게, 핀들(107)은 제 1 방향(X)으로 연장될 수 있다. 핀들(107)은 제 1 방향(X)에 수직인 제 2 방향(Y)으로 배열될 수 있다.
기판(100)의 제 1 영역(10) 상에 제 1 게이트 전극(501), 제 2 영역(20) 상에 제 2 게이트 전극(502), 제 3 영역(30) 상에 제 3 게이트 전극(503) 및 제 4 영역(30) 상에 제 4 게이트 전극(504)이 배치될 수 있다. 제 1 내지 제 4 게이트 전극들(501, 502, 503, 504) 각각은 제 1 내지 제 4 영역들(10, 20, 30, 40)에 형성된 핀들(107)을 가로지를 수 있다. 상세하게, 제 1 내지 제 4 게이트 전극들(501, 502, 503, 504)은 제 2 방향(Y)으로 연장되고, 제 1 방향(X)으로 배열될 수 있다.
제 1 게이트 전극(501)은 기판(100) 상에 차례로 적층된 게이트 절연 패턴(108a), 하부 일함수 전극 패턴(301a), 상부 일함수 전극 패턴(400) 및 금속 전극 패턴(310)을 포함할 수 있다. 하부 일함수 전극 패턴(301a)은 게이트 절연 패턴(108a)의 상부면 상에 배치되며, 하부 일함수 전극 패턴(301a)의 상부면은 리세스될 수 있다. 상부 일함수 전극 패턴(400)은 하부 일함수 전극 패턴(301a)의 바닥면과 내측벽들을 컨포말하게 덮을 수 있다. 하부 일함수 전극 패턴(301a)의 상부면은 상부 일함수 전극 패턴(400)의 상부면과 동일한 레벨에 위치할 수 있다. 상부 일함수 전극 패턴(400)은 제 1 상부 일함수 전극 패턴(401a) 및 제 2 상부 일함수 전극 패턴(403a)을 포함할 수 있다.
제 2 게이트 전극(502)은 기판(100) 상에 차례로 적층된 게이트 절연 패턴(108a), 하부 일함수 전극 패턴(301a), 상부 일함수 전극 패턴(400) 및 금속 전극 패턴(310)을 포함할 수 있다. 하부 일함수 전극 패턴(301a)은 게이트 절연 패턴(108a)의 상부면 상에 배치되며, 하부 일함수 전극 패턴(301a)의 상부면은 리세스될 수 있다. 상부 일함수 전극 패턴(400)은 하부 일함수 전극 패턴(301a)의 바닥면과 내측벽들을 컨포말하게 덮을 수 있다. 하부 일함수 전극 패턴(301a)의 상부면은 상부 일함수 전극 패턴(400)의 상부면보다 높은 레벨에 위치할 수 있다. 상부 일함수 전극 패턴(400)은 제 2 상부 일함수 전극 패턴(403a)일 수 있다. 제 1 및 제 2 게이트 전극들(501, 502)의 상부 일함수 전극 패턴들(400)은 서로 다른 두께를 가질 수 있다. 일 예로, 제 1 게이트 전극(501)의 상부 일함수 전극 패턴(400)은 제 2 게이트 전극(502)의 상부 일함수 전극 패턴(400) 보다 두꺼울 수 있다.
도 2c 및 도 2d를 참조하면, 제 1 게이트 전극(501) 및 제 2 게이트 전극(502) 각각의 상부 일함수 전극 패턴(400)은 바닥면과 내측벽들을 포함할 수 있다. 제 1 게이트 전극(501)의 상부 일함수 전극 패턴(400)의 하부면과 및 제 2 게이트 전극(502)의 상부 일함수 전극 패턴(400)의 하부면은 동일한 레벨에 위치할 수 있다. 제 1 게이트 전극(501)의 상부 일함수 전극 패턴(400)의 마주보는 내측벽들 간의 폭(W1)이 제 2 게이트 전극(502)의 상부 일함수 전극 패턴(400)의 내측벽들 간의 폭(W2)보다 좁으면, 제 1 게이트 전극(501)의 상부 일함수 전극 패턴(400)의 상부면과 하부면 사이의 높이(H1)는 제 2 게이트 전극(502)의 상부 일함수 전극 패턴(400)의 상부면과 하부면 사이의 높이(H2) 보다 클 수 있다.
금속 전극 패턴(310)은 상부 일함수 전극 패턴(400) 상에 배치되고, 제 1 금속 전극 패턴(311) 및 제 2 금속 전극 패턴(313)을 포함한다. 제 1 금속 전극 패턴(311)은 상부 일함수 전극 패턴(400)의 바닥면 및 내측벽들과 접촉할 수 있고, 제 2 금속 전극 패턴(313)은 제 1 금속 전극 패턴(311) 상에 배치되어 하부 일함수 전극 패턴(301a)의 상부면 및 상부 일함수 전극 패턴(400)의 상부면과 접촉할 수 있다.
제 1 금속 전극 패턴(311)은 상부 일함수 전극 패턴(400)의 상부면보다 아래에 위치하는 금속 전극 패턴(310)의 일부분이다. 제 2 금속 전극 패턴(313)은 상부 일함수 전극 패턴(400)의 상부면보다 위에 위치하는 금속 전극 패턴(310)의 일부분이다.
제 1 게이트 전극(501)의 제 1 금속 전극 패턴(311)의 상부면은 상부 일함수 전극 패턴(400)의 상부면과 동일한 레벨에 위치할 수 있다. 제 2 게이트 전극(502)의 제 1 금속 전극 패턴(311)의 상부면은 상부 일함수 전극 패턴(400)의 상부면보다 낮은 레벨에 위치할 수 있다.
제 1 게이트 전극(501)의 제 1 금속 전극 패턴(311)은 제 1 게이트 전극(501)의 상부 일함수 전극 패턴(400)의 내측벽들 간의 폭(W1)과 동일한 폭을 가질 수 있다. 제 2 게이트 전극(502)의 제 1 금속 전극 패턴(311)은 제 2 게이트 전극(501)의 상부 일함수 전극 패턴(400)의 내측벽들 간의 폭(W2)과 동일한 폭을 가질 수 있다. 제 1 게이트 전극(501)의 제 1 금속 전극 패턴(311)의 두께(T1)는 제 2 게이트 전극(502)의 제 2 금속 전극 패턴(311)의 두께(T2)보다 두꺼울 수 있다. 제 1 금속 전극 패턴(311)의 단면 넓이를 폭과 두께의 곱이라고 하면, 제 1 게이트 전극(501)의 제 1 금속 전극 패턴(311)의 단면 넓이는 제 2 게이트 전극(502)의 제 1 금속 전극 패턴(311)의 것과 동일할 수 있다. (즉, T1xW1=T2xW2)다시 도 1, 도 2a 및 도 2b를 참조하면, 제 3 게이트 전극(503)은 기판(100) 상에 차례로 적층된 게이트 절연 패턴(108a), 하부 일함수 전극 패턴(301a) 및 금속 전극 패턴(310)을 포함할 수 있다. 제 3 게이트 전극(503)은 상부 일함수 전극 패턴(400)을 포함하지 않을 수 있다. 이에 따라, 금속 전극 패턴(310)과 하부 일함수 전극 패턴(301a)이 직접적으로 접촉될 수 있다.
제 1 내지 제 3 게이트 전극들(501, 502, 503)에 배치된 하부 일함수 전극 패턴들(301a)의 상부면들은 동일한 레벨에 위치할 수 있다.
제 4 게이트 전극(504)은 제 1 내지 제 3 게이트 전극들(501, 502, 503)보다 넓은 폭을 가질 수 있다. 제 4 게이트 전극(504)은 제 1 일함수 전극 패턴(301b), 제 2 일함수 전극 패턴(303b), 및 금속 전극 패턴(310)을 포함할 수 있다. 제 1 일함수 전극 패턴(301b)은 기판(100)의 상부면 상에 배치되며, 제 1 일함수 전극 패턴(301b)의 상부면은 리세스될 수 있다. 제 2 일함수 전극 패턴(303b)은 제 1 일함수 전극 패턴(301b)의 바닥면과 내벽들을 컨포말하게 덮을 수 있다. 제 1 일함수 전극 패턴(301b)의 상부면, 제 2 일함수 전극 패턴(303b)의 상부면, 및 금속 전극 패턴들(310)의 상부면은 동일한 레벨 상에 위치할 수 있다. 제 1 일함수 전극 패턴(301b)의 상부면은 하부 일함수 전극 패턴(301a), 제 1 및 제 2 상부 일함수 전극 패턴들(401a, 403a)의 상부면들보다 높은 레벨에 위치할 수 있다. 제 1 내지 제 4 게이트 전극들(501, 502, 503, 504)의 상부면들은 동일한 레벨에 위치할 수 있다. 제 1 내지 제 4 게이트 전극들(501, 502, 503, 504) 상에 절연 패턴들(321)이 배치될 수 있다. 절연 패턴들(321)은 예를 들어, 산화막일 수 있다.
일 예로, 하부 일함수 전극 패턴(301a) 및 제 1 일함수 전극 패턴(301b)은 탄탈륨(Ta), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo)과 같은 금속 성분, 금속 성분을 포함하는 질화막(nitride), 탄화막(carbide), 실리콘 질화막(Silicon-nitride) 및 실리사이드막(Silicide) 중 적어도 하나를 포함할 수 있다. 다른 예로, 하부 일함수 전극 패턴들(301a) 및 제 1 일함수 전극 패턴(301b)은 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 산화질화막(HfSiON), 하프늄 산화질화막(HfON), 하프늄 알류미늄 산화막(HfAlO), 하프늄 란타늄 산화막(HfLaO), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(TaO2), 지르코늄 실리콘 산화막(ZrSiO) 및 란타늄 산화막(La2O3) 중 적어도 하나를 포함할 수 있다.
상부 일함수 전극 패턴(400) 및 제 2 일함수 전극 패턴(303b)은 하부 일함수 전극 패턴(301a) 및 제 1 일함수 전극 패턴(301b)과 다른 물질로 형성될 수 있다. 일 예로, 상부 일함수 전극 패턴들(400) 및 제 2 일함수 전극 패턴(303b)은 탄탈륨(Ta), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo)과 같은 금속 성분, 금속 성분을 포함하는 질화막(nitride), 탄화막(carbide), 실리콘 질화막(Silicon-nitride) 및 실리사이드막(Silicide) 중 적어도 하나를 포함할 수 있다. 다른 예로, 상부 일함수 전극 패턴들(400) 및 제 2 일함수 전극 패턴(303b)은 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 산화질화막(HfSiON), 하프늄 산화질화막(HfON), 하프늄 알류미늄 산화막(HfAlO), 하프늄 란타늄 산화막(HfLaO), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(TaO2), 지르코늄 실리콘 산화막(ZrSiO) 및 란타늄 산화막(La2O3) 중 적어도 하나를 포함할 수 있다.
스페이서들(201)은 제 1 내지 제 4 게이트 전극들(501, 502, 503, 504)의 양 외측벽들을 덮도록 형성될 수 있다. 금속 전극 패턴(310)은 금속 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W)일 수 있다.
제 1 내지 제 4 게이트 전극들(501, 502, 503, 504)의 양 옆에 소오스/드레인 영역들(203)이 배치될 수 있다. 소오스/드레인 영역들(203)은 기판(100)의 활성 영역(101) 내에 배치될 수 있다. 소오스/드레인 영역들(203)은 핀들(107)의 상부면보다 높은 상부면을 가질 수 있다. 이에 따라, 소오스/드레인 영역들(203)의 상부면은 핀들(107)의 상부면으로부터 돌출될 수 있다. 일 예로, 소오스/드레인 영역들(203)이 NMOS의 소오스/드레인 영역들(203)일 경우, 실리콘 카바이드(SiC)를 포함할 수 있다. 다른 예로, 소오스/드레인 영역들(203)이 PMOS의 소오스/드레인 영역들(203)일 경우, 실리콘 게르마늄(SiGe)를 포함할 수 있다.
기판(100) 상에 하부 층간 절연막(205)이 배치될 수 있다. 하부 층간 절연막(205)은 소오스/드레인 영역들(203)을 덮으며, 제 1 내지 제 4 게이트 전극들(501, 502, 503, 504)의 사이를 채울 수 있다. 하부 층간 절연막(205)은 절연 패턴들(321)의 상부면을 노출시킬 수 있다.
하부 층간 절연막(205) 상에 상부 층간 절연막(325)이 배치될 수 있다.
제 1 내지 제 4 게이트 전극들(501, 502, 503, 504)을 각각 포함하는 트랜지스터들은 동일한 NMOS 트렌지스터들 또는 동일한 PMOS 트랜지스터들일 수 있다. 이와 다르게, 트랜지스터들 중 일부는 NMOS 트랜지스터일 수 있고, 다른 일부는 PMOS 트랜지스터일 수 있다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ' 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 3에 도시된 제 2 실시예에서, 제 1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 3을 참조하면, 제 1 게이트 전극(501)의 상부 일함수 전극 패턴(400)은 하부 일함수 전극 패턴(301a)의 바닥면 및 내측벽들을 컨포말하게 덮으며, 하부 일함수 전극 패턴(301a)의 상부면 상으로 연장될 수 있다. 상부 일함수 전극 패턴(400)의 상부면은 하부 일함수 전극 패턴(301a)의 상부면 보다 위에 위치할 수 있다.
제 2 게이트 전극(502)의 상부 일함수 전극 패턴(400)은 하부 일함수 전극 패턴(301a)의 바닥면 및 내측벽들을 컨포말하게 덮을 수 있다. 상부 일함수 전극 패턴(400)의 상부면은 하부 일함수 전극 패턴(301a)의 상부면 보다 아래에 위치할 수 있다. 제 1 게이트 전극(501)의 상부 일함수 전극 패턴(400)은 제 2 게이트 전극(502)의 상부 일함수 전극 패턴(400) 보다 두꺼울 수 있다.
상부 일함수 전극 패턴(400) 상에 금속 전극 패턴(310)이 형성된다. 제 2 실시예에서, 절연 패턴들(321)이 제공되지 않을 수 있다. 금속 전극 패턴(310)의 상부면은 하부 층간 절연막(205)의 상부면과 동일한 레벨에 위치하고 있어, 금속 전극 패턴(310)은 상부 층간 절연막(325)과 직접적으로 접촉할 수 있다.
도 4는 본 발명의 제 3 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ' 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 4에 도시된 제 3 실시예에서, 제 1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 4를 참조하면, 제 1 및 제 2 게이트 전극들(501, 502)의 상부 일함수 전극 패턴(400)은 하부 일함수 전극 패턴(301a)의 바닥면 및 내측벽들을 컨포말하게 덮을 수 있다. 제 1 및 제 2 게이트 전극들(501, 502) 각각에 형성된 상부 일함수 전극 패턴(400)의 상부면은 하부 일함수 전극 패턴(301a)의 상부면들과 동일한 레벨에 위치할 수 있다. 제 1 및 제 2 게이트 전극들(501, 502)의 상부 일함수 전극 패턴들(400)은 서로 다른 두께를 가질 수 있다. 일 예로, 제 1 게이트 전극(501)의 상부 일함수 전극 패턴(400)은 제 2 게이트 전극(502)의 상부 일함수 전극 패턴(400) 보다 더 두꺼울 수 있다.
도 5는 본 발명의 제 4 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ' 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 5에 도시된 제 4 실시예에서, 제 1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 5를 참조하면, 제 1 및 제 2 게이트 전극들(501, 502)의 상부 일함수 전극 패턴(400)은 하부 일함수 전극 패턴 (301a)의 바닥면 및 내측벽들을 컨포말하게 덮을 수 있다. 제 1 및 제 2 게이트 전극들(501, 502) 각각에 형성된 상부 일함수 전극 패턴(400)의 상부면은 하부 일함수 전극 패턴(301a)의 상부면 상으로 연장될 수 있다. 이에 따라, 상부 일함수 전극 패턴(400)의 상부면은 하부 일함수 전극 패턴(301a)의 상부면 보다 높은 레벨에 위치할 수 있다.
제 1 및 제 2 게이트 전극들(501, 502)의 상부 일함수 전극 패턴(400)은 서로 다른 두께를 가질 수 있다. 일 예로, 제 1 게이트 전극(501)의 상부 일함수 전극 패턴(400)은 제 2 게이트 전극(502)의 상부 일함수 전극 패턴(400) 보다 두꺼울 수 있다.
도 6은 본 발명의 제 5 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ' 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 6에 도시된 제 5 실시예에서, 제 1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 6을 참조하면, 제 1 및 제 2 게이트 전극(501, 502)의 상부 일함수 전극 패턴(400)은 하부 일함수 전극 패턴(301a)의 바닥면 및 내측벽들을 컨포말하게 덮을 수 있다. 제 1 및 제 2 게이트 전극들(501, 502) 각각에 형성된 상부 일함수 전극 패턴(400)의 상부면은 하부 일함수 전극 패턴(301a)의 상부면보다 낮은 레벨에 위치할 수 있다.
제 1 및 제 2 게이트 전극 (501, 502)의 상부 일함수 전극 패턴(400)은 서로 다른 두께를 가질 수 있다. 일 예로, 제 1 게이트 전극(501)의 상부 일함수 전극 패턴(400)은 제 2 게이트 전극(502)의 상부 일함수 전극 패턴(400) 보다 두꺼울 수 있다.
도 7a 내지 도 22a는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법에 관한 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ' 방향으로 자른 단면도들이다. 도 7b 내지 도 22b는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법에 관한 것으로, 도 1의 Ⅴ-Ⅴ', Ⅵ-Ⅵ', Ⅶ-Ⅶ' 및 Ⅷ-Ⅷ' 방향으로 자른 단면도들이다.
도 1, 도 7a 및 도 7b를 참조하면, 제 1 영역(10), 제 2 영역(20), 제 3 영역(30) 및 제 4 영역(40)을 포함하는 기판(100)을 패터닝하여 트렌치(102)를 형성한다. 상세하게, 기판(100) 상에 제 1 마스크 패턴(미도시)을 형성한다. 제 1 마스크 패턴을 식각 마스크로 사용하여, 제 1 마스크 패턴에 노출된 기판(100)을 이방성 식각하여 형성할 수 있다. 제 1 마스크 패턴을 서로 다른 식각 선택성을 갖는 물질을 포함할 수 있다. 트렌치(102)는 기판(100)의 활성 영역(101)을 정의할 수 있다. 기판(100)은 벌크 실리콘 기판 또는 SOI기판일 수 있다.
트렌치(102)에 산화물을 채워 소자 분리막(106)을 형성한다. 소자 분리막(106)은 트렌치(102)에 산화물을 채우고, 제 1 마스크 패턴의 상부면이 노출시키는 평탄화 공정을 실시하여 형성될 수 있다. 소자 분리막(106)이 복수 개로 형성될 경우, 소자 분리막들(106)은 제 1 방향(X)으로 연장되며, 제 1 방향(X)에 수직인 제 2 방향(Y)으로 배열될 수 있다. 평탄화 공정으로 제 1 마스크 패턴이 제거될 수 있다.
활성 영역(101)의 상부를 노출시켜 핀들(107)을 형성한다. 상세하게, 식각 공정으로 소자 분리막(106)의 상부면을 리세스시켜, 소자 분리막(106)으로부터 활성 영역(101)의 상부를 노출시킬 수 있다. 이에 따라, 활성 영역(101)의 상부에 소자 분리막(106)으로부터 돌출된 핀들(107)을 형성할 수 있다. 핀들(107)은 인접하는 소자 분리막들(106) 사이에 위치할 수 있다. 핀들(107)은 제 1 방향(X)으로 연장되며, 제 1 방향(X)에 수직인 제 2 방향(Y)으로 배열될 수 있다.
도 8a 및 도 8b를 참조하면, 기판(100) 상에 게이트 절연막(108) 및 게이트 희생막(109)을 차례로 형성한다. 상세하게, 게이트 절연막(108)은 기판(100)의 상부면 및 핀들(107) 상에 컨포말하게 형성될 수 있다. 게이트 절연막(108)은 고유전막들 중의 적어도 하나를 포함할 수 있다. 게이트 절연막(108)은 예를 들어, 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나로 형성될 수 있다.
게이트 희생막(109)은 게이트 절연막(108)에 대해 식각 선택성을 갖는 적어도 하나의 막을 포함할 수 있다. 게이트 희생막(109)은 예를 들어, 폴리 실리콘으로 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 게이트 절연막(108) 및 게이트 희생막(109)을 패터닝하여 기판(100)의 제 1 내지 제 4 영역들(10, 20, 30, 40) 상에 차례로 적층된 게이트 절연 패턴(108a) 및 게이트 희생 패턴(109a)을 형성한다. 상세하게, 제 4 영역(40)의 기판(100) 상에 형성된 게이트 절연 패턴(108a) 및 게이트 희생 패턴(109a)은 제 1 내지 제 3 영역들(10, 20, 30)의 기판(100) 상에 형성된 게이트 절연 패턴(108a) 및 게이트 희생 패턴(109a) 보다 넓은 폭을 갖도록 형성될 수 있다.
게이트 절연 패턴(108a) 및 게이트 희생 패턴(109a)에 노출된 기판(100)의 일부 영역은 예비 소오스/드레인 영역들(103)일 수 있다. 상세하게, 예비 소오스/드레인 영역들(103)은 게이트 절연 패턴(108a) 및 게이트 희생 패턴(109a)의 양 옆에 위치하는 활성 영역(101)의 일부일 수 있다.
도 10a 및 도 10b를 참조하면, 게이트 희생 패턴(109a)의 양 측벽들 상에 스페이서들(201)을 형성한다. 상세하게, 기판(100)의 상부면 및 게이트 절연 패턴(108a) 및 게이트 희생 패턴(109a) 상에 절연막(미도시)(예를 들어, 실리콘 산화막)을 컨포말하게 형성한다. 그리고, 에치백 공정으로 소오스/드레인 영역들(103)이 노출되도록 절연막을 식각하여 스페이서들(201)을 형성할 수 있다.
도 11a 및 도 11b를 참조하면, 소오스/드레인 영역들(203)을 형성할 수 있다. 상세하게, 소오스/드레인 영역들(203)을 형성하는 것은, 예비 소오스/드레인 영역들(103)의 기판(100)을 제거하는 것, 예비 소오스/드레인 영역들(103)에 에피택시얼 층을 형성하는 것을 포함할 수 있다. 반도체 장치가 CMOS 구조인 경우, 에피택시얼 층을 형성하는 것은, NMOS의 소오스/드레인 영역을 위한 제 1 에피택시얼 층을 형성하는 것 및 PMOS의 소오스/드레인 영역을 위한 제 2 에피택시얼 층을 형성하는 것을 포함할 수 있다. 제 1 에피택시얼 층은 인장성 스트레인(tensile strain)을 유발하는 물질(예를 들어, 실리콘(Si), 실리콘 저머늄(SiGe), 또는 실리콘 카바이드(SiC))로 형성될 수 있다. 제 2 에피택시얼 층은 압축성 스트레인(compressive strain)을 유발하는 물질(예를 들어, 실리콘 저머늄(SiGe))로 형성될 수 있다. 에피택시얼 층을 성장시킴으로써, 소오스/드레인 영역들(203)의 상부면은 핀들(107)의 상부면으로부터 돌출될 수 있다.
도 12a 및 도 12b를 참조하면, 기판(100) 상에 하부 층간 절연막(205)을 형성한다. 하부 층간 절연막(205)은 소오스/드레인 영역들(203)을 덮도록 형성될 수 있다. 하부 층간 절연막(205)은 게이트 희생 패턴(109a)의 상부면이 노출되게 형성될 수 있다. 상기 하부 층간 절연막(205)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 저유전막들일 수 있다.
도 13a 및 도 13b를 참조하면, 게이트 희생 패턴(109a)을 선택적으로 제거하여 갭 영역들(207)을 형성한다. 상세하게, 제 1 영역(10)에 제 1 갭 영역(207a)이 형성되고, 제 2 영역(20)에 제 2 갭 영역(207b)이 형성되고, 제 3 영역(30)에 제 3 갭 영역(207c)이 형성되고, 제 4 영역(40)에 제 4 갭 영역(207d)이 형성될 수 있다. 갭 영역들(207)에 게이트 절연 패턴(108a) 및 스페이서들(201)이 노출될 수 있다. 게이트 희생 패턴(109a)은 게이트 절연 패턴(108a)과 스페이서들(201)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 선택적으로 제거될 수 있다.
도 14a 및 도 14b를 참조하면, 하부 층간 절연막(205)이 형성된 기판(100) 상에 하부 일함수 전극막(301) 및 제 1 중간 일함수 전극막(303)을 차례로 형성한다. 상세하게, 하부 일함수 전극막(301)은 게이트 절연 패턴(108a) 및 스페이서들(201)을 덮도록, 제 1 내지 제 4 갭 영역들(207a, 207b, 207c, 207d )의 바닥면들, 내측면들을 덮고, 하부 층간 절연막(205)의 상부면 상으로 연장되도록 컨포말하게 형성될 수 있다. 그리고, 하부 일함수 전극막(301) 상에 제 1 중간 일함수 전극막(303)이 컨포말하게 형성될 수 있다.
하부 일함수 전극막(301) 및 제 1 중간 일함수 전극막(303)은 소정의 일함수를 갖는 도전성 물질로 형성될 수 있다. 하부 일함수 전극막(301) 및 제 1 중간 일함수 전극막(303)은 같은 물질 또는 다른 물질로 형성될 수 있다. 일 예로, 하부 일함수 전극막(301) 및 제 1 중간 일함수 전극막(303)은 탄탈륨(Ta), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo)과 같은 금속 성분, 금속 성분을 포함하는 질화막(nitride), 탄화막(carbide), 실리콘 질화막(Silicon-nitride) 및 실리사이드막(Silicide) 중 적어도 하나를 포함할 수 있다. 다른 예로, 하부 일함수 전극막(301) 및 제 1 중간 일함수 전극막(303)은 은 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 산화질화막(HfSiON), 하프늄 산화질화막(HfON), 하프늄 알류미늄 산화막(HfAlO), 하프늄 란타늄 산화막(HfLaO), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(TaO2), 지르코늄 실리콘 산화막(ZrSiO) 및 란타늄 산화막(La2O3) 중 적어도 하나를 포함할 수 있다.
제 1 중간 일함수 전극막(303)을 형성한 후에, 제 4 영역(40)의 기판(100) 상에 제 2 마스크 패턴(305)을 형성한다. 제 2 마스크 패턴(305)은 제 1 중간 일함수 전극막(303) 상에 형성되어 제 4 갭 영역(207d)을 채울 수 있다. 제 2 마스크 패턴(305)은 예를 들어, 실리콘 질화물일 수 있다.
제 1 내지 제 3 영역들(10, 20, 30)의 기판(100) 상에 제 1 하드 마스크 패턴(307)을 형성한다. 상세하게, 제 1 하드 마스크 패턴(307)은 제 1 중간 일함수 전극막(303) 상에 제 1 내지 제 3 갭 영역들(207a, 207b, 207c)의 일부를 채우도록 형성될 수 있다. 제 1 하드 마스크 패턴(307)은 하부 층간 절연막(205) 보다 낮은 상부면을 갖도록 리세스될 수 있다. 제 1 하드 마스크 패턴(307)은 예를 들어, C-SOH(carbon based spin-on hardmask), S-SOH(silicon based spin-on hardmask) 또는 BARC(Bottom Anti Reflective Coating)로 형성될 수 있다.
도 15a 및 도 15b를 참조하면, 제 1 하드 마스크 패턴(307)에 노출된 하부 일함수 전극막(301) 및 제 1 중간 일함수 전극막(303)을 제거하여 하부 일함수 전극 패턴(301a) 및 제 1 중간 일함수 전극 패턴(303a)을 형성한다. 하부 일함수 전극 패턴(301a) 및 제 1 중간 일함수 전극 패턴(303a)의 상부면들은 제 1 하드 마스크 패턴(307)의 상부면과 공면(coplanar)을 가질 수 있다. 하부 일함수 전극 패턴(301a) 및 제 1 중간 일함수 전극 패턴(303a)이 형성되어 제 1 내지 제 3 갭 영역들(207a, 207b, 207c) 내에 형성된 스페이서들(201)의 일부가 노출될 수 있다.
도 16a 및 도 16b를 참조하면, 제 1 하드 마스크 패턴(307)을 제거한다. 이후에, 제 1 중간 일함수 전극 패턴(303a) 상에 제 2 중간 일함수 전극막(309)을 형성한다. 상세하게, 제 2 중간 일함수 전극막(309)은 제 1 중간 일함수 전극 패턴(303a) 및 스페이서들(201)을 덮도록, 제 1 내지 제 3 갭 영역들(207a, 207b, 207c)의 내벽 및 하부 층간 절연막(205)의 상부면 상에 컨포말하게 형성될 수 있다. 제 2 중간 일함수 전극막(309)은 제 1 중간 일함수 전극 패턴(303a)과 동일한 물질로 형성될 수 있다. 일 예로, 제 2 중간 일함수 전극막(309)은 탄탈륨(Ta), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo)과 같은 금속 성분, 금속 성분을 포함하는 질화막(nitride), 탄화막(carbide), 실리콘 질화막(Silicon-nitride) 및 실리사이드막(Silicide) 중 적어도 하나를 포함할 수 있다. 다른 예로, 제 2 중간 일함수 전극막(309)은 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 산화질화막(HfSiON), 하프늄 산화질화막(HfON), 하프늄 알류미늄 산화막(HfAlO), 하프늄 란타늄 산화막(HfLaO), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(TaO2), 지르코늄 실리콘 산화막(ZrSiO) 및 란타늄 산화막(La2O3) 중 적어도 하나를 포함할 수 있다.
도 17a 및 도 17b 를 참조하면, 제 2 갭 영역(207b)이 형성된 기판(100)의 제 2 영역(20) 및 제 3 갭 영역(207c)이 형성된 기판(100)의 제 3 영역(30) 상에 제 3 마스크 패턴(451)을 형성된다. 제 3 마스크 패턴(451)은 제 2 중간 일함수 전극막(309)을 덮으며 제 2 및 제 3 갭 영역들(207b, 207c)을 채울 수 있다. 제 3 마스크 패턴(451)은 예를 들어, 스핀 온 하드 마스크(Spin On Hardmask; SOH)를 포함할 수 있다.
제 3 마스크 패턴(451)에 덮이지 않은 제 2 중간 일함수 전극막(309)을 패터닝한다. 상세하게, 기판(100)의 제 1 영역(10) 상에 형성된 제 2 중간 일함수 전극막(309)을 제거한다. 제 2 중간 일함수 전극막(309)의 일부가 제거될 때, 제 1 갭 영역(207a)에 형성된 제 1 중간 일함수 전극 패턴(303a)이 동시에 제거될 수 있다. 이에 따라, 제 1 갭 영역(207a)에 형성된 하부 일함수 전극 패턴(301a)의 표면과 스페이서들(201)의 일부분이 노출될 수 있다.
도 18a 및 도 18b를 참조하면, 제 2 중간 일함수 전극막(309)을 패터닝한 후에, 제 3 마스크 패턴(451)은 선택적으로 제거된다.
기판(100)의 제 1 내지 제 3 영역들(10, 20, 30) 상에 제 1 상부 일함수 전극막(401)이 형성된다. 상세하게, 기판(10)의 제 1 영역(10) 상에 형성된 제 1 상부 일함수 전극막(401)은 하부 일함수 전극 패턴(301a)의 내벽 및 스페이서들(201)의 측벽을 덮도록, 제 1 갭 영역(207a)의 내벽 및 하부 층간 절연막(205)의 상부면을 컨포말하게 덮을 수 있다. 기판(100)의 제 2 및 제 3 영역(20, 30) 상에 형성된 제 1 상부 일함수 전극막(401)은 제 2 중간 일함수 전극막(309)의 상부면을 컨포말하게 덮을 수 있다. 제 1 상부 일함수 전극막(401)은 제 2 중간 일함수 전극막(309)과 동일한 물질로 형성될 수 있다. 일 예로, 제 1 상부 일함수 전극막(309)은 탄탈륨(Ta), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo)과 같은 금속 성분, 금속 성분을 포함하는 질화막(nitride), 탄화막(carbide), 실리콘 질화막(Silicon-nitride) 및 실리사이드막(Silicide) 중 적어도 하나를 포함할 수 있다. 다른 예로, 제 1 상부 일함수 전극막(401)은 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 산화질화막(HfSiON), 하프늄 산화질화막(HfON), 하프늄 알류미늄 산화막(HfAlO), 하프늄 란타늄 산화막(HfLaO), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(TaO2), 지르코늄 실리콘 산화막(ZrSiO) 및 란타늄 산화막(La2O3) 중 적어도 하나를 포함할 수 있다.
이후에, 기판(100)의 제 1 영역(10) 및 제 3 영역(30) 상에 제 4 마스크 패턴(453)을 형성한다. 제 4 마스크 패턴(453)은 제 1 갭 영역(207a) 및 제 3 갭 영역(207c)을 채울 수 있다. 제 4 마스크 패턴(453)은 예를 들어, 스핀 온 하드 마스크(Spin On Hardmask; SOH)를 포함할 수 있다.
제 4 마스크 패턴(453)에 덮이지 않은 제 1 상부 일함수 전극막(401)을 패터닝한다. 상세하게, 기판(100)의 제 2 영역(20) 상에 형성된 제 1 상부 일함수 전극막(401)을 제거한다. 제 1 상부 일함수 전극막(401)의 일부가 제거될 때, 제 2 갭 영역(207b)에 형성된 제 2 중간 일함수 전극막(309) 및 제 1 중간 일함수 전극 패턴(303a)이 동시에 제거될 수 있다. 이에 따라, 제 2 갭 영역(207b)에 형성된 하부 일함수 전극 패턴(301a)의 표면과 스페이서들(201)의 일부분이 노출될 수 있다.
도 19a 및 도 19b를 참조하면, 제 1 상부 일함수 전극막(401)을 패터닝한 후에, 제 4 마스크 패턴(453)은 제거된다.
기판(100)의 제 1 내지 제 3 영역들(10, 20, 30) 상에 제 2 상부 일함수 전극막(403)이 형성된다. 상세하게, 기판(10)의 제 1 영역(10) 상에 형성된 제 2 상부 일함수 전극막(403)은 제 1 상부 일함수 전극막(401) 및 하부 층간 절연막(205)의 상부면을 컨포말하게 덮을 수 있다. 제 2 영역(20) 상에 형성된 제 2 상부 일함수 전극막(403)은 하부 일함수 전극 패턴(301a)의 내벽 및 스페이서(201)의 측벽을 덮도록, 제 2 갭 영역(207b)의 내벽 및 하부 층간 절연막(205)의 상부면을 컨포말하게 덮을 수 있다. 제 3 영역(30) 상에 형성된 제 2 상부 일함수 전극막(403)은 제 1 상부 일함수 전극막(401) 및 하부 층간 절연막(205)의 상부면을 컨포말하게 덮을 수 있다.
제 2 상부 일함수 전극막(403)은 제 1 상부 일함수 전극막(401)과 동일한 물질로 형성될 수 있다. 일 예로, 제 2 상부 일함수 전극막(401)은 탄탈륨(Ta), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo)과 같은 금속 성분, 금속 성분을 포함하는 질화막(nitride), 탄화막(carbide), 실리콘 질화막(Silicon-nitride) 및 실리사이드막(Silicide) 중 적어도 하나를 포함할 수 있다. 다른 예로, 제 2 상부 일함수 전극막(403)은 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 산화질화막(HfSiON), 하프늄 산화질화막(HfON), 하프늄 알류미늄 산화막(HfAlO), 하프늄 란타늄 산화막(HfLaO), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(TaO2), 지르코늄 실리콘 산화막(ZrSiO) 및 란타늄 산화막(La2O3) 중 적어도 하나를 포함할 수 있다.
이후에, 기판의 제 1 영역(10) 및 제 2 영역(20) 상에 제 5 마스크 패턴(455)을 형성한다. 제 5 마스크 패턴(455)은 제 1 갭 영역(207a) 및 제 2 갭 영역(207b)을 채울 수 있다. 제 5 마스크 패턴(455)은 예를 들어, 스핀 온 하드 마스크(Spin On Hardmask; SOH)를 포함할 수 있다.
제 5 마스크 패턴(455)에 덮이지 않은 제 2 상부 일함수 전극막(403)을 패터닝한다. 상세하게, 기판(100)의 제 3 영역(30) 상에 형성된 제 2 상부 일함수 전극막(403)을 제거한다. 제 2 상부 일함수 전극막(403)의 일부가 제거될 때, 제 3 갭 영역(207c)에 형성된 제 2 중간 일함수 전극막(309) 및 제 1 중간 일함수 전극 패턴(303a)이 동시에 제거될 수 있다. 이에 따라, 제 3 갭 영역(207c)에 형성된 하부 일함수 전극 패턴(301a)의 표면과 스페이서(201)의 일부분이 노출될 수 있다.
도 20a 및 도 20b를 참조하면, 제 2 상부 일함수 전극막(403)을 패터닝한 후에, 제 5 마스크 패턴(455)은 제거된다.
제 1 내지 제 3 갭 영역들(207a, 207b, 207c) 내에 제 2 하드 마스크 패턴들(407)을 형성한다. 상세하게, 제 2 하드 마스크 패턴들(407)은 제 1 내지 제 3 갭 영역들(207a, 207b, 207c)의 일부를 채우도록 형성될 수 있다. 제 2 하드 마스크 패턴들(407)의 상부면은 하부 층간 절연막(205a)의 상부면보다 낮은 레벨에 위치할 수 있다. 제 1 내지 제 3 갭 영역들(207a, 207b, 207c) 내에 형성된 제 2 하드 마스크 패턴들(407) 각각의 상부면들은 서로 다른 레벨에 위치할 수 있다. 일 예로, 제 1 갭 영역(207a)에 형성된 제 2 하드 마스크 패턴(407)의 상부면은 제 2 및 제 3 갭 영역들(207b, 207c)에 형성된 제 2 하드 마스크 패턴들(407)의 상부면보다 더 높을 수 있고, 제 2 갭 영역(207b)에 형성된 제 2 하드 마스크 패턴(407)의 상부면은 제 3 갭 영역(207c)에 형성된 제 2 하드 마스크 패턴(407)의 상부면보다 더 높을 수 있다. 왜냐하면, 제 1 갭 영역(207a)에 더 많은 일함수 전극막들이 증착되어 있어, 다른 제 2 및 제 3 갭 영역들(207b, 207c)보다 제 1 갭 영역(207a)에서 제 2 하드 마스크 패턴(407)이 증착될 수 있는 폭이 좁기 때문이다. 제 2 하드 마스크 패턴들(407)은 예를 들어, C-SOH(carbon based spin-on hardmask), S-SOH(silicon based spin-on hardmask) 또는 BARC(Bottom Anti Reflective Coating)로 형성될 수 있다.
도 21a 및 도 21b를 참조하면, 제 2 하드 마스크 패턴들(407)에 노출된 제 1 및 제 2 상부 일함수 전극막들(401, 403)을 제거하여 제 1 상부 일함수 전극 패턴(401a) 및 제 2 상부 일함수 전극 패턴(403a)을 형성한다. 상세하게, 제 1 갭 영역(207a) 내의 하부 일함수 전극 패턴(301a) 상에 제 1 및 제 2 상부 일함수 전극 패턴들(401a, 403a)이 차례로 형성될 수 있다. 제 2 갭 영역(207b) 내의 하부 일함수 전극 패턴(301a) 상에 제 2 상부 일함수 전극 패턴들(403a)이 형성될 수 있다. 설명의 간결화를 위하여, 제 1 갭 영역(207a)에 형성된 제 1 및 제 2 상부 일함수 전극 패턴들(401a, 403a) 및 제 2 갭 영역(207b)에 형성된 제 3 상부 일함수 전극 패턴(403a)은 상부 일함수 전극 패턴(400)으로 정의하여 설명하기로 한다.
제 1 및 제 2 갭 영역들(207a, 207b)에 증착된 제 2 하드 마스크 패턴들(407)의 상부면들의 높이가 달라, 상부 일함수 전극 패턴들(400)의 높이도 다르게 형성될 수 있다. 하부 일함수 전극 패턴(301a)보다 상부 일함수 전극 패턴(400)이 높거나 낮으므로 인하여, 게이트 전극들의 저항이 달라진다. 따라서, 제 2 하드 마스크 패턴들(407)의 증착양을 조절하여 상부 일함수 전극 패턴(400)의 높이를 조절할 수 있다.
트랜지스터의 채널영역에 문턱 전압을 조절하기 위하여 게이트 전극들은 소정의 일함수를 갖는 도전성 물질로 형성된다. 다른 특성들을 갖는 게이트 전극들을 형성하기 위해 게이트 전극들 각각에 일함수를 갖는 도전성 물질의 두께를 다르게 한다. 일함수를 갖는 도전성 물질의 증착 두께를 다르게 하기 위해 갭 영역들 내에 일함수 전극막들의 증착 및 패터닝 공정을 반복적으로 진행하게 된다. 이때, 일함수 전극막들의 증착 횟수에 따라 일함수 전극막들이 두꺼워져, 갭 영역들의 폭들이 좁아진다. 갭 영역들 내에 형성되는 하드 마스크 패턴은 하드 마스크 패턴에 노출된 갭 영역들의 측벽에 증착된 일함수 전극막들을 제거하기 위한 식각 마스크이다. 그러나 갭 영역들의 상부가 좁아져 갭 영역들 내에 하드 마스크 패턴이 제대로 형성되지 않는다. 이에 따라, 하드 마스크 패턴에 노출되지 않은 일함수 전극막들이 같이 식각되어 하드 마스크 패턴 아래로 리세스된다.
본 발명의 실시예에 따르면, 제 1 내지 제 3 갭 영역들(207a, 207b, 207c)에 일함수 전극막들을 증착하고, 제 1 하드 마스크 패턴(307)에 노출된 제 1 내지 제 3 갭 영역들(207a 207b, 207c)의 측벽 상에 형성된 일함수 전극막들을 제거하는 1차 식각 공정을 진행한다. 1차 식각 공정 후에 제 1 내지 제 3 갭 영역들(207a, 207b, 207c)의 상부는 일함수 전극막들이 증착되기 전의 폭을 가질 수 있다. 그리고, 일함수 전극막들의 증착 및 패터닝 공정을 반복적으로 진행하여 제 1 내지 제 3 갭 영역들(207a, 207b, 307c) 각각에 서로 다른 두께의 일함수 전극막들을 형성한다. 그리고 제 2 하드 마스크 패턴(407)에 노출된 제 1 내지 제 3 갭 영역들(207a 207b, 207c)의 측벽 상에 형성된 일함수 전극막들을 제거하는 2차 식각 공정을 진행한다. 즉, 갭 영역들의 측벽에 증착된 일함수 전극막들을 제거하는 식각 공정을 두번에 걸쳐서 진행한다. 갭 영역들의 상부 폭이 확보된 상태에서 갭 영역들 내에 제 2 하드 마스크 패턴(407)이 형성될 수 있다. 이로써 일함수 전극막들이 제 2 하드 마스크 패턴(407) 아래로 리세스되지 않고, 제 2 하드 마스크 패턴(407)에 노출된 부분만 식각되어 원하는 레벨과 두께를 갖는 일함수 전극 패턴을 형성할 수 있다.
도 22a 및 도 22b를 를 참조하면, 제 2 하드 마스크 패턴들(407) 및 제 2 마스크 패턴(305)은 제거될 수 있다.
제 1 내지 제 4 갭 영역들(207a, 207b, 207c, 207d) 내에 금속 전극 패턴 (310)을 형성한다. 상세하게, 제 1 내지 제 4 갭 영역들(207a, 207b, 207c, 207d)에 금속 전극막(미도시)을 형성하고, 하부 층간 절연막(205) 상부면이 노출되게 연마 공정을 진행하여 금속 전극 패턴(310)을 형성할 수 있다. 연마 공정 때, 제 4 영역(40)의 하부 층간 절연막(205)의 상부면 상에 적층된 하부 일함수 전극막(301) 및 제 1 중간 일함수 전극막(303)이 제거될 수 있다. 이에 따라, 제 4 갭 영역(207d)이 제 1 일함수 전극 패턴(301b) 및 제 2 일함수 전극 패턴(303b)이 포함된 금속 전극 패턴(310)이 형성될 수 있다. 금속 전극 패턴(310)은 금속 물질로 형성될 수 있으며, 예를 들어, 텅스텐(W)일 수 있다.
다시 도 2a 및 도 2b를 참조하면, 금속 전극 패턴(310)의 상부 일부분을 식각하여 금속 전극 패턴(310)의 상부면을 리세스한다. 따라서, 제 1 내지 제 4 갭 영역들(207a, 207b, 207c, 207d)의 상부가 노출될 수 있다. 노출된 제 1 내지 제 4 갭 영역들(207a, 207b, 207c, 207d)의 상부를 절연 패턴들(321)로 채울 수 있다. 하부 층간 절연막(205) 상에 제 1 내지 제 4 게이트 전극들(501, 502, 503, 504)을 덮는 상부 층간 절연막(325)을 형성한다.
제 2 내지 제 5 실시예들은 전술한 제 1 실시예의 형성 방벙과 유사한 방법으로 형성될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다.
도 8을 참조하면, 시모스 에스램 셀은 한 쌍의 구동 트랜지스터들(driver transistors: TD1, TD2), 한 쌍의 전송 트랜지스터들(transfer transistors: TT1, TT2), 및 한 쌍의 부하 트랜지스터들(load transistors: TL1, TL2)을 포함할 수 있다. 구동 트랜지스터들(TD1, TD2)은 풀다운 트랜지스터(pull-down transistor)일 수 있고, 전송 트랜지스터들(TT1, TT2)은 패스 트랜지스터(pass transistor)일 수 있고, 부하 트랜지스터들(TL1, TL2)은 풀업 트랜지스터(pull-up transistor)일 수 있다. 구동 트랜지스터들(TD1, TD2) 및 전송 트랜지스터들(TT1, TT2)은 NMOS 트랜지스터들일 수 있고, 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들일 수 있다. 본 발명의 실시예에 따른 전계 효과 트랜지스터는 구동 트랜지스터들(TD1, TD2), 및 부하 트랜지스터들(TL1, TL2) 중 하나일 수 있다.
제 1 구동 트랜지스터(TD1)와 제 1 전송 트랜지스터(TT1)는 서로 직렬로 연결될 수 있다. 제 1 구동 트랜지스터(TD1)의 소스 영역은 접지선(Vss)에 전기적으로 연결되고, 제 1 전송 트랜지스터(TT1)의 드레인 영역은 제 1 비트 라인(BL1)에 전기적으로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)와 제 2 전송 트랜지스터(TT2)는 직렬로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)의 소스 영역은 접지선(Vss)에 전기적으로 연결되고, 제 2 전송 트랜지스터(TT2)의 드레인 영역은 제 2 비트 라인(BL2)에 전기적으로 연결될 수 있다.
제 1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원선(Vcc) 및 제 1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결될 수 있다. 제 2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 전원선(Vcc) 및 제 2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결될 수 있다. 제 1 부하 트랜지스터(TL1)의 드레인 영역, 제 1 구동 트랜지스터(TD1)의 드레인 영역 및 제 1 전송 트랜지스터(TT1)의 소스 영역은 제 1 노드(N1)에 해당한다. 제 2 부하 트랜지스터(TL2)의 드레인 영역, 제 2 구동 트랜지스터(TD2)의 드레인 영역 및 제 2 전송 트랜지스터(TT2)의 소스 영역은 제 2 노드(N2)에 해당한다. 제 1 구동 트랜지스터(TD1)의 게이트 전극(140) 및 제 1 부하 트랜지스터(TL1)의 게이트 전극(140)은 제 2 노드(N2)에 전기적으로 연결되고, 제 2 구동 트랜지스터(TD2)의 게이트 전극(140) 및 제 2 부하 트랜지스터(TL2)의 게이트 전극(140)은 제 1 노드(N1)에 전기적으로 연결될 수 있다. 제 1 및 제 2 전송 트랜지스터들(TT1, TT2)의 게이트 전극(140)들은 워드라인(WL)에 전기적으로 연결될 수 있다. 제 1 구동 트랜지스터(TD1), 제 1 전송 트랜지스터(TT1), 및 제 1 부하 트랜지스터(TL1)는 제 1 하프 셀(H1)을 구성하고, 제 2 구동 트랜지스터(TD2), 제 2 전송 트랜지스터(TT2), 및 제 2 부하 트랜지스터(TL2)는 제 2 하프 셀(H2)을 구성할 수 있다.
본 발명은 에스램에 한정되지 않으며 디램(DRAM), 엠램(MRAM) 또는 다른 반도체 장치 및 그 제조 방법에 적용될 수 있다.
도 23은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다.
도 23을 참조하면, 시모스 에스램 셀은 한 쌍의 구동 트랜지스터들(driver transistors: TD1, TD2), 한 쌍의 전송 트랜지스터들(transfer transistors: TT1, TT2), 및 한 쌍의 부하 트랜지스터들(load transistors: TL1, TL2)을 포함할 수 있다. 구동 트랜지스터들(TD1, TD2)은 풀다운 트랜지스터(pull-down transistor)일 수 있고, 전송 트랜지스터들(TT1, TT2)은 패스 트랜지스터(pass transistor)일 수 있고, 부하 트랜지스터들(TL1, TL2)은 풀업 트랜지스터(pull-up transistor)일 수 있다. 구동 트랜지스터들(TD1, TD2) 및 전송 트랜지스터들(TT1, TT2)은 NMOS 트랜지스터들일 수 있고, 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들일 수 있다. 본 발명의 실시예에 따른 전계 효과 트랜지스터는 구동 트랜지스터들(TD1, TD2), 및 부하 트랜지스터들(TL1, TL2) 중 하나일 수 있다.
제 1 구동 트랜지스터(TD1)와 제 1 전송 트랜지스터(TT1)는 서로 직렬로 연결될 수 있다. 제 1 구동 트랜지스터(TD1)의 소스 영역은 접지선(Vss)에 전기적으로 연결되고, 제 1 전송 트랜지스터(TT1)의 드레인 영역은 제 1 비트 라인(BL1)에 전기적으로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)와 제 2 전송 트랜지스터(TT2)는 직렬로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)의 소스 영역은 접지선(Vss)에 전기적으로 연결되고, 제 2 전송 트랜지스터(TT2)의 드레인 영역은 제 2 비트 라인(BL2)에 전기적으로 연결될 수 있다.
제 1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원선(Vcc) 및 제 1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결될 수 있다. 제 2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 전원선(Vcc) 및 제 2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결될 수 있다. 제 1 부하 트랜지스터(TL1)의 드레인 영역, 제 1 구동 트랜지스터(TD1)의 드레인 영역 및 제 1 전송 트랜지스터(TT1)의 소스 영역은 제 1 노드(N1)에 해당한다. 제 2 부하 트랜지스터(TL2)의 드레인 영역, 제 2 구동 트랜지스터(TD2)의 드레인 영역 및 제 2 전송 트랜지스터(TT2)의 소스 영역은 제 2 노드(N2)에 해당한다. 제 1 구동 트랜지스터(TD1)의 게이트 전극(140) 및 제 1 부하 트랜지스터(TL1)의 게이트 전극(140)은 제 2 노드(N2)에 전기적으로 연결되고, 제 2 구동 트랜지스터(TD2)의 게이트 전극(140) 및 제 2 부하 트랜지스터(TL2)의 게이트 전극(140)은 제 1 노드(N1)에 전기적으로 연결될 수 있다. 제 1 및 제 2 전송 트랜지스터들(TT1, TT2)의 게이트 전극(140)들은 워드라인(WL)에 전기적으로 연결될 수 있다. 제 1 구동 트랜지스터(TD1), 제 1 전송 트랜지스터(TT1), 및 제 1 부하 트랜지스터(TL1)는 제 1 하프 셀(H1)을 구성하고, 제 2 구동 트랜지스터(TD2), 제 2 전송 트랜지스터(TT2), 및 제 2 부하 트랜지스터(TL2)는 제 2 하프 셀(H2)을 구성할 수 있다.
본 발명은 에스램에 한정되지 않으며 디램(DRAM), 엠램(MRAM) 또는 다른 반도체 장치 및 그 제조 방법에 적용될 수 있다.
도 24는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 24를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110, controller), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
전자 시스템(도 24의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다.
도 25는 전자 시스템(도 24의 1100)이 모바일 폰(1200)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 24의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 제 1 영역 20:제 2 영역
30: 제 3 영역 40: 제 4 영역
100: 기판 101: 활성 영역
203: 소오스/드레인 영역들 108a: 게이트 절연 패턴
201: 스페이서들 205: 하부 층간 절연막
301a: 하부 일함수 전극 패턴 301b: 제 1 일함수 전극 패턴
303b: 제 2 일함수 전극 패턴 310: 금속 전극 패턴
321: 절연 패턴 400: 상부 일함수 전극 패턴
401a: 제 1 상부 일함수 전극 패턴 403a: 제 2 상부 일함수 전극 패턴
501: 제 1 게이트 전극 502: 제 2 게이트 전극
503: 제 3 게이트 전극 504: 제 4 게이트 전극

Claims (20)

  1. 기판;
    상기 기판 상에 복수 개로 배치된 게이트 전극들; 및
    상기 게이트 전극들의 양 옆에 배치된 소오스/드레인 영역들을 포함하되,
    상기 게이트 전극들 각각은 상기 기판 상에 차례로 적층된 게이트 절연 패턴, 리세스된 상부면을 갖는 하부 일함수 전극 패턴 및 상기 하부 일함수 전극 패턴의 상기 리세스된 상부면 상에 컨포말하게 형성된 상부 일함수 전극 패턴을 포함하되,
    상기 하부 일함수 전극 패턴들의 상부면은 동일한 높이를 가지며, 상기 상부 일함수 전극 패턴들은 서로 다른 두께를 갖는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 기판은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함하고, 상기 게이트 전극들은 상기 제 1 영역, 상기 제 2 영역 및 상기 제 3 영역에 각각 배치된 제 1 게이트 전극 및 제 2 게이트 전극을 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 게이트 전극의 상기 상부 일함수 전극 패턴의 상부면 및 상기 제 2 게이트 전극의 상기 상부 일함수 전극 패턴의 상부면은 서로 다른 레벨에 위치하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 게이트 전극의 상기 상부 일함수 전극 패턴의 상부면은 상기 하부 일함수 전극 패턴의 상부면과 동일한 레벨에 위치하고, 상기 제 2 게이트 전극의 상기 상부 일함수 전극 패턴의 상부면은 상기 하부 일함수 전극 패턴의 상부면보다 낮은 레벨에 위치하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 1 게이트 전극의 상기 상부 일함수 전극 패턴은 상기 제 1 게이트 전극의 상기 하부 일함수 전극 패턴의 상부면 상으로 연장되는 반도체 장치.
  6. 제 2 항에 있어서,
    상기 제 1 게이트 전극의 상기 상부 일함수 전극 패턴의 상부면 및 상기 제 2 게이트 전극의 상기 상부 일함수 전극 패턴의 상부면은 동일한 레벨에 위치하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 게이트 전극들 각각의 상기 상부 일함수 전극 패턴의 상부면은 상기 제 1 및 제 2 게이트 전극들 각각의 상기 하부 일함수 전극 패턴의 상부면과 동일한 레벨에 위치하는 반도체 장치.
  8. 제 6 항에 있어서
    상기 제 1 및 제 2 게이트 전극들 각각의 상기 상부 일함수 전극 패턴의 상부면은 상기 제 1 및 제 2 게이트 전극들 각각의 상기 하부 일함수 전극 패턴의 상부면보다 낮은 레벨에 위치하는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 제 1 및 제 2 게이트 전극들 각각의 상기 상부 일함수 전극 패턴은 상기 제 1 및 제 2 게이트 전극들 각각의 상기 하부 일함수 전극 패턴의 상부면을 덮는 반도체 장치.
  10. 제 2 항에 있어서,
    상기 제 1 게이트 전극의 상기 상부 일함수 전극 패턴은 상기 제 2 게이트 전극의 상기 상부 일함수 전극 패턴보다 두꺼운 반도체 장치.
  11. 제 2 항에 있어서,
    상기 게이트 전극들은 상기 기판의 상기 제 3 영역 상에 배치되는 제 3 게이트 전극을 더 포함하되,
    상기 제 3 게이트 전극의 상기 하부 일함수 전극 패턴의 상부면은 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 상기 하부 일함수 전극 패턴들의 상부면보다 높은 레벨에 위치하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 게이트 전극들 각각은 금속 전극 패턴을 더 포함하되,
    상기 금속 전극 패턴은 상기 상부 일함수 전극 패턴 상에 배치되어 상기 상부 일함수 전극 패턴과 접촉하는 반도체 장치.
  13. 제 1 영역과 제 2 영역을 포함하는 기판;
    상기 기판 내에 배치되어 활성영역을 정의하는 소자 분리막;
    상기 활성영역에 상기 기판으로부터 수직으로 돌출되고, 상기 기판의 제 1 방향으로 연장된 핀;
    상기 핀을 가로지르는 복수 개의 게이트 전극들; 및
    상기 게이트 전극들의 양 옆에 인접하는 상기 활성영역 내에 배치된 소오스/드레인 영역들을 포함하되,
    상기 게이트 전극들 각각은 상기 기판 상에 차례로 적층된 게이트 절연 패턴, 리세스된 상부면을 갖는 하부 일함수 전극 패턴 및 상기 하부 일함수 전극 패턴들의 상기 리세스된 상부면 상에 컨포말하게 형성된 상부 일함수 전극 패턴을 포함하되,
    상기 하부 일함수 전극 패턴들의 상부면은 동일한 높이를 가지며, 상기 상부 일함수 전극 패턴은 서로 다른 두께를 갖는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 게이트 전극들은 기판의 상기 제 1 영역 상에 형성된 제 1 게이트 전극 및 상기 제 2 영역 상에 형성된 제 2 게이트 전극을 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 기판은 상기 제 3 영역을 더 포함하고, 상기 게이트 전극들은 상기 제 3 영역 상에 형성된 제 3 게이트 전극을 더 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 1 내지 제 3 게이트 전극들 상에 배치되는 금속 전극 패턴을 더 포함하되,
    상기 금속 전극 패턴은 상기 제 3 게이트 전극의 상기 하부 일함수 전극 패턴과 직접적으로 접촉하는 반도체 장치.
  17. 제 14 항에 있어서,
    상기 제 1 게이트 전극의 상기 상부 일함수 전극 패턴의 상부면 및 상기 제 2 게이트 전극의 상기 상부 일함수 전극 패턴의 상부면은 서로 다른 레벨에 위치하는 반도체 장치.
  18. 제 14 항에 있어서,
    상기 제 1 게이트 전극의 상기 상부 일함수 전극 패턴 상부면은 상기 하부 일함수 전극 패턴의 상부면과 동일한 레벨에 위치하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 제 1 게이트 전극의 상기 상부 일함수 전극 패턴은 상기 하부 일함수 전극 패턴의 상부면 상으로 연장되어, 상기 하부 일함수 전극 패턴의 상부면보다 위에 위치하는 상부면을 갖는 반도체 장치.
  20. 제 1 영역과 제 2 영역을 포함하는 기판;
    상기 기판 상에 차례로 적층된 게이트 절연 패턴, 리세스된 상부면을 갖는 하부 일함수 전극 패턴 및 상기 하부 일함수 전극 패턴의 상기 리세스된 상부면 상에 컨포말하게 형성된 상부 일함수 전극 패턴을 포함하는 복수 개의 게이트 전극들; 및
    상기 게이트 전극들의 양 옆에 배치된 소오스/드레인 영역들을 포함하되,
    상기 게이트 전극들은 상기 기판의 상기 제 1 영역 상에 배치된 제 1 게이트 전극 및 상기 제 2 영역 상에 배치된 제 2 게이트 전극을 포함하고,
    상기 제 1 게이트 전극의 상기 상부 일함수 전극 패턴의 서로 마주보는 내측벽들 간의 제 1 폭은 상기 제 2 게이트 전극의 상기 상부 일함수 전극 패턴의 서로 마주보는 내측벽들 간의 제 2 폭보다 짧고, 상기 제 1 게이트 전극의 상기 상부 일함수 전극 패턴의 상부면과 상기 상부 일함수 전극 패턴의 하부면 사이의 제 1 높이는 상기 제 2 게이트 전극의 상기 상부 일함수 전극 패턴의 상부면과 상기 상부 일함수 전극 패턴의 하부면 사이의 제 2 높이보다 큰 반도체 장치.


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