KR20160027907A - Thin Film Transistor Substrate And Display Using The Same - Google Patents
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Abstract
Description
본 발명은 서로 다른 유형의 박막 트랜지스터들이 동일 기판 위에 배치된 박막 트랜지스터 기판 및 이를 이용한 표시장치에 관한 것이다.The present invention relates to a thin film transistor substrate in which different types of thin film transistors are disposed on the same substrate, and a display device using the thin film transistor substrate.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED Display), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.As the information society develops, the demand for display devices for displaying images is increasing in various forms. The display field has rapidly changed to a thin, light, and large-area flat panel display device (FPD) that replaces bulky cathode ray tubes (CRTs). The flat panel display includes a liquid crystal display (LCD), a plasma display panel (PDP), an organic light emitting display (OLED), and an electrophoretic display Device: ED).
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정 표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 유기발광 표시장치는 매트릭스 방식으로 배열된 화소 자체에 유기발광 소자를 형성함으로써, 화상을 표시한다.In the case of a liquid crystal display device, an organic light emitting display device, and an electrophoretic display device which are actively driven, the thin film transistor substrate includes thin film transistors arranged in pixel regions arranged in a matrix manner. BACKGROUND ART Liquid crystal display devices (LCDs) display images by adjusting the light transmittance of a liquid crystal using an electric field. The organic light emitting display device displays an image by forming an organic light emitting element in a pixel itself arranged in a matrix manner.
유기발광 다이오드 표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 에너지 효율이 우수한 유기발광 다이오드의 특징을 이용한 유기발광 다이오드 표시장치(Organic Light Emitting Diode display: OLEDD)에는 패시브 매트릭스 타입의 유기발광 다이오드 표시장치(Passive Matrix type Organic Light Emitting Diode display, PMOLED)와 액티브 매트릭스 타입의 유기발광 다이오드 표시장치(Active Matrix type Organic Light Emitting Diode display, AMOLED)로 대별된다.The organic light emitting diode display device is a self-luminous element that emits light by itself, has a high response speed, and is advantageous in luminous efficiency, luminance, and viewing angle. In particular, a passive matrix type organic light emitting diode (OLED) display device (Passive Matrix Type Organic Light Emitting Diode Display) (PMOLED) is used for an organic light emitting diode display (OLEDD) And an active matrix type organic light emitting diode display device (Active Matrix type Organic Light Emitting Diode Display (AMOLED)).
개인용 전자기기의 개발이 활발해짐에 따라, 표시장치도 휴대성 및/또는 착용성이 우수한 제품으로 개발되고 있다. 이와 같이, 휴대용 혹은 웨어러블 장치에 적용하기 위해서는 저 소비 전력을 구현한 표시장치가 필요하다. 현재까지 개발된 표시장치에 관련된 기술로는 저 소비 전력을 구현하는 데 한계가 있다.As the development of personal electronic devices becomes more active, display devices are being developed as products that are superior in portability and / or wearability. As described above, in order to be applied to a portable or wearable device, a display device implementing low power consumption is required. Techniques related to display devices developed so far have limitations in realizing low power consumption.
본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로써, 화소의 개구율 증가를 최소화하여 동일한 기판 위에 두 종류 이상의 박막 트랜지스터들을 구비한 박막 트랜지스터 기판 및 이를 이용한 표시장치를 제공하는 데 있다. 본 발명의 다른 목적은, 두 종류 이상의 박막 트랜지스터들을 최적화된 제조 공정 및 최소화된 마스크 공정을 통해 형성한 박막 트랜지스터 기판 및 이를 이용한 표시장치를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a thin film transistor substrate having two or more types of thin film transistors on the same substrate with minimized increase in aperture ratio of pixels and a display using the thin film transistor substrate. It is another object of the present invention to provide a thin film transistor substrate in which two or more types of thin film transistors are formed through an optimized manufacturing process and a minimized mask process, and a display device using the same.
상기 목적을 달성하기 위하여, 본 발명의 박막 트랜지스터 기판은 다결정 반도체를 가지며 기판 위에 배치된 제1 박막 트랜지스터와, 산화물 반도체를 가지며 상기 제1 박막 트랜지스터 위에 배치된 제2 박막 트랜지스터를 포함한다. In order to achieve the above object, a thin film transistor substrate of the present invention includes a first thin film transistor having a polycrystalline semiconductor and disposed on a substrate, and a second thin film transistor having an oxide semiconductor and disposed on the first thin film transistor.
상기 제2 박막 트랜지스터가 상기 제1 박막 트랜지스터의 적어도 일부와 중첩된다. And the second thin film transistor overlaps with at least a part of the first thin film transistor.
본 발명의 표시장치는 입력 영상을 표시하는 표시패널과, 상기 표시패널에 데이터를 기입하는 표시패널 구동 회로를 포함한다. A display device of the present invention includes a display panel for displaying an input image and a display panel drive circuit for writing data into the display panel.
상기 표시패널은 상기 제1 및 제2 박막 트랜지스터들을 포함한다. The display panel includes the first and second thin film transistors.
본 발명에서, 서로 다른 두 종류의 박막 트랜지스터를 동일 기판 위에 형성하여, 어느 한 박막 트랜지스터의 단점을 다른 박막 트랜지스터가 보완할 수 있다. 특히, 본 발명은 오프 상태에서 낮은 누설 전류 특성을 갖는 박막 트랜지스터를 구비함으로써, 소비 전력을 저감하고, 휴대용 및/또는 웨어러블 기기에 적합한 표시장치를 구현할 수 있다. 본 발명은 제1 및 제2 박막 트랜지스터를 중첩시킴으로써 화소의 개구율 저하를 방지할 수 있다. In the present invention, two different kinds of thin film transistors are formed on the same substrate so that the disadvantage of any one of the thin film transistors can be complemented by other thin film transistors. Particularly, the present invention includes a thin film transistor having a low leakage current characteristic in an off state, thereby reducing power consumption and realizing a display device suitable for portable and / or wearable appliances. The present invention can prevent the aperture ratio of the pixel from lowering by overlapping the first and second thin film transistors.
나아가, 본 발명은 제조 공정에서 별도의 차광층을 패터닝하기 위한 포토 마스크 공정을 추가할 필요 없이 2 중 차광층을 구현하여 산화물 박막 트랜지스터의 광 신뢰성을 개선 할 수 있고, DIBL(Drain-Induced Barrier Lowering)을 방지할 수 있다. 또한, 본 발명은 제조 공정에서 별도의 차광층을 패터닝하기 위한 포토 마스크 공정을 추가할 필요가 없다.Further, the present invention can improve the optical reliability of the oxide thin film transistor by implementing a double-layered light-shielding layer without adding a photomask process for patterning a separate light-shielding layer in the manufacturing process, and it is possible to realize a Drain-Induced Barrier Lowering Can be prevented. Further, the present invention does not need to add a photomask process for patterning a separate light-shielding layer in the manufacturing process.
도 1은 본 발명의 제1 실시 예에 따른 평판 표시장치용 박막 트랜지스터 기판을 나타내는 단면도.
도 2는 본 발명의 제1 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판을 제조하는 과정을 나타내는 순서도.
도 3은 본 발명의 제2 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판을 나타내는 단면도.
도 4는 본 발명의 제3 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판을 나타내는 단면도.
도 5는 제1 및 제2 박막 트랜지스터들의 조합으로 화소의 스위치 소자를 구현한 예를 보여 주는 회로도.
도 6은 본 발명의 제1 응용 예에 따른 표시장치의 구성을 개략적으로 보여 주는 블록도.
도 7은 본 발명의 제2 응용 예에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 8은 도 7에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도.
도 9는 본 발명의 제3 응용 예에 의한 액티브 매트릭스 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도.
도 10은 도 9에서 절취선 II-II'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 11은 본 발명의 제4 응용 예에 의한 유기발광 다이오드 표시장치의 개략적인 구조를 나타내는 평면 확대도.
도 12는 도 11에서 절취선 III-III'으로 자른 도면으로 본 발명의 제4 응용 예에 의한 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.1 is a cross-sectional view showing a thin film transistor substrate for a flat panel display according to a first embodiment of the present invention.
FIG. 2 is a flow chart showing a process of manufacturing a thin film transistor substrate for a flat panel display according to a first embodiment of the present invention. FIG.
3 is a sectional view showing a thin film transistor substrate for a flat panel display according to a second embodiment of the present invention.
4 is a sectional view showing a thin film transistor substrate for a flat panel display according to a third embodiment of the present invention.
5 is a circuit diagram showing an example of implementing a switching element of a pixel in combination with the first and second thin film transistors.
6 is a block diagram schematically showing a configuration of a display device according to a first application example of the present invention.
7 is a plan view showing a thin film transistor substrate having an oxide semiconductor layer included in a fringe field type liquid crystal display device, which is a kind of a horizontal electric field type according to a second application example of the present invention.
FIG. 8 is a cross-sectional view of the thin film transistor substrate shown in FIG. 7 taken along a perforated line II '; FIG.
9 is a plan view showing the structure of one pixel in an active matrix organic light emitting diode display device according to a third application example of the present invention.
10 is a cross-sectional view showing the structure of an active matrix organic light emitting diode display device cut into a perforated line II-II 'in FIG.
11 is a plan enlarged view showing a schematic structure of an organic light emitting diode display device according to a fourth application example of the present invention.
FIG. 12 is a cross-sectional view taken along the cutting line III-III 'in FIG. 11, and is a sectional view showing a structure of an organic light emitting diode display device according to a fourth application example of the present invention.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following description, a detailed description of known technologies or configurations related to the present invention will be omitted when it is determined that the gist of the present invention may be unnecessarily obscured. In addition, the component names used in the following description may be selected in consideration of easiness of specification, and may be different from the parts names of actual products.
본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 유리 기판 위에서 제1 영역에 배치된 제1 박막 트랜지스터와 제2 영역에 배치된 제2 박막 트랜지스터를 포함한다. 기판은 표시 영역과 비 표시 영역을 포함할 수 있다. 표시 영역에는 다수 개의 화소 영역들이 매트릭스 방식으로 배열된다. 화소 영역에는 표시 기능을 위한 표시 소자들이 배치된다. 비 표시 영역은 표시 영역의 주변에 배치되며, 화소 영역에 형성된 표시 소자들을 구동하기 위한 구동 소자들이 배치될 수 있다.A thin film transistor substrate for a flat panel display according to the present invention includes a first thin film transistor arranged in a first region on a glass substrate and a second thin film transistor arranged in a second region. The substrate may include a display area and a non-display area. In the display area, a plurality of pixel regions are arranged in a matrix manner. Display elements for display function are arranged in the pixel region. The non-display region is disposed in the periphery of the display region, and driving elements for driving the display elements formed in the pixel region may be disposed.
여기서, 제1 영역은 비 표시 영역의 일 부분일 수 있고, 제2 영역은 표시 영역의 일 부분일 수 있다. 이 경우, 제1 박막 트랜지스터와 제2 박막 트랜지스터는 멀리 떨어져 배치될 수 있다. 또는, 제1 영역과 제2 영역 모두가 표시 영역에 포함될 수 있다. 특히, 단일 화소 영역 내에 다수 개의 박막 트랜지스터를 포함하는 경우, 제1 박막 트랜지스터와 제2 박막 트랜지스터는 서로 인접하여 배치될 수 있다.Here, the first area may be a part of the non-display area, and the second area may be a part of the display area. In this case, the first thin film transistor and the second thin film transistor may be arranged far away. Alternatively, both the first area and the second area may be included in the display area. In particular, when a plurality of thin film transistors are included in a single pixel region, the first thin film transistor and the second thin film transistor may be disposed adjacent to each other.
다결정 반도체 물질은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용할 수 있다. 또는 유기발광 다이오드 표시장치에서 화소 내 구동 박막 트랜지스터로 적용하는 것이 좋다. Since the polycrystalline semiconductor material has high mobility (100
산화물 반도체 물질은 오프-전류(Off current)가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터(또는 스위치 소자)에 적합하다. 오프 전류는 트랜지스터가 오프 상태일 때 트랜지스터에서 흐르는 누설 전류이다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시 장치에 적합하다. 이와 같이, 서로 다른 두 종류의 박막 트랜지스터를 동일 기판 위에 동시에 배치함으로써, 최적의 효과를 나타내는 박막 트랜지스터 기판을 얻을 수 있다. 산화물 반도체 층을 갖는 박막 트랜지스터는 오프 전류가 낮기 때문에 대기 소모 전력을 현저히 감소시킬 수 있고 저속 구동 혹은 LRR(Low Refresh rate) 구동시에 소비 전력을 최소화할 수 있다. Since the oxide semiconductor material has a low off current, it is suitable for a switching thin film transistor (or switch element) which has a short ON time and a long OFF time. The off current is the leakage current flowing in the transistor when the transistor is off. Further, since the off current is small, the voltage holding period of the pixel is long, which is suitable for a display device requiring low speed driving and / or low power consumption. Thus, by arranging two different kinds of thin film transistors simultaneously on the same substrate, a thin film transistor substrate exhibiting an optimum effect can be obtained. Since the thin film transistor having the oxide semiconductor layer has a low off current, the standby power consumption can be remarkably reduced and the power consumption can be minimized at the time of low driving or LRR (Low Refresh rate) driving.
다결정 반도체 물질로 반도체 층을 형성하는 경우, 불순물 주입공정 및 고온 열처리 공정을 필요로 한다. 반면에, 산화물 반도체 물질로 반도체 층을 형성하는 경우에는 상대적으로 낮은 온도에서 공정을 수행한다. 따라서, 가혹한 조건에서 공정을 수행하는 다결정 반도체 층을 먼저 형성한 후, 산화물 반도체 층을 나중에 형성하는 것이 바람직하다. When a semiconductor layer is formed of a polycrystalline semiconductor material, an impurity implantation process and a high-temperature heat treatment process are required. On the other hand, when the semiconductor layer is formed of an oxide semiconductor material, the process is performed at a relatively low temperature. Therefore, it is preferable to form the polycrystalline semiconductor layer for performing the process under harsh conditions first, and then form the oxide semiconductor layer later.
비 표시 영역에 게이트 구동 소자를 형성하는 경우, 제1 및 제2 박막 트랜지스터는 C-MOS 형 박막 트랜지스터로 구현될 수 있다. 즉, 다결정 반도체 층을 포함하는 P-MOS 형 및 N-MOS 형 박막 트랜지스터를 모두 비 표시 영역 내의 게이트 구동부에 형성한다. 이 경우, N-MOS 형에는 저 밀도 도핑 영역을 형성하기 위해 포토 마스크 공정이 다수 필요하다. 여기서, 다결정 반도체 층을 포함하는 N-MOS 형 박막 트랜지스터를 산화물 반도체 층을 포함하는 박막 트랜지스터로 대체한 이종 박막 트랜지스터로 구성할 수 있다. 그러면, 저 밀도 도핑 영역을 배제할 수도 있으므로, 포토 마스크 공정 수를 줄일 수 있다는 장점이 있다.When the gate driving device is formed in the non-display area, the first and second thin film transistors may be implemented as C-MOS type thin film transistors. That is, the P-MOS type and N-MOS type thin film transistors including the polycrystalline semiconductor layer are all formed in the gate driver in the non-display region. In this case, a number of photomask processes are required to form a low-density doped region in the N-MOS type. Here, the N-MOS type thin film transistor including the polycrystalline semiconductor layer may be replaced with a thin film transistor including an oxide semiconductor layer. Then, since the low-density doped region can be excluded, there is an advantage that the number of photomask processes can be reduced.
도 1을 참조하여 본 발명의 제1 실시 예에 대하여 설명한다. 도 1은 본 발명의 제1 실시 예에 따른 평판 표시장치용 박막 트랜지스터 기판을 나타내는 단면도이다. 여기서, 발명의 특징을 확실하게 나타낼 수 있는 단면도를 중심으로 설명하며, 편의상 평면도 구조에 대해서는 도면으로 나타내지 않았다.A first embodiment of the present invention will be described with reference to Fig. 1 is a cross-sectional view illustrating a TFT substrate for a flat panel display according to a first embodiment of the present invention. Here, the cross-sectional views capable of reliably showing the features of the present invention will be mainly described, and the planar structure is not shown for the sake of convenience.
도 1을 참조하면, 본 발명의 제1 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판(SUBS) 위에 배치된 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)를 포함한다. Referring to FIG. 1, a thin film transistor substrate for a flat panel display according to a first embodiment of the present invention includes a first thin film transistor T1 and a second thin film transistor T2 disposed on a substrate SUBS.
제1 및 제2 박막 트랜지스터(T1, T2)는 도 1과 같이 코플레너(coplanar) 구조일 수 있으나 이에 한정되지 않는다. 예컨대, 제1 및 제2 박막 트랜지스터(T1, T2)는 도 3 및 도 4와 같이 보텀 게이트(bottom-gate)와 탑 게이트(top-gate) 구조가 수직으로 조합된 구조로 제작될 수 있다. The first and second thin film transistors T1 and T2 may have a coplanar structure as shown in FIG. 1, but are not limited thereto. For example, the first and second thin film transistors T1 and T2 may be formed in a structure in which bottom-gate and top-gate structures are vertically combined as shown in FIG. 3 and FIG.
제1 박막 트랜지스터(T1)의 제1 반도체 패턴(ACT1)은 LTPS (Low Temperature Poly-silicon)와 같은 다결정 반도체 물질을 포함한다. 제2 박막 트랜지스터(T2)의 제2 반도체 패턴(ACT2)은 산화물 반도체를 포함한다. 산화물 반도체는 InGaZnO 계열의 물질이 포함되나 이에 한정되지 않고, In, Ga, Zn, Al, Sn, Zr, Hf, Cd, Ni, Cu 중 적어도 하나 이상의 금속을 포함하는 산화물 반도체일 수 있다. The first semiconductor pattern ACT1 of the first thin film transistor T1 includes a polycrystalline semiconductor material such as LTPS (Low Temperature Poly-silicon). The second semiconductor pattern ACT2 of the second thin film transistor T2 includes an oxide semiconductor. The oxide semiconductor may be an oxide semiconductor including at least one metal selected from the group consisting of In, Ga, Zn, Al, Sn, Zr, Hf, Cd, Ni and Cu.
제2 트랜지스터가 산화물 반도체에 광에 노출되면 누설 전류가 발생하고 구동 특성의 열화가 심하게 된다. 제2 박막 트랜지스터(T2)에 빛이 조사되지 않도록 차광층(light shield layer)이 필요하다. 이를 위하여, 본 발명은 박막 트랜지스터 기판에 2 중 차광층을 적용하여 빛에 제2 박막 트랜지스터(T2)이 노출되지 않도록 한다. When the second transistor is exposed to light in the oxide semiconductor, a leakage current is generated and the deterioration of the driving characteristic becomes severe. A light shield layer is required so that the second thin film transistor T2 is not irradiated with light. To this end, the present invention applies a double shielding layer to the thin film transistor substrate to prevent the second thin film transistor (T2) from being exposed to light.
본 발명은 제1 및 제2 박막 트랜지스터(T1, T2)의 아래에 제1 차광층(LS1)을 형성한다. 제1 차광층(LS1)은 제1 및 제2 제1 박막 트랜지스터(T1, T2)로 조사되는 빛을 차단한다. The present invention forms a first light-shielding layer (LS1) below the first and second thin film transistors (T1, T2). The first light-shielding layer LS1 blocks light emitted to the first and second first thin film transistors T1 and T2.
본 발명은 제1 박막 트랜지스터(T1)의 드레인(D1)과 소스(S1) 중 적어도 하나를 제2 박막 트랜지스터(T2) 아래까지 연장시켜 제2 박막 트랜지스터(T2)의 제2 차광층(LS2)으로 활용한다. 제1 박막 트랜지스터(T1)의 드레인(D1)과 소스(S1) 중 적어도 하나가 제2 차광층(LS2)과 일체화된다. 따라서, 제2 박막 트랜지스터(T2)의 적어도 일부는 기판(SUBS)의 두께 방향 또는 수직 방향(z)에서 제1 박막 트랜지스터(T1)와 중첩된다. 도 1에서 제1 박막 트랜지스터(T1)의 소스(S1)가 제2 차광층(LS2)으로 활용될 수 있으나, 이에 한정되지 않는다. 제2 차광층(LS2)은 제2 박막 트랜지스터(T2)의 아래로 연장되어 제2 박막 트랜지스터(T2) 쪽으로 입사되는 빛을 차단한다. 따라서, 본 발명은 2 중 차광 효과로 제2 박막 트랜지스터(T2)의 광 신뢰성을 개선 할 수 있다.The present invention is characterized in that at least one of the drain D1 and the source S1 of the first thin film transistor T1 is extended below the second thin film transistor T2 so that the second light shielding layer LS2 of the second thin film transistor T2, . At least one of the drain (D1) and the source (S1) of the first thin film transistor (T1) is integrated with the second light-shielding layer (LS2). Therefore, at least a part of the second thin film transistor T2 overlaps the first thin film transistor T1 in the thickness direction or the vertical direction z of the substrate SUBS. In FIG. 1, the source S1 of the first thin film transistor T1 may be utilized as the second light-shielding layer LS2, but it is not limited thereto. The second light-shielding layer LS2 extends below the second thin film transistor T2 and blocks light incident on the second thin film transistor T2. Therefore, the present invention can improve the optical reliability of the second thin film transistor T2 with the double shielding effect.
종래의 플로팅(floatin) 차광층은 산화물 반도체 트랜지스터의 DIBL(Drain-Induced Barrier Lowering) 현상을 초래한다. 플로팅 차광층은 외부 전원과 연결되지 않는다. 이에 비하여, 본 발명의 제2 차광층(LS2)은 제1 박막 트랜지스터(T1)에 연결되기 때문에 플로팅되지 않기 때문에 제2 박막 트랜지스터(T2)의 DIBL 현상을 방지할 수 있다.A conventional float light-shielding layer causes a DIBL (Drain-Induced Barrier Lowering) phenomenon of an oxide semiconductor transistor. The floating shading layer is not connected to an external power source. On the other hand, since the second light-shielding layer LS2 of the present invention is connected to the first thin film transistor T1, the second light-shielding layer LS2 is not floated so that the DIBL phenomenon of the second thin film transistor T2 can be prevented.
본 발명은 제1 박막 트랜지스터(T1)의 드레인(D1)과 소스(S1) 중 적어도 하나를 제2 차광층(LS2)으로 활용하기 때문에 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2) 사이에 별도의 차광층을 형성하지 않는다. 따라서, 본 발명은 제조 공정에서 별도의 차광층을 패터닝하기 위한 포토 마스크 공정을 추가할 필요가 없다. Since at least one of the drain D1 and the source S1 of the first thin film transistor T1 is used as the second light-shielding layer LS2, the first thin film transistor T1 and the second thin film transistor T2, A separate light-shielding layer is not formed. Therefore, the present invention does not need to add a photomask process for patterning a separate light shielding layer in the manufacturing process.
기판(SUBS)의 전체 표면 위에는 제1 버퍼층(BUF1)이 형성되어 있다. 경우에 따라서, 버퍼층(BUF)은 생략될 수도 있다. 또는, 제1 버퍼층(BUF1)은 복수 개의 박막층이 적층된 구조를 가질 수도 있다. 여기서는 편의상 단일층으로 설명한다. A first buffer layer BUF1 is formed on the entire surface of the substrate SUBS. In some cases, the buffer layer BUF may be omitted. Alternatively, the first buffer layer BUF1 may have a structure in which a plurality of thin film layers are stacked. Here, for the sake of simplicity, it is described as a single layer.
제1 박막 트랜지스터(T1)는 제1 버퍼층(BUF1) 상에 형성된 게이트(G1), 제1 중간 절연막(ILD1) 상에 형성된 소스(S1) 및 드레인(D1)을 포함한다. 소스(S1) 및 드레인(D1)은 제1 중간 절연막(ILD1)을 관통하는 콘택홀(Contact hole)을 통해 제1 반도체 패턴(ACT1)의 다결정 반도체 물질층에 접촉된다. 게이트(G1)와 제1 반도체 패턴(ACT1)의 다결정 반도체 물질층 사이에 제1 게이트 절연막(GI1)이 배치된다. 제1 중간 절연막(ILD1)은 소스(S1) 및 드레인(D1)을 게이트(G1)로부터 분리시킨다. 제1 중간 절연막(ILD1)은 제1 버퍼층(BUF1) 상에 형성될 수 있다. The first thin film transistor T1 includes a gate G1 formed on the first buffer layer BUF1, a source S1 formed on the first intermediate insulating film ILD1 and a drain D1. The source S1 and the drain D1 are in contact with the polycrystalline semiconductor material layer of the first semiconductor pattern ACT1 through a contact hole penetrating the first intermediate insulating film ILD1. A first gate insulating film GI1 is disposed between the gate G1 and the polycrystalline semiconductor material layer of the first semiconductor pattern ACT1. The first intermediate insulating film ILD1 separates the source S1 and the drain D1 from the gate G1. The first intermediate insulating film ILD1 may be formed on the first buffer layer BUF1.
제2 버퍼층(BUF2)은 제1 박막 트랜지스터(T1)를 덮도록 제1 중간 절연막(ILD1) 상에 형성된다. 제2 버퍼층(BUF2)은 제1 박막 트랜지스터(T1)를 보호하는 보호층 또는 패시베이션층(Passivation layer) 역할을 겸한다. 또한, 제2 버퍼층(BUF2)은 제2 박막 트랜지스터(T2)가 배치되는 면을 평탄하게 한다. The second buffer layer BUF2 is formed on the first intermediate insulating film ILD1 so as to cover the first thin film transistor T1. The second buffer layer BUF2 also functions as a passivation layer or a passivation layer for protecting the first thin film transistor T1. In addition, the second buffer layer BUF2 smoothes the surface on which the second thin film transistor T2 is disposed.
제2 박막 트랜지스터(T2)는 제2 버퍼층(BUF2) 상에 형성된 게이트(G2), 제2 중간 절연막(ILD2) 상에 형성된 소스(S2) 및 드레인(D2)을 포함한다. 소스(S2) 및 드레인(D2)은 제2 중간 절연막(ILD2)을 관통하는 콘택홀을 통해 제2 반도체 패턴 (ACT2)의 양측에 접촉된다. 게이트(G2)와 제2 반도체 패턴(ACT2) 사이에 제2 게이트 절연막(GI2)이 배치된다. 제2 중간 절연막(ILD2)은 소스(S2) 및 드레인(D2)을 게이트(G2)로부터 분리시킨다. 보호막(PAS)은 제2 박막 트랜지스터(T2)를 덮는다. The second thin film transistor T2 includes a gate G2 formed on the second buffer layer BUF2, a source S2 formed on the second intermediate insulating film ILD2, and a drain D2. The source S2 and the drain D2 are in contact with both sides of the second semiconductor pattern ACT2 through the contact holes passing through the second intermediate insulating film ILD2. A second gate insulating film GI2 is disposed between the gate G2 and the second semiconductor pattern ACT2. The second intermediate insulating film ILD2 separates the source S2 and the drain D2 from the gate G2. The protective film PAS covers the second thin film transistor T2.
제1 및 제2 박막 트랜지스터(T1, T2)의 게이트(G1, G2)는 Mo , Al 혹은 Cu 등의 금속으로 이루어진다. 제1 박막 트랜지스터(T1)의 게이트(G1) 패턴은 제조 공정에서 제1 반도체 패턴(ACT1)에 N+ 도핑 영역을 정의하는 얼라인 키(Align Key)로 활용될 수 있다.The gates G1 and G2 of the first and second thin film transistors T1 and T2 are made of a metal such as Mo, Al, or Cu. The gate G1 pattern of the first thin film transistor T1 may be utilized as an alignment key for defining an N + doped region in the first semiconductor pattern ACT1 in the manufacturing process.
게이트 절연막(GI1, GI2), 중간 절연막(ILD1, ILD2), 및 보호막(PAS)은 SiOx, SiNx, SiOxNy, AlOx, HfOx, TiOx 중 어느 하나의 절연 물질을 포함할 있으나 이에 한정되지 않는다. 예를 들어, 이 절연 물질은 Si, Ge, Al, Hf, Ti, In, Ga, Gd, La, Ta 중 적어도 하나 이상을 포함하는 산화물(oxide), 질화물(nitride), 또는 산질화물(oxynitride)일 수 이 있다. 게이트 절연막(GI1, GI2), 중간 절연막(ILD1, ILD2), 및 보호막(PAS) 각각은 위에서 언급된 절연물질층을 단일층 또는 둘 이상의 적층 구조로 형성될 수 있으며 그 두께는 100Å 이상, 7000Å 이하일 수 있다. The gate insulating films GI1 and GI2, the intermediate insulating films ILD1 and ILD2 and the passivation film PAS may include any insulating material selected from the group consisting of SiOx, SiNx, SiOxNy, AlOx, HfOx and TiOx. For example, the insulating material may be an oxide, a nitride, or an oxynitride containing at least one of Si, Ge, Al, Hf, Ti, In, Ga, Gd, La, There are days. Each of the gate insulating films GI1 and GI2, the intermediate insulating films ILD1 and ILD2, and the protective film PAS may be formed of a single layer or two or more laminated layers of the above-mentioned insulating material layer, .
이하, 도 2를 더 참조하여 본 발명의 제1 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판의 제조 방법을 설명한다. Hereinafter, a method of manufacturing a thin film transistor substrate for a flat panel display according to a first embodiment of the present invention will be described with reference to FIG.
도 2a와 같이 기판(SUBS) 위에 제1 차광층(LS1)을 형성하고 그 위에 제1 버퍼층(BUF1)을 형성한다. 이어서, 제1 버퍼층(BUF1) 위에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 결정화를 수행하여 다결정 실리콘(poly-silicon)으로 만든다. 다결정 실리콘 물질을 제1 포토 마스크 공정으로 패터닝하여 제1 반도체 패턴 (ACT1)을 형성한다.2A, a first light-shielding layer LS1 is formed on a substrate SUBS and a first buffer layer BUF1 is formed thereon. Then, an amorphous silicon (a-Si) material is deposited on the first buffer layer BUF1 and crystallized to form poly-silicon. A polysilicon material is patterned by a first photomask process to form a first semiconductor pattern (ACT1).
도 2b를 참조하면, 제1 반도체 패턴(ACT1)이 형성된 제1 버퍼층(BUF1) 위에 절연 물질과 제1 금속을 연속 증착하고 제2 포토 마스크 공정으로 패터닝하여 제1 반도체 패턴(ACT1) 상에 제1 게이트 절연막(GI1)과 제1 게이트(G1)를 형성한다. 이어서, 도 2c와 같이 제3 포토 마스크 공정에서 제1 게이트(G1) 패턴을 얼라인 키로 활용하여 제1 반도체 패턴(ACT1)에 N+ 이온(불순물)을 주입한다. 제1 게이트(G1)의 패턴이 제1 반도체 패턴(ACT)의 중앙 채널 영역을 덮기 때문에 제1 반도체 패턴(ACT)의 양측에만 불순물이 도핑된다. 그 결과, 제1 반도체 패턴(ACT)에서 불순물이 도핑된 소스 영역 및 드레인 영역 사이에 채널 영역이 정의된다. Referring to FIG. 2B, an insulating material and a first metal are sequentially deposited on a first buffer layer BUF1 on which a first semiconductor pattern ACT1 is formed, and patterned by a second photomask process to form a first semiconductor pattern ACT1 on the first semiconductor pattern ACT1. 1 gate insulating film GI1 and the first gate G1 are formed. Next, as shown in FIG. 2C, N + ions (impurities) are implanted into the first semiconductor pattern ACT1 using the first gate G1 pattern as an alignment key in the third photomask process. Impurities are doped only on both sides of the first semiconductor pattern ACT because the pattern of the first gate G1 covers the central channel region of the first semiconductor pattern ACT. As a result, a channel region is defined between the source region and the drain region doped with the impurity in the first semiconductor pattern (ACT).
도 2d를 참조하면, 제1 게이트(G1)와 제1 반도체 패턴(ACT1)을 덮도록 절연 물질을 증착하고 제4 포토 마스크 공정으로 패터닝하여 제1 중간 절연막(ILD1)을 형성한다. 이 때, 제1 중간 절연막(ILD1)이 부분적으로 식각되어 제1 반도체 패턴(ACT1)의 소스 영역과 드레인 영역을 노출하는 콘택홀들이 형성된다. 이어서, 도 2e와 같이 제1 중간 절연막(ILD1)을 덮도록 제2 금속을 증착하고 제5 포토 마스크 공정으로 제2 금속을 패터닝하여 제1 소스(S1) 및 제1 드레인(D1)을 형성한다. 제1 소스(S1)와 제1 드레인(D1)은 제1 중간 절연막(ILD1)을 관통하는 콘택홀들을 통해 제1 반도체 패턴(ACT1)에 접촉된다. 제1 소스(S1)와 제1 드레인(D1) 중 적어도 어느 하나는 제2 박막 트랜지스터 아래로 연장되는 제2 차광층(LS2) 역할을 겸한다. Referring to FIG. 2D, an insulating material is deposited to cover the first gate G1 and the first semiconductor pattern ACT1 and is patterned by a fourth photomask process to form a first intermediate insulating film ILD1. At this time, the first intermediate insulating film ILD1 is partially etched to form contact holes exposing the source region and the drain region of the first semiconductor pattern ACT1. Next, as shown in FIG. 2E, a second metal is deposited to cover the first intermediate insulating film ILD1, and a second metal is patterned by a fifth photomask process to form a first source S1 and a first drain D1 . The first source S1 and the first drain D1 are in contact with the first semiconductor pattern ACT1 through the contact holes passing through the first intermediate insulating film ILD1. At least one of the first source (S1) and the first drain (D1) also serves as a second light-shielding layer (LS2) extending below the second thin film transistor.
도 2f를 참조하면, 제1 소스(S1) 및 제1 드레인(D1)을 덮도록 제1 중간 절연막(ILD1) 상에 제2 버퍼층(BUF2)을 평탄하게 형성한다. 제6 포토 마스크 공정으로 제2 버퍼층(BUF2)을 패터닝하여 패드(Pad) 영역에서 제1 금속층 패턴과 제2 금속층 패턴을 노출하는 콘택홀을 형성할 수 있다. 이어서, 도 2g와 같이 제2 버퍼층(BUF2) 상에 산화물 반도체 물질을 증착하고 제7 포토 마스크 공정으로 패터닝하여 제2 반도체 패턴(ACT2)을 형성한다. Referring to FIG. 2F, a second buffer layer BUF2 is formed on the first intermediate insulating film ILD1 so as to cover the first source S1 and the first drain D1. The second buffer layer BUF2 may be patterned by a sixth photomask process to form a contact hole exposing the first metal layer pattern and the second metal layer pattern in the pad region. Next, as shown in FIG. 2G, an oxide semiconductor material is deposited on the second buffer layer BUF2 and patterned by a seventh photomask process to form a second semiconductor pattern ACT2.
도 2h를 참조하면, 제2 반도체 패턴(ACT2)이 형성된 제2 버퍼층(BUF2) 위에 절연 물질과 제3 금속을 연속 증착하고 제8 포토 마스크 공정으로 패터닝하여 제2 반도체 패턴(ACT2) 상에 제2 게이트 절연막(GI2)과 제2 게이트(G2)를 형성한다. 이 때, 제2 게이트 절연막(GI2)과 제2 게이트(G2)의 건식 식각 공정에서 노출된 산화물 반도체 표면이 금속화된다. 이어서, 도 2i와 같이 제2 게이트(G2)와 제2 반도체 패턴(ACT2)을 덮도록 절연 물질을 증착하고 제9 포토 마스크 공정으로 패터닝하여 제2 중간 절연막(ILD2)을 형성한다. 이 때, 제2 중간 절연막(ILD2)이 부분적으로 식각되어 제2 반도체 패턴(ACT2)의 소스 영역과 드레인 영역을 노출하는 콘택홀들이 형성된다. Referring to FIG. 2H, an insulating material and a third metal are sequentially deposited on the second buffer layer BUF2 on which the second semiconductor pattern ACT2 is formed, and patterned by an eighth photomask process to form the second semiconductor pattern ACT2 on the second semiconductor pattern ACT2. Thereby forming a two-gate insulating film GI2 and a second gate G2. At this time, the exposed surface of the oxide semiconductor is metallized in the dry etching process of the second gate insulating film GI2 and the second gate G2. Next, as shown in FIG. 2I, an insulating material is deposited to cover the second gate G2 and the second semiconductor pattern ACT2, and the second intermediate insulating film ILD2 is formed by patterning by a ninth photomask process. At this time, the second intermediate insulating film ILD2 is partially etched to form contact holes exposing the source region and the drain region of the second semiconductor pattern ACT2.
도 2j를 참조하면, 제2 중간 절연막(ILD2)을 덮도록 제4 금속을 증착하고 제10 포토 마스크 공정으로 제4 금속을 패터닝하여 제2 소스(S2) 및 제2 드레인(D2)을 형성한다. 제2 소스(S2)와 제2 드레인(D2)은 제2 중간 절연막(ILD2)을 관통하는 콘택홀들을 통해 제2 반도체 패턴(ACT2)에 접촉된다. 이어서, 도 1과 같이 제1 소스(S1) 및 제1 드레인(D1)을 덮도록 제2 중간 절연막(ILD2)과 제2 버퍼층(BUF2) 상에 절연 물질을 증착하고, 제11 포토 마스크 공정으로 그 절연 물질을 패터닝하여 보호막(PAS)을 형성한다. Referring to FIG. 2J, a fourth metal is deposited to cover the second intermediate insulating film ILD2, and a fourth metal is patterned by a tenth photomask process to form a second source S2 and a second drain D2 . The second source S2 and the second drain D2 are in contact with the second semiconductor pattern ACT2 through the contact holes passing through the second intermediate insulating film ILD2. 1, an insulating material is deposited on the second intermediate insulating film ILD2 and the second buffer layer BUF2 so as to cover the first source S1 and the first drain D1, And a protective film PAS is formed by patterning the insulating material.
본 발명은 유기발광 다이오드 표시장치나 액정표시장치에서 하나의 스위치 소자를 제1 박막 트랜지스터(T1)과 제2 박막 트랜지스터(T2)를 연결한 구조로 구현할 수 있다. 이 경우에, 이동도가 높고 신뢰성이 높은 제1 박막 트랜지스터의 장점과 오프 전류가 낮은 제2 박막 트랜지스터의 장점으로 인하여 안정된 구동 특성을 확보하면서 대기 모드와 저속 구동 시에 소비 전력을 낮추고 저속 구동시에 레프레시 레이트(Refresh rate)를 더욱 낮출 수 있다. 제1 박막 트랜지스터(T1)과 제2 박막 트랜지스터(T2)를 평면 상에서 분산 배치하면 화소의 개구율이 떨어진다. 본 발명은 도 3 및 도 4와 같이 제1 및 제2 박막 트랜지스터들을 수직으로 배치함으로써 그 배치 면적을 최소화함으로써 화소의 개구율 저하를 방지할 수 있다. 제1 및 제2 박막 트랜지스터(T1, T2)를 베젤(Bezel) 영역 내의 구동 회로에 적용하는 경우에 베젤 영역을 좁힐 수 있다. In the organic light emitting diode display device or the liquid crystal display device according to the present invention, one switch element may be formed by connecting the first thin film transistor T1 and the second thin film transistor T2. In this case, because of the advantages of the first thin film transistor having high mobility and high reliability and the advantage of the second thin film transistor having a low off current, it is possible to reduce the power consumption in the standby mode and low- The refresh rate can be further lowered. When the first thin film transistor T1 and the second thin film transistor T2 are dispersedly arranged on a plane, the aperture ratio of the pixel drops. 3 and 4, the arrangement area of the first and second thin film transistors is minimized by vertically arranging the first and second thin film transistors so that the aperture ratio of the pixel can be prevented from lowering. The bezel region can be narrowed when the first and second thin film transistors T1 and T2 are applied to a driving circuit in a bezel region.
도 3은 본 발명의 제2 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판을 나타내는 단면도이다. 3 is a cross-sectional view showing a thin film transistor substrate for a flat panel display according to a second embodiment of the present invention.
도 3을 참조하면, 본 발명의 제2 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판(SUBS) 위에 배치된 제1 박막 트랜지스터(T1)와, 제1 박막 트랜지스터(T1) 위에 배치된 제2 박막 트랜지스터(T2)를 포함한다. 제2 박막 트랜지스터(T2)의 적어도 일부는 기판(SUBS)의 두께 방향 또는 수직 방향(z)에서 제1 박막 트랜지스터(T1)와 중첩된다. Referring to FIG. 3, a thin film transistor substrate for a flat panel display according to a second embodiment of the present invention includes a first thin film transistor T1 disposed on a substrate SUBS, a second thin film transistor T1 disposed on the first thin film transistor T1, And a second thin film transistor T2. At least a part of the second thin film transistor T2 overlaps the first thin film transistor T1 in the thickness direction or the vertical direction z of the substrate SUBS.
제1 박막 트랜지스터(T1)의 제1 반도체 패턴(ACT1)은 LTPS와 같은 다결정 반도체 물질을 포함한다. 기판(SUBS) 위에 제1 버퍼층(BUF1)이 형성되고, 제1 버퍼층(BUF1) 위에 제1 반도체 패턴(ACT1)이 형성될 수 있다. 기판(SUBS)과 제1 버퍼층(BUF1) 사이에 차광층이 형성될 수 있다. 제1 박막 트랜지스터(T1)는 제1 반도체 패턴(ACT1) 위에 배치된 제1 게이트(G1), 제1 반도체 패턴(ACT1)의 소스 영역에 접촉되는 제1 소스(S1) 및 제1 반도체 패턴(ACT1)의 드레인 영역에 접촉되는 제1 드레인(D1)을 포함한다. 제1 게이트(G1)는 제1 게이트 절연막(GI1)을 사이에 두고 제1 반도체 패턴(ACT1)과 중첩된다. 제1 소스(S1)와 제1 드레인(D1)은 중간 절연막(ILD)과 제1 게이트 절연막(GI)을 사이에 두고 제1 게이트(G1)와 분리된다. 제1 소스(S1)와 제1 드레인(D1)은 중간 절연막(ILD)과 제1 게이트 절연막(GI)을 관통하는 콘택홀들을 통해 제1 반도체 패턴(ACT1)에 접촉된다. 제2 버퍼층(BUF2)은 제1 박막 트랜지스터(T1)를 덮고 제2 박막 트랜지스터(T2)가 형성되는 면을 평탄하게 한다. The first semiconductor pattern ACT1 of the first thin film transistor T1 includes a polycrystalline semiconductor material such as LTPS. The first buffer layer BUF1 may be formed on the substrate SUBS and the first semiconductor pattern ACT1 may be formed on the first buffer layer BUF1. A light shielding layer may be formed between the substrate SUBS and the first buffer layer BUF1. The first thin film transistor T1 includes a first gate G1 disposed on the first semiconductor pattern ACT1, a first source S1 contacting the source region of the first semiconductor pattern ACT1, And a first drain D1 that is in contact with a drain region of the second transistor ACT1. The first gate G1 overlaps the first semiconductor pattern ACT1 with the first gate insulating film GI1 therebetween. The first source S1 and the first drain D1 are separated from the first gate G1 with the intermediate insulating film ILD and the first gate insulating film GI interposed therebetween. The first source S1 and the first drain D1 are in contact with the first semiconductor pattern ACT1 through the contact holes passing through the intermediate insulating film ILD and the first gate insulating film GI. The second buffer layer BUF2 covers the first thin film transistor T1 and flatens the surface on which the second thin film transistor T2 is formed.
제2 박막 트랜지스터(T2)의 제2 반도체 패턴(ACT2)은 산화물 반도체를 포함한다. 제2 박막 트랜지스터(T2)는 제2 버퍼층(BUF2) 상에 형성된 제2 게이트(G2), 제2 반도체 패턴(ACT2)의 소스 영역에 접촉되는 제2 소스(S2) 및 제2 반도체 패턴(ACT2)의 드레인 영역에 접촉되는 제2 드레인(D2)을 포함한다. 제2 게이트(G2)는 제2 반도체 패턴(ACT2)의 아래에 배치된다. 제2 게이트(G2)는 제2 게이트 절연막(GI2)을 사이에 두고 제2 반도체 패턴(ACT2)과 중첩된다. 제2 소스(S2)와 제2 드레인(D2)은 에치 스토퍼층(Etch stopper, ES)을 관통하는 콘택홀들을 통해 제2 반도체 패턴(ACT2)에 접촉된다. 에치 스토퍼층(ES)은 제2 소스(S2) 및 제2 드레인(D2)의 습식 식각시에 식각액(etchant)로부터 제2 반도체 패턴(ACT2)을 보호하고, 제2 소스(S2)와 제2 드레인(D2)을 분리한다. 보호막(PAS)은 제2 박막 트랜지스터(T2)를 덮는다. 제2 보호막(PAS) 상에 화소 전극(PXL)이 형성될 수 있다. The second semiconductor pattern ACT2 of the second thin film transistor T2 includes an oxide semiconductor. The second thin film transistor T2 includes a second gate G2 formed on the second buffer layer BUF2, a second source S2 contacting the source region of the second semiconductor pattern ACT2, And a second drain D2 that is in contact with the drain region of the second transistor M2. And the second gate G2 is disposed under the second semiconductor pattern ACT2. The second gate G2 overlaps the second semiconductor pattern ACT2 with the second gate insulating film GI2 therebetween. The second source S2 and the second drain D2 are in contact with the second semiconductor pattern ACT2 through the contact holes passing through the etch stopper ES. The etch stopper layer ES protects the second semiconductor pattern ACT2 from etchant during the wet etching of the second source S2 and the second drain D2 and protects the second source S2 and second Disconnect the drain (D2). The protective film PAS covers the second thin film transistor T2. The pixel electrode PXL may be formed on the second protective film PAS.
게이트 절연막(GI1, GI2), 중간 절연막(ILD), 에치 스토퍼층(ES) 및 보호막(PAS)은 SiOx, SiNx, SiOxNy, AlOx, HfOx, TiOx 중 어느 하나의 절연 물질을 포함할 있으나 이에 한정되지 않는다. 예를 들어, 이 절연 물질은 Si, Ge, Al, Hf, Ti, In, Ga, Gd, La, Ta 중 적어도 하나 이상을 포함하는 산화물(oxide), 질화물(nitride), 또는 산질화물(oxynitride)일 수 이 있다. 게이트 절연막(GI1, GI2), 중간 절연막(ILD1, ILD2), 및 보호막(PAS) 각각은 위에서 언급된 절연물질층을 단일층 또는 둘 이상의 적층 구조로 형성될 수 있으며 그 두께는 100Å 이상, 7000Å 이하일 수 있다. 화소 전극(PXL)은 투명 전극 물질 예를 들어, ITO(Indium Tin Oxide)로 형성될 수 있다. The gate insulating films GI1 and GI2, the intermediate insulating film ILD, the etch stopper layer ES and the protective film PAS may include any insulating material selected from SiOx, SiNx, SiOxNy, AlOx, HfOx, and TiOx. Do not. For example, the insulating material may be an oxide, a nitride, or an oxynitride containing at least one of Si, Ge, Al, Hf, Ti, In, Ga, Gd, La, There are days. Each of the gate insulating films GI1 and GI2, the intermediate insulating films ILD1 and ILD2, and the protective film PAS may be formed of a single layer or two or more laminated layers of the above-mentioned insulating material layer, . The pixel electrode PXL may be formed of a transparent electrode material, for example, indium tin oxide (ITO).
본 발명은 제1 및 제2 박막 트랜지스터(T1, T2)의 적층 구조를 이용하여 커패시터(C)의 용량을 증가시킬 수 있다. 커패시터(C)는 제1 및 제2 박막 트랜지스터(T1, T2) 중 하나 이상에 연결되거나 분리될 수 있다. 커패시터(C)는 화소의 스토리지 커패시터(Storage capacitor, Cst), 또는 구동 회로의 커패시터일 수 있다. 이하의 실시예에서 커패시터(C)를 화소의 스토리지 커패시터로 예시하나 이에 한정되지 않는다. The present invention can increase the capacitance of the capacitor C by using the lamination structure of the first and second thin film transistors T1 and T2. The capacitor C may be connected to or separated from at least one of the first and second thin film transistors T1 and T2. The capacitor C may be a storage capacitor (Cst) of the pixel, or a capacitor of the driving circuit. In the following embodiments, the capacitor C is exemplified as the storage capacitor of the pixel, but is not limited thereto.
커패시터(C)는 적어도 제1 및 제2 커패시터(C1, C2)를 포함한다. 제1 및 제2 커패시터(C1, C2)는 병렬로 연결될 수 있다. 화소 전극(PXL)은 제3 내지 제5 전극(E3, E4, E5)를 통해 커패시터(C)에 연결될 수 있다.The capacitor C includes at least the first and second capacitors C1 and C2. The first and second capacitors C1 and C2 may be connected in parallel. The pixel electrode PXL may be connected to the capacitor C through the third to fifth electrodes E3, E4 and E5.
제1 커패시터(C1)는 중간 절연막(ILD)을 사이에 두고 중첩된 제1 전극(E1) 및 제2 전극(E2)으로 구성된다. 본 발명은 제1 금속을 제1 게이트 절연막(GI1) 상에 증착하고 포토 마스크 공정으로 제1 금속을 패터닝하여 제1 게이트(G1)와 제1 전극(E1)을 동시에 형성할 수 있다. 그리고 본 발명은 제2 금속을 중간 절연막(ILD) 상에 증착하고 포토 마스크 공정으로 제2 금속을 패터닝하여 제1 소스(S1), 제1 드레인(D1), 제2 전극(E2), 및 제3 전극(E3)을 동시에 형성할 수 있다. 제3 전극(E3)은 제4 전극(E4)과 접촉되고 또한, 중간 절연막(ILD)을 관통하는 콘택홀을 통해 제1 전극(E1)과 접촉된다. The first capacitor C1 is composed of a first electrode E1 and a second electrode E2 superimposed with an intermediate insulating film ILD interposed therebetween. The present invention can simultaneously form the first gate G1 and the first electrode E1 by depositing a first metal on the first gate insulating layer GI1 and patterning the first metal by a photomask process. In the present invention, a second metal is deposited on an intermediate insulating layer (ILD), and a second metal is patterned by a photomask process to form a first source S1, a first drain D1, a second electrode E2, Three electrodes E3 can be simultaneously formed. The third electrode E3 is in contact with the fourth electrode E4 and is in contact with the first electrode E1 through a contact hole passing through the intermediate insulating film ILD.
제2 커패시터(C2)는 제2 버퍼층(BUF2)을 사이에 두고 중첩된 제2 전극(E2) 및 제4 전극(E4)으로 구성된다. 본 발명은 제3 금속을 제2 버퍼층(BUF2) 상에 증착하고 포토 마스크 공정으로 제3 금속을 패터닝하여 제2 게이트(G2)와 제4 전극(E4)을 동시에 형성할 수 있다. 제4 전극(E4)은 제5 전극(E5)과 접촉되고 또한, 제2 버퍼층(BUF2)을 관통하는 콘택홀을 통해 제3 전극(E3)과 접촉된다. The second capacitor C2 is composed of a second electrode E2 and a fourth electrode E4 which are overlapped with each other with the second buffer layer BUF2 sandwiched therebetween. The present invention can simultaneously form the second gate G2 and the fourth electrode E4 by depositing a third metal on the second buffer layer BUF2 and patterning the third metal by a photomask process. The fourth electrode E4 is in contact with the fifth electrode E5 and is in contact with the third electrode E3 through a contact hole passing through the second buffer layer BUF2.
본 발명은 제4 금속을 에치 스토퍼층(ES) 상에 증착하고 포토 마스크 공정으로 제4 금속을 패터닝하여 제2 소스(S2), 제2 드레인(D2), 및 제5 전극(E5)을 동시에 형성할 수 있다. 제5 전극(E5)은 화소 전극(PXL)과 접촉되고 또한, 보호막(PAS)을 관통하는 콘택홀을 통해 제4 전극(E4)과 접촉된다. 화소 전극(PXL), 제5 전극(E5), 제4 전극(E4), 제3 전극(E3) 및 제1 전극(E1)은 도 3에서 수직으로 연결될 수 있으나, 이에 한정되지 않는다. 예컨대, 이 전극들(PXL, E5, E4, E3, E1)의 접촉 위치는 평면 상에서 중첩되지 않고 분산될 수도 있다. A fourth metal is deposited on the etch stopper layer (ES) and the fourth metal is patterned by a photomask process to form a second source (S2), a second drain (D2), and a fifth electrode . The fifth electrode E5 is in contact with the pixel electrode PXL and in contact with the fourth electrode E4 through the contact hole passing through the passivation film PAS. The pixel electrode PXL, the fifth electrode E5, the fourth electrode E4, the third electrode E3 and the first electrode E1 may be connected vertically in FIG. 3, but are not limited thereto. For example, the contact positions of the electrodes PXL, E5, E4, E3, and E1 may be dispersed without overlapping in a plane.
도 4는 본 발명의 제3실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판을 나타내는 단면도이다. 4 is a cross-sectional view showing a thin film transistor substrate for a flat panel display according to a third embodiment of the present invention.
도 4를 참조하면, 본 발명의 제3 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판(SUBS) 위에 배치된 제1 박막 트랜지스터(T1)와, 제1 박막 트랜지스터(T1) 위에 배치된 제2 박막 트랜지스터(T2)를 포함한다. 제2 박막 트랜지스터(T2)의 적어도 일부는 기판(SUBS)의 두께 방향 또는 수직 방향(z)에서 제1 박막 트랜지스터(T1)와 중첩된다. Referring to FIG. 4, a thin film transistor substrate for a flat panel display according to a third embodiment of the present invention includes a first thin film transistor T1 disposed on a substrate SUBS, a second thin film transistor T1 disposed on the first thin film transistor T1, And a second thin film transistor T2. At least a part of the second thin film transistor T2 overlaps the first thin film transistor T1 in the thickness direction or the vertical direction z of the substrate SUBS.
제1 박막 트랜지스터(T1)의 제1 반도체 패턴(ACT1)은 LTPS와 같은 다결정 반도체 물질을 포함한다. 기판(SUBS) 위에 제1 버퍼층(BUF1)이 형성되고, 제1 버퍼층(BUF1) 위에 제1 반도체 패턴(ACT1)이 형성될 수 있다. 기판(SUBS)과 제1 버퍼층(BUF1) 사이에 차광층이 형성될 수 있다. 제1 박막 트랜지스터(T1)는 제1 반도체 패턴(ACT1) 위에 배치된 제1 게이트(G1), 제1 반도체 패턴(ACT1)의 소스 영역에 접촉되는 제1 소스(S1) 및 제1 반도체 패턴(ACT1)의 드레인 영역에 접촉되는 제1 드레인(D1)을 포함한다. 제1 게이트(G1)는 제1 게이트 절연막(GI1)을 사이에 두고 제1 반도체 패턴(ACT1)과 중첩된다. 제1 소스(S1)와 제1 드레인(D1)은 제1 중간 절연막(ILD1)과 제1 게이트 절연막(GI)을 사이에 두고 제1 게이트(G1)와 분리된다. 제1 소스(S1)와 제1 드레인(D1)은 제1 중간 절연막(ILD)과 제1 게이트 절연막(GI)을 관통하는 콘택홀들을 통해 제1 반도체 패턴(ACT1)에 접촉된다. 제2 버퍼층(BUF2)은 제1 박막 트랜지스터(T1)를 덮고 제2 박막 트랜지스터(T2)가 형성되는 면을 평탄하게 한다. The first semiconductor pattern ACT1 of the first thin film transistor T1 includes a polycrystalline semiconductor material such as LTPS. The first buffer layer BUF1 may be formed on the substrate SUBS and the first semiconductor pattern ACT1 may be formed on the first buffer layer BUF1. A light shielding layer may be formed between the substrate SUBS and the first buffer layer BUF1. The first thin film transistor T1 includes a first gate G1 disposed on the first semiconductor pattern ACT1, a first source S1 contacting the source region of the first semiconductor pattern ACT1, And a first drain D1 that is in contact with a drain region of the second transistor ACT1. The first gate G1 overlaps the first semiconductor pattern ACT1 with the first gate insulating film GI1 therebetween. The first source S1 and the first drain D1 are separated from the first gate G1 with the first intermediate insulating film ILD1 and the first gate insulating film GI interposed therebetween. The first source S1 and the first drain D1 are in contact with the first semiconductor pattern ACT1 through the contact holes passing through the first intermediate insulating film ILD and the first gate insulating film GI. The second buffer layer BUF2 covers the first thin film transistor T1 and flatens the surface on which the second thin film transistor T2 is formed.
제2 박막 트랜지스터(T2)의 제2 반도체 패턴(ACT2)은 산화물 반도체를 포함한다. 제2 박막 트랜지스터(T2)는 제2 게이트 절연막 패턴(GI2) 상에 형성된 제2 게이트(G2), 제2 반도체 패턴(ACT2)의 소스 영역에 접촉되는 제2 소스(S2) 및 제2 반도체 패턴(ACT2)의 드레인 영역에 접촉되는 제2 드레인(D2)을 포함한다. 제2 게이트(G2)는 제2 게이트 절연막 패턴(GI2)을 사이에 두고 제2 반도체 패턴(ACT2)과 중첩된다. 제2 게이트(G2)는 제2 반도체 패턴(ACT2) 위에 배치된다. 제2 반도체 패턴(ACT2) 상에 제2 게이트 절연막 패턴(GI2)이 형성되고, 그 패턴 위에 제2 게이트(G2)가 형성된다. 제2 중간 절연막(ILD2)은 제2 반도체 패턴(ACT2)과 제2 게이트(G2)를 덮는다. 제2 소스(S2)와 제2 드레인(D2)은 제2 중간 절연막(ILD2)을 관통하는 콘택홀들을 통해 제2 반도체 패턴(ACT2)에 접촉된다. 보호막(PAS)은 제2 박막 트랜지스터(T2)를 덮는다. 제2 보호막(PAS) 상에 화소 전극(PXL)이 형성될 수 있다. The second semiconductor pattern ACT2 of the second thin film transistor T2 includes an oxide semiconductor. The second thin film transistor T2 includes a second gate G2 formed on the second gate insulating film pattern GI2, a second source S2 contacting the source region of the second semiconductor pattern ACT2, And a second drain D2 in contact with the drain region of the second transistor ACT2. The second gate G2 overlaps the second semiconductor pattern ACT2 with the second gate insulating film pattern GI2 interposed therebetween. The second gate G2 is disposed on the second semiconductor pattern ACT2. A second gate insulating film pattern GI2 is formed on the second semiconductor pattern ACT2, and a second gate G2 is formed on the pattern. The second intermediate insulating film ILD2 covers the second semiconductor pattern ACT2 and the second gate G2. The second source S2 and the second drain D2 are in contact with the second semiconductor pattern ACT2 through the contact holes passing through the second intermediate insulating film ILD2. The protective film PAS covers the second thin film transistor T2. The pixel electrode PXL may be formed on the second protective film PAS.
제2 박막 트랜지스터(T2)의 제2 소스 및 제2 드레인 중 하나 이상이 제1 박막 트랜지스터(T1)에 연결될 수 있다. 도 4의 예에서, 제2 박막 트랜지스터(T2)의 드레인(D2)이 제1 박막 트랜지스터(T1)의 소스(S1)에 연결되어 있으나, 이에 한정되지 않는다. At least one of the second source and the second drain of the second thin film transistor T2 may be connected to the first thin film transistor T1. In the example of FIG. 4, the drain D2 of the second thin film transistor T2 is connected to the source S1 of the first thin film transistor T1, but it is not limited thereto.
게이트 절연막(GI1, GI2), 중간 절연막(ILD1, ILD2), 및 보호막(PAS)은 SiOx, SiNx, SiOxNy, AlOx, HfOx, TiOx 중 어느 하나의 절연 물질을 포함할 있으나 이에 한정되지 않는다. 예를 들어, 이 절연 물질은 Si, Ge, Al, Hf, Ti, In, Ga, Gd, La, Ta 중 적어도 하나 이상을 포함하는 산화물(oxide), 질화물(nitride), 또는 산질화물(oxynitride)일 수 이 있다. 게이트 절연막(GI1, GI2), 중간 절연막(ILD1, ILD2), 및 보호막(PAS) 각각은 위에서 언급된 절연물질층을 단일층 또는 둘 이상의 적층 구조로 형성될 수 있으며 그 두께는 100Å 이상, 7000Å 이하일 수 있다. 화소 전극(PXL)은 투명 전극 물질 예를 들어, ITO(Indium Tin Oxide)로 형성될 수 있다. The gate insulating films GI1 and GI2, the intermediate insulating films ILD1 and ILD2 and the passivation film PAS may include any insulating material selected from the group consisting of SiOx, SiNx, SiOxNy, AlOx, HfOx and TiOx. For example, the insulating material may be an oxide, a nitride, or an oxynitride containing at least one of Si, Ge, Al, Hf, Ti, In, Ga, Gd, La, There are days. Each of the gate insulating films GI1 and GI2, the intermediate insulating films ILD1 and ILD2, and the protective film PAS may be formed of a single layer or two or more laminated layers of the above-mentioned insulating material layer, . The pixel electrode PXL may be formed of a transparent electrode material, for example, indium tin oxide (ITO).
본 발명은 제1 및 제2 박막 트랜지스터(T1, T2)의 적층 구조를 이용하여 커패시터(C)의 용량을 증가시킬 수 있다. 커패시터(C)는 적어도 제1 및 제2 커패시터(C1, C2)를 포함한다. 제1 및 제2 커패시터(C1, C2)는 병렬로 연결될 수 있다. 도 3 및 도 4의 예에서, 커패시터(C)는 제1 및 제2 커패시터(C1, CS)가 적층된 구성을 예시하였으나, 이에 한정되지 않는다. 예컨대, 커패시터(C)에서 3 개 이상의 커패시터가 병렬로 연결될 수 있다. 화소 전극(PXL)은 제3 및 제5 전극(E3, E5)를 통해 커패시터(C)에 연결될 수 있다.The present invention can increase the capacitance of the capacitor C by using the lamination structure of the first and second thin film transistors T1 and T2. The capacitor C includes at least the first and second capacitors C1 and C2. The first and second capacitors C1 and C2 may be connected in parallel. In the examples of FIGS. 3 and 4, the capacitor C exemplifies the structure in which the first and second capacitors C1 and CS are laminated, but is not limited thereto. For example, in the capacitor C, three or more capacitors may be connected in parallel. The pixel electrode PXL may be connected to the capacitor C through the third and fifth electrodes E3 and E5.
제1 커패시터(C1)는 제1 중간 절연막(ILD1)을 사이에 두고 중첩된 제1 전극(E11) 및 제2 전극(E12)으로 구성된다. 본 발명은 제1 금속을 제1 게이트 절연막(GI1) 상에 증착하고 포토 마스크 공정으로 제1 금속을 패터닝하여 제1 게이트(G1)와 제1 전극(E1)을 동시에 형성할 수 있다. 그리고 본 발명은 제2 금속을 제1 중간 절연막(ILD1) 상에 증착하고 포토 마스크 공정으로 제2 금속을 패터닝하여 제1 소스(S1), 제1 드레인(D1), 제2 전극(E2), 및 제3 전극(E3)을 동시에 형성할 수 있다. 제3 전극(E13)은 제5 전극(E15)과 접촉되고 또한, 제1 중간 절연막(ILD1)을 관통하는 콘택홀을 통해 제1 전극(E11)과 접촉된다. The first capacitor C1 is composed of a first electrode E11 and a second electrode E12 superimposed with a first intermediate insulating film ILD1 interposed therebetween. The present invention can simultaneously form the first gate G1 and the first electrode E1 by depositing a first metal on the first gate insulating layer GI1 and patterning the first metal by a photomask process. In the present invention, the second metal is deposited on the first intermediate insulating film ILD1, and the second metal is patterned by a photomask process to form the first source S1, the first drain D1, the second electrode E2, And the third electrode E3 can be simultaneously formed. The third electrode E13 is in contact with the fifth electrode E15 and is in contact with the first electrode E11 through the contact hole passing through the first intermediate insulating film ILD1.
제2 커패시터(C2)는 제2 버퍼층(BUF2), 제2 중간 절연막(ILD2) 및 보호막(PAS)을 사이에 두고 중첩된 제2 전극(E2) 및 제5 전극(E15)으로 구성된다. 본 발명은 제4 금속을 제2 버퍼층(BUF2) 상에 증착하고 포토 마스크 공정으로 제4 금속을 패터닝하여 제2 소스(S2), 제2 드레인(D2) 및 제5 전극(E15)을 동시에 형성할 수 있다. 제5 전극(E15)은 화소 전극(PXL)과 접촉되고 또한, 제2 버퍼층(BUF2)과 제2 중간 절연막(ILD2)을 관통하는 콘택홀을 통해 제3 전극(E13)과 접촉된다. The second capacitor C2 is composed of a second electrode E2 and a fifth electrode E15 which are overlapped with a second buffer layer BUF2, a second intermediate insulating film ILD2 and a protective film PAS sandwiched therebetween. The fourth metal is deposited on the second buffer layer BUF2 and the fourth metal is patterned by photomasking to form the second source S2, the second drain D2 and the fifth electrode E15 simultaneously can do. The fifth electrode E15 is in contact with the pixel electrode PXL and is in contact with the third electrode E13 through a contact hole passing through the second buffer layer BUF2 and the second intermediate insulating film ILD2.
화소 전극(PXL), 제5 전극(E15), 제3 전극(E13) 및 제1 전극(E11)은 도 4에서 수직으로 연결될 수 있으나, 이에 한정되지 않는다. 예컨대, 이 전극들(PXL, E15, E13, E11)의 접촉 위치는 평면 상에서 중첩되지 않고 분산될 수도 있다. The pixel electrode PXL, the fifth electrode E15, the third electrode E13, and the first electrode E11 may be connected vertically in FIG. 4, but are not limited thereto. For example, the contact positions of the electrodes PXL, E15, E13, and E11 may be dispersed without overlapping in a plane.
도 3 및 도 4와 같은 수직 적층 구조의 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)는 적어도 일부가 서로 연결되어 하나의 스위치 소자로 구현될 수 있다. The first thin film transistor T1 and the second thin film transistor T2 of the vertical stacked structure as shown in FIGS. 3 and 4 may be at least partially connected to each other to form a single switch element.
도 5는 제1 및 제2 박막 트랜지스터들의 조합으로 화소의 스위치 소자를 구현한 예를 보여 주는 회로도. 5 is a circuit diagram showing an example of implementing a switching element of a pixel in combination with the first and second thin film transistors.
도 5를 참조하면, 유기발광 다이오드 표시장치의 화소는 유기 발광 다이오드(Organic Light Emitting Diode, OLED), 스토리지 커패시터(Cst), 하나 이상의 스위치 소자 (ST1, ST2, ST3, ST4)와 구동 소자(DT)를 포함한다. 5, a pixel of the organic light emitting diode display device includes an organic light emitting diode (OLED), a storage capacitor Cst, one or more switch devices ST1, ST2, ST3, and ST4, a driving device DT ).
구동 소자(DT)는 제1 노드를 통해 인가되는 게이트 전압에 따라 유기 발광 다이오드(OLED)로 흐르는 전류양을 조절한다. 구동 소자(DT)는 유기 발광 다이오드(OLED)가 발광하는 동안 온 상태를 유지하기 때문에 구동 시간이 길다. 구동 소자(DT)는 다결정 반도체 패턴(ACT1)을 갖는 제1 박막 트랜지스터(T1)로 구현되는 것이 유리하다. 이는 다결정 반도체는 산화물 반도체에 비하여 전하 이동도가 높기 때문이다. 유기 발광 다이오드(OLED)의 발광 기간 동안 제1 노드(A)에 데이터 전압이 공급되기 때문에 구동 소자(DT)의 게이트 전압은 데이터 전압과 같다. 구동 소자(DT)의 게이트는 제1 노드(A)에 연결된다. 구동 소자(D1)의 드레인은 VDD 배선에 연결되어 화소 구동 전압(VDD)을 공급 받는다. 화소 구동 전압(VDD)은 저전위 기저전압(VSS) 보다 높은 전압이다. 구동 소자(DT)의 소스는 제2 노드(B)에 연결된다. 유기 발광 다이오드(OLED)의 애노드는 제2 노드(B)에 연결되고, 캐소드는 VSS 배선에 연결되어 저전위 기저전압을 공급 받는다. The driving element DT adjusts the amount of current flowing to the organic light emitting diode OLED according to the gate voltage applied through the first node. Since the driving element DT maintains the ON state while the organic light emitting diode OLED emits light, the driving time is long. It is advantageous that the driving element DT is realized by the first thin film transistor T1 having the polycrystalline semiconductor pattern ACT1. This is because the polycrystalline semiconductor has higher charge mobility than the oxide semiconductor. Since the data voltage is supplied to the first node A during the light emitting period of the organic light emitting diode OLED, the gate voltage of the driving device DT is equal to the data voltage. The gate of the driving element DT is connected to the first node A. [ The drain of the driving element D1 is connected to the VDD wiring and receives the pixel driving voltage VDD. The pixel driving voltage VDD is higher than the low potential base voltage VSS. And the source of the driving element DT is connected to the second node B. [ The anode of the organic light emitting diode (OLED) is connected to the second node (B), and the cathode is connected to the VSS wiring to receive the low potential base voltage.
스토리지 커패시터(Cst)는 제1 노드(A)와 제2 노드(B) 사이에 연결되어 구동 소자의 게이트-소스 간 전압(Vgs)을 유지한다. The storage capacitor Cst is connected between the first node A and the second node B to maintain the gate-source voltage Vgs of the driving element.
제1 및 제2 스위치 소자(ST1, ST2)는 스캔 신호에 응답하여 데이터 라인으로부터의 데이터 전압을 제1 노드(A)에 공급한다. 제1 및 제2 스위치 소자(ST1, ST2) 중 어느 하나는 제1 박막 트랜지스터(T1)이고 다른 하나는 제2 박막 트랜지스터(T2)로 구현될 수 있다. 제2 박막 트랜지스터(T2)의 산화물 반도체 패턴(ACT2)은 오프 전류가 낮기 때문에 온 상태 보다 오프 상태가 월등히 긴 스위치 소자(ST1, ST2)에 적용되면 대기 모드나 저속 구동에서 소비 전력을 줄이고 스토리지 커패시터(Cst)의 방전 패스(discharging path)를 차단하여 저속 구동에서 리프레시 레이트(Refresh rate)를 더욱 낮출 수 있게 한다. The first and second switch elements ST1 and ST2 supply the data voltage from the data line to the first node A in response to the scan signal. Either one of the first and second switch elements ST1 and ST2 may be implemented as a first thin film transistor T1 and the other as a second thin film transistor T2. Since the oxide semiconductor pattern ACT2 of the second thin film transistor T2 is applied to the switch elements ST1 and ST2 which are much longer off than the on state because of the low off current, the power consumption is reduced in the standby mode or low- The discharging path of the capacitor Cst is blocked to further lower the refresh rate in the low-speed driving.
제1 스위치 소자(ST1)는 데이터 라인에 연결된 드레인, 스캔 신호(SCAN)가 입력되는 게이트, 및 제2 스위치 소자(ST2)의 드레인에 연결된 소스를 포함한다. 제2 스위치 소자(ST2)는 제1 스위치 소자(ST1)의 소스에 연결된 드레인, 스캔 신호(SCAN)가 입력되는 게이트, 및 제1 노드(A)에 연결된 소스를 포함한다. 제1 및 제2 스위치 소자(ST1, ST2)의 게이트는 스캔 신호(SCAN)가 인가되는 스캔 라인에 연결된다. 제1 및 제2 스위치 소자(ST1, ST2)는 스캔 신호(SCAN)에 응답하여 동시에 턴-온되는 하나의 스위치 소자로 동작한다. 이 스위치 소자들(ST1, ST2)은 데이터 전압을 화소에 공급하기 위하여 1 수평 기간 보다 작은 아주 짧은 시간 동안 턴-온(turn-on)되고 대부분의 시간 동안 턴-오프(turn-off)되어 오프 상태를 유지한다. 스위치 소자들(ST1, ST2) 적어도 하나는 오프 전류가 낮은 제2 박막 트랜지스터(T2)로 구현되는 것이 소비 전력 면에서 유리하다. 스위치 소자들(ST1, ST2) 중 어느 하나는 이동도가 높은 제1 박막 트랜지스터(T1)로 구현되는 것이 응답 속도나 구동 신뢰성 면에서 유리하다. The first switch element ST1 includes a drain connected to the data line, a gate to which the scan signal SCAN is inputted, and a source connected to the drain of the second switch element ST2. The second switch element ST2 includes a drain connected to the source of the first switch element ST1, a gate to which the scan signal SCAN is inputted, and a source connected to the first node A. [ The gates of the first and second switch elements ST1 and ST2 are connected to a scan line to which a scan signal SCAN is applied. The first and second switch elements ST1 and ST2 operate as one switch element which is simultaneously turned on in response to the scan signal SCAN. These switch elements ST1 and ST2 are turned on for a very short time less than one horizontal period to supply the data voltage to the pixel and are turned off for most of the time to be turned off State. At least one of the switch elements ST1 and ST2 is advantageously realized as a second thin film transistor T2 having a low off current in terms of power consumption. Either one of the switching elements ST1 and ST2 is realized by the first thin film transistor T1 having high mobility, which is advantageous in response speed and driving reliability.
제3 및 제4 스위치 소자(ST3, ST4)는 센싱 신호에 응답하여 기준 전압(Vref) 또는 초기화 전압을 제2 노드(B)에 공급하고, 제2 노드(B)의 전압을 도시하지 않은 샘플 & 홀더(Sample & holder)에 공급한다. 제3 및 제4 스위치 소자(ST3, ST4), 샘플 & 홀더, 및 ADC(Analog-to-Digital Converter)는 구동 소자(DT) 혹은 유기 발광 다이오드(OLED)의 특성 변화를 센싱하는 센싱 회로를 구성한다. 제3 및 제4 스위치 소자(ST3, ST4) 중 어느 하나는 제1 박막 트랜지스터(T1)이고 다른 하나는 제2 박막 트랜지스터(T2)로 구현될 수 있다. 제2 박막 트랜지스터(T2)의 산화물 반도체 패턴(ACT2)은 오프 전류가 낮기 때문에 온 상태 보다 오프 상태가 월등히 긴 스위치 소자(ST3, ST4)에 적용되면 대기 모드나 저속 구동에서 소비 전력을 줄이고 스토리지 커패시터(Cst)의 방전 패스(discharging path)를 차단하여 저속 구동에서 리프레시 레이트를 더욱 낮출 수 있게 한다. The third and fourth switch elements ST3 and ST4 supply the reference voltage Vref or the initialization voltage to the second node B in response to the sensing signal and the voltage of the second node B & Holder (Sample & holder). The third and fourth switch elements ST3 and ST4, the sample holder and the ADC constitute a sensing circuit for sensing a change in characteristics of the driving element DT or the organic light emitting diode OLED do. One of the third and fourth switch elements ST3 and ST4 may be implemented as a first thin film transistor T1 and the other as a second thin film transistor T2. Since the oxide semiconductor pattern ACT2 of the second thin film transistor T2 is applied to the switch elements ST3 and ST4 which are much longer off than the on state because of the low off current, the power consumption in the standby mode or low- The discharging path of the capacitor Cst is blocked to further lower the refresh rate in the low-speed driving.
제3 스위치 소자(ST3)는 제2 노드(A) 에 연결된 드레인, 센싱 신호(SENSE)가 입력되는 게이트, 및 제4 스위치 소자(ST4)의 드레인에 연결된 소스를 포함한다. 제4 스위치 소자(ST4)는 제2 스위치 소자(ST2)의 소스에 연결된 드레인, 센싱 신호(SENSE)가 입력되는 게이트, 및 기준 전압 배선에 연결된 소스를 포함한다. 제3 및 제4 스위치 소자(ST3, ST4)의 게이트는 센싱 신호(SENSE)가 인가되는 센싱 제어 라인에 연결된다. 제3 및 제4 스위치 소자(ST3, ST4)는 센싱 신호(SENSE)에 응답하여 동시에 턴-온되는 하나의 스위치 소자로 동작한다. 이 스위치 소자들(ST3, ST4)은 제2 노드(A)의 전압을 공급하기 위하여 아주 짧은 시간 동안 턴-온되고 대부분의 시간 동안 오프 상태를 유지한다. 스위치 소자들(ST3, ST4) 적어도 하나는 오프 전류가 낮은 제2 박막 트랜지스터(T2)로 구현되는 것이 소비 전력 면에서 유리하다. 스위치 소자들(ST3, ST4) 중 어느 하나는 이동도가 높은 제1 박막 트랜지스터(T1)로 구현되는 것이 응답 속도나 구동 신뢰성 면에서 유리하다. The third switch element ST3 includes a drain connected to the second node A, a gate to which the sensing signal SENSE is input, and a source connected to the drain of the fourth switch element ST4. The fourth switch element ST4 includes a drain connected to the source of the second switch element ST2, a gate to which the sense signal SENSE is input, and a source connected to the reference voltage wiring. The gates of the third and fourth switch elements ST3 and ST4 are connected to a sensing control line to which the sensing signal SENSE is applied. The third and fourth switch elements ST3 and ST4 operate as a single switch element which is simultaneously turned on in response to the sensing signal SENSE. These switch elements ST3 and ST4 are turned on for a very short time to supply the voltage of the second node A and remain off for most of the time. At least one of the switch elements ST3 and ST4 is advantageously realized as a second thin film transistor T2 having a low off current in terms of power consumption. Either one of the switching elements ST3 and ST4 is realized by the first thin film transistor T1 having high mobility, which is advantageous in response speed and driving reliability.
제1 및 제2 박막 트랜지스터(T1, T2)는 도 6 내지 도 12와 같이 다양한 평판표시장치에 적용될 수 있다. The first and second thin film transistors T1 and T2 may be applied to various flat panel display devices as shown in FIG. 6 to FIG.
< 제1 응용 예 >≪ First application example >
지금까지 설명한 서로 다른 박막 트랜지스터들을 구비한 박막 트랜지스터 기판은, 다양한 평판 표시장치에 응용될 수 있다. 본 발명에서 제시한 바와 같이, 서로 다른 특징을 갖는 박막 트랜지스터들을 하나의 기판에 형성한 경우에 얻을 수 있는 장점은 다양하다. 이하, 도 6을 참조하여, 본 발명의 제1 응용 예에 의한 박막 트랜지스터 기판을 사용한 표시장치에서 어떠한 특징이 있으며, 어떠한 장점을 기대할 수 있는지 상세히 설명한다. 도 6은 본 발명의 제1 응용 예에 따른 표시장치의 구성을 개략적으로 보여 주는 블록도이다.The thin film transistor substrate having the thin film transistors described above can be applied to various flat panel display devices. As described in the present invention, various advantages can be obtained when the thin film transistors having different characteristics are formed on one substrate. Hereinafter, with reference to FIG. 6, a description will be given in detail of what features and advantages can be expected in a display device using the thin film transistor substrate according to the first application example of the present invention. 6 is a block diagram schematically showing a configuration of a display device according to a first application example of the present invention.
도 6을 참조하면, 본 발명의 표시장치는 화소 어레이에 입력 영상을 표시하는 표시패널(100)과, 표시패널(100)에 데이터를 기입하는 표시패널 구동 회로를 포함한다. Referring to Fig. 6, the display apparatus of the present invention includes a
표시패널(100)는 사용자의 터치 입력을 센싱하기 위한 터치 센서들을 포함할 수 있다. The
표시패널 구동 회로는 데이터 구동부(200), 멀티플렉서(MUX, 210), 게이트 구동부(300) 등을 포함한다. 표시패널 구동 회로는 터치 센서 구동 회로를 더 포함할 수 있다. 또한, 표시패널 구동 회로는 이러한 구동 회로(200, 210, 300)의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(timing controller)를 더 포함할 수 있다. The display panel drive circuit includes a
제1 및 제2 박막 트랜지스터들(T1, T2) 중 하나 이상은 표시패널(100)의 화소들 각각에 형성되어 화소들에 기입되는 데이터 전압을 스위칭하거나 픽셀들을 구동하는 박막 트랜지스터일 수 있다. 유기발광 다이오드 표시장치의 경우에, 제2 박막 트랜지스터(T2)는 화소의 스위치 소자로 적용되고, 제1 박막 트랜지스터(T1)는 구동 소자로 적용될 수 있으나 이에 한정되지 않는다. 제1 및 제2 박막 트랜지스터(T1, T2)는 조합되어 하나의 스위치 소자나 하나의 구동 소자로 적용될 수도 있다.At least one of the first and second thin film transistors T1 and T2 may be a thin film transistor formed in each of the pixels of the
모바일 기기나 웨어러블 기기에서 소비 전력을 줄이기 위하여 프레임 레이트(Frame rate)를 낮추는 저속 구동 방법이 시도되고 있다. 이 경우에, 정지 영상이나 데이터의 업데이트 주기가 늦은 영상에서 프레임 주파수를 낮출 수 있다. 그런데 프레임 레이트를 낮추면, 데이터 전압이 바뀔 때마다 휘도가 번쩍이는 현상이 보이거나 픽셀의 전압 방전 시간이 길어져 데이터 업데이트 주기로 휘도가 깜빡이는 플리커 현상이 보일 수 있다. 본 발명의 제1 및 제2 박막 트랜지스터(T1, T2)를 화소에 적용하면 저속 구동 시의 플리커 문제를 해결할 수 있다.In order to reduce power consumption in a mobile device or a wearable device, a low-speed driving method of lowering a frame rate has been attempted. In this case, the frame frequency can be lowered in an image in which the update period of a still image or data is slow. However, if the frame rate is lowered, a flickering phenomenon may be seen every time the data voltage is changed, or a flicker phenomenon may occur in which the voltage is discharged for a long time and the luminance is flickered at the data update period. When the first and second thin film transistors T1 and T2 of the present invention are applied to pixels, the flicker problem at low speed driving can be solved.
저속 구동시에 데이터 업데이트 주기가 길어지면 스위칭 박막 트랜지스터의 누설 전류량이 커진다. 스위치 박막 트랜지스터의 누설 전류는 스토리지 커패시터(STG)의 전압과 구동 박막 트랜지스터의 게이트-소스 간 전압의 저하를 초래한다. 본 발명은 산화물 트랜지스터인 제2 박막 트랜지스터를 화소의 스위치 박막 트랜지스터로 적용할 수 있다. 산화물 트랜지스터는 오프 커런트가 낮기 때문에 스토리지 커패시터와 구동 박막 트랜지스터의 게이트 전극의 전압 강하를 방지할 수 있다. 따라서, 본 발명은 저속 구동시 플리커를 방지할 수 있다.If the data update period becomes longer at the time of low speed driving, the leakage current amount of the switching thin film transistor becomes large. The leakage current of the switch thin film transistor causes the voltage of the storage capacitor STG and the gate-source voltage of the driving thin film transistor to be lowered. The present invention can be applied to a thin film transistor of a pixel as a second thin film transistor which is an oxide transistor. Since the oxide transistor has a low off-current, the voltage drop of the gate electrode of the storage capacitor and the driving thin film transistor can be prevented. Therefore, the present invention can prevent flicker in low-speed driving.
폴리 실리콘 트랜지스터인 제1 박막 트랜지스터를 화소의 구동 박막 트랜지스터로 적용하면 전자의 이동도가 높기 때문에 유기 발광 다이오드로 공급되는 전류양을 크게 할 수 있다. 따라서, 본 발명은 화소의 스위치 소자에 제2 박막 트랜지스터(T2)를 적용하고, 화소의 구동 소자에 제1 박막 트랜지스터(T1)를 적용하여 소비 전력을 대폭 낮추면서 화질 저하를 방지할 수 있다.When the first thin film transistor, which is a polysilicon transistor, is applied to a driving thin film transistor of a pixel, the amount of current supplied to the organic light emitting diode can be increased because of high mobility of electrons. Accordingly, the second thin film transistor T2 is applied to the switching element of the pixel and the first thin film transistor T1 is applied to the driving element of the pixel, thereby reducing the power consumption and preventing the deterioration of image quality.
본 발명은 소비전력을 줄이기 위해서 저속 구동 방법을 적용할 때 화질 저하를 방지할 수 있기 때문에 모바일 기기나 웨어러블 기기에 적용하는데에 효과적이다. 일례로, 휴대용 전자시계는 소비전력을 낮추기 위하여 1초 단위로 표시화면의 데이터를 업데이트할 수 있다. 이때의 프레임 주파수는 1Hz이다. 본 발명은 1Hz 또는 정지영상에 가까운 구동 주파수를 이용하여도 플리커 없는 우수한 화질을 구현할 수 있다. 본 발명은 모바일 기기나 웨어러블 기기의 대기 화면에서 정지 영상의 프레임 레이트를 크게 낮추어 화질 저하 없이 소비 전력을 대폭 감소시킬 수 있다. 그 결과, 본 발명은 모바일 기기나 웨어러블 기기의 화질을 개선하고 배터리 수명을 길게 하여 휴대성을 높일 수 있다. 본 발명은 데이터 업데이트 주기가 매우 긴 전자책(E-Book)에서도 화질 저하 없이 소비전력을 크게 줄일 수 있다.The present invention is effective for application to a mobile device or a wearable device because it can prevent degradation in image quality when a low-speed driving method is applied to reduce power consumption. For example, a portable electronic watch can update data on the display screen in 1-second increments to reduce power consumption. The frame frequency at this time is 1 Hz. The present invention can realize excellent picture quality without flicker even by using a driving frequency close to 1 Hz or a still image. The present invention significantly reduces the frame rate of a still image on a standby screen of a mobile device or a wearable device, thereby greatly reducing power consumption without deteriorating picture quality. As a result, the present invention improves the image quality of a mobile device or a wearable device and lengthens battery life, thereby enhancing portability. The present invention can significantly reduce the power consumption without lowering the picture quality even in an e-book with a very long data updating period.
제1 및 제2 박막 트랜지스터들(T1, T2) 중 하나 이상은 구동회로 예를 들면, 도 6에서 데이터 구동부(200), 멀티플렉서(MUX, 210), 게이트 구동부(300) 중 하나 이상에 내장되어 구동 회로를 구성할 수 있다. 이 구동 회로는 화소에 데이터를 기입한다. 또한, 제1 및 제2 박막 트랜지스터들(T1, T2) 중에서 어느 하나는 화소 내에 형성되고 다른 하나는 구동회로에 형성될 수 있다. 데이터 구동부(200)는 입력 영상의 데이터를 데이터 전압으로 변환하여 출력한다. 멀티플렉서(210)는 데이터 구동부(200)로부터의 데이터 전압을 다수의 데이터 라인들(DL)로 시분할 분배함으로써 데이터 구동부(200)의 출력 채널 수를 줄인다. 게이트 구동부(300)는 데이터 전압에 동기되는 스캔 신호(또는 게이트 신호)를 게이트 라인(GL)으로 출력하여 입력 영상의 데이터가 기입되는 화소를 라인 단위로 순차적으로 선택한다. 게이트 구동부(300)의 출력 채널 수를 줄이기 위하여, 게이트 구동부(300)와 게이트 라인들(GL) 사이에 도시하지 않은 멀티플렉서가 추가될 수 있다. 멀티플렉서(210)와 게이트 구동부(300)는 도 6과 같이 화소 어레이와 함께 박막 트랜지스터 기판 상에 직접 형성할 수 있다. 멀티플렉서(210)와 게이트 구동부(300)는 도 6과 같이 비 표시 영역에 배치되고, 화소 어레이는 표시 영역에 배치된다. 화소 어레이에서, 데이터 라인들과 게이트 라인들이 교차되고, 화소들이 매트릭스 형태로 배치된다. 게이트 라인들은 게이트 신호 또는 스캔 신호가 인가되는 스캔 라인과, 센싱 신호가 인가되는 센싱 라인을 포함한다. 비 표시 영역은 화소 어레이 밖에 배치된 베젤(bezel) 영역을 포함한다. One or more of the first and second thin film transistors T1 and T2 may be incorporated in at least one of a driving circuit, for example, a
본 발명의 표시장치는 박막 트랜지스터를 이용한 능동형 표시장치 예를 들면, 액정 표시장치, 유기발광 다이오드 표시장치 및 전기영동 표시장치 등 박막 트랜지스터가 필요한 어떠한 표시장치에도 적용될 수 있다. 이하, 도면들을 더 참조하여, 본 발명에 의한 박막 트랜지스터 기판을 적용한 표시장치의 응용 예들에 대해서 설명한다.The display device of the present invention can be applied to an active display device using a thin film transistor, for example, a liquid crystal display device, an organic light emitting diode display device, an electrophoretic display device, or any display device requiring a thin film transistor. Hereinafter, with reference to the drawings, application examples of a display apparatus to which the thin film transistor substrate according to the present invention is applied will be described.
< 제2 응용 예 >≪ Second application example >
도 7은 본 발명의 제2 응용 예에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 8은 도 7에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이다.FIG. 7 is a plan view of a thin film transistor substrate having an oxide semiconductor layer included in a fringe field type liquid crystal display device, which is a horizontal electric field type according to a second application example of the present invention. 8 is a cross-sectional view of the thin film transistor substrate shown in FIG. 7 taken along the cutting line I-I '.
도 7 및 도 8에 도시된 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 라인(GL) 및 데이터 라인(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 라인(GL)과 데이터 라인(DL)의 교차 구조에 의해 화소 영역이 정의된다.The thin film transistor substrate having the metal oxide semiconductor layer shown in FIGS. 7 and 8 includes a gate line GL and a data line DL crossing a gate insulating film GI on a lower substrate SUB, And a thin film transistor (T) formed on the substrate. The pixel region is defined by the intersection structure of the gate line GL and the data line DL.
박막 트랜지스터(T)는 게이트 라인(GL)에서 분기한 게이트 전극(G), 데이터 라인(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며, 소스 전극(S)과 드레인 전극(D) 사이에 채널 영역을 구비하는 반도체 층(A)을 포함한다.The thin film transistor T includes a gate electrode G branched at the gate line GL, a source electrode S branched at the data line DL, a drain electrode D opposed to the source electrode S, And a semiconductor layer A which overlaps the gate electrode G on the insulating film GI and has a channel region between the source electrode S and the drain electrode D. [
게이트 라인(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)가 배치되어 있다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 라인(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)가 배치되어 있다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.At one end of the gate line GL, a gate pad GP for receiving a gate signal from the outside is disposed. The gate pad GP contacts the gate pad intermediate terminal IGT through the first gate pad contact hole GH1 passing through the gate insulating film GI. The gate pad intermediate terminal IGT contacts the gate pad terminal GPT through the second gate pad contact hole GH2 passing through the first protective film PA1 and the second protective film PA2. On one side of the data line DL, a data pad DP for receiving a pixel signal from the outside is disposed. The data pad DP contacts the data pad terminal DPT through the data pad contact hole DPH passing through the first protective film PA1 and the second protective film PA2.
화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 배치된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 라인(GL)과 나란하게 배열된 공통 배선(CL)과 접속될 수 있다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 또 다른 방법으로, 공통 전극(COM)은, 드레인 콘택홀(DH)이 배치되는 부분을 제외한, 기판(SUB) 전체 표면에 배치된 모양을 가질 수 있다. 즉, 데이터 라인(DL)의 상층부를 덮는 형태를 가져, 공통 전극(COM)이 데이터 라인(DL)을 차폐하는 기능을 할 수도 있다.And a pixel electrode PXL and a common electrode COM disposed in the pixel region with a second protective film PA2 interposed therebetween to form a fringe field. The common electrode COM may be connected to the common line CL arranged in parallel with the gate line GL. The common electrode COM is supplied with a reference voltage (or common voltage) for liquid crystal driving through the common line CL. Alternatively, the common electrode COM may have a shape arranged on the entire surface of the substrate SUB except for a portion where the drain contact hole DH is disposed. In other words, the common electrode COM may cover the upper portion of the data line DL, and may serve to shield the data line DL.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양한 형상을 가질 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 라인(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 배치하고, 화소 전극(PXL)을 최상위층에 배치하는 것이 바람직하다.The position and shape of the common electrode COM and the pixel electrode PXL may have various shapes according to the design environment and purpose. A constant reference voltage is applied to the common electrode COM, while a voltage value that varies from time to time is applied to the pixel electrode PXL according to the video data to be implemented. Therefore, parasitic capacitance may occur between the data line DL and the pixel electrode PXL. It is preferable that the common electrode COM is arranged first and the pixel electrode PXL is arranged on the uppermost layer since this parasitic capacitance causes a problem in image quality.
즉, 데이터 라인(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 적층하여 평탄화 막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 라인(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 라인(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다. 하지만 이에 국한하는 것은 아니며, 경우에 따라 화소 전극(PXL)을 먼저 배치하고, 공통 전극(COM)을 최 상위층에 배치할 수도 있다.That is, the organic material having a low dielectric constant is thickly deposited on the first protective film PA1 covering the data line DL and the thin film transistor T to form the planarization film PAC, and then the common electrode COM is formed. After forming the second protective film PA2 covering the common electrode COM, the pixel electrode PXL overlapping the common electrode COM is formed on the second protective film PA2. The pixel electrode PXL is spaced apart from the data line DL by the first protective film PA1, the planarization film PAC and the second protective film PA2, The parasitic capacitance can be reduced. However, the present invention is not limited thereto. In some cases, the pixel electrode PXL may be arranged first, and the common electrode COM may be arranged on the uppermost layer.
공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형을 가지며, 화소 전극(PXL)은 다수 개의 선분 형상을 갖는다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 이로써, 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성된다. 프린지 필드형 전계에 의해, 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.The common electrode COM has a rectangular shape corresponding to the shape of the pixel region, and the pixel electrode PXL has a plurality of line segments. In particular, the pixel electrode PXL has a structure in which the pixel electrode PXL is vertically overlapped with the common electrode COM via the second protective film PA2. Thus, a fringe field is formed between the pixel electrode PXL and the common electrode COM. By the fringe field type electric field, the liquid crystal molecules arranged in the horizontal direction between the thin film transistor substrate and the color filter substrate are rotated by dielectric anisotropy. The transmittance of light passing through the pixel region is varied according to the degree of rotation of the liquid crystal molecules, thereby realizing the gradation.
본 발명의 제2 응용 예를 설명하는 도 7 및 8에서는, 편의상, 액정 표시장치에서 박막 트랜지스터(T)의 구조를 개략적으로만 도시하였다. 본 발명의 제1 내지 제2 실시 예에서 설명한 제1 또는 제2 박막 트랜지스터들(T1, T2)의 구조를 적용할 수 있다. 예를 들어, 저속 구동이 필요한 경우, 산화물 반도체 층을 구비한 제2 박막 트랜지스터(T2)를 적용할 수 있다. 저 소비 전력이 필요한 경우, 다결정 반도체 층을 구비한 제1 박막 트랜지스터(T1)를 적용할 수 있다. 또는 제1 및 제2 박막 트랜지스터(T1, T2)들을 모두 구비하면서, 서로를 연결하도록 구성하여, 상호 보완할 수 있도록 구성할 수도 있다.7 and 8 for explaining a second application example of the present invention, the structure of the thin film transistor T in the liquid crystal display device has been schematically illustrated for the sake of convenience. The structures of the first and second thin film transistors T1 and T2 described in the first and second embodiments of the present invention can be applied. For example, when low-speed driving is required, a second thin film transistor T2 having an oxide semiconductor layer can be applied. When a low power consumption is required, the first thin film transistor T1 having a polycrystalline semiconductor layer can be applied. Or the first and second thin film transistors T1 and T2 may be connected to each other so as to complement each other.
< 제3 응용 예 >≪ Third application example >
도 9는 액티브 본 발명의 제3 응용 예에 의한 매트릭스 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도이다. 도 10은 도 9에서 절취선 II-II'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다.9 is a plan view showing the structure of a pixel in a matrix organic light emitting diode display device according to a third application example of the active present invention. FIG. 10 is a cross-sectional view showing the structure of an active matrix organic light emitting diode display device cut along a perforated line II-II 'in FIG.
도 9 및 10을 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치는 스위칭 박막 트랜지스터(ST), 스위칭 박막 트랜지스터와 연결된 구동 박막 트랜지스터(DT), 구동 박막 트랜지스터(DT)에 접속된 유기발광 다이오드(OLE)를 포함한다.9 and 10, the active matrix organic light emitting diode display device includes a switching thin film transistor ST, a driving thin film transistor DT connected to the switching thin film transistor, an organic light emitting diode OLE connected to the driving thin film transistor DT, .
스위칭 박막 트랜지스터(ST)는 기판(SUB) 위에서, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 부위에 배치되어 있다. 스위칭 박막 트랜지스터(ST)는, 스캔 신호에 응답하여 데이터 라인(DL)으로부터의 데이터 전압을 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 보조 용량(STG)에 공급함으로써, 화소를 선택하는 기능을 한다. 스위칭 박막 트랜지스터(ST)는 게이트 라인(GL)에서 분기하는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고 구동 박막 트랜지스터(DT)는, 게이트 전압에 따라 화소의 유기발광 다이오드(OLE)에 흐르는 전류를 조절함으로써, 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 유기발광 다이오드(OLE)를 구동한다.The switching thin film transistor ST is arranged on the substrate SUB at a portion where the gate line GL and the data line DL cross each other. The switching thin film transistor ST supplies a data voltage from the data line DL to the gate electrode DG and the storage capacitor STG of the driving thin film transistor DT in response to a scan signal, . The switching thin film transistor ST includes a gate electrode SG branched from the gate line GL, a semiconductor layer SA, a source electrode SS and a drain electrode SD. The driving thin film transistor DT drives the organic light emitting diode OLE of the pixel selected by the switching thin film transistor ST by adjusting the current flowing through the organic light emitting diode OLE of the pixel according to the gate voltage.
구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체 층(DA), VDD 배선에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. VDD 배선은 화소 구동 전압(VDD)을 화소들에 공급한다. 구동 박막 트랜지스터(DT)의 드레인 전극(DD)은 유기발광 다이오드(OLE)의 애노드 전극(ANO)과 연결되어 있다. 애노드 전극(ANO)과 캐소드 전극(CAT) 사이에는 유기발광 층(OL)이 개재되어 있다. 캐소드 전극(CAT)은 기저 배선(VSS)에 연결된다.The driving thin film transistor DT includes a gate electrode DG connected to the drain electrode SD of the switching thin film transistor ST and a source electrode DS connected to the semiconductor layer DA, . The VDD wiring supplies the pixel driving voltage VDD to the pixels. The drain electrode DD of the driving thin film transistor DT is connected to the anode electrode ANO of the organic light emitting diode OLE. An organic light emitting layer OL is interposed between the anode electrode ANO and the cathode electrode CAT. The cathode electrode CAT is connected to the base wiring VSS.
좀 더 상세히 살펴보기 위해 도 10을 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치의 기판(SUB) 상에 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)의 게이트 전극(SG, DG)이 배치되어 있다. 그리고 게이트 전극(SG, DG) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 전극(SG, DG)과 중첩되는 게이트 절연막(GI)의 일부에 반도체 층(SA, DA)이 배치되어 있다. 반도체 층(SA, DA) 위에는 일정 간격을 두고 소스 전극(SS, DS)과 드레인 전극(SD, DD)이 마주보도록 배치되어 있다. 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)은 게이트 절연막(GI)을 관통하는 드레인 콘택 홀(DH)을 통해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 접촉한다. 이와 같은 구조를 갖는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 덮는 보호막(PAS)이 전체 표면에 적층되어 있다.10, gate electrodes SG and DG of a switching thin film transistor ST and a driving thin film transistor DT are arranged on a substrate SUB of an active matrix organic light emitting diode display device have. A gate insulating film GI covers the gate electrodes SG and DG. The semiconductor layers SA and DA are disposed in a part of the gate insulating film GI overlapping the gate electrodes SG and DG. The source electrodes SS and DS and the drain electrodes SD and DD are disposed to face the semiconductor layers SA and DA at regular intervals. The drain electrode SD of the switching thin film transistor ST is in contact with the gate electrode DG of the driving thin film transistor DT through the drain contact hole DH passing through the gate insulating film GI. A protective film PAS covering the switching thin film transistor ST and the driving thin film transistor DT having such a structure is laminated on the entire surface.
애노드 전극(ANO)의 영역에 해당하는 부분에 칼라 필터(CF)가 배치되어 있다. 칼라 필터(CF)는 가급적 넓은 면적을 갖는 것이 바람직하다. 예를 들어, 데이터 라인(DL), VDD 배선 및 전단의 게이트 라인(GL)의 많은 영역과 중첩하는 형상을 갖는 것이 바람직하다. 이와 같이 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 및 칼라 필터(CF)들이 배치된 기판의 표면은 평탄하지 못하고, 단차가 심하다. 유기발광 층(OL)은 평탄한 표면에 적층되어야 발광이 일정하고 고르게 발산될 수 있다. 따라서, 기판의 표면을 평탄하게 할 목적으로 평탄화 막(PAC) 혹은 오버코트 층(OC)을 기판 전면에 적층한다.And a color filter CF is disposed at a portion corresponding to the region of the anode electrode ANO. It is preferable that the color filter CF has a large area as much as possible. For example, it is preferable to have a shape that overlaps with many regions of the data line DL, the VDD wiring, and the gate line GL at the previous stage. Thus, the surface of the substrate on which the switching thin film transistor ST, the driving thin film transistor DT, and the color filters CF are disposed is not flat, and the steps are severe. The organic light emitting layer OL must be laminated on a flat surface so that light emission can be constantly and evenly emitted. Therefore, the planarizing film (PAC) or the overcoat layer (OC) is laminated on the entire surface of the substrate in order to flatten the surface of the substrate.
그리고 오버코트 층(OC) 위에 유기발광 다이오드(OLE)의 애노드 전극(ANO)이 배치되어 있다. 여기서, 애노드 전극(ANO)은 오버코트 층(OC) 및 보호막(PAS)에 형성된 화소 콘택 홀(PH)을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 연결된다.An anode electrode ANO of the organic light emitting diode OLE is disposed on the overcoat layer OC. The anode electrode ANO is connected to the drain electrode DD of the driving thin film transistor DT through the pixel contact hole PH formed in the overcoat layer OC and the protective film PAS.
애노드 전극(ANO)이 배치된 기판 위에서, 화소 영역을 정의하기 위해 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 그리고 각종 배선들(DL, GL, VDD)이 배치된 영역 위에 뱅크(BA)(혹은, 뱅크 패턴)가 배치되어 있다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO)이 발광 영역이 된다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO) 위에 유기발광 층(OL)이 적층되어 있다. 그리고 유기발광 층(OL) 위에 캐소드 전극(CAT)이 순차적으로 적층되어 있다. 유기발광 층(OL)이 백색광을 발하는 유기물질로 이루어진 경우, 아래에 위치한 칼라 필터(CF)에 의해 각 화소에 배정된 색상을 나타낸다. 도 10과 같은 구조를 갖는 유기발광 다이오드 표시장치는 아래 방향으로 발광하는 하부 발광(Bottom Emission) 표시 장치가 된다.On the substrate on which the anode electrode ANO is arranged, a bank BA is formed on a region where the switching thin film transistor ST, the driving thin film transistor DT and the various wirings DL, GL and VDD are arranged to define a pixel region. (Or a bank pattern) is disposed. And the anode electrode ANO exposed by the bank BA becomes a light emitting region. An organic light emitting layer OL is laminated on the anode electrode ANO exposed by the bank BA. A cathode electrode (CAT) is sequentially formed on the organic light emitting layer (OL). In the case where the organic light emitting layer OL is made of an organic material emitting white light, a color assigned to each pixel is represented by a color filter CF positioned below. The organic light emitting diode display device having the structure as shown in FIG. 10 is a bottom emission display device emitting light in a downward direction.
구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 애노드 전극(ANO) 전극 사이에는 보조 용량(혹은, 'Storage Capacitance') (STG)이 배치되어 있다. 보조 용량(STG)은 구동 박막 트랜지스터(DT)에 연결되어 스위칭 박막 트랜지스터(ST)에 의해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)에 인가되는 전압이 안정하게 유지되도록 한다.A storage capacitor (or 'Storage Capacitance') STG is disposed between the gate electrode DG and the anode electrode ANO of the driving thin film transistor DT. The storage capacitor STG is connected to the driving thin film transistor DT so that the voltage applied to the gate electrode DG of the driving thin film transistor DT is stably maintained by the switching thin film transistor ST.
상기와 같이 박막 트랜지스터 기판을 응용함으로써, 고품질의 능동형 표시장치를 구현할 수 있다. 특히, 더욱 우수한 구동 특성을 갖도록 하기 위해서, 박막 트랜지스터의 반도체 층을 금속 산화물 반도체 물질로 형성하는 것이 바람직하다.By applying the thin film transistor substrate as described above, a high-quality active display device can be realized. Particularly, in order to have more excellent driving characteristics, it is preferable to form the semiconductor layer of the thin film transistor with a metal oxide semiconductor material.
금속 산화물 반도체 물질은 빛에 노출된 상태로 전압 구동될 경우 그 특성이 급격히 열화 되는 특성이 있다. 따라서, 반도체 층의 상부 및 하부에서 외부로부터 유입되는 빛을 차단할 수 있는 구조를 갖는 것이 바람직하다. 앞에서 설명한, 박막 트랜지스터 기판의 경우, 박막 트랜지스터는 바텀 게이트(Bottom Gate) 구조를 갖는 것이 바람직하다. 즉, 하부에서 유입되는 빛은 금속 물질인 게이트 전극(G)에 의해 어느 정도 차단할 수 있다.The metal oxide semiconductor material is characterized in that its characteristics are rapidly deteriorated when voltage is driven in a state exposed to light. Therefore, it is preferable that the semiconductor layer has a structure capable of blocking light emitted from the outside at the top and bottom of the semiconductor layer. In the case of the thin film transistor substrate described above, the thin film transistor preferably has a bottom gate structure. That is, the light incident from the bottom can be blocked to some extent by the gate electrode G which is a metal material.
이와 같이, 지금까지 평판 표시장치용 박막 트랜지스터 기판에는, 매트릭스 방식으로 배열된 다수 개의 화소 영역들이 배치된다. 또한, 각 단위 화소 영역들에는 적어도 하나 이상의 박막 트랜지스터가 배치된다. 즉, 기판 전체 영역에는 다수 개의 박막 트랜지스터들이 분포된 구조를 갖는다. 다수 개의 화소들 각각의 구조가 모두 동일한 목적으로 사용하고 동일한 품질과 성질을 가져야 하므로, 동일한 구조로 형성된다.As described above, a plurality of pixel regions arranged in a matrix manner are arranged in the thin film transistor substrate for a flat panel display. In addition, at least one or more thin film transistors are disposed in each unit pixel region. That is, the entire substrate region has a structure in which a plurality of thin film transistors are distributed. The structure of each of the plurality of pixels is formed with the same structure because they all have the same purpose and have the same quality and property.
하지만, 경우에 따라서는 박막 트랜지스터들의 특성을 다르게 할 필요가 있을 수도 있다. 예를 들어, 유기발광 다이오드 표시장치의 경우, 하나의 화소 영역 내에 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)를 포함한다. 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)는 그 목적이 서로 다르므로, 요구하는 특성도 다르다. 이를 위해, 동일한 구조와 동일한 반도체 채널층을 갖되 크기를 달리하여 각각의 기능에 맞도록 설계할 수 있다. 또는 필요하다면, 보상 박막 트랜지스터를 더 구비하여, 기능이나 성능을 보완할 수 있다.However, in some cases it may be necessary to vary the characteristics of the thin film transistors. For example, in the case of an organic light emitting diode display, a switching thin film transistor ST and a driving thin film transistor DT are included in one pixel region. Since the switching thin film transistor ST and the driving thin film transistor DT have different purposes, their required characteristics are also different. For this, it is possible to design a semiconductor channel layer having the same structure and the same semiconductor channel layer, but different sizes to suit respective functions. Alternatively, if necessary, a compensation thin film transistor may be further provided to complement the function or performance.
본 발명의 제3 응용 예를 설명하는 도 9 및 10에서는, 편의상, 유기발광 다이오드 표시장치의 박막 트랜지스터들(ST, DT)의 구조를 개략적으로만 도시하였다. 하지만, 본 발명의 제1 내지 제2 실시 예에서 설명한 제1 또는 제2 박막 트랜지스터들(T1, T2)의 구조를 적용할 수 있다. 예를 들어, 스위칭 박막 트랜지스터(ST)에는 산화물 반도체 층을 구비한 제2 박막 트랜지스터(T2)를 적용할 수 있다. 구동 박막 트랜지스터(DT)에는, 다결정 반도체 층을 구비한 제1 박막 트랜지스터(T1)를 적용할 수 있다. 이와 같이, 제1 및 제2 박막 트랜지스터(T1, T2)들을 모두 구비하면서, 서로의 장점으로 상대 박막 트랜지스터의 단점을 상호 보완할 수 있다.In FIGS. 9 and 10 illustrating a third application example of the present invention, the structure of the thin film transistors ST and DT of the organic light emitting diode display device is schematically shown for convenience. However, the structures of the first and second thin film transistors T1 and T2 described in the first and second embodiments of the present invention can be applied. For example, the second thin film transistor T2 having an oxide semiconductor layer may be applied to the switching thin film transistor ST. As the driving thin film transistor DT, a first thin film transistor T1 having a polycrystalline semiconductor layer can be applied. As described above, the disadvantages of the counter thin film transistor can be complemented by the advantages of the first and second thin film transistors T1 and T2.
< 제4 응용 예 >≪ Fourth application example >
또 다른 경우로, 표시장치의 비 표시 영역에 구동 소자를 내장한 박막 트랜지스터 기판을 사용하기도 한다. 이하, 도 11 및 12를 참조하여, 구동 소자를 표시 패널에 직접 형성한 경우에 대하여 상세히 설명한다.As another example, a thin film transistor substrate in which a driving element is embedded in a non-display region of a display device may be used. Hereinafter, the case where the driving elements are formed directly on the display panel will be described in detail with reference to Figs. 11 and 12. Fig.
도 11은 본 발명의 제4 응용 예에 의한 유기발광 다이오드 표시장치의 개략적인 구조를 나타내는 평면 확대도이다. 도 12는 도 11에서 절취선 III-III'으로 자른 도면으로 본 발명의 제4 응용 예에 의한 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다. 여기서는, 구동 소자를 내장한 평판 표시장치용 박막 트랜지스터 기판을 설명하는 것으로서, 표시 영역 내에 배치된 박막 트랜지스터 및 유기발광 다이오드에 대한 상세한 설명은 생략한다.11 is a plan enlarged view showing a schematic structure of an organic light emitting diode display device according to a fourth application example of the present invention. FIG. 12 is a cross-sectional view showing the structure of an organic light emitting diode display device according to a fourth application example of the present invention, cut along the perforated line III-III 'in FIG. Here, a thin film transistor substrate for a flat panel display in which a driving element is incorporated is described, and a detailed description of the thin film transistor and the organic light emitting diode arranged in the display region is omitted.
먼저, 도 11을 참조하여, 평면상에서의 구조에 대하여 설명한다. 본 발명의 제4 응용 예에 의한 게이트 구동부(GIP)를 내장한 유기발광 다이오드 표시장치는 영상 정보를 표시하는 표시 영역(AA)과, 표시 영역(AA)을 구동하기 위한 여러 소자들이 배치되는 비 표시 영역(NA)으로 구분된 기판(SUB)을 포함한다. 표시 영역(AA)에는 매트릭스 방식으로 배열된 복수 개의 화소 영역(PA)들이 정의된다. 도 11에서는 점선으로 화소 영역(PA)들을 표시하였다.First, the structure on a plane will be described with reference to FIG. The organic light emitting diode display device incorporating the gate driver (GIP) according to the fourth application example of the present invention includes a display area AA for displaying image information, a display area AA for driving various elements for driving the display area AA, And a substrate SUB divided into display areas NA. A plurality of pixel areas PA arranged in a matrix manner are defined in the display area AA. In Fig. 11, the pixel areas PA are indicated by dotted lines.
예를 들어, NxM 방식의 장방형으로 화소 영역(PA)들이 정의될 수 있다. 하지만, 반드시 이러한 방식에만 국한되는 것이 아니고, 다양한 방식으로 배열될 수도 있다. 각 화소 영역들이 동일한 크기를 가질 수도 있고, 서로 다른 크기를 가질 수도 있다. 또한, RGB(적녹청) 색상을 나타내는 세 개의 서브 화소를 하나의 단위로 하여, 규칙적으로 배열될 수도 있다. 가장 단순한 구조로 설명하면, 화소 영역(PA)들은 가로 방향으로 진행하는 복수 개의 게이트 라인(GL)들과 세로 방향으로 진행하는 복수 개의 데이터 라인(DL)들 및 VDD 배선들의 교차 구조로 정의할 수 있다.For example, pixel regions PA can be defined in a rectangle of the NxM system. However, it is not necessarily limited to this method, but may be arranged in various ways. Each pixel region may have the same size or different sizes. In addition, three subpixels representing RGB (red-green) colors may be regularly arranged as one unit. In the simplest structure, the pixel regions PA can be defined as an intersection structure of a plurality of gate lines GL extending in the horizontal direction, a plurality of data lines DL extending in the vertical direction, and VDD lines. have.
화소 영역(PA)의 외주부에 정의된, 비 표시 영역(NA)에는 데이터 라인(DL)들에 화상 정보에 해당하는 신호를 공급하기 위한 데이터 구동부(혹은, Data Driving Integrated Circuit)(DIC)과, 게이트 라인(GL)들에 스캔 신호를 공급하기 위한 게이트 구동부(혹은, Gate Driving Integrated Circuit)(GIP)가 배치될 수 있다. 데이터 라인(DL)들 및 VDD 배선들의 개수가 많아지는, VGA급보다 더 높은 고 해상도의 경우에는, 데이터 구동부(DIC)는 기판(SUB)의 외부에 실장하고, 데이터 구동부(DIC) 대신에 데이터 접속 패드들이 배치될 수도 있다.A data driving unit (DIC) for supplying a signal corresponding to image information to the data lines DL is formed in the non-display area NA defined in the outer periphery of the pixel area PA, A gate driving unit (GIP) for supplying a scan signal to the gate lines GL may be disposed. The data driver DIC is mounted outside the substrate SUB in the case of a high resolution higher than the VGA level in which the number of the data lines DL and the VDD wirings is increased, The connection pads may be arranged.
표시장치의 구조를 단순하게 하기 위해, 게이트 구동부(GIP)는, 기판(SUB)의 일측 부에 직접 형성하는 것이 바람직하다. 그리고 기판(SUB)의 최 외곽부에는 기저 전압(VSS)을 공급하는 VSS 배선이 배치된다. VSS 배선은 기판(SUB)의 외부에서 공급되는 기저 전압(Ground Voltage)을 인가받아, 데이터 구동부(DIC) 및 게이트 구동부(GIP)에 모두 기저 전압을 공급하도록 배치하는 것이 바람직하다. 예를 들어, VSS 배선은 기판(SUB)의 상부 측변에 별도로 실장하게 될 데이터 구동부(DIC)에 연결되고, 기판(SUB)의 좌측 및/또는 우측 변에 배치된 게이트 구동부(GIP)의 외측에서 기판을 감싸듯이 배치될 수 있다.In order to simplify the structure of the display device, the gate driver GIP is preferably formed directly on one side of the substrate SUB. A VSS wiring for supplying the base voltage VSS is disposed at the outermost portion of the substrate SUB. It is preferable that the VSS wiring is arranged so as to receive a ground voltage supplied from the outside of the substrate SUB and to supply a ground voltage to both the data driver DIC and the gate driver GIP. For example, the VSS wiring is connected to the data driver DIC to be separately mounted on the upper side of the substrate SUB, and is connected to the outside of the gate driver GIP disposed on the left side and / or the right side of the substrate SUB It can be arranged so as to surround the substrate.
각 화소 영역(PA)에는 유기발광 다이오드 표시장치의 핵심 구성 요소들인 유기발광 다이오드와 유기발광 다이오드를 구동하기 위한 박막 트랜지스터들이 배치된다. 박막 트랜지스터들은 화소 영역(PA)의 일측 부에 정의된 박막 트랜지스터 영역(TA)에 배치될 수 있다. 유기발광 다이오드는 애노드 전극(ANO)과 캐소드 전극(CAT) 그리고 두 전극들 사이에 개재된 유기발광 층(OL)을 포함한다. 실제로 발광하는 영역은 애노드 전극(ANO)과 중첩하는 유기발광 층의 면적에 의해 결정된다.In each pixel region PA, organic light emitting diodes (OLEDs), which are core components of the organic light emitting diode display device, and thin film transistors for driving the organic light emitting diodes are disposed. The thin film transistors may be arranged in the thin film transistor area TA defined at one side of the pixel area PA. The organic light emitting diode includes an anode electrode ANO, a cathode electrode CAT, and an organic light emitting layer OL interposed between the two electrodes. The region in which light is actually emitted is determined by the area of the organic light emitting layer overlapping with the anode electrode ANO.
애노드 전극(ANO)은 화소 영역(PA) 중에서 일부 영역을 차지하는 형상을 가지며, 박막 트랜지스터 영역(TA)에 배치된 박막 트랜지스터와 연결되어 있다. 애노드 전극(ANO) 위에 유기발광 층(OL)을 적층하는데, 애노드 전극(ANO)과 유기발광 층(OL)이 중첩된 영역이 실제 발광 영역으로 결정된다. 캐소드 전극(CAT)은 유기발광 층(OL) 위에서 적어도 화소 영역(PA)들이 배치된 표시 영역(AA)의 면적을 모두 덮도록 하나의 몸체로 형성한다.The anode electrode ANO has a shape occupying a part of the pixel region PA and is connected to a thin film transistor arranged in the thin film transistor region TA. The organic light emitting layer OL is stacked on the anode electrode ANO. The region where the anode electrode ANO and the organic light emitting layer OL overlap is determined as the actual light emitting region. The cathode electrode CAT is formed as a single body so as to cover the entire area of the display area AA where at least the pixel areas PA are arranged on the organic light emitting layer OL.
캐소드 전극(CAT)은 게이트 구동부(GIP)를 넘어 기판(SUB)의 외측부에 배치된 VSS 배선과 접촉한다. 즉, VSS 배선을 통해 캐소드 전극(CAT)에 기저 전압을 인가한다. 캐소드 전극(CAT)은 기저 전압을 인가받고, 애노드 전극(ANO)은 화상 전압을 인가받아, 그 사이의 전압차이에 의해 유기발광 층(OL)에서 빛이 발광하여 화상 정보를 표시한다.The cathode electrode CAT contacts the VSS wiring disposed on the outer side of the substrate SUB beyond the gate driver GIP. That is, the base voltage is applied to the cathode electrode CAT through the VSS wiring. The cathode electrode CAT receives a base voltage, the anode electrode ANO receives an image voltage, and light is emitted from the organic light emitting layer OL due to a voltage difference therebetween to display image information.
도 12를 더 참조하여, 본 발명의 제4 응용 예에 의한 유기발광 다이오드 표시장치의 단면 구조를 더 상세히 설명한다. 기판(SUB) 위에 게이트 구동부(GIP)와 VSS 배선이 배치되는 비 표시 영역(NA), 그리고 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 및 유기발광 다이오드(OLE)가 배치되는 표시 영역(AA)이 정의된다.12, a sectional structure of an organic light emitting diode display according to a fourth application example of the present invention will be described in more detail. A non-display area NA in which the gate driver GIP and the VSS wiring are disposed on the substrate SUB and a display area NA in which the switching thin film transistor ST, the driving thin film transistor DT and the organic light emitting diode OLE are arranged AA) is defined.
게이트 구동부(GIP)는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 형성하는 과정에서 함께 형성한 박막 트랜지스터를 구비할 수 있다. 화소 영역(PA)에 배치된 스위칭 박막 트랜지스터(ST)는 게이트 전극(SG), 게이트 절연막(GI), 채널 층(SA), 소스 전극(SS) 및 드레인 전극(SD)을 포함한다. 또한, 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG), 게이트 절연막(GI), 채널 층(DA), 소스 전극(DS) 및 드레인 전극(DD)을 포함한다.The gate driver GIP may include a thin film transistor formed in the process of forming the switching thin film transistor ST and the driving thin film transistor DT. The switching thin film transistor ST disposed in the pixel region PA includes a gate electrode SG, a gate insulating film GI, a channel layer SA, a source electrode SS and a drain electrode SD. The driving thin film transistor DT includes a gate electrode DG connected to the drain electrode SD of the switching thin film transistor ST, a gate insulating film GI, a channel layer DA, a source electrode DS and a drain electrode DD).
박막 트랜지스터들(ST, DT) 위에는 보호막(PAS)과 평탄화 막(PL)이 연속으로 적층되어 있다. 평탄화 막(PL) 위에는 화소 영역(PA) 내의 일정 부분만을 차지하는 고립된 장방형의 애노드 전극(ANO)이 배치되어 있다. 애노드 전극(ANO)은 보호막(PAS) 및 평탄화막(PL)을 관통하는 콘택홀을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 접촉한다.A protective film PAS and a planarizing film PL are sequentially stacked on the thin film transistors ST and DT. On the planarizing film PL, an isolated rectangular anode electrode ANO occupying only a certain portion in the pixel region PA is disposed. The anode electrode ANO is in contact with the drain electrode DD of the driving thin film transistor DT through the contact hole passing through the protective film PAS and the flattening film PL.
애노드 전극(ANO)이 형성된 기판 위에는 발광 영역을 정의하는 뱅크(BA)가 배치되어 있다. 뱅크(BA)는, 애노드 전극(ANO)의 대부분을 노출하는 형상을 갖는다. 뱅크(BA) 패턴에 의해 노출된 애노드 전극(ANO) 위에는 유기발광 층(OL)이 적층되어 있다. 뱅크(BA)와 유기발광 층(OL) 위에는 투명 도전 물질로 이루어진 캐소드 전극(CAT)이 적층되어 있다. 이로써, 애노드 전극(ANO), 유기발광 층(OL) 및 캐소드 전극(CAT)을 포함하는 유기발광 다이오드(OLE)가 배치된다.On the substrate on which the anode electrode ANO is formed, a bank BA defining a light emitting region is disposed. The bank BA has a shape that exposes most of the anode electrode ANO. An organic light emitting layer OL is stacked on the anode electrode ANO exposed by the bank BA pattern. A cathode electrode (CAT) made of a transparent conductive material is laminated on the bank BA and the organic light emitting layer OL. Thereby, an organic light emitting diode (OLE) including an anode electrode ANO, an organic light emitting layer OL, and a cathode electrode CAT is disposed.
유기발광 층(OL)이 백색광을 발현하고, 별도로 형성한 칼라 필터(CF)로 색상을 표현하도록 할 수 있다. 이 경우, 유기발광 층(OL)은 적어도 표시 영역(AA)을 모두 덮도록 적층하는 것이 바람직하다.The organic light emitting layer OL may emit white light and color may be expressed by a separately formed color filter CF. In this case, the organic light emitting layer OL is preferably laminated so as to cover at least the display area AA.
캐소드 전극(CAT)은 게이트 구동부(GIP)를 넘어 기판(SUB)의 외측부에 배치된 VSS 배선과 접촉하도록 표시 영역(AA) 및 비 표시 영역(NA)에 걸쳐 덮고 있는 것이 바람직하다. 이로써, VSS 배선을 통해 캐소드 전극(CAT)에 기저 전압을 인가할 수 있다.It is preferable that the cathode electrode CAT is covered over the display region AA and the non-display region NA so as to be in contact with the VSS wiring arranged on the outer side of the substrate SUB beyond the gate driver GIP. Thereby, the base voltage can be applied to the cathode electrode CAT through the VSS wiring.
한편, VSS 배선은 게이트 전극(G)과 동일한 물질로 동일한 층에 형성할 수 있다. 이 경우, VSS 배선을 덮는 보호막(PAS) 및 게이트 절연막(GI)을 관통하는 콘택홀을 통해 캐소드 전극(CAT)과 접촉할 수 있다. 다른 방법으로, VSS 배선은 소스-드레인(SS-SD, DS-DD) 전극과 동일한 물질로 동일한 층에 형성할 수도 있다. 이 경우, VSS 배선은 보호막(PAS)을 관통하는 콘택홀을 통해 캐소드 전극(CAT)과 접촉할 수 있다.On the other hand, the VSS wiring can be formed on the same layer with the same material as the gate electrode (G). In this case, it is possible to make contact with the cathode electrode CAT through the protective film PAS covering the VSS wiring and the contact hole penetrating the gate insulating film GI. Alternatively, the VSS wiring may be formed on the same layer with the same material as the source-drain (SS-SD, DS-DD) electrode. In this case, the VSS wiring can make contact with the cathode electrode CAT through the contact hole penetrating the protective film PAS.
본 발명의 제4 응용 예를 설명하는 도 11 및 12에서는, 편의상, 유기발광 다이오드 표시장치의 박막 트랜지스터들(ST, DT) 및 게이트 구동 소자(GIP)의 박막 트랜지스터 구조를 개략적으로만 도시하였다. 본 발명의 제1 내지 제2 실시 예에서 설명한 제1 또는 제2 박막 트랜지스터들(T1, T2)의 구조를 적용할 수 있다. 예를 들어, 스위칭 박막 트랜지스터(ST)에는 산화물 반도체 층을 구비한 제2 박막 트랜지스터(T2)를 적용할 수 있다. 구동 박막 트랜지스터(DT)에는, 다결정 반도체 층을 구비한 제1 박막 트랜지스터(T1)를 적용할 수 있다. 그리고 게이트 구동부(GIP)에는 다결정 반도체 층을 구비한 제1 박막 트랜지스터(T1)를 적용할 수 있다. 필요하다면, 게이트 구동부(GIP)에는 P-MOS 형과 N-MOS 형을 모두 구비한 C-MOS 형 박막 트랜지스터를 구비할 수도 있다.11 and 12 for explaining a fourth application example of the present invention, for the sake of convenience, the thin film transistor structure of the thin film transistors ST and DT and the gate driving element GIP of the organic light emitting diode display device is schematically shown. The structures of the first and second thin film transistors T1 and T2 described in the first and second embodiments of the present invention can be applied. For example, the second thin film transistor T2 having an oxide semiconductor layer may be applied to the switching thin film transistor ST. As the driving thin film transistor DT, a first thin film transistor T1 having a polycrystalline semiconductor layer can be applied. The first thin film transistor T1 having a polycrystalline semiconductor layer may be applied to the gate driver GIP. If necessary, the gate driver GIP may be provided with a C-MOS type thin film transistor having both a P-MOS type and an N-MOS type.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져 야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.
GL: 게이트 라인
PAS: 보호막
DL: 데이터 라인
VDD: 화소 구동 전압, VDD 배선
PA: 화소 영역
T: 박막 트랜지스터
AA: 표시 영역
NA: 비 표시 영역
G: 게이트 전극
A: 반도체 층
S: 소스 전극
D: 드레인 전극
GI: 게이트 절연막
ILD: 중간 절연막GL: Gate line PAS: Protective film
DL: data line VDD: pixel driving voltage, VDD wiring
PA: pixel region T: thin film transistor
AA: display area NA: non-display area
G: gate electrode A: semiconductor layer
S: source electrode D: drain electrode
GI: gate insulating film ILD: intermediate insulating film
Claims (20)
산화물 반도체를 가지며 상기 제1 박막 트랜지스터 위에 배치된 제2 박막 트랜지스터를 포함하고,
상기 제2 박막 트랜지스터가 상기 제1 박막 트랜지스터의 적어도 일부와 중첩되는 박막 트랜지스터 기판. A first thin film transistor having a polycrystalline semiconductor and disposed on a substrate; And
A second thin film transistor having an oxide semiconductor and disposed on the first thin film transistor,
And the second thin film transistor overlaps with at least a part of the first thin film transistor.
상기 제2 박막 트랜지스터는 상기 제1 박막 트랜지스터의 소스 및 드레인 중 어느 하나 위에 배치되는 박막 트랜지스터 기판. The method according to claim 1,
Wherein the second thin film transistor is disposed on either the source or the drain of the first thin film transistor.
상기 기판과 상기 제1 박막 트랜지스터 사이에 배치된 제1 차광층을 더 포함하고,
상기 제1 차광층이 상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터 아래에 배치되는 박막 트랜지스터 기판.The method according to claim 1,
Further comprising a first light shielding layer disposed between the substrate and the first thin film transistor,
Wherein the first light-shielding layer is disposed under the first thin-film transistor and the second thin-film transistor.
상기 제1 박막 트랜지스터은,
상기 다결정 반도체를 가지며 상기 제1 차광층을 덮는 제1 버퍼층 상에 배치된 제1 반도체 패턴;
상기 제1 반도체 패턴 위에 배치된 제1 게이트;
상기 제1 반도체 패턴과 상기 제1 게이트 사이에 배치된 제1 게이트 절연막;
상기 제1 게이트와 상기 제1 반도체 패턴을 덮는 제1 중간 절연막;
상기 제1 중간 절연막을 관통하는 콘택홀들을 통해 상기 제1 반도체 패턴과 접촉되는 제1 소스 및 제1 드레인; 및
상기 제1 소스 및 상기 제1 드레인을 덮도록 상기 제1 중간 절연막 상에 배치된 제2 버퍼층을 포함하고,
상기 제1 소스 및 상기 제1 드레인 중 어느 하나가 상기 제2 박막 트랜지스터 아래로 연장되어 상기 제2 박막 트랜지스터 아래에 위치하는 제2 차광층과 일체화되는 박막 트랜지스터 기판.The method of claim 3,
The first thin film transistor includes:
A first semiconductor pattern having the polycrystalline semiconductor and disposed on a first buffer layer covering the first light shielding layer;
A first gate disposed over the first semiconductor pattern;
A first gate insulating film disposed between the first semiconductor pattern and the first gate;
A first intermediate insulating film covering the first gate and the first semiconductor pattern;
A first source and a first drain in contact with the first semiconductor pattern through contact holes passing through the first intermediate insulating film; And
And a second buffer layer disposed on the first intermediate insulating film so as to cover the first source and the first drain,
Wherein one of the first source and the first drain extends under the second thin film transistor and is integrated with a second light shielding layer located under the second thin film transistor.
상기 제2 박막 트랜지스터는,
상기 제2 차광층과 중첩되도록 상기 제2 버퍼층 상에 배치되고 상기 산화물 반도체를 갖는 제2 반도체 패턴;
상기 제2 반도체 패턴 위에 배치된 제2 게이트;
상기 제2 반도체 패턴과 상기 제2 게이트 사이에 배치된 제2 게이트 절연막;
상기 제2 게이트와 상기 제2 반도체 패턴을 덮는 제2 중간 절연막;
상기 제2 중간 절연막을 관통하는 콘택홀들을 통해 상기 제2 반도체 패턴과 접촉되는 제2 소스 및 제2 드레인; 및
상기 제2 소스 및 상기 제2 드레인을 덮도록 상기 제2 중간 절연막 상에 배치된 보호막을 포함하는 박막 트랜지스터 기판.5. The method of claim 4,
The second thin film transistor includes:
A second semiconductor pattern disposed on the second buffer layer so as to overlap with the second light-shielding layer and having the oxide semiconductor;
A second gate disposed over the second semiconductor pattern;
A second gate insulating film disposed between the second semiconductor pattern and the second gate;
A second intermediate insulating film covering the second gate and the second semiconductor pattern;
A second source and a second drain in contact with the second semiconductor pattern through contact holes passing through the second intermediate insulating film; And
And a protective film disposed on the second intermediate insulating film so as to cover the second source and the second drain.
상기 제1 박막 트랜지스터는
상기 기판을 덮는 제1 버퍼층 상에 배치되고, 상기 다결정 반도체를 갖는 제1 반도체 패턴;
상기 제1 반도체 패턴 위에 배치된 제1 게이트;
상기 제1 반도체 패턴과 상기 제1 게이트 사이에 배치된 제1 게이트 절연막;
상기 제1 게이트와 상기 제1 반도체 패턴을 덮도록 상기 제1 게이트 절연막 상에 배치된 중간 절연막;
상기 중간 절연막을 관통하는 콘택홀들을 통해 상기 제1 반도체 패턴과 접촉되는 제1 소스 및 제1 드레인; 및
상기 제1 소스 및 상기 제1 드레인을 덮도록 상기 중간 절연막 상에 배치된 제2 버퍼층을 포함하는 박막 트랜지스터 기판.The method according to claim 1,
The first thin film transistor
A first semiconductor pattern disposed on a first buffer layer covering the substrate, the first semiconductor pattern having the polycrystalline semiconductor;
A first gate disposed over the first semiconductor pattern;
A first gate insulating film disposed between the first semiconductor pattern and the first gate;
An intermediate insulating film disposed on the first gate insulating film to cover the first gate and the first semiconductor pattern;
A first source and a first drain in contact with the first semiconductor pattern through contact holes passing through the intermediate insulating film; And
And a second buffer layer disposed on the intermediate insulating film so as to cover the first source and the first drain.
상기 제2 박막 트랜지스터는
상기 제2 버퍼층 상에 배치된 제2 게이트;
상기 제2 게이트를 덮도록 상기 제2 버퍼층 상에 배치되는 제2 게이트 절연막;
상기 제2 게이트와 중첩되도록 상기 제2 게이트 절연막 상에 배치되고 상기 산화물 반도체를 갖는 제2 반도체 패턴;
상기 제2 반도체 패턴을 덮도록 상기 제2 게이트 절연막 상에 배치된 에치 스토퍼층;
상기 에치 스토퍼층을 관통하는 콘택홀들을 통해 상기 제2 반도체 패턴과 접촉되는 제2 소스 및 제2 드레인; 및
상기 제2 소스 및 상기 제2 드레인을 덮도록 상기 에치 스토퍼층 상에 배치된 보호막을 포함하는 박막 트랜지스터 기판.The method according to claim 6,
The second thin film transistor
A second gate disposed on the second buffer layer;
A second gate insulating film disposed on the second buffer layer so as to cover the second gate;
A second semiconductor pattern disposed on the second gate insulating film so as to overlap with the second gate and having the oxide semiconductor;
An etch stopper layer disposed on the second gate insulating film to cover the second semiconductor pattern;
A second source and a second drain in contact with the second semiconductor pattern through contact holes passing through the etch stopper layer; And
And a protective film disposed on the etch stopper layer so as to cover the second source and the second drain.
커패시터를 더 포함하고,
상기 커패시터는,
상기 중간 절연막을 사이에 두고 중첩된 제1 전극 및 제2 전극으로 구성된 제1 커패시터;
상기 제2 버퍼층을 사이에 두고 중첩된 상기 제2 전극과 제4 전극으로 구성된 제2 커패시터를 포함하는 박막 트랜지스터 기판.8. The method of claim 7,
Further comprising a capacitor,
The capacitor
A first capacitor formed of a first electrode and a second electrode overlapped with each other with the intermediate insulating film interposed therebetween;
And a second capacitor formed of the second electrode and the fourth electrode overlapped with each other with the second buffer layer interposed therebetween.
상기 제2 게이트 절연막과 상기 에치 스토퍼층을 관통하는 콘택홀을 통해 상기 제4 전극에 접촉되는 제5 전극; 및
상기 보호막을 관통하는 콘택홀을 통해 상기 제5 전극에 접촉되는 화소 전극을 더 포함하는 박막 트랜지스터 기판.9. The method of claim 8,
A fifth electrode contacting the fourth electrode through a contact hole passing through the second gate insulating film and the etch stopper layer; And
And a pixel electrode which is in contact with the fifth electrode through a contact hole passing through the protective film.
상기 제1 박막 트랜지스터는
상기 기판을 덮는 제1 버퍼층 상에 배치되고, 상기 다결정 반도체를 갖는 제1 반도체 패턴;
상기 제1 반도체 패턴 위에 배치된 제1 게이트;
상기 제1 반도체 패턴과 상기 제1 게이트 사이에 배치된 제1 게이트 절연막;
상기 제1 게이트와 상기 제1 반도체 패턴을 덮도록 상기 제1 게이트 절연막 상에 배치된 제1 중간 절연막;
상기 제1 중간 절연막을 관통하는 콘택홀들을 통해 상기 제1 반도체 패턴과 접촉되는 제1 소스 및 제1 드레인;
상기 제1 소스 및 상기 제1 드레인을 덮도록 상기 제1 중간 절연막 상에 배치된 제2 버퍼층을 포함하는 박막 트랜지스터 기판.The method according to claim 1,
The first thin film transistor
A first semiconductor pattern disposed on a first buffer layer covering the substrate, the first semiconductor pattern having the polycrystalline semiconductor;
A first gate disposed over the first semiconductor pattern;
A first gate insulating film disposed between the first semiconductor pattern and the first gate;
A first intermediate insulating film disposed on the first gate insulating film to cover the first gate and the first semiconductor pattern;
A first source and a first drain in contact with the first semiconductor pattern through contact holes passing through the first intermediate insulating film;
And a second buffer layer disposed on the first intermediate insulating film so as to cover the first source and the first drain.
상기 제2 박막 트랜지스터는,
상기 제2 버퍼층 상에 배치되고 상기 산화물 반도체를 갖는 제2 반도체 패턴;
상기 제2 반도체 패턴 위에 배치된 제2 게이트;
상기 제2 반도체 패턴과 상기 제2 게이트 사이에 배치된 제2 게이트 절연막;
상기 제2 게이트와 상기 제2 반도체 패턴을 덮도록 상기 제2 버퍼층 상에 배치된 제2 중간 절연막;
상기 제2 중간 절연막을 관통하는 콘택홀들을 통해 상기 제2 반도체 패턴과 접촉되는 제2 소스 및 제2 드레인; 및
상기 제2 소스 및 상기 제2 드레인을 덮도록 상기 제2 중간 절연막 상에 배치된 보호막을 포함하고,
상기 제2 소스 및 제2 드레인 중 어느 하나가 상기 제1 소스 및 상기 제1 드레인 중 어느 하나에 연결되는 박막 트랜지스터 기판.11. The method of claim 10,
The second thin film transistor includes:
A second semiconductor pattern disposed on the second buffer layer and having the oxide semiconductor;
A second gate disposed over the second semiconductor pattern;
A second gate insulating film disposed between the second semiconductor pattern and the second gate;
A second intermediate insulating film disposed on the second buffer layer so as to cover the second gate and the second semiconductor pattern;
A second source and a second drain in contact with the second semiconductor pattern through contact holes passing through the second intermediate insulating film; And
And a protective film disposed on the second intermediate insulating film so as to cover the second source and the second drain,
Wherein one of the second source and the second drain is connected to either the first source or the first drain.
상기 보호막 상에 형성된 화소 전극; 및
상기 화소 전극에 연결된 커패시터를 더 포함하고,
상기 커패시터는,
상기 제1 중간 절연막을 사이에 두고 중첩된 제1 전극 및 제2 전극으로 구성된 제1 커패시터;
상기 제2 버퍼층, 상기 제2 중간 절연막, 및 상기 보호막을 사이에 두고 중첩된 상기 제2 전극과 상기 화소 전극으로 구성된 제2 커패시터를 포함하는 박막 트랜지스터 기판.12. The method of claim 11,
A pixel electrode formed on the protective film; And
And a capacitor connected to the pixel electrode,
The capacitor
A first capacitor formed of a first electrode and a second electrode overlapped with each other with the first intermediate insulating film interposed therebetween;
And a second capacitor formed of the second electrode and the pixel electrode overlapping the second buffer layer, the second intermediate insulating film, and the protective film.
상기 제1 중간 절연막을 관통하는 콘택홀을 통해 상기 제1 전극에 접촉되는 제3 전극; 및
상기 제2 버퍼층과 상기 제2 중간 절연막을 관통하는 콘택홀을 통해 상기 제3 전극에 접촉되는 제4 전극을 더 포함하고,
상기 화소 전극이 상기 보호막을 관통하는 콘택홀을 통해 상기 제4 전극에 접촉되는 박막 트랜지스터 기판.13. The method of claim 12,
A third electrode contacting the first electrode through a contact hole passing through the first intermediate insulating film; And
And a fourth electrode contacting the third electrode through a contact hole passing through the second buffer layer and the second intermediate insulating film,
Wherein the pixel electrode is in contact with the fourth electrode through a contact hole passing through the protective film.
상기 표시패널에 데이터를 기입하는 표시패널 구동 회로를 포함하고,
상기 표시패널은,
다결정 반도체를 가지며 기판 위에 배치된 제1 박막 트랜지스터; 및
산화물 반도체를 가지며 상기 제1 박막 트랜지스터 위에 배치된 제2 박막 트랜지스터를 포함하고,
상기 제2 박막 트랜지스터가 상기 제1 박막 트랜지스터의 적어도 일부와 중첩되는 표시장치. A display panel for displaying an input image;
And a display panel drive circuit for writing data into the display panel,
In the display panel,
A first thin film transistor having a polycrystalline semiconductor and disposed on a substrate; And
A second thin film transistor having an oxide semiconductor and disposed on the first thin film transistor,
Wherein the second thin film transistor overlaps with at least a part of the first thin film transistor.
상기 제2 박막 트랜지스터는 상기 제1 박막 트랜지스터의 소스 및 드레인 중 어느 하나 위에 배치되는 표시장치. 15. The method of claim 14,
Wherein the second thin film transistor is disposed on any one of a source and a drain of the first thin film transistor.
상기 기판과 상기 제1 박막 트랜지스터 사이에 배치된 제1 차광층을 더 포함하고,
상기 제1 차광층이 상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터 아래에 배치되는 표시장치. 15. The method of claim 14,
Further comprising a first light shielding layer disposed between the substrate and the first thin film transistor,
Wherein the first light-shielding layer is disposed under the first thin-film transistor and the second thin-film transistor.
상기 제1 박막 트랜지스터는,
상기 다결정 반도체를 가지며 상기 제1 차광층을 덮는 제1 버퍼층 상에 배치된 제1 반도체 패턴;
상기 제1 반도체 패턴 위에 배치된 제1 게이트;
상기 제1 반도체 패턴과 상기 제1 게이트 사이에 배치된 제1 게이트 절연막;
상기 제1 게이트와 상기 제1 반도체 패턴을 덮는 제1 중간 절연막;
상기 제1 중간 절연막을 관통하는 콘택홀들을 통해 상기 제1 반도체 패턴과 접촉되는 제1 소스 및 제1 드레인; 및
상기 제1 소스 및 상기 제1 드레인을 덮도록 상기 제1 중간 절연막 상에 배치된 제2 버퍼층을 포함하고,
상기 제1 소스 및 상기 제1 드레인 중 어느 하나가 상기 제2 박막 트랜지스터 아래로 연장되어 상기 제2 박막 트랜지스터 아래에 위치하는 제2 차광층과 일체화되는 표시장치. 17. The method of claim 16,
The first thin film transistor includes:
A first semiconductor pattern having the polycrystalline semiconductor and disposed on a first buffer layer covering the first light shielding layer;
A first gate disposed over the first semiconductor pattern;
A first gate insulating film disposed between the first semiconductor pattern and the first gate;
A first intermediate insulating film covering the first gate and the first semiconductor pattern;
A first source and a first drain in contact with the first semiconductor pattern through contact holes passing through the first intermediate insulating film; And
And a second buffer layer disposed on the first intermediate insulating film so as to cover the first source and the first drain,
Wherein one of the first source and the first drain extends under the second thin film transistor and is integrated with the second light shield layer positioned below the second thin film transistor.
상기 제2 박막 트랜지스터는
상기 제2 차광층과 중첩되도록 상기 제2 버퍼층 상에 배치되고 상기 산화물 반도체를 갖는 제2 반도체 패턴;
상기 제2 반도체 패턴 위에 배치된 제2 게이트;
상기 제2 반도체 패턴과 상기 제2 게이트 사이에 배치된 제2 게이트 절연막;
상기 제2 게이트와 상기 제2 반도체 패턴을 덮는 제2 중간 절연막;
상기 제2 중간 절연막을 관통하는 콘택홀들을 통해 상기 제2 반도체 패턴과 접촉되는 제2 소스 및 제2 드레인; 및
상기 제2 소스 및 상기 제2 드레인을 덮도록 상기 제2 중간 절연막 상에 배치된 보호막을 포함하는 표시장치. 18. The method of claim 17,
The second thin film transistor
A second semiconductor pattern disposed on the second buffer layer so as to overlap with the second light-shielding layer and having the oxide semiconductor;
A second gate disposed over the second semiconductor pattern;
A second gate insulating film disposed between the second semiconductor pattern and the second gate;
A second intermediate insulating film covering the second gate and the second semiconductor pattern;
A second source and a second drain in contact with the second semiconductor pattern through contact holes passing through the second intermediate insulating film; And
And a protective film disposed on the second intermediate insulating film so as to cover the second source and the second drain.
상기 제1 박막 트랜지스터는
상기 기판을 덮는 제1 버퍼층 상에 배치되고, 상기 다결정 반도체를 갖는 제1 반도체 패턴;
상기 제1 반도체 패턴 위에 배치된 제1 게이트;
상기 제1 반도체 패턴과 상기 제1 게이트 사이에 배치된 제1 게이트 절연막;
상기 제1 게이트와 상기 제1 반도체 패턴을 덮도록 상기 제1 게이트 절연막 상에 배치된 중간 절연막;
상기 중간 절연막을 관통하는 콘택홀들을 통해 상기 제1 반도체 패턴과 접촉되는 제1 소스 및 제1 드레인;
상기 제1 소스 및 상기 제1 드레인을 덮도록 상기 중간 절연막 상에 배치된 제2 버퍼층을 포함하는 표시장치. 15. The method of claim 14,
The first thin film transistor
A first semiconductor pattern disposed on a first buffer layer covering the substrate, the first semiconductor pattern having the polycrystalline semiconductor;
A first gate disposed over the first semiconductor pattern;
A first gate insulating film disposed between the first semiconductor pattern and the first gate;
An intermediate insulating film disposed on the first gate insulating film to cover the first gate and the first semiconductor pattern;
A first source and a first drain in contact with the first semiconductor pattern through contact holes passing through the intermediate insulating film;
And a second buffer layer disposed on the intermediate insulating film so as to cover the first source and the first drain.
상기 제2 박막 트랜지스터는
상기 제2 버퍼층 상에 배치된 제2 게이트;
상기 제2 게이트를 덮도록 상기 제2 버퍼층 상에 배치되는 제2 게이트 절연막;
상기 제2 게이트와 중첩되도록 상기 제2 게이트 절연막 상에 배치되고 상기 산화물 반도체를 갖는 제2 반도체 패턴;
상기 제2 반도체 패턴을 덮도록 상기 제2 게이트 절연막 상에 배치된 에치 스토퍼층;
상기 에치 스토퍼층을 관통하는 콘택홀들을 통해 상기 제2 반도체 패턴과 접촉되는 제2 소스 및 제2 드레인; 및
상기 제2 소스 및 상기 제2 드레인을 덮도록 상기 에치 스토퍼층 상에 배치된 보호막을 포함하는 표시장치. 20. The method of claim 19,
The second thin film transistor
A second gate disposed on the second buffer layer;
A second gate insulating film disposed on the second buffer layer so as to cover the second gate;
A second semiconductor pattern disposed on the second gate insulating film so as to overlap with the second gate and having the oxide semiconductor;
An etch stopper layer disposed on the second gate insulating film to cover the second semiconductor pattern;
A second source and a second drain in contact with the second semiconductor pattern through contact holes passing through the etch stopper layer; And
And a protective film disposed on the etch stopper layer so as to cover the second source and the second drain.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) |