KR20160014183A - 박막 트랜지스터 기판 및 이를 포함하는 표시 패널 - Google Patents

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KR20160014183A
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삼성디스플레이 주식회사
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Abstract

박막 트랜지스터 기판은 베이스 기판, 게이트 라인, 데이터 라인, 박막 트랜지스터, 유기 절연 패턴 및 공통 전극을 포함한다. 상기 베이스 기판은 복수의 화소 영역들을 가진다. 상기 게이트 라인은 상기 베이스 기판 상에 제1 방향으로 연장된다. 상기 데이터 라인은 상기 게이트 라인 상에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장된다. 상기 박막 트랜지스터는 상기 게이트 라인 및 상기 데이터 라인과 연결된다. 상기 유기 절연 패턴은 상기 데이터 라인 및 상기 박막 트랜지스터를 커버하며, 상기 화소 영역과 중첩하는 개구부를 포함한다. 상기 공통 전극은 상기 베이스 기판 전면적에 배치된다. 따라서, 화소 영역 내의 유기 절연층을 제거하여 화면이 누르스름(yellowish)하게 표시되는 것을 방지하여, 표시 품질을 향상시킬 수 있다. 또한, 데이터 패턴 상에 유기 절연 패턴을 형성하여, 데이터 패턴과 공통 전극 사이의 커플링 커패시턴스를 방지하거나 감소시켜 데이터 신호 지연을 방지할 수 있다.

Description

박막 트랜지스터 기판 및 이를 포함하는 표시 패널{THIN-FILM TRANSISTOR SUBSTRATE AND DISPLAY PANEL HAVING THE SAME}
본 발명은 박막 트랜지스터 기판 및 이를 포함하는 표시 패널에 관한 것으로, 보다 상세하게는 투과율 및 액정 마진이 향상된 박막 트랜지스터 기판 및 이를 포함하는 표시 패널에 관한 것이다.
최근, 대면적이 용이하고 박형 및 경량화가 가능한 평판 디스플레이(flat panel display, FPD)가 표시 장치로서 널리 이용되고 있으며, 이러한 평판 디스플레이로는 액정 표시 장치(liquid crystal display, LCD), 플라스마 디스플레이 패널(plasma display panel, PDP), 유기 발광 표시 장치(organic light emitting display, OLED) 등이 사용되고 있다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 액정의 특정한 분자 배열에 전압을 인가하여 분자 배열을 변환시키고, 이러한 분자 배열의 변환에 의해 발광하는 액정 셀의 복굴절성, 선광성, 2 색성 및 광 산란 특성 등의 광학적 성질의 변화를 시각 변화로 변환하여 영상을 표시하는 디스플레이 장치이다.
액정 표시 장치(LCD)는 화소 전극이 형성된 박막 트랜지스터(TFT) 어레이 기판과 공통 전극이 형성된 컬러 필터 기판 사이에 액정층을 배치하고, 화소 전극과 공통 전극 사이에서 발생되는 전계에 따라 변화하는 액정층의 배향에 의해 각 화소 별로 광의 투과율을 조절함으로써 영상을 표시할 수 있는 표시 장치이다.
근래 들어, 종래의 액정 표시 장치의 낮은 측면 시인성 문제를 해결하기 위하여, PVA(patterned vertical alignment) 모드, IPS(in-plane switching) 모드 등을 갖는 액정 표시 장치가 개발되었다. 그렇지만 PVA 모드를 갖는 액정 표시 장치의 경우에는 잔상이 발생하는 문제가 있고, 측면 시야각의 증가에 한계를 가지며, IPS 모드를 갖는 액정 표시 장치는 표시되는 영상의 휘도가 낮은 단점이 있다. 이러한 단점을 해결하기 위하여, 측면 시인성과 휘도를 모두 증가시킬 수 있는 PLS(plane to line switching) 모드를 갖는 액정 표시 장치가 개발되었다.
종래의 PLS 모드를 갖는 액정 표시 장치는 데이터 라인과 공통 전극 사이에 충분한 두께의 유기 절연층을 배치하여 게이트 신호와 데이터 신호 사이의 불필요한 커플링 커패시턴스(coupling capacitance)를 감소시킬 수 있기 때문에 안정적인 화소(pixel) 충전이 가능한 장점이 있다. 따라서, 게이트 신호, 데이터 신호와 공통 전극 사이의 리플 전압(ripple voltage), 킥백 전압(kick-back voltage)을 감소시킬 수 있다. 그러나, 이러한 유기 절연층이 화소 영역 내에 형성되는 경우, 유기 물질의 특성상, 화면 상에 누르스름(yellowish)하게 표시되는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 품질을 향상되며, 데이터 신호 지연을 방지하는 박막 트랜지스터 기판을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 박막 트랜지스터 기판을 포함하는 표시 패널을 제공하는 것이다.
상기한 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판은 베이스 기판, 게이트 라인, 데이터 라인, 박막 트랜지스터, 유기 절연 패턴 및 공통 전극을 포함한다.
상기 베이스 기판은 복수의 화소 영역들을 가진다. 상기 게이트 라인은 상기 베이스 기판 상에 제1 방향으로 연장된다. 상기 데이터 라인은 상기 게이트 라인 상에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장된다. 상기 박막 트랜지스터는 상기 게이트 라인 및 상기 데이터 라인과 연결된다. 상기 유기 절연 패턴은 상기 데이터 라인 및 상기 박막 트랜지스터를 커버하며, 상기 화소 영역들과 중첩하는 개구부를 포함한다. 상기 공통 전극은 상기 베이스 기판 상에 배치된다.
일 실시예에 있어서, 상기 유기 절연 패턴은 상기 게이트 라인을 커버할 수 있다.
일 실시예에 있어서, 인접하는 데이터 라인들 사이에 배치되는 컬러 필터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 라인, 상기 데이터 라인 및 상기 박막 트랜지스터와 중첩하는 블랙 매트릭스를 더 포함할 수 있다.
일 실시예에 있어서, 상기 유기 절연 패턴은 감광성 유기 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 유기 절연 패턴의 유전율(ε)은 4.5 이하일 수 있다.
일 실시예에 있어서, 게이트 절연층, 제1 패시베이션층, 제2 패시베이션층 및 화소 전극을 포함할 수 있다.
상기 게이트 절연층은 상기 게이트 라인을 커버할 수 있다. 상기 제1 패시베이션층은 상기 데이터 라인을 커버할 수 있다. 상기 제2 패시베이션층은 상기 공통 전극을 커버할 수 있다. 상기 화소 전극은 상기 제2 패시베이션층 상에 배치되며, 상기 화소 영역들과 중첩할 수 있다.
일 실시예에 있어서, 상기 화소 전극은 인접하는 데이터 라인들 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 화소 전극은 슬릿 패턴을 가질 수 있다.
상기한 목적을 실현하기 위한 다른 실시예에 따른 표시 패널은 제1 기판, 제2 기판, 게이트 라인, 데이터 라인, 박막 트랜지스터, 유기 절연 패턴 및 공통 전극을 포함한다.
상기 제1 기판은 복수의 화소 영역들을 가진다. 상기 제2 기판은 상기 제 1 기판에 대향한다. 상기 게이트 라인은 상기 제1 기판 상에 제1 방향으로 연장된다. 상기 데이터 라인은 상기 게이트 라인 상에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장된다. 상기 박막 트랜지스터는 상기 게이트 라인 및 상기 데이터 라인과 연결된다. 상기 유기 절연 패턴은 상기 데이터 라인 및 상기 박막 트랜지스터를 커버하며, 상기 화소 영역들과 중첩하는 개구부를 포함한다. 상기 공통 전극은 상기 베이스 기판 상에 배치된다.
일 실시예에 있어서, 상기 유기 절연 패턴은 상기 게이트 라인을 커버할 수 있다.
일 실시예에 있어서, 인접하는 데이터 라인들 사이에 배치되는 컬러 필터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 라인, 상기 데이터 라인 및 상기 박막 트랜지스터와 중첩하는 블랙 매트릭스를 더 포함할 수 있다.
일 실시예에 있어서, 상기 유기 절연 패턴은 감광성 유기 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 유기 절연 패턴의 유전율(ε)은 4.5 이하일 수 있다.
일 실시예에 있어서, 게이트 절연층, 제1 패시베이션층, 제2 패시베이션층 및 화소 전극을 포함할 수 있다.
상기 게이트 절연층은 상기 게이트 라인을 커버할 수 있다. 상기 제1 패시베이션층은 상기 데이터 라인을 커버할 수 있다. 상기 제2 패시베이션층은 상기 공통 전극을 커버할 수 있다. 상기 화소 전극은 상기 제2 패시베이션층 상에 배치되며, 상기 화소 영역들과 중첩할 수 있다.
일 실시예에 있어서, 상기 화소 전극은 인접하는 데이터 라인들 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 화소 전극은 슬릿 패턴을 가질 수 있다.
본 발명의 실시예들에 따르면, 화소 영역 내의 유기 절연층을 제거하여 화면이 누르스름(yellowish)하게 표시되는 것을 방지하여, 표시 품질을 향상시킬 수 있다. 또한, 데이터 패턴 상에 유기 절연 패턴을 형성하여, 데이터 패턴과 공통 전극 사이의 커플링 커패시턴스를 방지하거나 감소시켜 데이터 신호 지연을 방지할 수 있다.
도 1은 일 실시예에 따른 표시 패널의 평면도이다.
도 2는 도 1의 제1 화소의 평면도이다.
도 3은 도 2의 I-I' 선을 따라 절단한 일 실시예에 따른 표시 패널의 단면도이다.
도 4는 도 2의 I-I' 선을 따라 절단한 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 5는 도 2의 II-II' 선을 따라 절단한 일 실시예에 따른 박막 트랜지스터기판의 단면도이다.
도 6은 도 3의 III-III' 선을 따라 절단한 일 실시예에 따른 박막 트랜지스터기판의 단면도이다.
도 7은 도 2의 I-I' 선을 따라 절단한 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 일 실시예에 따른 표시 패널의 평면도이다. 도 2는 도 1의 제1 화소의 평면도이다. 도 3은 도 2의 I-I' 선을 따라 절단한 일 실시예에 따른 표시 패널의 단면도이다. 도 4는 도 2의 I-I' 선을 따라 절단한 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다. 도 5는 도 2의 II-II' 선을 따라 절단한 일 실시예에 따른 박막 트랜지스터기판의 단면도이다. 도 6은 도 3의 III-III' 선을 따라 절단한 일 실시예에 따른 박막 트랜지스터기판의 단면도이다.
도 1을 참조하면, 상기 액정 표시 장치는 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 복수의 화소들을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장될 수 있다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 이와는 달리, 상기 게이트 라인(GL)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 데이터 라인(DL)은 상기 제1 방향(D1)으로 연장될 수 있다.
상기 화소들은 매트릭스 형태로 배치된다. 상기 화소들은 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)에 의해 정의되는 영역에 배치될 수 있다.
각 화소는 인접한 게이트 라인(GL) 및 인접한 데이터 라인(DL)에 연결될 수 있다.
예를 들어, 상기 화소는 V자 형상을 가질 수 있다. 이와 달리, 상기 화소는 평면에서 보았을 때, 일방향으로 길계 연장되는 직사각형 형상 및 Z 자 형상 등을 가질 수 있다.
도 2 및 도 6을 참조하면, 일 실시예에 따른 표시 패널은 제1 기판(100), 제2 기판(200) 및 액정층(300)을 포함한다.
상기 제1 기판(100)은 제1 베이스 기판(110), 게이트 절연층(120), 데이터 라인(DL), 제1 패시베이션층(130), 유기 절연 패턴(140), 공통 전극(CE), 제2 패시베이션층(150) 및 화소 전극(PE)을 포함한다.
상기 제1 베이스 기판(110)은 투명한 절연기판이다. 예를 들어, 유리기판 또는 투명한 플라스틱 기판일 수 있다. 상기 제1 베이스 기판(110)은 영상을 표시하는 복수의 화소 영역을 갖는다. 상기 화소 영역은 복수의 열과 복수의 행을 가진 매트릭스 형태로 배열된다. 상기 화소 영역은 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)에 의해 정의될 수 있다.
상기 화소는 스위칭 소자(switching element)를 더 포함한다. 예를 들어, 상기 스위칭 소자는 박막 트랜지스터(Thin Film Transistor; TFT)일 수 있다. 상기 스위칭 소자는 인접한 게이트 라인(GL) 및 인접한 데이터 라인(DL)에 연결될 수 있다. 상기 스위칭 소자는 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)이 교차하는 영역에 배치될 수 있다.
상기 제1 베이스 기판(110) 상에 게이트 전극(GE) 및 게이트 라인(GL)을 포함하는 게이트 패턴이 배치된다. 상기 게이트 라인(GL)은 상기 게이트 전극(GE)과 전기적으로 연결된다.
상기 게이트 절연층(120)은 상기 게이트 패턴이 배치된 상기 제1 베이스 기판(110) 상에 배치되어, 상기 게이트 라인을 커버한다. 상기 게이트 절연층(120)은 상기 게이트 패턴을 절연한다.
상기 게이트 절연층(120) 상에 반도체 패턴(SM)을 형성한다. 상기 반도체 패턴(SM)은 상기 게이트 전극(GE)과 중첩하여 배치된다.
상기 반도체 패턴(SM)이 형성된 상기 게이트 절연층(120)상에 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 데이터 패턴이 배치된다. 상기 소스 전극(SE)은 상기 반도체 패턴(SM)과 중첩하고, 상기 데이터 라인(DL)에 전기적으로 연결된다.
상기 드레인 전극(DE)은 상기 반도체 패턴(SM) 상에 상기 소스 전극(SE)으로부터 이격된다. 상기 반도체 패턴(SM)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 사이에서 전도 채널(conductive channel)을 이룬다.
상기 게이트 전극(GE), 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 반도체 패턴(SM)은 상기 박막 트랜지스터(TFT)를 구성한다.
상기 게이트 절연층(120)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연층(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.
상기 제1 패시베이션층(130)은 상기 데이터 패턴이 배치된 상기 게이트 절연층(120) 상에 배치되어, 상기 데이터 라인을 커버한다. 상기 제1 패시베이션층(130)은 상기 데이터 패턴을 절연한다.
상기 제1 패시베이션층(130)은 상기 게이트 라인(GL), 상기 데이터 라인(DL) 및 상기 박막 트랜지스터(TFT) 상에 배치된다. 상기 데이터 절연층(120)은 상기 제1베이스 기판(110)의 전 면적에 배치될 수 있다.
상기 제1 패시베이션층(130)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 패시베이션층(130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.
상기 유기 절연 패턴(140)은 상기 게이트 라인(GL)을 포함하는 상기 게이트 패턴, 상기 데이터 라인(DL)을 포함하는 상기 데이터 패턴을 커버한다. 예를 들어, 상기 유기 절연 패턴(140)은 상기 게이트 라인(GL), 상기 데이터 라인(DL) 및 상기 박막 트랜지스터(TFT)를 커버한다.
따라서, 상기 게이트 패턴 또는 상기 데이터 패턴과 상기 공통 전극(CE) 사이의 커플링 커패시턴스를 감소시킬 수 있다.
상기 유기 절연 패턴(140)은 상기 화소 영역과 중첩하는 개구부를 포함할 수 있다. 따라서, 상기 게이트 라인(GL), 상기 데이터 라인(DL), 상기 박막 트랜지스터(TFT)를 제외한 나머지 영역을 노출할 수 있다.
따라서, 상기 화소 영역 내의 유기 물질을 제거하여 화면이 누르스름(yellowish)하게 표시되는 것을 방지할 수 있으며, 표시 품질을 향상시킬 수 있다.
상기 유기 절연 패턴(140)은 감광성 유기 물질을 포함한다. 예를 들어, 상기 유기 절연 패턴(140)은 포토아크릴 등과 같은 감광성 유기 물질을 포함할 수 있다.
예를 들어, 상기 유기 절연 패턴(140)은 약 1㎛ 내지 약 3㎛ 범위의 두께로 형성될 수 있다. 상기 유기 절연 패턴(140)이 1㎛ 미만인 경우, 상기 게이트 패턴 또는 상기 데이터 패턴과 상기 공통 전극(CE) 사이의 커플링 커패시턴스를 감소시키기 어렵다. 상기 유기 절연 패턴(140)이 3㎛ 초과인 경우, 표시 패널이 너무 두꺼워지는 문제점이 있다.
예를 들어, 상기 유기 절연 패턴의 유전율(ε)은 4.5 이하일 수 있다. 일반적으로, 커패시턴스는 유전율에 비례한다. 따라서, 상기 유전율이 4.5 초과인 경우, 상기 게이트 패턴 또는 상기 데이터 패턴과 상기 공통 전극(CE) 사이의 커플링 커패시턴스를 감소시키기 어렵다.
상기 공통 전극(common electrode, CE)은 상기 제1 베이스 기판(110) 전면적에 배치된다.
예를 들어, 상기 공통 전극(CE)은 상기 데이터 라인(DL)과 중첩하여 형성될 수 있다. 이때에, 상기 데이터 라인(DL)과 상기 공통 전극(CE)의 사이에는 상기 유기 절연 패턴(140)이 형성될 수 있다. 이에 따라서, 상기 데이터 라인(DL)과 상기 공통 전극(CE)사이의 커플링 커패시턴스(coupling capacitance)를 감소시킬 수 있다.
예를 들어, 상기 공통 전극(CE)은 인듐 틴 옥사이드(ITO), 인듐 징크 옥사이드(IZO), 알루미늄 도핑된 징크 옥사이드(AZO)와 같은 투명 도전체를 포함할 수 있다.
예를 들어, 상기 공통 전극(CE)은 슬릿 패턴을 가질 수 있다.
상기 제2 패시베이션층(150)은 상기 공통 전극(CE)을 커버한다. 상기 제2 패시베이션층(150)은 상기 공통 전극(CE)과 상기 화소 전극(PE)을 절연할 수 있다.
상기 제2 패시베이션층(150)은 상기 제1 베이스 기판(110)의 전 면적에 배치될 수 있다.
상기 제2 패시베이션층(150)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 제2 패시베이션층(150)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.
상기 화소 전극(pixel electrode, PE)은 상기 제2 패시베이션층(150) 상에 배치된다.
상기 화소 전극(PE)은 콘택홀(contact hole, CH)을 통하여, 상기 박막 트랜지스터(TFT)의 전기적으로 연결된다. 상기 화소 전극(PE)은 상기 박막 트랜지스터(TFT)의 상기 드레인 전극(DE)과 연결되며, 상기 화소 전극(PE)에는 상기 박막 트랜지스터(TFT)를 통해 계조 전압이 인가된다.
상기 화소 전극(PE)은 화소 영역 내에 배치될 수 있다. 예를 들어, 상기 화소 전극(PE)은 인접하는 데이터 라인들 사이에 배치될 수 있다.
예를 들어, 상기 화소 전극(PE)은 인듐 틴 옥사이드(ITO), 인듐 징크 옥사이드(IZO), 알루미늄 도핑된 징크 옥사이드(AZO)와 같은 투명 도전체를 포함할 수 있다.
예를 들어, 상기 화소 전극(PE)은 슬릿 패턴을 가질 수 있다.
따라서, 상기 화소 전극(PE) 및 상기 공통 전극(CE)에 계조 전압이 안가되어 전계를 형성한다.
상기 제2 기판(200)은 제2 베이스 기판(210), 컬러 필터(CF) 및 블랙 매트릭스(BM)를 포함한다.
상기 제2 베이스 기판(210)은 투명한 절연기판이다. 예를 들어, 유리기판 또는 투명한 플라스틱 기판일 수 있다.
상기 컬러 필터(CF)는 상기 제2 베이스 기판(210) 상에 배치된다. 인접한 컬러 필터(CF)들은 인접한 데이터 라인들 사이에 배치될 수 있다.
상기 컬러 필터(CF)는 상기 액정층(300)을 투과하는 광에 색을 제공하기 위한 것이다. 예를 들어, 상기 컬러 필터(CF)는 적색 컬러 필터(red), 녹색 컬러 필터(green), 및 청색 컬러 필터(blue)일 수 있다.
상기 컬러 필터(CF)는 상기 각 화소 영역에 대응하여 제공된다. 서로 인접한 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다.
상기 컬러 필터(CF)는 서로 인접한 화소 영역의 경계에서 일부가 인접한 컬러 필터(CF)에 의해 중첩될 수 있다. 이와 달리, 상기 컬러 필터(CF)는 제1 방향(D1)으로 서로 인접한 화소 영역의 경계에서 이격되어 형성될 수 있다. 즉, 상기 컬러 필터(CF)는 제1 방향(D1)으로 데이터 라인들을 경계로 하여 섬(island) 형태로 형성될 수 있다.
상기 블랙 매트릭스(BM)는 상기 컬러 필터(CF) 상에는 배치되어, 광을 차단할 수 있다.
상기 블랙 매트릭스(BM)는 화소의 비표시 영역(non-display area)에 대응되어 형성되어, 외부로부터 제공되는 광을 차단할 수 있다.
예를 들어, 상기 블랙 매트릭스(BM)는 상기 게이트 라인(GL), 상기 데이터 라인(DL) 및 상기 박막 트랜지스터(TFT)와 중첩할 수 있다.
예를 들어, 상기 블랙 매트릭스(BM)는 투과율이 낮은 금속 물질 또는 감광성 유기 물질을 포함하는 블랙 물질로 형성될 수 있다.
예를 들어, 상기 금속 물질은 몰리브덴, 티타늄, 텅스텐 또는 이들의 합금을 포함할 수 있다.
예를 들어, 상기 블랙 물질은 카본 블랙, 유/무기 안료, 또는 유색(R, G, B) 혼합 안료 등의 착색제를 포함함으로써 블랙을 나타낼 수 있다.
상기 액정층(300)은 상기 제1 기판(100) 및 상기 제2 기판(200) 사이에 배치된다.
상기 액정층(300)은 액정 분자(liquid crystal molecule)를 포함할 수 있다. 상기 액정층(300)은 상기 제1 전극 및 상기 제2 전극 사이에 인가되는 전계에 의하여 액정 분자의 배열을 조절하여 상기 화소의 광 투과율이 조절된다.
도시 하지는 않았으나, 상기 액정 표시 장치는 상기 액정층(300)의 상기 액정 분자들을 배향하기 위한 배향막(미도시)을 포함할 수 있다.
상기 배향막은 상기 액정층(300)의 상기 액정 분자들을 프리 틸트(pre-tilt)시키기 위한 것이다.
도 7은 도 2의 I-I' 선을 따라 절단한 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 7에 따른 박막 트랜지스터 기판은 컬러 필터 및 블랙 매트릭스가 제1 기판에 배치된 것을 제외하고는 도 4 내지 도 6에 따른 박막 트랜지스터 기판과 동일한 바, 중복되는 설명은 생략하거나 간략히 하도록한다.
도 2 및 도 7을 참고하면, 제1 기판은 제1 베이스 기판(110), 게이트 절연층(120), 데이터 라인(DL), 제1 패시베이션층(130), 유기 절연 패턴(140), 컬러 필터(CF), 블랙 매트릭스(BM), 공통 전극(CE), 제2 패시베이션층(150) 및 화소 전극(PE)을 포함한다.
즉, 상기 제1 기판은 컬러 필터가 박막 트랜지스터 기판에 형성된 COA(color filter on array) 구조 및 블랙 매트릭스가 박막 트랜지스터 기판에 형성된 BOA 구조(black matrix on array)를 갖는다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 실시예들에 따른 박막 트랜지스터 기판 및 표시 패널은 액정 표시 장치, 유기 발광 표시 장치 등에 적용될 수 있다.
100, 200: 제1, 2 기판 110, 210: 제1, 2 베이스 기판
120: 게이트 절연층 130: 제1 패시베이션층
140: 유기 절연 패턴 150: 제2 패시베이션층
300: 액정층 CF: 컬러 필터
BM: 블랙 매트릭스 CE: 공통 전극
PE: 화소 전극

Claims (18)

  1. 복수의 화소 영역들을 가지는 베이스 기판;
    상기 베이스 기판 상에 제1 방향으로 연장되는 게이트 라인;
    상기 게이트 라인 상에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인과 연결되는 박막 트랜지스터;
    상기 데이터 라인 및 상기 박막 트랜지스터를 커버하며, 상기 화소 영역들과 중첩하는 개구부를 포함하는 유기 절연 패턴; 및
    상기 베이스 기판 상에 배치되는 공통 전극을 포함하는 박막 트랜지스터 기판.
  2. 제1항에 있어서, 상기 유기 절연 패턴은 상기 게이트 라인을 커버하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제1항에 있어서, 인접하는 데이터 라인들 사이에 배치되는 컬러 필터를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제1항에 있어서, 상기 게이트 라인, 상기 데이터 라인 및 상기 박막 트랜지스터와 중첩하는 블랙 매트릭스를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제1항에 있어서, 상기 유기 절연 패턴은 감광성 유기 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제1항에 있어서, 상기 유기 절연 패턴의 유전율(ε)은 4.5 이하인 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제1항에 있어서, 상기 게이트 라인을 커버하는 게이트 절연층;
    상기 데이터 라인을 커버하는 제1 패시베이션층;
    상기 공통 전극을 커버하는 제2 패시베이션층; 및
    상기 제2 패시베이션층 상에 배치되며, 상기 화소 영역들과 중첩하는 화소 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제7항에 있어서, 상기 화소 전극은 인접하는 데이터 라인들 사이에 배치되는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제7항에 있어서, 상기 화소 전극은 슬릿 패턴을 가지는 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 복수의 화소 영역들을 가지는 제1 기판 및 상기 제1 기판에 대향하는 제2 기판;
    상기 제1 기판 상에 제1 방향으로 연장되는 게이트 라인;
    상기 게이트 라인 상에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인과 연결되는 박막 트랜지스터;
    상기 데이터 라인 및 상기 박막 트랜지스터를 커버하며, 상기 화소 영역들과 중첩하는 개구부를 포함하는 유기 절연 패턴; 및
    상기 베이스 기판 상에 배치되는 공통 전극을 포함하는 표시 패널.
  11. 제10항에 있어서, 상기 유기 절연 패턴은 상기 게이트 라인을 커버하는 것을 특징으로 하는 표시 패널.
  12. 제10항에 있어서, 인접하는 데이터 라인들 사이에 배치되는 컬러 필터를 더 포함하는 것을 특징으로 하는 표시 패널.
  13. 제10항에 있어서, 상기 게이트 라인, 상기 데이터 라인 및 상기 박막 트랜지스터와 중첩하는 블랙 매트릭스를 더 포함하는 것을 특징으로 하는 표시 패널.
  14. 제10항에 있어서, 상기 유기 절연 패턴은 감광성 유기 물질을 포함하는 것을 특징으로 하는 표시 패널.
  15. 제10항에 있어서, 상기 유기 절연 패턴의 유전율(ε)은 4.5 이하인 것을 특징으로 하는 표시 패널.
  16. 제10항에 있어서, 상기 게이트 라인을 커버하는 게이트 절연층;
    상기 데이터 라인을 커버하는 제1 패시베이션층;
    상기 공통 전극을 커버하는 제2 패시베이션층; 및
    상기 제2 패시베이션층 상에 배치되며, 상기 화소 영역들과 중첩하는 화소 전극을 포함하는 것을 특징으로 하는 표시 패널.
  17. 제16항에 있어서, 상기 화소 전극은 인접하는 데이터 라인들 사이에 배치되는 것을 특징으로 하는 표시 패널.
  18. 제16항에 있어서, 상기 화소 전극은 슬릿 패턴을 가지는 것을 특징으로 하는 표시 패널.
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