KR20160008386A - 펄스폭 변조 데이터 복원 장치 및 이의 구동 방법 - Google Patents

펄스폭 변조 데이터 복원 장치 및 이의 구동 방법 Download PDF

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Abstract

본 발명의 하나의 실시형태에 따른 PWM 데이터 복원 장치(data recovery device)는 차동 데이터 신호를 이용하여 PWM(pulse width modulation) 비트(bit)를 생성하는 DTS(differential to single) 블록 그리고 싱크 패턴을 검출하여 비트 록(bit lock) 신호를 활성화시키고, 상기 비트 록 신호가 활성화되면, 상기 차동 데이터 신호 중 어느 하나에 동기되어 상기 PWM 비트를 수신하여 심볼(symbol) 데이터를 복원하고, 그리고 레퍼런스 클록(reference clock)에 동기되어 상기 심볼을 전송하는 얼라인 버퍼(align buffer)를 포함한다.

Description

펄스폭 변조 데이터 복원 장치 및 이의 구동 방법{PULSE WIDTH MODULATION DATA RECOVERY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 PWM(pulse width modulation) 데이터 복원 장치에 관한 것으로, 차동 포지티브 데이터 신호에 동기되어 PWM 비트를 수신하고, 심볼(symbol)을 생성하며, 레퍼런스 클록에 동기되어 상기 심볼을 전송할 수 있는 PWM 데이터 복원 장치 및 이의 구동 방법에 관한 것이다.
PWM 데이터 전송 방식은 애플리케이션 프로세서(application processor)와 모뎀(MODEM) 사이에 그리고 애플리케이션 프로세서와 유심(U-SIM) 사이에서 적용될 수 있다. 예를 들면, PWM 데이터 전송 방식은 애플리케이션 프로세서와 모뎀 사이에서 프로토콜을 설정하기 위하여 적용될 수 있다.
PWM 데이터 전송 방식은 듀티(duty)의 차이를 이용하여 셀프-클로킹과 데이터를 제공할 수 있다.
본 발명의 목적은 차동 포지티브 데이터 신호에 동기되어 심볼(symbol)을 생성하며, 레퍼런스 클록에 동기되어 상기 심볼을 전송할 수 있는 PWM 데이터 복원 장치(data recovery device)를 제공하는 것이다.
본 발명의 다른 목적은 상기 PWM 데이터 복원 장치의 구동 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 PWM 데이터 복원 장치를 포함하는 시스템온칩을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 PWM 데이터 복원 장치(data recovery device)는 차동 데이터 신호를 이용하여 PWM(pulse width modulation) 비트(bit)를 생성하는 DTS(differential to single) 블록 그리고 싱크 패턴을 검출하여 비트 록(bit lock) 신호를 활성화시키고, 상기 비트 록 신호가 활성화되면, 상기 차동 데이터 신호 중 어느 하나에 동기되어 상기 PWM 비트를 수신하여 심볼(symbol) 데이터를 복원하고, 그리고 레퍼런스 클록(reference clock)에 동기되어 상기 심볼을 전송하는 얼라인 버퍼(align buffer)를 포함한다.
하나의 실시 예에 있어서, 상기 차동 데이터 신호는 차동 포지티브 데이터 신호와 차동 네가티브 데이터 신호를 포함하고, 상기 차동 포지티브 데이터 신호와 상기 차동 네가티브 데이터 신호 각각은 서로 반대 위상을 가지며, PWM 방식에 따라 생성된다.
하나의 실시 예에 있어서, 상기 얼라인 버퍼는 상기 차동 포지티브 데이터 신호 또는 차동 네가티브 데이터 신호 중 어느 하나에 동기되어 상기 PWM 비트를 비트 단위로 저장하고, 상기 레퍼런스 클록에 동기되어 상기 심볼 데이터를 심볼 단위로 전송한다.
하나의 실시 예에 있어서, 상기 DTS 블록은 상기 차동 포지티브 데이터 신호와 상기 차동 네가티브 데이터 신호 중 어느 하나를 지연시킨다.
하나의 실시 예에 있어서, 상기 레퍼런스 클록에 동기되어 상기 심볼 데이터를 수신하는 PWM 데이터 처리 로직(data process logic)을 더 포함한다.
하나의 실시 예에 있어서, 상기 얼라인 버퍼는 상기 DTS 블록으로부터 수신된 PWM 비트들과 상기 싱크 패턴을 비교하고, 상기 비교된 결과에 따라 상기 비트 록 신호를 활성화한다.
하나의 실시 예에 있어서, 상기 DTS 블록은 상기 차동 데이터를 PWM 비트로 변환하기 위한 디코더(decoder)를 포함하고, 상기 디코더는 integrator type 또는 oversampling type을 포함한다.
하나의 실시 예에 있어서, 상기 레퍼런스 클록은 PLL(Phase Locked Loop)의 레퍼런스 클록을 포함한다.
본 발명의 다른 하나의 실시형태에 따른 PWM 데이터 복원 장치(data recovery device)의 구동 방법은 차동 데이터 신호를 이용하여 PWM(pulse width modulation) 비트(bit)를 생성하는 단계, 싱크 패턴을 검출하여 비트 록(bit lock) 신호를 활성화시키는 단계, 상기 비트 록 신호가 활성화되면, 상기 차동 데이터 신호 중 어느 하나에 동기되어 상기 PWM 비트를 수신하여 심볼 데이터를 복원하는 단계 그리고 레퍼런스 클록(reference clock)에 동기되어 상기 심볼 데이터를 전송하는 단계를 포함한다.
하나의 실시 예에 있어서, 상기 차동 데이터 신호는 차동 포지티브 데이터 신호와 차동 네가티브 데이터 신호를 포함하고, 상기 차동 포지티브 데이터 신호와 상기 차동 네가티브 데이터 신호 각각은 서로 반대 위상을 가지며, PWM 방식에 따라 생성된다.
하나의 실시 예에 있어서, 상기 비트 록 신호가 활성화되면, 상기 차동 데이터 신호 중 어느 하나에 동기되어 상기 PWM 비트를 수신하여 상기 심볼 데이터를 복원하는 단계는 상기 비트 록 신호가 활성화되면, 상기 차동 포지티브 데이터 신호 또는 차동 네가티브 데이터 신호 중 어느 하나에 동기되어 상기 PWM 비트를 비트 단위로 저장하는 단계를 포함한다.
하나의 실시 예에 있어서, 상기 차동 포지티브 데이터 신호와 상기 차동 네가티브 데이터 신호 중 어느 하나를 지연시키는 단계를 더 포함한다.
하나의 실시 예에 있어서, 상기 레퍼런스 클록(reference clock)에 동기되어 상기 심볼 데이터를 전송하는 단계는 상기 레퍼런스 클록에 동기되어 상기 심볼 데이터를 심볼 단위로 전송하는 단계를 포함한다.
하나의 실시 예에 있어서, 상기 싱크 패턴을 검출하여 비트 록(bit lock) 신호를 활성화시키는 단계는 상기 수신된 PWM 비트들과 상기 싱크 패턴을 비교하는 단계 및 상기 비교된 결과에 따라 상기 비트 록 신호를 활성화하는 단계를 포함한다.
하나의 실시 예에 있어서, 상기 레퍼런스 클록은 PLL(Phase Locked Loop)의 레퍼런스 클록을 포함한다.
본 발명의 또 다른 하나의 실시형태에 따른 시스템-온-칩(system-on-chip)은 제1 M-PHY를 포함하는 애플리케이션 프로세서(Application processor) 및 제2 M-PHY를 포함하고, 상기 제1 및 제2 M-PHY를 통하여 PWM 데이터 통신 방법에 따라 상기 애플리케이션 프로세서와 통신을 하는 모뎀(MODEM)을 포함하고, 상기 제1 및 제2 M-PHY 각각은 PWM 데이터 복원 장치를 포함하고, 상기 PWM 데이터 복원 장치는 차동 데이터 신호를 이용하여 PWM 비트를 생성하는 DTS(differential to single) 블록 그리고 싱크 패턴을 검출하여 비트 록 신호를 활성화시키고, 상기 비트 록 신호가 활성화되면, 상기 차동 데이터 신호 중 어느 하나에 동기되어 상기 PWM 비트를 수신하여 심볼(symbol) 데이터를 복원하고, 그리고 레퍼런스 클록(reference clock)에 동기되어 상기 심볼을 전송하는 얼라인 버퍼(align buffer)를 포함한다.
하나의 실시 예에 있어서, 상기 차동 데이터 신호는 차동 포지티브 데이터 신호와 차동 네가티브 데이터 신호를 포함하고, 상기 차동 포지티브 데이터 신호와 상기 차동 네가티브 데이터 신호 각각은 서로 반대 위상을 가지며, PWM 방식에 따라 생성된다.
하나의 실시 예에 있어서, 상기 얼라인 버퍼는 상기 차동 포지티브 데이터 신호 또는 차동 네가티브 데이터 신호 중 어느 하나에 동기되어 상기 PWM 비트를 비트 단위로 저장하고, 상기 레퍼런스 클록에 동기되어 상기 심볼 데이터를 심볼 단위로 전송한다.
하나의 실시 예에 있어서, 상기 레퍼런스 클록에 동기되어 상기 심볼 데이터를 수신하는 PWM 데이터 처리 로직(data process logic)을 더 포함한다.
하나의 실시 예에 있어서, 상기 얼라인 버퍼는 상기 DTS 블록으로부터 수신된 PWM 비트들과 상기 싱크 패턴을 비교하고, 상기 비교된 결과에 따라 상기 비트 록 신호를 활성화한다.
본 발명의 실시 예에 따른 PWM 데이터 복원 장치(data recovery device)는 추가적인 마지막 PWM 비트를 수신할 수 있다.
또한, PWM 데이터 복원 장치는 PWM 데이터 신호의 얼라인(align)이 맞지 않는 경우 심볼 데이터를 복원할 수 있다.
또한, PWM 데이터 복원 장치는 시스템 클록(system clock)을 사용하는 않기 때문에 시스템 클록 의존성(system clock dependency)이 없다.
도 1은 본 발명의 실시 예에 따른 시스템온칩을 도시한 블록도이다.
도 2a 및 도 2b는 PWM 데이터 통신 방법에 따른 "0"과 "1"을 도시한 타이밍도이다.
도 3a 및 도 3b는 종래 기술에 따른 문제점을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 실시 예에 따른 PWM 데이터 복원 장치를 도시한 블록도이다.
도 5a 및 도 5b는 도 4에 도시된 PWM 데이터 복원 장치의 동작을 도시한 타이밍도이다.
도 6은 비트-록(bit lock) 신호를 생성하기 위한 회로를 도시한다.
도 7은 도 4에 도시된 얼라인 버퍼를 도시한 블록도이다.
도 8은 도 7에 도시된 얼라인 버퍼의 버퍼 포인터를 증가시키는 방법을 도시한 순서도이다.
도 9는 도 4에 도시된 얼라인 버퍼의 라이트 동작과 리드 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 다른 실시 예에 따른 시스템온칩을 도시한 블록도이다.
도 11은 도 1에 도시된 시스템온칩을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 12은 도 11의 컴퓨팅 시스템에서 사용되는 인터페이스의 실시 예를 도시한 블록도이다.
도 13은 도 1에 도시된 시스템온칩을 포함하는 디지털 카메라 장치(300)을 도시한다.
도 14a 및 도 14b는 도 1에 도시된 시스템온칩을 포함하는 웨어러블 장치를 도시한다.
도 15는 도 1에 도시된 시스템온칩을 포함하는 웨어러블 장치를 도시한다.
본문에 개시되어 있는 본 발명의 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시 예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.
도 1은 본 발명의 실시 예에 따른 시스템온칩을 도시한 블록도이다.
도 1을 참조하면, 시스템온칩(1)은 모뎀(MODEM; 10), 애플리케이션 프로세서(application processor; 20) 그리고 DRAM(dynamic random access memory; 30)을 포함한다. 모뎀(10)은 제1 M-PHY(11), 제1 LLI(low latency interface; 14), 그리고 제1 프로세서(processor; 15)를 포함한다.
제1 M-PHY(11)는 저속의 데이터 통신을 설정하기 위한 제1 LS 유닛(low speed unit; 12)과 고속의 데이터 통신을 위한 제1 HS 유닛(high speed unit; 13)을 포함할 수 있다. 제1 M-PHY(11)는 모뎀(10)과 애플리케이션 프로세서(20)를 물리적으로 연결한다. 따라서, 모뎀(10)과 애플리케이션 프로세서(20)는 제1 M-PHY(11)를 통하여 데이터 통신을 할 수 있다. 제1 LLI(14)는 제1 M-PHY(11)와 제1 프로세서(15)를 연결하기 위한 LLI(Low Latency Interface) 스펙(specification)을 준수한다. 제1 프로세서(15)는 모뎀(10)의 동작을 제어할 수 있다. 제1 프로세서(15)는 ARM 프로세서를 포함할 수 있다.
마찬가지로, 애플리케이션 프로세서(20)는 제2 M-PHY(21), 제2 LLI(24), 그리고 제2 프로세서(25)를 포함한다. 제2 M-PHY(21)는 저속의 데이터 통신을 설정하기 위한 제2 LS 유닛(22)과 고속의 데이터 통신을 위한 제2 HS 유닛(23)을 포함할 수 있다. 제2 M-PHY(21)는 모뎀(10)과 애플리케이션 프로세서(20)를 물리적으로 연결한다. 따라서, 모뎀(10)과 애플리케이션 프로세서(20)는 제2 M-PHY(21)를 통하여 데이터 통신을 할 수 있다. 제2 LLI(24)는 제2 M-PHY(21)와 제2 프로세서(25)를 연결하기 위한 LLI(Low Latency Interface) 스펙(specification)을 준수한다. 제2 프로세서(25)는 기본 연산을 수행할 수 있다. 또한, 제2 프로세서(25)는 애플리케이션 프로세서(20)의 동작을 제어할 수 있다. 제2 프로세서(25)는 제2 LLI(24)를 통하여 DRAM(30)을 억세스할 수 있다.
모뎀(10)과 애플리케이션 프로세서(20)는 고속의 데이터 통신을 설정하기 위하여 제1 및 제2 LS 유닛(12, 22)을 통하여 저속의 PWM 데이터를 송수신할 수 있다. 하나의 실시 예에 있어서, 제1 및 제2 LS 유닛(12, 22) 사이의 데이터 통신의 속도는 1 Mbps일 수 있다. PWM 데이터는 클록에 동기되지 않고 송수신될 수 있다. 즉, PWM 데이터 통신 방식을 셀프 클록킹(self clocking)을 포함할 수 있다.
제1 및 제2 LS 유닛(12, 22) 각각은 PWM 데이터 통신 방법에 따라 데이터 통신을 실행한다. PWM 데이터 통신 방법은 클록이 없이 데이터를 송수신하는 것이다. PWM 데이터 통신 방법에 따른 "0" 과 "1"은 도 2a 및 도 2b에서 설명된다.
제1 및 제2 LS 유닛(12, 22) 각각은 PWM 데이터를 복원하기 위한 PWM 데이터 복원 장치(data recovery device; 100)를 포함할 수 있다. 본 발명의 실시 예에 따른 PWM 데이터 복원 장치(100)는 도 4에서 상세히 설명될 것이다.
제1 및 제2 HS 유닛(13, 23) 사이의 데이터 통신은 고속의 데이터 통신이다. 하나의 실시 예에 있어서, 제1 및 제2 HS 유닛(13, 23) 사이의 데이터 통신의 속도는 3 Gbps 또는 6 Gbps 일 수 있다.
하나의 실시 예에 있어서, 시스템온칩(1)은 모뎀(10)과 애플리케이션 프로세서(20)를 포함할 수 있다. 또한, 모뎀(10)과 애플리케이션 프로세서(20) 각각은 하나의 독립된 칩으로 구현될 수 있다.
도 2a 및 도 2b는 PWM 데이터 통신 방법에 따른 "0"과 "1"을 도시한 타이밍도이다.
도 2a는 PWM 데이터 통신 방법에 따른 "0"을 도시한다. 즉, 로우 구간과 하이 구간 사이의 비율이 2:1 이면, PWM 데이터는 0을 나타낸다. 도 2b는 PWM 데이터 통신 방법에 따른 1을 도시한다. 즉, 로우 구간과 하이 구간 사이의 비율이 1:2 이면, PWM 데이터는 1을 나타낸다.
도 3a 및 도 3b는 종래 기술에 따른 문제점을 설명하기 위한 타이밍도이다.
도 1 및 도 3a를 참조하면, PWM 방식은 셀프 클록킹(self-clocking)을 제공할 수 있다. 즉, PWM 신호는 데이터와 클록 신호를 포함할 수 있다. 이로 인하여, PWM 데이터 신호가 없는 구간은 클록이 존재하지 않는 문제점을 가질 수 있다.
PWM 데이터 복원 장치(100)는 차동 포지티브 데이터 신호(DP)를 수신할 수 있다. PWM 데이터 복원 장치(100)는 차동 포지티브 데이터 신호(DP)를 이용하여 심볼 데이터(SYM)를 생성할 수 있다. PWM 데이터 복원 장치(100)는 생성된 심볼 데이터(SYM)를 심볼 클록(SYM_CLK)에 동기되어 전송할 수 있다.
일반적으로, 모뎀(10)은 애플리케이션 프로세서(20)로 데이터를 전송할 때, 심볼 단위로 데이터를 전송할 수 있다. 하나의 실시 예에 있어서, 심볼 데이터는 10비트를 포함할 수 있다.
만약 PWM 데이터 복원 장치(100)가 차동 포지티브 데이터 신호(DP)의 마지막 비트를 수신하면, 마지막 비트는 심볼 데이터(SYM)로 변환될 수 없다. 왜냐하면, 클록 역할을 하는 PWM 데이터 신호가 더 이상 없기 때문이다. 따라서, 마지막 심볼 데이터(SYM)를 생성할 수 없는 문제가 발생될 수 있다.
도 1 및 도 3b를 참조하면, PWM 데이터 복원 장치(100)는 차동 포지티브 데이터 신호(DP)를 수신할 수 있다. PWM 데이터 복원 장치(100)는 차동 포지티브 데이터 신호(DP)를 이용하여 심볼 데이터(SYM)를 생성할 수 있다.
만약 PWM 데이터 신호의 얼라인(align)이 틀어지거나, 의미없는 PWM 데이터 신호가 초기에 입력되는 경우, PWM 데이터 복원 장치(100)는 정확한 심볼 데이터(SYM)을 생성할 수 없다. 또한, PWM 데이터 복원 장치(100)는 잘못 변환된 심볼 데이터(SYM)로 인하여 모드 변환(mode change)과 같은 동작을 할 수 없다.
예를 들면, 모뎀(10)은 심볼 데이터에 따른 동작 모드를 결정할 수 있다. 예를 들면, PWM 데이터 복원 장치(100)는 FSM(finite state machine)을 포함할 수 있다. FSM은 수신된 심볼 데이터(SYM)에 따라 모드 변환 동작을 실행할 수 있다. 그러나, 잘못 변환된 심볼 데이터(SYM)가 입력되면, FSM은 모드 변환(mode change)과 같은 동작을 실행할 수 없다.
도 4는 본 발명의 실시 예에 따른 PWM 데이터 복원 장치를 도시한 블록도이다.
도 4를 참조하면, 본 발명의 실시 예에 따른 PWM 데이터 복원 장치(PWM data recovery device; 100)는 DTS 블록(differential to single block; 110), 얼라인 버퍼(align buffer; 120), PWM 데이터 처리 로직(data processing logic; 130) 그리고 지연 수단(delay means; 140)을 포함한다.
DTS 블록(110)은 차동 데이터 신호(differential data signal)을 수신한다. 차동 데이터 신호는 차동 포지티브 데이터 신호(differential positive data signal; DP)와 차동 네가티브 데이터 신호(differential negative data signal; DN)를 포함한다.
DTS 블록(110)은 차동 포지티브 데이터 신호(DP)와 차동 네가티브 데이터 신호(DN)를 이용하여 싱글(single) PWM비트(pulse width modulation bit; PBIT)를 생성할 수 있다. 구체적으로, DTS 블록(110)은 PWM 비트(PBIT)를 생성하기 위한 디코더(decoder)를 포함할 수 있다. 하나의 실시 예에 있어서, 디코더는 아날로그 방식인 integrator type 또는 디지털 방식인 oversampling type으로 구현될 수 있다.
아날로그 방식인 integrator type의 디코더는 PVT(process, voltage, temperature)의 변수(variation)에 영향을 받을 수 있다. 또한, 디지털 방식인 oversampling type의 디코더는 시스템 클록(system clock)를 사용할 필요가 있다.
또한, DTS 블록(110)은 딜레이 수단(140)을 이용하여 차동 포지티브 데이터 신호(DP)에 딜레이를 제공할 수 있다. 얼라인 버퍼(120)는 상기 지연된 차동 포지티브 데이터 신호(DP)에 동기되어 PWM 비트(PBIT)를 수신한다.
얼라인 버퍼(120)는 PWM 비트(PBIT)를 이용하여 심볼 데이터(symbol data; SYM)을 생성한다. 그리고, 얼라인 버퍼(120)는 레퍼런스 클록(reference clock; REFCLK)에 동기되어 심볼 데이터(SYM)를 전송한다. 얼라인 버퍼(120)의 라이트 동작과 리드 동작은 도 9에서 상세히 설명될 것이다.
PWM 데이터 처리 로직(130)은 레퍼런스 클록(REFCLK)에 동기되어 심볼 데이터(SYM)를 수신한다. PWM 데이터 처리 로직(130)은 심볼 데이터(SYM)를 처리할 수 있다. 하나의 실시 예에 있어서, 레퍼런스 클록(REFCLK)은 PLL(Phase Locked Loop)의 레퍼런스 클록을 포함할 수 있다.
PWM 데이터 복원 장치(100)의 구동 동작은 도 5와 도 6에서 설명될 것이다.
도 5a 및 도 5b는 도 4에 도시된 PWM 데이터 복원 장치의 동작을 도시한 타이밍도이다.
도 4 및 도 5a를 참조하면, DTS 블록(110)은 차동 포지티브 데이터 신호(DP)와 차동 네가티브 데이터 신호(DN)를 수신한다. 차동 포지티브 데이터 신호(DP)와 차동 네가티브 데이터 신호(DN)는 서로 반대의 위상을 가진다.
DTS 블록(110)은 차동 포지티브 데이터 신호(DP)를 이용하여 하프-레이트 클록(HR_CLK)를 생성할 수 있다. DTS 블록(110)은 하프-레이트 클록(HR_CLK)의 폴링 엣지(falling edge)에 동기되어 차동 포지티브 데이터 신호(DP) 및 차동 네가티브 데이터 신호(DN)에 대하여 홀수번째 PWM 비트(PBIT)를 디코딩할 수 있다. 또한, DTS 블록(110)은 하프-레이트 클록(HR_CLK)의 라이징 엣지(rising edge)에 동기되어 차동 포지티브 데이터 신호(DP) 및 차동 네가티브 데이터 신호(DN)에 대하여 짝수번째 PWM 비트(PBIT)를 디코딩할 수 있다.
DTS 블록(110)은 홀수번째 PWM 비트(PBIT)와 짝수번째 PWM 비트(PBIT)를 디코딩하기 위한 디코더(decoder)를 포함할 수 있다. DTS 블록(110)은 홀수번째 PWM 비트(PBIT)와 짝수번째 PWM 비트(PBIT)를 이용하여 직렬 데이터(serial data; SD)를 생성할 수 있다. DTS 블록(110)은 차동 포지티브 데이터 신호(DP)에 일정한 딜레이(예, td)를 인가하여 풀레이트 클록(full-rate clock; FR_CLK)을 생성할 수 있다.
DTS 블록(110)은 풀레이트 클록(FR_CLK)의 라이징 엣지에 동기되어 직렬 데이터(SD)를 얼라인 버퍼(120)로 전송할 수 있다.
도 4 및 도 5b를 참조하면, DTS 블록(110)은 차동 포지티브 데이터 신호(DP)와 차동 네가티브 데이터 신호(DN)를 수신한다. 예를 들면, DTS 블록(110)은 11번째 차동 포지티브 데이터 신호(DP)를 수신한다.
DTS 블록(110)은 하프-레이트 클록(HR_CLK)의 폴링 엣지에 동기되어 차동 포지티브 데이터 신호(DP)에 대하여 홀수번째 PWM 비트(PBIT)를 디코딩할 수 있다. DTS 블록(110)은 11번째 PWM 비트(PBIT)를 직렬 데이터(SD)를 변환할 수 있다.
DTS 블록(110)은 풀레이트 클록(FR_CLK)의 라이징 엣지에 동기되어 직렬 데이터(SD)를 얼라인 버퍼(120)로 전송할 수 있다.
DTS 블록(110)은 PWM 비트(PBIT) 마다 하나의 클록 엣지(clock edge)를 만들 수 있다. 따라서, DTS 블록(110)은 추가적인 1비트의 PWM 비트(PBIT)를 복원할 수 있다.
도 6은 비트-록(bit lock) 신호를 생성하기 위한 회로를 도시한다.
도 6을 참조하면, 얼라인 버퍼(120)는 싱크 패턴(synchronous pattern)을 감지하기 위한 비트 록 신호(BL)를 생성하기 위한 록 신호 생성기(121)를 포함할 수 있다. 록 신호 생성기(121)는 제1 내지 제10 플립플롭(flip-flop; FF1-FF10), 제1 내지 제10 XOR 게이트 회로(exclusive-OR gate circuit; XOR1-XOR10) 그리고 AND 게이트 회로(gate circuit; AND)를 포함한다.
제1 내지 제10 플립플롭(FF1-FF10) 각각은 순차적으로 연결되며, 차동 포지티브 데이터 신호(DP)에 동기되어 PWM 비트(PBIT)를 순차적으로 수신할 수 있다.
싱크 패턴(S[1:10])은 10비트로 구성된다. 예를 들면, 싱크 패턴(S[1:10])은 0011111010일 수 있다.
제1 XOR 게이트 회로(XOR1)는 제1 플립플롭(FF1)의 출력(B[1])과 싱크 패턴의 제1 비트(S[1])를 수신한다. 즉, 제1 XOR 게이트 회로(XOR1)는 제1 플립플롭(FF1)의 출력(B[1])과 싱크 패턴의 제1 비트(S[1])를 비교한다. 제1 XOR 게이트 회로(XOR1)는 제1 플립플롭(FF1)의 출력(B[1])과 싱크 패턴의 제1 비트(S[1])가 같으면, 논리 "1"을 AND 게이트 회로(AND)로 전송한다. 제1 XOR 게이트 회로(XOR1)는 제1 플립플롭(FF1)의 출력과 싱크 패턴의 제1 비트(S[1])가 같지 않으면, 논리 "0"을 AND 게이트 회로(AND)로 전송한다.
제2 XOR 게이트 회로(XOR2)는 제2 플립플롭(FF2)의 출력(B[2])과 싱크 패턴의 제2 비트(S[2])를 수신한다. 즉, 제2 XOR 게이트 회로(XOR2)는 제2 플립플롭(FF2)의 출력(B[2])과 싱크 패턴의 제2 비트(S[2])를 비교한다. 제2 XOR 게이트 회로(XOR2)는 제2 플립플롭(FF2)의 출력(B[2])과 싱크 패턴의 제2 비트(S[2])가 같으면, 논리 "1"을 AND 게이트 회로(AND)로 전송한다. 제2 XOR 게이트 회로(XOR2)는 제2 플립플롭(FF2)의 출력과 싱크 패턴의 제2 비트(S[2])가 같지 않으면, 논리 "0"을 AND 게이트 회로(AND)로 전송한다.
제3 XOR 게이트 회로(XOR3)는 제3 플립플롭(FF3)의 출력(B[3])과 싱크 패턴의 제3 비트(S[3])를 수신한다. 즉, 제3 XOR 게이트 회로(XOR3)는 제3 플립플롭(FF3)의 출력(B[3])과 싱크 패턴의 제3 비트(S[3])를 비교한다. 제3 XOR 게이트 회로(XOR3)는 제3 플립플롭(FF3)의 출력(B[3])과 싱크 패턴의 제3 비트(S[3])가 같으면, 논리 "1"을 AND 게이트 회로(AND)로 전송한다. 제3 XOR 게이트 회로(XOR3)는 제3 플립플롭(FF3)의 출력과 싱크 패턴의 제3 비트(S[3])가 같지 않으면, 논리 "0"을 AND 게이트 회로(AND)로 전송한다.
제4 XOR 게이트 회로(XOR4)는 제4 플립플롭(FF4)의 출력(B[4])과 싱크 패턴의 제4 비트(S[4])를 수신한다. 즉, 제4 XOR 게이트 회로(XOR4)는 제4 플립플롭(FF4)의 출력(B[4])과 싱크 패턴의 제4 비트(S[4])를 비교한다. 제4 XOR 게이트 회로(XOR4)는 제4 플립플롭(FF4)의 출력(B[4])과 싱크 패턴의 제4 비트(S[4])가 같으면, 논리 "1"을 AND 게이트 회로(AND)로 전송한다. 제4 XOR 게이트 회로(XOR4)는 제4 플립플롭(FF4)의 출력과 싱크 패턴의 제4 비트(S[4])가 같지 않으면, 논리 "0"을 AND 게이트 회로(AND)로 전송한다.
제5 XOR 게이트 회로(XOR5)는 제5 플립플롭(FF5)의 출력(B[5])과 싱크 패턴의 제5 비트(S[5])를 수신한다. 즉, 제5 XOR 게이트 회로(XOR5)는 제5 플립플롭(FF5)의 출력(B[5])과 싱크 패턴의 제5 비트(S[5])를 비교한다. 제5 XOR 게이트 회로(XOR5)는 제5 플립플롭(FF5)의 출력(B[5])과 싱크 패턴의 제5 비트(S[5])가 같으면, 논리 "1"을 AND 게이트 회로(AND)로 전송한다. 제5 XOR 게이트 회로(XOR5)는 제5 플립플롭(FF5)의 출력과 싱크 패턴의 제5 비트(S[5])가 같지 않으면, 논리 "0"을 AND 게이트 회로(AND)로 전송한다.
제6 XOR 게이트 회로(XOR6)는 제6 플립플롭(FF6)의 출력(B[6])과 싱크 패턴의 제6 비트(S[6])를 수신한다. 즉, 제6 XOR 게이트 회로(XOR6)는 제6 플립플롭(FF6)의 출력(B[6])과 싱크 패턴의 제6 비트(S[6])를 비교한다. 제6 XOR 게이트 회로(XOR6)는 제6 플립플롭(FF6)의 출력(B[6])과 싱크 패턴의 제6 비트(S[6])가 같으면, 논리 "1"을 AND 게이트 회로(AND)로 전송한다. 제6 XOR 게이트 회로(XOR6)는 제6 플립플롭(FF6)의 출력과 싱크 패턴의 제6 비트(S[6])가 같지 않으면, 논리 "0"을 AND 게이트 회로(AND)로 전송한다.
제7 XOR 게이트 회로(XOR7)는 제7 플립플롭(FF7)의 출력(B[7])과 싱크 패턴의 제7 비트(S[7])를 수신한다. 즉, 제7 XOR 게이트 회로(XOR7)는 제7 플립플롭(FF7)의 출력(B[7])과 싱크 패턴의 제7 비트(S[7])를 비교한다. 제7 XOR 게이트 회로(XOR7)는 제7 플립플롭(FF7)의 출력(B[7])과 싱크 패턴의 제7 비트(S[7])가 같으면, 논리 "1"을 AND 게이트 회로(AND)로 전송한다. 제7 XOR 게이트 회로(XOR7)는 제7 플립플롭(FF7)의 출력과 싱크 패턴의 제7 비트(S[7])가 같지 않으면, 논리 "0"을 AND 게이트 회로(AND)로 전송한다.
제8 XOR 게이트 회로(XOR8)는 제8 플립플롭(FF8)의 출력(B[8])과 싱크 패턴의 제8 비트(S[8])를 수신한다. 즉, 제8 XOR 게이트 회로(XOR8)는 제8 플립플롭(FF8)의 출력(B[8])과 싱크 패턴의 제8 비트(S[8])를 비교한다. 제8 XOR 게이트 회로(XOR8)는 제8 플립플롭(FF8)의 출력(B[8])과 싱크 패턴의 제8 비트(S[8])가 같으면, 논리 "1"을 AND 게이트 회로(AND)로 전송한다. 제8 XOR 게이트 회로(XOR8)는 제8 플립플롭(FF8)의 출력과 싱크 패턴의 제8 비트(S[8])가 같지 않으면, 논리 "0"을 AND 게이트 회로(AND)로 전송한다.
제9 XOR 게이트 회로(XOR9)는 제9 플립플롭(FF9)의 출력(B[9])과 싱크 패턴의 제9 비트(S[9])를 수신한다. 즉, 제9 XOR 게이트 회로(XOR9)는 제9 플립플롭(FF9)의 출력(B[9])과 싱크 패턴의 제9 비트(S[9])를 비교한다. 제9 XOR 게이트 회로(XOR9)는 제9 플립플롭(FF9)의 출력(B[9])과 싱크 패턴의 제9 비트(S[9])가 같으면, 논리 "1"을 AND 게이트 회로(AND)로 전송한다. 제9 XOR 게이트 회로(XOR9)는 제9 플립플롭(FF9)의 출력과 싱크 패턴의 제9 비트(S[9])가 같지 않으면, 논리 "0"을 AND 게이트 회로(AND)로 전송한다.
마지막으로, 제10 XOR 게이트 회로(XOR10)는 제10 플립플롭(FF10)의 출력(B[10])과 싱크 패턴의 제10 비트(S[10])를 수신한다. 즉, 제10 XOR 게이트 회로(XOR10)는 제10 플립플롭(FF10)의 출력(B[10])과 싱크 패턴의 제10 비트(S[10])를 비교한다. 제10 XOR 게이트 회로(XOR10)는 제10 플립플롭(FF10)의 출력(B[10])과 싱크 패턴의 제10 비트(S[10])가 같으면, 논리 "1"을 AND 게이트 회로(AND)로 전송한다. 제10 XOR 게이트 회로(XOR10)는 제10 플립플롭(FF10)의 출력과 싱크 패턴의 제10 비트(S[10])가 같지 않으면, 논리 "0"을 AND 게이트 회로(AND)로 전송한다.
AND 게이트 회로(AND)는 제1 내지 제10 XOR 게이트 회로(XOR1-XOR10) 각각의 출력을 수신할 수 있다. AND 게이트 회로(AND)는 제1 내지 제10 XOR 게이트 회로(XOR1-XOR10) 각각이 모두 로직 "1"이면, 비트 록 신호(BL)를 활성화한다.
도 7은 도 4에 도시된 얼라인 버퍼를 도시한 블록도이다.
도 4, 도 6 및 도 7을 참조하면, 얼라인 버퍼(120)는 복수의 심볼 데이터(SYM)를 저장할 수 있다. 하나의 실시 예에 있어서, 심볼 데이터(SYM)는 10비트로 구성될 수 있다. 즉, 제1 내지 제10 플립플롭(FF1-FF10)에 저장된 데이터는 하나의 심볼 데이터(SYM)로 구성될 수 있다.
얼라인 버퍼(120)는 비트 록 신호(BL)가 활성화되면, 비트 포인터(bit pointer; BIT_PTR)를 증가시켜 PWM 비트(PBIT)를 저장할 수 있다.
따라서, 심볼 데이터(SYM)의 얼라인이 일치하지 경우, 비트 록 신호(BL)에 의하여 심볼 데이터(SYM)의 얼라인이 정렬되기 때문에, 얼라인 버퍼(120)는 심볼 데이터(SYM)를 복원할 수 있다.
또한, 얼라인 버퍼(120)는 버퍼 포인터(buffer pointer; BUF_PTR)를 증가시킬 수 있다. 버퍼 포인터를 증가시키는 방법은 도 8에서 상세히 설명될 것이다.
도 8은 도 7에 도시된 얼라인 버퍼의 버퍼 포인터를 증가시키는 방법을 도시한 순서도이다.
도 6, 도 7 및 도 8을 참조하면, 얼라인 버퍼(120)의 버퍼 포인터를 증가시키는 방법은 다음과 같다.
S1 단계에서, 얼라인 버퍼(120)는 대기 상태를 유지한다.
S2 단계에서, 얼라인 버퍼(120)는 비트 록 신호(BL)가 활성화되었는가를 판단한다. 만약 비트록 생성기(121)가 비트 록 신호(BL)를 활성화하면, S3 단계가 실행되고, 그렇지 않으면, S1 단계가 실행된다.
S3 단계에서, 얼라인 버퍼(120)는 비트 카운트(Bit_Cnt)를 초기화시킨다. 예를 들면, 얼라인 버퍼(120)는 비트 카운트(Bit_Cnt)를 1로 초기화시킬 수 있다.
심볼 데이터(SYM)는 10 비트의 PWM 비트(PBIT)로 구성될 수 있다. S4 단계에서, 얼라인 버퍼(120)는 비트 카운트(Bit_Cnt)가 10인지를 판단한다. 만약 비트 카운트(Bit_Cnt)가 10이면, S6 단계가 실행되고, 그렇지 않으면, S5 단계가 실행된다.
S5 단계에서, 얼라인 버퍼(120)는 비트 카운트(Bit_Cnt)를 증가시킨다. 얼라인 버퍼(120)는 비트 카운트(Bit_Cnt)가 증가될 때마다 비트 포인터(BIT_PTR)를 증가시킬 수 있다.
S6 단계에서, 얼라인 버퍼(120)는 버퍼 포인터(buffer pointer; BUF_PTR)를 증가시킨다.
도 9는 도 4에 도시된 얼라인 버퍼의 라이트 동작과 리드 동작을 설명하기 위한 타이밍도이다.
도 4, 도 6, 도 7 및 도 9를 참조하면, DTS 블록(110)은 차동 포지티브 데이터 신호(DP)와 차동 네가티브 데이터 신호(DN)을 수신한다. DTS 블록(110)은 차동 포지티브 데이터 신호(DP)와 차동 네가티브 데이터 신호(DN)를 이용하여 PWM 비트(PBIT)를 생성한다. DTS 블록(110)은 얼라인 버퍼(120)로 PWM 비트(PBIT)를 전송한다.
얼라인 버퍼(120)의 라이트 동작(write operation)은 다음과 같다.
얼라인 버퍼(120)는 PWM 비트(PBIT)을 저장할 수 있다. 얼라인 버퍼(120)는 저장된 PWM 비트(PBIT)(즉, 래치트(Latched) PWM 비트(LPBIT))와 싱크 패턴을 비교할 수 있다.
만약 래치트 PWM 비트(LPBIT)가 싱크 패턴과 일치하면, 얼라인 버퍼(120)는 비트 록 신호(BL)를 활성화한다. 도 9에 도시된 바와 같이, 싱크 패턴은 0011111010일 수 있다.
비트 록 신호(BL)가 활성화되면, 비트 카운터(Bit_Cnt)가 증가될 수 있다. 비트 카운터(Bit_Cnt)가 10이 되면, 버퍼 포인터(BUF_PTR)가 증가될 수 있다. 얼라인 버퍼(120)는 증가된 버퍼 포인터(BUF_PTR)에 따라 PWM 비트(PBIT)를 저장한다. 얼라인 버퍼(120)는 비트 단위로 PWM 비트(PBIT)를 저장하고, 심볼 단위로 심볼 데이터(SYM)를 출력할 수 있다.
얼라인 버퍼(120)의 리드 동작(read operation)은 다음과 같다.
얼라인 버퍼(120)는 레퍼런스 클록(REFCLK)에 동기되어 심볼 데이터(SYM)를 PWM 데이터 처리 로직(130)으로 전송한다. 또한, 얼라인 버퍼(120)는 심볼 밸리드 신호(SYM_VALID)를 PWM 데이터 처리 로직(130)으로 전송한다.
PWM 데이터 처리 로직(130)은 심볼 밸리드 신호(SYM_VALID)가 활성화되는 동안, 레퍼런스 클록(REFCLK)에 동기되어 심볼 데이터(SYM)를 수신할 수 있다.
차동 포지티브 데이터 신호(DP)와 레퍼런스 클록(REFCLK)의 타이밍이 서로 다르기 때문에, 얼라인 버퍼(120)는 풀(full) 또는 엠프티(empty) 상태가 될 수 있다. 따라서, 얼라인 버퍼(120)는 심볼 밸리드 신호(SYM_VALID)를 통하여 일정하게 심볼 데이터(SYM)를 PWM 데이터 처리 로직(130)으로 출력할 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 시스템온칩을 도시한 블록도이다.
도 10을 참조하면, 본 발명의 다른 실시 예에 따른 시스템온칩(1')은 애플리케이션 프로세서(20) 그리고 UFS(universal flash storage; 40)를 포함한다.
애플리케이션 프로세서(20)는 AP M-PHY(21), LLI(24), 그리고 프로세서(25)를 포함한다. AP M-PHY(21)는 저속의 데이터 통신을 설정하기 위한 AP LS 유닛(22)과 고속의 데이터 통신을 위한 AP HS 유닛(23)을 포함할 수 있다. AP M-PHY(21)는 애플리케이션 프로세서(20)와 UFS(40)를 물리적으로 연결한다. 따라서, 애플리케이션 프로세서(20)와 UFS(40)는 AP M-PHY(21)를 통하여 통신을 할 수 있다. LLI(24)는 LLI(Low Latency Interface) 스펙(specification)을 준수한다. 프로세서(25)는 기본 연산을 수행할 수 있다. 또한, 프로세서(25)는 애플리케이션 프로세서(20)의 동작을 제어할 수 있다.
UFS(40)은 UFS M-PHY(41), 유니코드(Unicode; 44) 그리고 비휘발성 메모리 장치(nonvolatile memory device; 45)를 포함한다.
UFS M-PHY(41)는 저속의 데이터 통신을 설정하기 위한 UFS LS 유닛(42)과 고속의 데이터 통신을 위한 UFS HS 유닛(43)을 포함할 수 있다. UFS M-PHY(11)는 애플리케이션 프로세서(20)와 UFS(40)를 물리적으로 연결한다. 유니코드(44)는 UFS M-PHY(41)와 비휘발성 메모리 장치(45)를 인터페이싱(interfacing)할 수 있다.
AP 및 UFS LS 유닛(22, 42) 각각은 심볼 데이터를 복원하기 위하여 도 4에 도시된 PWM 데이터 복원 장치(100)를 포함할 수 있다.
하나의 실시 예에 있어서, 애플리케이션 프로세서(20)와 UFS(40) 각각은 하나의 독립된 칩으로 구현될 수 있다.
도 11은 도 1에 도시된 시스템온칩을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 11을 참조하면, 컴퓨팅 시스템(200)은 프로세서(210), 메모리 장치(220), 저장 장치(230), 입출력 장치(240), 파워 서플라이(250) 및 이미지 센서(260)를 포함할 수 있다.
한편, 컴퓨팅 시스템(200)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신할 수 있다.
프로세서(210)는 특정 계산들 또는 태스크(Task)들을 수행할 수 있다. 실시 예에 따라, 프로세서(410)는 마이크로프로세서(Micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)를 포함할 수 있다. 프로세서(410)는 어드레스 버스(Address bus), 제어 버스(Control bus) 및 데이터 버스(Data bus)를 통하여 메모리 장치(220), 저장 장치(230) 및 입출력 장치(240)와 통신을 수행할 수 있다.
하나의 실시 예에 있어서, 프로세서(210)는 PCI(Peripheral Component Interconnect) 버스와 같은 확장 버스에도 연결될 수 있다. 또한, 프로세서(210)는 도 1에 도시된 시스템온칩(10)을 포함할 수 있다.
메모리 장치(220)는 컴퓨팅 시스템(200)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(220)는 디램(Dynamic RAM), 모바일 DRAM(Mobile DRAM), SRAM(Static RAM), PRAM(Phase change RAM), FRAM(Ferroelectric RAM), 저항성 메모리(Resistive RAM: RRAM 또는 ReRAM) 및/또는 MRAM(Magnetic RAM) 등으로 구현될 수 있다.
저장 장치(230)는 SSD(Solid State Drive), HDD(Hard Disk Drive), 씨디 롬(CD-ROM) 등을 포함할 수 있다.
입출력 장치(240)는 키보드(Keyboard), 키 패드(Keypad), 마우스(Mouse) 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다.
파워 서플라이(250)는 컴퓨팅 시스템(200)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(260)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(210)와 연결되어 통신을 수행할 수 있다. 이미지 센서(260)는 프로세서(210)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
컴퓨팅 시스템(200)은 디지털 카메라, 이동 전화기, PDA(Personal Digital Assistants), PMP(Portable Multimedia Player), 스마트 폰(Smart phone) 등을 포함할 수 있다.
도 12은 도 11의 컴퓨팅 시스템에서 사용되는 인터페이스의 실시 예를 도시한 블록도이다.
도 12를 참조하면, 컴퓨팅 시스템(300)은 MIPI 인터페이스를 지원할 수 있는 데이터 처리 장치로 구현될 수 있고, AP(Application Processor, 310), 이미지 센서(340) 및 디스플레이(350) 등을 포함할 수 있다.
AP(310)의 CSI 호스트(Camera Serial Interface Host, 312)는 CSI를 통하여 이미지 센서(340) 내의 CSI 장치(341)와 시리얼 통신을 수행할 수 있다. 하나의 실시 예에 있어서, AP(310)는 도 1에 도시된 시스템온칩(10)을 포함할 수 있다.
하나의 실시 예에 있어서, CSI 호스트(312)는 DES(DESerializer)를 포함할 수 있고, CSI 장치(341)는 SER(SERializer)을 포함할 수 있다.
AP(310)의 DSI 호스트(Display Serial Interface Host, 311)는 DSI를 통하여 디스플레이(350)의 DSI 장치(351)와 시리얼 통신을 수행할 수 있다. 하나의 실시 예에 있어서, DSI 호스트(311)는 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(351)는 디시리얼라이저(DES)를 포함할 수 있다.
컴퓨팅 시스템(300)은 AP(310)와 통신을 수행할 수 있는 RF(Radio Frequency) 칩(360)을 더 포함할 수 있다. AP(310)의 M-PHY(Physical layer, 313)와 RF 칩(360)의 M-PHY(361)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, AP(310)는 M-PHY(313)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(314)를 더 포함할 수 있다.
컴퓨팅 시스템(300)은 GPS(Global Positioning System, 320), 스토리지(370), 마이크(381), 스피커(382) 및 DRAM(Dynamic Random Access Memory, 383)를 포함할 수 있다.
또한, 컴퓨팅 시스템(300)은 WIMAX(Worldwide Interoperability for Microwave Access, 391), WLAN(Wireless Local Area Network, 392) 및 UWB(Ultra WideBand, 393)을 이용하여 통신을 수행할 수 있다.
도 13은 도 1에 도시된 시스템온칩을 포함하는 디지털 카메라 장치(300)을 도시한다.
도 13을 참조하면, 디지털 카메라 장치(400)는 안드로이드 운영체제(Android Operating System)로 동작하는 디지털 카메라이다. 하나의 실시 예에 있어서, 디지털 카메라 장치(300)는 갤럭시 카메라TM 또는 갤럭시 카메라2TM 를 포함할 수 있다.
디지털 카메라 장치(400)는 영상 또는 동영상을 캡쳐하기 위한 이미지 센서(image sensor) 및 상기 이미지 센서를 제어하기 위한 애플리케이션 프로세서를 포함할 수 있다. 하나의 실시 예에 있어서, 디지털 카메라 장치(400)는 도 1에 도시된 시스템온칩(1)을 포함할 수 있다.
도 14a 및 도 14b는 도 1에 도시된 시스템온칩을 포함하는 웨어러블 장치를 도시한다.
도 14a 및 도 14b을 참조하면, 제1 및 제2 웨어러블 장치(510-520) 각각은 손목 시계 형태를 가진다. 제1 및 제2 웨어러블 장치(510-520)는 안드로이드 운영체제(Android Operating System) 또는 타이젠 운영체제(TIZEN Operating System)로 동작하는 웨어러블 장치이다.
하나의 실시 예에 있어서, 제1 웨어러블 장치(510)는 갤럭시 기어2를 포함할 수 있다. 그리고 제2 웨어러블 장치(520)는 갤럭시기어 핏(Galaxy Gear fit)을 포함할 수 있다.
제1 및 제2 웨어러블 장치(510-520) 각각은 안드로이드 운영체제(Android Operating System) 또는 타이젠 운영체제(TIZEN Operating System)를 구동하기 위한 애플리케이션 프로세서, 영상 또는 동영상을 캡쳐하기 위한 이미지 센서 및 촬영될 영상 또는 동영상을 디스플레이하기 위한 디스플레이 장치를 포함할 수 있다.
하나의 실시 예에 있어서, 제1 및 제2 웨어러블 장치(410-420) 각각은 도 1에 도시된 시스템온칩(1)을 포함할 수 있다.
도 15는 도 1에 도시된 시스템온칩을 포함하는 웨어러블 장치를 도시한다.
도 15를 참조하면, 제3 웨어러블 장치(600)는 귀에 장착되며, 사용자에게 음성과 영상 정보를 제공할 수 있다. 제3 웨어러블 장치(600)는 안드로이드 운영체제 또는 타이젠 운영체제로 동작할 수 있다. 하나의 실시 예에 있어서, 제3 웨어러블 장치(600)는 갤럭시 기어블링크(Galaxy Gear Blink)TM를 포함할 수 있다.
제3 웨어러블 장치(600)는 영상 또는 동영상을 캡쳐하기 위한 이미지 센서(image sensor; 610), 영상을 디스플레이하기 위한 디스플레이 장치(display device; 620), 소리를 듣기 위한 이어폰(eye phone; 630) 그리고 웨어러블 장치(600)를 제어하기 위한 애플리케이션 프로세서(미도시)를 포함할 수 있다. 하나의 실시 예에 있어서, 제3 웨어러블 장치(600)는 도 1에 도시된 시스템온칩(1)를 포함할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 시스템온칩을 포함하는 모바일 장치(mobile device) 또는 웨어러블 장치(wearable device)에 적용할 수 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : MODEM
11 : 제1 M-PHY
12 : 제1 LS
13 : 제1 HS
14 : 제1 LLI
15 : 제1 Processor
20 : Application processor
21 : 제2 M-PHY
22 : 제2 LS
23 : 제2 HS
24 : 제2 LLI
25 : 제2 Processor
30 : DRAM
100 : PWM data recovery device
110 : DTS 블록
120 : Align Buffer
130 : PWM data process logic
140 : delay
200, 300: 컴퓨터 시스템
400 : 디지털 카메라 장치
510, 520 : 손목시계형 웨어러블 장치
600 : 웨어러블 장치

Claims (10)

  1. 차동 데이터 신호를 이용하여 PWM(pulse width modulation) 비트(bit)를 생성하는 DTS(differential to single) 블록; 그리고
    싱크 패턴을 검출하여 비트 록(bit lock) 신호를 활성화시키고, 상기 비트 록 신호가 활성화되면, 상기 차동 데이터 신호 중 어느 하나에 동기되어 상기 PWM 비트를 수신하여 심볼(symbol) 데이터를 복원하고, 그리고 레퍼런스 클록(reference clock)에 동기되어 상기 심볼을 전송하는 얼라인 버퍼(align buffer)를 포함하는 PWM 데이터 복원 장치.
  2. 제 1 항에 있어서,
    상기 차동 데이터 신호는 차동 포지티브 데이터 신호와 차동 네가티브 데이터 신호를 포함하고,
    상기 차동 포지티브 데이터 신호와 상기 차동 네가티브 데이터 신호 각각은 서로 반대 위상을 가지며, PWM 방식에 따라 생성되는 PWM 데이터 복원 장치.
  3. 제 2 항에 있어서,
    상기 얼라인 버퍼는 상기 차동 포지티브 데이터 신호 또는 차동 네가티브 데이터 신호 중 어느 하나에 동기되어 상기 PWM 비트를 비트 단위로 저장하고,
    상기 레퍼런스 클록에 동기되어 상기 심볼 데이터를 심볼 단위로 전송하는 PWM 데이터 복원 장치.
  4. 제 2 항에 있어서,
    상기 DTS 블록은 상기 차동 포지티브 데이터 신호와 상기 차동 네가티브 데이터 신호 중 어느 하나를 지연시키는 PWM 데이터 복원 장치.
  5. 제 1 항에 있어서,
    상기 레퍼런스 클록에 동기되어 상기 심볼 데이터를 수신하는 PWM 데이터 처리 로직(data process logic)을 더 포함하는 PWM 데이터 복원 장치.
  6. 제 1 항에 있어서,
    상기 얼라인 버퍼는 상기 DTS 블록으로부터 수신된 PWM 비트들과 상기 싱크 패턴을 비교하고, 상기 비교된 결과에 따라 상기 비트 록 신호를 활성화하는 PWM 데이터 복원 장치.
  7. 차동 데이터 신호를 이용하여 PWM(pulse width modulation) 비트(bit)를 생성하는 단계;
    싱크 패턴을 검출하여 비트 록(bit lock) 신호를 활성화시키는 단계;
    상기 비트 록 신호가 활성화되면, 상기 차동 데이터 신호 중 어느 하나에 동기되어 상기 PWM 비트를 수신하여 심볼 데이터를 복원하는 단계; 그리고
    레퍼런스 클록(reference clock)에 동기되어 상기 심볼 데이터를 전송하는 단계를 포함하는 PWM 데이터 복원 장치(data recovery device)의 구동 방법.
  8. 제 7 항에 있어서,
    상기 차동 데이터 신호는 차동 포지티브 데이터 신호와 차동 네가티브 데이터 신호를 포함하고,
    상기 차동 포지티브 데이터 신호와 상기 차동 네가티브 데이터 신호 각각은 서로 반대 위상을 가지며, PWM 방식에 따라 생성되는 PWM 데이터 복원 장치의 구동 방법.
  9. 제 8 항에 있어서,
    상기 비트 록 신호가 활성화되면, 상기 차동 데이터 신호 중 어느 하나에 동기되어 상기 PWM 비트를 수신하여 상기 심볼 데이터를 복원하는 단계는,
    상기 비트 록 신호가 활성화되면, 상기 차동 포지티브 데이터 신호 또는 차동 네가티브 데이터 신호 중 어느 하나에 동기되어 상기 PWM 비트를 비트 단위로 저장하는 단계를 포함하는 PWM 데이터 복원 장치의 구동 방법.
  10. 제 7 항에 있어서,
    상기 차동 포지티브 데이터 신호와 상기 차동 네가티브 데이터 신호 중 어느 하나를 지연시키는 단계를 더 포함하는 PWM 데이터 복원 장치의 구동 방법.
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