KR20160006330A - 반도체 패키지 - Google Patents

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KR20160006330A
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package substrate
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opening
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강효순
강선원
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Abstract

반도체 패키지가 제공된다. 반도체 패키지는 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖고, 중앙의 칩 영역 및 상기 칩 영역 주변의 연결 영역을 포함하되, 상기 칩 영역의 상기 제 1 면에서 함몰부를 갖고, 상기 칩 영역의 상기 제 1 면에서 상기 제 2 면으로 연장되는 제 1 개구부를 가지며, 상기 제 1 면에 배치되는 제 1 본딩 패드들을 포함하는 패키지 기판; 상기 제 1 개구부를 덮도록 상기 패키지 기판의 상기 제 2 면 상에 배치되되, 상기 제 1 개구부를 통해 노출되는 하부면에서 제 1 센터 패드들을 갖는 제 1 반도체 칩; 상기 제 1 개구부를 통해 상기 제 1 센터 패드들과 상기 제 1 본딩 패드들을 전기적으로 연결하는 제 1 본딩 와이어들; 및 상기 제 1 본딩 패드들, 상기 제 1 센터 패드들, 및 상기 제 1 본딩 와이어들을 덮는 제 1 몰딩막을 포함하되, 상기 함몰부의 함몰된 깊이는 상기 함몰부의 상기 제 1 면에서 상기 제 1 몰딩막의 최하부까지의 높이보다 클 수 있다.

Description

반도체 패키지{Semiconductor Package}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 반도체 패키지에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 인쇄 회로 기판 상에 여러 반도체 칩들을 적층하여 실장하거나, 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 특히 패키지 위에 패키지를 적층하는 패키지 온 패키지 기술은 실장 면적을 감소시키며, 두 패키지간 연결 경로를 줄일 수 있다. 이에 따라 패키지 온 패키지 기술은 스마트 폰 등의 모바일 기기에 많이 사용되고 있으며, 추후 웨어러블 장치 등의 초소형 제품에서는 그 사용이 더욱 많아질 것으로 기대된다.
본 발명이 해결하고자 하는 일 과제는 제조 비용이 저감된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 보다 소형화된 적층형 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 패키지는 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖고, 중앙의 칩 영역 및 상기 칩 영역 주변의 연결 영역을 포함하되, 상기 칩 영역의 상기 제 1 면에서 함몰부를 갖고, 상기 칩 영역의 상기 제 1 면에서 상기 제 2 면으로 연장되는 제 1 개구부를 가지며, 상기 제 1 면에 배치되는 제 1 본딩 패드들을 포함하는 패키지 기판; 상기 제 1 개구부를 덮도록 상기 패키지 기판의 상기 제 2 면 상에 배치되되, 상기 제 1 개구부를 통해 노출되는 하부면에서 제 1 센터 패드들을 갖는 제 1 반도체 칩; 상기 제 1 개구부를 통해 상기 제 1 센터 패드들과 상기 제 1 본딩 패드들을 전기적으로 연결하는 제 1 본딩 와이어들; 및 상기 제 1 본딩 패드들, 상기 제 1 센터 패드들, 및 상기 제 1 본딩 와이어들을 덮는 제 1 몰딩막을 포함하되, 상기 함몰부의 함몰된 깊이는 상기 함몰부의 상기 제 1 면에서 상기 제 1 몰딩막의 최하부까지의 높이보다 클 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 적층형 반도체 패키지는 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖고, 중앙의 칩 영역 및 상기 칩 영역 주변의 연결 영역을 포함하되, 상기 칩 영역의 상기 제 1 면에서 함몰부를 갖고, 상기 칩 영역의 상기 제 1 면에서 상기 제 2 면으로 연장되는 개구부를 가지며, 상기 제 1 면에 배치되는 제 1 본딩 패드들 및 상부 연결 패드들을 포함하는 상부 패키지 기판; 상기 개구부를 덮도록 상기 상부 패키지 기판의 상기 제 2 면 상에 배치되되, 상기 개구부를 통해 노출되는 하부면에서 센터 패드들을 갖는 상부 반도체 칩; 상기 개구부를 통해 상기 센터 패드들과 상기 본딩 패드들을 전기적으로 연결하는 본딩 와이어들; 상기 본딩 패드들, 상기 센터 패드들, 및 상기 본딩 와이어들을 덮는 몰딩막; 상기 상부 패키지 기판 하에 배치되되, 상부면에 하부 연결 패드들을 갖는 하부 패키지 기판; 상기 상부 패키지 기판과 상기 하부 패키지 기판 사이에 배치되되, 상기 하부 패키지 기판과 전기적으로 연결되는 하부 반도체 칩; 및 상기 상부 연결 패드들과 상기 하부 연결 패드들을 전기적으로 연결하는 연결 부재들을 포함하되, 상기 하부 반도체 칩의 적어도 일부는 상기 함몰부 내로 삽입될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 패키지에 의하면, 패키지 기판의 개구부를 통해 본딩 와이어들이 반도체 칩과 패키지 기판의 하부면에 형성된 본딩 패드들을 직접 연결할 수 있다. 이에 따라 패키지 기판이 단일 배선층으로 형성되어, 반도체 패키지의 제조 비용이 저감될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지에 의하면, 패키지 온 패키지에서 상부 패키지 기판과 하부 패키지 기판 사이의 간격을 줄일 수 있다. 이에 따라, 상부 패키지와 하부 패키지를 연결하는 연결 부재들의 크기 및 간격을 줄일 수 있다. 따라서, 반도체 패키지의 크기를 보다 줄일 수 있다.
도 1은 본 발명의 제 1 실시예 내지 제 3 실시예들에 따른 반도체 패키지들의 평면도이다.
도 2 내지 도 4는 각각 본 발명의 제 1 실시예 내지 제 3 실시예들에 따른 반도체 패키지의 단면도들로서 도 1의 I-I'선에 따른 단면도들이다.
도 5는 본 발명의 제 4 실시예에 따른 반도체 패키지의 평면도이다.
도 6은 본 발명의 제 4 실시예에 따른 반도체 패키지의 단면도로서 도 5의 II-II'선에 따른 단면도이다.
도 7은 본 발명의 제 5 실시예에 따른 반도체 패키지의 평면도이다.
도 8은 본 발명의 제 5 실시예에 따른 반도체 패키지의 단면도로서 도 7의 III-III'선에 따른 단면도이다.
도 9 및 도 11은 본 발명의 실시예들에 따른 적층형 반도체 패키지의 평면도들이다.
도 10 및 도 12는 본 발명의 실시예들에 따른 적층형 반도체 패키지의 단면도들로서, 각각 도 9의 IV-IV'선 및 도 11의 V-V'선에 따른 단면도들이다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치를 나타내는 도면이다.
도 14는 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치를 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 제 1 실시예 내지 제 3 실시예들에 따른 반도체 패키지들의 평면도이다. 도 2는 도 1의 I-I'선에 따른 단면도이다. 이하, 도 1 및 도 2를 참조하여 본 발명의 제 1 실시예에 따른 반도체 패키지를 설명한다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 패키지 기판(110), 제 1 반도체 칩(120), 제 1 본딩 와이어들(130), 제 1 몰딩막(140) 및 제 2 몰딩막(142)를 포함할 수 있다.
패키지 기판(110)은 제 1 면(110a) 및 제 1 면(110a)에 대향하는 제 2 면(110b)을 가지며, 중앙의 칩 영역(CR) 및 칩 영역(CR) 주변의 연결 영역(IR)을 포함할 수 있다. 패키지 기판(110)은 칩 영역(CR)의 제 1 면(110a)에서 함몰부를 가지고, 칩 영역(CR)의 제 2 면(110b)에서 함몰부에 대응하는 돌출부를 가질 수 있다. 또한, 패키지 기판(110)은 칩 영역(CR)에 제 1 면(110a)에서 제 2 면(110b)으로 연장되는 개구부(110c)를 가질 수 있다. 패키지 기판(110)은 연결 패드들(112)과 제 1 본딩 패드들(114)을 포함할 수 있다. 연결 패드들(112)은 연결 영역(IR)의 제 1 면(110a)에 배치될 수 있고, 제 1 본딩 패드들(114)은 개구부(110c)에 인접하도록 칩 영역(CR)의 제 1 면(110a)에 배치될 수 있다. 연결 패드들(112)과 제 1 본딩 패드들(114)은 내부 배선층(113)을 통해 전기적으로 연결될 수 있다. 연결 패드들(112), 제 1 본딩 패드들(114) 및 내부 배선층(113)은 동일한 층에 형성될 수 있다. 일 실시예에 따르면, 패키지 기판(110)은 적층된 복수 개의 절연 층들을 포함할 수 있으며, 연결 패드들(112), 제 1 본딩 패드들(114) 및 내부 배선 층(113)은 적층된 절연 층들 사이에 배치될 수 있다. 그리고, 연결 패드들(112) 및 제 1 본딩 패드들(114)은 절연 층에 형성된 오프닝에 의해 노출될 수 있다. 예를 들어, 패키지 기판(110)은 인쇄 회로 기판(printed circuit board) 또는 연성 인쇄 회로 기판(flexible printed circuit board)일 수 있다.
제 1 반도체 칩(120)은 개구부(110c)를 덮도록 패키지 기판(110)의 제 2 면(110b) 상에 배치될 수 있다. 패키지 기판(110)의 제 2 면(110b)이 돌출부를 갖는 경우, 제 1 반도체 칩(120)은 제 2 면(110b)의 돌출부 상에 배치될 수 있다. 제 1 반도체 칩(120)은 제 1 접착막(121)에 의해 패키지 기판(110)의 제 2 면(110b) 상에 부착될 수 있다. 제 1 반도체 칩(120)은 센터 패드들(128)을 포함할 수 있다. 센터 패드들(128)은 패키지 기판(110)의 개구부(110c)를 통해 노출되는 제 1 반도체 칩(120)의 하부면에 배치될 수 있다. 제 1 반도체 칩(120)은 예를 들어, DRAM, NAND flash, NOR flash, OneNAND, PRAM, ReRAM 또는 MRAM과 같은 메모리 소자일 수 있다.
제 1 본딩 와이어들(130)은 개구부(110c)를 관통하여 제공될 수 있다. 제 1 본딩 와이어들(130)은 패키지 기판(110)의 제 1 본딩 패드들(114)과 제 1 반도체 칩(120)의 센터 패드들(128)을 전기적으로 연결할 수 있다.
제 1 몰딩막(140)은 제 1 본딩 패드들(114), 센터 패드들(128) 및 제 1 본딩 와이어들(130)을 덮도록 형성될 수 있다. 제 1 몰딩막(140)은 패키지 기판(110)의 개구부(110c)를 채울 수 있다. 패키지 기판(110)의 함몰부의 함몰된 깊이(d1)는 함몰부의 제 1 면(110a)에서 제 1 몰딩막(140)의 최하부까지의 높이(d2)보다 더 클 수 있다. 다시 말해, 패키지 기판(110)의 칩 영역(CR)의 제 1 면(110a)에서 제 1 몰딩막(140)의 하부면까지의 거리(d2)는 패키지 기판(110)의 연결 영역(IR)과 칩 영역(CR) 간의 높이 차이(d1)보다 작을 수 있다.
제 2 몰딩막(142)은 제 1 반도체 칩(120) 및 패키지 기판(110)의 제 2 면(110b)을 덮도록 형성될 수 있다. 제 1 및 제 2 몰딩막들(140 및 142)은 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 패키지의 단면도로서 도 1의 I-I'선에 따른 단면도이다. 이하, 도 1 및 도 3을 참조하여 본 발명의 제 2 실시예에 따른 반도체 패키지를 설명한다. 설명의 간결함을 위하여 상술한 제 1 실시예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 1 및 도 3을 참조하면, 반도체 패키지(101)는 제 1 실시예에 포함된 구성요소 외에 제 2 반도체 칩(122) 및 제 2 본딩 와이어들(132)을 더 포함할 수 있다. 또한 패키지 기판(110)은 제 2 면(110b)에 제 2 본딩 패드들(116)을 더 포함할 수 있다.
제 2 반도체 칩(122)은 제 1 반도체 칩(120) 상에 배치될 수 있다. 제 2 반도체 칩(122)은 제 2 접착막(123)에 의해 제 1 반도체 칩(120)의 상부면에 부착될 수 있다. 제 2 반도체 칩(122)은 에지 패드들(129)을 포함할 수 있다. 에지 패드들(129)은 제 2 반도체 칩(122)의 상부면 가장자리에 배치될 수 있다. 제 2 반도체 칩(122)은 예를 들어, 메모리 소자일 수 있다.
제 2 본딩 와이어들(132)은 패키지 기판(110)의 제 2 본딩 패드들(116)과 제 2 반도체 칩(122)의 에지 패드들(129)을 전기적으로 연결할 수 있다. 제 2 본딩 와이어들(132)은 제 2 몰딩막(142)에 의해 감싸질 수 있다. 제 2 본딩 패드들(116)은 패키지 기판(110)을 관통하는 전극들(미도시)을 통해 내부 배선층(113)에 전기적으로 연결될 수 있다.
도 4는 본 발명의 제 3 실시예에 따른 반도체 패키지의 단면도로서 도 1의 I-I'선에 따른 단면도이다. 이하, 도 1 및 도 4를 참조하여 본 발명의 제 3 실시예에 따른 반도체 패키지를 설명한다. 설명의 간결함을 위하여 상술한 제 1 실시예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 1 및 도 4를 참조하면, 반도체 패키지(102)는 제 1 실시예에 포함된 구성요소 외에 제 2 반도체 칩(122), 제 3 반도체 칩(124), 제 4 반도체 칩(126) 및 관통 전극들(TSV)을 더 포함할 수 있다.
제 2 내지 제 4 반도체 칩들(122, 124 및 126)은 제 1 반도체 칩(120) 상에 차례로 적층될 수 있다. 제 2 내지 제 4 반도체 칩들(122, 124 및 126)은 제 2 내지 제 4 접착막들(123, 125 및 127)에 의해 부착될 수 있다. 제 2 내지 제 4 반도체 칩들(122, 124 및 126)은 예를 들어, 메모리 소자일 수 있다.
관통 전극들(TSV)은 제 1 내지 제 4 반도체 칩들(120, 122, 124 및 126)을 관통하여 배치될 수 있다. 관통 전극들(TSV)은 제 1 내지 제 4 반도체 칩들(120, 122, 124 및 126)을 전기적으로 연결할 수 있다.
이상, 도 1 및 도 4를 참조하여 4개의 반도체 칩들(120, 122, 124 및 126)이 적층된 구조의 제 3 실시예에 따른 반도체 패키지(102)을 설명하였다. 하지만 이와 동일한 방식으로 2개, 3개, 또는 5개 이상의 반도체 칩들이 적층된 구조 또한 가능하다.
도 5는 본 발명의 제 4 실시예에 따른 반도체 패키지의 평면도이다. 도 6은 도 5의 II-II'선에 따른 단면도이다. 이하, 도 5 및 도 6을 참조하여 본 발명의 제 4 실시예에 따른 반도체 패키지를 설명한다.
도 5 및 도 6을 참조하면, 반도체 패키지(200)는 패키지 기판(210), 제 1 반도체 칩(220), 제 2 반도체 칩(222), 제 1 본딩 와이어들(230), 제 2 본딩 와이어들(232), 제 1 몰딩막(240), 제 2 몰딩막(242), 및 제 3 몰딩막(244)을 포함할 수 있다.
패키지 기판(210)은 제 1 면(210a) 및 제 1 면(210a)에 대향하는 제 2 면(210b)을 가지며, 중앙의 칩 영역(CR) 및 칩 영역(CR) 주변의 연결 영역(IR)을 포함할 수 있다. 패키지 기판(210)은 칩 영역(CR)의 제 1 면(210a)에서 함몰부를 가지며, 칩 영역(CR)의 제 2 면(210b)에서 함몰부에 대응하는 돌출부를 가질 수 있다. 이 실시예에 따르면, 패키지 기판(210)은 칩 영역(CR)의 제 1 면(210a)에서 제 2 면(210b)으로 연장되는 제 1 개구부(210c) 및 제 2 개구부(210d)를 가질 수 있다. 제 1 개구부(210c) 및 제 2 개구부(210d)는 서로 이격될 수 있다. 패키지 기판(210)은 연결 패드들(212), 제 1 본딩 패드들(214), 및 제 2 본딩 패드들(216)을 포함할 수 있다. 연결 패드들(212)은 연결 영역(IR)의 제 1 면(210a)에 배치될 수 있고, 제 1 본딩 패드들(214)은 제 1 개구부(210c)에 인접하도록 칩 영역(CR)의 제 1 면(210a)에, 제 2 본딩 패드들(216)은 제 2 개구부(210d)에 인접하도록 칩 영역(CR)의 제 1 면(210a)에 배치될 수 있다. 제 1 본딩 패드들(214) 및 제 2 본딩 패드들(216)은 내부 배선층(213)를 통해 연결 패드들(212)과 전기적으로 연결될 수 있다. 연결 패드들(212), 제 1 본딩 패드들(214), 제 2 본딩 패드들(216), 및 내부 배선층(213)는 동일한 층에 형성될 수 있다. 일 실시예에 따르면, 패키지 기판(210)은 적층된 복수 개의 절연 층들을 포함할 수 있으며, 연결 패드들(212), 제 1 본딩 패드들(214), 제 2 본딩 패드들(216) 및 내부 배선 층(213)은 적층된 절연 층들 사이에 배치될 수 있다. 그리고, 연결 패드들(212), 제 1 본딩 패드들(214) 및 제 2 본딩 패드들(216)은 절연 층에 형성된 오프닝에 의해 노출될 수 있다. 예를 들어, 패키지 기판(210)은 인쇄 회로 기판(printed circuit board) 또는 연성 인쇄 회로 기판(flexible printed circuit board)일 수 있다.
제 1 반도체 칩(220)은 제 1 개구부(210c)를 덮도록 패키지 기판(210)의 제 2 면(210b) 상에 배치될 수 있다. 패키지 기판(210)의 제 2 면(210b)이 돌출부를 갖는 경우, 제 1 반도체 칩(220)은 제 2 면(210b)의 돌출부 상에 배치될 수 있다. 제 1 반도체 칩(220)은 제 1 접착막(221)에 의해 패키지 기판(210)의 제 2 면(210b) 상에 부착될 수 있다. 제 1 반도체 칩(220)은 제 1 센터 패드들(228)을 포함할 수 있다. 제 1 센터 패드들(228)은 제 1 개구부(210c)를 통해 노출되는 제 1 반도체 칩(220)의 하부면에 배치될 수 있다. 제 1 반도체 칩(220)은 예를 들어, DRAM, NAND flash, NOR flash, OneNAND, PRAM, ReRAM 또는 MRAM과 같은 메모리 소자일 수 있다.
제 2 반도체 칩(222)은 제 2 개구부(210d)를 덮도록 패키지 기판(210)의 제 2 면(210b) 상에 배치될 수 있다. 패키지 기판(210)의 제 2 면(210b)이 돌출부를 갖는 경우, 제 2 반도체 칩(222)은 제 2 면(210b)의 돌출부 상에 배치될 수 있다. 제 2 반도체 칩(222)은 제 2 접착막(223)에 의해 패키지 기판(210)의 제 2 면(210b) 상에 부착될 수 있다. 제 2 반도체 칩(222)은 제 2 센터 패드들(229)을 포함할 수 있다. 제 2 센터 패드들(229)은 제 2 개구부(210d)를 통해 노출되는 제 2 반도체 칩(222)의 하부면에 배치될 수 있다. 제 2 반도체 칩(222)은 예를 들어, DRAM, NAND flash, NOR flash, OneNAND, PRAM, ReRAM 또는 MRAM과 같은 메모리 소자일 수 있다. 제 1 반도체 칩(220)과 제 2 반도체 칩(222)는 동일 레벨에서 나란하게 배열될 수 있다.
제 1 본딩 와이어들(230)은 제 1 개구부(210c)를 관통하여 제공될 수 있다. 제 1 본딩 와이어들(230)은 패키지 기판(210)의 제 1 본딩 패드들(214)과 제 1 반도체 칩(220)의 제 1 센터 패드들(228)을 전기적으로 연결할 수 있다.
제 2 본딩 와이어들(232)은 제 2 개구부(210d)를 관통하여 제공될 수 있다. 제 2 본딩 와이어들(232)은 패키지 기판(210)의 제 2 본딩 패드들(216)과 제 2 반도체 칩(222)의 제 2 센터 패드들(229)을 전기적으로 연결할 수 있다.
제 1 몰딩막(240)은 제 1 본딩 패드들(214), 제 1 센터 패드들(228) 및 제 1 본딩 와이어들(230)을 덮도록 형성될 수 있다. 제 1 몰딩막(240)은 패키지 기판(110)의 제 1 개구부(210c)를 채울 수 있다. 패키지 기판(210)의 함몰부의 함몰된 깊이(d1)은 함몰부의 제 1 면(210a)에서 제 1 몰딩막(240)의 최하부까지의 높이(d2)보다 더 클 수 있다.
제 2 몰딩막(242)은 제 2 본딩 패드들(216), 제 2 센터 패드들(229) 및 제 2 본딩 와이어들(232)을 덮도록 형성될 수 있다. 제 2 몰딩막(242)은 제 패키지 기판의 2 개구부(210d)를 채울 수 있다. 패키지 기판(210)의 함몰부의 함몰된 깊이(d1)은 함몰부의 제 1 면(210a)에서 제 2 몰딩막(242)의 최하부까지의 높이(d3)보다 더 클 수 있다.
제 3 몰딩막(244)은 제 1 반도체 칩(220), 제 2 반도체 칩(222), 및 패키지 기판(210)의 제 2 면(210b)을 덮도록 형성될 수 있다. 제 1, 제 2 및 제 3 몰딩막들(240, 242 및 244)은 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다
도 7은 본 발명의 제 5 실시예에 따른 반도체 패키지의 평면도이다. 도 8은 도 7의 III-III'선에 따른 단면도이다. 이하, 도 7 및 도 8을 참조하여 본 발명의 제 5 실시예에 따른 반도체 패키지를 설명한다. 설명의 간결함을 위하여 상술한 제 4 실시예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 7 및 도 8을 참조하면, 반도체 패키지(201)는 제 4 실시예에 포함된 구성요소 외에 스페이서(250)를 더 포함할 수 있다.
스페이서(250)는 패키지 기판(210)의 제 2 면(210b) 상에 배치될 수 있다. 제 1 반도체 칩(220)과 스페이서(250) 사이에 제 2 개구부(210d)가 노출될 수 있다. 스페이서(250)는 제 1 접착막(221)을 포함한 제 1 반도체 칩(220)과 같은 높이를 가질 수 있다.
제 1 반도체 칩(220)은 제 2 개구부(210d)에 인접하게 연장될 수 있다. 제 2 반도체 칩(222)은 연장된 제 1 반도체 칩(220) 및 스페이서(250) 상에 배치되어 제 2 개구부(210d)를 덮을 수 있다. 제 2 반도체 칩(222)은 제 2 접착막(223)에 의해 제 1 반도체 칩(220) 및 패키지 기판(210)의 제 2 면(210b) 상에 부착될 수 있다. 제 2 반도체 칩(222)의 제 2 센터 패드들(229)은 제 1 반도체 칩(220)과 스페이서 사이에서 제 2 개구부(210d)를 통해 노출될 수 있다.
도 9 및 도 11은 본 발명의 실시예들에 따른 적층형 반도체 패키지들의 평면도들이다. 도 10 및 도 12는 각각 도 9의 IV-IV'선 및 도 11의 V-V'선에 따른 단면도들이다. 이하, 도 9 내지 도 12를 참조하여 본 발명의 실시예들에 따른 적층형 반도체 패키지들을 설명한다.
도 9 내지 도 12를 참조하면, 반도체 패키지들(300 및 301)은 상부 패키지 기판(310), 상부 반도체 칩(320), 본딩 와이어들(330), 제 1 몰딩막(340), 제 2 몰딩막(342), 하부 패키지 기판(350), 하부 반도체 칩(360), 및 연결 부재들(370)을 포함할 수 있다.
상부 패키지 기판(310)은 제 1 면(310a) 및 제 1 면(310a)에 대향하는 제 2 면(310b)을 가지며, 중앙의 칩 영역(CR) 및 칩 영역(CR) 주변의 연결 영역(IR)을 포함할 수 있다. 상부 패키지 기판(310)은 칩 영역(CR)의 제 1 면(310a)에서 함몰부를 가지고, 칩 영역(CR)의 제 2 면(310b)에서 함몰부에 대응하는 돌출부를 가질 수 있다. 또한, 상부 패키지 기판(310)은 칩 영역(CR)에 제 1 면(310a)에서 제 2 면(310b)으로 연장되는 개구부(310c)를 가질 수 있다. 상부 패키지 기판(310)은 상부 연결 패드들(312)과 제 1 본딩 패드들(314)을 포함할 수 있다. 상부 연결 패드들(312)은 연결 영역(IR)의 제 1 면(310a)에 배치될 수 있고, 제 1 본딩 패드들(314)은 개구부(310c)에 인접하도록 칩 영역(CR)의 제 1 면(310a)에 배치될 수 있다. 상부 연결 패드들(312)과 제 1 본딩 패드들(314)은 내부 배선층(313)을 통해 전기적으로 연결될 수 있다. 상부 연결 패드들(312), 제 1 본딩 패드들(314) 및 내부 배선층(313)은 동일한 층에 형성될 수 있다. 일 실시예에 따르면, 상부 패키지 기판(310)은 적층된 복수 개의 절연 층들을 포함할 수 있으며, 상부 연결 패드들(312), 제 1 본딩 패드들(314) 및 내부 배선 층(313)은 적층된 절연 층들 사이에 배치될 수 있다. 그리고, 상부 연결 패드들(312) 및 제 1 본딩 패드들(314)은 절연 층에 형성된 오프닝에 의해 노출될 수 있다. 예를 들어, 상부 패키지 기판(310)은 인쇄 회로 기판(printed circuit board) 또는 연성 인쇄 회로 기판(flexible printed circuit board)일 수 있다.
상부 반도체 칩(320)은 개구부(310c)를 덮도록 상부 패키지 기판(310)의 제 2 면(310b) 상에 배치될 수 있다. 상부 패키지 기판(310)의 제 2 면(310b)이 돌출부를 갖는 경우, 상부 반도체 칩(320)은 제 2 면(310b)의 돌출부 상에 배치될 수 있다. 상부 반도체 칩(320)은 접착막(321)에 의해 상부 패키지 기판(310)의 제 2 면(310b) 상에 부착될 수 있다. 상부 반도체 칩(320)은 센터 패드들(328)을 포함할 수 있다. 센터 패드들(328)은 상부 패키지 기판(310)의 개구부(310c)를 통해 노출되는 상부 반도체 칩(320)의 하부면에 배치될 수 있다. 상부 반도체 칩(320)은 예를 들어, DRAM, NAND flash, NOR flash, OneNAND, PRAM, ReRAM 또는 MRAM과 같은 메모리 소자일 수 있다.
본딩 와이어들(330)은 개구부(310c)를 관통하여 제공될 수 있다. 본딩 와이어들(330)은 상부 패키지 기판(310)의 제 1 본딩 패드들(314)과 상부 반도체 칩(320)의 센터 패드들(328)을 전기적으로 연결할 수 있다.
제 1 몰딩막(340)은 제 1 본딩 패드들(314), 센터 패드들(328) 및 본딩 와이어들(330)을 덮도록 형성될 수 있다. 제 1 몰딩막(340)은 개구부(310c)를 채울 수 있다. 상부 패키지 기판(310)의 함몰부의 함몰된 깊이(d1)는 함몰부의 제 1 면(310a)에서 제 1 몰딩막(340)의 최하부까지의 높이(d2)보다 더 클 수 있다.
제 2 몰딩막(342)은 상부 반도체 칩(320) 및 상부 패키지 기판(310)의 제 2 면(310b)을 덮도록 형성될 수 있다. 제 1 및 제 2 몰딩막들(340 및 342)은 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
하부 패키지 기판(350)은 상부 패키지 기판(310) 하에 배치된다. 하부 패키지 기판(350)은 하부 연결 패드들(352), 제 2 본딩 패드들(354), 외부 연결 패드들(356), 및 내부 배선들(358)을 포함할 수 있다. 하부 연결 패드들(352)은 상부 연결 패드들(312)과 마주보도록 하부 패키지 기판(350)의 상부면에 배치될 수 있다. 제 2 본딩 패드들(354)은 하부 패키지 기판(350)의 상부면에 배치될 수 있고, 외부 연결 패드들(356)은 하부 패키지 기판(350)의 하부면에 배치될 수 있다. 하부 연결 패드들(352)과 제 2 본딩 패드들(354)은 배선층(미도시)을 통해 전기적으로 연결될 수 있다. 내부 배선들(358)은 하부 패키지 기판(350)을 관통하여 상부 연결 패드들(312)을 외부 연결 패드들(356)과 전기적으로 연결할 수 있다.
하부 반도체 칩(360)은 상부 패키지 기판(310)과 하부 패키지 기판(350) 사이에 배치될 수 있다. 하부 반도체 칩(360)의 적어도 일부는 상부 패키지 기판(310)의 함몰부 내로 삽입될 수 있다. 하부 반도체 칩(360)은 제 2 본딩 패드들(354)과 전기적으로 연결될 수 있다. 일 예로, 하부 반도체 칩(360)은 제 2 본딩 패드들(354) 상에 배치되는 범프들(362)을 통해 제 2 본딩 패드들(354)과 전기적으로 연결될 수 있다. 하부 반도체 칩(360)은 예를 들어, SOC(System on a Chip)일 수 있다. 한편, 도 9 및 도 10에 도시된 실시예에 따르면, 하부 반도체 칩(360)의 상부면은 제 1 몰딩막(340)과 이격될 수 있다. 이와 달리, 도 11 및 도 12에 도시된 실시예에 따르면, 하부 반도체 칩(360)의 상부면은 제 1 몰딩막(340)과 접촉될 수 있다.
연결 부재들(370)은 상부 연결 패드들(312)과 하부 연결 패드들(352) 사이에 배치되어 상부 연결 패드들(312)과 하부 연결 패드들(352)을 전기적으로 연결할 수 있다. 연결 부재들(370)의 높이(d3)는 하부 패키지 기판(350)의 상부면에서 하부 반도체 칩(360)의 상부면까지의 높이(d4)보다 작을 수 있다. 이에 따라, 연결 부재들(370)의 높이(d3)가 감소될 수 있으며, 연결 부재들(370)이 차지하는 면적, 상부 연결 패드들(312)의 면적 및 하부 연결 패드들(352)의 면적이 작아질 수 있다. 또한, 연결 부재들(370) 사이의 간격, 상부 연결 패드들(312) 사이의 간격 및 하부 연결 패드들(352) 사이의 간격이 좁아질 수 있다. 그 결과, 적층형 반도체 패키지의 크기가 보다 감소될 수 있다. 또한, 상부 반도체 패키지와 하부 반도체 패키지를 전기적으로 연결하는 연결 부재들(370), 상부 연결 패드들(312), 하부 연결 패드들(352)의 수가 늘어날 수 있으며, 이에 따라 보다 고집적화된 적층형 반도체 패키지가 제공될 수 있다.
도 9 내지 도 12에 도시된 적층형 반도체 패키지들에서, 상부 반도체 패키지는 제 1 실시예에 따른 반도체 패키지인 것으로 하여 설명하였으나 이에 한정되는 것은 아니며, 제 2 실시예 내지 제 5 실시예에 따른 반도체 패키지들이 상부 반도체 패키지가 되는 또 다른 실시예들 또한 본 발명의 범주 내에 포함된다 할 것이다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치를 나타내는 도면이다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 모바일(mobile phone) 폰(1000)을 도시한다. 다른 예로, 발명의 실시예들에 따른 반도체 패키지는 스마트 폰(smart phone), PDA(personal digital assistant), PMP(portable multimedia player), DMB(digital multimedia broadcast) 장치, GPS(global positioning system) 장치, 휴대용 게임기(handled gaming console), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치를 개략적으로 보여주는 블록도이다.
도 14을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 장치(1000)은 마이크로프로세서(1100), 사용자 인터페이스(1200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(1300), 및 본 발명의 실시예들에 따른 반도체 패키지(1400)을 포함한다.
본 발명에 따른 전자 장치가 모바일 장치인 경우, 전자 장치의 동작 전압을 공급하기 위한 배터리(1500)가 추가적으로 제공될 수 있다. 나아가, 도면에는 도시되지 않았지만, 본 발명에 따른 전자 장치에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖고, 중앙의 칩 영역 및 상기 칩 영역 주변의 연결 영역을 포함하되, 상기 칩 영역의 상기 제 1 면에서 함몰부를 갖고, 상기 칩 영역의 상기 제 1 면에서 상기 제 2 면으로 연장되는 제 1 개구부를 가지며, 상기 제 1 면에 배치되는 제 1 본딩 패드들을 포함하는 패키지 기판;
    상기 제 1 개구부를 덮도록 상기 패키지 기판의 상기 제 2 면 상에 배치되되, 상기 제 1 개구부를 통해 노출되는 하부면에서 제 1 센터 패드들을 갖는 제 1 반도체 칩;
    상기 제 1 개구부를 통해 상기 제 1 센터 패드들과 상기 제 1 본딩 패드들을 전기적으로 연결하는 제 1 본딩 와이어들; 및
    상기 제 1 본딩 패드들, 상기 제 1 센터 패드들, 및 상기 제 1 본딩 와이어들을 덮는 제 1 몰딩막을 포함하되,
    상기 함몰부의 함몰된 깊이는 상기 함몰부의 상기 제 1 면에서 상기 제 1 몰딩막의 최하부까지의 높이보다 큰 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 칩 상에 배치되되, 상부면에 에지 패드들을 갖는 제 2 반도체 칩;
    상기 에지 패드들과 상기 패키지 기판의 상기 제 2 면에 배치되는 제 2 본딩 패드들을 전기적으로 연결하는 제 2 본딩 와이어들을 더 포함하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 칩 상에 배치되는 제 2 반도체 칩; 및
    상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 관통하는 관통 전극들을 더 포함하되,
    상기 제 1 반도체 칩 및 상기 제 2 반도체 칩은 상기 관통 전극들을 통해 전기적으로 연결되는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 패키지 기판은 상기 칩 영역의 상기 제 1 면에서 상기 제 2 면으로 연장되되 상기 제 1 개구부와 이격되는 제 2 개구부 및 상기 제 1 면에 배치되는 제 2 본딩 패드들을 더 포함하되,
    상기 제 2 개구부를 덮도록 상기 패키지 기판의 상기 제 2 면 상에 배치되되, 상기 제 2 개구부를 통해 노출되는 하부면에서 제 2 센터 패드들을 갖는 제 2 반도체 칩;
    상기 제 2 개구부를 통해 상기 제 2 센터 패드들과 상기 제 2 본딩 패드들을 전기적으로 연결하는 제 2 본딩 와이어들; 및
    상기 제 2 본딩 패드들, 상기 제 2 센터 패드들, 및 상기 제 2 본딩 와이어들을 덮는 제 2 몰딩막을 더 포함하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 패키지 기판의 상기 제 2 면 상에 배치되는 스페이서를 더 포함하되, 상기 제 1 반도체 칩과 상기 스페이서 사이에서 상기 제 2 개구부가 노출되고, 상기 제 2 반도체 칩은 상기 제 1 반도체 칩 및 상기 스페이서 상에 배치되는 반도체 패키지.
  6. 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖고, 중앙의 칩 영역 및 상기 칩 영역 주변의 연결 영역을 포함하되, 상기 칩 영역의 상기 제 1 면에서 함몰부를 갖고, 상기 칩 영역의 상기 제 1 면에서 상기 제 2 면으로 연장되는 개구부를 가지며, 상기 제 1 면에 배치되는 제 1 본딩 패드들 및 상부 연결 패드들을 포함하는 상부 패키지 기판;
    상기 개구부를 덮도록 상기 상부 패키지 기판의 상기 제 2 면 상에 배치되되, 상기 개구부를 통해 노출되는 하부면에서 센터 패드들을 갖는 상부 반도체 칩;
    상기 개구부를 통해 상기 센터 패드들과 상기 본딩 패드들을 전기적으로 연결하는 본딩 와이어들;
    상기 본딩 패드들, 상기 센터 패드들, 및 상기 본딩 와이어들을 덮는 몰딩막;
    상기 상부 패키지 기판 하에 배치되되, 상부면에 하부 연결 패드들을 갖는 하부 패키지 기판;
    상기 상부 패키지 기판과 상기 하부 패키지 기판 사이에 배치되되, 상기 하부 패키지 기판과 전기적으로 연결되는 하부 반도체 칩; 및
    상기 상부 연결 패드들과 상기 하부 연결 패드들을 전기적으로 연결하는 연결 부재들을 포함하되,
    상기 하부 반도체 칩의 적어도 일부는 상기 함몰부 내로 삽입되는 적층형 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 함몰부의 함몰된 깊이는 상기 함몰부의 상기 제 1 면에서 상기 몰딩막의 최하부까지의 높이보다 큰 적층형 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 연결 부재들의 높이는 상기 하부 패키지 기판의 상부면에서 상기 하부 반도체 칩의 상부면까지의 높이보다 작은 적층형 반도체 패키지.
  9. 제 6 항에 있어서,
    상기 하부 반도체 칩의 상부면과 상기 몰딩막의 하부면은 서로 접하는 적층형 반도체 패키지.
  10. 제 6 항에 있어서,
    상기 상부 패키지 기판은 상기 본딩 패드들과 상기 상부 연결 패드들을 전기적으로 연결하는 내부 배선층을 더 포함하되, 상기 내부 배선층, 상기 본딩 패드들 및 상기 상부 연결 패드들은 동일한 층에 형성되는 적층형 반도체 패키지.
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