KR20160005721A - Ｍｅｍｓ 용량성 트랜스듀서들에 대한 신호 처리 - Google Patents

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Abstract

이 출원은 감지 신호들에서의 왜곡을 보상하기 위해 MEMS 용량성 트랜스듀서들에 의해 생성된 감지 신호들을 처리하기 위한 회로에 관한 것이다. 회로는 감지 신호를 수신하기 위한 입력(204)과 상기 감지 신호에 기초하여 출력 신호를 출력하기 위한 출력(205) 사이의 신호 경로를 가진다. 보상 회로(206, 207)는 신호 경로를 따르는 제1 포인트에서 신호를 모니터링하고 정정 신호(Scorr)를 생성하고; 상기 정정 신호에 기초하여 상기 신호 경로를 따르는 적어도 제2 포인트에서 신호를 수정하도록 구성된다. 정정 신호는 감지 신호 내의 왜곡 성분들을 보상하는 보상 성분들을 출력 신호 내에 유입시키기 위해 신호 경로를 따르는 제1 포인트에서의 신호의 값의 함수로서 생성된다. 신호 경로 내의 제1 포인트는 신호 경로 내의 제2 포인트의 앞 또는 뒤에 있을 수 있다. 모니터링은 신호 경로의 아날로그 또는 디지털 부분에서 수행될 수 있고, 어느 경우든, 신호 경로의 아날로그 또는 디지털 부분에 수정이 적용될 수 있다.

Description

ＭＥＭＳ 용량성 트랜스듀서들에 대한 신호 처리{SIGNAL PROCESSING FOR MEMS CAPACITIVE TRANSDUCERS}
이 출원은 트랜스듀서들, 특히 MEMS 용량성 트랜스듀서들에 의해 검출된 신호들을 처리하기 위한 신호 처리 회로들, 및 특히, 이러한 트랜스듀서들에 대한 특히 MEMS 마이크로폰들에 대한 판독 회로들에 관한 것이다.
MEMS 마이크로폰들과 같은, MEMS 용량성 트랜스듀서들은 통상적으로 2개의 평면 전극들로 구성되는데, 전극들 중 하나는 다른 전극에 대해 플렉시블하고 이동가능하다. 플렉시블 전극은 입사 자극(incident stimulus), 예를 들어, 음압에 응답하여 이동하며, 다라서, 플레이트(plate)들 사이의 거리를 대기값 d에서 값 (d + x)로 변경시킨다. 많은 MEMS 마이크로폰들에 대해, 변위 x는, 양호한 근사화를 위해, 마이크로폰의 정상 동작 범위 내의 입사 음압(incident acoustic pressure)에 선형으로 의존한다.
도 1a에 예시된 바와 같이, MEMS 마이크로폰(101)으로부터 전기 감지 신호를 제공하기 위해, 바이어스 전압, 예를 들어, 12V가 2개의 플레이트들 사이에 인가된다. 통상적으로, 하나의 플레이트는 고정된 높은 전압(VB)에 직접 커플링되고, 다른 플레이트는, 높은 바이어스 임피던스(RG)(통상적으로, 수 기가옴(gigaohms) 정도)를 통해, 접지에 있는 또는 접지 근처의 바이어스 전압(VG)에 커플링된다. 마이크로폰 트랜스듀서 커패시턴스(CM)는 통상적으로 단지 1 pf 정도이고, 따라서, 제2 플레이트에 접속된 노드에서 수신된 감지 신호는 로컬 버퍼링을 요구한다. 따라서 신호 처리 또는 판독 회로가 감지 신호로부터 출력 신호를 생성하기 위해 제공된다. 도 1a에 도시된 예에서, 이득(AV)을 가지는 전압 증폭기(102)가 다운스트림 회로로의 전송을 위한 버퍼링된 전압 출력 신호(Vout)를 생성하도록 구성된다. 증폭기는 ADC(103)를 포함할 수 있고, 따라서 증폭기는 디지털 출력 신호(Sout)를 생성한다.
이 예에서, 증폭기는 높은 입력 임피던스를 제공하고, 따라서, MEMS 커패시턴스 상의 전하(QM)가 일정하게 유지된다. 전압은 QM/CM에 의해 주어지고, 따라서 커패시턴스에 반비례하는데, 그 자체가 플레이트 간격(plate separation)에 대해 반비례하며, 따라서 전체의 검출된 전압은 변위에 선형으로 의존한다.
94dBSPL의 통상적인 사운드 레벨에 대해, 선형 변위(x)는 통상적으로 플레이트 간격(d)의 약 0.1 % r.m.s.이다. 플레이트들 사이의 바이어스 전압이 12V인 경우, 감지된 전압이 약 12mV r.m.s.일 것이다. 주의 깊은 설계를 통해, 증폭기 및 바이어스 구성의 오디오-대역 입력 잡음은 66dB 또는 더 양호한 신호-대-잡음을 제공하기 위해 6uVrms 이하 정도일 수 있다. 이는 다양한 응용들에 대해 수용가능하다.
그러나, 더 큰 진폭, 예를 들어, 140dBSPL 이상 정도의 신호들을 핸들링하기 위한 요건이 증가한다. 이러한 입력 사운드 레벨은 위 문단에서 논의된 것보다 약 200배 더 큰, 예를 들어, 약 2.4V r.m.s.의 신호들을 초래할 것이다.
증폭기의 입력 스테이지가 이러한 입력 전압의 범위에 대응할 수 있음을 보장하는 것이 도전과제이다. 또한, 위에서 언급된 바와 같이, 바이어스 임피던스(RG)는 통상적으로 수십 기가옴 정도이다. 정상적인 집적 회로 재료들을 사용하여 이러한 크기의 저항기들을 구현하는 것은 실현불가능하다. 따라서, 보통, 바이어스 임피던스(RG)는 다이오드들, 특히 폴리실리콘 다이오드들에 의해 구현된다. 이들은 적절하게는 수십 또는 심지어 수백 mV의 신호 스윙들(signal swings)에 대해 선형이며 높은 저항을 제공하지만, 이들의 임피던스는 바이어스에 대해 기하급수적으로 감소하며, 따라서, 더 높은 진폭의 오디오 주파수 신호들을 클램핑(clamp)하거나 클리핑(clip)할 것이다.
이러한 문제점들에 대한 한 가지 해법은 도 1b에 예시된 바와 같이, 트랜스듀서 신호를 버퍼링하기 위한 전하 증폭기(104)를 사용하는 것이다. 이러한 구성은 증폭기의 가상 접지(virtual earth)에서 증폭기 입력 전압을 클램핑한다. 따라서, 트랜스듀서(101) 양단의 전압은 일정하게 유지되지만, 입력 압력 자극으로부터 초래된 커패시턴스(CM)에서의 변경은 최하부 플레이트 상의 전하의 변경을 야기한다. 이는 op 앰프에 의해 피드백 커패시터(CF) 상의 대응하는 전하량을 가상 접지 전압으로 유지하도록 강제(forcing)함으로써 보상된다. 따라서, 바이어스 임피던스(RG) 양단에 전압이 거의 존재하지 않아서, 다이오드-기반 RG 구현예들에 관련하여 위에서 논의된 클램핑 또는 과도한 누설의 문제점을 회피한다. 또한, 증폭기의 입력 전압 스윙은 매우 작고, 따라서 입력 스테이지 헤드룸이 더 이상 이슈가 되지 않는다.
그러나, 이 구성에서, op 앰프 양단에 d.c. 피드백이 존재하지 않는다는 점이 주목될 것이다. 따라서, 임의의 d.c. 오프셋, 예를 들어, op 앰프의 입력 오프셋 전압은 op 앰프 개방-루프 d.c. 이득에 의해 증폭될 것이며, 따라서, 포화된 출력을 제공할 가능성이 있다. 이 문제를 해결하기 위해, 일부 추가적인 d.c. 바이어스 안정화 회로 또는 d.c. 서보(간략함을 위해 도시되지 않음)가 요구되며, 통상적으로, 가상 접지로의 전류 주입, 비-반전 입력에 인가된 바이어스 전압의 변조 또는 op 앰프 출력 또는 등가물(equivalent)로부터의 저-주파수 피드백에 기초한 2차(secondary) op 앰프 입력 단자로의 신호의 인가 중 적어도 하나를 수반한다.
이러한 추가적인 회로의 복잡성을 회피하기 위해, 도 1c에 예시된 바와 같이 대안적인 구성이 사용될 수 있다. 이 구성에서, 소위 CM 값의 10배의 커패시턴스를 가지는 커패시터(CATT)가 배치되어 큰 신호 스윙들이 검출될 때 증폭기에 입력되는 신호를 감쇠시킨다. 증폭기 인터페이스 회로의 일부로서의 CATT에 관해, 그것의 전달 함수는 이제 입력 상의 전압(VM) 및 CM과 CATT 사이의 입력 경계를 지나는 전하(QM) 모두에 이제 종속적이다. 감쇠 커패시터(CATT)가 접속될 때 바이어스 회로(RG) 양단의 전압 스윙은 10배 정도 감소한다. 작은 입력 신호들만이 존재할 때, CATT는 일부 포인트 다운스트림에서 신호 레벨 검출에 의해 생성된 일부 제어 신호(MATT)에 기초하여 접속해제될 수 있다. 또한 도 1c에는 증폭기 회로의 내부 및 외부의 기생 커패시턴스들(CP1 및 CP2)이 예시되어 있는데, 이는 또한 CATT와 유사하지만 상당히 더 작은 방식으로 전달 함수에 영향을 준다.
따라서, 도 1b 및 1c에 도시된 구성들은 큰 입력 전압 스윙들의 이슈들을 해결한다. 그러나, 도 1b에 도시된 전하 증폭기 구성에 대해, 트랜스듀서 전압이 이제 일정하고, 전하 QM = CM·VM가 측정됨에 따라, 출력 신호는 트랜스듀서 커패시턴스에 비례한다. 커패시턴스는 플레이트들 사이의 간격에 반비례한다. 따라서, 측정 신호는 더 이상 변위에 비례하지도 않고, 따라서 입사 압력에 비례하지도 않는다.
유사하게, 도 1c에 도시된 회로에 대해, CATT가 소위 CM의 10배일 때, 전달 함수는 전하 증폭기와 매우 유사하고, 이러한 높은-진폭 신호들에 대해 유사한 왜곡 레벨들이 보여진다.
따라서, 본 발명의 실시예들은 위에 언급된 문제점들 중 적어도 일부를 완화시키는 것을 목표로 한다.
따라서, 본 발명에 따르면, 사용 시 입력 자극에 응답하여 감지 신호를 생성하는 MEMS 용량성 트랜스듀서에 대한 신호 처리 회로가 제공되며, 신호 처리 회로는:
상기 감지 신호를 수신하기 위한 입력과 상기 감지 신호에 기초하여 출력 신호를 출력하기 위한 출력 사이의 신호 경로; 및
신호 경로를 따르는 제1 포인트에서 신호를 모니터링하고 정정 신호를 생성하고; 상기 정정 신호에 기초하여 상기 신호 경로를 따르는 적어도 제2 포인트에서 신호를 수정하도록 구성된 보상 회로
를 포함하고, 상기 정정 신호는 감지 신호 내의 왜곡 성분들을 보상하는 보상 성분들을 출력 신호 내에 유입시키기 위해 신호 경로를 따르는 제1 포인트에서의 신호의 값의 함수로서 생성된다.
신호 경로 내의 제1 포인트는 신호 경로 내의 제2 포인트 뒤에 있을 수 있다.
일부 실시예들에서, 신호 경로 내에 위치된 아날로그-디지털 컨버터가 존재할 수 있다. 그러한 경우, 보상 회로는 아날로그-디지털 컨버터 내의 또는 아날로그-디지털 컨버터에 대한 입력에서 신호를 수정할 수 있다.
보상 회로는 제2 포인트에서의 신호에 정정 신호를 더함으로써 제2 포인트에서의 신호를 수정하도록 구성될 수 있다. 가법적 정정 신호(additive correction signal)가 사용될 때, 정정 신호는 상기 제1 포인트에서 임의의 기본 신호 성분으로부터 생성된 적어도 하나의 고조파 성분을 포함하도록 생성될 수 있다. 따라서 보상 회로는 상기 제1 포인트에서의 신호에 기초하여 상기 정정 신호를 생성하기 위한 고조파 생성 회로를 포함할 수 있다. 정정 신호는 상기 제1 포인트에서의 신호의 값의 제곱의 함수로서 생성될 수 있고, 상기 보상 회로는 상기 정정 신호를 생성하기 위한 제곱 회로를 포함한다. 대안적으로, 정정 신호는 상기 제1 포인트에서의 신호의 절대값의 함수로서 생성될 수 있고, 보상 회로는 정정 신호를 생성하기 위한 정류 회로를 포함할 수 있다. 일부 실시예들에서, 정정 신호는 하나 이상의 임계값들에 대한 모니터링된 신호의 값의 함수로서 생성될 수 있고, 보상 회로는 상기 하나 이상의 임계값들과 제1 포인트에서의 신호에 기초한 신호를 비교하고, 상기 비교에 기초하여 복수의 미리 정의된 값들 중 선택된 하나의 값을 가지는 정정 신호를 생성하도록 구성된 적어도 하나의 비교기를 포함할 수 있다. 따라서, 입력들로서 미리 정의된 정정 값들을 가지는 적어도 하나의 멀티플렉서가 존재할 수 있고, 멀티플렉서는 상기 적어도 하나의 비교기의 출력에 의해 제어되도록 구성된다.
정정 신호는 신호 경로의 아날로그 부분에 추가될 수 있다.
일부 실시예들에서, 신호 경로의 아날로그 부분에 위치된 적어도 제1 아날로그 증폭기 스테이지가 존재할 수 있고, 상기 제2 포인트는 상기 제1 아날로그 증폭기 스테이지에 대한 입력이다. 제1 아날로그 증폭기 스테이지는 MEMS 트랜스듀서로부터 감지 신호를 수신하기 위한 입력 증폭기 스테이지일 수 있다. 대안적으로, 제1 아날로그 증폭기 스테이지는 입력 증폭기 스테이지에 대한 후속적인 증폭기 스테이지일 수 있다.
신호 처리 회로가 아날로그-디지털 컨버터를 포함할 때, 신호 경로 내의 제2 포인트는 아날로그-디지털 컨버터에 대한 입력일 수 있다. 그러나, 일부 실시예들에서, 신호 경로 내의 제2 포인트는 신호 경로의 디지털 부분에서의 아날로그-디지털 컨버터의 다운스트림이다.
일부 실시예들에서, 보상 회로는 예를 들어, 제2 포인트에서의 신호의 값을 스케일링(scale)하기 위해, 정정 신호에 기초하여 신호 경로 내의 적어도 하나의 성분의 이득을 변조시킴으로써 신호를 수정한다. 정정 신호는 (1 + α.Vs)에 비례하는 값에 따라 이득을 스케일링하도록 생성될 수 있고, α는 미리 결정된 값이고, Vs는 제1 포인트에서의 신호의 값이다. 정정 신호는 하나 이상의 임계값들에 대해 모니터링된 신호의 값의 함수로서 생성될 수 있다.
보상 회로는, MEMS 트랜스듀서로부터 감지 신호를 수신하기 위한 입력 증폭기 스테이지 또는 후속적인 증폭기 스테이지일 수 있는, 제1 아날로그 증폭기 스테이지의 이득을 변조할 수 있다.
보상 회로는 아날로그-디지털 컨버터 및/또는 디지털 이득 엘리먼트의 이득을 변조시킬 수 있고, 보상 회로는 디지털 이득 엘리먼트의 이득을 변조시킨다.
일부 실시예들에서, 신호 경로 내의 제1 포인트는 신호 경로의 제2 포인트의 앞에 있을 수 있다.
신호 경로는 감지 신호를 수신하기 위해 입력 증폭기 스테이지로서 구성된 전하 증폭기를 포함할 수 있다.
보상 회로는 신호 경로 내의 제1 포인트에서의 신호의 필터링된 버전을 생성하기 위한 저대역 통과 필터를 포함할 수 있다. 신호 경로 내의 제1 포인트에서의 신호의 필터링된 버전은 정정 신호에 더하여 보상 회로의 별도의 출력으로서 제공될 수 있다.
신호 경로는 증폭기를 포함할 수 있고, 회로는 증폭될 감지 신호에 선택적으로 가변적인 감쇠를 적용하기 위한 감쇠 회로를 더 포함할 수 있다. 보상 회로는 이후 상기 감쇠 회로에 의해 적용되는 감쇠를 보상하기 위해 증폭기에 대한 입력의 신호 경로의 다운스트림 내의 포인트에서의 신호를 수정하도록 더 구성될 수 있다. 보상 회로는 증폭기에 대한 입력의 신호 경로의 다운스트림 내의 적어도 하나의 엘리먼트의 이득을 변조하도록 구성될 수 있다.
본 발명의 실시예들의 신호 처리 회로는 MEMS 용량성 트랜스듀서에 대한 판독 회로를 포함할 수 있다.
보상 회로는 정정 신호를 생성하기 위한 상기 함수를 정의하기 위해 적어도 하나의 저장된 설정 값에 응답할 수 있고, 회로는 적어도 하나의 상기 저장된 설정 값을 저장하기 위한 프로그래밍가능한 엘리먼트를 포함할 수 있다. 프로그래밍가능한 엘리먼트는 상기 신호 처리 회로를 포함하는 호스트 디바이스의 조립 동안 프로그래밍된 설정 값을 저장하도록 구성될 수 있다. 프로그래밍가능한 엘리먼트는 재구성가능할 수 있다. 프로그래밍가능한 엘리먼트는 상기 신호 처리 회로를 포함하는 호스트 디바이스의 캘리브레이션 단계 동안 결정된 설정을 저장하도록 구성될 수 있다.
신호 처리 회로는 집적 회로로서 구현될 수 있다. 집적 회로는 예를 들어, 적절한 결합 와이어 또는 유사물을 통해, MEMS 용량성 트랜스듀서에 접속될 수 있거나, 또는 MEMS 용량성 트랜스듀서는 집적 회로의 일부일 수 있다. MEMS 용량성 트랜스듀서는 MEMS 마이크로폰이다.
발명의 양상들은 또한 전술된 바와 같은 신호 처리 회로를 포함하는 전자 디바이스에 적용된다. 전자 디바이스는: 휴대용 디바이스, 배터리 전원인가형(battery powered) 디바이스, 컴퓨팅 디바이스, 통신 디바이스; 게임 디바이스; 모바일 전화; 랩톱 컴퓨터; 및 태블릿 컴퓨터 중 적어도 하나일 수 있다.
발명의 또다른 양상에서, MEMS 용량성 트랜스듀서에 의해 생성된 감지 신호에서의 왜곡을 보상하는 방법이 제공되며, 방법은:
상기 감지 신호를 수신하기 위한 입력과 상기 감지 신호에 기초하여 출력 신호를 출력하기 위한 출력 사이의 신호 경로를 따르는 제1 포인트에서의 신호를 모니터링하는 단계;
정정 신호를 생성하는 단계; 및
상기 정정 신호에 기초하여 상기 신호 경로를 따르는 적어도 제2 포인트에서의 신호를 수정하는 단계
를 포함하고, 상기 정정 신호는 감지 신호 내의 왜곡 성분들을 보상하는 보상 성분들을 출력 신호 내에 유입시키기 위해 신호 경로를 따르는 제1 포인트에서의 신호의 값의 함수로서 생성된다.
방법은 발명의 제1 양상과 관련하여 전술된 방식들 중 임의의 방식으로 수행될 수 있다.
발명의 또다른 양상에서, 사용 시, 입력 자극에 응답하여 감지 신호를 생성하는 트랜스듀서에 대한 신호 처리 회로가 제공되고, 신호 처리 회로는:
상기 감지 신호를 수신하기 위한 입력과 상기 감지 신호에 기초하여 출력 신호를 출력하기 위한 출력 사이의 신호 경로; 및
신호 경로를 따르는 제1 포인트에서 신호를 모니터링하고 상기 신호 경로를 따르는 적어도 제2 포인트에서 신호를 수정하기 위한 보상 회로
를 포함하고, 상기 보상 회로는 감지 신호 내의 왜곡 성분들을 보상하는 보상 성분들을 출력 신호 내에 유입시키기 위해 제1 포인트에서의 신호의 값의 함수로서 제2 포인트에서의 신호를 수정하도록 구성된다.
추가적인 양상에서, 트랜스듀서에 의해 생성된 전기 감지 신호에서의 왜곡을 감소시키기 위한 신호 처리 회로가 제공되고, 신호 처리 회로는:
상기 감지 신호를 수신하기 위한 입력과 상기 감지 신호에 기초하여 출력 신호를 출력하기 위한 출력 사이의 신호 경로; 및
상기 신호 경로를 따르는 제1 포인트에 존재하는 신호의 순시 값의 함수로서 정정 신호를 생성하고 상기 신호 경로를 따르는 제2 포인트에 존재하는 신호와 정정 신호를 결합시키기 위한 보상 회로를 포함한다.
발명의 추가적인 양상에서, 트랜스듀서에 의해 생성된 전기 감지 신호에서의 왜곡을 감소시키기 위한 신호 처리 회로가 제공되고, 신호 처리 회로는:
전기 감지 신호를 수신하기 위한 아날로그-디지털 컨버터; 및
아날로그-디지털 컨버터의 입력에서의 상기 전기 감지 신호에 정정 신호를 더하고, 상기 전기 감지 신호의 예상된 왜곡 성분들을 상쇄시키도록 정의된 비선형 전달 함수에 따라 아날로그-디지털 컨버터의 디지털 출력으로부터 상기 정정 신호를 생성하기 위한 보상 회로를 포함한다.
발명의 또다른 양상에서, 사용 시, 입력 자극에 응답하여 감지 신호를 생성하는 트랜스듀서에 대한 신호 처리 회로가 제공되고, 신호 처리 회로는 삼지 신호에 대해 정정을 적용하기 위한 보상 회로를 포함하고, 상기 정정은 입력 자극과 감지 신호 사이의 전달 특성에서의 왜곡 성분들의 역에 기초한다.
발명의 추가적인 양상에서, 사용 시, 감지 신호를 생성하는 트랜스듀서에 대한 신호 처리 회로가 제공되며, 신호 처리 회로는:
상기 감지 신호를 수신하기 위한 입력과 상기 감지 신호에 기초하여 출력 신호를 출력하기 위한 출력 사이의 신호 경로;
상기 감지 신호를 증폭시키기 위해 상기 신호 경로에 위치된 증폭기;
제1 제어 신호에 응답하여 증폭될 감지 신호를 감쇠시키기 위해 상기 입력과 상기 증폭기 사이에 커플링된 선택적 감쇠기;
신호 경로를 따르는 제1 포인트에서의 신호를 모니터링하고, 상기 제1 포인트에서의 신호 레벨에 기초하여 상기 제1 제어 신호를 생성하도록 구성된 제어 회로를 포함하고,
상기 제어 회로는 추가로 신호 경로 내의 적어도 하나의 컴포넌트에 이득 변조를 적용하기 위한 이득 제어 신호를 생성하도록 구성되고, 상기 이득 제어 신호는 이득 변조 컴포넌트가 감지 신호의 감쇠를 보상하도록 상기 제1 제어 신호와 동기화된다.
제어 회로는 신호 경로를 따르는 제1 포인트에서의 신호로부터 모니터링된 신호를 유도하고, 모니터링된 신호에 프리엠퍼시스 필터링을 적용하도록 구성될 수 있다. 이득 변조가 적용되는 적어도 하나의 컴포넌트는 아날로그-디지털 컨버터일 수 있다. 아날로그-디지털 컨버터는 아날로그-디지털 컨버터에 대한 신호 입력의 크기에 따라 상이한 모드들에서 동작가능할수 있다.
발명의 이러한 추가적인 양상들에서, 트랜스듀서는 MEMS 트랜스듀서 및/또는 용량성 트랜스듀서 및 특히 MEMS 용량성 트랜스듀서일 수 있다.
발명은 이제 후속하는 도면들에 관련하여 예시에 의해서만 기술될 것이다.
도 1a-1c는 MEMS 용량성 트랜스듀서들에 대한 공지된 판독 구성들을 예시한다.
도 2는 본 발명의 실시예에 따른 보상 회로를 가지는 신호 처리 회로의 실시예를 예시한다.
도 3은 적절한 보상 회로의 일 예를 예시한다.
도 4a 및 4b는 도 3의 보상 회로를 사용한 도 2에 도시된 회로에 대한 예시적인 파형들을 예시한다.
도 5a는 본 발명의 일반적으로 다양한 실시예들을 예시하고, 도 5b 내지 5e는 신호 수정이 적용될 수 있는 다양한 방식들을 예시한다.
도 6은 적절한 보상 회로의 또다른 예를 예시한다.
도 7은 도 6의 보상 회로를 사용한 도 2에 도시된 회로에 대한 예시적인 파형을 예시한다.
도 8a 및 8b는 보상 회로의 추가적인 실시예들을 예시한다.
도 9는 ADC의 입력에 정정 신호를 추가하기 위한 일 실시예를 예시한다.
도 10은 신호 경로의 아날로그 부분 내의 성분에 정정 신호를 더하기 위한 일 실시예를 예시한다.
도 11은 전류 도메인에 더해지는 정정 신호의 일 실시예를 예시한다.
도 12a 및 12b는 입력 증폭기 스테이지의 입력에 정정 신호를 더하기 위한 실시예들을 예시한다.
도 13a 및 13b는 승법적(multiplicative) 또는 이득 변조 정정 신호를 생성하기 위한 보상 회로의 실시예들을 예시한다.
도 14는 ADC의 동작을 일반적으로 예시하며 ADC의 이득이 어떻게 변조될 수 있는지를 예시한다.
도 15는 아날로그 신호 경로 내의 엘리먼트의 입력 저항이 어떻게 변조될 수 있는지에 대한 일 예를 예시한다.
도 16은 입력 증폭기 스테이지의 이득이 어떻게 변조될 수 있는지에 대한 예를 예시한다.
도 17은 감쇠가 적용될 때 동시에 신호 경로 내의 적어도 하나의 엘리먼트의 이득을 수정하기 위한 또다른 실시예를 예시한다.
도 1a와 관련하여 위에서 언급된 바와 같이, 다양한 음압 레벨들에 대응할 수 있는 MEMS 트랜스듀서로부터의 감지 신호를 버퍼링하기 위한 전압 증폭기 구성의 사용은 충분한 입력 전압 범위의 증폭기의 제공이라는 견지에서 도전과제들을 만들어 낸다. 또한, 바이어스 임피던스로서 통상적으로 사용되는 다이오드들은 바이어스에 따라 달라지는 임피던스를 가지며, 높은 감지 신호 레벨들에서 신호를 클램핑 또는 클리핑할 수 있다.
이 문제를 해결하기 위해, dc 안정화를 제공하는 회로와 더불어, 예컨대 도 1b에 도시된 전하 증폭기 구성을 사용하는 것이 알려져 있다. 그러나, 전하 증폭기 구성의 사용을 통해, 감지 신호는 입력 음압에 대해 더 이상 선형적이지 않다.
면적 A의 전극들을 가지는 MEMS 마이크로폰에 대해, 커패시턴스(CM)는 다음 식으로 주어진다.
Figure pct00001
안정 상태, 간략함을 위해 VG = 0을 가정하면, 마이크로폰 상의 전하 QM는 따라서 다음 식으로 주어진다.
Figure pct00002
도 1a에 도시된 바와 같은 전압 증폭기에 대해, 이 전하는 일정하게 유지되며, 따라서, 커패시터 양단의 전압(Vc)은 다음 식으로 주어진다.
Figure pct00003
따라서, 검출되는 전압 스윙들은 변위 x에 대해 선형임이 명백할 것이다.
그러나, 도 1b의 전하 증폭기에 대해, 전압은 일정하게 유지되며, 커패시터 의 하부 플레이트 상의 순시 전하(instantaneous charge)(QM)는 다음 식으로 주어진다.
Figure pct00004
따라서, 감지 신호가 MEMS 용량성 트랜스듀서의 플레이트들 사이의 변위에 반비례한다는 점이 인지될 것이다. 대기 위치(d)에서 위치(d+x)까지의 변위는 다음 식의 전하의 변경을 초래한다.
Figure pct00005
따라서, 감지 신호는 선형 변위 x에 대해 비선형이다. 이는 변위 x의 크기 및 또한 변위의 부호(즉, 변위가 양인지 - 커패시터 플레이트들을 이들의 대기 간격(quiescent separation)보다 더 멀리 떨어지도록 이동시킴 - 또는 음인지 - 커패시터 플레이트들을 서로 더 가깝게 이동시킴)에 의존하는 출력 신호의 왜곡을 초래한다.
도 1c에 도시된 구성에서, 감쇠 커패시터가 접속될 때, 전달 함수는 전하 증폭기와 매우 유사하며, 유사한 왜곡 레벨들이 보인다. 더 명료하게는, 감쇠 커패시터의 접속 및 접속해제는 신호 처리 회로의 이득의 단계 변경(step change in gain)을 초래하는데, 이는 분명히 다운스트림 처리에서 해결될 필요가 있다.
따라서, 본 발명의 실시예들은 트랜스듀서, 특히 MEMS 용량성 트랜스듀서로부터 감지 신호를 수신하기 위한 신호 처리 회로들의 제공과 관련되며, 감지 신호에서의 비선형성의 이슈들을 해결하는 출력 신호를 생성한다. 따라서, 본 발명의 실시예들은 신호 처리 경로를 따르는 포인트에서 신호를 모니터링하며 감지 신호에서의 임의의 이러한 비선형성을 적어도 부분적으로 보상하도록, 즉, (입력 자극에 대해) 감지 신호의 왜곡 성분들을 보상하도록 신호를 수정하는 보상 회로를 제공한다. 본질적으로, 보상 회로는 감지 신호에서의 내재적인 왜곡 성분들을 보상하기 위해 신호 경로를 따르는 적어도 하나의 포인트에서 왜곡 성분들을 유입시킨다. 보상 회로는 모니터링된 신호의 값의 함수로서 정정 신호를 생성하며, 정정 신호에 기초하여 신호 경로 내의 신호를 수정한다. 사용 시, 정정 신호는 결정된 또는 예상된 왜곡 성분들에 기초하여 모니터링된 신호 값의 함수로서 생성되며, 감지 신호와 효과적으로 결합되어 이러한 왜곡 성분들을 적어도 부분적으로 보상한다.
도 2는 본 발명에 따른 실시예를 도시한다. 도 2는 이전에 기술된 바와 같이, 높은 바이어스 전압(VB)과 바이어스 임피던스(RG)를 통한 낮은 바이어스 전압 (VG) 사이에 바이어싱된 용량성 트랜스듀서(101)로부터 감지 신호를 수신하도록 구성된 신호 처리 회로(200)를 도시한다. 낮은 바이어스 전압(VG)은 공칭적으로 접지 또는 일부 다른 편의상 고정된 전압일 수 있다. 대안적으로, 특히 위에서 논의된 바와 같은 전하 증폭기들에 대해, 그것은 당해 기술분야에 공지된 바와 같은 대기 동작점(quiescent operating point)을 레귤레이팅하기 위해 신호 체인을 따르는 일부 포인트로부터 저주파수 피드백을 제공하는 회로로부터 생성될 수 있다.
MEMS 트랜스듀서로부터의 감지 신호는 증폭기 입력 스테이지(201)에 입력된다. 증폭기 입력 스테이지(201)는 위에서 논의된 바와 같이 전하 증폭기로서 구성될 수 있다. 증폭기 스테이지(201)로부터의 출력(Vamp)은 감지 신호의 디지털 버전(SADC)을 생성하는 ADC(202)에 전달된다. 일부 경우들에서, 예를 들어, 델타-시그마 타입 디지털 출력이 요구되는 경우, 당해 기술분야에 공지된 바와 같이, 워드 길이를 감소시키기 위한 워드 길이 감소(WLR; word length reduction) 회로(203)가 존재할 수 있다.
따라서, 신호 처리 회로는 감지 신호를 수신하기 위한 입력, 예를 들어, 입력 노드(204)(그러나 일부 실시예들에서, RG 내지 MEMS 트랜스듀서에 선행하는 접속이 입력으로서 보여질 수 있다) 및 감지 신호에 기초하여 출력 신호(SOUT)를 출력하기 위한 출력, 예를 들어, 출력 노드(205)를 가진다. 입력 노드(204)와 출력 노드(205) 사이의 신호 경로에 증폭기 스테이지(201) 및 ADC(202)가 위치된다. 예를 들어, 멀티-비트 포맷에서 단일-비트 포맷으로의 워드-길이 감소를 위한 추가적인 회로 블록(203) 또는 반대로 더 높은-분해능 더 낮은-샘플-레이트 포맷을 제공하기 위한 데시메이션 회로가 또한 신호 체인에 존재할 수 있다.
이 실시예에서, 또한 위에서 주지된 바와 같은 보상 회로가 존재한다. 이 실시예에서, 보상 회로는 신호 경로를 따르는 제1 포인트에서 신호를 모니터링하여 모니터링된 신호의 값의 함수로서 적절한 정정 신호를 생성하기 위한 보상 제어 회로(206) 및, 또한 신호 경로를 따르는 제2 포인트에서 신호를 수정하기 위한 수정 회로(207)를 포함한다. 이 예에서, 보상 제어 회로(206)는 ADC로부터 출력된 디지털 신호(Smon)를 수신한다. 도 2에 예시된 바와 같이, 모니터링된 디지털 신호는 ADC의 신호 경로의 다운스트림 내의 제1 포인트로부터 탭핑된(tapped) 신호(SADC)일 수 있거나, 또는 대안적으로, 디지털 신호(SADC1)가 ADC(202) 내로부터 보상 제어 회로(206)에 직접 전달될 수 있는데, 즉, 신호가 모니터링되는 제1 포인트는 신호 경로 내의 ADC 내의 노드에 있을 수 있다.
이 실시예에서, 보상 제어 회로(206)에 의해 모니터링된 신호(Smon)는 따라서 감지 신호의 디지털 버전이고, 보상 제어 회로(206)는 적절한 디지털 정정 값(Scorr)을 결정한다. 이러한 디지털 정정 값(Scorr)은, 이 특정 예에서, 출력 신호(Sout)를 제공하도록 신호 경로를 따르는 적어도 제2 포인트에서 디지털 신호(SADC)를 수정하기 위해 사용된다. 이 실시예에서, 디지털 정정 값(Scorr)은 ADC로부터 디지털 신호 출력(SADC)에, 이 예에서 신호가 모니터링되는 제1 포인트의 다운스트림에 더해진다. 따라서, 디지털 정정 값(Scorr)은 가산기(207)에 의해 디지털 신호(SADC)에 더해진다. 의심 없이, 용어들 "더하는", "더해진", "더하다" 또는 "추가"는 본원에서 사용되는 바와 같이 각자 "차감하는", "차감된", "차감하다" 또는 "차감"을 포함하고, 따라서, 가산기(207)가 디지털 출력 신호(SADC)로부터 차감할 수 있다는 점에 유의한다.
적절한 비선형 정정 신호가 모니터링된 신호 값의 함수로서 생성될 수 있는 다양한 방식들이 존재한다. 예를 들어, 보상 제어 회로(206)는 감지된 신호의 고조파들을 생성하기 위한 고조파 생성 회로를 포함할 수 있다.
비교적 간단한 구현예에서, 모니터링된 감지 신호의 순시값(Smon)은 제곱되어 정정 값의 기반으로서 사용될 수 있다. 본원에서 사용된 바와 같이, 감지 신호가 검출되는 전기적 속성들에서의 감지된 변경이 되도록 취해질 것이라는 점에 유의한다. 다시 말해, 감지 신호는 제로의 대기 값을 가지도록 취해질 것이며, 양의 값 및 음의 값을 가질 수 있는데, 다시 말해, 임의의 비-제로 대기 바이어스(non-zero quiescent bias)는 이 설명에서 간략함을 위해 무시된다.
수학식 5와 관련하여 전술된 바와 같이, 전하 증폭기의 동작은 감지 신호가 선형 변위(x)의 크기에 따라 증가하는 왜곡 또는 에러를 가지는 것을 초래할 수 있다. 왜곡의 작용은 항상 감지 신호가 이상적 응답보다 더 적게 양이 되도록(또는 더 많이 음이 되도록) 하는 것이다. 다시 말해, 선형 변위의 양의 값들을 증가시키는 것, 즉, 대기 위치로부터 플레이트들의 간격을 증가시키는 것은 감지 신호가 이상적 신호보다 점진적으로 더 낮아지도록 한다. 그러나, x의 음의 값의 증가, 즉, 플레이트들을 평형보다 서로 더 가깝게 가져오는 것은 원하는 것보다 점점 더 높은 감지 신호를 초래한다. 또한, 주어진 x의 크기에 대한 왜곡의 양이 양의 변위보다는 음의 변위에 대해 더 크다는 점이 인지될 것이다. 다시 말해, 트랜스듀서 구성은 입력 자극과 왜곡 성분들을 포함하는 감지 신호값 사이의 전달 함수를 가진다.
순시 신호 값의 제곱에 기초한 정정 값의 추가는 (i) 신호의 값에 따라 증가하고 (ii) 양이며(순시 신호 값의 값이 무엇이든) 따라서 감지 신호를 그것이 존재하는 것보다 더 많이 양이 되도록(또는 더 적게 음이 되도록) 만들며, (iii) 더 높은 값의 신호들에 대해 더 큰 정정을 제공하여 따라서 감지 신호의 음의 피크가 고정된 크기의 입력 자극에 대한 대응하는 양의 피크보다 더 큰 크기로 나타날 것이라는 사실에 대한 정정을 제공하는, 에러 정정을 초래할 것이다. 따라서, 정정 신호는 모니터링된 신호 값의 제곱 값의 함수로서 결정될 수 있고, 이러한 정정 신호는 트랜스듀서 전달 함수에 의해 유입된 왜곡 성분들을 적어도 부분적으로 보상할 것이다.
도 3은 가능한 보상 제어 회로(206)의 일 예를 예시한다. 도 3에 도시된 실시예에서, 디지털 모니터링된 신호(Smon)가 수신되어 저대역 통과 필터(LPF; low pass filter)(301)에 입력된다. ADC(202)는 단지 수비트 분해능, 예를 들어, 1비트 또는 예를 들어 8 미만의 비트의 오버샘플링된 출력을 생성할 수 있다. ADC(202)가 오버샘플링된 출력을 생성하는 경우, 모니터링된 디지털 신호(Smon)는 적절한 분해능을 제공하기 위해 워드 길이를 증가시키기 위한 저대역 통과 필터링을 필요로 할 수 있다. 다시 말해, 저대역 통과 필터(301)는, 이것이 보상 회로에 의해 신호 경로에서 수행된 후속적인 비선형 동작들에서 믹스다운(mix down)될 기회를 가지기 전에, 고주파수 양자화 잡음을 필터링하기 위해 제공될 수 있다. 따라서, 필터(301)의 대역폭은 양자화 잡음을 감쇠시키도록 설정될 수 있다. 그러나, 필터가, 도시된 바와 같이, 보상 제어 회로(206) 내에만 존재하는 경우, 많은 경우들에서 보상 제어 회로의 후속하는 스테이지들(예를 들어, 블록(302))이 필터(301)의 출력을 감쇠시킬 것이며, 따라서, ADC 출력에 더하기 이전에 이 신호에 존재하는 임의의 양자화 잡음을 감쇠시키기 때문에, 필터(301)의 출력에서의 신호-대-잡음 요건들은 메인 신호 경로에 대해 요구되는 것처럼 엄격하지 않을 수 있으며, 따라서, 비교적 간단한 필터 구성들이 사용될 수 있다. 필터(301)는 단지 초음파 성분들(>20kHz)을 제거하며, 오디오 대역(20Hz-20kHz) 내에서 거의 영향을 가지지 않을 수 있다. 그러나, 일부 실시예들에서, 필터(301)가 요구되지 않을 수 있고 그리고/또는 메인 디지털 신호 경로에 이미 위치된 저대역 통과 필터가 존재할 수 있고, 이러한 신호 경로 필터의 다운스트림에서 신호가 모니터링될 수 있다.
필터(301)(만약 존재하는 경우)로부터의 출력(SLP)은 이후 비선형 고조파 생성 회로(302), 이 경우, 제곱기(x2)에 입력될 수 있다. 본 신호 값은, 예를 들어, 신호를 그 자체에 곱하는 곱셈기를 사용함으로써 제곱된다. 이러한 제곱 값은 정정 신호(Scorr)로서 직접 사용될 수 있다. 그러나 일부 실시예들에서, 정정 신호의 이러한 초기 값은 정정 신호(Scorr)의 적절한 크기를 제공하기 위해 선형 스케일링 인자를 거칠 수 있다. 어느 경우든, 정정 신호(Scorr)는 이후 가산기(207)에 전달될 수 있다.
도 4a 및 4b는 도 3의 보상 회로를 사용하는 도 2의 신호 처리 회로에 대한 일부 예시적인 시뮬레이트된 파형들을 예시한다. 도 4의 파형들은, 도 2의 증폭기(201)가 전하 증폭기이고 입력 사인파 압력 자극(input sinusoidal pressure stimulus)이 인가되어 대기 플레이트 간격(d)의 20%와 같은 최대 변위(x)를 가지는 용량성 트랜스듀서의 플레이트들의 사인파 선형 변위를 야기하였다고 가정하여 계산되었다.
도 4a는 입력 사인파 압력 파(AP)(x/d의 항들에서 스케일링됨) 및 임의의 보상의 부재시 전하 증폭기에 의해 생성될 대응하는 출력 신호(Sout-orig)(유사한 방식으로 스케일링됨)를 예시한다. 도 4a는 또한 압력 입력에 비교한 출력 신호에서의 에러 또는 왜곡(Error-orig)을 도시한다. 이러한 에러 신호에서는 출력 신호의 2차 고조파가 현저하게 우세하며, 위에서 언급된 바와 같이, 출력 신호를 이상적 응답보다 덜 양이 되게/더 많이 음이 되게 하도록 작용한다.
도 4b는 제곱된(이 예에서 더이상 스케일링되지 않는) 원래 출력 신호(Sout-orig)인 정정 값 신호(Scorr)를 예시한다. 도 4b는 또한 결과적인 정정된 출력 신호(Sout-corr) 및 AP*(적절하게 최적화하기 위한 4% 미만의 이득 조정을 가지는 파형 AP)와 Sout-corr 사이의 남아있는 에러를 도시한다. 에러 신호가 원래 에러에 비해 크게 감소하며, 정정된 출력 신호가 입력 신호에 훨씬 더 가깝게 대응한다는 점을 알 수 있다. 작은 이득 에러는 정정되거나 무시될 수 있다.
따라서, 신호 경로를 따르는 제1 포인트에서 신호를 모니터링함으로써, 보상 제어 회로(206)가 감지 신호 내의 내재적인 왜곡 성분들을 보상하기 위해 수정 회로(207)에 의해 인가되는 적절한 보상 신호를 유도할 수 있다는 점이 명백할 것이다.
이 예에서 보상 제어 회로(206)는, 신호 경로의 디지털 부분 내의 제1 포인트, 즉 제1 노드에서 신호를 모니터링하고, 역시 신호 경로의 디지털 부분 내에 있으며 제1 포인트의 다운스트림인, 신호 경로 내의 제2 포인트, 즉 제2 노드에서 신호에 추가되는 피드-포워드 디지털 정정 신호를 공급한다. 그러나, 다양한 다른 구성들이 가능하다.
예를 들어, 피드백 구성은 신호가 모니터링되는 제1 포인트가 신호가 수정되는 제2 포인트의 다운스트림인 경우 사용될 수 있다. 이러한 구현예에서, 따라서 보상 회로는 적어도 일부 정정이 이미 적용된 이후 신호를 모니터링한다. 이미 적용된 정정의 레벨은, 필요한 경우, 적절한 정정 값을 결정할 때 고려될 수 있다.
일부 실시예들에서, 신호는 원하는 정정을 제공하도록 신호 경로를 따르는 둘 이상의 포인트들에서 수정될 수 있다. 신호가 수정되는 둘 이상의 포인트들은 신호가 모니터링되는 제1 포인트에 대해 모두 업스트림 또는 모두 다운스트림일 수 있거나, 또는 신호는 제1 포인트의 업스트림 및 다운스트림 모두에서 수정될 수 있다.
신호가 모니터링되는 제1 포인트는 신호 경로의 아날로그 부분의 일부일 수 있다. 모니터링된 신호가 디지털인지 또는 아날로그인지에 따라, 신호는 신호 경로의 디지털 부분에서 그리고/또는 신호 경로의 아날로그 부분에서 수정될 수 있다.
감지 신호는 전술된 바와 같이 제2 포인트에서 정정 신호를 더함으로써 수정될 수 있다. 어느 경우든, 보상 제어 회로는 비선형 정정 신호를 생성할 수 있고, 예를 들어, 고조파 생성 회로를 포함할 수 있다.
그러나, 추가로 또는 대안적으로, 신호는 신호에 신호-종속적 스케일링 또는 곱셈을 적용함으로써, 예를 들어, 모니터링된 신호로부터 유도된 정정 신호에 따라 신호 경로 내의 가변 이득 엘리먼트의 이득을 변조시킴으로써 수정될 수 있다.
도 5a는 신호 경로를 따라 신호를 모니터링하기 위한, 또한 원하는 정정을 적용하도록 신호를 수정하기 위한 다양한 가능성들을 예시한다. 도 5a는 전술된 바와 같이 증폭기 스테이지(201) 및 ADC(202)를 포함하는 신호 경로를 예시한다. 그러나, 일부 실시예들에서, ADC(202)는 생략될 수 있고, 신호 처리 회로는 아날로그 출력 신호를 출력할 수 있다. 또한, 증폭기 스테이지(201)와 ADC(202) 사이의 아날로그 경로 내에 선택적으로 적어도 하나의 추가 엘리먼트(501)가 존재할 수 있다. 예를 들어, 추가적인 증폭기 스테이지들이 존재할 수 있거나 또는 다른 이득 스테이지들 또는 엘리먼트(501)가 아날로그 신호의 수정을 허용하기 위해 의도적으로 유입될 수 있다. 또한, ADC(202)의 신호 경로의 다운스트림의 디지털 부분 내의 적어도 하나의 엘리먼트(502), 예를 들어, 디지털 이득 스테이지 또는 다른 신호 처리 엘리먼트가 존재할 수 있거나, 또는 엘리먼트(502)는 디지털 신호의 수정을 허용하기 위해 의도적으로 유입될 수 있다. 엘리먼트들(501 및/또는 502)은 일부 다른 기능을 위한 일부 종래의 신호 처리 회로들 내에 존재할 수 있거나, 보상 신호가 인가될 수 있게 하기 위해 의도적으로 더해졌을 수 있다.
보상 회로(206)는 제1 포인트에서 신호 경로를 따라 신호를 모니터링하도록 그리고 보상 신호를 인가하여 적어도 제2 포인트에서의 신호를 수정하도록 구성된다.
도 5a에 예시된 바와 같이, 입력에서 출력까지의 신호 경로를 따르는 제1 포인트에서의 신호가 모니터링된다. 신호는 신호 경로를 따르는 다양한 상이한 가능한 포인트에서, 예를 들어:
(a) 제1 증폭/버퍼 스테이지(201)의 출력에서의;
(b) 후속하는 이득 스테이지(501) 다음의;
(c) ADC(202)의 출력에서의:
(d) ADC(202)의 보조 출력으로부터(일부 경우들에서 ADC는 예를 들어, 오버로드 검출 회로(overload detection circuitry) 또는 ADC의 동작 파라미터들을 조정하기 위한 일부 다른 레귤레이션 회로에 의해 사용되는 보조 출력을 이미 생성할 수 있다. 신호 처리 회로의 나머지에 의해 어떠한 보조 출력도 요구되지 않더라도, 메인 신호 경로 출력보다는 ADC의 보조 출력을 사용하는 것은 보상 회로의 성능을 개선하기 위해 유리할 수 있는 더 높거나 더 낮은 상이한 분해능 출력이 보상 회로에 의해 사용될 수 있게 하거나, 또는 다른 방식의 경우보다는 더 간단한 회로가 사용될 수 있게 할 수 있다); 및/또는
(e) 디지털 가산기/곱셈기, 또는 가능하게는 필터와 같은 ADC 후 DSP 기능(post-ADC DSP function)의 출력에서의
포인트들에서 모니터링될 수 있다.
모니터링된 신호(Smon)는 보상 제어 회로(206)에 입력되어 MEMS 용량성 트랜스듀서에 의해 생성된 감지 신호 내의 왜곡을 정정하거나 보상하기 위한 정정 신호(Scorr)를 생성한다. Scorr는 신호 경로를 따르는 적어도 제2 포인트에서 신호를 수정하기 위해 사용된다. Scorr에 의해 적용된 비선형성 및/또는 스케일링은 Scorr가 실질적으로 신호의 주요 왜곡 성분들을 상쇄시켜서 출력 신호(Sout)에서 관측된 왜곡을 감소시키도록 설계된다.
신호가 모니터링되는 제1 포인트는 신호 체인 내의 제2 포인트의 앞 또는 뒤에 있을 수 있으며, 여기서 정정이 적용된다.
언급된 바와 같이, 정정 신호(Scorr)는 신호 경로를 따르는 제2 포인트에서 신호를 수정하기 위해 사용될 수 있다. 신호는 예를 들어, 가법적 정정 신호의 사용에 의해 다수의 상이한 포인트들에서 수정될 수 있다. 도 5a에 예시된 바와 같이, 정정 신호는, 예를 들어:
A. 증폭기(201)의 제1 스테이지 내에서, 가능하게는 보조 입력 노드에서 감지 신호에 더해지고(그 예는 도 12에 관련하여 하기에 더 상세하게 논의될 것이다);
B. 예를 들어, 후속적인 증폭기 또는 믹싱 스테이지일 수 있는, 엘리먼트(501)에서의 증폭기(201)로부터의 아날로그 신호 출력에 더해지고(도 5e에 일반적으로 표현된 바와 같이, 그 예는 도 12에 관련하여 하기에 더 상세하게 논의될 것이다);
C. 보조 ADC 입력 경로를 통해 ADC(202)의 입력에 더해지고(그 예는 도 9에 관련하여 하기에 더 상세하게 논의될 것이다); 그리고/또는
D. (일반적으로 도 5e에 표현된 바와 같이, 그리고 도 3과 관련하여 위에서 논의된 바와 같이) 예를 들어 디지털 가산기일 수 있는 엘리먼트(502)에 의해 디지털 신호를 수정하는 데 사용될 수 있다.
언급된 바와 같이, 신호 경로를 따르는 제2 포인트에서의 신호는 추가로 또는 대안적으로, 승법적 정정 신호의 사용에 의해 다수의 상이한 포인트들에서 수정될 수 있다. 도 5a에 예시된 바와 같이, 정정 신호는, 예를 들어:
A. 예를 들어, 피드백 저항기 네트워크 저항 값들을 디지털로 변경함으로써, (도 5b에 예시된 바와 같은) 초기 증폭기 스테이지의 이득을 변조시키는 데 사용되고(그 예가 도 16과 관련하여 하기에 더 상세하게 논의될 것이다);
B. 이러한 후속적인 증폭기 스테이지의 이득을 변조시키기 위해 사용되고(도 5c에서 일반적으로 예시된 바와 같이, 그 예는 도 15와 관련하여 하기에 더 상세하게 논의될 것이다);
C. 예를 들어, ADC 입력 경로의 임피던스를 변경시킴으로써(예를 들어, 입력 저항기 저항 값들을 디지털로 변경시키거나 또는 입력 스위칭된 커패시터들의 스위칭을 변경시킴으로써 - 그 예는 도 15와 관련하여 하기에 논의될 것임) (도 5d에 예시된 바와 같은) ADC(202)의 신호 입력의 이득/감도를 변조시키는 데 사용되고; 그리고/또는
D. (도 5c에 예시된 바와 같이) 예를 들어, 디지털 곱셈기일 수 있는 엘리먼트(502)에 의해 디지털 신호를 수정하는 데 사용될 수 있다.
실제로, 과도한 하드웨어 또는 처리 노력 없이 적합한 성능을 획득하기 위해, 신호는 열거된 모니터링 포인트들 중 하나 또는 두 개에서만 모니터링될 가능성이 있다. 마찬가지로, 신호는 신호 경로 내의 상기 가능한 포인트들 중 하나 또는 두 개에서만 수정될 수 있다.
따라서, 신호 경로 내의 제1 포인트에서 신호의 모니터링을 제공하는 신호(Smon)는 아날로그 또는 디지털일 수 있다. 마찬가지로, 정정 신호(Scorr) 역시 아날로그 또는 디지털일 수 있다.
모니터링 및/또는 정정 신호들이 디지털인 경우, 이들은 임의의 적절한 분해능을 가질 수 있다. 예를 들어, 이들은 1-비트 또는 멀티-비트일 수 있고, 예를 들어, 델타-시그마와 같은 저-분해능(소위 8비트 또는 그 미만)의 오버샘플링된 포맷 또는 표준 오디오 샘플 레이트에서의 더 높은 분해능에 있을 수 있다. 예를 들어, 표준 오디오 레이트들은 48kHz, 44.1 kHz, 16kHz 또는 8kHz일 수 있고 예를 들어, 오버샘플링된 레이트는 적어도 공칭 768kHz일 수 있다. 일부 응용예들에서, 샘플 레이트는 예를 들어, 10비트보다 큰, 상대적으로 높은 분해능을 가지는 표준 오디오 레이트(즉, 공칭 768kHz 미만)의 일부 적절한 배수일 수 있다.
모니터링 및/또는 정정 신호들이 아날로그 신호들인 경우, 이들은 전압 또는 전류 또는 이 둘의 조합일 수 있다.
생성되고 적용된 정정 신호는 본질적으로 진폭이 연속적일 수 있거나, 또는 예를 들어, 더 경제적인 구현예를 제공하기 위해 작은 이산 레벨들의 세트로 제한, 즉 샘플링될 수 있다.
위에서 언급된 바와 같이, 보상 제어 회로(206)는 신호 경로를 따르는 제2 포인트에서 신호에 더해지는 정정 신호(Scorr)를 생성할 수 있다. 보상 제어 회로(206)가 가법적 정정 신호를 생성하는 경우, 그것은 고조파 생성 회로를 포함할 수 있다. 가법적 정정을 생성할 때, 보상 제어 회로는, 예를 들어:
i) 아날로그이든 또는 디지털이든, 모니터링된 신호(Smon)의 순시값의 제곱에 기초하여 정정 신호를 생성하기 위한 제곱 회로;
ii) 모니터링된 신호(Smon)의 정류된 값 또는 크기(부호 제외)에 기초하여 정정 신호를 생성하기 위한 절대값 또는 정류 회로;
iii) 히스테리시스(hysteresis)를 이용하여 또는 히스테리시스 없이 Smon을 임계값들의 세트와 비교하여, 멀티-레벨(가능하게는 오직 2-레벨) 구분적 일정한 정정이 유도되는 논리 레벨들을 제공하는 복수의 비교기들; 및/또는
iv) 원하는 비-선형 전달 함수를 인코딩하는 룩업 테이블 또는 등가물
을 포함할 수 있다.
위의 논의로부터 보상 회로가 신호 경로 내에서 제1 포인트보다 더 앞선 제2 포인트를 이용하여, 즉, 피드백 구성에서 구현될 수 있다는 점이 명백할 것이다. 그러나, 보상 회로 피드백 구성이 증폭기 성능을 개선하기 위한, 예를 들어, 이득 안정성 또는 증폭기 선형성을 개선하기 위해 높은 이득 증폭기 주위에 통상적으로 제공될 수 있는 증폭기 음의 피드백 루프와 완전히 상이하다는(그리고 일반적으로 분리된다는) 점에 유의해야 한다. 이러한 증폭기 피드백 구성에서, 피드백은 음이며, 통상적으로 증폭기 출력은, 예를 들어 op-앰프의 반전 입력일 수 있는 증폭기 입력에 단순히 피드백된다. 이러한 종래의 증폭기 루프에서, 피드백 신호는 따라서 단지 통상적으로, 증폭기 출력 신호의 선형으로 스케일링되거나 필터링된 버전이고, 따라서, 극성이 변경될 수 있으며, 증폭기 출력과 동일한 특성들을 가진다. 많은 양상들에서, 이러한 증폭기 피드백 루프는 증폭기 회로의 일부로서 보여질 수 있다.
본 발명의 실시예들의 보상 회로는 임의의 이러한 증폭기 피드백 루프에 더해지며 이와는 상이하다. 보상 제어 회로에 의해 생성된 피드백 신호는 모니터링된 신호에 기초하지만 모니터링된 신호에 대해 비-선형인데, 예를 들어, 피드백 신호의 극성은 (접지에서 대기 레벨을 가지는 신호에 대해) 항상 양일 수 있다. 보상 제어 회로에 의해 생성된 피드백 신호는 또한 일반적으로 모니터 포인트에서 그것에 대해 추가적인 주파수 컴포넌트들을 가질 것이며, 보상 회로 피드백 루프의 루프 이득은 낮을 것이다.
또한 위에서 언급된 바와 같이, 보상 제어 회로는 추가로 또는 대안적으로 신호 경로를 따르는 일부 포인트에서 신호에 적용된 이득을 변조시키기 위해 사용되는 정정 신호를 생성할 수 있으며, 보상 회로는 상기 이득 변조를 구현하기 위한 수정 회로를 포함할 수 있다. 다시 말해, 보상 제어 회로는 신호에 승법적으로(multiplicatively) 적용될 때, 신호의 적어도 일부 왜곡 성분들을 상쇄시키는 승법적 정정 신호를 생성한다.
보상 제어 회로가 승법적 정정 신호를 생성할 때, 그것은 이득 인자 변조 회로를 포함할 수 있다. 승법적 정정을 생성할 때, 보상 제어 회로는, 예를 들어:
i) 아날로그이든 또는 디지털이든, 스케일링 회로;
ii) 예를 들어, 타입 1 + α.Smon의 1차 함수 또는 선택적으로 더 고차 함수들을 생성하는 다항식 생성 회로;
iii) 히스테리시스를 이용하여 또는 히스테리시스 없이, Smon을 임계값들의 세트와 비교하여, 멀티-레벨(가능하게는 오직 2-레벨) 구분적 일정한 정정이 유도되는 논리 레벨들을 제공하는 복수의 비교기들; 및/또는
iv) 원하는 비-선형 전달 함수를 인코딩하는 룩업 테이블 또는 등가물
을 포함할 수 있다.
보상 회로 이득 변조가, 예를 들어, 증폭기의 자동 이득 제어 또는 압축 해제에 대한 신호 처리 경로에 존재할 수 있는 임의의 다른 이득 제어와 완전히 상이하다는(그리고 일반적으로, 이로부터 분리된다는) 점에 유의해야 한다. 본 발명의 실시예들의 보상 회로는 임의의 이러한 이득 제어에 더해지고 이와는 상이하며, 트랜스듀서의 전달 함수로 인해 감지 신호에 내재적인 왜곡 성분들을 보상하도록 구성된다.
일부 경우들에서, 적어도 하나의 가법적 정정은 신호 경로를 따르는 하나의 포인트에서 신호에 적용될 수 있고, 승법적 정정 역시, 신호 경로의 동일한 또는 다른 포인트에서 적용된다.
보상 제어 회로(206) 및/또는 수정 회로의 엘리먼트들은 신호 처리 회로의 다른 블록들 내에 물리적으로 위치될 수 있는데, 예를 들어, 이후 ADC에 대한 스위칭된-커패시터 입력에 인가되는 클록들을 변경시키는 논리 신호 또는 신호들이 생성될 수 있다. 따라서, 보상 제어 회로(206)는, 이후 ADC(202) 또는 증폭기(201)와 같은 신호 경로 내의 엘리먼트들의 컴포넌트들에 인가되는 중간 논리 신호 또는 신호들을 생성할 수 있다.
따라서 본 발명의 실시예들에서, 정정 신호가 모니터링된 신호의 값, 즉, 모니터링된 신호의 순시값의 함수로서 생성된다. 정정 신호는 예를 들어, 가산에 의해 또는 이득 변조/스케일링에 의해 감지 신호와 결합될 때, 그것은 (트랜스듀서 및 증폭기의 전달 함수로 인해) 감지 신호에 존재하는 왜곡 성분들을 (적어도 부분적으로) 보상한다.
모니터링된 신호 값과 정정 신호 사이의 관계, 즉, 관련 함수는 일부 경우들에서, 보상 제어 회로 및 수정 회로의 선택에 기초하여 하드와이어링될 수 있다. 예를 들어, 신호가 모니터링되어 신호 경로의 아날로그 부분에서 수정되고 보상 제어 회로가 가법적 정정을 위한 아날로그 제곱 회로를 포함하는 경우, 모니터링된 신호 값과 정정 신호 사이의 관계를 정의하는 함수는 선택된 컴포넌트들에 의해 하드와이어링될 수 있다. 이러한 회로 컴포넌트들은 그 구성에 대해 예상되거나 이전에 측정된 왜곡에 기초하여, 즉, 다른 컴포넌트들의 테스트에 기초하여 특정 트랜스듀서 및 증폭기 구성에 대해 사용될 수 있다.
일부 실시예들에서, 모니터링된 신호 값과 정정 신호 사이의 관계의 적어도 일부 양상들은 다양한 설정들에 의해 결정될 수 있다. 예를 들어, 모니터링된 신호가 복수의 정정 신호 값들 중 하나를 출력하기 위한 임계 레벨들과 비교되는 경우, 임계 레벨들 및/또는 정정 신호 값들은 다양한 회로 설정들에 의해 결정될 수 있다. 예를 들어, 관련 임계값들이 일회성으로 프로그래밍가능한 메모리(예컨대, 퓨즈 어레이 또는 유사물 또는 재프로그래밍가능한 메모리)에 저장될 수 있거나 또는 제어 레지스터 설정 등에 의해 설정될 수 있다. 마찬가지로, 다양한 정정 신호 값들은 유사한 방식으로 설정될 수 있다. 실제로, n개까지의 상이한 임계 레벨들 및 정정 값들을 허용하는 복수의 비교기들 및 멀티플렉서들이 존재할 수 있고, 비교기들의 수는 적절한 설정에 의해 선택될 수 있다. 마찬가지로, 정정 신호를 스케일링하기 위한 공동-계수 값들(co-efficient values)은 메모리 또는 프로그래밍가능한 엘리먼트에 저장될 수 있다. 일부 경우들에서, 설정들을 저장하는 메모리 또는 프로그래밍가능한 엘리먼트는 본 발명의 신호 처리 회로에 대해 상이한 집적 회로 상에 위치될 수 있다. 필요한 경우, 관련 설정들은 디바이스 시동 또는 리셋 시에 신호 처리 회로의 제어 레지스터들 내에 로딩될 수 있다.
임의의 이러한 정정 설정들은 예를 들어, 의도된 트랜스듀서 및 증폭기 구성(이는 다른 유사한 구성들의 테스트로부터 유도되었을 수 있음)에 대한 예상된 왜곡 성분들에 기초하여, 신호 처리 회로의 제조자에 의해 설정될 수 있다. 대안적으로, 설정은 디바이스 제조자에 의해 프로그래밍될 수 있다. 이 경우, 설정들은 실제 트랜스듀서 및 증폭기 구성을 사용하여 수행되는 캘리브레이션, 예를 들어, 디바이스 조립동안 수행된 캘리브레이션 단계에 기초할 수 있다. 이러한 캘리브레이션은 임의의 왜곡 보상의 부재 시에 그리고/또는 보상 설정들의 특정 세트에 의해 트랜스듀서에 하나 이상의 공지된 테스트 자극을 인가하는 것, 및 이후 프로그래밍될 수 있는 적절한 최종 설정들을 결정하는 것을 포함할 수 있다.
일부 실시예들에서, 모니터링된 신호 값과 정정 값 사이의 관계를 정의하는 함수의 적어도 일부 양상들, 예컨대, 룩업 테이블 내의 엔트리들 또는 정정 신호를 생성할 시에 사용되는 다양한 계수들의 값들은, 사용시 재구성가능할 수 있다. 이러한 실시예들에서, 모니터링된 신호의 값과 정정 신호 사이의 전달 함수는, 예를 들어, 추가적인 캘리브레이션 데이터에 기초하여, 사용시 변경될 수 있다. 조립된 디바이스는 예를 들어, 시동 또는 리셋 시에 자가 캘리브레이션 프로세스(self calibration process)를 실행할 능력을 가질 수 있다. 예를 들어, 디바이스는 트랜스듀서에 의해 검출되어 기준 신호로서 사용될 수 있는 시동 시 일정한(또는 공지된 가변적인) 음향 강도의 사운드를 전송할 수 있다. 검출된 감지 신호는 이후, 어떠한 보상 설정들이 적용될 필요가 있는지 그리고/또는 임의의 기존 설정들이 조정될 필요가 있는지를 결정하기 위해 분석될 수 있다.
발명의 다양한 유리한 실시예들이 하기에 추가로 기술될 것이다.
위에서 언급된 바와 같이, 일부 경우들에서, 보상 제어 회로는 모니터링된 신호(Smon)를 하나 이상의 임계 레벨들과 비교하여 하나 이상의 정정 신호 값들을 제공하도록 구성될 수 있다. 도 6은 예를 들어, 도 2에 도시된 구성에서 사용될 수 있는 적절한 보상 제어 회로(206)의 일 예를 예시한다.
도 6에 도시된 예에서, 신호는 신호 경로 내의 제1 포인트에서 모니터링되어 비교기들(601a, 601b)에 의해 다양한 임계값들과 비교된다. 모니터링된 신호는 전술된 바와 같은 디지털 신호일 수 있다. 이 경우, 2개의 비교기들이 존재하는데, 제1 비교기(601a)는 신호가 양의 임계값(Np)을 초과하는지를 결정하기 위한 것이고, 제2 비교기(601b)는 신호가 음의 임계값(Nm)(이는 신호가 Np와 동일하거나 상이한 크기를 가질 수 있음)인지를 결정하기 위한 것이다. 비교기들(601a, 601b)의 출력은 선택된 정정 신호 값(VG1 또는 VG2)을 적용하기 위해 멀티플렉서(603)를 제어하는 NOR 게이트(602)에 전달된다. 이 예에서, 모니터링된 신호(Smon) 또는 그 도함수(derivative), 예를 들어, SLP가 2개의 임계값들 사이에 있고, 따라서, Np 초과도 Nm 미만도 아니면, 제로의 값이 정정 신호로서 사용되는데(VG1 = 0), 즉, 어떠한 정정도 적용되지 않는다. 그러나, 신호가 Np 초과 또는 Nm 미만인 경우, 비-제로 값(VG2)이 정정 신호 값으로서 사용된다.
모니터링된 신호(Smon)는 전술된 바와 같이 비교 이전에 신호(SLP)를 생성하기 위해 저대역 통과 필터(604)에서 필터링될 수 있다. 필터(604)는 도 3과 관련하여 전술된 바와 같은 보상 제어 회로(206)의 일부를 형성할 수 있고, 어느 경우든, 필터(604)에 대한 입력은 모니터링된 신호(Smon)이다. 그러나, 일부 응용예들에서, 신호 경로 내에 위치된 필터가 존재할 수 있고, 모니터링된 신호는 신호 경로 내에 존재하는 필터링된 디지털 신호(SLP)일 수 있다. 다른 실시예들에서, 임의의 필터(604)에 대한 필요성이 존재하지 않을 수 있다.
예시적인 파형들이 도 4와 관련하여 위에서 논의된 것과 동일한 방식으로, 그러나, 도 6에 도시된 바와 같은 보상 회로를 사용하여, 도 2의 회로에 대해 계산되었다. 따라서, 도 4a는 입력 공기압 자극(AP), 결과적인 정정되지 않은 출력 신호(대기 플레이트 간격(d)의 20%와 동일한 최대 변위(x)를 가지는 용량성 트랜스듀서의 플레이트들의 사인파 선형 변위에 기초함) 및 대응하는 에러를 도시한다.
도 7은 음압 신호(AP*)(기본 진폭에 맞도록 5%에 의해 AP로부터 스케일링됨), 인가된 정정 신호(Scorr) 및 정정된 출력 신호를 도시한다. 양의 임계값(Np)은 0.11로서 설정되고, 음의 임계값(Nm)은 -0.13으로서 설정된다. 신호가 임계값들 사이에 있을 때 제로의 정정 값(VG1)이 적용되고, 신호가 양의 임계값 초과 또는 음의 임계값보다 더 많이 음일 때 값 0.03의 값(VG2)이 적용되었다.
정정의 비교적 대략적인(crude) 속성에도 불구하고, 2-레벨 정정을 적용하면, 정정된 출력 신호가 정정되지 않은 신호보다 전체적으로 입력 자극에 더 가까움을 알 수 있다. 전체 고조파 왜곡은 이 구성을 사용하여 약 6dB 만큼 감소한다.
따라서, 도 6에 도시된 보상 회로(206)는 비교적 간단한 컴포넌트들을 사용하며, 제곱 회로 또는 곱셈기와 같은 임의의 상대적으로 복잡한 회로를 회피하면서 여전히 왜곡의 상당한 감소를 제공한다. 명백하게는 그 아이디어는 상이한 임계값들이 교차될 때, 적용되는 정정의 양들이 상이한 더 많은 임계 레벨들로 확장될 수 있다.
언급된 바와 같이, 모니터링된 신호는 디지털 신호일 수 있지만, 명백하게는 비교기들(601a, 601b)은 아날로그 신호를 기준 전압들과 비교하기 위한 전압 비교기들일 수 있다. 추가로 또는 대안적으로, 멀티플렉서(603)에 대한 입력들은 임의의 ADC 이전에 적절한 합산 노드(summing node)에서 아날로그 신호에 더하기 위한 적절한 전압 레벨들일 수 있다. 추가로, 도 6의 구성은 양의 임계값 초과의 신호들에 대해, 그것이 음의 임계값 미만인 신호들에 대해 제공하는 것과 동일한 정정 값을 제공한다. 대신 더 많은 입력들 중 3개를 가지는 멀티플렉서가 비교기들(601a, 601b)로부터 직접 신호를 수신하는(즉, NOR 게이트(602)를 생략한) 멀티-비트 제어 신호와 함께 사용되어 임계 레벨들에 의해 정의된 다양한 대역들에 대해 상이한 정정 신호들을 제공할 수 있다.
도 8a 및 8b는 가능한 보상 제어 회로의 일부 다른 예들을 예시한다. 도 8a에 도시된 실시예에서, 신호는, 더 정확한 처리를 허용하기 위해, 고대역 통과 필터(HPF; high pass filter)(801)를 통과하여 MEMS 센서와 연관된 일정한 또는 가변적인 누설로 인한 d.c. 오프셋 또는 드리프트를 제거할 수 있다. 고대역 통과 필터링은 또한 출력 신호 d.c. 레벨에서의 원더(wander)를 회피하기에 바람직할 수 있다. 따라서, 고대역 통과 필터(801)는 신호 경로에 위치될 수 있다. 또한, 전술된 바와 같은 저대역 통과 필터(LPF)(802)가 존재할 수 있다. 보상 제어 회로(206)는, 이 예에서, 모니터링된 신호의 절대값 또는 크기를 출력하는, 즉, 정류를 수행하는 "절대" 즉, ABS 기능인 비-선형 기능 블록(803)을 포함한다. 이러한 ABS 기능은 예를 들어, 모니터링된 신호로부터 부호 비트를 탈락시키는 회로에 의해 디지털로 구현하기에 매우 간단하다. 이러한 정정 신호는 다시 명백히 신호의 절대값에 따라 증가하며, 출력 신호를 그것이 다른 방식으로 존재하는 것보다 더 많이 양이/더 적게 음이 되도록 하는 정정을 초래한다. 선택적으로, ABS값은 필요한 경우, 예를 들어, 디지털 곱셈기(804)에서 복잡도를 감소시키기 위해 간단한 피승수를 사용하여, 스케일링 인자 α에 의해 스케일링될 수 있다. 필요하다면, 요구된 경우 스케일링된 이 ABS 값은 워드 길이 감소(WLR) 블록(805)에 적용되어 디지털 출력의 폭을 감소시킨다. ABS 기능은, 실제 신호의 부호가 무엇이든 간에, 정정 값의 부호가 동일함에 따라, 비-선형 정정을 제공한다.
도 8b는 유사한 구성을 도시하지만, 이 실시예에서, 비-선형 회로(803)로부터의 ABS 출력은 비교기(806)에 입력되어 단일 기준(Np)과 비교되어 신호 크기가 임계값 초과인지 또는 미만인지를 나타내는 1비트 신호를 생성한다. 일부 실시예들에서, 이는 정정 신호의 기반으로서 사용될 수 있지만, 도 8b에 도시된 실시예에서, 그것은 도 6에 관련하여 위에서 논의된 것과 유사한 방식으로 멀티플렉서(807)를 제어하기 위해 사용된다. 명백하게, 다양한 비교기들 및 임계 레벨들이 요구되는 경우 사용될 수 있다.
다시 도 2를 참조하면, 도시된 회로 구성은 피드-포워드 구성이며, 여기서, 신호가 수정되는 제1 포인트는 신호가 수정되는 제2 포인트의 업스트림이다. 위에서 언급된 바와 같이, 보상 회로는 피드-백 실시예에서 구성될 수 있고, 여기서, 신호가 모니터링되는 제1 포인트는 신호가 수정되는 제2 포인트의 다운스트림이다. 신호가 예를 들어, 도 5에 도시된 포인트(e)에서 신호를 모니터링하고, 정정 신호를 디지털 가산기(502)에 더함으로써 신호 경로의 디지털 부분에서 모니터링되고 또한 수정되는 경우, 도 3 또는 도 6에 도시된 실시예들 중 어느 것이라도 보상 회로로서 사용될 수 있다.
도 3을 다시 참조하면, 모니터링된 신호(Smon)는 따라서, 정정 신호(Scorr)를 사용하여 수정된 신호일 수 있다. 도 3의 예에서, Scorr이 모니터링된 신호의 제곱에 기초하여 감지 신호에 더해지는 경우, 따라서, Scorr의 값은 원래 감지 신호의 순시 값의 제곱에 기초하는 일부 컴포넌트들을 이미 포함하는 모니터링된 신호(Smon)로부터 유도된다. 따라서, Scorr(및 Smon)는 다항식 확장의 더 고차의 컴포넌트들을 포함할 것이다. 이는 적용된 결과적인 정정에서의 약간의 변경을 초래하지만, 변경이 크지는 않다 - 적용된 정정은 여전히 신호의 순시 크기에 따라 변할 것이며, 출력 신호(Sout)를 그것이 존재했던 것보다 더 많이 양이 되도록/더 적게 음이 되도록 작용한다. 주파수 도메인에서, 정정 신호(Scorr)는 2차 고조파에 더하여, 다른 짝수 차수의 고조파들(even order harmonics)을 포함할 것이다.
모니터링된 신호(Smon)가 디지털인 이 구성에서, 필터링된 신호(SLP)는 따라서, ADC 출력 신호(SADC)의 필터링된 디지털 버전이라는 점이 주목될 것이다. 이러한 필터링된 신호(SLP)는 신호 처리의 다른 양상들에 대해 유용할 수 있으며, 따라서, 선택적으로, 이 신호는 또한, 가능하게는, 워드 길이 감소(WLR) 블록을 통과한 이후, 회로의 다른 부분들에서의 사용을 위해, 별도의 출력(SLP -OUT)으로서 제공될 수 있다. 따라서, 저대역 통과 필터(LPF)가 보상 제어 회로(206)의 일부로서 제공되는 경우, 이러한 피드백 구성에서, 오버로드 검출, 볼륨 제어 또는 자동 이득 제어(AGC)와 같은 다양한 다른 기능들에 대해 유용할 수 있는 출력 신호의 더 높은-분해능 디지털 버전이 생성될 수 있다.
도 6을 다시 참조하면, 피드백 구성에서, 임계값들과 비교된 신호는 수정된 신호일 것인데, 즉, Smon은 VG1 또는 VG2가 적용된 신호일 것이다. 따라서, 임계값들 및 정정 값(VG2)은 그에 따라 조정될 수 있지만, 또한 수정된 신호를 사용하는 것은 보상 회로의 동작 및 그 장점들에 대해 크게 영향을 주지 않는다.
마찬가지로, 도 8a 및 8b에 예시된 보상 제어 회로 실시예들은 모니터링된 신호(Smon)로서 수정된 신호를 사용하여 동일하게 동작할 수 있다.
일부 요건들을 만족시키기 위해 신호 경로 내에 저대역 통과 필터가 이미 존재하는 경우, 보상 회로는 단지 몇몇 가외의 단순한 컴포넌트들을 이용하여 구현될 수 있고, 왜곡 보상 이점들이 용이하게 제공될 수 있다는 점이 주목될 것이다.
위에서 언급된 바와 같이, 신호 수정은 신호 경로의 아날로그 부분 내의 노드에 정정 신호를 추가함으로써 적용될 수 있다. 피드백 구성에서, 신호는 신호 경로의 디지털 부분에서 모니터링될 수 있고, 적절한 합산 노드에서 아날로그 신호에 추가될 수 있는 적절한 정정 전압이 발생할 수 있다. 도 3 및 도 6에 도시된 보상 제어 회로의 실시예들은 보상 제어 회로의 출력에서 디지털-대-아날로그 컨버터(DAC)를 사용함으로써 적절한 정정 전압을 생성하여 원하는 분해능에서 원하는 전압 레벨을 생성하기 위해 사용될 수 있다. 대안적으로, 도 6의 실시예에 대해, 멀티플렉서(603)는 2개의 전압 레벨들을 멀티플렉싱하도록 구성될 수 있다.
그러나, 일부 실시예들에서, 정정 신호는 ADC(202)에 신호 입력을 더하기 위해 사용될 수 있다. 따라서, 보상 회로의 일부를 형성하는 수정 회로는 ADC의 입력의 적어도 일부를 형성하거나, ADC의 입력에서 신호를 수정하도록 구성될 수 있다. 도 9는 도 2의 ADC(202)로서 사용하기에 적합한 ADC의 컴포넌트들을 예시한다. op-앰프(901)는 커패시터(Cf1)와 더불어, 델타-시그마 변조기의 입력 적분기 스테이지를 나타내는데, 이는 입력 저항(Rin) 및 ADC 피드백 저항(Rfb)과 함께 동작하여 Rin에 인가된 입력 신호와 Rfb에 인가된 유도된 델타-시그마 코딩된 파형 사이의 저주파수 에러를 적분한다. op-앰프(901)의 출력은, 가능하게는 적어도 부분적으로, 추가적인 적분기들(명료함을 위해 미도시됨)을 통해 출력 양자화기(902)에 커플링된다. 통상의 기술자에 의해 이해될 바와 같이, 각각의 클록 사이클마다, 양자화기(Q)의 출력은 피드백 저항(Rfb)이 상대적으로 양의 전압 기준(VrefP)에 접속되었는지, 또는 상대적으로 음의 전압 기준(VrefN)에 접속되었는지를 결정하여, Rin을 통해 주입된 신호 전류와 경쟁하여 커패시터(Cf1)를 충전시키거나 방전시킨다. 적분기 및 양자화기 및 Rfb를 통한 피드백 경로를 포함하는 음의 피드백 루프의 높은 오디오-주파수 루프 이득은 입력 신호와 유도된 델타-시그마 코딩된 파형 사이의 오디오-주파수 에러를 최소화시키는 역할을 한다.
따라서, 델타-시그마 스트림은 ADC에 입력된 신호의 충실한 재현(faithful reproduction)을 제공한다. 그러나, 전술된 바와 같이, 이러한 입력 신호는 트랜스듀서의 비-선형 전달 함수로 인해, 비-선형 컴포넌트들을 포함한다. 이를 정정하기 위해, 보상 회로가 추가된다. 따라서, 양자화된 출력은, 예를 들어, 이전에 논의된 바와 같은 제곱 함수를 적용하여 추가적인 적분기 입력 저항기들(Rh1, Rh2)을 포함하는 수정 회로를 제어하기 위한 정정 신호(Dh)를 생성하기 위해, 저대역 통과 필터(903) 및 비선형 생성 회로(904)를 포함할 수 있는 보상 제어 회로(206)에 의해 수신된다. 디지털 정정 신호(Dh)는 이러한 추가적인 적분기 입력 저항기들(Rh1, Rh2)을 접지 또는 기준 전압에 선택적으로 스위칭하기 위해 사용된다. 이러한 저항기가 기준 전압에 접속되는 경우, 이는 저항 및 기준 전압의 값에 종속적인 컴포넌트를 입력 신호에 더할 것이다. 2비트 디지털 정정 신호(Dh)에 의해 선택될 수 있는 원리를 예시하기 위해 2개의 이러한 저항기들이 도 9에 도시되어 있지만, 이들은 다른 실시예들에서 더 많은 저항기들일 수 있거나, 또는 2-레벨 정정이 충분한 경우 단 하나의 저항기일 수 있다. 다수의 저항기들이 존재하는 경우, 저항들 및/또는 기준 전압들의 값들이 가중될 수 있는데, 예를 들어, 바이너리 가중(binary weight)될 수 있다. 동적 에러 매칭(dynamic error matching) 기법들이 가능성 있는 제조-유도 미스매치들(likely manufacturing-induced mismatches)의 영향을 감소시키기 위해 사용될 수 있다. 대안적으로, 필요한 경우, 디지털 정정 신호를 1비트 출력으로 감소시키기 위해 워드 길이 감소(WLR) 블록(905)이 사용될 수 있고, 이러한 신호 비트 신호가 저항기들을 제어하는 지연 라인을 따라 리플(ripple)되도록 저항기들(Rh)에 대한 탭 포인트들 사이에 지연들(906)이 위치될 수 있다. 이는 유한-임펄스-응답 필터를 생성하며, 과도한 양자화 잡음없이 단일 비트 데이터 스트림의 사용을 허용한다. 임의의 저항기 미스매치는 이후 양자화 잡음보다는 이러한 저대역 통과 필터의 응답에서의 작은 편차들(small deviations)만을 야기한다.
일부 실시예들에서, 스위칭된 커패시터들은 저항기들(Rh) 대신 사용될 수 있다. 이러한 실시예에서, 정정 신호(Dh)는 다중위상 클록들과 결합되어, 일부 사이클들에서 스위칭된 커패시터들의 스위칭 시퀀스를 변경시켜 정정 신호에 따라 유효 입력 신호를 변경시킬 수 있다.
또한 모니터링 신호가 사실상 정정된 신호임에 따라, 저대역 통과 필터(903)의 출력은 다른 처리를 위해 사용되도록 별도로 출력될 수 있다.
도 5와 관련하여 위에서 언급된 바와 같이, 신호는, 일부 경우에서, 제1 증폭기 스테이지(201)와 ADC(202) 사이의 아날로그 신호 경로의 일부에서, 즉, 도 5에 도시된 포인트(B)에서 수정될 수 있다. 도 10은 이러한 실시예의 일 예를 예시한다. 가법적 정정 신호는, 이 예에서, 아날로그 신호에 더해져서, 별도의 증폭기 스테이지에 의해 ADC 입력에 제공된다. 이러한 별도의 증폭기 스테이지는 종래의 반전 op-앰프(1001) 및 저항기 합산 회로를 가진다. 일 실시예에서, 보상 제어 회로(206)는 ADC로부터 출력된 디지털 신호를 모니터링하지만, 다른 구성들이 가능하다. 보상 제어 회로는 저항기(RH)를 복수의 기준 전압들 예를 들어, V1, V2 중 선택된 하나에 접속시키는 스위치(1002)를 제어한다. 하나의 기준 전압(V1)은 접지일 수 있고, 어떠한 가산도 요구되지 않을 때 선택될 수 있다. 비-제로 기준 전압(V2)에 접속되는 경우, 이는 신호 경로에 (RH 내지 RA의 상대 값에 의해 가중된) 신호를 더할 것이다. 도 10은 2개의 기준 전압들(V1, V2)을 가지는 단일 스위치(1002)를 예시하지만, 명백하게 더 많은 스위치들/기준 전압들이, 가능하게는 저항(RH)의 적절하게 가중된 값들과 함께 제공될 수 있다. 대안적으로, 보상 제어 회로는 기준 전압들 사이의 스위칭을 제어하기보다는 원하는 구동 전압을 이용하여 직접 저항기(RH)를 구동할 수 있다. 요구되는 구동 전압은 보상 제어 회로로부터의 디지털 출력에 대해 작용하는 DAC에 의해 획득될 수 있거나, 또는 보상 제어 회로는 직접, 예를 들어, 다양한 상이한 가능한 구동 전압들 사이에서 멀티플렉싱하기 위해 도 6에 예시된 보상 제어 회로를 사용하여, 원하는 전압을 출력할 수 있다. 도 10은 ADC로부터 출력된 이후 모니터링되는 디지털 신호를 예시하지만, 명백하게, 디지털 신호는 신호 경로의 상이한 부분들에서 모니터링될 수 있거나, 신호는 신호 경로의 아날로그 부분에서 모니터링될 수 있다(어느 경우든, 보상 루프는 완전히 아날로그일 수 있다).
도 11은 증폭기(201)가 전류 도메인에서 동작할 수 있고, 따라서, 가법적 정정 신호가 전류 도메인에서 인가될 수 있음을 예시한다. 이 예에서, 입력 증폭기 스테이지(201)는 (선형) 트랜스컨덕턴스 스테이지이고, DAC(202)는 전류 ADC, 예를 들어, 연속-시간 전류-입력 델타-시그마 ADC일 수 있다(그러나, 전류 신호는 대안적으로 적절한 입력 저항기를 통해 전압으로 변환되어 전압-입력 ADC에 인가될 수 있다). 보상 제어 회로는 이 예에서, 1-비트 또는 멀티-비트일 수 있는, 전류 DAC와 같은 프로그래밍가능한 전류원(1101)을 제어한다.
도 5와 관련하여 위에서 언급된 바와 같이, 신호는 일부 경우, 제1 증폭기 스테이지(201)에 대한 입력 사이의 아날로그 신호 경로의 일부에서, 즉, 도 5에 도시된 포인트 A에서 수정될 수 있다. 도 12a 및 12b는 이러한 실시예들의 2가지 예들을 예시한다. 도 12a에 도시된 예에서, 입력 스테이지(201)는 피드백 저항기들(RF1 및 RF2)에 의해 정의된 이득을 가지는 비반전 op-앰프 회로이다. 보상 제어 회로(206)는 RF1와 RF2 사이의 일부 중간 포인트, 예를 들어, 공통 노드에서 주입되는 정정 전류 신호를 생성한다. 간단한 예에서, 보상 제어 회로는, 예를 들어, 하나 이상의 임계값들에 대한 신호 레벨의 비교에 기초하여 전류원(1201)에서 스위칭하지만, 다른 실시예들에서, 전류원(1201)은 보상 제어 회로(206)에 의해 제어되는 프로그래밍가능한 전류원일 수 있다.
도 12b에 도시된 실시예에서, RF1 상에서 작용하는 전압이 제어된다. 보상 제어 회로는 DAC(1202)에 의해 적절한 전압에 의해 변환되는 디지털 정정 값을 생성할 수 있다. 이 예에서, 보상 제어 회로(206)는 단순히, 모니터링된 신호와 정정 값 사이의 원하는 비-선형 전달 함수를 인코딩하는 룩업 테이블(LUT)을 포함할 수 있다.
일부 실시예들에서, 보상 제어 회로는 별도의 또는 추가적인 DAC를 요구하지 않고, 적절한 구동 전압 자체를 발생시킬 수 있다. 예를 들어, 도 6 또는 도 8b에 도시된 것과 같은 보상 제어 회로는 적절한 구동 전압들인 멀티플렉서들(603 또는 807)에 대한 입력들과 함께 사용될 수 있다.
도 12a 및 12b는 신호 경로의 디지털 부분에서 모니터링되는 신호를 도시하지만, 명백하게 신호는 신호 경로의 아날로그 부분에서 모니터링될 수 있다. 예를 들어, 아날로그 비교기들이 도 6에 예시된 보상 제어 회로에서 사용될 수 있다. 이 경우, 신호는 신호 경로의 아날로그 부분에서 모니터링되고 또한 수정된다. 따라서, ADC(202)가 왜곡 보상 회로에 대해 요구되지 않는다.
아날로그 신호가 모니터링되는 경우, 도 12a의 실시예의 보상 제어 회로는 원하는 제어 전류 자체를 생성할 수 있고, 따라서, 프로그래밍가능한 전류원(1201)이 필요하지 않을 수 있다. 예를 들어, 도 3과 관련하여 기술된 것과 같은, 그러나, 입력 아날로그 전압 레벨의 제곱에 비례하는 전류를 생성하는 아날로그 제곱 회로(302)를 가지는 보상 제어 회로가 사용될 수 있다. 아날로그 제곱기 회로는 공지된 기법들을 사용하여, 예를 들어, MOS 제곱 법칙에 기초하여, 요구되는 정정 신호를 생성할 수 있고, 정확한 제곱 법칙 MOS 회로가 사용되지 않더라도 요구되는 고조파들을 생성할 수 있다. 또한, 비트 경계들에서의 어떠한 단계들도 없이, 이러한 정정이, 본질적으로 연속적인 정정을 제공할 완전히 아날로그 루프를 제공할 것이라는 점이 주목될 것이다.
위에서 언급된 바와 같이, 보상 회로는, 일부 경우들에서, 신호를 스케일링하거나, 또는 신호 경로 내의 엘리먼트의 이득을 변조시킴으로써 신호 경로를 따르는 포인트에서 신호를 수정하도록, 다시 말해, 승법적 정정 신호를 제공하도록 구성될 수 있다. 따라서, 보상 제어 회로는 적절한 다항식을 생성하기 위한 회로를 포함할 수 있다. 예를 들어, 신호, 예를 들어, Smon을 (1 + α.Smon)에 기초한 값으로 곱하는 것은 Smon + α.(Smon)2의 결과적인 신호 값을 초래할 것이며, 여기서 α는 적절한 스케일링 인자이다. 이러한 다항식에 기초한 신호의 곱셈은 입력 감지 신호에서의 왜곡의 정정을 위한 2차 고조파들을 제공할 것이다.
도 13a 및 13b는 적절한 수정 회로에 의해 사용될 수 있는 승법적 정정 신호를 생성하기 위한 보상 제어 회로의 2가지 예들을 도시하며, 여기서, 신호가 모니터링되는 신호 경로 내의 제1 포인트는 신호 경로의 디지털 부분에 있다. 이전에 논의된 바와 같이, ADC(202)는 워드 길이를 증가시켜 적절한 분해능을 제공하기 위해 필터(301)에 의한 저대역 통과 필터링을 요구할 수 있는 오버샘플링된 1비트 또는 수-비트(<8) 출력을 생성할 수 있다. 필터(301)는 신호 경로의 일부를 형성할 수 있거나, 또는 단지 보상 회로 경로에서 제공될 수 있다.
도 13a에 도시된 실시예에서, 필터링된 디지털 신호는 디지털 곱셈기(1301)에 의해 스케일링 인자 α로 곱해지고 나서, 1의 값이 디지털 가산기(1302)에 의해 더해진다. 입력 신호의 부호가 유지되며 따라서, 양의 입력 신호들에 대해, 출력 값이 1보다 크다는 점이 주목될 것이다. 따라서, 승법적 정정 신호는 양의 신호들에 대해 신호 레벨의 증가를 초래할 것이다(양의 신호들을 더욱 양이 되도록 한다). 음의 입력 신호에 대해, 출력 값은 1 미만이며, 음의 신호들에 대한 신호 레벨의 감소를 초래한다(음의 신호들을 더 적게 음이 되도록 한다).
출력 승법적 정정 신호가 20kHz에서의 컴포넌트들, 또는 불완전한 또는 경제적으로 작은 LPF로부터의 일부 양자화 잡음을 포함할 수 있고, 따라서, 곱셈 동작에 의해 ADC 양자화 잡음을 오디오 대역 내로 믹스다운시킬 일부 위험성이 존재한다는 점이 주목되어야 한다. 이는 임의의 곱셈 이전에 추가적인 LPF에 의해, 그러나 가능하게는 워드 길이를 희생시켜서, 따라서 곱셈기를 더 크게 함으로써 감소될 수 있다.
도 13b는 신호 크기가 특정 임계값들을 초과하고 적용된 정정이 1+α 또는 1-α로 고정되는 경우에만 정정 신호가 적용되는 대안적인 구성을 도시한다. 비교기들(1302)은 모니터링된 신호를 양의 그리고 음의 임계값과 비교하고, 멀티플렉서(1304)가 디지털 값 1에 추가될 +α, 0 또는 -α의 값을 출력하도록 제어한다.
승법적 정정 신호는 피드-포워드 실시예 또는 피드백 실시예에서 사용될 수 있다. 예를 들어, 도 5를 다시 참조하면, 디지털 신호가 포인트들 (c) 또는 (d)에서 모니터링될 수 있고, 디지털 곱셈기(502)에 의해 포인트(D)에서 정정이 적용될 수 있는 피드-포워드 실시예가 존재한다.
피드백 구성에서, 디지털 신호는 위치(e)에서 모니터링되어, 다시 디지털 곱셈기(D)에 의해 인가될 수 있다. 이러한 실시예에서, 모니터링된 신호(Smon)는 수정된 신호, 즉, 승법적 정정 신호가 인가된 신호이다. 그러나, 가법적 정정에 관련하여 위에서 논의된 바와 같이, 그 차이는 작으며, 수정된 신호가 용이하게 이용될 수 있다.
물론, 아날로그 신호를 모니터링하는 것이 또한 가능하며, 예를 들어, 도 13b에 도시된 비교기들이 아날로그 비교기일 수 있다.
일부 실시예들에서, 승법적 정정 신호는 ADC(202)의 이득을 변조시키기 위해 사용될 수 있다.
도 14는, 일반적인 견지에서, ADC의 동작을 예시하며, 이득이 변경될 수 있는 다양한 방식들을 예시한다. 많은 ADC들에서, 예를 들어, 델타-시그마 또는 파이프라인 또는 SAR(연속적-근사화-레지스터; successive-approximation-register) ADC들에서, 디지털 출력은, 가능하게는 일부 다른 처리 f(1402) 이후에, 일부 단일- 또는 멀티-비트 양자화기(Q)(1401)에 의해 생성된다. 일부 ADC들에서, 양자화기(1401)는 피드백 루프 내에 위치되고, 양자화기로부터의 피드백 아날로그 신호는 입력(Vin)으로부터 차감되어 양자화기를 구동하기 위해 사용되는 에러 신호를 제공한다. 따라서, 피드백 경로 내에 위치된 DAC(1403)가 존재할 수 있다.
이러한 ADC에서, 입력 전압(Vin) 및 피드백 전압(Vfb)은 보통 상이한 임피던스들인 입력 임피던스(1404) 및 피드백 임피던스(1405)를 통해 스케일링된다. Vin에 대한 입력 임피던스(1404)의 증가는, 출력에서의 주어진 변경을 위해 더 큰 입력 신호가 요구될 것임에 따라 이득을 감소시킬 것이다. 반대로, 피드백 저항(1405)의 증가는 이득을 감소시킬 것이다. 따라서, 이러한 임피던스들 중 적어도 하나가 프로그래밍가능한 저항인 경우, ADC의 이득은 임피던스(들)를 변경시킴으로써 변조될 수 있다. 따라서, 입력 임피던스 또는 피드백 임피던스 중 하나 또는 둘 모두는 프로그래밍가능한 임피던스일 수 있다. 프로그래밍가능한 임피던스는 정정 신호에 기초하여 선택된 개수의 저항기들을 병렬로 접속시킴으로써 구현될 수 있다. 예를 들어, 도 9를 다시 참조하면, ADC의 이득을 변경시키기 위해, 저항기들(Rh1 및 Rh2)은 그 대신에 ADC의 이득을 변경시키기 위해 요구되는 경우(또는 그렇지 않고 접속해제되는 경우) 입력 저항(Rin) 또는 피드백 저항(Rfb)과 병렬로 스위칭되도록 구성될 수 있다. 이러한 구성에서, 접지와 기준 전압 사이에 선택적으로 접속되는 대신, 저항기들은 각자 입력 신호 또는 피드백 신호(Qout)에 선택적으로 접속될 것이다(또는 접속해제된 채 남아 있을 것이다). 저항기들을 선택하기 위한 정정 신호, 즉, 이득 제어 신호는 이전에 기술된 방식들 중 임의의 방식으로 유도될 수 있다. 도 15는 다수의 저항기들(Rh)이 유효 입력 저항을 수정하기 위해 증폭기의 입력 저항(Rin) 내에서 어떻게 선택적으로 병렬로 접속될 수 있는지를 예시한다. 동일한 원리가 피드백 저항과 병렬로 저항기들을 선택적으로 접속시키는 것에 적용될 것이다. 따라서, 적절한 저항기들을 선택하기 위한 신호(Dh)는 ADC의 이득을 변조시킴으로써 입력 신호와 결합되는 선택된 저항기들의 가중들에 기초한 값을 가지는 정정 신호로서 보여질 수 있다.
ADC 이득은 또한 피드백 DAC에 인가된 기준 전압(VRD)에 반비례한다. 따라서, 기준 전압(VRD)의 변경은 추가로 또는 대안적으로, ADC의 이득을 변조시키기 위해 사용될 수 있다. 기준 전압(VRD)은 적절한 보상 제어 회로에 의해 생성될 수 있거나, 또는 보상 제어 회로는 피드백 DAC 전압을 변경시키기 위해 기준 전압을 수신하는 프로그래밍가능한 레벨-시프트 회로를 제어하도록 구성될 수 있다. 예를 들어, 보상 제어 회로는 저항기 어레이 레벨 시프트 회로에서 직렬로 접속된 저항기들의 수를 제어할 수 있다.
일부 경우들에서, 예를 들어, 플래시 컨버터들에서, 피드백 경로가 존재하지 않을 수 있다(또는 그것은 낮은 이득일 수 있다). 이러한 ADC들에서, 양자화기는 멀티-레벨일 수 있고, 코드 경계들은 기준(VRC)으로부터 비례계량적으로(ratiometrically) 유도된 전압 레벨들의 세트에 의해 설정된다. 이 기준(VRC)을 다르게 하면 그에 따라 ADC 이득이 변경된다. 기준(VRC)은 위에서 논의된 VRD와 동일한 방식으로 수정될 수 있다.
본 발명의 실시예들에서, 이러한 기법들 중 임의의 것은, ADC의 이득을 변조시키기 위해, 단독으로 또는 결합하여 사용될 수 있다.
언급된 바와 같이, ADC의 이득을 제어하기 위한 정정 신호는 전술된 방식 중 임의의 방식으로, 예를 들어, 적절한 룩업 테이블을 사용하거나, 모니터링된 신호를 하나 이상의 임계값과 비교하여 적절한 정정 값을 제공하거나, 또는 다항식 생성 함수를 사용함으로써 유도될 수 있다(후자는 이득에 대해 상대적으로 미세한 제어도가 존재할 때 대부분 사용됨).
ADC(202)의 업스트림인 아날로그 엘리먼트의 이득이 또한 변조될 수 있다. 예를 들어, 입력 스테이지(201)와 ADC(202) 사이의 중간 증폭기 스테이지의 이득은, 예를 들어, 도 15에 예시된 것과 동일한 방식으로 조정될 수 있다.
일부 실시예들에서, 입력 증폭기 스테이지의 이득이 수정될 수 있다. 도 16은 증폭기 입력 스테이지(201)의 일 실시예를 예시한다. 이전에 논의된 바와 같이, 증폭기는 피드백 커패시터(Cf0)를 가지는 전하 증폭기로서 구성될 수 있다. 감쇠 커패시터(CfATT)는 큰 값의 신호들에 대응하기 위해 선택적으로 피드백 커패시터(Cf0)와 병렬로 접속될 수 있다. 도 1c와 관련하여 위에서 논의된 바와 같이, 높은 신호 레벨들에서 증폭기의 오버로드에 감쇠 커패시터를 제공하는 것이 공지되어 있다. 감쇠 피드백 커패시턴스(CfATT)는 출력 전압 스윙을 감소시킴으로써 전하 증폭기의 출력에서의 오버로드를 회피하기 위해 유사한 방식으로 사용될 수 있다. 피드백 커패시턴스(CfATT)는 예를 들어, 신호 레벨의 다운스트림 모니터링으로부터 유도된, 감쇠 신호에 의해 제어된다. 예를 들어, 신호가 디지털로 모니터링되는 실시예들에서, 필터링될 수 있는 모니터링된 신호는 또한 감쇠 피드백 커패시턴스(CfATT)를 제어하기 위해 사용될 수 있다.
입력 스테이지의 이득은 요구될 때, 하나 이상의 추가적인 피드백 커패시턴스들(Cf1, Cf2)에서 선택적으로 스위칭함으로써 변조된다. 2개의 추가적인 피드백 커패시턴스들(Cf1, Cf2)이 도 16에 예시되어 있지만, 더 많은 커패시턴스들이 더 큰 제어를 허용하도록 제공될 수 있고, 피드백 커패시턴스는 가중될 수 있다. 피드백 커패시턴스는 보상 제어 회로에 의해 제어된다. 추가적인 피드백 커패시턴스가 선택되지 않을 때, 그것은 여전히 피드백 신호에 의해 구동될 수 있지만, 선택될 때, 전하의 점프를 회피하기 위해, 접지에 접속될 수 있다.
보상 제어 회로는 전술된 방법 중 임의의 방법을 사용하여 적절한 제어 신호를 생성할 수 있다. 보상 제어 회로는 신호 경로의 아날로그 부분 또는 신호 경로의 디지털 부분에서 신호를 모니터링할 수 있다. 그러나, MEMS 용량성 트랜스듀서에 직접 접속될 때, 감지 신호가 입력 스테이지 증폭기의 업스트림에서 용이하게 모니터링될 수 없음에 따라, 입력 스테이지의 이득의 변조가 피드백 구성을 초래한다는 점이 명백할 것이다.
보상 제어 회로 및 수정 회로 및 가법적 또는 승법적 정정/이득 제어의 다양한 실시예들이 다양한 조합들로 사용될 수 있고, 모든 디지털 모니터링 및 정정, 모든 아날로그 모니터링 및 정정 또는 혼합된 신호 모니터링 및 정정에 적합한 피드백 또는 피드-포워드 구성들로서 구현될 수 있다.
일부 실시예들에서, 신호 처리 회로는 추가로 또는 대안적으로, 판독 회로 내에서 적용된 감쇠에서의 임의의 변경들을 정정할 수 있다.
도 1c와 관련하여 위에서 논의된 바와 같이, 증폭기에 입력되는 신호를 감쇠시켜 증폭기의 전압 범위 요건들을 축소시키기 위해 요구될 때 회로에 선택적으로 스위칭될 수 있는 감쇠 커패시터를 제공하는 것이 공지되어 있다. 감쇠 커패시터를 접속시키는 것은 왜곡을 보이는 증폭기 출력을 초래할 수 있지만, 이는 위에서 논의된 바와 같이 보상될 수 있다. 또한, 도 16과 관련하여 위에서 논의된 바와 같이, 감쇠 피드백 커패시턴스가 또한 증폭기의 출력의 오버로드를 회피하기 위해 전하 증폭기 구성들에 제공될 수 있다.
전술된 바와 같이 가능하게는 왜곡의 증가를 초래하는 것뿐만 아니라, 도 1c 또는 도 16에 도시된 구성들 중 어느 하나에서 감쇠 커패시터를 접속시키는 것은 신호 처리 회로의 이득에서의 상대적으로 급격한 변경을 초래할 것이다. 이러한 이득에서의 변경은 이상하게 인지되는 오디오 효과들을 초래할 수 있거나, 또는 잡음 소거 또는 에코 소거 시스템과 같은 다운스트림 처리에 영향을 줄 수 있다. 감쇠 설정이 언제 변경되든, 표시가 생성되고 신호와 함께 출력되어 다운스트림 처리가 원래 신호를 재구성하도록 시도하게 할 수 있다. 그러나, 본 발명의 실시예에서, 신호 경로 내의 적어도 하나의 엘리먼트의 이득은 감쇠가 활성화(또는 비활성화)되는 동시에 변경되어 감쇠를 보상한다.
도 17은 발명의 이러한 양상의 다양한 실시예들을 예시한다. 도 17은 전압 증폭기 실시예를 예시하지만, 동일한 원리들이 전하 증폭기에 대한 피드백 커패시턴스에서의 스위칭에 동일하게 적용된다.
감쇠 제어 회로(1701)는, 신호 경로의 아날로그 부분 또는 신호 경로의 디지털 부분일 수 있는 신호 경로를 따르는 적어도 하나의 포인트에서 신호 레벨을 모니터링한다. 신호가 모니터링되어, 입력 신호 레벨, 또는 신호의 정류되거나 피크-검출된 버전과 같은 유도된 신호 포락선이 감쇠 커패시터가 회로에 스위칭되어야 하도록 충분히 높은지를 검출하기 위해 (그리고 또한, 명백하게, 신호 레벨이 감쇠를 제거하기 위해 충분히 감소한 경우 적용된 감쇠와 함께) 사용된다. 예를 들어, 시간 또는 미분에서 신호가 앞서도록 하는 위상 리드를 제공하여, 임의의 상승 신호 기울기(rising signal gradient)를 과장하는 프리엠퍼시스 필터링(pre-emphasis filtering)은 조기 검출을 허용하도록 모니터링된 신호에 적용되고, 따라서, 감쇠가 신호의 임의의 클리핑 이전에 적절한 시간에 적용될 수 있다. 따라서, 제어 신호(MATT)가 감쇠 커패시터(CATT)의 스위칭을 제어하기 위해 발생된다. 이 실시예에서, 하나의 감쇠 레벨을 제공하는 단일 감쇠 커패시터가 존재하며, 따라서, 감쇠 제어 회로는 단순히 감쇠가 적용되지 않을 때 신호 레벨을 제1 임계값과 비교하고, 감쇠가 적용될 때 제2 임계값과 비교할 수 있다. 그러나, 일부 실시예들에서, 하나 초과의 감쇠 레벨을 제공하도록 독립적으로 선택될 수 있는 하나 초과의 감쇠 커패시터가 존재할 수 있다.
제어 신호(MATT)는 또한 신호 경로 내의 적어도 하나의 성분의 이득을 수정하여 전체 시스템 이득에 대한 보상을 제공하도록 적용된다. 이득 변경은 감쇠의 변경과 동기화되며, 따라서, 감쇠가 적용되는 동시에 적용될 수 있다(가능하게는, 신호 경로를 따라 임의의 전파 지연 등을 허용한다). 제어 회로(1701)는 순시 신호 레벨이 제로 또는 거의 제로일 때를 검출하기 위한 영-교차 검출 회로(1702)를 포함할 수 있다. 감쇠 및 이득에서의 임의의 변경들은 이후 감쇠/이득이 적용됨에 따라 신호 레벨이 임의의 글리치(glitch)들의 영향을 최소화할 만큼 낮을 때, 이러한 시간들에 대해 동기화될 수 있다. 명백하게는, 적용된 이득 변경은 입력 감쇠가 증가할 때 이득의 증가이며, 그 역도 성립한다.
일부 실시예들에서, ADC(202)의 이득은 예를 들어, 도 14와 관련하여 전술된 바와 같이 변조될 수 있다. 특히, 기준 전압 레벨은 변경될 수 있다. ADC의 이득의 조정은, 몇몇 가외의 컴포넌트들이 요구되고 이득 조정이 디지털 도메인에서 이루어져서, 신호 경로의 아날로그 부분에서의 감쇠의 이점들을 허용할 때 특히 유리하다.
일부 실시예들에서, 이득 조정은 ADC의 출력 상에서 동작하는 디지털 곱셈기(1703)에 의해 적어도 부분적으로 구현될 수 있다.
일부 경우들에서, 신호 경로의 아날로그 부분 내의 가변 이득 증폭 스테이지(1703)의 이득은 제어될 수 있다. 가변 이득 스테이지(1703)는 신호를 요구되는 신호 진폭으로 증폭시킬 수 있는 임의의 타입의 프로그래밍가능한 이득 엘리먼트일 수 있다.
일부 실시예들에서, 감쇠가 적용되어 입력 신호 레벨을 특정 레벨 미만으로 유지시키지만 입력 스테이지 증폭기의 출력 헤드룸이 요구되는 전체 이득의 적어도 일부를 제공하기에 충분하다는 점이 가능할 수 있다. 따라서, 일부 실시예들에서, 입력 스테이지 증폭기는 가변 이득 증폭기일 수 있고, 제어 회로는 가변 이득 입력 증폭기의 이득을 조정할 수 있다.
일부 실시예들에서, ADC는 또한 검출기 회로의 일부에 의해 검출됨에 따라 그것의 입력 신호의 예상된 크기에 따라 상이한 모드들에서 동작하도록 프로그래밍가능할 수 있다. 예를 들어, 그것은 그 차수가 감소하거나, 그것의 내부 시상수들이, 잡음을 희생하여 안정성 및 선형성을 보조하도록 전체 스케일에 근접한 신호들에 대해 변경되는 고차 델타-시그마 변조기(high-order delta-sigma modulator)일 수 있다.
ADC 출력은, 특히 곱해지는 경우, 추가적인 디지털 변조 스테이지를 통과하여, 그것의 워드 길이를 감소시킬 수 있다. 예를 들어, ADC는 단일-비트 출력일 수 있지만, 소위 4-비트 워드에 의한 곱셈을 거쳐, 4-비트 곱을 산출할 수 있다. 이는, 추가적인 델타-시그마 변조기 또는 잡음-성형(noise-shaping) 워드-길이 감소 스테이지에 의해 단일-비트로 감소할 수 있다.
전술된 실시예들은, MEMS 트랜스듀서들에 대한 판독 회로, 즉, 예를 들어, 도 2에 도시된 바와 같이, MEMS 트랜스듀서 및 적절한 바이어스 임피던스가 접속될 수 있는 회로들로서 사용될 수 있다. 다시 말해, 입력 증폭기 스테이지(201)는 MEMS 용량성 트랜스듀서로부터 감지 신호의 제1 증폭을 제공할 수 있다. 통상적으로 신호 처리 회로는 집적 회로로서 구현될 것이다. 통상적으로, MEMS 트랜스듀서는 판독 회로에 대해 별도로, 즉, 상이한 웨이퍼들 상에 제조될 것이며, MEMS 트랜스듀서는 판독 회로 상의 접촉부들에 접속될 것이다. 그러나, 동일한 웨이퍼 상에 MEMS 트랜스듀서들 및 판독 회로를 형성하는 것이 알려져 있으며, 따라서, 신호 경로의 회로의 적어도 일부가 MEMS 트랜스듀서와 동일한 칩 상에 제공될 수 있다. 마찬가지로, 바이어스 임피던스는 통상적으로 판독 집적 회로에 대해 외부에 있으며 이에 접속될 수 있지만, 일부 실시예들에서, 집적 회로의 일부로서 형성될 수 있다.
판독 회로는 예를 들어, 적절한 하우징 내에 MEMS 트랜스듀서와 함께 패키지화될 수 있다. MEMS 트랜스듀서는, 사운드 포트 및/또는 음향 볼륨을 형성하기 위해 그 내부에 공동을 가질 수 있는 베이스 상에 형성될 수 있다. 하우징은 베이스에 부착되어 MEMS 트랜스듀서 및 판독 회로를 둘러쌀 수 있다. 하우징에 사운드 포트가 존재할 수 있거나, 또는 하우징이 실질적으로 봉인(seal)될 수 있다. 하우징은 금속으로 형성될 수 있거나, 또는 예를 들어, 반도체 물질로 제조될 수 있다. 하우징은 기판 물질 내에 공동을 포함할 수 있다. 일부 실시예들에서, MEMS 트랜스듀서는 베이스 상에 형성되고 리드(lid) 부분을 가지는 하나 이상의 측벽들로 둘러싸여서 패키지를 완성할 수 있다. 패키지의 적어도 일부는 인쇄 회로 보드 물질로 형성될 수 있다.
그러나, 일부 실시예들에서, 왜곡 성분들에 대한 신호 정정은 일부 초기 스테이지 판독 회로로부터 출력되는 신호에 적용될 수 있다. 따라서, MEMS 트랜스듀서는 증폭기 및 가능하게는 ADC를 포함할 일부 초기 판독 회로에 접속될 수 있다. 이러한 초기 스테이지 판독 회로의 출력은 위에 논의된 바와 같은 보상 회로를 가지는 신호 처리 회로, 예를 들어, 왜곡 보상 회로에 의해 수신될 수 있다. 초기 판독 회로가 증폭기를 포함할 것임에 따라, 왜곡 보상 회로는, 아날로그 신호가 수신되더라도 증폭기를 요구하지 않을 수 있지만, 일부 추가적인 증폭에 대한 요구가 존재할 수 있고, 그리고/또는 가변 이득을 가지는 증폭기가 제공되어 위에서 논의된 바와 같은 이득 기반 정정을 허용할 수 있다. 판독 회로가 ADC를 포함하는 경우, 왜곡 보상 회로에 의해 수신된 신호는 디지털 신호일 수 있고, 어느 경우든, ADC는 왜곡 보상 회로의 신호 경로 내에서 요구되지 않을 수 있다. 완전 디지털 정정 방식들에 관련하여 위에서 논의된 방법들 중 임의의 방법이 이후 적용될 수 있다.
일반적으로, 이후, 발명의 실시예는, MEMS 용량성 트랜스듀서로부터 유도된 제1 신호를 수신하기 위한 입력, 및 제1 신호 내의 왜곡을 보상하도록 제1 신호를 수정하기 위한 보상 회로를 가지는 왜곡 보상 회로를 제공하고, 보상 회로는 제1 신호에 기초한 수정을 적용한다. 보상 회로는 (정정 이전 또는 이후에) 제1 신호의 값에 기초하여 제1 신호에 더해질 정정 신호를 생성할 수 있다. 가법적 정정 신호는 제곱된 제1 신호의 값 또는 제1 신호의 절대값에 기초할 수 있다. 보상 회로는 (정정 이전 또는 이후의) 제1 신호의 값, 즉, 승법적 정정 값에 기초하여 제1 신호를 스케일링하기 위해 사용될 정정 신호를 생성할 수 있다. 승법적 정정 신호는 (1 + α.S)에 기초할 수 있고, S는 제1 신호의 값이며 α는 스케일링 인자이다.
본 발명의 실시예들은 MEMS 또는 유사한 용량성 트랜스듀서들, 특히 MEMS 마이크로폰들과 함께 사용될 수 있다. 발명의 실시예들은 오디오 및/또는 신호 처리 회로의 일부, 예를 들어, 호스트 디바이스에 제공될 수 있는 오디오 회로로서 구성될 수 있다. 발명의 실시예들은 또한 MEMS 또는 유사한 용량성 초음파 수신기 회로들에 관한 것이다. 본 발명의 실시예에 따른 회로는 집적 회로로서 구현될 수 있고, 호스트 디바이스, 특히, 예를 들어, 모바일 전화, 오디오 플레이어, 비디오 플레이어, PDA, 랩톱 컴퓨터 또는 태블릿과 같은 모바일 컴퓨팅 플랫폼 및/또는 게임 디바이스와 같은 휴대용 및/또는 배터리 전원인가형(battery powered) 호스트 디바이스에서 구현될 수 있다.
발명의 실시예들은 MEMS 마이크로폰과 같은 MEMS 용량성 트랜스듀서들로부터의 입력 신호들의 견지에서 주로 전술되었다. 이러한 MEMS 마이크로폰들은 오디오 주파수들에서의 입력 자극들, 예를 들어, 인간의 귀로 들을 수 있는 사운드들(예를 들어, 20Hz - 20kHz의 주파수 범위 내의)에 응답하기에 적절한 오디오 마이크로폰들일 수 있다. 발명의 실시예들은 추가로 또는 대안적으로 초음파 주파수에서(예를 들어, 20kHz - 300kHz의 주파수 범위에서) 동작가능할 수 있고, 따라서, 트랜스듀서들은 이러한 주파수 범위에서 동작가능한 초음파 트랜스듀서들일 수 있다. 발명의 실시예들은 추가로 또는 대안적으로 초저주파 주파수들에서(통상적으로 20Hz 미만의 주파수들에서) 동작가능할 수 있고, 실시예들은 이러한 주파수들에서 동작가능한 초저주파 트랜스듀서들 또는 햅틱 트랜스듀서들(통상적으로, 20Hz 미만의 주파수들에서, 또는 적어도 300Hz 미만에서 동작가능)을 포함할 수 있다.
물론, 전술된 실시예들이 다른 타입들의 트랜스듀서를 이용하여 구현될 수 있다는 점이 인지될 것이다. 예를 들어, 실시예들은 다른 타입들의 MEMS 트랜스듀서, 예를 들어, 압력 센서들, 가속도계들, 자력계들, 자이로스코프 센서들 등을 이용하여 구현될 수 있다. 이러한 다른 MEMS 트랜스듀서들은 속성상 용량성일 수 있다. 그러나 발명의 일부 실시예들은 저항성 MEMS 트랜스듀서들 및/또는 유도성 MEMS 트랜스듀서들을 이용하여 구현될 수 있다.
발명의 실시예들이 사용시 생성되는 비교적 작은 신호들로 인한 특정 도전과제들을 나타낼 수 있는 MEMS 트랜스듀서들을 이용한 구현에 특히 적합하지만, 위에서 논의된 원리들이 다른 타입들의 용량성 트랜스듀서들에 대해 적용가능하며, 따라서, 발명의 실시예들은 또한, 마이크로폰이든지 또는 압력 센서들, 가속도계들, 자력계들, 자이로스코프 센서들 등과 같은 다른 트랜스듀서들이든지, MEMS 트랜스듀서들이 아닐 수 있는 다른 타입들의 용량성 트랜스듀서들을 이용하여 구현될 수 있다는 것이 이해될 것이다.
통상의 기술자는, 전술한 장치 및 방법들의 다양한 실시예들이, 적어도 부분적으로, 전용 하드와이어링된 컴포넌트들보다는 프로그래밍가능한 컴포넌트들을 사용하여 구현될 수 있음을 인지할 것이다. 따라서, 장치 및 방법들의 실시예들은, 예를 들어, 디스크, CD- 또는 DVD-ROM, 판독 전용 메모리와 같은 프로그래밍된 메모리(펌웨어)와 같은 비 일시적 캐리어 매체 상에, 또는 광학 또는 전기 신호 캐리어와 같은 데이터 캐리어 상에, 프로세서 제어 코드로서 적어도 부분적으로 구현될 수 있다. 일부 응용예들에서, 발명의 실시예들은, DSP(디지털 신호 프로세서), ASIC(주문형 집적 회로) 또는 FPGA(필드 프로그래밍가능 게이트 어레이)에 의해 적어도 부분적으로 구현될 수 있다. 따라서, 코드는 종래의 프로그램 코드 또는 마이크로코드, 또는 예를 들어, ASIC 또는 FPGA를 설정하거나 제어하기 위한 코드를 포함할 수 있다. 코드는 또한 재-프로그래밍가능한 논리 게이트 어레이들과 같은 재구성가능한 장치를 동적으로 구성하기 위한 코드를 포함할 수 있다. 유사하게, 코드는 Verilog™ 또는 VHDL(초고속 집적 회로 하드웨어 기술 언어)와 같은 하드웨어 기술 언어에 대한 코드를 포함할 수 있다. 통상의 기술자가 이해할 바와 같이, 코드는 서로 통신하는 복수의 커플링된 컴포넌트들 사이에 분배될 수 있다. 적절한 경우, 실시예들은 또한 아날로그 하드웨어를 구성하기 위해 필드-(재-)프로그래밍가능한 아날로그 어레이 또는 유사한 디바이스 상에서 실행하는 코드를 사용하여 구현될 수 있다.
전술된 엘리먼트들이, 발명을 제한하기보다는 예시하며, 통상의 기술자가 첨부된 청구항들의 범위로부터의 이탈 없이 많은 대안적인 실시예들을 설계할 수 있을 것이라는 점에 유의해야 한다. 단어 "포함하는"은 청구항에 열거된 것이 아닌 엘리먼트들 또는 단계들의 존재를 배제하지 않으며, 단수("a" 또는 "an")는 복수를 배제하지 않으며, 단일 특징 및 다른 유닛은 청구항들에 인용된 여러 유닛들의 기능들을 구현할 수 있다. 청구항들 내의 임의의 참조 번호들 또는 라벨들은 이들의 범위를 제한하도록 구성되지 않아야 한다.

Claims (54)

  1. MEMS 용량성 트랜스듀서에 대한 신호 처리 회로로서,
    상기 트랜스듀서는, 사용시, 입력 자극에 응답하여 감지 신호를 생성하고, 상기 신호 처리 회로는:
    상기 감지 신호를 수신하기 위한 입력과 상기 감지 신호에 기초하여 출력 신호를 출력하기 위한 출력 사이의 신호 경로; 및
    상기 신호 경로를 따르는 제1 포인트에서 상기 신호를 모니터링하여 정정 신호를 생성하고; 상기 정정 신호에 기초하여 상기 신호 경로를 따르는 적어도 제2 포인트에서 상기 신호를 수정하도록 구성된 보상 회로
    를 포함하고, 상기 정정 신호는 상기 감지 신호 내의 왜곡 성분들을 보상하는 보상 성분들을 상기 출력 신호 내에 유입시키기 위해 상기 신호 경로를 따르는 상기 제1 포인트에서 상기 신호의 값의 함수로서 생성되는 신호 처리 회로.
  2. 제1항에 있어서,
    상기 신호 경로 내의 상기 제1 포인트는 상기 신호 경로 내의 상기 제2 포인트 뒤에 있는 신호 처리 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 신호 경로 내에 위치된 아날로그-디지털 컨버터(analogue-to-digital converter)를 포함하는 신호 처리 회로.
  4. 제3항에 있어서,
    상기 보상 회로는 상기 아날로그-디지털 컨버터 내에서 또는 상기 아날로그-디지털 컨버터에 대한 입력에서 상기 신호를 수정하는 신호 처리 회로.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 보상 회로는 상기 신호 경로를 따르는 상기 제2 포인트에서의 신호에 상기 정정 신호를 더함으로써 상기 신호를 수정하도록 구성된 신호 처리 회로.
  6. 제5항에 있어서,
    상기 정정 신호는 상기 제1 포인트에서의 임의의 기본 신호 성분으로부터 생성된 적어도 하나의 고조파 성분을 포함하도록 생성되는 신호 처리 회로.
  7. 제6항에 있어서,
    상기 보상 회로는 상기 제1 포인트에서의 신호에 기초하여 상기 정정 신호를 생성하기 위한 고조파 생성 회로를 포함하는 신호 처리 회로.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 정정 신호는 상기 제1 포인트에서의 신호의 값의 제곱의 함수로서 생성되고, 상기 보상 회로는 상기 정정 신호를 생성하기 위한 제곱 회로를 포함하는 신호 처리 회로.
  9. 제5항에 있어서,
    상기 정정 신호는 상기 제1 포인트에서의 신호의 절대값의 함수로서 생성되고, 상기 보상 회로는 상기 정정 신호를 생성하기 위한 정류 회로를 포함하는 신호 처리 회로.
  10. 제5항에 있어서,
    상기 정정 신호는 하나 이상의 임계값들에 대한 상기 모니터링된 신호의 값의 함수로서 생성되고, 상기 보상 회로는 상기 제1 포인트에서의 신호에 기초한 신호를 상기 하나 이상의 임계값들과 비교하고, 상기 비교에 기초하여 복수의 미리 정의된 값들 중 선택된 하나의 값을 가지는 상기 정정 신호를 생성하도록 구성된 적어도 하나의 비교기를 포함하는 신호 처리 회로.
  11. 제10항에 있어서,
    입력으로서 미리 정의된 정정 값들을 가지는 적어도 하나의 멀티플렉서를 포함하고, 상기 멀티플렉서는 상기 적어도 하나의 비교기의 출력에 의해 제어되도록 구성되는 신호 처리 회로.
  12. 제5항 내지 제11항 중 어느 한 항에 있어서,
    상기 정정 신호는 상기 신호 경로의 아날로그 부분에 더해지는 신호 처리 회로.
  13. 제12항에 있어서,
    상기 신호 경로의 아날로그 부분에 위치된 적어도 제1 아날로그 증폭기 스테이지를 포함하고, 상기 제2 포인트는 상기 제1 아날로그 증폭기 스테이지에 대한 입력인 신호 처리 회로.
  14. 제13항에 있어서,
    상기 제1 아날로그 증폭기 스테이지는 상기 MEMS 트랜스듀서로부터 상기 감지 신호를 수신하기 위한 입력 증폭기 스테이지인 신호 처리 회로.
  15. 제13항에 있어서,
    상기 제1 아날로그 증폭기 스테이지는 상기 MEMS 트랜스듀서로부터 상기 감지 신호를 수신하기 위한 입력 증폭기 스테이지에 대한 후속적인 증폭기 스테이지인 신호 처리 회로.
  16. 제5항 내지 제11항 중 어느 한 항에 있어서,
    아날로그-디지털 컨버터를 포함하고, 상기 신호 경로 내의 상기 제2 포인트는 상기 아날로그-디지털 컨버터에 대한 입력인 신호 처리 회로.
  17. 제5항 내지 제11항 중 어느 한 항에 있어서,
    아날로그-디지털 컨버터를 포함하고, 상기 신호 경로 내의 상기 제2 포인트는 상기 신호 경로의 디지털 부분에서의 상기 아날로그-디지털 컨버터의 다운스트림인 신호 처리 회로.
  18. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 보상 회로는 상기 정정 신호에 기초하여 상기 신호 경로 내의 적어도 하나의 성분의 이득을 변조시킴으로써 상기 신호를 수정하는 신호 처리 회로.
  19. 제18항에 있어서,
    상기 보상 회로는 상기 제2 포인트에서의 신호의 값을 스케일링하기 위해 상기 적어도 하나의 성분의 이득을 변조시키는 신호 처리 회로.
  20. 제19항에 있어서,
    상기 정정 신호는 (1 + α.Vs)에 비례하는 값에 따라 상기 이득을 스케일링하도록 생성되고, α는 미리 결정된 값이고, Vs는 상기 제1 포인트에서의 신호의 값인 신호 처리 회로.
  21. 제19항에 있어서,
    상기 정정 신호는 하나 이상의 임계값들에 대한 상기 모니터링된 신호의 값의 함수로서 생성되는 신호 처리 회로.
  22. 제18항 내지 제21항 중 어느 한 항에 있어서,
    상기 신호 경로의 아날로그 부분에 위치된 적어도 제1 아날로그 증폭기 스테이지를 포함하고, 상기 보상 회로는 상기 제1 아날로그 증폭기 스테이지의 이득을 변조시키는 신호 처리 회로.
  23. 제22항에 있어서,
    상기 제1 아날로그 증폭기 스테이지는 상기 MEMS 트랜스듀서로부터 상기 감지 신호를 수신하기 위한 입력 증폭기 스테이지인 신호 처리 회로.
  24. 제22항에 있어서,
    상기 제1 아날로그 증폭기 스테이지는 상기 MEMS 트랜스듀서로부터 상기 감지 신호를 수신하기 위한 입력 증폭기 스테이지에 대한 후속적인 증폭기 스테이지인 신호 처리 회로.
  25. 제18항 내지 제21항 중 어느 한 항에 있어서,
    아날로그-디지털 컨버터를 포함하고, 상기 보상 회로는 상기 아날로그-디지털 컨버터의 이득을 변조시키는 신호 처리 회로.
  26. 제18항 내지 제21항 중 어느 한 항에 있어서,
    아날로그-디지털 컨버터 및 디지털 이득 엘리먼트를 포함하고, 상기 보상 회로는 상기 디지털 이득 엘리먼트의 이득을 변조시키는 신호 처리 회로.
  27. 제1항 내지 제26항 중 어느 한 항에 있어서,
    상기 신호 경로 내의 상기 제1 포인트는 상기 신호 경로 내의 상기 제2 포인트 앞에 있는 신호 처리 회로.
  28. 제1항 내지 제27항 중 어느 한 항에 있어서,
    신호 경로는 상기 감지 신호를 수신하기 위한 입력 증폭기 스테이지로서 구성된 전하 증폭기를 포함하는 신호 처리 회로.
  29. 제1항 내지 제28항 중 어느 한 항에 있어서,
    상기 보상 회로는 상기 신호 경로 내의 상기 제1 포인트에서 상기 신호의 필터링된 버전을 생성하기 위한 저대역 통과 필터를 포함하는 신호 처리 회로.
  30. 제29항에 있어서,
    상기 신호 경로 내의 상기 제1 포인트에서의 상기 신호의 필터링된 버전은 상기 정정 신호에 더하여 상기 보상 회로의 별도의 출력으로서 제공되는 신호 처리 회로.
  31. 제1항 내지 제30항 중 어느 한 항에 있어서,
    상기 신호 경로는 증폭기를 포함하고, 상기 회로는 증폭될 감지 신호에 선택적으로 가변적인 감쇠를 적용하기 위한 감쇠 회로를 더 포함하는 신호 처리 회로.
  32. 제31항에 있어서,
    상기 보상 회로는 상기 증폭기에 대한 입력의 상기 신호 경로의 다운스트림 내의 포인트에서의 신호를 수정하여 상기 감쇠 회로에 의해 인가된 감쇠를 보상하도록 더 구성되는 신호 처리 회로.
  33. 제32항에 있어서,
    상기 보상 회로는 상기 증폭기에 대한 입력의 상기 신호 경로의 다운스트림 내의 적어도 하나의 엘리먼트의 이득을 변조시키도록 구성되는 신호 처리 회로.
  34. 제1항 내지 제33항 중 어느 한 항에 있어서,
    MEMS 용량성 트랜스듀서에 대한 판독(read-out) 회로를 포함하는 신호 처리 회로.
  35. 제1항 내지 제34항 중 어느 한 항에 있어서,
    상기 보상 회로는 상기 정정 신호를 생성하기 위한 상기 함수를 정의하기 위해 적어도 하나의 저장된 설정 값에 응답하는 신호 처리 회로.
  36. 제35항에 있어서,
    적어도 하나의 상기 저장된 설정 값을 저장하기 위한 프로그래밍가능한 엘리먼트를 포함하는 신호 처리 회로.
  37. 제36항에 있어서,
    상기 프로그래밍가능한 엘리먼트는 상기 신호 처리 회로를 포함하는 호스트 디바이스의 조립 동안 프로그래밍되는 설정 값을 저장하도록 구성되는 신호 처리 회로.
  38. 제36항에 있어서,
    상기 프로그래밍가능한 엘리먼트는 재구성가능한 신호 처리 회로.
  39. 제38항에 있어서,
    상기 프로그래밍가능한 엘리먼트는 상기 신호 처리 회로를 포함하는 호스트 디바이스의 캘리브레이션(calibration) 단계 동안 결정된 설정을 저장하도록 구성되는 신호 처리 회로.
  40. 제1항 내지 제39항 중 어느 한 항에 있어서,
    상기 회로는 집적 회로인 신호 처리 회로.
  41. 제40항에 있어서,
    상기 집적 회로는 상기 MEMS 용량성 트랜스듀서에 접속되는 신호 처리 회로.
  42. 제40항에 있어서,
    상기 집적 회로는 상기 MEMS 용량성 트랜스듀서를 포함하는 신호 처리 회로.
  43. 제42항에 있어서,
    상기 MEMS 용량성 트랜스듀서는 MEMS 마이크로폰인 신호 처리 회로.
  44. 제1항 내지 제43항 중 어느 한 항에 따른 신호 처리 회로를 포함하는 전자 디바이스.
  45. 제44항에 있어서,
    상기 전자 디바이스는 휴대용 디바이스, 배터리 전원인가형(battery powered) 디바이스, 컴퓨팅 디바이스, 통신 디바이스; 게임 디바이스(gaming device); 모바일 전화; 랩톱 컴퓨터; 및 태블릿 컴퓨터 중 적어도 하나인 전자 디바이스.
  46. MEMS 용량성 트랜스듀서에 의해 생성된 감지 신호에서의 왜곡을 보상하는 방법으로서,
    상기 감지 신호를 수신하기 위한 입력과 상기 감지 신호에 기초하여 출력 신호를 출력하기 위한 출력 사이의 신호 경로를 따르는 제1 포인트에서 신호를 모니터링하는 단계;
    정정 신호를 생성하는 단계; 및
    상기 정정 신호에 기초하여 상기 신호 경로를 따르는 적어도 제2 포인트에서 상기 신호를 수정하는 단계
    를 포함하고, 상기 정정 신호는 상기 감지 신호 내의 왜곡 성분들을 보상하는 보상 성분들을 상기 출력 신호 내에 유입시키기 위해 상기 신호 경로를 따르는 상기 제1 포인트에서의 상기 신호의 값의 함수로서 생성되는 방법.
  47. 사용시, 입력 자극에 응답하여 감지 신호를 생성하는 트랜스듀서에 대한 신호 처리 회로로서,
    상기 감지 신호를 수신하기 위한 입력과 상기 감지 신호에 기초하여 출력 신호를 출력하기 위한 출력 사이의 신호 경로; 및
    상기 신호 경로를 따르는 제1 포인트에서 상기 신호를 모니터링하고, 상기 신호 경로를 따르는 적어도 제2 포인트에서 상기 신호를 수정하기 위한 보상 회로
    를 포함하고, 상기 보상 회로는 상기 감지 신호 내의 왜곡 성분들을 보상하는 보상 성분들을 상기 출력 신호 내에 유입시키기 위해 상기 제1 포인트에서의 신호의 값의 함수로서 상기 제2 포인트에서의 신호를 수정하도록 구성되는 신호 처리 회로.
  48. 트랜스듀서에 의해 생성된 전기 감지 신호 내의 왜곡을 감소시키기 위한 신호 처리 회로로서,
    상기 감지 신호를 수신하기 위한 입력과 상기 감지 신호에 기초하여 출력 신호를 출력하기 위한 출력 사이의 신호 경로; 및
    상기 신호 경로를 따르는 제1 포인트에 존재하는 상기 신호의 순시 값(instantaneous value)의 함수로서 정정 신호를 생성하고, 상기 신호 경로를 따르는 제2 포인트에 존재하는 신호와 상기 정정 신호를 결합시키기 위한 보상 회로
    를 포함하는 신호 처리 회로.
  49. 트랜스듀서에 의해 생성된 전기 감지 신호 내의 왜곡을 감소시키기 위한 신호 처리 회로로서,
    상기 전기 감지 신호를 수신하기 위한 아날로그-디지털 컨버터; 및
    상기 아날로그-디지털 컨버터의 입력에서 상기 전기 감지 신호에 정정 신호를 더하고, 상기 전기 감지 신호의 예상된 왜곡 성분들을 상쇄시키도록 정의된 비-선형 전달 함수에 따라 상기 아날로그-디지털 컨버터의 디지털 출력으로부터 상기 정정 신호를 생성하기 위한 보상 회로
    를 포함하는 신호 처리 회로.
  50. 사용 시, 입력 자극에 응답하여 감지 신호를 생성하는 트랜스듀서에 대한 신호 처리 회로로서,
    상기 감지 신호에 대한 정정을 적용하기 위한 보상 회로
    를 포함하고, 상기 정정은 상기 입력 자극과 상기 감지 신호 사이의 전달 특성에서의 왜곡 성분들의 역(inverse)에 기초하는 신호 처리 회로.
  51. 사용 시, 감지 신호를 생성하는 트랜스듀서에 대한 신호 처리 회로로서,
    상기 감지 신호를 수신하기 위한 입력과 상기 감지 신호에 기초하여 출력 신호를 출력하기 위한 출력 사이의 신호 경로;
    상기 감지 신호를 증폭시키기 위해 상기 신호 경로에 위치된 증폭기;
    제1 제어 신호에 응답하여 증폭될 상기 감지 신호를 감쇠시키기 위해 상기 입력과 상기 증폭기 사이에 커플링된 선택적 감쇠기; 및
    상기 신호 경로를 따르는 제1 포인트에서 상기 신호를 모니터링하고, 상기 제1 포인트에서의 신호 레벨에 기초하여 상기 제1 제어 신호를 생성하도록 구성된 제어 회로
    를 포함하고, 상기 제어 회로는 상기 신호 경로에서 적어도 하나의 컴포넌트에 이득 변조를 적용하기 위한 이득 제어 신호를 생성하도록 더 구성되고, 상기 이득 제어 신호는 상기 이득 변조가 상기 감지 신호의 감쇠를 보상하도록 상기 제1 제어 신호와 동기화되는 신호 처리 회로.
  52. 제51항에 있어서,
    상기 제어 회로는 상기 신호 경로를 따르는 제1 포인트에서 상기 신호로부터 모니터링된 신호를 유도하고, 상기 모니터링된 신호에 프리엠퍼시스 필터링(pre-emphasis filtering)을 적용하도록 구성되는 신호 처리 회로.
  53. 제51항 또는 제52항에 있어서,
    이득 변조가 적용된 상기 적어도 하나의 컴포넌트는 아날로그-디지털 컨버터인 신호 처리 회로.
  54. 제53항에 있어서,
    상기 아날로그-디지털 컨버터는 상기 아날로그-디지털 컨버터에 입력되는 신호의 크기에 따라 상이한 모드들로 동작가능한 신호 처리 회로.
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