KR20160002301A - Display device - Google Patents

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KR20160002301A
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Abstract

The present invention relates to a display device. The display device includes: multiple data lines, multiple gate lines, and a pixel array having adjacent sub-pixels sharing a single data line while having the polarity inverted by using a dot inversion scheme. The display device also includes: a data driving unit which generates a data voltage to charge the sub-pixels, inverts the polarity of the data voltage to a preset interval, and supplies the inverted data voltage to the data lines; and a gate driving unit which supplies a gate pulse synchronized to the data voltage to the gate lines. While the data voltage having the same polarity with the data driving unit is output continuously, white sub-pixels are charged with a white data voltage. Then, the sub-pixels of different colors are charged with the data voltage.

Description

표시장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명은 적색(Red : R) 서브 픽셀, 녹색(Green : G) 서브 픽셀, 청색(Blue : B) 서브 픽셀, 및 백색(White : W) 서브 픽셀로 나뉘어지는 표시장치에 관한 것이다.
The present invention relates to a display device divided into red (R) subpixels, green (G) subpixels, blue (B) subpixels, and white (W)

액정표시장치(Liquid Crystal Display Device: LCD), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display : OLED Display), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP), 전기영동 표시장치(Electrophoretic Display Device: EPD) 등 각종 평판 표시장치가 개발되고 있다. 액정표시장치는 액정 분자에 인가되는 전계를 데이터 전압에 따라 제어하여 화상을 표시한다. 액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치에는 픽셀 마다 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)가 형성되어 있다. An organic light emitting diode (OLED) display, a plasma display panel (PDP), an electrophoretic display device (EPD), a liquid crystal display (LCD) Various flat panel display devices have been developed. A liquid crystal display device displays an image by controlling an electric field applied to liquid crystal molecules in accordance with a data voltage. A thin film transistor (hereinafter referred to as "TFT") is formed for each pixel in an active matrix driving liquid crystal display device.

액정표시장치는 액정표시패널, 액정표시패널에 빛을 조사하는 백라이트 유닛, 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 소스 드라이브 집적회로(Integrated Circuit, 이하 "IC"라 함), 액정표시패널의 게이트라인들(또는 스캔라인들)에 게이트 펄스(또는 스캔 펄스)를 공급하기 위한 게이트 드라이브 IC, 및 상기 IC들을 제어하는 제어회로, 백라이트 유닛의 광원을 구동하기 위한 광원 구동회로 등을 구비한다.The liquid crystal display device includes a liquid crystal display panel, a backlight unit for applying light to the liquid crystal display panel, a source drive integrated circuit (IC) for supplying a data voltage to the data lines of the liquid crystal display panel, A gate drive IC for supplying gate pulses (or scan pulses) to the gate lines (or scan lines) of the display panel, a control circuit for controlling the ICs, a light source driving circuit for driving the light source of the backlight unit, Respectively.

픽셀들 각각에 R(Red) 서브 픽셀, G(Green) 서브 픽셀, B(Blue) 서브 픽셀 이외에 W(White) 서브 픽셀을 추가한 액정표시장치가 개발되고 있다. 이하에서, 픽셀들이 RGBW 서브 픽셀들로 나뉘어진 표시장치를 "RGBW 타입 표시장치"라 한다. W 서브 픽셀은 픽셀들 각각의 휘도를 높임으로써 백라이트 유닛의 휘도를 낮추어 액정표시장치의 소비전력을 낮출 수 있다. A liquid crystal display device in which W (White) subpixels are added to each of pixels other than R (Red) subpixel, G (Green) subpixel, and B (Blue) subpixel has been developed. Hereinafter, a display device in which pixels are divided into RGBW subpixels will be referred to as "RGBW type display device ". The W subpixel can lower the brightness of the backlight unit by lowering the brightness of each of the pixels, thereby lowering the power consumption of the liquid crystal display device.

최근에는 대화면, 고해상도 표시장치의 비용을 줄이기 위하여 소스 드라이브 IC를 줄일 수 있는 다양한 방법들이 시도되고 있으나, 픽셀들의 충전 불균일, 극성 분포의 불균형으로 인하여 라인간 휘도 차이가 보이는 등 화질 불량이 발생되고 있다.
In recent years, various attempts have been made to reduce source driver ICs in order to reduce the cost of large-screen and high-definition display devices. However, image quality defects such as uneven charging of pixels and irregularity of polarity distribution, .

본 발명은 RGBW 타입 DRD(Double rate driving) 표시장치에서 화질을 개선할 수 있는 액정표시장치를 제공한다.
The present invention provides a liquid crystal display device capable of improving image quality in an RGBW type double rate driving (DRD) display device.

본 발명의 표시장치는 다수의 데이터 라인들, 다수의 게이트라인들, 도트 인버젼 형태로 극성이 반전되고 이웃한 서브 픽셀들이 하나의 데이터 라인을 공유하는 픽셀 어레이를 포함한다. A display device of the present invention includes a plurality of data lines, a plurality of gate lines, a pixel array in which polarity is inverted in dot-inversion form, and neighboring sub-pixels share one data line.

또한, 본 발명의 표시장치는 데이터 구동부와 게이트 구동부를 포함한다. Further, a display device of the present invention includes a data driver and a gate driver.

상기 데이터 구동부는 서브 픽셀들에 충전될 데이터 전압을 발생하고, 상기 데이터 전압의 극성을 미리 설정된 시간 주기로 반전시켜 상기 데이터 라인들에 공급한다. 상기 게이트 구동부는 상기 데이터 전압에 동기되는 게이트 펄스를 게이트 라인들에 공급한다. The data driver generates a data voltage to be charged in the subpixels, and inverts the polarity of the data voltage in a predetermined time period to supply the reversed data voltage to the data lines. The gate driver supplies a gate pulse synchronized with the data voltage to the gate lines.

상기 데이터 구동부로부터 동일 극성을 갖는 데이터 전압이 연속으로 출력되는 기간 동안, W 서브 픽셀이 W 데이터 전압을 충전한 후, 다른 컬러의 서브 픽셀들이 데이터 전압을 충전한다.
During the period during which the data voltage having the same polarity is continuously output from the data driver, the W subpixel charges the W data voltage, and then the subpixels of the other colors charge the data voltage.

본 발명의 표시장치는 RGBW 타입 DRD 표시장치에서 이웃한 서브 픽셀들이 하나의 데이터 라인을 공유하게 하고, 동일 극성을 갖는 데이터 전압이 연속으로 출력되는 기간 동안, W 서브 픽셀에 데이터 전압을 먼저 충전 시킨 후에 다른 다른 컬러의 서브 픽셀들에 데이터 전압을 충전한다. 그 결과, 본 발명의 표시장치는 픽셀 어레이를 구동하기 위한 소스 드라이브 IC의 개수를 저감하고 매 픽셀 마다 W 서브 픽셀을 추가하여 소비 전력을 개선하고 또한, 컬러 왜곡 없는 화질을 구현할 수 있다.
The display device of the present invention allows a neighboring subpixel to share one data line in an RGBW type DRD display device, and during a period in which data voltages having the same polarity are continuously output, And then charges the data voltage to the subpixels of other different colors. As a result, the display device of the present invention can reduce the number of source drive ICs for driving the pixel array and add W subpixels to each pixel to improve power consumption and realize image quality without color distortion.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2 내지 도 4는 본 발명의 제1 실시예에 따른 픽셀 어레이 충전 순서를 보여 주는 도면들이다.
도 5는 도 2 내지 도 4와 같은 픽셀 어레이 충전 순서를 구현하기 위한 소스 드라이브 IC의 출력 파형, 게이트 구동부의 출력 파형 및 픽셀의 충전양을 보여 주는 파형도이다.
도 6은 도 5와 같은 픽셀들의 충전 차이를 보상하기 위한 컬러별 데이터의 일괄 감마 보상 커브를 보여 주는 도면이다.
도 7은 도 2 내지 도 5와 같은 픽셀 어레이 충전 순서를 구현하기 위한 타이밍 콘트롤러의 데이터 재정렬 과정을 보여 주는 도면이다.
도 8 내지 도 10은 본 발명의 제2 실시예에 따른 픽셀 어레이 충전 순서를 보여 주는 도면들이다.
도 11은 도 8 내지 도 10과 같은 픽셀 어레이 충전 순서를 구현하기 위한 소스 드라이브 IC의 출력 파형, 게이트 구동부의 출력 파형 및 픽셀의 충전양을 보여 주는 파형도이다.
도 12는 도 11와 같은 픽셀들의 충전 차이를 보상하기 위한 컬러별 데이터의 일괄 감마 보상 커브를 보여 주는 도면이다.
도 13a 내지 도 13d는 본 발명의 실시예에 따른 표시장치의 픽셀 어레이에 단색을 표시한 예를 보여 주는 도면들이다.
도 14a 내지 도 14c는 본 발명의 실시예에 따른 표시장치의 픽셀 어레이에 혼색을 표시한 예를 보여 주는 도면들이다.
도 15는 본 발명의 픽셀 어레이 구조를 W 서브 픽셀이 없는 RGB 타입의 컬러 표시장치에 적용한 예를 보여 주는 도면이다.
도 16a 내지 도 16c는 도 15에 도시된 RGB 타입의 컬러 표시장치에 단색을 표시한 예를 보여 주는 도면들이다.
도 17a 내지 도 17c는 RGB 타입의 컬러 표시장치에 혼색을 표시한 예를 보여 주는 도면들이다.
도 18은 RGBW 타입의 표시장치에서 픽셀 어레이가 다수의 블록들로 분할되고 이웃한 블록들 간의 극성 패턴이 서로 반전된 예를 보여 주는 도면이다.
도 19는 RGB 타입의 표시장치에서 픽셀 어레이가 다수의 블록들로 분할되고 이웃한 블록들 간의 극성 패턴이 서로 반전된 예를 보여 주는 도면이다.
도 20 내지 도 27은 문제 패턴의 두 가지 형태를 예시하여 제1 및 제2 블록들의 극성 상쇄 효과를 보여 주는 도면들이다.
도 28은 본 발명의 제3 실시예에 따른 픽셀 어레이의 충전 순서를 보여 주는 도면이다.
도 29는 본 발명의 제4 실시예에 따른 픽셀 어레이의 충전 순서를 보여 주는 도면이다.
도 30a 내지 도 30h는 본 발명의 제3 및 제4 실시예에 따른 픽셀 어레이의 충전 순서를 적용한 다양한 예를 보여 주는 도면들이다.
도 31a 내지 도 32c는 본 발명의 제3 실시예에 따른 픽셀 어레이 충전 순서를 적용한 픽셀 어레이의 극성과 픽셀의 충전양을 보여 주는 도면들이다.
도 33은 본 발명의 제3 실시예에 따른 픽셀 어레이에서 기수 번째 게이트 라인들이 구동된 예를 보여 주는 도면이다.
도 34는 본 발명의 제3 실시예에 따른 픽셀 어레이에서 우수 번째 게이트 라인들이 구동된 예를 보여 주는 도면이다.
도 35 및 도 36은 문제 패턴의 두 가지 형태를 예시하여 RGBW 타입 DRD 표시장치의 화질 개선 효과를 보여 주는 도면들이다. 1 is a block diagram showing a display device according to an embodiment of the present invention.
FIGS. 2 to 4 are views showing a pixel array charging sequence according to the first embodiment of the present invention.
5 is a waveform diagram showing an output waveform of the source drive IC, an output waveform of the gate driver, and a charge amount of the pixels for implementing the pixel array charge sequence as shown in FIGS. 2 to 4. FIG.
FIG. 6 is a diagram showing a gamma compensation curve of color-by-color data for compensating a charge difference of pixels as shown in FIG.
FIG. 7 is a diagram illustrating a data reordering process of a timing controller for implementing a pixel array charging sequence as shown in FIGS. 2 to 5. FIG.
FIGS. 8 to 10 are views showing a pixel array charging sequence according to a second embodiment of the present invention.
11 is a waveform diagram showing the output waveform of the source drive IC, the output waveform of the gate driver, and the amount of charge of the pixels for implementing the pixel array charge sequence as shown in Figs. 8 to 10. Fig.
FIG. 12 is a diagram showing a gamma compensation curve of color-by-color data for compensating a charge difference of pixels as shown in FIG.
FIGS. 13A to 13D are views showing examples of displaying a single color in a pixel array of a display device according to an embodiment of the present invention. FIG.
FIGS. 14A to 14C are views showing an example of displaying mixed color in a pixel array of a display device according to an embodiment of the present invention. FIG.
15 is a view showing an example in which the pixel array structure of the present invention is applied to an RGB type color display device without W subpixel.
FIGS. 16A to 16C are diagrams showing an example in which a single color is displayed on the RGB type color display device shown in FIG.
FIGS. 17A to 17C are diagrams showing examples in which mixed color is displayed in an RGB type color display device. FIG.
18 is a diagram showing an example in which, in the RGBW type display device, the pixel array is divided into a plurality of blocks and the polarity patterns of neighboring blocks are inverted from each other.
19 is a diagram showing an example in which, in an RGB type display device, a pixel array is divided into a plurality of blocks and the polarity patterns between adjacent blocks are inverted from each other.
FIGS. 20 to 27 illustrate polarity cancellation effects of the first and second blocks by exemplifying two types of problem patterns.
FIG. 28 is a view showing a charging sequence of the pixel array according to the third embodiment of the present invention. FIG.
FIG. 29 is a view showing a charging sequence of the pixel array according to the fourth embodiment of the present invention. FIG.
FIGS. 30A to 30H are views showing various examples of applying the filling order of the pixel array according to the third and fourth embodiments of the present invention.
FIGS. 31A to 32C are views showing the polarity of the pixel array and the amount of charge of the pixel to which the pixel array charging sequence according to the third embodiment of the present invention is applied.
33 is a diagram illustrating an example in which odd-numbered gate lines are driven in a pixel array according to the third embodiment of the present invention.
34 is a diagram illustrating an example in which odd-numbered gate lines are driven in a pixel array according to the third embodiment of the present invention.
35 and 36 illustrate the effect of improving the picture quality of the RGBW type DRD display device by exemplifying two types of problem patterns.

본 발명의 표시장치는 액정표시장치(LCD), 유기 발광 다이오드 표시장치(OLED Display), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등 컬러 구현이 가능한 평판 표시장치로 구현될 수 있다. 이하에서, 액정표시장치를 중심으로 본 발명의 실시예들을 설명하나 액정표시장치에 한정되지 않는다는 것에 주의하여야 한다. 예를 들어, 본 발명의 RGBW 서브 픽셀 배치는 유기 발광 다이오드 표시장치에도 적용 가능하다. The display device of the present invention can be implemented as a flat panel display device capable of color display such as a liquid crystal display (LCD), an organic light emitting diode display (OLED) display, and a plasma display panel (PDP). Hereinafter, embodiments of the present invention will be described with reference to a liquid crystal display, but it should be noted that the present invention is not limited to a liquid crystal display. For example, the RGBW subpixel arrangement of the present invention is also applicable to organic light emitting diode display devices.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 1을 참조하면, 본 발명의 표시장치는 픽셀 어레이가 형성된 표시패널(100)과, 표시패널(100)에 입력 영상의 데이터를 기입하기 위한 표시패널 구동회로를 구비한다. 표시패널(100)의 아래에는 표시패널(100)에 빛을 균일하게 조사하기 위한 백라이트 유닛이 배치될 수 있다. 1, the display device of the present invention includes a display panel 100 on which a pixel array is formed, and a display panel drive circuit for writing data of an input image on the display panel 100. [ A backlight unit for uniformly irradiating light to the display panel 100 may be disposed under the display panel 100.

이 표시장치는 소스 드라이브 IC들의 개수를 줄이기 위하여, 수평(x축 또는 로 라인 방향)으로 이웃한 두 개의 서브 픽셀들이 하나의 데이터 라인을 공유하는 DRD(Double rate driving) 픽셀들로 구현한다. DRD 표시장치는 픽셀 어레이의 데이터 라인들의 개수가 감소되므로 소스 드라이브 IC들의 개수를 1/2로 줄일 수 있다. DRD 표시장치에서, 소스 드라이브 IC의 동작 주파수는 2 배 높아진다. In order to reduce the number of source driver ICs, this display device implements DRD (Double rate driving) pixels in which two neighboring subpixels in a horizontal direction (x axis or row line direction) share one data line. The DRD display device can reduce the number of source drive ICs to 1/2 because the number of data lines of the pixel array is reduced. In the DRD display device, the operating frequency of the source drive IC is doubled.

표시패널(100)은 액정층을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함한다. 표시패널(100)의 픽셀 어레이는 데이터라인들(S1~Sm)과 게이트라인들(G1~Gn)의 교차 구조에 의해 매트릭스 형태로 배열되는 픽셀들을 포함한다. The display panel 100 includes an upper substrate and a lower substrate facing each other with a liquid crystal layer interposed therebetween. The pixel array of the display panel 100 includes pixels arranged in a matrix form by an intersection structure of the data lines S1 to Sm and the gate lines G1 to Gn.

표시패널(100)의 하부 기판에는 데이터라인들(S1~Sm), 게이트라인들(G1~Gn), TFT, TFT에 접속된 픽셀 전극(1), 및 픽셀 전극(1)에 접속된 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다. 픽셀들 각각은 TFT를 통해 데이터전압을 충전하는 픽셀 전극(1)과 공통전압(Vcom)이 인가되는 공통 전극(2)의 전압차에 의해 구동되는 액정 분자들을 이용하여 빛의 투과양을 조정함으로써 비디오 데이터의 화상을 표시한다.The lower substrate of the display panel 100 is provided with data lines S1 to Sm, gate lines G1 to Gn, a TFT, a pixel electrode 1 connected to the TFT, (Storage Capacitor, Cst), and the like. Each of the pixels adjusts the amount of light transmitted by using liquid crystal molecules driven by the voltage difference between the pixel electrode 1 for charging the data voltage through the TFT and the common electrode 2 to which the common voltage Vcom is applied And displays an image of the video data.

표시패널(100)의 상부 기판 상에는 블랙 매트릭스(Black matrix)와 컬러 필터(Color filter)를 포함한 컬러 필터 어레이가 형성된다. 공통 전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직 전계 구동방식의 경우에 상부 기판 상에 형성되며, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평 전계 구동방식의 경우에 픽셀 전극과 함께 하부 기판 상에 형성될 수 있다. 표시패널(100)의 상부 기판과 하부 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.On the upper substrate of the display panel 100, a color filter array including a black matrix and a color filter is formed. The common electrode 2 is formed on the upper substrate in the case of a vertical electric field driving method such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode. The common electrode 2 is composed of an IPS (In- Plane Switching) mode and an FFS (Fringe Field Switching) Mode can be formed on the lower substrate together with the pixel electrode in the case of the horizontal electric field driving method. On the upper substrate and the lower substrate of the display panel 100, a polarizing plate is attached and an alignment film for setting a pre-tilt angle of the liquid crystal is formed.

본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. The liquid crystal display device of the present invention can be implemented in any form such as a transmissive liquid crystal display device, a transflective liquid crystal display device, and a reflective liquid crystal display device. In a transmissive liquid crystal display device and a transflective liquid crystal display device, a backlight unit is required. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit.

표시패널 구동회로는 픽셀들에 입력 영상의 데이터를 기입한다. 픽셀들에 기입되는 데이터는 R 데이터, G 데이터, B 데이터 및 W 데이터를 포함한다. 표시패널 구동회로는 데이터 구동부(102), 게이트 구동부(104), 타이밍 콘트롤러(20), 및 감마 보정부(22)를 포함한다. The display panel drive circuit writes the data of the input image to the pixels. The data written to the pixels includes R data, G data, B data, and W data. The display panel drive circuit includes a data driver 102, a gate driver 104, a timing controller 20, and a gamma correction unit 22.

데이터 구동부(102)는 다수의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC들의 데이터 출력 채널들은 픽셀 어레이의 데이터라인들(S1~Sm)에 연결된다. 소스 드라이브 IC들은 타이밍 콘트롤러(20)로부터 입력 영상의 디지털 비디오 데이터를 입력 받는다. 소스 드라이브 IC들로 전송되는 디지털 비디오 데이터는 R 데이터, G 데이터, B 데이터, 및 W 데이터를 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(20)의 제어 하에 입력 영상의 RGBW 디지털 비디오 데이터를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 데이터전압을 출력한다. 데이터 구동부(102)의 출력 전압은 데이터 라인들(D1~Dm)에 공급된다. The data driver 102 includes a plurality of source drive ICs. The data output channels of the source drive ICs are connected to the data lines S1 to Sm of the pixel array. The source drive ICs receive the digital video data of the input image from the timing controller 20. [ The digital video data transmitted to the source drive ICs includes R data, G data, B data, and W data. The source drive ICs convert the RGBW digital video data of the input image to the positive / negative gamma compensation voltage under the control of the timing controller 20 to output the positive / negative data voltages. The output voltage of the data driver 102 is supplied to the data lines D1 to Dm.

픽셀들 각각은 R 서브 픽셀, G 서브 픽셀, B 서브 픽셀 및 W 서브 픽셀을 포함한다. 펜타일 렌더링 알고리즘(Pentile reandering algorithm)을 적용할 경우에, 픽셀들은 2 컬러의 서브 픽셀들을 포함할 수 있다. 예컨대, 제1 픽셀은 R 및 G 서브 픽셀을 포함하고, 제2 픽셀은 B 및 W 서브 픽셀을 포함할 수 있으나 이에 한정되지 않는다. Each of the pixels includes an R subpixel, a G subpixel, a B subpixel, and a W subpixel. In the case of applying a pentile rendering algorithm, pixels may contain two color subpixels. For example, the first pixel may include R and G subpixels, and the second pixel may include B and W subpixels, but is not limited thereto.

수평으로 이웃한 2 개의 서브 픽셀들은 도 3 내지 도 19와 같이 하나의 데이터 라인을 공유하여 그 데이터 라인을 통해 시분할된 데이터 전압들을 충전한다. 데이터 라인의 공유 구조로 인하여, 동일 해상도에서 일반적인 픽셀 어레이 구조에 비하여 데이터 라인들의 개수와 소스 드라이브 IC들의 개수를 줄일 수 있다.Two horizontally adjacent subpixels share one data line to charge the time-divided data voltages through the data line as shown in FIGS. Due to the shared structure of the data lines, the number of data lines and the number of source driver ICs can be reduced compared to a general pixel array structure at the same resolution.

소스 드라이드 IC들 각각은 타이밍 콘트롤러(20)의 제어 하에 픽셀들에 공급될 데이터 전압의 극성을 2 수평 기간 이상 N/2(N은 표시패널의 수직 해상도) 수평 기간 이하의 반전 주기로 반전시킬 수 있다. 도 4, 도 5, 도 10 및 도 11 등의 도면들은 소스 드라이드 IC에 의해 데이터 전압이 2 수평 기간(2H) 주기로 반전되는 예를 예시하였지만 이에 한정되지 않는다. 소스 드라이드 IC로부터 2 수평 기간 동안 연속으로 출력되는 4 컬러의 데이터 전압은 같은 데이터 라인을 공유하는 2 개 라인의 4 서브 픽셀들에 충전된다. Each of the source driver ICs can reverse the polarity of the data voltage to be supplied to the pixels under the control of the timing controller 20 to an inversion period of 2 horizontal periods or longer and N / 2 (N is the vertical resolution of the display panel) horizontal period or less . Figures 4, 5, 10, and 11 illustrate an example in which the data voltage is inverted by two horizontal periods (2H) periods by the source driver IC, but are not limited thereto. The data voltages of four colors successively outputted from the source driver IC for two horizontal periods are charged into four sub-pixels of two lines sharing the same data line.

소스 드라이브 IC들은 극성제어신호(POL)에 응답하여 2 수평 기간(도 5, 2H) 동안 4 개의 서브 픽셀들에 충전될 4 컬러의 데이터 전압을 같은 극성으로 유지하고, 2 수평 기간 주기로 데이터 전압의 극성을 반전시킨다. 따라서, 소스 드라이브 IC들은 4 수평 기간(도 5, 4H) 동안 8 개의 데이터 전압을 연속으로 출력하되, 2 수평 기간 주기로 데이터 전압의 극성을 반전시킨다. 본 발명은 데이터 전압의 극성 반전 주기가 길어 데이터 전압의 트랜지션(transition) 횟수가 작다. 그 결과, 본 발명의 소스 드라이브 IC들의 소비 전력과 발열양을 줄일 수 있다. 소스 드라이드 IC들은 타이밍 콘트롤러(20)의 제어 하에 픽셀들에 공급될 데이터 전압의 극성을 4 수평 기간 주기로 반전시켜 데이터 전압의 트랜지션 횟수를 더 줄일 수 있다.The source driver ICs maintain the data voltages of the four colors to be charged in four subpixels during the two horizontal periods (FIG. 5, 2H) in the same polarity in response to the polarity control signal POL, Inverts the polarity. Thus, the source drive ICs continuously output eight data voltages during four horizontal periods (FIGS. 5 and 4H), reversing the polarity of the data voltage in two horizontal period periods. In the present invention, the polarity inversion period of the data voltage is long, so that the number of transitions of the data voltage is small. As a result, the power consumption and heat generation of the source drive ICs of the present invention can be reduced. The source driver ICs can further reduce the number of transitions of the data voltage by inverting the polarity of the data voltage to be supplied to the pixels to four horizontal period periods under the control of the timing controller 20. [

본 발명의 표시장치는 동일 극성을 갖는 4 컬러의 데이터 전압이 연속으로 출력되는 2 수평 기간 동안, W 서브 픽셀에 W 데이터를 기입한 후에 다른 컬러의 서브 픽셀들에 데이터를 기입한다. 도 2 및 도 8과 같이 W 데이터 전압을 가장 먼저 W 서브 픽셀에 충전한 후, R 데이터, B 데이터 및 G 데이터 순서로 혹은, B 데이터, R 데이터 및 G 데이터 순서로 RGB 서브 픽셀들에 데이터 전압이 충전될 수 있다. 또한, 도 28 및 도 29와 같이 W 데이터 전압을 가장 먼저 W 서브 픽셀에 충전한 후, B 데이터, G 데이터 및 R 데이터 순서로 혹은, B 데이터, R 데이터 및 G 데이터 순서로 RGB 서브 픽셀들에 데이터 전압이 충전될 수 있다.The display device of the present invention writes data to subpixels of different colors after writing W data to W subpixels during two horizontal periods in which data voltages of four colors having the same polarity are successively output. As shown in FIGS. 2 and 8, the W data voltage is firstly charged to the W subpixel, and then the data voltage Vp is applied to the RGB subpixels in the order of R data, B data, and G data, or in the order of B data, R data, Can be charged. 28 and 29, the W data voltage is firstly charged to the W subpixel, and then the RGB data is supplied to the RGB subpixels in the order of B data, G data and R data or in the order of B data, R data and G data The data voltage can be charged.

동일 극성의 데이터 전압이 같은 데이터 라인을 통해 서브 픽셀들에 연속으로 충전될 때, 가장 앞선 데이터 전압의 충전양이 그 이후의 데이터 전압에 비하여 상대적으로 작다. 이 때문에 본 발명은 동일 극성의 RGBW 데이터 전압 중에서 픽셀의 충전양이 적더라도 컬러 왜곡을 초래하지 않는 W 데이터를 가장 먼저 W 서브 픽셀에 충전시킨다.When the data voltage of the same polarity is continuously charged to the subpixels through the same data line, the charging amount of the most advanced data voltage is relatively smaller than the subsequent data voltage. Therefore, according to the present invention, W data which does not cause color distortion is charged into the W subpixel first even if the charge amount of the pixel is small, among RGBW data voltages of the same polarity.

도 2 및 도 3의 예에서, 하나의 데이터 라인(S1)을 공유하고 동일 극성의 데이터 전압을 순차적으로 충전하는 RGBW 서브 픽셀의 연결 관계를 살펴 보면 아래와같다. W 서브 픽셀은 표시패널(100)의 제K(K는 0과 양의 정수)+1 로 라인(row line)(L1)에 배치된다. R 서브 픽셀은 표시패널(100)의 제K+3 로 라인(L3)에 배치된다. B 서브 픽셀은 표시패널(100)의 제K+2 로 라인(L2)에 배치된다. G 서브 픽셀은 표시패널(100)의 제K+3 로 라인(L4)에 배치된다. In the examples of FIG. 2 and FIG. 3, the connection relationship of the RGBW subpixels sharing one data line S1 and sequentially charging the data voltages of the same polarity is as follows. W subpixels are arranged in a row line L1 at Kth (K is positive and positive integer) +1 of the display panel 100. [ And the R subpixel is arranged on the line L3 to the (K + 3) th display panel 100. [ And the B subpixel is arranged in the line L2 at the (K + 2) th display panel 100. [ And the G subpixel is arranged in the line L4 to the (K + 3) th display panel 100.

W 서브 픽셀(W11)은 제I(I는 양의 정수) 게이트 라인(G4)을 통해 공급되는 제1 게이트 펄스에 응답하여 제J(J는 양의 정수) 데이터 라인(S1)을 통해 공급되는 W 데이터 전압을 제1 화소 전극(P11)에 공급하는 제1 TFT(T11)를 포함한다. 제1 TFT(T11)의 게이트는 제1 게이트 펄스가 공급되는 제I 게이트 라인(G4)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P11)에 접속된 소스를 포함한다.The W subpixel W11 is supplied through the Jth (J is a positive integer) data line S1 in response to the first gate pulse supplied through the I (I is a positive integer) gate line G4 W data voltage to the first pixel electrode P11. The gate of the first TFT T11 is connected to the gate connected to the first gate line G4 to which the first gate pulse is supplied, the drain connected to the Jth data line S1, and the source connected to the pixel electrode P11. .

R 서브 픽셀(R31)은 제I+1 게이트 라인(G5)을 통해 공급되는 제2 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 R 데이터 전압을 제2 화소 전극(P22)에 공급하는 제2 TFT(T12)를 포함한다. 제2 TFT(T12)의 게이트는 제2 게이트 펄스가 공급되는 제I+1 게이트 라인(G5)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P12)에 접속된 소스를 포함한다. The R sub-pixel R31 applies the R data voltage supplied through the Jth data line S1 to the second pixel electrode P22 in response to the second gate pulse supplied through the I + 1 gate line G5 And a second TFT T12 for supplying the second TFT T12. The gate of the second TFT T12 is connected to the gate connected to the (I + 1) th gate line G5 to which the second gate pulse is supplied, the drain connected to the Jth data line S1, and the pixel electrode P12 Lt; / RTI > source.

B 서브 픽셀(B21)은 제I+2 게이트 라인(G6)을 통해 공급되는 제3 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 B 데이터 전압을 제3 화소 전극(P13)에 공급하는 제3 TFT(T13)를 포함한다. 제3 TFT(T13)의 게이트는 제3 게이트 펄스가 공급되는 제I+2 게이트 라인(G6)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P13)에 접속된 소스를 포함한다. The B sub-pixel B21 applies the B data voltage supplied through the Jth data line S1 to the third pixel electrode P13 in response to the third gate pulse supplied through the I + 2 gate line G6 And a third TFT T13 for supplying the third TFT T13. The gate of the third TFT T13 is connected to the gate connected to the I + 2 gate line G6 to which the third gate pulse is supplied, the drain connected to the Jth data line S1, and the pixel electrode P13 Lt; / RTI > source.

G 서브 픽셀(G41)은 제I+3 게이트 라인(G7)을 통해 공급되는 제4 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 G 데이터 전압을 제4 화소 전극(P14)에 공급하는 제4 TFT(T14)를 포함한다. 제4 TFT(T14)의 게이트는 제4 게이트 펄스가 공급되는 제I+3 게이트 라인(G7)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P14)에 접속된 소스를 포함한다.The G subpixel G41 applies the G data voltage supplied through the Jth data line S1 to the fourth pixel electrode P14 in response to the fourth gate pulse supplied through the I + And a fourth TFT T14 for supplying the fourth TFT T14. The gate of the fourth TFT T14 is connected to the gate connected to the (I + 3) th gate line G7 to which the fourth gate pulse is supplied, the drain connected to the Jth data line S1, and the pixel electrode P14 Lt; / RTI > source.

소스 드라이브 IC는 2 수평 기간 주기로 데이터 전압의 극성을 반전시킨다. 픽셀 어레이는 수평 및 수직 방향(x, y)을 따라 1 도트 단위로 데이터 전압의 극성이 반전되는 픽셀들과, 2 도트 단위로 데이터 전압의 극성이 반전되는 픽셀들을 포함한다. 1 도트(dot)는 1 서브 픽셀을 의미한다. 따라서, 본 발명의 표시장치는 픽셀 어레이의 극성을 도트 인버젼 형태로 제어함으로써 동일 극성이 라인 또는 블록 형태로 집중할 때 보일 수 있는 휘도차와 플리커(flcker)를 방지할 수 있다. 소스 드라이브 IC의 출력 데이터 극성 반전 주기와 픽셀 어레이의 극성 반전 주기가 다른 이유는 도 3-4, 도 8-9와 같은 픽셀 어레이 구조로 인하여 게이트 펄스가 픽셀 어레이의 게이트 라인들에 비순차적으로 인가되기 때문이다.The source drive IC inverts the polarity of the data voltage in two horizontal period periods. The pixel array includes pixels whose polarities of the data voltages are inverted in units of one dot along the horizontal and vertical directions (x, y) and pixels whose polarities of the data voltages are inverted in units of two dots. One dot means one sub-pixel. Thus, the display device of the present invention can prevent the luminance difference and flicker that can be seen when the same polarity concentrates in a line or a block form by controlling the polarity of the pixel array in a dot-inversion form. The reason why the polarity inversion period of the output data polarity of the source drive IC is different from the polarity inversion period of the pixel array is that the gate pulse is not sequentially applied to the gate lines of the pixel array due to the pixel array structure as shown in Figs. 3-4 and Fig. .

게이트 구동부(104)는 타이밍 콘트롤러(20)의 제어 하에 게이트 라인들(G1~Gn)에 게이트 펄스를 순차적으로 공급한다. 게이트 구동부(104)로부터 출력된 게이트 펄스는 픽셀들에 충전될 정극성/부극성 비디오 데이터 전압에 동기된다. 게이트 구동부(104)는 IC 비용을 줄이기 위하여, 같은 제조 공정에서 픽셀 어레이와 함께 표시패널(100)의 하부 기판 상에 직접 형성될 수 있다. 표시패널(100)의 하부 기판 상에 직접 형성된 게이트 구동부(104)는 "GIP(Gate in panel) 회로로 알려져 있다. The gate driver 104 sequentially supplies gate pulses to the gate lines G1 to Gn under the control of the timing controller 20. [ The gate pulse output from the gate driver 104 is synchronized with the positive / negative polarity video data voltages to be charged to the pixels. The gate driver 104 may be formed directly on the lower substrate of the display panel 100 together with the pixel array in the same manufacturing process to reduce IC cost. The gate driver 104 formed directly on the lower substrate of the display panel 100 is known as a "gate in panel " (GIP) circuit.

게이트 구동부(104)의 출력 채널들과 픽셀 어레이의 게이트 라인들(G1~Gn)은 도 3 및 도 8과 같이 링크 배선들(31)을 통해 1:1로 연결된다. 게이트 구동부(104)의 출력 채널을 변경하지 않고, 픽셀 어레이에 게이트펄스를 비순차적으로 공급하기 위하여, 도 3 및 도 8과 같이 링크 배선들(31) 중 적어도 일부는 교차된다. 따라서, 게이트 구동부(104)는 제1 출력 채널부터 순차적으로 게이트 펄스를 출력하지만 픽셀 어레이의 게이트 라인들(14)에는 게이트 펄스가 비순차적으로 인가된다. 본 발명의 표시장치는 교차되는 링크 배선들(31)을 통해 게이트 구동부(104)와 픽셀 어레이의 게이트 라인들(G1~Gn)을 연결함으로써 게이트 구동부(14)를 변경하지 않고 게이트 펄스를 게이트 라인들(G1~Gn)에 비순차적으로 공급할 수 있다. The output channels of the gate driver 104 and the gate lines G1 to Gn of the pixel array are connected in a 1: 1 manner via the link interconnections 31 as shown in FIGS. In order to non-sequentially supply the gate pulse to the pixel array without changing the output channel of the gate driver 104, at least some of the link wirings 31 are intersected as shown in Figs. Accordingly, the gate driver 104 outputs gate pulses sequentially from the first output channel, but gate pulses are applied to the gate lines 14 of the pixel array in a non-sequential manner. The display device of the present invention connects the gate drive unit 104 and the gate lines G1 to Gn of the pixel array through the crossed link wirings 31 so that the gate drive unit 14 is not changed, (G1 to Gn) in a non-sequential manner.

타이밍 콘트롤러(20)는 호스트 시스템(24)으로부터 수신된 입력 영상의 RGB 데이터를 RGBW 데이터로 변환하여 데이터 구동부(102)로 전송한다. 타이밍 콘트롤러(20)와 데이터 구동부(102)의 소스 드라이브 IC들 간의 데이터 전송을 위한 인터페이스는 mini LVDS(Low-voltage differential signaling) 인터페이스 또는 EPI(Embedded Panel Interface) 인터페이스를 적용할 수 있다. EPI 인터페이스는 본원 출원인에 의해 출원된 대한민국 특허출원 10-2008-0127458(2008-12-15), 미국 출원 12/543,996(2009-08-19), 대한민국 특허출원 10-2008-0127456(2008-12-15), 미국 출원 12/461,652(2009-08-19), 대한민국 특허출원 10-2008-0132466(2008-12-23), 미국 출원 12/537,341(2009-08-07) 등에서 제안된 인터페이스 기술로 적용될 수 있다. The timing controller 20 converts the RGB data of the input image received from the host system 24 into RGBW data and transmits the RGBW data to the data driver 102. An interface for data transmission between the timing controller 20 and the source driver ICs of the data driver 102 may be a mini-LVDS (low voltage differential signaling) interface or an EPI (Embedded Panel Interface) interface. The EPI interface is disclosed in Korean Patent Application No. 10-2008-0127458 (2008-12-15), US Application No. 12 / 543,996 (2009-08-19), Korean Patent Application No. 10-2008-0127456 (2008-12) filed by the present applicant -15), US Application No. 12 / 461,652 (2009-08-19), Korean Patent Application No. 10-2008-0132466 (2008-12-23), US Application No. 12 / 537,341 (2009-08-07) . ≪ / RTI >

타이밍 콘트롤러(20)는 호스트 시스템(24)으로부터 입력 영상 데이터와 동기되는 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DCLK) 등을 포함한다. 타이밍 콘트롤러(20)는 입력 영상의 픽셀 데이터와 함께 수신되는 타이밍 신호들(Vsync, Hsync, DE, DCLK)을 바탕으로 데이터 구동부(102)와 게이트 구동부(104)의 동작 타이밍을 제어한다. 타이밍 콘트롤러(20)는 픽셀 어레이의 극성을 제어하기 위한 극성제어신호(POL)를 데이터 구동부(102)의 소스 드라이브 IC들 각각에 전송할 수 있다. Mini LVDS 인터페이스는 별도의 제어 배선을 통해 극성 제어 신호를 전송한다. EPI 인터페이스는 CDR(Clok and Data Recovery)을 위한 클럭 트레이닝 패턴(clock training pattern)과 RGBW 데이터 패킷 사이에 전송되는 콘트롤 데이터 패킷 내에 극성 제어 정보를 인코딩하여 소스 드라이브 IC들 각각에 전송하는 인터페이스 기술이다. The timing controller 20 receives timing signals synchronized with the input image data from the host system 24. The timing signals include a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE, a dot clock DCLK, and the like. The timing controller 20 controls the operation timings of the data driver 102 and the gate driver 104 based on the timing signals Vsync, Hsync, DE, and DCLK received together with the pixel data of the input image. The timing controller 20 may transmit a polarity control signal POL to each of the source drive ICs of the data driver 102 to control the polarity of the pixel array. The Mini LVDS interface transmits the polarity control signal via separate control wiring. The EPI interface is an interface technology that encodes the polarity control information in the control data packet transmitted between the clock training pattern for CDO (Cloke and Data Recovery) and the RGBW data packet and transmits it to each of the source drive ICs.

제J(J는 양의 정수)+1 내지 제J+4 데이터 라인들(S1~S4)에 공급되는 극성제어신호들은 도 5, 도 11, 도 31b, 도 32b와 같이 1 수평기간(1H) 만큼 위상이 지연된다. 이하에서, 제1 데이터 라인(S1)에 공급되는 데이터 전압의 극성을 제어하는 극성제어신호를 "제1 극성제어신호"라 하고, 제2 데이터 라인(S2)에 공급되는 데이터 전압의 극성을 제어하는 "제2 극성제어신호"라 한다. 제3 데이터 라인(S3)에 공급되는 데이터 전압의 극성을 제어하는 극성제어신호를 "제3 극성제어신호"라 하고, 제4 데이터 라인(S4)에 공급되는 데이터 전압의 극성을 제어하는 "제4 극성제어신호"라 한다. 제1 내지 제4 극성제어신호들은 2 수평 기간 주기로 반전된다. 제2 극성제어신호는 제1 극성제어신호에 비하여 1 수평 기간 만큼 위상이 지연된다. 제3 극성제어신호는 제2 극성제어신호에 비하여 1 수평 기간 만큼 위상이 지연되어 제1 극성제어신호의 역위상으로 발생된다. 제4 극성제어신호는 제3 극성제어신호에 비하여 1 수평 기간 만큼 위상이 지연되어 제2 극성제어신호의 역위상으로 발생된다. The polarity control signals supplied to the Jth (J is a positive integer) +1 to the (J + 4) th data lines S1 to S4 correspond to one horizontal period (1H) as shown in FIGS. 5, 11, 31B, As shown in FIG. Hereinafter, the polarity control signal for controlling the polarity of the data voltage supplied to the first data line S1 is referred to as a "first polarity control signal" and the polarity of the data voltage supplied to the second data line S2 is controlled Quot; second polarity control signal " The polarity control signal for controlling the polarity of the data voltage supplied to the third data line S3 is referred to as a " third polarity control signal "and the polarity control signal for controlling the polarity of the data voltage supplied to the fourth data line S4 Quot; 4-polarity control signal ". The first to fourth polarity control signals are inverted into two horizontal period periods. The second polarity control signal is delayed in phase by one horizontal period compared to the first polarity control signal. The third polarity control signal is generated in a reverse phase of the first polarity control signal by delaying the phase by one horizontal period compared with the second polarity control signal. The fourth polarity control signal is delayed in phase by one horizontal period relative to the third polarity control signal and is generated in a reverse phase of the second polarity control signal.

타이밍 콘트롤러(20)는 화이트 게인 산출 알고리즘을 이용하여 입력 영상의 RGB 데이터를 RGBW 데이터로 변환할 수 있다. 화이트 게인 산출 알고리즘은 공지의 어떠한 것도 가능하다. 예컨대, 본원 출원인에 의해 기출원된 대한민국 특허 출원 제10-2005-0039728(2005. 05. 12), 대한민국 특허 출원 제10-2005-0052906(2005. 06. 20), 대한민국 특허 출원 제10-2005-0066429(2007. 07. 21), 대한민국 특허 출원 제10-2006-0011292(2006. 02. 06) 등에서 제안된 화이트 게인 산출 알고리즘들이 적용 가능하다. The timing controller 20 can convert the RGB data of the input image into the RGBW data using the white gain calculation algorithm. The white gain calculation algorithm can be any known one. For example, Korean Patent Application No. 10-2005-0039728 (2005.05.12), Korean Patent Application No. 10-2005-0052906 (2005.06.20), Korean Patent Application No. 10-2005 -0066429 (2007.07.21), Korean patent application No. 10-2006-0011292 (2006.02.06), etc. are applicable.

감마 보정부(22)는 컬러별 픽셀들의 충전 특성의 차이를 보상하기 위하여 도 6 및 도 11과 같은 감마 보상 커브(Gammar compensation curve)를 저장한 룩업 테이블(Look-up table, LUT)을 이용하여 RGBW 데이터를 변조한다. 룩업 테이블은 입력 영상 데이터의 입력 계조를 입력 받아 그 입력 계조에 대응한 출력 계조값을 선택하여 입력 계조를 변조함으로써 데이터의 계조별 휘도를 조정한다. 도 6 및 도 12에서 x축은 출력 계조이고 y축은 휘도이다. 감마 보정부(22)는 타이밍 콘트롤러(20)로부터 RGB 데이터를 입력 받아 충전양이 낮은 컬러의 데이터 값을 높이는 반면, 충전양이 높은 컬러의 데이터 값을 낮춘다. 감마 보정부(22)는 타이밍 콘트롤러(20) 또는 호스트 시스템(24)에 내장될 수 있다. The gamma correction unit 22 uses a look-up table (LUT) storing a gamma compensation curve as shown in FIGS. 6 and 11 to compensate for the difference in the charging characteristics of pixels for each color RGBW data is modulated. The look-up table receives the input gradation of the input image data, selects an output gradation value corresponding to the input gradation, modulates the input gradation, and adjusts the luminance of each gradation of the data. 6 and 12, the x-axis is the output gradation and the y-axis is the brightness. The gamma correction unit 22 receives the RGB data from the timing controller 20 to increase the data value of the color having the low charge amount, while lowering the data value of the color having the high charge amount. The gamma correction unit 22 may be embedded in the timing controller 20 or the host system 24. [

호스트 시스템(24)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나일 수 있다.The host system 24 may be any one of a TV system, a set-top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), a home theater system, and a phone system.

도 2 내지 도 4는 본 발명의 제1 실시예에 따른 픽셀 어레이 충전 순서를 보여 주는 도면들이다. 도 5는 소스 드라이브 IC의 출력 파형, 게이트 구동부의 출력 파형 및 픽셀의 충전양을 보여 주는 파형도이다. FIGS. 2 to 4 are views showing a pixel array charging sequence according to the first embodiment of the present invention. 5 is a waveform diagram showing the output waveform of the source drive IC, the output waveform of the gate driver, and the amount of charge of the pixel.

도 2를 참조하면, 소스 드라이브 IC는 같은 극성을 갖는 4 컬러의 데이터 전압들을 W 데이터 전압, R 데이터 전압, B 데이터 전압 및 G 데이터 전압의 순서로 출력한다. 따라서, W 데이터 전압이 가장 먼저 W 서브 픽셀에 충전된 후, R 데이터, B 데이터 및 G 데이터 순서로 RGB 서브 픽셀들에 데이터 전압이 충전된다. Referring to FIG. 2, the source driver IC outputs data voltages of four colors having the same polarity in the order of a W data voltage, an R data voltage, a B data voltage, and a G data voltage. Thus, after the W data voltage is first charged into the W subpixel, the data voltages are charged into the RGB subpixels in the order of R data, B data and G data.

도 3 및 도 4에서, "L1~L6"는 표시패널(100)의 로 라인들(row line)을 나타낸다. "C1~C8"은 표시패널(100)의 컬럼 라인들(column line)을 나타낸다. "WXY"는 Y 번째 데이터 라인(S1~S4)에 연결된 X 번째 로 라인(L1~L6)의 W 서브 픽셀이다. "RXY"는 Y 번째 데이터 라인(S1~S4)에 연결된 X 번째 로 라인(L1~L6)의 R 서브 픽셀이다. "GXY"는 Y 번째 데이터 라인(S1~S4)에 연결된 X 번째 로 라인(L1~L6)의 G 서브 픽셀이다. "BXY"는 Y 번째 데이터 라인(S1~S4)에 연결된 X 번째 로 라인(L1~L6)의 B 서브 픽셀이다. 예를 들어, "W22"는 제2 데이터 라인(S2)에 연결된 제2 로 라인(L2)의 W 서브 픽셀이고, "R42"는 제2 데이터 라인(S2)에 연결된 제4 로 라인(L4)의 R 서브 픽셀이다. In Figs. 3 and 4, "L1 to L6" represents a row line of the display panel 100. Fig. "C 1 to C 8" represents column lines of the display panel 100. "WXY" is a W subpixel of the Xth line (L1 to L6) connected to the Yth data line (S1 to S4). "RXY" is an R-subpixel of the X-th line (L1 to L6) connected to the Y-th data line (S1 to S4). "GXY" is a G sub-pixel of the X-th line (L1 to L6) connected to the Y-th data line (S1 to S4). "BXY" is the B sub-pixel of the X-th line (L1 to L6) connected to the Y-th data line (S1 to S4). For example, "W22" is the W subpixel of the second low line L2 connected to the second data line S2, "R42" is the fourth low line L4 connected to the second data line S2, Lt; / RTI >

도 5에서, "SIC"는 소스 드라이브 IC를 나타낸다. "S1(Odd Data)"는 제1 데이터 라인(S1)을 통해 출력되는 기수 번째 RGBW 데이터를 나타낸다. "S2(Even Data)"는 제2 데이터 라인(S2)을 통해 출력되는 우수 번째 RGBW 데이터를 나타낸다. POL은 타이밍 콘트롤러(20)에서 생성되어 그 논리값에 따라 데이터 전압의 극성을 정의하는 극성제어신호이다.In Fig. 5, "SIC" represents the source drive IC. "S1 (Odd Data)" represents the odd-numbered RGBW data output through the first data line S1. "S2 (Even Data)" indicates the even RGBW data output through the second data line S2. The POL is a polarity control signal generated in the timing controller 20 and defining the polarity of the data voltage according to the logical value.

도 2 내지 도 5를 참조하면, 기수 번째 로 라인들(L1, L3, L5)에는 좌측으로부터 WRGB 순서로 서브 픽셀들이 배치된다. 우수 번째 로 라인들(L2, L4, L6)에는 좌측으로부터 GBWR 순서로 서브 픽셀들이 배치된다. 따라서, 제4i(i는 0과 양의 정수)+1 컬럼 라인(C1, C5)과 기수 번째 로 라인들(L1, L3, L5)이 교차되는 부분에 W 서브 픽셀들이 배치된다. 제4i+1 컬럼 라인(C1, C5)과 우수 번째 로 라인들(L2, L4, L6)이 교차되는 부분에 G 서브 픽셀들이 배치된다. 제4i+2 컬럼 라인(C2, C6)과 기수 번째 로 라인들(L1, L3, L5)이 교차되는 부분에 R 서브 픽셀들이 배치된다. 제4i+2 컬럼 라인(C2, C6)과 우수 번째 로 라인들(L2, L4, L6)이 교차되는 부분에 B 서브 픽셀들이 배치된다. 제4i+3 컬럼 라인(C3, C7)과 기수 번째 로 라인들(L1, L3, L5)이 교차되는 부분에 G 서브 픽셀들이 배치된다. 제4i+3 컬럼 라인(C3, C7)과 우수 번째 로 라인들(L2, L4, L6)이 교차되는 부분에 W 서브 픽셀들이 배치된다. 제4i+4 컬럼 라인(C4, C8)과 기수 번째 로 라인들(L1, L3, L5)이 교차되는 부분에 B 서브 픽셀들이 배치된다. 제4i+4 컬럼 라인(C4, C8)과 우수 번째 로 라인들(L2, L4, L6)이 교차되는 부분에 R 서브 픽셀들이 배치된다. 2 to 5, subpixels are arranged in the order of WRGB from the left in the odd-numbered lines L1, L3, and L5. The subpixels are arranged in the order of GBWR from the left side in the even-numbered lines (L2, L4, L6). Therefore, the W subpixels are arranged at the intersection of the 4i (i is 0 and a positive integer) +1 column line (C1, C5) and the odd-numbered line (L1, L3, L5). G subpixels are arranged at the intersections of the (4i + 1) th column lines (C1, C5) and the even-numbered lines (L2, L4, L6). R subpixels are arranged at the intersections of the (4i + 2) th column lines (C2, C6) and the odd-numbered lines (L1, L3, L5). B subpixels are arranged at the intersections of the (4i + 2) th column lines (C2, C6) and the even-numbered lines (L2, L4, L6). G subpixels are arranged at the intersections of the (4i + 3) th column lines (C3, C7) and the odd-numbered lines (L1, L3, L5). W subpixels are arranged at the intersections of the (4i + 3) th column lines (C3, C7) and the even-numbered lines (L2, L4, L6). B subpixels are arranged at the intersections of the (4i + 4) th column lines (C4, C8) and the odd-numbered lines (L1, L3, L5). R subpixels are arranged at the intersections of the (4i + 4) th column lines (C4, C8) and the even-numbered lines (L2, L4, L6).

소스 드라이브 IC는 2 수평 기간(2H) 동안 동일 극성을 갖는 데이터 전압을 W 데이터, R 데이터, B 데이터 및 G 데이터 순서로 출력한다. 게이트 구동부(104)는 W 데이터 전압에 동기되는 게이트 펄스, R 데이터 전압에 동기되는 게이트 펄스, B 데이터 전압에 동기되는 게이트 펄스, G 데이터 전압에 동기되는 게이트 펄스를 순차적으로 출력한다. 교차되는 링크 배선들(31)의 구조로 인하여, 도 2 및 도 3과 같이 제1 로 라인(L1)의 W 서브 픽셀(W11), 제3 로 라인(L3)의 R 서브 픽셀(R31), 제2 로 라인(L2)의 B 서브 픽셀(B21), 그리고 제4 로 라인(L2)의 G 서브 픽셀(G41)의 순서로 동일 극성을 갖는 RGBW 데이터 전압이 RGBW 서브 픽셀들에 충전된다. The source driver IC outputs the data voltages having the same polarity during the 2 horizontal periods (2H) in the order of W data, R data, B data, and G data. The gate driver 104 sequentially outputs a gate pulse synchronized with the W data voltage, a gate pulse synchronized with the R data voltage, a gate pulse synchronized with the B data voltage, and a gate pulse synchronized with the G data voltage. The W subpixel W11 of the first low line L1, the R subpixel R31 of the third low line L3, and the R subpixel R31 of the third low line L3, as shown in Figs. 2 and 3, The RGBW data voltages having the same polarity in the order of the B sub-pixel B21 of the second line L2 and the G sub-pixel G41 of the fourth line L2 are charged in the RGBW subpixels.

도 4 및 도 5와 같이, RGBW 데이터 전압이 같을 때 W 서브 픽셀은 약충전 충전 서브 픽셀이고, R 서브 픽셀은 W 서브 픽셀 보다 데이터 전압의 충전양이 많은 중충전 서브 픽셀이다. B 서브 픽셀과 G 서브 픽셀은 충전양이 서로 같으며 R 서브 픽셀 보다 충전양이 많은 강충전 서브 픽셀이다. R 서브 픽셀의 충전양과 B/G 서브 픽셀의 충전양 차이는 거의 없다. 동일 컬러의 서브 픽셀들에서 극성 분포를 보면, 본 발명은 도 4와 같이 수평 및 수직 방향에서 정극성(+)과 부극성(-)이 균형을 이루어 공통전압(Vcom)이 시프트(shift)되지 않으므로 수평 크로스토크(crosstalk)가 없고 라인들 간 휘도차가 없는 화질을 구현할 수 있다. As shown in FIGS. 4 and 5, when the RGBW data voltages are the same, the W subpixel is a roughly charged subpixel, and the R subpixel is a middle charged subpixel having a greater amount of data voltage than a W subpixel. The B subpixel and the G subpixel are strongly charged subpixels that have the same amount of charge and a greater amount of charge than the R subpixel. There is little difference between the charging amount of the R subpixel and the charging amount of the B / G subpixel. In the polarity distribution in the subpixels of the same color, the positive polarity (+) and the negative polarity (-) are balanced in the horizontal and vertical directions as shown in FIG. 4 so that the common voltage Vcom is not shifted Therefore, there is no horizontal crosstalk and image quality without luminance difference between lines can be realized.

충전양이 작은 W 서브 픽셀들이 가깝게 위치하면 그 부분에서 휘도 차이가 인지될 수 있지만, 본 발명은 W 서브 픽셀들 간의 거리를 2 도트 이상으로 멀게 하여 W 서브 픽셀들로 인한 휘도 저하 문제를 방지할 수 있다. 따라서, 본 발명의 표시장치는 W 서브 픽셀을 픽셀마다 추가하여 소비 전력을 낮출 수 있음은 물론 RGB 서브 픽셀들에서 충전 특성과 극성 분포를 균일하게 함으로써 컬러 왜곡과 라인들간 휘도 차이가 없는 화질을 구현할 수 있다. Although a luminance difference may be perceived at a portion where W subpixels with a small charge amount are located close to each other, the present invention can disturb the distance between W subpixels by more than two dots to prevent luminance degradation due to W subpixels . Accordingly, the display device of the present invention can reduce the power consumption by adding W subpixels to each pixel, and realize the image quality without color distortion and luminance difference between lines by uniformizing the charging characteristic and the polarity distribution in the RGB subpixels .

도 5에서, W 서브 픽셀들의 충전양에서 알 수 있듯이 이전 데이터 전압에 비하여 극성이 반전된 데이터 전압은 서브 픽셀의 충전양을 저하시킨다. 이로 인하여, 기수 번째 데이터 라인들(S1, S3)를 통해 픽셀들에 공급되는 데이터 전압들의 극성 반전 시점과, 우수 번째 데이터 라인들(S2, S4)를 통해 픽셀들에 공급되는 데이터 전압들의 극성 반전 시점이 같으면, 같은 로 라인 내의 모든 서브 픽셀들의 충전양이 낮아져 로 라인들 간에 휘도 차이가 보이게 된다. 소스 드라이브 IC는 타이밍 콘트롤러(20)의 제어 하에 기수 번째 데이터 라인들(S1, S3)에 공급되는 데이터 전압들의 극성 반전 시점과, 우수 번째 데이터 라인들(S2, S4)에 공급되는 데이터 전압들의 극성 반전 시점을 다르게 한다. 따라서, 본 발명은 표시장치에서 이웃한 컬럼 라인들 간에 극성 반전 시점을 다르게 하여 컬럼 라인들 간의 휘도 차이를 방지할 수 있다. 기수 번째 데이터 라인들(S1, S3)에 공급되는 데이터 전압들의 극성 반전 시점은 도 5와 같이 우수 번째 데이터 라인들(S2, S4)에 공급되는 데이터 전압들의 극성 반전 시점에 비하여 1 수평 기간(1H) 만큼 차이가 있을 수 있다. In FIG. 5, as can be seen from the charge amount of W subpixels, the data voltage whose polarity is inverted as compared with the previous data voltage lowers the charge amount of the subpixel. Thus, the polarity inversion time of the data voltages supplied to the pixels through the odd-numbered data lines S1 and S3 and the polarity inversion of the data voltages supplied to the pixels through the even-numbered data lines S2 and S4 At the same time, the charge amount of all the subpixels in the same low line is lowered, so that the luminance difference is seen between the lines. The source drive IC controls the polarity inversion time of the data voltages supplied to the odd-numbered data lines S1 and S3 under the control of the timing controller 20 and the polarity inversion time of the data voltages supplied to the odd-numbered data lines S2 and S4 Make the reversal point different. Therefore, the present invention can prevent the luminance difference between the column lines by changing the polarity inversion time between neighboring column lines in the display device. The polarity inversion time of the data voltages supplied to the odd-numbered data lines S1 and S3 is higher than the polarity inversion time of the data voltages supplied to the even-numbered data lines S2 and S4 as shown in FIG. ). ≪ / RTI >

동일 컬러의 서브 픽셀들 간에 충전양이 다르면 그 컬러의 감마 특성을 일괄 보상할 수 없다. 반면에, 본 발명은 동일 컬러의 서브 픽셀들의 충전양이 동일하기 때문에 컬러별로 감마 특성을 일괄 보상할 수 있다. 도 6과 같이 W 서브 픽셀들에 기입될 W 데이터의 감마 커브는 다른 컬러의 데이터에 비하여 더 높게 설정되어 W 서브 픽셀들의 낮은 충전양을 일괄 보상할 수 있다. R 서브 픽셀들에 기입될 R 데이터의 감마 커브는 W 데이터의 감마 커브 보다 낮고, B 및 G 데이터의 감마 커브들에 비하여 높다. B 및 G 서브 픽셀들의 충전양은 동일하기 때문에 B 및 G 데이터의 감마 커브는 같다. If the amount of charge is different between subpixels of the same color, gamma characteristics of the color can not be collectively compensated. On the other hand, according to the present invention, gamma characteristics can be collectively compensated for each color because the amounts of charge of subpixels of the same color are the same. The gamma curve of the W data to be written to the W subpixels as shown in FIG. 6 may be set higher than the data of the other colors to collectively compensate for the low charge amount of the W subpixels. The gamma curve of the R data to be written to the R subpixels is lower than the gamma curve of the W data and higher than the gamma curves of the B and G data. The gamma curves of the B and G data are the same because the charge amounts of the B and G subpixels are the same.

도 5에서, 제2 게이트 펄스에 동기되는 "S"는 입력 영상의 데이터가 아니고 타이밍 콘트롤러(20) 내에서 생성되는 더미 데이터(Dummy data)이다. 더미 데이터(S)는 픽셀 어레이에 기입되지 않는 데이터이다. 더미 데이터(S)는 타이밍 콘트롤러(20)의 데이터 재정렬 과정에서 제3 라인 데이터의 출력 타이밍을 조정하기 위하여 제2 라인 데이터와 제3 라인 데이터 사이에 삽입된다. 제2 게이트 펄스도 픽셀 어레이의 게이트 라인에 공급되지 않는다. 5, "S" synchronized with the second gate pulse is dummy data generated in the timing controller 20, not data of the input image. The dummy data S is data not written in the pixel array. The dummy data S is inserted between the second line data and the third line data in order to adjust the output timing of the third line data in the data reordering process of the timing controller 20. [ The second gate pulse is also not supplied to the gate line of the pixel array.

도 2 내지 도 5와 같은 픽셀 어레이 충전 순서는 입력 영상의 데이터 입력 순서와 다르다. 이 때문에 타이밍 콘트롤러(20)는 입력 영상의 데이터 재정렬 과정에서 도 2 내지 도 5와 같은 픽셀 어레이 충전 순서에 맞게 입력 영상의 데이터를 라인 단위로 변경할 필요가 있다.The pixel array charging sequence shown in FIGS. 2 to 5 is different from the data input sequence of the input image. Therefore, the timing controller 20 needs to change the data of the input image line by line in accordance with the pixel array charging sequence as shown in FIGS. 2 to 5 in the data reordering process of the input image.

도 7은 도 2 내지 도 5와 같은 픽셀 어레이 충전 순서를 구현하기 위한 타이밍 콘트롤러(20)의 데이터 재정렬 과정을 보여 주는 도면이다. FIG. 7 is a diagram showing a data reordering process of the timing controller 20 for implementing the pixel array charging sequence as shown in FIGS.

도 7에서 도면 부호, 1~13은 라인 데이터의 번호이다. 타이밍 콘트롤러(20)는 제1 라인 데이터(1), 제2 라인 데이터(2). 제3 라인 데이터(3), 제4 라인 데이터(4), 제5 라인 데이터(5), 제6 라인 데이터(6), ... 제13 라인 데이터의 순서로 입력 영상을 수신한다. 이 라인 데이터들은 디지털 데이터이다. 제1 라인 데이터(1)는 도 4에서 W11, B12, W13, B14 등 제1 로 라인(L1)의 일부 서브 픽셀들에 공급될 RGBW 데이터들이다. 제2 라인 데이터(2)는 도 4에서 R11, G12, R13, G14 등 제1 로 라인(L1)에서 제1 라인 데이터(1)에 이어서 나머지 서브 픽셀들에 공급될 RGBW 데이터들이다. 제3 라인 데이터(3)는 도 4에서 G21, R22, G23, R24 등 제2 로 라인(L2)의 일부 서브 픽셀들에 공급될 RGBW 데이터들이다. 제4 라인 데이터(4)는 도 4에서 B21, W22, B23, W24 등 제2 로 라인(L2)에서 제3 라인 데이터(3)에 이어서 나머지 서브 픽셀들에 공급될 RGBW 데이터들이다. 제5 라인 데이터(5)는 도 4에서 W31, B32, W33, B34 등 제3 로 라인(L3)의 일부 서브 픽셀들에 공급될 RGBW 데이터들이다. 제6 라인 데이터(6)는 도 4에서 R31, G32, R33, G34 등 제3 로 라인(L3)에서 제5 라인 데이터(5)에 이어서 나머지 서브 픽셀들에 공급될 RGBW 데이터들이다. 7, reference numerals 1 to 13 denote numbers of line data. The timing controller 20 outputs the first line data 1, the second line data 2, and the like. The third line data 3, the fourth line data 4, the fifth line data 5, the sixth line data 6, ... the thirteenth line data. These line data are digital data. The first line data 1 are RGBW data to be supplied to some subpixels of the first low line L1 such as W11, B12, W13, B14 in Fig. The second line data 2 are RGBW data to be supplied to the remaining subpixels subsequent to the first line data 1 in the first low line L1, such as R11, G12, R13, G14 in Fig. The third line data 3 is RGBW data to be supplied to some sub-pixels of the second low line L2 such as G21, R22, G23, R24, etc. in Fig. The fourth line data 4 are RGBW data to be supplied to the remaining subpixels subsequent to the third line data 3 in the second low line L2 such as B21, W22, B23 and W24 in Fig. The fifth line data 5 are RGBW data to be supplied to some subpixels of the third line L3 such as W31, B32, W33, B34 in Fig. The sixth line data 6 are RGBW data to be supplied to the remaining subpixels subsequent to the fifth line data 5 in the third to L3 lines such as R31, G32, R33 and G34 in Fig.

타이밍 콘트롤러(20)는 라인 메모리들(M1~M4)을 이용하여 입력 영상의 데이터 순서를 변경한다. 도 7은 타이밍 콘트롤러(20)가 4 개의 라인 메모리들(M1~M4)을 사용하여 데이터를 재정렬하고 출력 순서를 변경한 예이다. 타이밍 콘트롤러(20)는 라인 메모리들(M1~M4)의 리드/라이트(read/write) 타이밍을 제어한다. 제1 라인 데이터(1)는 제2 라인 메모리(M2)에, 제2 라인 데이터(2)는 제3 라인 메모리(M3)에, 제3 라인 데이터(3)는 제4 라인 메모리(M4)에, 제4 라인 데이터(4)는 제1 라인 메모리(M1)에 각각 저장될 수 있다. 데이터의 출력 타이밍을 도 4의 픽셀 어레이 충전 순서에 맞게 변경하기 위하여, 제2 라인 데이터(2)가 제3 라인 메모리(M3)로부터 출력된 후, 타이밍 콘트롤러(20)의 레지스터(register)에 미리 저장된 1 라인 분량의 더미 데이터(S)가 출력된다. 제2 라인 데이터(2)는 제1 게이트 펄스에 동기된다. 더미 데이터(S)는 픽셀 어레이에 인가되지 않는 제2 게이트 펄스에 동기된다. 이어서, 제3 라인 데이터(3)가 제4 라인 메모리(M4)로부터 출력된 후, 제1 라인 데이터(1)가 제2 라인 메모리(M2)로부터 출력된다. 제3 라인 데이터(3)는 제3 게이트 펄스에 동기되고, 제1 라인 데이터(1)는 제4 게이트 펄스에 동기된다.The timing controller 20 uses the line memories M1 to M4 to change the data order of the input image. 7 shows an example in which the timing controller 20 rearranges the data using the four line memories M1 to M4 and changes the output order. The timing controller 20 controls the read / write timing of the line memories M1 to M4. The first line data 1 is transferred to the second line memory M2, the second line data 2 is transferred to the third line memory M3 and the third line data 3 is transferred to the fourth line memory M4 , And the fourth line data 4 may be respectively stored in the first line memory M1. The second line data 2 is outputted from the third line memory M3 and then written to the register of the timing controller 20 in advance in order to change the output timing of the data to match the pixel array charging order of FIG. The stored dummy data S of one line is output. The second line data 2 is synchronized with the first gate pulse. The dummy data S is synchronized with the second gate pulse which is not applied to the pixel array. Subsequently, after the third line data 3 is outputted from the fourth line memory M4, the first line data 1 is outputted from the second line memory M2. The third line data 3 is synchronized with the third gate pulse, and the first line data 1 is synchronized with the fourth gate pulse.

제2 라인 메모리(M2)는 제1 라인 데이터(1)를 출력하면서 제5 라인 데이터(5)를 저장하기 시작한다. 제3 라인 메모리(M3)는 제2 라인 데이터(2)를 출력하면서 제6 라인 데이터(6)를 저장하기 시작한다. 제4 라인 메모리(M4)는 제3 라인 데이터(3)를 출력하면서 제7 라인 데이터(7)를 저장하기 시작한다. 제1 라인 메모리(M1)는 제4 라인 데이터(4)를 출력하면서 제8 라인 데이터(8)를 저장하기 시작한다. The second line memory M2 starts to store the fifth line data 5 while outputting the first line data 1. The third line memory M3 starts to store the sixth line data 6 while outputting the second line data 2. The fourth line memory M4 starts to store the seventh line data 7 while outputting the third line data 3. The first line memory M1 starts to store the eighth line data 8 while outputting the fourth line data 4. [

제6 라인 데이터(6)가 제3 라인 메모리(M3)로부터 출력된 후, 제4 라인 데이터(4)가 제1 라인 메모리(M1)로부터 출력된다. 제6 라인 데이터(6)는 제5 게이트 펄스에 동기된다. 제4 라인 데이터(4)는 제6 게이트 펄스에 동기된다. 이어서, 제7 라인 데이터(7)가 제4 라인 메모리(M4)로부터 출력된 후, 제5 라인 데이터(5)가 제2 라인 메모리(M2)로부터 출력된다. 제7 라인 데이터(7)는 제7 게이트 펄스에 동기되고, 제5 라인 데이터(5)는 제8 게이트 펄스에 동기된다.After the sixth line data 6 is outputted from the third line memory M3, the fourth line data 4 is outputted from the first line memory M1. The sixth line data 6 is synchronized with the fifth gate pulse. The fourth line data 4 is synchronized with the sixth gate pulse. Then, after the seventh line data 7 is outputted from the fourth line memory M4, the fifth line data 5 is outputted from the second line memory M2. The seventh line data 7 is synchronized with the seventh gate pulse, and the fifth line data 5 is synchronized with the eighth gate pulse.

도 8 내지 도 10은 본 발명의 제2 실시예에 따른 픽셀 어레이 충전 순서를 보여 주는 도면들이다. 도 11은 소스 드라이브 IC의 출력 파형, 게이트 구동부의 출력 파형 및 픽셀의 충전양을 보여 주는 파형도이다. FIGS. 8 to 10 are views showing a pixel array charging sequence according to a second embodiment of the present invention. 11 is a waveform diagram showing the output waveform of the source drive IC, the output waveform of the gate driver, and the amount of charge of the pixel.

도 8 및 도 9를 참조하면, 소스 드라이브 IC로부터 동일 극성을 갖는 데이터 전압이 연속으로 출력되는 2 수평 기간(2H) 동안, W 서브 픽셀이 W 데이터 전압을 충전한 후, W 서브 픽셀을 제외한 다른 컬러의 서브 픽셀들은 B 서브 픽셀, R 서브 픽셀 및 G 서브 픽셀 순서로 데이터 전압을 충전한다. 8 and 9, during two horizontal periods (2H) in which a data voltage having the same polarity is continuously output from the source drive IC, after the W subpixel charges the W data voltage, The color subpixels charge the data voltage in the order of B subpixel, R subpixel and G subpixel.

W 서브 픽셀(W13)은 표시패널(100)의 제K+1 로 라인(L1)에 배치된다. B 서브 픽셀(B33)은 표시패널의 제K+3 로 라인(L3)에 배치되고, R 서브 픽셀(R23)은 표시패널(100)의 제K+2 로 라인(L2)에 배치된다. G 서브 픽셀(G43)은 표시패널(100)의 제K+4 로 라인(L4)에 배치된다. The W subpixel W13 is disposed on the line L1 at (K + 1) th display panel 100. The B subpixel B33 is arranged on the line K3 of the display panel and the R subpixel R23 is arranged on the line L2 on the (K + 2) th display panel 100. [ And the G subpixel G43 is arranged on the line L4 to the (K + 4) th display panel 100. [

W 서브 픽셀(W13)은 제I 게이트 라인(G4)을 통해 공급되는 제1 게이트 펄스에 응답하여 제J 데이터 라인(S3)을 통해 공급되는 W 데이터 전압을 제1 화소 전극(P21)에 공급하는 제1 TFT(T21)을 포함한다. 제1 TFT(T21)의 게이트는 제1 게이트 펄스가 공급되는 제I 게이트 라인(G4)에 접속된 게이트, 제J 데이터 라인(S3)에 접속된 드레인, 및 제1 화소 전극(P21)에 접속된 소스를 포함한다.The W subpixel W13 supplies the W data voltage supplied through the Jth data line S3 to the first pixel electrode P21 in response to the first gate pulse supplied through the I gate line G4 And a first TFT (T21). The gate of the first TFT T21 is connected to the gate connected to the I-th gate line G4 to which the first gate pulse is supplied, the drain connected to the Jth data line S3 and the drain connected to the first pixel electrode P21 Lt; / RTI > source.

B 서브 픽셀(B33)은 제I+1 게이트 라인(G5)을 통해 공급되는 제2 게이트 펄스에 응답하여 제J 데이터 라인(S3)을 통해 공급되는 B 데이터 전압을 제2 화소 전극(P22)에 공급하는 제2 TFT(T22)를 포함한다. 제2 TFT(T22)의 게이트는 제2 게이트 펄스가 공급되는 제I+2 게이트 라인(G5)에 접속된 게이트, 제J 데이터 라인(S3)에 접속된 드레인, 및 제2 화소 전극(P23)에 접속된 소스를 포함한다. The B sub-pixel B33 applies the B data voltage supplied through the Jth data line S3 to the second pixel electrode P22 in response to the second gate pulse supplied through the I + 1 gate line G5 And a second TFT T22 for supplying the second TFT T22. The gate of the second TFT T22 is connected to the gate connected to the (I + 2) th gate line G5 to which the second gate pulse is supplied, the drain connected to the Jth data line S3, Lt; / RTI >

R 적색 서브 픽셀(R23)은 제I+2 게이트 라인(G6)을 통해 공급되는 제3 게이트 펄스에 응답하여 제J 데이터 라인(S3)을 통해 공급되는 R 데이터 전압을 제3 화소 전극(P23)에 공급하는 제3 TFT(T23)를 포함한다. 제3 TFT(T23)의 게이트는 제3 게이트 펄스가 공급되는 제I+3 게이트 라인(G6)에 접속된 게이트, 제J 데이터 라인(S3)에 접속된 드레인, 및 제3 화소 전극(P23)에 접속된 소스를 포함한다. The red R subpixel R23 applies the R data voltage supplied through the Jth data line S3 to the third pixel electrode P23 in response to the third gate pulse supplied through the I + And a third TFT T23 for supplying the third TFT T23. The gate of the third TFT T23 is connected to the gate connected to the I + 3 gate line G6 to which the third gate pulse is supplied, the drain connected to the Jth data line S3, and the third pixel electrode P23. Lt; / RTI >

G 서브 픽셀(G43)은 I+3 게이트 라인(G7)을 통해 공급되는 제4 게이트 펄스에 응답하여 제J 데이터 라인(S3)을 통해 공급되는 G 데이터 전압을 제4 화소 전극(P24)에 공급하는 제4 TFT(T24)를 포함한다. 제4 TFT(T24)의 게이트는 제4 게이트 펄스가 공급되는 제I+3 게이트 라인(G7)에 접속된 게이트, 제J 데이터 라인(S3)에 접속된 드레인, 및 제4 화소 전극(P24)에 접속된 소스를 포함한다. The G subpixel G43 supplies the G data voltage supplied through the Jth data line S3 to the fourth pixel electrode P24 in response to the fourth gate pulse supplied through the I + And a fourth TFT (T24). The gate of the fourth TFT T24 is connected to the gate connected to the I + 3 gate line G7 to which the fourth gate pulse is supplied, the drain connected to the Jth data line S3, and the fourth pixel electrode P24. Lt; / RTI >

도 9 및 도 10에서, "L1~L6"는 표시패널(100)의 로 라인들(row line)을 나타낸다. "C1~C8"은 표시패널(100)의 컬럼 라인들(column line)을 나타낸다. "WXY"는 Y 번째 데이터 라인(S1~S4)에 연결된 X 번째 로 라인(L1~L6)의 W 서브 픽셀이다. "RXY"는 Y 번째 데이터 라인(S1~S4)에 연결된 X 번째 로 라인(L1~L6)의 R 서브 픽셀이다. "GXY"는 Y 번째 데이터 라인(S1~S4)에 연결된 X 번째 로 라인(L1~L6)의 G 서브 픽셀이다. "BXY"는 Y 번째 데이터 라인(S1~S4)에 연결된 X 번째 로 라인(L1~L6)의 B 서브 픽셀이다. 9 and 10, "L1 to L6" represent row lines of the display panel 100. In FIG. "C 1 to C 8" represents column lines of the display panel 100. "WXY" is a W subpixel of the Xth line (L1 to L6) connected to the Yth data line (S1 to S4). "RXY" is an R-subpixel of the X-th line (L1 to L6) connected to the Y-th data line (S1 to S4). "GXY" is a G sub-pixel of the X-th line (L1 to L6) connected to the Y-th data line (S1 to S4). "BXY" is the B sub-pixel of the X-th line (L1 to L6) connected to the Y-th data line (S1 to S4).

도 11에서, "SIC"는 소스 드라이브 IC를 나타낸다. "S3(Odd Data)"는 제3 데이터 라인(S3)을 통해 출력되는 RGBW 데이터를 나타낸다. "S2(Even Data)"는 제2 데이터 라인(S2)을 통해 출력되는 RGBW 데이터를 나타낸다. POL은 타이밍 콘트롤러(20)에서 생성되어 그 논리값에 따라 데이터 전압의 극성을 정의하는 극성제어신호이다.In Fig. 11, "SIC" represents the source drive IC. "S3 (Odd Data)" indicates RGBW data output through the third data line S3. "S2 (Even Data)" indicates RGBW data output through the second data line S2. The POL is a polarity control signal generated in the timing controller 20 and defining the polarity of the data voltage according to the logical value.

도 8 내지 도 11을 참조하면, 소스 드라이브 IC는 2 수평 기간(2H) 동안 동일 극성을 갖는 4 컬러의 데이터 전압들을 W 데이터 전압, B 데이터 전압, R 데이터 전압 및 G 데이터 전압의 순서로 출력한다. 따라서, W 데이터 전압이 가장 먼저 W 서브 픽셀에 충전된 후, B 데이터, R 데이터 및 G 데이터 순서로 RGB 서브 픽셀들에 데이터 전압이 충전된다. 8 to 11, the source driver IC outputs data voltages of four colors having the same polarity for two horizontal periods (2H) in the order of a W data voltage, a B data voltage, an R data voltage, and a G data voltage . Thus, after the W data voltage is first charged to the W subpixel, the data voltage is charged to the RGB subpixels in the order of B data, R data and G data.

게이트 구동부(104)는 W 데이터 전압에 동기되는 게이트 펄스, R 데이터 전압에 동기되는 게이트 펄스, B 데이터 전압에 동기되는 게이트 펄스, G 데이터 전압에 동기되는 게이트 펄스을 순차적으로 출력한다. 교차되는 링크 배선들(31)의 구조로 인하여, 제1 로 라인(L1)의 W 서브 픽셀(W13), 제3 로 라인(L3)의 B 서브 픽셀(B33), 제2 로 라인(L2)의 R 서브 픽셀(R23), 그리고 제4 로 라인(L2)의 G 서브 픽셀(G43)의 순서로 동일 극성을 갖는 RGBW 데이터 전압이 RGBW 서브 픽셀들에 충전된다. The gate driver 104 sequentially outputs a gate pulse synchronized with the W data voltage, a gate pulse synchronized with the R data voltage, a gate pulse synchronized with the B data voltage, and a gate pulse synchronized with the G data voltage. The W subpixel W13 of the first low line L1, the B subpixel B33 of the third low line L3, the second low line L2, RGBW data voltages having the same polarity in the order of the R subpixel R23 of the fourth line L2 and the G subpixel G43 of the fourth line L2 are charged in the RGBW subpixels.

기수 번째 로 라인들(L1, L3, L5)에는 좌측으로부터 WRGB 순서로 서브 픽셀들이 배치된다. 우수 번째 로 라인들(L2, L4, L6)에는 좌측으로부터 GBWR 순서로 서브 픽셀들이 배치된다. 따라서, 제4i+1 컬럼 라인(C1, C5)과 기수 번째 로 라인들(L1, L3, L5)이 교차되는 부분에 W 서브 픽셀들이 배치된다. 제4i+1 컬럼 라인(C1, C5)과 우수 번째 로 라인들(L2, L4, L6)이 교차되는 부분에 G 서브 픽셀들이 배치된다. 제4i+2 컬럼 라인(C2, C6)과 기수 번째 로 라인들(L1, L3, L5)이 교차되는 부분에 R 서브 픽셀들이 배치된다. 제4i+2 컬럼 라인(C2, C6)과 우수 번째 로 라인들(L2, L4, L6)이 교차되는 부분에 B 서브 픽셀들이 배치된다. 제4i+3 컬럼 라인(C3, C7)과 기수 번째 로 라인들(L1, L3, L5)이 교차되는 부분에 G 서브 픽셀들이 배치된다. 제4i+3 컬럼 라인(C3, C7)과 우수 번째 로 라인들(L2, L4, L6)이 교차되는 부분에 W 서브 픽셀들이 배치된다. 제4i+4 컬럼 라인(C4, C8)과 기수 번째 로 라인들(L1, L3, L5)이 교차되는 부분에 B 서브 픽셀들이 배치된다. 제4i+4 컬럼 라인(C4, C8)과 우수 번째 로 라인들(L2, L4, L6)이 교차되는 부분에 R 서브 픽셀들이 배치된다. In the odd-numbered lines L1, L3, and L5, subpixels are arranged in the order of WRGB from the left. The subpixels are arranged in the order of GBWR from the left side in the even-numbered lines (L2, L4, L6). Therefore, the W subpixels are disposed at the intersections of the (4i + 1) th column lines (C1, C5) and the odd-numbered lines (L1, L3, L5). G subpixels are arranged at the intersections of the (4i + 1) th column lines (C1, C5) and the even-numbered lines (L2, L4, L6). R subpixels are arranged at the intersections of the (4i + 2) th column lines (C2, C6) and the odd-numbered lines (L1, L3, L5). B subpixels are arranged at the intersections of the (4i + 2) th column lines (C2, C6) and the even-numbered lines (L2, L4, L6). G subpixels are arranged at the intersections of the (4i + 3) th column lines (C3, C7) and the odd-numbered lines (L1, L3, L5). W subpixels are arranged at the intersections of the (4i + 3) th column lines (C3, C7) and the even-numbered lines (L2, L4, L6). B subpixels are arranged at the intersections of the (4i + 4) th column lines (C4, C8) and the odd-numbered lines (L1, L3, L5). R subpixels are arranged at the intersections of the (4i + 4) th column lines (C4, C8) and the even-numbered lines (L2, L4, L6).

타이밍 콘트롤러(20)는 제1 수평 기간 동안 제2 라인 데이터와 더미 데이터(S)를 소스 드라이브 IC에 전송한다. 제2 라인 데이터는 G12, B13, G14, B15 등 제1 로 라인(L1)의 일부 픽셀들에 RGBW 데이터들이다. 소스 드라이브 IC는 제1 및 제2 게이트 펄스에 동기하여 제2 라인 데이터와 더미 데이터(S)의 데이터 전압을 데이터 라인들(S1~S5)로 출력한다. 더미 데이터(S)는 제2 게이트 펄스가 픽셀 어레이에 공급되지 않기 때문에 픽셀 어레이에 기입되지 않는다. 타이밍 콘트롤러(20)는 제2 수평 기간 동안 제1 및 제3 라인 데이터를 소스 드라이브 IC에 전송한다. 제3 라인 데이터는 G21, B22, G23, B24 등 제2 로 라인(L2)의 일부 서브 픽셀들에 공급될 RGBW 데이터들이다. 제1 라인 데이터는 W11, R12, W13, R14 등 제1 로 라인(L1)의 일부 서브 픽셀들에 공급될 RGBW 데이터들을 포함한다. 소스 드라이브 IC는 제3 게이트 펄스에 동기하여 제3 라인 데이터의 데이터 전압을 데이터 라인들(S1~S5)로 출력 한 후, 제4 게이트 펄스에 동기하여 제1 라인의 데이터 전압을 데이터 라인들(S1~S5)로 출력한다. 타이밍 콘트롤러(20)는 제3 수평 기간 동안 제4 및 제6 라인 데이터를 소스 드라이브 IC에 전송한다. 제6 라인 데이터는 G32, B33, G34, B35 등 제3 로 라인의 일부 서브 픽셀들에 공급될 RGBW 데이터들을 포함한다. 제4 라인 데이터는 W22, R23, W24, R25 등 제2 로 라인(L2)의 일부 서브 픽셀들에 공급될 RGBW 데이터들을 포함한다. 소스 드라이브 IC는 제5 게이트 펄스에 동기하여 제6 라인 데이터의 데이터 전압을 데이터 라인들(S1~S5)로 출력 한 후, 제6 게이트 펄스에 동기하여 제4 라인의 데이터 전압을 데이터 라인들(S1~S5)로 출력한다.The timing controller 20 transmits the second line data and the dummy data S to the source drive IC during the first horizontal period. The second line data is RGBW data for some pixels of the first low line L1 such as G12, B13, G14, B15. The source driver IC outputs the data voltages of the second line data and the dummy data S to the data lines S1 to S5 in synchronization with the first and second gate pulses. The dummy data S is not written to the pixel array because the second gate pulse is not supplied to the pixel array. The timing controller 20 transmits the first and third line data to the source drive IC during the second horizontal period. The third line data is RGBW data to be supplied to some sub-pixels of the second line L2 such as G21, B22, G23, B24, and the like. The first line data includes RGBW data to be supplied to some sub-pixels of the first low line L1 such as W11, R12, W13, and R14. The source driver IC outputs the data voltage of the third line data to the data lines (S1 to S5) in synchronization with the third gate pulse, and supplies the data voltage of the first line to the data lines S1 to S5). The timing controller 20 transmits the fourth and sixth line data to the source drive IC during the third horizontal period. The sixth line data includes RGBW data to be supplied to some sub-pixels of the third line such as G32, B33, G34, B35, and the like. The fourth line data includes RGBW data to be supplied to some subpixels of the second line L2 such as W22, R23, W24, and R25. The source driver IC outputs the data voltage of the sixth line data to the data lines (S1 to S5) in synchronization with the fifth gate pulse, and supplies the data voltage of the fourth line to the data lines S1 to S5).

RGBW 데이터 전압이 같을 때 W 서브 픽셀은 이전 데이터 전압의 반대 극성으로 발생되는 데이터 전압을 충전하기 때문에 다른 컬러의 서브 픽셀들에 비하여 충전양이 가장 작다. 따라서, W 서브 픽셀은 약충전 충전 서브 픽셀이고, B 서브 픽셀은 W 서브 픽셀 보다 데이터 전압의 충전양이 많은 중충전 서브 픽셀이다. R 서브 픽셀과 G 서브 픽셀은 충전양이 서로 같으며 B 서브 픽셀 보다 충전양이 많은 강충전 서브 픽셀이다. B 서브 픽셀의 충전양과 R/G 서브 픽셀의 충전양 차이는 거의 없다. 동일 컬러의 서브 픽셀들에서 극성 분포를 보면, 본 발명은 도 10과 같이 수평 및 수직 방향에서 정극성(+)과 부극성(-)이 균형을 이루어 공통전압(Vcom)이 시프트(shift)되지 않으므로 라인들 간 휘도차를 방지할 수 있다. 충전양이 작은 W 서브 픽셀들이 가깝게 위치하면 그 부분에서 휘도 차이가 인지될 수 있지만, 본 발명은 W 서브 픽셀들 간의 거리를 2 도트 이상으로 멀게 하여 W 서브 픽셀들로 인한 휘도 저하 문제를 방지할 수 있다. 따라서, 본 발명의 표시장치는 W 서브 픽셀을 픽셀마다 추가하여 소비 전력을 낮출 수 있음은 물론 RGB 서브 픽셀들에서 충전 특성과 극성 분포를 균일하게 함으로써 컬러 왜곡과 라인들간 휘도 차이가 없는 화질을 구현할 수 있다. When the RGBW data voltages are equal, the W subpixel charges the data voltage generated at the opposite polarity of the previous data voltage, so that the charging amount is the smallest as compared with the subpixels of the other colors. Thus, the W subpixel is a roughly charged subpixel, and the B subpixel is a heavily charged subpixel with a greater amount of charge of the data voltage than the W subpixel. The R subpixel and the G subpixel are strongly charged subpixels that have the same amount of charge and a greater amount of charge than the B subpixel. There is little difference between the charging amount of the B subpixel and the charging amount of the R / G subpixel. In the polarity distribution in the subpixels of the same color, the positive polarity (+) and the negative polarity (-) are balanced in the horizontal and vertical directions as shown in FIG. 10 so that the common voltage Vcom is shifted The luminance difference between the lines can be prevented. Although a luminance difference may be perceived at a portion where W subpixels with a small charge amount are located close to each other, the present invention can disturb the distance between W subpixels by more than two dots to prevent luminance degradation due to W subpixels . Accordingly, the display device of the present invention can reduce the power consumption by adding W subpixels to each pixel, and realize the image quality without color distortion and luminance difference between lines by uniformizing the charging characteristic and the polarity distribution in the RGB subpixels .

W 서브 픽셀은 W 데이터 전압이 이전 데이터 전압에 비하여 극성이 반전된 데이터 전압으로 발생되기 때문에 데이터 전압의 충전양이 작다. 이로 인하여, 기수 번째 데이터 라인들(S1, S3)를 통해 픽셀들에 공급되는 데이터 전압들의 극성 반전 시점과, 우수 번째 데이터 라인들(S2, S4)를 통해 픽셀들에 공급되는 데이터 전압들의 극성 반전 시점이 같으면, 같은 로 라인 내의 모든 서브 픽셀들의 충전양이 낮아져 로 라인들 간에 휘도 차이가 보이게 된다. 소스 드라이브 IC는 타이밍 콘트롤러(20)의 제어 하에 기수 번째 데이터 라인들(S1, S3)에 공급되는 데이터 전압들의 극성 반전 시점과, 우수 번째 데이터 라인들(S2, S4)에 공급되는 데이터 전압들의 극성 반전 시점을 다르게 한다. 따라서, 본 발명은 표시장치에서 이웃한 컬럼 라인들 간에 극성 반전 시점을 다르게 하여 컬럼 라인들 간의 휘도 차이를 방지할 수 있다. 기수 번째 데이터 라인들(S1, S3)에 공급되는 데이터 전압들의 극성 반전 시점은 우수 번째 데이터 라인들(S2, S4)에 공급되는 데이터 전압들의 극성 반전 시점에 비하여 1 수평 기간(1H) 만큼 차이가 있을 수 있다.The W subpixel has a small amount of charge of the data voltage because the W data voltage is generated with the polarity reversed data voltage as compared with the previous data voltage. Thus, the polarity inversion time of the data voltages supplied to the pixels through the odd-numbered data lines S1 and S3 and the polarity inversion of the data voltages supplied to the pixels through the even-numbered data lines S2 and S4 At the same time, the charge amount of all the subpixels in the same low line is lowered, so that the luminance difference is seen between the lines. The source drive IC controls the polarity inversion time of the data voltages supplied to the odd-numbered data lines S1 and S3 under the control of the timing controller 20 and the polarity inversion time of the data voltages supplied to the odd-numbered data lines S2 and S4 Make the reversal point different. Therefore, the present invention can prevent the luminance difference between the column lines by changing the polarity inversion time between neighboring column lines in the display device. The polarity inversion time of the data voltages supplied to the odd-numbered data lines S1 and S3 is different by one horizontal period (1H) from the polarity inversion time of the data voltages supplied to the even-numbered data lines S2 and S4 Can be.

동일 컬러의 서브 픽셀들 간에 충전양이 다르면 그 컬러의 감마 특성을 일괄 보상할 수 없다. 반면에, 본 발명은 동일 컬러의 서브 픽셀들의 충전양이 동일하기 때문에 컬러별로 감마 특성을 일괄 보상할 수 있다. 도 12와 같이 W 서브 픽셀들에 기입될 W 데이터의 감마 커브는 다른 컬러의 데이터에 비하여 더 높게 설정되어 W 서브 픽셀들의 낮은 충전양을 일괄 보상할 수 있다. B 서브 픽셀들에 기입될 B 데이터의 감마 커브는 W 데이터의 감마 커브 보다 낮고, R 및 G 데이터의 감마 커브들에 비하여 높다. B 및 G 서브 픽셀들의 충전양은 동일하기 때문에 B 및 G 데이터의 감마 커브는 같다. If the amount of charge is different between subpixels of the same color, gamma characteristics of the color can not be collectively compensated. On the other hand, according to the present invention, gamma characteristics can be collectively compensated for each color because the amounts of charge of subpixels of the same color are the same. The gamma curve of the W data to be written to the W subpixels as shown in FIG. 12 may be set higher than the data of the other colors to collectively compensate the low charge amount of the W subpixels. The gamma curve of the B data to be written to the B subpixels is lower than the gamma curve of the W data and higher than the gamma curves of the R and G data. The gamma curves of the B and G data are the same because the charge amounts of the B and G subpixels are the same.

도 8 내지 도 11과 같은 픽셀 어레이 충전 순서는 입력 영상의 데이터 입력 순서와 다르다. 이 때문에 타이밍 콘트롤러(20)는 입력 영상의 데이터 재정렬 과정에서 픽셀 어레이 충전 순서에 맞게 입력 영상의 데이터를 라인 단위로 변경할 필요가 있다. 타이밍 콘트롤러(20)의 데이터 재정렬 방법은 도 7과 실질적으로 동일하므로 그에 대한 상세한 설명을 생략한다. The pixel array charging sequence as shown in FIGS. 8 to 11 is different from the data input sequence of the input image. Therefore, the timing controller 20 needs to change the data of the input image line by line in accordance with the order of filling the pixel array in the data reordering process of the input image. The data reordering method of the timing controller 20 is substantially the same as that of FIG. 7, and a detailed description thereof will be omitted.

도 13a 내지 도 13d는 본 발명의 실시예에 따른 표시장치의 픽셀 어레이에 적색, 녹색, 청색 및 백색을 표시한 예를 보여 주는 도면들이다. 도 13a 내지 도 13d의 픽셀 어레이는 도 9의 픽셀 어레이에서 좌측으로 1 도트 만큼 컬러 필터들이 시프트된 것을 제외하면 도 9의 픽셀 어레이와 실질적으로 동일하다. FIGS. 13A to 13D are views showing examples of displaying red, green, blue, and white in a pixel array of a display device according to an embodiment of the present invention. The pixel array of Figures 13A-13D is substantially the same as the pixel array of Figure 9 except that the color filters are shifted one dot to the left in the pixel array of Figure 9.

도 13a와 같이 픽셀 어레이에 적색을 표시하는 경우에, 적색 데이터의 계조 값은 255이고 나머지 계조는 블랙 계조 0(zero)이다. 적색 서브 픽셀들의 극성은 수평 및 수직 방향(x, y)으로 정극성과 부극성이 교대로 배치되어 극성이 어느 한 극성으로 치우치지 않고 균형을 이룬다. 적색 서브 픽셀들 모두는 블랙 계조 데이터 전압으로부터 충전되는 데이터 전압을 충전하기 때문에 충전양이 작다. When red is displayed on the pixel array as shown in FIG. 13A, the gray level of the red data is 255 and the remaining gray levels are black gradation 0 (zero). The polarities of the red subpixels are alternately arranged in the horizontal and vertical directions (x, y) with positive polarity and negative polarity, so that the polarity is balanced without any polarity. All the red subpixels charge the data voltage to be charged from the black gradation data voltage, so that the amount of charge is small.

도 13b와 같이 픽셀 어레이에 청색을 표시하는 경우에, 청색 데이터의 계조 값은 255이고 나머지 계조는 블랙 계조 0(zero)이다. 청색 서브 픽셀들의 극성은 수평 및 수직 방향(x, y)으로 정극성과 부극성이 교대로 배치되어 극성이 어느 한 극성으로 치우치지 않고 균형을 이룬다. 청색 서브 픽셀들 모두는 블랙 계조 데이터 전압으로부터 충전되는 데이터 전압을 충전하기 때문에 충전양이 작다. In the case of displaying blue color in the pixel array as shown in FIG. 13B, the gray value of the blue data is 255 and the remaining gray levels are black gray level 0 (zero). The polarities of the blue subpixels are alternately arranged in positive and negative polarities in the horizontal and vertical directions (x, y) so that the polarities are balanced without any polarity bias. All of the blue subpixels charge the data voltage to be charged from the black gradation data voltage, so that the amount of charge is small.

도 13c와 같이 픽셀 어레이에 녹색을 표시하는 경우에, 녹색 데이터의 계조 값은 255이고 나머지 계조는 블랙 계조 0(zero)이다. 녹색 서브 픽셀들의 극성은 수평 및 수직 방향(x, y)으로 정극성과 부극성이 교대로 배치되어 극성이 어느 한 극성으로 치우치지 않고 균형을 이룬다. 녹색 서브 픽셀들 모두는 블랙 계조 데이터 전압으로부터 충전되는 데이터 전압을 충전하기 때문에 충전양이 작다. When green is displayed on the pixel array as shown in FIG. 13C, the gray level value of the green data is 255 and the remaining gray level is black level 0 (zero). The polarities of the green subpixels are alternately arranged in the horizontal and vertical directions (x, y) with positive polarity and negative polarity so that the polarity is balanced without any polarity. All the green subpixels charge the data voltage to be charged from the black gradation data voltage, so that the amount of charge is small.

도 13d와 같이 픽셀 어레이에 백색을 표시하는 경우에, RGBW 데이터 각각의 계조 값이 모두 255이다. 이 경우에, 같은 극성의 데이터 전압의 충전 순서에 따라 W 데이터 전압에 이어서 다른 컬러의 데이터 전압이 서브 픽셀들에 충전되기 때문에 모든 W 서브 픽셀의 충전양이 다른 컬러의 서브 픽셀들 보다 낮다. In the case where white is displayed on the pixel array as shown in FIG. 13D, the gray scale values of the RGBW data are all 255. In this case, the charge amount of all the W subpixels is lower than the subpixels of the other colors because the data voltage of the other color is charged in the subpixels subsequent to the W data voltage according to the charging sequence of the data voltage of the same polarity.

도 13a 내지 도 13d에서 명백히 알 수 있는 바와 같이, 본 발명의 표시장치는 픽셀 어레이의 각 컬러별 극성이 균형을 이루기 때문에 공통전압(Vcom)이 시프트되지 않으므로 수평 크로스토크(crosstalk)가 없고 라인들 간의 휘도차를 방지할 수 있다.13A to 13D, since the display device of the present invention does not shift the common voltage Vcom because the polarities of the respective colors of the pixel array are balanced, there is no horizontal crosstalk, It is possible to prevent a difference in luminance between the two.

도 14a 내지 도 14c는 본 발명의 실시예에 따른 표시장치의 픽셀 어레이에 청록색(Cyan), 자홍색(Magenta), 황색(Yellow) 등의 혼색을 표시한 예를 보여 주는 도면들이다. FIGS. 14A to 14C are diagrams showing examples in which mixed colors of cyan, magenta, and yellow are displayed on a pixel array of a display device according to an embodiment of the present invention.

도 14a와 같이, 픽셀 어레이에 청록색(Cyan)을 표시하는 경우에, 녹색(G) 및 청색(B) 데이터의 계조 값은 255이고 나머지 계조는 블랙 계조 0(zero)이다. 녹색 및 청색 서브 픽셀들의 극성은 수평 및 수직 방향(x, y)으로 정극성과 부극성이 교대로 배치되어 극성이 어느 한 극성으로 치우치지 않고 균형을 이룬다.As shown in Fig. 14A, when cyan is displayed on the pixel array, the gray value of green (G) and blue (B) data is 255 and the remaining gray levels are black gray level 0 (zero). The polarities of the green and blue subpixels are alternately arranged in the horizontal and vertical directions (x, y) with positive polarity and negative polarity so that the polarity is balanced without any polarity.

도 14b와 같이, 픽셀 어레이에 자홍색(Magenta)을 표시하는 경우에, 적색(R) 및 청색(B) 데이터의 계조 값은 255이고 나머지 계조는 블랙 계조 0(zero)이다. 적색 및 청색 서브 픽셀들의 극성은 수평 및 수직 방향(x, y)으로 정극성과 부극성이 교대로 배치되어 극성이 어느 한 극성으로 치우치지 않고 균형을 이룬다.As shown in FIG. 14B, when magenta is displayed on the pixel array, the gray values of the red (R) and blue (B) data are 255 and the remaining gray levels are black gray level 0 (zero). The polarities of the red and blue subpixels are alternately arranged in the horizontal and vertical directions (x, y) with positive polarity and negative polarity so that the polarities are balanced without any polarity.

도 14c와 같이, 픽셀 어레이에 황색(Yellow)을 표시하는 경우에, 적색(R) 및 녹색(G) 데이터의 계조 값은 255이고 나머지 계조는 블랙 계조 0(zero)이다. 적색 및 녹색 서브 픽셀들의 극성은 수평 및 수직 방향(x, y)으로 정극성과 부극성이 교대로 배치되어 극성이 어느 한 극성으로 치우치지 않고 균형을 이룬다.As shown in Fig. 14C, when yellow is displayed on the pixel array, the gray value of the red (R) and green (G) data is 255 and the remaining gray scales are black gray scales 0 (zero). The polarities of the red and green subpixels are alternately arranged in the horizontal and vertical directions (x, y) with positive polarity and negative polarity so that the polarity is balanced without any polarity.

본 발명의 픽셀 어레이 구조는 컬러 필터 배치를 변경하여 도 15 내지 도 17과 같이 W 서브 픽셀이 없는 RGB 타입의 컬러 표시장치에 적용될 수 있다. The pixel array structure of the present invention can be applied to an RGB type color display device having no W subpixel as shown in Figs. 15 to 17 by changing the color filter arrangement.

도 15는 본 발명의 픽셀 어레이 구조를 W 서브 픽셀이 없는 RGB 타입의 컬러 표시장치에 적용한 예를 보여 주는 도면이다. 도 15의 픽셀 어레이 구조는 컬러 필터 배치만 다를 뿐 도 13 및 도 14의 그것과 동일하다. 15 is a view showing an example in which the pixel array structure of the present invention is applied to an RGB type color display device without W subpixel. The pixel array structure of Fig. 15 is the same as that of Fig. 13 and Fig. 14 only in color filter arrangement.

도 16a 내지 도 16c는 도 15에 도시된 RGB 타입의 컬러 표시장치에 단색을 표시한 예를 보여 주는 도면들이다. 도 17a 내지 도 17c는 RGB 타입의 컬러 표시장치에 혼색을 표시한 예를 보여 주는 도면들이다. 도 16a 내지 도 17c에서 알 수 있는 바와 같이, 본 발명의 픽셀 어레이 구조를 RGB 타입의 표시장치에 적용하면 각 컬러별 극성이 균형을 이루어 수평 크로스토크 문제가 없다. FIGS. 16A to 16C are diagrams showing an example in which a single color is displayed on the RGB type color display device shown in FIG. FIGS. 17A to 17C are diagrams showing examples in which mixed color is displayed in an RGB type color display device. FIG. 16A to 17C, when the pixel array structure of the present invention is applied to a display device of an RGB type, the polarities of the respective colors are balanced so that there is no horizontal crosstalk problem.

입력 영상에서 화이트 계조와 블랙 계조가 규칙적으로 반복되는 문제 패턴이 입력되면, 픽셀 어레이의 극성이 어느 한 쪽으로 치우쳐 극성이 불균형하게 될 수 있다. 이 경우 픽셀들과 커플링(Coupling)된 공통전극의 전압 즉, 공통전압(Vcom)이 우세 극성 방향으로 시프트되어 수평 크로스토크가 보일 수 있다. 이러한 화질 불량 문제를 해결하기 위하여 문제 패턴의 형태를 타이밍 콘트롤러에 미리 저장하고 입력 영상에서 문제 패턴의 데이터가 입력될 때 데이터 전압의 극성 반전 주기를 변경하거나 공통전압(Vcom)을 적응적으로 조정하는 방법이 제안된 바 있다. 이러한 화질 개선 방법은 본원 출원인에 의해 출원된 대한민국 특허 출원 10-2008-0032638(2008.04.08.), 대한민국 특허 출원 10-2008-0134147(2008.12.26.), 대한민국 특허 출원 10-2008-0134694(2008.12.26.), 대한민국 특허 출원 10-2009-0075382(2009.08.14.), 대한민국 특허 출원 10-2009-0088245(2009.09.17.), 대한민국 특허 출원 10-2010-0079684(2010.08.18.), 미합중국 특허 출원 12/248,454(2008.10.09.), 미합중국 특허 출원 12/588,404(2009.10.14.), 미합중국 특허 출원 12/556,680(2009.09.10.), 미합중국 특허 출원 12/830,971(2010.07.06.) 등에서 개시되어 있다.If a problem pattern in which the white gradation and the black gradation are regularly repeated in the input image is input, the polarity of the pixel array may be shifted to one side, and the polarity may become unbalanced. In this case, the voltage of the common electrode coupled to the pixels, that is, the common voltage Vcom shifts in the direction of the dominant polarity, so that the horizontal crosstalk can be seen. In order to solve such image quality problem, a problem pattern is stored in advance in the timing controller, and the polarity inversion period of the data voltage is changed or the common voltage Vcom is adaptively adjusted when the data of the problem pattern is input in the input image Method has been proposed. Such image quality improvement methods are disclosed in Korean Patent Application No. 10-2008-0032638 (2008.04.08.) Filed by the present applicant, Korean Patent Application No. 10-2008-0134147 (December 26, 2008), Korean Patent Application No. 10-2008-0134694 2008.10.26.), Korea patent application 10-2009-0075382 (2009.08.14.), Korea patent application 10-2009-0088245 (2009.09.17.), Korea patent application 10-2010-0079684 (Aug. 18, 2010) United States patent application 12 / 248,454 (2008.10.09.), United States patent application 12 / 588,404 (October 14, 2009), United States patent application 12 / 556,680 (September 10, 2009), United States patent application 12 / 830,971 ).

위와 같은 화질 개선 방법은 타이밍 콘트롤러에 문제 패턴들을 미리 저장하고, 저장된 문제 패턴들과 입력 영상을 비교하는 로직을 타이밍 콘트롤러에 내장하여야 한다. 또한, 이 방법은 다양한 형태의 문제 패턴들이 한 화면에 동시에 표시되는 경우에 일부 문제 패턴에서 화질 불량 수준을 개선하기가 어렵다. Such a picture quality improvement method should store problem patterns in the timing controller in advance and incorporate logic in the timing controller for comparing the stored problem patterns with the input image. Also, this method is difficult to improve the image quality defect level in some problem patterns when various types of problem patterns are simultaneously displayed on one screen.

본 발명의 표시장치는 도 18 및 도 19와 같이 픽셀 어레이를 다수의 블록으로 가상 분할하고 구조 변경 없이 이웃한 블록들 간의 극성을 서로 반전시키는 방법으로 문제 패턴들이 픽셀 어레이에 표시될 때 극성의 균형을 맞춘다. 이 방법은 타이밍 콘트롤러 내에 입력 영상과 미리 저장된 문제 패턴을 비교하는 로직을 추가할 필요가 없다. The display device of the present invention is a method of virtually dividing a pixel array into a plurality of blocks as shown in Figs. 18 and 19, and inverting the polarities of neighboring blocks without changing the structure thereof, so that when the problematic patterns are displayed on the pixel array, . This method eliminates the need to add logic in the timing controller to compare pre-stored problem patterns with the input image.

도 18은 RGBW 타입의 표시장치에서 픽셀 어레이가 다수의 블록들로 분할되고 이웃한 블록들 간의 극성 분포가 서로 상반된 예를 보여 주는 도면이다. 도 19는 RGB 타입의 표시장치에서 픽셀 어레이가 다수의 블록들로 분할되고 이웃한 블록들 간의 극성 분포가 서로 상반된 예를 보여 주는 도면이다. 이 픽셀 어레이의 구조는 도 13a 내지 도 17b에 도시된 그 것과 실질적으로 동일하다. 18 is a diagram showing an example in which, in the RGBW type display device, the pixel array is divided into a plurality of blocks and the polarity distributions between neighboring blocks are opposite to each other. 19 is a diagram showing an example in which, in the RGB type display device, the pixel array is divided into a plurality of blocks and the polarity distributions between neighboring blocks are opposite to each other. The structure of this pixel array is substantially the same as that shown in Figs. 13A to 17B.

도 18a 내지 도 19b를 참조하면, 픽셀 어레이는 2의 배수 개의 블록들(BL1, BL2)로 분할된다. 블록들(BL1, BL2)은 물리적으로 분할되는 것이 아니라 픽셀들의 극성 패턴이 상반된 영역 구분을 의미한다는 것에 주의하여야 한다. Referring to Figs. 18A to 19B, the pixel array is divided into blocks BL1 and BL2 that are two in number. It should be noted that the blocks BL1 and BL2 are not physically divided but denote regions where the polar patterns of the pixels are opposite.

도 18a 내지 도 19b의 예에서, 픽셀 어레이는 2 개의 블록들(BL1, BL2)로 분할된 예를 보여 주고 있으나 이에 한정되지 않는다. 블록들(BL1, BL2) 각각은 4 이상의 로 라인들과 4 이상의 컬럼 라인들을 포함한다. In the examples of Figs. 18A to 19B, the pixel array is divided into two blocks BL1 and BL2, but the present invention is not limited thereto. Each of the blocks BL1 and BL2 includes four or more row lines and four or more column lines.

제2 블록(BL2)의 극성 패턴은 제1 블록(BL1)의 그것과 상반된다. 이를 위하여, 타이밍 콘트롤러(20)는 극성제어신호(POL)를 이용하여 제1 블록(BL1)의 극성과 제2 블록(BL2)의 극성을 서로 상반되게 제어한다. The polarity pattern of the second block BL2 is opposite to that of the first block BL1. To this end, the timing controller 20 uses the polarity control signal POL to control the polarity of the first block BL1 and the polarity of the second block BL2 to be opposite to each other.

제1 블록(BL1)이 로 라인들(L1~L6) 각각에서 도 18a 내지 도 19b와 같이 12 개의 서브 픽셀들이 배열될 수 있다. 이 경우, 제1 블록(BL1)의 제4K+1 및 제4K+4 로 라인(L1, L4, L5)의 수평 극성 패턴은 최좌측의 제1 서브 픽셀부터 최우측의 제12 서브 픽셀까지의 순서로 볼 때 "- + + - + - - + - + + -"일 수 있다. 제1 블록(BL1)의 제4K+2 및 제4K+3 로 라인(L2, L3)의 수평 극성 패턴은 최좌측의 제1 서브 픽셀부터 최우측의 제12 서브 픽셀까지의 순서로 볼 때 "+ - + - - + - + + - + -"일 수 있다. Twelve subpixels may be arranged in the first block BL1 as shown in FIGS. 18A to 19B in each of the lines L1 to L6. In this case, the horizontal polarity pattern of the lines L1, L4 and L5 at the (4K + 1) th and (4K + 4) th lines of the first block BL1 is the horizontal polarity pattern of the leftmost first subpixel to the rightmost In order, it can be "- + + - + - - + - + + -". The horizontal polarity pattern of the lines L2 and L3 at the (4K + 2) th and (4K + 3) th lines of the first block BL1 is the " + - + - - + - + + - + - ".

제2 블록(BL2)의 극성 분포는 수평 및 수직 방향(또는 로 라인 방향 및 컬럼 라인 방향)에서 제1 블록(BL1)과 상반된다. 예를 들어, 제2 블록(BL2)이 로 라인들(L1~L6) 각각에서 도 18a 내지 도 19b와 같이 12 개의 서브 픽셀들이 배열될 수 있다. 이 경우, 제2 블록(BL2)의 제4K+1 및 제4K+4 로 라인(L1, L4, L5)의 수평 극성 패턴은 최좌측의 제1 서브 픽셀부터 최우측의 제12 서브 픽셀까지의 순서로 볼 때 "+ - - + - + + - + - - +"일 수 있다. 제2 블록(BL2)의 제4K+2 및 제4K+3 로 라인(L2, L3)의 수평 극성 패턴은 최좌측의 제1 서브 픽셀부터 최우측의 제12 서브 픽셀까지의 순서로 볼 때 "- + - + + - + - - + - +"일 수 있다. The polarity distribution of the second block BL2 is opposite to the first block BL1 in the horizontal and vertical directions (or in the row line direction and the column line direction). For example, in the second block BL2, 12 subpixels may be arranged in each of the lines L1 to L6 as shown in Figs. 18A to 19B. In this case, the horizontal polarity pattern of the lines L1, L4, and L5 in the 4K + 1 and 4K + 4 of the second block BL2 is the horizontal polarity pattern of the first sub- In order, it can be "+ - - + - + + - + - - +". The horizontal polarity pattern of the lines L2 and L3 at the (4K + 2) th and (4K + 3) th lines of the second block BL2 is the " - + - + + - + - - + - + ".

본 발명은 픽셀 어레이에서 이웃하게 배치된 제1 및 제2 블록(BL1, BL2)의 극성 분포를 상반되게 제어함으로써 제1 블록(BL1)에서 극성 쏠림이 발생되면 제2 블록(BL2)에서 반대 극성 쏠림이 발생되게 한다. 따라서, 제2 블록(BL2)의 극성 쏠림은 제1 블록(BL1)의 극성 쏠림을 상쇄한다. 극성 쏠림은 표시패널의 로 라인 방향에서 정극성 데이터 전압과 부극성 데이터 전압이 균형을 이루지 못하고 어느 한 극성의 데이터 전압이 더 우세하여 공통 전압(Vcom)의 시프트(shift)를 유발하는 현상이다. 극성 쏠림은 문제 패턴에서 화이트 계조의 개수를 카운트하는 방법으로 측정될 수 있다. 본 발명은 제1 및 제2 블록(BL1, BL2)의 극성 쏠림들이 서로 상쇄되게 함으로써 픽셀 어레이의 극성 균형을 실현하여 어떠한 형태의 문제 패턴이 픽셀 어레이에 표시되더라도 또한, 여러 형태의 문제 패턴들이 픽셀 어레이 내에 동시에 표시되더라도 공통 전압(Vcom)의 시프트가 없으므로 수평 크로스토크와 라인 간 휘도차를 방지할 수 있다.The present invention contradictly controls the polarity distributions of the first and second blocks BL1 and BL2 arranged in the pixel array in the opposite direction so that when the polarity deviation occurs in the first block BL1, Thereby causing a leaning. Therefore, the polarity of the second block BL2 offsets the polarity of the first block BL1. The polarity deviation is a phenomenon in which the positive polarity data voltage and the negative polarity data voltage are not balanced in the row line direction of the display panel and the data voltage of one polarity is dominant and causes a shift of the common voltage Vcom. Polar deviations can be measured by counting the number of white gradations in the problem pattern. The present invention realizes the polarity balance of the pixel array by causing the polarity deviations of the first and second blocks BL1 and BL2 to cancel each other so that any type of problem pattern is displayed on the pixel array, Even when the pixels are simultaneously displayed in the array, since the common voltage Vcom is not shifted, the horizontal crosstalk and the luminance difference between lines can be prevented.

도 20 내지 도 27은 문제 패턴의 두 가지 형태를 예시하여 제1 및 제2 블록들(BL1, BL2)의 극성 상쇄 효과를 보여 주는 도면들이다. FIGS. 20 to 27 illustrate polarity cancellation effects of the first and second blocks BL1 and BL2 by exemplifying two types of problem patterns.

셧 다운 패턴(Shut down pattern)은 매 라인 데이터에서 화이트 계조의 기수 번째 픽셀 데이터와, 블랙 계조의 우수 번째 픽셀 데이터가 교번되는 문제 패턴의 일 예이다. The shut down pattern is an example of a problem pattern in which odd-number pixel data of white gradation in each line data and odd-number pixel data of black gradation are alternated.

도 20 내지 도 23은 셧 다운 패턴이 RGB 타입의 픽셀 어레이에 표시된 예이다. RGB 타입의 픽셀은 W 서브 픽셀 없이 RGB 서브 픽셀들을 포함한다. 화이트 계조의 픽셀에서, RGB 서브 픽셀들 각각의 계조는 255이다. 블랙 계조의 픽셀에서, RGB 서브 픽셀들 각각의 계조는 0(zero)이다. 노말리 블랙 모드(Normally black mode)에서 블랙 계조의 데이터 전압은 공통 전압(Vcom)과 같거나 유사하고, 화이트 계조의 데이터 전압은 공통 전압(Vcom)과의 전압차가 가장 크다. 따라서, 셧 다운 패턴에서 화이트 계조의 데이터 전압을 계수(count)하여 블록들(BL1, BL2) 각각에서 극성 쏠림을 측정하면, 도 20 내지 도 23과 같이 제1 블록(BL1)에서 어느 한 극성의 우세 극성을 갖는 극성 쏠림이 발생하면 제2 블록(BL2)에서 반대 극성의 우세 극성을 갖는 극성 쏠림이 발생한다. 그 결과, 제1 블록(BL1)과 제2 블록(BL2)의 우세 극성들이 서로 반대 극성이기 때문에 그 우세 극성들을 합하면 극성 쏠림의 합이 0(zero)가 된다. 20 to 23 show an example in which the shutdown pattern is displayed on a pixel array of RGB type. A pixel of RGB type includes RGB subpixels without W subpixels. In the pixels of white tones, the tones of each of the RGB subpixels is 255. In a black gradation pixel, the gradation of each of the RGB subpixels is zero. In the normally black mode, the data voltage of the black gradation is equal to or similar to the common voltage Vcom, and the data voltage of the white gradation has the largest voltage difference from the common voltage Vcom. Accordingly, when the data voltage of the white gradation is counted in the shutdown pattern and the polarity deviation is measured in each of the blocks BL1 and BL2, the polarity of the polarity of the polarity of the polarity in the first block BL1 Polarity deflection with predominant polarity of opposite polarity occurs in the second block (BL2) when polarity deflection with predominant polarity occurs. As a result, since the dominant polarities of the first block BL1 and the second block BL2 are opposite to each other, the sum of the polarity deviations becomes zero when the dominant polarities are summed.

스미어 패턴(Smear pattern)은 매 라인 데이터에서 화이트 계조를 갖는 제4J+1 및 제4J+2 픽셀 데이터와, 블랙 계조를 갖는 제4J+2 및 제4J+3 픽셀 데이터가 교번되는 문제 패턴이다. The smear pattern is a problem pattern in which the 4J + 1 and 4J + 2 pixel data having white gradations in each line data and the 4J + 2 and 4J + 3 pixel data having black gradations are alternated.

도 24 내지 도 27은 스미어 패턴이 RGB 타입의 픽셀 어레이에 표시된 예이다. RGB 타입의 픽셀은 W 서브 픽셀 없이 RGB 서브 픽셀들을 포함한다. 화이트 계조의 픽셀에서, RGB 서브 픽셀들 각각의 계조는 255이다. 블랙 계조의 픽셀에서, RGB 서브 픽셀들 각각의 계조는 0(zero)이다. 노말리 블랙 모드(Normally black mode)에서 블랙 계조의 데이터 전압은 공통 전압(Vcom)과 같거나 유사하고, 화이트 계조의 데이터 전압은 공통 전압(Vcom)과의 전압차가 가장 크다. 따라서, 스미어 패턴에서 화이트 계조의 데이터 전압을 계수하여 블록들(BL1, BL2) 각각에서 극성 쏠림을 측정하면, 도 24 내지 도 27과 같이 제1 블록(BL1)에서 어느 한 극성의 우세 극성을 갖는 극성 쏠림이 발생하면 제2 블록(BL2)에서 반대 극성의 우세 극성을 갖는 극성 쏠림이 발생한다. 그 결과, 제1 블록(BL1)과 제2 블록(BL2)의 우세 극성들이 서로 반대 극성이기 때문에 그 우세 극성들을 합하면 극성 쏠림의 합이 0(zero)가 된다. Figs. 24 to 27 show an example in which a smear pattern is displayed on a pixel array of RGB type. A pixel of RGB type includes RGB subpixels without W subpixels. In the pixels of white tones, the tones of each of the RGB subpixels is 255. In a black gradation pixel, the gradation of each of the RGB subpixels is zero. In the normally black mode, the data voltage of the black gradation is equal to or similar to the common voltage Vcom, and the data voltage of the white gradation has the largest voltage difference from the common voltage Vcom. Therefore, when the data voltages of white gradation are counted in the smear pattern and the polarity deviations are measured in each of the blocks BL1 and BL2, as shown in FIGS. 24 to 27, the polarity of the polarity of the polarity in the first block BL1 When polarity deviations occur, polarity deflection having dominant polarity of opposite polarity occurs in the second block (BL2). As a result, since the dominant polarities of the first block BL1 and the second block BL2 are opposite to each other, the sum of the polarity deviations becomes zero when the dominant polarities are summed.

도 28은 본 발명의 제3 실시예에 따른 픽셀 어레이 충전 순서를 보여 주는 도면이다. 이 실시예는 게이트 펄스가 제1 게이트 라인(G1)부터 제n 게이트 라인까지 순차적으로 인가되기 때문에 게이트 구동부(104)의 출력 채널들과 픽셀 어레이의 게이트 라인들(G1~Gn) 사이에서 교차되는 부분이 없다. 따라서, 교차되는 링크 배선들이 필요 없고 도 7과 같은 데이터 재정렬 과정이나 더미 데이터(S)를 생성할 필요가 없다. FIG. 28 is a view showing a pixel array charging sequence according to the third embodiment of the present invention. FIG. This embodiment differs from the first embodiment in that since the gate pulse is sequentially applied from the first gate line G1 to the n-th gate line, the gate electrode of the pixel array is interposed between the output channels of the gate driver 104 and the gate lines G1 to Gn of the pixel array There is no part. Therefore, it is not necessary to form the data rearranging process or the dummy data S as shown in Fig.

도 28을 참조하면, 소스 드라이브 IC는 같은 극성을 갖는 4 컬러의 데이터 전압들을 W 데이터 전압, B 데이터 전압, G 데이터 전압 및 R 데이터 전압의 순서로 출력한다. 따라서, 하나의 데이터 라인을 공유하여 같은 극성을 갖는 4 컬러의 데이터 전압을 충전하는 RGBW 서브 픽셀들 중에서 W 서브 픽셀이 가장 먼저 W 데이터 전압을 충전한 후에 B 서브 픽셀이 B 데이터 전압을 충전한다. 이어서, G 서브 픽셀이 G 데이터 전압을 충전한 다음, 마지막으로 R 서브 픽셀이 R 데이터 전압을 충전한다. 이 실시예는 B 데이터 보다 휘도에 더 많은 영향을 주는 R 데이터를 4 번째 충전 순서에 배치하여 R 서브 픽셀의 충전양을 더 높임으로써 픽셀의 휘도를 더 높일 수 있다. Referring to FIG. 28, the source driver IC outputs data voltages of four colors having the same polarity in the order of a W data voltage, a B data voltage, a G data voltage, and an R data voltage. Thus, among the RGBW subpixels that share one data line and charge four color data voltages having the same polarity, the W subpixel first charges the W data voltage, and then the B subpixel charges the B data voltage. Subsequently, after the G subpixel charges the G data voltage, the R subpixel finally charges the R data voltage. This embodiment can further increase the luminance of the pixel by placing R data that has more influence on the luminance than the B data in the fourth charge order to further increase the charge amount of the R subpixel.

하나의 데이터 라인(S1)을 공유하고 동일 극성의 데이터 전압을 순차적으로 충전하는 RGBW 서브 픽셀의 연결 관계를 살펴 보면 아래와 같다. W 서브 픽셀(W31)은 표시패널(100)의 제K(K는 0과 양의 정수)+1 로 라인(L1)에서 제J(J는 양의 정수) 데이터 라인(S1)의 좌측에 배치된다. B 서브 픽셀(B32)은 표시패널(100)의 제K+2 로 라인(L2)에서 제J 데이터 라인(S1)의 우측에 배치된다. G 서브 픽셀(G33)은 제J 데이터 라인(S1)을 사이에 두고 수평 방향(x)으로 B 서브 픽셀(B32)에 이웃한다. G 서브 픽셀(G33)은 표시패널(100)의 제K+2 로 라인(L2)에서 제J 데이터 라인(S1)의 좌측에 배치된다. R 서브 픽셀은 표시패널(100)의 제K+3 로 라인(L3)에서 제J 데이터 라인(S1)의 우측에 배치된다. 4 컬러의 데이터 전압은 지그재그 형태의 화살표를 따라 RGBW 서브 픽셀들에 충전된다. The connection relationship of the RGBW subpixels sharing one data line S1 and sequentially charging the data voltages of the same polarity will be described below. The W subpixel W31 is arranged on the left side of the Jth (J is a positive integer) data line S1 on the line L1 from K (K is positive and positive integer) +1 of the display panel 100 do. The B subpixel B32 is arranged on the right side of the Jth data line S1 from the line L2 to the (K + 2) th display panel 100. [ The G subpixel G33 is adjacent to the B subpixel B32 in the horizontal direction x across the Jth data line S1. The G subpixel G33 is disposed on the left side of the Jth data line S1 from the line L2 to the (K + 2) th display panel 100. The R subpixel is arranged on the right side of the Jth data line S1 on the line L3 to the (K + 3) th display panel 100. [ The four-color data voltage is charged into the RGBW subpixels along the zigzag-shaped arrows.

W 서브 픽셀(W31)은 제I 게이트 라인(G2)을 통해 공급되는 제1 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 W 데이터 전압을 제1 화소 전극(P31)에 공급하는 제1 TFT(T31)를 포함한다. 제1 TFT(T31)의 게이트는 제1 게이트 펄스가 공급되는 제I 게이트 라인(G2)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P31)에 접속된 소스를 포함한다. W 서브 픽셀은 같은 극성을 같는 4 컬러의 데이터 전압을 충전하는 RGBW 서브 픽셀들 중에서 가장 먼저 데이터 전압을 충전하기 때문에 다른 컬러의 서브 픽셀들에 비하여 충전양이 작다. The W subpixel W31 supplies the W data voltage supplied through the Jth data line S1 to the first pixel electrode P31 in response to the first gate pulse supplied through the I gate line G2 And a first TFT (T31). The gate of the first TFT T31 is connected to the gate connected to the I-th gate line G2 to which the first gate pulse is supplied, the drain connected to the Jth data line S1 and the source connected to the pixel electrode P31 . W subpixel charges the data voltage first among the RGBW subpixels filling the data voltages of four colors having the same polarity, so that the charging amount is smaller than that of the subpixels of the other colors.

B 서브 픽셀(B32)은 W 서브 픽셀(W31)에 이어서 B 데이터 전압을 충전한다. B 서브 픽셀(B32)은 제I+1 게이트 라인(G3)을 통해 공급되는 제2 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 R 데이터 전압을 R 서브 픽셀 내의 제2 화소 전극(P32)에 공급하는 제2 TFT(T32)를 포함한다. 제2 TFT(T32)의 게이트는 제2 게이트 펄스가 공급되는 제I+1 게이트 라인(G3)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P32)에 접속된 소스를 포함한다. The B subpixel B32 charges the B data voltage following the W subpixel W31. The B sub-pixel B32 applies the R data voltage supplied through the Jth data line S1 in response to the second gate pulse supplied through the I + 1 gate line G3 to the second pixel electrode And a second TFT (T32) for supplying the second TFT (T32). The gate of the second TFT T32 is connected to the gate connected to the (I + 1) th gate line G3 to which the second gate pulse is supplied, the drain connected to the jth data line S1, and the pixel electrode P32 Lt; / RTI > source.

G 서브 픽셀(G33)은 B 서브 픽셀(B32)에 이어서 G 데이터 전압을 충전한다. G 서브 픽셀(G33)은 제I+2 게이트 라인(G4)을 통해 공급되는 제3 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 G 데이터 전압을 제3 화소 전극(P33)에 공급하는 제3 TFT(T33)를 포함한다. 제3 TFT(T33)의 게이트는 제3 게이트 펄스가 공급되는 제I+2 게이트 라인(G4)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P33)에 접속된 소스를 포함한다. The G subpixel G33 charges the G data voltage following the B subpixel B32. The G subpixel G33 applies the G data voltage supplied through the Jth data line S1 to the third pixel electrode P33 in response to the third gate pulse supplied through the I + And a third TFT T33 for supplying the third TFT T33. The gate of the third TFT T33 is connected to the gate connected to the I + 2 gate line G4 to which the third gate pulse is supplied, the drain connected to the Jth data line S1, and the pixel electrode P33 Lt; / RTI > source.

R 서브 픽셀(R34)은 G 서브 픽셀(G33)에 이어서 R 데이터 전압을 충전한다. R 서브 픽셀(R34)은 제I+3 게이트 라인(G5)을 통해 공급되는 제4 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 R 데이터 전압을 제4 화소 전극(P34)에 공급하는 제4 TFT(T34)를 포함한다. 제4 TFT(T34)의 게이트는 제4 게이트 펄스가 공급되는 제I+3 게이트 라인(G5)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P34)에 접속된 소스를 포함한다.The R subpixel R34 charges the R data voltage following the G subpixel G33. The R sub-pixel R34 applies the R data voltage supplied through the Jth data line S1 to the fourth pixel electrode P34 in response to the fourth gate pulse supplied through the I + 3 gate line G5 And a fourth TFT (T34) for supplying the TFTs. The gate of the fourth TFT T34 is connected to the gate connected to the (I + 3) th gate line G5 to which the fourth gate pulse is supplied, the drain connected to the Jth data line S1, and the pixel electrode P34 Lt; / RTI > source.

소스 드라이브 IC는 2 수평 기간 주기로 4 컬러 데이터 전압의 극성을 반전시킨다. 픽셀 어레이는 수평 및 수직 방향(x, y)을 따라 1 도트 단위로 데이터 전압의 극성이 반전되는 픽셀들과, 2 도트 단위로 데이터 전압의 극성이 반전되는 픽셀들을 포함한다. The source drive IC inverts the polarity of the four-color data voltage in two horizontal period periods. The pixel array includes pixels whose polarities of the data voltages are inverted in units of one dot along the horizontal and vertical directions (x, y) and pixels whose polarities of the data voltages are inverted in units of two dots.

게이트 구동부(104)는 타이밍 콘트롤러(20)의 제어 하에 게이트 라인들(G1~Gn)에 게이트 펄스를 순차적으로 공급한다. 게이트 구동부(104)로부터 출력된 게이트 펄스는 픽셀들에 충전될 정극성/부극성 비디오 데이터 전압에 동기된다. 게이트 구동부(104)는 IC 비용을 줄이기 위하여, GIP 회로로 구현될 수 있다. The gate driver 104 sequentially supplies gate pulses to the gate lines G1 to Gn under the control of the timing controller 20. [ The gate pulse output from the gate driver 104 is synchronized with the positive / negative polarity video data voltages to be charged to the pixels. The gate driver 104 may be implemented as a GIP circuit to reduce IC cost.

게이트 구동부(104)의 출력 채널들은 교차되는 부분 없이 게이트 라인들(G1~Gn)에 연결된다. 게이트 구동부(14)는 데이터 전압에 동기되는 게이트 펄스를 게이트 라인들(G1)에 순차적으로 공급한다. 게이트 펄스는 제1 게이트 라인(G1) 부터 인가되기 시작하여 순차적으로 게이트 라인들(G1~Gn)에 인가된다. The output channels of the gate driver 104 are connected to the gate lines G1 to Gn without intersection. The gate driver 14 sequentially supplies gate pulses synchronized with the data voltages to the gate lines G1. The gate pulse starts to be applied from the first gate line G1 and is sequentially applied to the gate lines G1 to Gn.

타이밍 콘트롤러(20)는 호스트 시스템(24)으로부터 입력 영상 데이터와 동기되는 타이밍 신호들을 바탕으로 데이터 구동부(102)와 게이트 구동부(104)의 동작 타이밍을 제어한다. 타이밍 콘트롤러(20)는 픽셀 어레이의 극성을 제어하기 위한 극성제어신호(POL)를 데이터 구동부(102)의 소스 드라이브 IC들 각각에 전송할 수 있다. 타이밍 콘트롤러(20)는 화이트 게인 산출 알고리즘을 이용하여 입력 영상의 RGB 데이터를 RGBW 데이터로 변환할 수 있다. The timing controller 20 controls the operation timings of the data driver 102 and the gate driver 104 based on the timing signals synchronized with the input image data from the host system 24. [ The timing controller 20 may transmit a polarity control signal POL to each of the source drive ICs of the data driver 102 to control the polarity of the pixel array. The timing controller 20 can convert the RGB data of the input image into the RGBW data using the white gain calculation algorithm.

도 29는 본 발명의 제4 실시예에 따른 픽셀 어레이 충전 순서를 보여 주는 도면들이다. 이 실시예는 게이트 펄스가 제1 게이트 라인(G1)부터 제n 게이트 라인까지 순차적으로 인가되기 때문에 게이트 구동부(104)의 출력 채널들과 픽셀 어레이의 게이트 라인들(G1~Gn) 사이에서 교차되는 부분이 없다. 따라서, 교차되는 링크 배선들이 필요 없고 도 7과 같은 데이터 재정렬 과정이나 더미 데이터(S)를 생성할 필요가 없다. 29 is a view showing a pixel array charging sequence according to a fourth embodiment of the present invention. This embodiment differs from the first embodiment in that since the gate pulse is sequentially applied from the first gate line G1 to the n-th gate line, the gate electrode of the pixel array is interposed between the output channels of the gate driver 104 and the gate lines G1 to Gn of the pixel array There is no part. Therefore, it is not necessary to form the data rearranging process or the dummy data S as shown in Fig.

도 29를 참조하면, 소스 드라이브 IC는 같은 극성을 갖는 4 컬러의 데이터 전압들을 W 데이터 전압, B 데이터 전압, G 데이터 전압 및 R 데이터 전압의 순서로 출력한다. 따라서, 하나의 데이터 라인을 공유하여 같은 극성을 갖는 4 컬러의 데이터 전압을 충전하는 RGBW 서브 픽셀들 중에서 W 서브 픽셀이 가장 먼저 W 데이터 전압을 충전한 후에 B 서브 픽셀이 B 데이터 전압을 충전한다. 이어서, G 서브 픽셀이 G 데이터 전압을 충전한 다음, 마지막으로 R 서브 픽셀이 R 데이터 전압을 충전한다. 이 실시예는 B 데이터 보다 휘도에 더 많은 영향을 주는 R 데이터를 4 번째 충전 순서에 배치하여 R 서브 픽셀의 충전양을 더 높임으로써 픽셀의 휘도를 더 높일 수 있다. Referring to FIG. 29, the source driver IC outputs data voltages of four colors having the same polarity in the order of a W data voltage, a B data voltage, a G data voltage, and an R data voltage. Thus, among the RGBW subpixels that share one data line and charge four color data voltages having the same polarity, the W subpixel first charges the W data voltage, and then the B subpixel charges the B data voltage. Subsequently, after the G subpixel charges the G data voltage, the R subpixel finally charges the R data voltage. This embodiment can further increase the luminance of the pixel by placing R data that has more influence on the luminance than the B data in the fourth charge order to further increase the charge amount of the R subpixel.

하나의 데이터 라인(S1)을 공유하고 동일 극성의 데이터 전압을 순차적으로 충전하는 RGBW 서브 픽셀의 연결 관계를 살펴 보면 아래와 같다. W 서브 픽셀(W41)은 표시패널(100)의 제K(K는 0과 양의 정수)+1 로 라인(L1)에서 제J(J는 양의 정수) 데이터 라인(S1)의 우측에 배치된다. B 서브 픽셀(B32)은 표시패널(100)의 제K+2 로 라인(L2)에서 제J 데이터 라인(S1)의 좌측에 배치된다. G 서브 픽셀(G33)은 제J 데이터 라인(S1)을 사이에 두고 수평 방향(x)으로 B 서브 픽셀(B32)에 이웃한다. G 서브 픽셀(G33)은 표시패널(100)의 제K+2 로 라인(L2)에서 제J 데이터 라인(S1)의 우측에 배치된다. R 서브 픽셀은 표시패널(100)의 제K+3 로 라인(L3)에서 제J 데이터 라인(S1)의 좌측에 배치된다. 4 컬러의 데이터 전압은 지그재그 형태의 화살표를 따라 RGBW 서브 픽셀들에 충전된다. The connection relationship of the RGBW subpixels sharing one data line S1 and sequentially charging the data voltages of the same polarity will be described below. The W subpixel W41 is arranged on the right side of the Jth (J is a positive integer) data line S1 in the line L1 from K (K is positive and positive integer) +1 of the display panel 100 do. The B subpixel B32 is arranged on the left side of the Jth data line S1 from the line L2 to the (K + 2) th display panel 100. The G subpixel G33 is adjacent to the B subpixel B32 in the horizontal direction x across the Jth data line S1. The G subpixel G33 is disposed on the right side of the Jth data line S1 from the line L2 to the (K + 2) th display panel 100. The R subpixel is disposed on the left side of the Jth data line S1 on the line L3 to the (K + 3) th display panel 100. [ The four-color data voltage is charged into the RGBW subpixels along the zigzag-shaped arrows.

W 서브 픽셀(W41)은 제I 게이트 라인(G2)을 통해 공급되는 제1 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 W 데이터 전압을 제1 화소 전극(P41)에 공급하는 제1 TFT(T41)를 포함한다. 제1 TFT(T41)의 게이트는 제1 게이트 펄스가 공급되는 제I 게이트 라인(G2)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P41)에 접속된 소스를 포함한다. W 서브 픽셀은 같은 극성을 같는 4 컬러의 데이터 전압을 충전하는 RGBW 서브 픽셀들 중에서 가장 먼저 데이터 전압을 충전하기 때문에 다른 컬러의 서브 픽셀들에 비하여 충전양이 작다. The W subpixel W41 supplies the W data voltage supplied through the Jth data line S1 to the first pixel electrode P41 in response to the first gate pulse supplied through the I gate line G2 And a first TFT (T41). The gate of the first TFT T41 is connected to the gate connected to the I-th gate line G2 to which the first gate pulse is supplied, the drain connected to the Jth data line S1 and the source connected to the pixel electrode P41 . W subpixel charges the data voltage first among the RGBW subpixels filling the data voltages of four colors having the same polarity, so that the charging amount is smaller than that of the subpixels of the other colors.

B 서브 픽셀(B42)은 W 서브 픽셀(W31)에 이어서 B 데이터 전압을 충전한다. B 서브 픽셀(B42)은 제I+1 게이트 라인(G3)을 통해 공급되는 제2 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 R 데이터 전압을 R 서브 픽셀 내의 제2 화소 전극(P42)에 공급하는 제2 TFT(T42)를 포함한다. 제2 TFT(T42)의 게이트는 제2 게이트 펄스가 공급되는 제I+1 게이트 라인(G3)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P42)에 접속된 소스를 포함한다.The B subpixel B42 charges the B data voltage following the W subpixel W31. The B sub-pixel B42 applies the R data voltage supplied through the Jth data line S1 in response to the second gate pulse supplied through the I + 1 gate line G3 to the second pixel electrode And a second TFT (T42) for supplying the second TFT (P42). The gate of the second TFT T42 is connected to the gate connected to the (I + 1) th gate line G3 to which the second gate pulse is supplied, the drain connected to the Jth data line S1 and the pixel electrode P42 Lt; / RTI > source.

G 서브 픽셀(G43)은 B 서브 픽셀(B42)에 이어서 G 데이터 전압을 충전한다. G 서브 픽셀(G43)은 제I+2 게이트 라인(G4)을 통해 공급되는 제3 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 G 데이터 전압을 제3 화소 전극(P43)에 공급하는 제3 TFT(T43)를 포함한다. 제3 TFT(T43)의 게이트는 제3 게이트 펄스가 공급되는 제I+2 게이트 라인(G4)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P43)에 접속된 소스를 포함한다. The G subpixel G43 charges the G data voltage following the B subpixel B42. The G subpixel G43 applies the G data voltage supplied through the Jth data line S1 to the third pixel electrode P43 in response to the third gate pulse supplied through the I + And a third TFT (T43) for supplying the third TFT The gate of the third TFT T43 is connected to the gate connected to the I + 2 gate line G4 to which the third gate pulse is supplied, the drain connected to the Jth data line S1, and the pixel electrode P43 Lt; / RTI > source.

R 서브 픽셀(R44)은 G 서브 픽셀(G43)에 이어서 R 데이터 전압을 충전한다. R 서브 픽셀(R44)은 제I+3 게이트 라인(G5)을 통해 공급되는 제4 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 R 데이터 전압을 제4 화소 전극(P44)에 공급하는 제4 TFT(T44)를 포함한다. 제4 TFT(T44)의 게이트는 제4 게이트 펄스가 공급되는 제I+3 게이트 라인(G5)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P44)에 접속된 소스를 포함한다.The R subpixel R44 charges the R data voltage following the G subpixel G43. The R sub-pixel R44 applies the R data voltage supplied through the Jth data line S1 to the fourth pixel electrode P44 in response to the fourth gate pulse supplied through the I + 3 gate line G5 And a fourth TFT T44 for supplying the second TFT T44. The gate of the fourth TFT T44 is connected to the gate connected to the (I + 3) th gate line G5 to which the fourth gate pulse is supplied, the drain connected to the Jth data line S1, and the pixel electrode P44 Lt; / RTI > source.

소스 드라이브 IC는 2 수평 기간 주기로 4 컬러 데이터 전압의 극성을 반전시킨다. 픽셀 어레이는 수평 및 수직 방향(x, y)을 따라 1 도트 단위로 데이터 전압의 극성이 반전되는 픽셀들과, 2 도트 단위로 데이터 전압의 극성이 반전되는 픽셀들을 포함한다. The source drive IC inverts the polarity of the four-color data voltage in two horizontal period periods. The pixel array includes pixels whose polarities of the data voltages are inverted in units of one dot along the horizontal and vertical directions (x, y) and pixels whose polarities of the data voltages are inverted in units of two dots.

게이트 구동부(104)는 타이밍 콘트롤러(20)의 제어 하에 게이트 라인들(G1~Gn)에 게이트 펄스를 순차적으로 공급한다. 게이트 구동부(104)로부터 출력된 게이트 펄스는 픽셀들에 충전될 정극성/부극성 비디오 데이터 전압에 동기된다. 게이트 구동부(104)는 IC 비용을 줄이기 위하여, GIP 회로로 구현될 수 있다. The gate driver 104 sequentially supplies gate pulses to the gate lines G1 to Gn under the control of the timing controller 20. [ The gate pulse output from the gate driver 104 is synchronized with the positive / negative polarity video data voltages to be charged to the pixels. The gate driver 104 may be implemented as a GIP circuit to reduce IC cost.

게이트 구동부(104)의 출력 채널들은 교차되는 부분 없이 게이트 라인들(G1~Gn)에 연결된다. 게이트 구동부(14)는 데이터 전압에 동기되는 게이트 펄스를 게이트 라인들(G1)에 순차적으로 공급한다. 게이트 펄스는 제1 게이트 라인(G1) 부터 인가되기 시작하여 순차적으로 게이트 라인들(G1~Gn)에 인가된다. The output channels of the gate driver 104 are connected to the gate lines G1 to Gn without intersection. The gate driver 14 sequentially supplies gate pulses synchronized with the data voltages to the gate lines G1. The gate pulse starts to be applied from the first gate line G1 and is sequentially applied to the gate lines G1 to Gn.

타이밍 콘트롤러(20)는 호스트 시스템(24)으로부터 입력 영상 데이터와 동기되는 타이밍 신호들을 바탕으로 데이터 구동부(102)와 게이트 구동부(104)의 동작 타이밍을 제어한다. 타이밍 콘트롤러(20)는 픽셀 어레이의 극성을 제어하기 위한 극성제어신호(POL)를 데이터 구동부(102)의 소스 드라이브 IC들 각각에 전송할 수 있다. 타이밍 콘트롤러(20)는 화이트 게인 산출 알고리즘을 이용하여 입력 영상의 RGB 데이터를 RGBW 데이터로 변환할 수 있다. The timing controller 20 controls the operation timings of the data driver 102 and the gate driver 104 based on the timing signals synchronized with the input image data from the host system 24. [ The timing controller 20 may transmit a polarity control signal POL to each of the source drive ICs of the data driver 102 to control the polarity of the pixel array. The timing controller 20 can convert the RGB data of the input image into the RGBW data using the white gain calculation algorithm.

도 30a 내지 도 30h는 본 발명의 제3 및 제4 실시예에 따른 픽셀 어레이 충전 순서를 적용한 다양한 예를 보여 주는 도면들이다. 도 30a 내지 도 30h는 실험을 통해 RGBW 타입의 DRD 표시장치에서 게이트 펄스의 중첩, 데이터 라인과 화소 전극 간의 기생 용량(Cdp), 이웃한 화소 전극들 간의 기생 용량(Cpp) 등의 차이로 인한 픽셀들간의 휘도 차이가 없고, 플리커와 크로스토크가 없는 8 개의 구동 방법이다. FIGS. 30A to 30H are views showing various examples of applying the pixel array charging sequence according to the third and fourth embodiments of the present invention. FIGS. 30A to 30H illustrate the results of experiments in which, in an RGBW-type DRD display device, a pixel due to a difference of a gate pulse, a parasitic capacitance Cdp between a data line and a pixel electrode, a parasitic capacitance Cpp between adjacent pixel electrodes, And there are eight driving methods without flicker and crosstalk.

본 발명의 RGBW 타입 DRD 표시장치는 도 30a 내지 도 30h와 같은 구동 방법을 조합한 방법으로 구동될 수 있다. The RGBW type DRD display device of the present invention can be driven by a combination of the driving methods as shown in FIGS. 30A to 30H.

도 31a 내지 도 32c는 본 발명의 제3 실시예에 따른 픽셀 어레이 충전 순서를 적용한 픽셀 어레이의 극성과 픽셀의 충전양을 보여 주는 도면들이다. 도 31a 내지 도 31c는 기수 번째 프레임 기간에 RGBW 타입 DRD 표시장치의 구동 방법으로 적용된 예이다. 도 31a 내지 도 31c의 구동 방법은 도 30c 및 도 30f의 구동 방법을 응용한 것이다. 도 32a 내지 도 32c는 우수 번째 프레임 기간에 RGBW 타입 DRD 표시장치의 구동 방법으로 적용된 예이다. 도 32a 내지 도 32c의 구동 방법은 도 30b 및 도 30h의 구동 방법을 응용한 것이다. FIGS. 31A to 32C are views showing the polarity of the pixel array and the amount of charge of the pixel to which the pixel array charging sequence according to the third embodiment of the present invention is applied. Figs. 31A to 31C are examples in which the RGBW type DRD display device is applied as a driving method in the odd-numbered frame period. The driving method of Figs. 31A to 31C applies the driving method of Figs. 30C and 30F. 32A to 32C are examples of application of the method for driving the RGBW type DRD display device in the odd-numbered frame period. The driving method of Figs. 32A to 32C is applied to the driving method of Figs. 30B and 30H.

도 31a 내지 도 32c를 참조하면, 제1 내지 제4 극성제어신호들은 1 수평기간 만큼 위상이 지연된다. 제1 내지 제4 극성제어신호들은 2 수평 기간 주기로 반전된다. 제2 극성제어신호는 제1 극성제어신호에 비하여 1 수평 기간 만큼 위상이 지연된다. 제3 극성제어신호는 제2 극성제어신호에 비하여 1 수평 기간 만큼 위상이 지연되어 제1 극성제어신호의 역위상으로 발생된다. 제4 극성제어신호는 제3 극성제어신호에 비하여 1 수평 기간 만큼 위상이 지연되어 제2 극성제어신호의 역위상으로 발생된다. 이러한 극성제어신호들은 매 프레임 기간마다 반전된다. 따라서, 제1 데이터 라인(S1)을 통해 픽셀들에 공급되는 4 컬러 데이터 전압의 극성 반전 시점과, 제2 데이터 라인(S2)를 통해 픽셀들에 공급되는 4 컬러 데이터 전압들의 극성 반전 시점이 1 수평 기간 만큼 차이가 있다. 제3 데이터 라인(S3)을 통해 픽셀들에 공급되는 4 컬러 데이터 전압의 극성은 제1 데이터 라인(S1)을 통해 픽셀들에 공급되는 그 것과 상반된다. 제4 데이터 라인(S4)을 통해 픽셀들에 공급되는 4 컬러 데이터 전압의 극성은 제2 데이터 라인(S2)을 통해 픽셀들에 공급되는 그 것과 상반된다. Referring to FIGS. 31A to 32C, the first to fourth polarity control signals are delayed in phase by one horizontal period. The first to fourth polarity control signals are inverted into two horizontal period periods. The second polarity control signal is delayed in phase by one horizontal period compared to the first polarity control signal. The third polarity control signal is generated in a reverse phase of the first polarity control signal by delaying the phase by one horizontal period compared with the second polarity control signal. The fourth polarity control signal is delayed in phase by one horizontal period relative to the third polarity control signal and is generated in a reverse phase of the second polarity control signal. These polarity control signals are inverted every frame period. Therefore, when the polarity inversion time of the four-color data voltages supplied to the pixels through the first data line S1 and the polarity inversion time of the four-color data voltages supplied to the pixels through the second data line S2 are 1 There is a difference by horizontal period. The polarity of the four-color data voltage supplied to the pixels through the third data line S3 is opposite to that supplied to the pixels through the first data line Sl. The polarity of the four-color data voltage supplied to the pixels through the fourth data line S4 is opposite to that supplied to the pixels through the second data line S2.

기수 번째 프레임 기간 동안 픽셀 어레이의 극성 패턴은 도 31a와 같다. 기수 번째 프레임 기간 동안, 제1 로 라인(L1)의 수평 극성 패턴은 제1 서브 픽셀(W+)부터 제8 서브 픽셀(B-)까지의 순서로 볼 때 "+ - + + - + - - "이다. 제2 로 라인(L2)의 수평 극성 패턴은 제1 서브 픽셀(G+)부터 제8 서브 픽셀(R-)까지의 순서로 볼 때 "+ + - + - - + -"이다. 제3 로 라인(L3)의 수평 극성 패턴은 제1 서브 픽셀(W-)부터 제8 서브 픽셀(B+)까지의 순서로 볼 때 "- + - - + - + +"이다. 제4 로 라인(L4)의 수평 극성 패턴은 제1 서브 픽셀(G-)부터 제8 서브 픽셀(R+)까지의 순서로 볼 때 "- - + - + + - +"이다.The polarity pattern of the pixel array during the odd-numbered frame period is shown in Fig. During the odd-numbered frame period, the horizontal polarity pattern of the first low line L1 is "+ - + + - + - -" when viewed in order from the first subpixel (W +) to the eighth subpixel (B- to be. Secondly, the horizontal polarity pattern of the line L2 is "+ + - + - - + -" in the order from the first sub-pixel G + to the eighth sub-pixel R-. Thirdly, the horizontal polarity pattern of the line L3 is "- + - - + - + +" in the order from the first subpixel W- to the eighth subpixel B +. The horizontal polarity pattern of the fourth to L4 line is "- - + - + + - +" in the order from the first subpixel G- to the eighth subpixel R +.

우수 번째 프레임 기간 동안 픽셀 어레이의 극성 패턴은 도 32a와 같다. 기수 번째 프레임 기간 동안, 제1 로 라인(L1)의 수평 극성 패턴은 제1 서브 픽셀(W-)부터 제8 서브 픽셀(B+)까지의 순서로 볼 때 "- + - - + - + +"이다. 제2 로 라인(L2)의 수평 극성 패턴은 제1 서브 픽셀(G-)부터 제8 서브 픽셀(R+)까지의 순서로 볼 때 "- - + - + + - +"이다. 제3 로 라인(L3)의 수평 극성 패턴은 제1 서브 픽셀(W+)부터 제8 서브 픽셀(B-)까지의 순서로 볼 때 "+ - + + - + - -"이다. 제4 로 라인(L4)의 수평 극성 패턴은 제1 서브 픽셀(G+)부터 제8 서브 픽셀(R-)까지의 순서로 볼 때 "+ + - + - - + -"이다.The polarity pattern of the pixel array during the odd-th frame period is shown in Fig. During the odd-numbered frame period, the horizontal polarity pattern of the first low line L1 is "- + - - + - + +" when viewed in the order from the first subpixel W- to the eighth subpixel B + to be. Secondly, the horizontal polarity pattern of the line L2 is "- - + - + + - +" in the order from the first subpixel G- to the eighth subpixel R +. Thirdly, the horizontal polarity pattern of the line L3 is " + - + + - + - - "in the order from the first subpixel W + to the eighth subpixel B-. The horizontal polarity pattern of the fourth to L4 line is " + + - + - - + - "in the order from the first subpixel G + to the eighth subpixel R-.

GIP 회로를 적용하면, 기수 번째 게이트 라인들(G1, G3...Gn-1)에 인가되는 게이트 펄스와, 우수 번째 게이트 라인들(G2, G4...Gn)에 인가되는 게이트 펄스 사이에 시간차를 줄 수 있다. When the GIP circuit is applied, a gate pulse applied to the odd-numbered gate lines (G1, G3 ... Gn-1) and a gate pulse applied to the even-numbered gate lines (G2, G4 ... Gn) Time difference can be given.

도 33은 본 발명의 제3 실시예에 따른 픽셀 어레이에서 기수 번째 게이트 라인들(G1, G3...Gn-1)을 구동한 예를 보여 주는 도면이다. 기수 번째 게이트 라인들(G1, G3...Gn-1)에 게이트 펄스를 공급하고 데이터 라인들(S1~Sn)에 화이트 계조의 데이터 전압을 공급하면, 우수 번째 컬럼 라인의 서브 필셀들이 화이트 계조로 밝게 보인다. 기수 번째 컬럼 라인들의 서브 픽셀들은 데이터 전압이 인가되지 않으므로 이전 계조가 0이면 어둡게 보인다. 기수 번째 게이트 라인들에 연결된 R 및 B 서브 픽셀들 각각의 극성이 정극성과 부극성이 균형을 이루기 때문에 공통전압의 시프트가 없어 크로스토크 없는 영상을 표시할 수 있다. 33 is a view showing an example of driving odd-numbered gate lines G1, G3, ..., Gn-1 in the pixel array according to the third embodiment of the present invention. When the gate pulses are supplied to the odd-numbered gate lines G1, G3, ..., Gn-1 and the data voltages of the white gradation level are supplied to the data lines S1 to Sn, the sub- It looks bright. The subpixels of the odd-numbered column lines are dark when the previous gray level is zero because the data voltage is not applied. Since the polarities of the R and B subpixels connected to the odd-numbered gate lines are balanced between the positive polarity and the negative polarity, there is no shift of the common voltage and an image without crosstalk can be displayed.

도 34는 본 발명의 제3 실시예에 따른 픽셀 어레이에서 우수 번째 게이트 라인들(G2, G4...Gn)을 구동한 예이다. 우수 번째 게이트 라인들(G2, G4...Gn)에 게이트 펄스를 공급하고 데이터 라인들(S1~Sn)에 화이트 계조의 데이터 전압을 공급하면, 기수 번째 컬럼 라인의 서브 필셀들이 화이트 계조로 밝게 보인다. 우수 번째 컬럼 라인들의 서브 픽셀들은 데이터 전압이 인가되지 않으므로 이전 계조가 0이면 어둡게 보인다. 우수 번째 게이트 라인들에 연결된 W 및 G 서브 픽셀들 각각의 극성이 정극성과 부극성이 균형을 이루기 때문에 공통전압(Vcom)의 시프트가 없어 크로스토크 없는 영상을 표시할 수 있다. 34 is an example of driving the odd-numbered gate lines G2, G4, ..., Gn in the pixel array according to the third embodiment of the present invention. When the gate pulses are supplied to the even-numbered gate lines G2, G4, ... Gn and the data voltages of the white gradation level are supplied to the data lines S1 to Sn, the subpixels of the odd-numbered column lines are bright see. The subpixels of the odd column lines are dark when the previous gray level is zero since the data voltage is not applied. Since the polarity of each of the W and G subpixels connected to the odd-numbered gate lines is balanced between the positive polarity and the negative polarity, a crosstalk-free image can be displayed because there is no shift of the common voltage Vcom.

W 서브 픽셀은 약충전 서브 픽셀이고, B 서브 픽셀은 중충전 서브 픽셀이다. 그리고 G 및 R 서브 픽셀들이 강충전 서브 픽셀이지만 R 서브 픽셀의 충전양이 상대적으로 더 많다. 따라서, W 및 G 서브 픽셀들의 충전양과, R 및 B 서브 픽셀들의 충전양이 비슷하기 때문에 도 33과 도 34에서 점등되는 서브 픽셀들 간의 휘도 차이가 거의 보이지 않는다. W subpixel is about charge subpixel, and B subpixel is medium charge subpixel. And the G and R subpixels are strongly charged subpixels, but the R subpixel is relatively more charged. Therefore, since the amounts of charge of the W and G subpixels are similar to that of the R and B subpixels, the luminance difference between the subpixels illuminated in FIGS. 33 and 34 is hardly visible.

도 35 및 도 36은 문제 패턴의 두 가지 형태를 예시하여 RGBW 타입 DRD 표시장치의 화질 개선 효과를 보여 주는 도면들이다. 도 35는 RWBW 타입 DRD 표시장치에 셧 다운 패턴(Shut down pattern)이 표시된 예이다. 도 36은 RWBW 타입 DRD 표시장치에 스미어 패턴(Smear pattern)이 표시된 예이다. 35 and 36 illustrate the effect of improving the picture quality of the RGBW type DRD display device by exemplifying two types of problem patterns. 35 is an example in which a shut down pattern is displayed on the RWBW type DRD display device. 36 is an example in which a smear pattern is displayed on the RWBW type DRD display device.

도 35를 참조하면, 셧 다운 패턴에서 화이트 계조의 기수 번째 픽셀 데이터과, 블랙 계조의 우수 번째 픽셀 데이터이 교번된다. 셧다운 패턴에서 RGBW 서브 픽셀들 각각에서 극성이 균형을 이루어 공통전압(Vcom)의 시프트가 없어 크로스토크 없는 영상을 구현할 수 있다. 35, the odd-numbered pixel data of the white gradation and the even-numbered pixel data of the black gradation are alternated in the shutdown pattern. The polarity is balanced in each of the RGBW subpixels in the shutdown pattern, so that there is no shift of the common voltage Vcom, and a crosstalk-free image can be realized.

도 36을 참조하면, 스미어 패턴에서, 화이트 계조를 갖는 제4J+1 및 제4J+2 픽셀 데이터와, 블랙 계조를 갖는 제4J+2 및 제4J+3 픽셀 데이터가 교번된다. 스미더 패턴 RGBW 서브 픽셀들 각각에서 극성이 균형을 이루어 공통전압(Vcom)의 시프트가 없어 크로스토크 없는 영상을 구현할 수 있다. Referring to Fig. 36, fourth j + 1 and fourth j + 2 pixel data having white gradations and fourth j + 2 and fourth j + 3 pixel data having black gradations are alternated in the smear pattern. The polarity is balanced in each of the Sumider pattern RGBW subpixels, so that there is no shift of the common voltage Vcom, and a crosstalk-free image can be realized.

본 발명의 제3 및 제4 실시예에 따른 픽셀 어레이들은 극성 치우침이 블록들 간에 상쇄될 수 있도록 도 18과 같이 극성 패턴이 상반된 다수의 블록들로 분할될 수 있다. 본 발명의 제3 및 제4 실시예에 따른 픽셀 어레이에서, 감마 보정부(22)는 도 12와 같은 감마 커브를 바탕으로 RGBW 데이터를 변조하여 각 컬러별로 감마 보정할 수 있다. The pixel arrays according to the third and fourth embodiments of the present invention can be divided into a plurality of blocks having opposite polarity patterns as shown in Fig. 18 so that the polarity shift can be canceled between the blocks. In the pixel array according to the third and fourth embodiments of the present invention, the gamma correction unit 22 modulates RGBW data based on the gamma curve as shown in FIG. 12 and performs gamma correction on each color.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

100 : 표시패널 102 : 데이터 구동부
104 : 게이트 구동부 20 : 타이밍 콘트롤러
22 : 감마 보정부100: display panel 102: data driver
104: Gate driver 20: Timing controller
22: gamma correction unit

Claims (18)

다수의 데이터 라인들, 다수의 게이트라인들, 도트 인버젼 형태로 극성이 반전되고 이웃한 서브 픽셀들이 하나의 데이터 라인을 공유하는 픽셀 어레이를 포함한 표시장치에 있어서,
서브 픽셀들에 충전될 데이터 전압을 발생하고, 상기 데이터 전압의 극성을 미리 설정된 시간 주기로 반전시켜 상기 데이터 라인들에 공급하는 데이터 구동부; 및
상기 데이터 전압에 동기되는 게이트 펄스를 게이트 라인들에 공급하는 게이트 구동부를 포함하고,
상기 데이터 구동부로부터 동일 극성을 갖는 데이터 전압이 연속으로 출력되는 기간 동안, 백색 서브 픽셀이 백색 데이터 전압을 충전한 후, 다른 컬러의 서브 픽셀들이 데이터 전압을 충전하는 표시장치. 1. A display device including a plurality of data lines, a plurality of gate lines, a pixel array in which polarities are inverted in dot-inversion form, and neighboring subpixels share one data line,
A data driver for generating a data voltage to be charged in the subpixels, inverting the polarity of the data voltage by a predetermined time period, and supplying the inverted data voltage to the data lines; And
And a gate driver for supplying a gate pulse synchronized with the data voltage to the gate lines,
Wherein during the period in which the data voltage having the same polarity is continuously output from the data driver, the white subpixel charges the white data voltage, and then the subpixels of the other colors charge the data voltage. 제 1 항에 있어서,
상기 데이터 구동부로부터 동일 극성을 갖는 데이터 전압이 연속으로 출력되는 기간 동안, 상기 백색 서브 픽셀이 백색 데이터 전압을 충전한 후, 상기 백색 서브 픽셀을 제외한 다른 컬러의 서브 픽셀들은 적색 서브 픽셀, 청색 서브 픽셀 및 녹색 서브 픽셀 순서로 데이터 전압을 충전하는 표시장치. The method according to claim 1,
The white subpixel charges the white data voltage, and the subpixels of the other colors except for the white subpixel are connected to the red subpixel, the blue subpixel, and the blue subpixel, And the green subpixel in order. 제 2 항에 있어서,
상기 백색 서브 픽셀은 상기 표시패널의 제K(K는 0과 양의 정수)+1 로 라인에 배치되고,
상기 적색 서브 픽셀은 상기 표시패널의 제K+3 로 라인에 배치되고,
상기 청색 서브 픽셀은 상기 표시패널의 제K+2 로 라인에 배치되고,
상기 녹색 서브 픽셀은 상기 표시패널의 제K+4 로 라인에 배치되는 표시장치. 3. The method of claim 2,
The white subpixel is arranged in a line at K (K is a positive integer with 0) +1 of the display panel,
The red subpixel is arranged in a line at (K + 3) th of the display panel,
The blue subpixel is arranged in a line on the (K + 2) th display panel,
And the green subpixel is arranged in a line at (K + 4) th of the display panel. 제 3 항에 있어서,
상기 백색 서브 픽셀은,
제I(I는 양의 정수) 게이트 라인을 통해 공급되는 제1 게이트 펄스에 응답하여 제J(J는 양의 정수) 데이터 라인을 통해 공급되는 상기 백색 데이터 전압을 상기 백색 서브 픽셀 내의 제1 화소 전극에 공급하는 제1 박막트랜지스터를 포함하고,
상기 적색 서브 픽셀은,
제I+1 게이트 라인을 통해 공급되는 제2 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 적색 데이터 전압을 상기 적색 서브 픽셀 내의 제2 화소 전극에 공급하는 제2 박막트랜지스터를 포함하고,
상기 청색 서브 픽셀은,
제I+2 게이트 라인을 통해 공급되는 제3 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 청색 데이터 전압을 상기 청색 서브 픽셀 내의 제3 화소 전극에 공급하는 제3 박막트랜지스터를 포함하고,
상기 녹색 서브 픽셀은,
상기 I+3 게이트 라인을 통해 공급되는 제4 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 녹색 데이터 전압을 상기 녹색 서브 픽셀 내의 제4 화소 전극에 공급하는 제4 박막트랜지스터를 포함하는 표시장치. The method of claim 3,
The white sub-
The white data voltage supplied through a J (J is a positive integer) data line in response to a first gate pulse supplied through a first I (I is a positive integer) gate line is supplied to a first pixel And a first thin film transistor for supplying a voltage to the electrode,
The red sub-
And a second thin film transistor for supplying a red data voltage supplied through the Jth data line to a second pixel electrode in the red subpixel in response to a second gate pulse supplied through the (I + 1) -th gate line,
The blue sub-
And a third thin film transistor for supplying a blue data voltage supplied through the Jth data line to a third pixel electrode in the blue subpixel in response to a third gate pulse supplied through the (I + 2) th gate line,
The green sub-
And a fourth thin film transistor for supplying a green data voltage supplied through the Jth data line to a fourth pixel electrode in the green subpixel in response to a fourth gate pulse supplied through the I + Device. 제 1 항에 있어서,
상기 데이터 구동부로부터 동일 극성을 갖는 데이터 전압이 연속으로 출력되는 기간 동안, 상기 백색 서브 픽셀이 백색 데이터 전압을 충전한 후, 상기 백색 서브 픽셀을 제외한 다른 컬러의 서브 픽셀들은 청색 서브 픽셀, 적색 서브 픽셀 및 녹색 서브 픽셀 순서로 데이터 전압을 충전하는 표시장치. The method according to claim 1,
Wherein the white subpixel charges the white data voltage during a period in which the data voltage having the same polarity is continuously output from the data driver, and then the subpixels of the other colors except for the white subpixel are blue subpixels, And the green subpixel in order. 제 5 항에 있어서,
상기 백색 서브 픽셀은 상기 표시패널의 제K(K는 0과 양의 정수)+1 로 라인에 배치되고,
상기 청색 서브 픽셀은 상기 표시패널의 제K+3 로 라인에 배치되고,
상기 적색 서브 픽셀은 상기 표시패널의 제K+2 로 라인에 배치되고,
상기 녹색 서브 픽셀은 상기 표시패널의 제K+4 로 라인에 배치되는 표시장치. 6. The method of claim 5,
The white subpixel is arranged in a line at K (K is a positive integer with 0) +1 of the display panel,
The blue subpixel is arranged in a line at (K + 3) th of the display panel,
The red subpixel is arranged in a line at (K + 2) th display panel,
And the green subpixel is arranged in a line at (K + 4) th of the display panel. 제 3 항에 있어서,
상기 백색 서브 픽셀은,
제I(I는 양의 정수) 게이트 라인을 통해 공급되는 제1 게이트 펄스에 응답하여 제J(J는 양의 정수) 데이터 라인을 통해 공급되는 상기 백색 데이터 전압을 상기 백색 서브 픽셀 내의 제1 화소 전극에 공급하는 제1 박막트랜지스터를 포함하고,
상기 청색 서브 픽셀은,
제I+1 게이트 라인을 통해 공급되는 제2 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 청색 데이터 전압을 상기 청색 서브 픽셀 내의 제2 화소 전극에 공급하는 제2 박막트랜지스터를 포함하고,
상기 적색 서브 픽셀은,
제I+2 게이트 라인을 통해 공급되는 제3 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 적색 데이터 전압을 상기 적색 서브 픽셀 내의 제3 화소 전극에 공급하는 제3 박막트랜지스터를 포함하고,
상기 녹색 서브 픽셀은,
상기 I+3 게이트 라인을 통해 공급되는 제4 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 녹색 데이터 전압을 상기 녹색 서브 픽셀 내의 제4 화소 전극에 공급하는 제4 박막트랜지스터를 포함하는 표시장치. The method of claim 3,
The white sub-
The white data voltage supplied through a J (J is a positive integer) data line in response to a first gate pulse supplied through a first I (I is a positive integer) gate line is supplied to a first pixel And a first thin film transistor for supplying a voltage to the electrode,
The blue sub-
And a second thin film transistor for supplying a blue data voltage supplied through the Jth data line to the second pixel electrode in the blue subpixel in response to a second gate pulse supplied through the (I + 1) -th gate line,
The red sub-
And a third thin film transistor for supplying a red data voltage supplied through the Jth data line to a third pixel electrode in the red subpixel in response to a third gate pulse supplied through the (I + 2) th gate line,
The green sub-
And a fourth thin film transistor for supplying a green data voltage supplied through the Jth data line to a fourth pixel electrode in the green subpixel in response to a fourth gate pulse supplied through the I + Device. 제 1 항에 있어서,
상기 픽셀 어레이는 수평 및 수직 방향을 따라 1 도트 단위로 데이터 전압의 극성이 반전되는 픽셀들과, 2 도트 단위로 데이터 전압의 극성이 반전되는 픽셀들을 포함하는 표시장치. The method according to claim 1,
Wherein the pixel array includes pixels whose polarities of the data voltages are inverted in units of one dot along the horizontal and vertical directions and pixels whose polarities of the data voltages are inverted in units of two dots. 제 8 항에 있어서,
상기 데이터 구동부는 상기 데이터 전압의 극성을 2 수평 기간 이상 N/2(N은 표시패널의 수직 해상도) 수평 기간 이하의 주기로 반전시켜 상기 데이터 라인들에 공급하는 표시장치. 9. The method of claim 8,
Wherein the data driver inverts the polarity of the data voltage to a period of not less than two horizontal periods and less than a horizontal period of N / 2 (N is a vertical resolution of the display panel) and supplies the inverted data to the data lines. 제 9 항에 있어서,
상기 데이터 구동부는,
기수 번째 데이터 라인에 공급되는 데이터 전압의 극성 반전 시점을 우수 번째 데이터 라인에 공급되는 데이터 전압의 극성 반전 시점과 다르게 하는 표시장치. 10. The method of claim 9,
The data driver may include:
And the polarity inversion time of the data voltage supplied to the odd-numbered data line is made different from the polarity inversion time of the data voltage supplied to the odd-numbered data line. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 게이트 구동부의 출력 채널들과 상기 게이트 라인들을 연결하는 링크 배선들을 포함하고,
상기 게이트 구동부는 제1 출력 채널 부터 순차적으로 게이트 펄스를 출력하고,
상기 링크 배선들은 상기 게이트 구동부의 출력 채널들과 상기 게이트 라인들 사이에서 서로 교차되는 링크 배선들을 포함하고,
상기 게이트 라인들에 상기 게이트 펄스가 비순차적으로 공급되는 표시장치. 11. The method according to any one of claims 1 to 10,
And a plurality of gate lines connected to the gate lines,
The gate driver sequentially outputs gate pulses from the first output channel,
The link wirings include link wirings crossing each other between output channels of the gate driver and the gate lines,
And the gate pulses are supplied to the gate lines in a non-sequential manner. 제 1 항에 있어서,
상기 데이터 구동부로부터 동일 극성을 갖는 데이터 전압이 연속으로 출력되는 기간 동안, 상기 백색 서브 픽셀이 백색 데이터 전압을 충전한 후, 상기 백색 서브 픽셀을 제외한 다른 컬러의 서브 픽셀들은 청색 서브 픽셀, 녹색 서브 픽셀 및 적색 서브 픽셀 순서로 데이터 전압을 충전하는 표시장치. The method according to claim 1,
The white subpixel charges the white data voltage, and the subpixels of the other colors except for the white subpixel are sequentially supplied to the blue subpixel, the green subpixel, the green subpixel, And the red subpixel in order. 제 12 항에 있어서,
상기 백색 서브 픽셀은 상기 표시패널의 제K(K는 0과 양의 정수)+1 로 라인에서 제J(J는 양의 정수) 데이터 라인의 좌측에 배치되고,
상기 청색 서브 픽셀은 상기 표시패널의 제K+2 로 라인에서 상기 제J 데이터 라인의 우측에 배치되고,
상기 녹색 서브 픽셀은 상기 표시패널의 상기 제K+2 로 라인에서 상기 제J 데이터 라인의 좌측에 배치되며,
상기 적색 서브 픽셀은 상기 표시패널의 제K+3 로 라인에서 상기 제J 데이터 라인의 우측에 배치되는 표시장치. 13. The method of claim 12,
The white subpixel is arranged on the left side of the Jth (J is a positive integer) data line in the line with the Kth (K is positive and positive integer) +1 of the display panel,
The blue subpixel is arranged on the right side of the Jth data line in the line at (K + 2) th display panel,
The green subpixel is disposed on the left side of the Jth data line in the (K + 2) th line of the display panel,
And the red subpixel is disposed on the right side of the Jth data line on the (K + 3) th line of the display panel. 제 12 항에 있어서,
상기 백색 서브 픽셀은 상기 표시패널의 제K(K는 0과 양의 정수)+1 로 라인에서 제J(J는 양의 정수) 데이터 라인의 우측에 배치되고,
상기 청색 서브 픽셀은 상기 표시패널의 제K+2 로 라인에서 상기 제J 데이터 라인의 좌측에 배치되고,
상기 녹색 서브 픽셀은 상기 표시패널의 상기 제K+2 로 라인에서 상기 제J 데이터 라인의 우측에 배치되며,
상기 적색 서브 픽셀은 상기 표시패널의 제K+3 로 라인에서 상기 제J 데이터 라인의 좌측에 배치되는 표시장치. 13. The method of claim 12,
The white subpixel is arranged on the right side of the Jth (J is a positive integer) data line in the line with K (K is a positive integer with 0) +1 of the display panel,
The blue subpixel is arranged on the left side of the Jth data line in the line on the (K + 2) th display panel,
The green subpixel is disposed on the right side of the Jth data line in the (K + 2) th line of the display panel,
And the red subpixel is disposed on the left side of the Jth data line in the (K + 3) th line of the display panel. 제 13 항 또는 제 14 항에 있어서,
상기 백색 서브 픽셀은,
제I(I는 양의 정수) 게이트 라인을 통해 공급되는 제1 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 백색 데이터 전압을 제1 화소 전극에 공급하는 제1 박막트랜지스터를 포함하고,
상기 청색 서브 픽셀은,
제I+1 게이트 라인을 통해 공급되는 제2 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 적색 데이터 전압을 제2 화소 전극에 공급하는 제2 박막트랜지스터를 포함하고,
상기 녹색 서브 픽셀은,
제I+2 게이트 라인을 통해 공급되는 제3 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 청색 데이터 전압을 제3 화소 전극에 공급하는 제3 박막트랜지스터를 포함하고,
상기 적색 서브 픽셀은 제I+3 게이트 라인을 통해 공급되는 제4 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 R 데이터 전압을 제4 화소 전극에 공급하는 제4 박막트랜지스터를 포함하는 표시장치. The method according to claim 13 or 14,
The white sub-
And a first thin film transistor for supplying a white data voltage supplied through the Jth data line to the first pixel electrode in response to a first gate pulse supplied through a gate line (I is a positive integer)
The blue sub-
And a second thin film transistor for supplying a red data voltage supplied through the Jth data line to the second pixel electrode in response to a second gate pulse supplied through the (I + 1) -th gate line,
The green sub-
And a third thin film transistor for supplying a blue data voltage supplied through the Jth data line to the third pixel electrode in response to a third gate pulse supplied through the (I + 2) th gate line,
And the red subpixel includes a fourth thin film transistor for supplying an R data voltage supplied through the Jth data line to the fourth pixel electrode in response to a fourth gate pulse supplied through the I + Device. 제 13 항 또는 제 14 항에 있어서,
상기 데이터 구동부는 상기 데이터 전압의 극성을 2 수평 기간 이상 N/2(N은 표시패널의 수직 해상도) 수평 기간 이하의 주기로 반전시켜 상기 데이터 라인들에 공급하는 표시장치. The method according to claim 13 or 14,
Wherein the data driver inverts the polarity of the data voltage to a period of not less than two horizontal periods and less than a horizontal period of N / 2 (N is a vertical resolution of the display panel) and supplies the inverted data to the data lines. 제 13 항 또는 제 14 항에 있어서,
상기 데이터 구동부는,
기수 번째 데이터 라인에 공급되는 데이터 전압의 극성 반전 시점을 우수 번째 데이터 라인에 공급되는 데이터 전압의 극성 반전 시점과 다르게 하는 표시장치. The method according to claim 13 or 14,
The data driver may include:
And the polarity inversion time of the data voltage supplied to the odd-numbered data line is made different from the polarity inversion time of the data voltage supplied to the odd-numbered data line. 제 2 항, 제 5 항, 및 제 12 항 중 어느 한 항에 있어서,
상기 픽셀 어레이는 데이터의 극성 분포가 서로 상반된 제1 및 제2 블록들을 포함하는 표시장치.
13. The method according to any one of claims 2, 5, and 12,
Wherein the pixel array includes first and second blocks whose polarity distributions of data are opposite to each other.
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