KR20160001819A - Thin film transistor array substrate and method for manufacturing of the same - Google Patents

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Abstract

A thin film transistor array substrate according to an embodiment of the present invention comprises: a substrate; a gate electrode disposed over the substrate; a gate insulation membrane disposed over the gate electrode; an active layer disposed over the gate insulation membrane, and corresponding to the gate electrode; ohmic contact layers disposed over the active layer and separated from each other; a source electrode and drain electrode disposed on the ohmic contact layers; a metal layer disposed over each side surface of the source electrode and drain electrode; a protection membrane disposed over the source electrode and drain electrode; and a pixel electrode disposed over the protection membrane, and connected to the drain electrode. An interval between the separated ohmic contact layers is smaller than an interval between the source electrode and the drain electrode separated from each other.

Description

박막트랜지스터 어레이 기판 및 그 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND METHOD FOR MANUFACTURING OF THE SAME}TECHNICAL FIELD [0001] The present invention relates to a thin film transistor array substrate and a method of manufacturing the same. BACKGROUND ART [0002]

본 발명은 채널 길이를 저감하여 소비전력을 줄이고, 박막트랜지스터의 크기를 줄여 고해상도 모델에 적용 가능한 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
The present invention relates to a thin film transistor array substrate capable of reducing a channel length to reduce power consumption and reducing the size of a thin film transistor and applying the same to a high resolution model, and a manufacturing method thereof.

최근, 표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정표시장치(Liquid Crystal Display : LCD), 전계방출표시장치(Field Emission Display: FED), 유기전계발광표시장치(Organic Light Emitting Diode; OLED) 등과 같은 여러 가지의 디스플레이가 실용화되고 있다. 이들 중, 액정표시장치는 음극선관에 비하여 시인성이 우수하고, 평균소비전력 및 발열량이 작으며, 또한, 유기전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 차세대 표시장치로 주목받고 있다.2. Description of the Related Art In recent years, the importance of a flat panel display (FPD) has been increasing with the development of multimedia. Various displays such as a liquid crystal display (LCD), a field emission display (FED), and an organic light emitting diode (OLED) have been put into practical use. Among them, the liquid crystal display device is superior in visibility to a cathode ray tube, has a small average power consumption and a small calorific value, and the organic light emitting display has a response speed of 1 ms or less and a high response speed, , There is no problem in the viewing angle since it is self-luminescence, and it is attracting attention as a next generation display device.

액정표시장치는 박막트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식으로, 박막트랜지스터를 화소 전극에 연결하고 박막트랜지스터의 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다. 액정표시장치를 구동하기 위한 박막트랜지스터는 이동도(mobility), 누설전류(leakage current) 등과 같은 기본적인 박막트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 박막트랜지스터는 게이트 전극, 액티브층 및 소스/드레인 전극으로 구성되고, 박막트랜지스터의 액티브층은 비정질 실리콘 또는 다결정 실리콘으로 형성된다. 액티브층으로 주로 이용되는 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있다. The liquid crystal display is an active matrix method using a thin film transistor. The liquid crystal display is driven by connecting a thin film transistor to a pixel electrode, and driving the thin film transistor according to a voltage maintained by a capacitor capacitance of the thin film transistor. The thin film transistor for driving a liquid crystal display device is important not only in basic characteristics of a thin film transistor such as mobility and leakage current but also in durability and electrical reliability which can maintain a long lifetime. The thin film transistor is composed of a gate electrode, an active layer and a source / drain electrode, and the active layer of the thin film transistor is formed of amorphous silicon or polycrystalline silicon. Amorphous silicon, which is mainly used as an active layer, is advantageous in that the film forming process is simple and the production cost is low.

도 1a 내지 도 1j는 종래 박막트랜지스터 어레이 기판의 제조방법을 나타낸 도면으로, 하나의 화소영역에 대한 제조 공정별 단면도이다. 도 1a를 참조하면, 기판(10) 상에 제1 금속물질을 증착한 후 제1 마스크를 통해 게이트 전극(15)을 형성한다. 이어, 도 1b에 도시된 바와 같이, 게이트 전극(15)이 형성된 기판(10) 상에 게이트 절연막(20), 비정질 실리콘층(25), 불순물 비정질 실리콘층(27) 및 제2 금속물질층(30)을 연속적으로 형성한다. 다음, 도 1c에 도시된 바와 같이, 제2 금속물질층(30) 상에 포토레지스트층을 형성한 후 제2 마스크인 하프톤 마스크를 이용하여 포토레지스트층을 패터닝함으로써, 소스 전극과 드레인 전극이 형성될 영역에 대응하는 제1 두께부(T1)와, 소스 전극과 드레인 전극이 이격된 영역에 대응하는 제2 두께부(T2)를 포함하는 포토레지스트 패턴(PR)을 형성한다. 나머지 영역의 포토레지스트층은 제거된다. 이어, 포토레지스트 패턴(PR)을 마스크로 하여 노출된 제2 금속물질층(30)을 습식 식각하여 전극 패턴층(35)을 형성한다. 1A to 1J are views showing a conventional method of manufacturing a thin film transistor array substrate, and are cross-sectional views of one pixel region according to manufacturing processes. Referring to FIG. 1A, a first metal material is deposited on a substrate 10, and then a gate electrode 15 is formed through a first mask. 1B, a gate insulating film 20, an amorphous silicon layer 25, an impurity amorphous silicon layer 27, and a second metal material layer (not shown) are formed on the substrate 10 on which the gate electrode 15 is formed 30 are continuously formed. Next, as shown in FIG. 1C, a photoresist layer is formed on the second metal material layer 30, and then the photoresist layer is patterned using a halftone mask, which is a second mask, so that the source electrode and the drain electrode A photoresist pattern PR including a first thickness portion T1 corresponding to a region to be formed and a second thickness portion T2 corresponding to a region where the source electrode and the drain electrode are spaced apart is formed. The remaining photoresist layer is removed. Next, the exposed second metal material layer 30 is wet-etched using the photoresist pattern PR as a mask to form an electrode pattern layer 35.

다음, 도 1d에 도시된 바와 같이, 포토레지스트 패턴(PR) 외에 노출된 불순물 비정질 실리콘층(27)과 비정질 실리콘층(25)을 건식 식각하여, 액티브층(40)과 오믹 패턴(42)을 형성한다. 이어, 도 1e에 도시된 바와 같이, 포토레지스트 패턴(PR)에 애싱을 수행하여 제1 두께부(T1)의 포토레지스트 패턴(PR)을 제거하고 제2 두께부(T2)의 포토레지스트 패턴(PR)의 두께를 줄인다. 다음, 도 1f에 도시된 바와 같이, 포토레지스트 패턴(PR)을 마스크로 하여 노출된 제2 금속물질층(30)을 습식 식각하여 소스 전극(45a) 및 드레인 전극(45b)을 형성한다. 이어, 도 1g에 도시된 바와 같이, 포토레지스트 패턴(PR)을 마스크로 하여 노출된 오믹 패턴(42)을 건식 식각함으로써, 서로 이격된 오믹콘택층(43)을 형성한다. 다음, 도 1h에 도시된 바와 같이 포토레지스트 패턴(PR)을 스트립하여 제거하여 박막트랜지스터(TFT)를 제조한다. 1D, the impurity amorphous silicon layer 27 and the amorphous silicon layer 25 exposed to the outside of the photoresist pattern PR are dry-etched to form the active layer 40 and the ohmic pattern 42 . As shown in FIG. 1E, ashing is performed on the photoresist pattern PR to remove the photoresist pattern PR of the first thickness portion T1 and to remove the photoresist pattern PR of the second thickness portion T2 PR). Next, as shown in FIG. 1F, the exposed second metal material layer 30 is wet-etched using the photoresist pattern PR as a mask to form a source electrode 45a and a drain electrode 45b. Next, as shown in FIG. 1G, the ohmic contact layer 43 spaced apart from each other is formed by dry-etching the exposed ohmic pattern 42 using the photoresist pattern PR as a mask. Next, as shown in Fig. 1H, the photoresist pattern PR is stripped and removed to produce a thin film transistor (TFT).

이어, 도 1i에 도시된 바와 같이, 박막트랜지스터(TFT)을 보호하는 보호막(50)을 형성한다. 다음, 도 1j에 도시된 바와 같이, 제3 마스크를 이용하여 보호막(50)을 에칭하여 드레인 전극(45b)을 노출하는 콘택홀(55)을 형성한다. 콘택홀(55)이 형성된 기판(10) 상에 투명도전물질을 적층하고 제4 마스크를 이용하여 패터닝하여, 드레인 전극(45b)에 연결된 화소 전극(60)을 형성한다. 이로써, 4매의 마스크를 이용한 박막트랜지스터 어레이 기판이 제조된다.Next, as shown in FIG. 1I, a protective film 50 for protecting the thin film transistor (TFT) is formed. Next, as shown in FIG. 1J, the protective film 50 is etched using the third mask to form the contact hole 55 exposing the drain electrode 45b. A transparent conductive material is deposited on the substrate 10 on which the contact hole 55 is formed and patterned using the fourth mask to form the pixel electrode 60 connected to the drain electrode 45b. Thus, a thin film transistor array substrate using four masks is manufactured.

그러나, 전술한 종래 박막트랜지스터 어레이 기판의 제조방법은 액티브층의 채널 길이(channel length)가 길기 때문에 박막트랜지스터의 축소가 어렵다. 이에 따라, 채널 길이가 긴 박막트랜지스터는 고해상도 모델에 적용하기 어려운 문제점이 있다.
However, in the conventional method of manufacturing a thin film transistor array substrate, since the channel length of the active layer is long, it is difficult to reduce the size of the thin film transistor. Accordingly, there is a problem that it is difficult to apply a thin film transistor having a long channel length to a high resolution model.

본 발명은 채널 길이를 저감하여 소비전력을 줄이고, 박막트랜지스터의 크기를 줄여 고해상도 모델에 적용 가능한 박막트랜지스터 어레이 기판 및 그 제조방법을 제공한다.
The present invention provides a thin film transistor array substrate and a method of manufacturing the thin film transistor array substrate, which can reduce the channel length to reduce power consumption and reduce the size of the thin film transistor, and can be applied to a high resolution model.

상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 기판, 상기 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하며 상기 게이트 전극과 대응하는 액티브층, 상기 액티브층 상에 위치하되 서로 이격된 오믹 콘택층, 상기 오믹 콘택층 상에 위치하는 소스 전극 및 드레인 전극, 상기 소스 전극 및 드레인 전극의 각 측면에 위치하는 금속층, 상기 소스 전극 및 드레인 전극 상에 위치하는 보호막, 및 상기 보호막 상에 위치하며 상기 드레인 전극과 연결되는 화소 전극을 포함하며, 상기 오믹 콘택층이 서로 이격된 간격은 상기 소스 전극과 드레인 전극이 서로 이격된 간격보다 작은 것을 특징으로 한다.According to an aspect of the present invention, there is provided a thin film transistor array substrate comprising: a substrate; a gate electrode disposed on the substrate; a gate insulating film disposed on the gate electrode; A source electrode and a drain electrode located on the ohmic contact layer; a metal layer located on each side of the source electrode and the drain electrode; Wherein the source electrode and the drain electrode are spaced apart from each other by a distance between the source electrode and the drain electrode and a distance between the ohmic contact layer and the pixel electrode, Is smaller than the spacing.

상기 소스 전극과 상기 드레인 전극이 서로 마주보는 측면에 상기 금속층이 위치하는 것을 특징으로 한다.And the metal layer is disposed on a side surface where the source electrode and the drain electrode face each other.

상기 소스 전극과 상기 드레인 전극이 서로 마주보는 측면을 제외한 나머지 측면들과, 상기 오믹 콘택층들이 서로 마주보는 측면을 제외한 나머지 측면들과, 상기 액티브층의 측면들은 서로 일치하고, 상기 측면들에 상기 금속층이 위치하는 것을 특징으로 한다.The side surfaces of the active layer except the side where the source electrode and the drain electrode are opposite to each other and the side on which the ohmic contact layers face each other and the side faces of the active layer coincide with each other, And a metal layer is disposed.

상기 액티브층 중 상기 오믹 콘택층이 서로 이격된 간격에 대응되는 영역은 채널로 작용하는 것을 특징으로 한다.And a region of the active layer corresponding to an interval in which the ohmic contact layers are spaced apart from each other acts as a channel.

또한, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 제1 마스크를 이용하여 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 게이트 절연막, 순수 비정질 실리콘층, 불순물 비정질 실리콘층 및 제1 금속층을 형성하는 단계, 상기 제1 금속층 상에 1차 포토레지스트를 도포한 후 제2 마스크를 이용하여 노광 및 현상하여 제1 두께를 갖는 제1 포토레지스트 패턴과 제2 두께를 갖는 제2 포토레지스트 패턴을 포함하는 포토레지스트 패턴을 형성하는 단계, 상기 제1 금속층을 습식 식각하여 전극 패턴을 형성하는 단계, 상기 불순물 비정질 실리콘층과 상기 순수 비정질 실리콘층을 건식 식각하여 오믹 패턴과 액티브층을 형성하는 단계, 상기 포토레지스트 패턴을 애싱하여 제1 포토레지스트 패턴을 제거하고 제2 포토레지스트 패턴의 두께를 저감하는 단계, 상기 전극 패턴을 습식 식각하여 소스 전극과 드레인 전극을 형성하는 단계, 상기 기판 전면에 제2 금속층을 형성하는 단계, 상기 제2 금속층이 형성된 상기 기판 전면에 2차 포토레지스트를 도포한 후, 상기 포토레지스트 패턴 및 상기 제2 금속층을 마스크로 작용시켜 상기 2차 포토레지스트를 노광 및 현상함으로써 제3 포토레지스트 패턴을 형성하는 단계, 상기 제3 포토레지스트 패턴과 제2 포토레지스트 패턴을 마스크로 작용시켜 상기 제2 금속층과 상기 오믹 패턴을 건식 식각하여 오믹 콘택층을 형성하는 단계, 상기 제3 포토레지스트 패턴과 제2 포토레지스트 패턴을 스트립하는 단계, 상기 기판 상에 보호막을 형성하고 제3 마스크를 이용하여 상기 드레인 전극을 노출하는 콘택홀을 형성하는 단계, 및 상기 보호막 상에 투명도전물질을 증착하고 제4 마스크를 이용하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor array substrate, including: forming a gate electrode on a substrate using a first mask; forming a gate insulating film, a pure amorphous silicon layer, Layer and a first metal layer on the first metal layer, applying a first photoresist on the first metal layer, exposing and developing the second photoresist using a second mask to form a first photoresist pattern having a first thickness and a second photoresist pattern having a second thickness Forming a photoresist pattern including a second photoresist pattern; wet-etching the first metal layer to form an electrode pattern; dry-etching the impurity amorphous silicon layer and the pure amorphous silicon layer to form an ohmic pattern and an active layer, Forming a first photoresist pattern by ashing the photoresist pattern, removing the first photoresist pattern, Forming a source electrode and a drain electrode by wet etching the electrode pattern, forming a second metal layer on the entire surface of the substrate, forming a second metal layer on the entire surface of the substrate on which the second metal layer is formed, Forming a third photoresist pattern by exposing and developing the second photoresist using the photoresist pattern and the second metal layer as a mask to form a third photoresist pattern; Forming an ohmic contact layer by dry etching the second metal layer and the ohmic pattern by using a photoresist pattern as a mask; stripping the third photoresist pattern and the second photoresist pattern; Forming a contact hole exposing the drain electrode using a third mask, It characterized in that it comprises a; by depositing transparent conductive material on a film, and using a fourth mask to form a pixel electrode connected with the drain electrode.

본 발명의 실시예에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은 마스크의 증가 없이 추가의 금속층과 포토레지스트층을 통해 액티브층의 채널 길이를 축소할 수 있다. 이에 따라, 소비전력을 줄이고, 박막트랜지스터의 크기를 줄여 고해상도 모델에 적용 가능한 이점이 있다.
The thin film transistor array substrate and the manufacturing method thereof according to the embodiment of the present invention can reduce the channel length of the active layer through the additional metal layer and the photoresist layer without increasing the number of masks. Accordingly, there is an advantage that the power consumption can be reduced and the size of the thin film transistor can be reduced to be applied to the high resolution model.

도 1a 내지 도 1j는 종래 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 단면도.
도 2는 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 평면도.
도 3은 도 2의 박막트랜지스터 어레이 기판에서 I-I'선을 따라 자른 단면도.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 단면도.
도 5a 및 도 5b는 본 발명의 실시예에 따라 2차 포토레지스트까지 증착된 것을 나타낸 SEM 사진.
도 6은 본 발명의 실시예에 따라 제조된 박막트랜지스터 어레이 기판과 종래 기술에 따라 제조된 박막트랜지스터 어레이 기판을 비교한 도면.1A to 1J are cross-sectional views illustrating a method of manufacturing a conventional thin film transistor array substrate.
2 is a plan view of a thin film transistor array substrate according to an embodiment of the present invention.
3 is a cross-sectional view taken along the line I-I 'in the thin film transistor array substrate of FIG. 2;
4A to 4L are cross-sectional views illustrating a method of manufacturing a thin film transistor array substrate according to an embodiment of the present invention.
Figures 5A and 5B are SEM micrographs showing deposition up to a secondary photoresist in accordance with an embodiment of the present invention.
6 illustrates a comparison of a thin film transistor array substrate fabricated in accordance with an embodiment of the present invention and a thin film transistor array substrate fabricated in accordance with the prior art.

이하, 첨부한 도면들을 참조하여 본 발명의 실시 예들을 상세하게 설명하도록 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 평면도이고, 도 3은 도 2의 박막트랜지스터 어레이 기판에서 I-I'선을 따라 자른 단면도이다. 하기에서는 박막트랜지스터 어레이 기판의 예로 액정표시장치에 사용되는 박막트랜지스터 어레이 기판을 설명하기로 하고 그 중에서 하나의 화소 영역을 예로 도시하여 설명한다.FIG. 2 is a plan view of a thin film transistor array substrate according to an embodiment of the present invention, and FIG. 3 is a cross-sectional view taken along a line I-I 'in the thin film transistor array substrate of FIG. Hereinafter, a thin film transistor array substrate used in a liquid crystal display device will be described as an example of a thin film transistor array substrate, and one of the pixel regions will be described as an example.

도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판(100)은 기판(110) 상에 게이트 절연막(120)을 사이에 두고 교차하는 게이트 라인(GL) 및 데이터 라인(DL)과, 그 교차부마다 형성된 박막트랜지스터(TFT)를 구비한다. 그리고 게이트 라인(GL)과 데이터 라인(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 보호막(170)을 사이에 두고 박막트랜지스터(TFT)에 연결된 화소 전극(180)이 위치한다. 화소 전극(180)은 화소 영역에 대응하는 대략 사각형의 모양으로 이루어지나, 특별히 한정되지 않는다. 2 and 3, a thin film transistor array substrate 100 according to an embodiment of the present invention includes a substrate 110 and a gate line GL and a data line DL, and a thin film transistor (TFT) formed at each intersection. The pixel region is defined by the intersection structure of the gate line GL and the data line DL. In this pixel region, a pixel electrode 180 connected to a thin film transistor (TFT) is disposed with a protective film 170 interposed therebetween. The pixel electrode 180 has a substantially rectangular shape corresponding to the pixel region, but is not particularly limited.

박막트랜지스터(TFT)는 게이트 라인(GL)의 게이트 신호에 응답하여 데이터 라인(DL)의 화소 신호가 화소 전극(180)에 충전되어 유지하도록 한다. 이를 위해, 박막트랜지스터(TFT)는 게이트 라인(GL)에서 분기한 게이트 전극(115), 데이터 라인(DL)에서 분기된 소스 전극(138a), 소스 전극(138a)과 이격한 드레인 전극(138b), 드레인 전극(138b)과 일부 중첩되여 연결된 화소 전극(180), 그리고 게이트 절연막(120) 위에서 게이트 전극(115)과 중첩하며 소스 전극(138a)과 드레인 전극(138a) 사이에 채널을 형성하는 액티브층(137)을 포함한다. 액티브층(137)과 소스 전극(138a) 사이에 그리고 액티브층(137)과 드레인 전극(138b) 사이에는 오믹 접촉을 위한 오믹 콘택층(132)이 위치한다. 오믹 콘택층(132)은 소스 전극(138a) 하부와 드레인 전극(138b) 하부에 각각 위치하여 서로 이격되어 있다. The thin film transistor TFT responds to the gate signal of the gate line GL so that the pixel signal of the data line DL is charged and held in the pixel electrode 180. [ The thin film transistor TFT includes a gate electrode 115 branched from the gate line GL, a source electrode 138a branched from the data line DL, a drain electrode 138b spaced apart from the source electrode 138a, A pixel electrode 180 partially overlapped with the drain electrode 138b and an active layer 140 overlapping the gate electrode 115 on the gate insulating layer 120 and forming a channel between the source electrode 138a and the drain electrode 138a, Layer 137 as shown in FIG. An ohmic contact layer 132 for ohmic contact is located between the active layer 137 and the source electrode 138a and between the active layer 137 and the drain electrode 138b. The ohmic contact layer 132 is located below the source electrode 138a and below the drain electrode 138b and is spaced apart from each other.

본 발명에서는 상기 오믹 콘택층(132)이 서로 이격된 간격(D2)이 상기 소스 전극(138a)과 드레인 전극(138b)이 서로 이격된 간격(D1)보다 작은 것을 개시한다. 여기서, 오믹 콘택층(132)이 이격된 간격(D2)이 대응되는 액티브층(137)의 영역이 바로 액티브층(137)의 채널(channel)로 작용하게 된다. The distance D2 between the ohmic contact layers 132 is smaller than the distance D1 between the source electrode 138a and the drain electrode 138b. The region of the active layer 137 corresponding to the spaced distance D2 of the ohmic contact layer 132 acts as a channel of the active layer 137. [

또한, 소스 전극(138a)과 드레인 전극(138b)이 서로 마주보는 측면에 금속층(150)이 위치한다. 금속층(150)은 소스 전극(138a)과 드레인 전극(138b)이 서로 마주보는 영역에서 소스 전극(138a)과 드레인 전극(138b)의 측면들, 및 오믹 콘택층(132)의 상면에 위치한다. 또한, 소스 전극(138a)과 드레인 전극(138b)이 서로 마주보는 측면을 제외한 나머지 측면들과, 오믹 콘택층(132)들이 서로 마주보는 측면을 제외한 나머지 측면들과, 액티브층(137)의 측면들은 서로 일치하고, 이 측면들에 금속층(150)이 위치한다. In addition, the metal layer 150 is located on the side where the source electrode 138a and the drain electrode 138b face each other. The metal layer 150 is located on the side surfaces of the source electrode 138a and the drain electrode 138b and on the upper surface of the ohmic contact layer 132 in the region where the source electrode 138a and the drain electrode 138b face each other. The remaining sides except the side where the source electrode 138a and the drain electrode 138b face each other and the other side except the side where the ohmic contact layers 132 face each other and the side faces of the active layer 137 And the metal layer 150 is located on these sides.

전술한 본 발명의 박막트랜지스터(TFT)의 구조는 액티브층(137)의 채널 길이를 줄이기 위한 제조방법에 기인한 구조적인 특징으로 보다 자세한 설명은 후술하기로 한다.The structure of the thin film transistor (TFT) of the present invention described above is a structural feature due to a manufacturing method for reducing the channel length of the active layer 137, and a more detailed description will be given later.

이하, 전술한 도 2 및 도 3에 도시된 박막트랜지스터 어레이 기판에 대해 후술하는 제조방법에서 보다 자세히 설명하기로 한다. 도 4a 내지 도 4l은 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 단면도이다.Hereinafter, the thin film transistor array substrate shown in Figs. 2 and 3 will be described in more detail with reference to a manufacturing method described later. 4A to 4L are cross-sectional views illustrating a method of manufacturing a thin film transistor array substrate according to an embodiment of the present invention.

먼저, 도 4a를 참조하면, 투명한 기판(210) 상에 제1 금속물질을 증착하여 제1 금속층(미도시)을 형성한 후, 포토레지스트(photoresist)를 이용한 포토레지스트법을 수행하여 제1 금속층을 패터닝함으로써 게이트 전극(215)을 형성한다. 보다 자세하게, 투명 기판(210) 상에 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 금(Au), 은(Ag), 구리(Cu) 등과 같은 저저항의 제1 금속물질을 증착하여 제1 금속층을 형성한다. 그 다음 제1 금속층의 전면에 포토레지스트를 스핀 코팅(spin coating) 등의 용액 도포법을 이용하여 포토레지스트층(미도시)을 형성한다. 포토레지스트층 상에 제1 마스크를 배치한 후 UV(ultra violet, 자외선)를 조사하는 노광 공정을 수행한다. 노광된 포토레지스트층에 액상의 현상액을 도포하고 노광된 포토레지스트층을 제거하는 현상 공정을 수행하여 포토레지스트 패턴을 형성한다. Referring to FIG. 4A, a first metal layer is formed on a transparent substrate 210 to form a first metal layer (not shown), and then a photoresist process using a photoresist is performed to form a first metal layer The gate electrode 215 is formed. More specifically, on the transparent substrate 210, a low resistance material such as Cr, molybdenum, aluminum, titanium, gold, silver, copper, 1 metal material is deposited to form a first metal layer. Next, a photoresist layer (not shown) is formed on the entire surface of the first metal layer using a solution coating method such as spin coating. After the first mask is placed on the photoresist layer, an exposure process is performed to irradiate UV (ultra violet). A development process of applying a liquid developer to the exposed photoresist layer and removing the exposed photoresist layer is performed to form a photoresist pattern.

전술한 포토레지스트 재료는 포지티브형(positive type)과 네거티브(negative type)으로 나눌 수 있는 포지티브형은 UV가 조사된 부분이 현상액에 의해 제거되는 메커니즘을 가지고 네거티브형은 UV가 조사된 부분이 현상액에 의해 제거되지 않고 조사되지 않은 부분이 제거되는 메커니즘을 가진다. 본 발명에서는 포지티브형 포토레지스트를 예로 설명하나, 네거티브형 포토레지스트를 사용하여도 무방하다. The above-mentioned photoresist material has a mechanism in which a portion irradiated with UV light is removed by a developer, and a portion irradiated with UV light is applied to a developer in a positive type which can be divided into a positive type and a negative type. And the unexposed portion is removed. In the present invention, a positive photoresist is described as an example, but a negative photoresist may be used.

이후, 포토레지스트 패턴에 의해 노출된 제1 금속층을 식각액으로 식각하여 제거함으로써 게이트 전극(215)을 형성한다. 그리고 게이트 전극(215) 상에 남아 있는 포토레지스트 패턴을 스트립(strip)하여 제거함으로써 포토레지스트법을 이용한 게이트 전극(215)이 형성된다. 이때, 기판(210) 상에 형성된 게이트 전극(215)은 전술한 제1 금속물질을 이용하여 단층 또는 둘 이상의 다층으로 형성할 수도 있다. 본 발명의 도면에서는 일 예로 단층 구조를 가지는 게이트 전극(215)을 도시하였다. Thereafter, the first metal layer exposed by the photoresist pattern is removed by etching with an etchant to form the gate electrode 215. Then, the photoresist pattern remaining on the gate electrode 215 is removed by stripping to form the gate electrode 215 using the photoresist method. At this time, the gate electrode 215 formed on the substrate 210 may be formed as a single layer or two or more layers using the first metal material. In the drawings of the present invention, a gate electrode 215 having a single-layer structure is shown as an example.

다음, 도 4b를 참조하면, 게이트 전극(215)이 형성된 기판(210) 상에 게이트 절연막(220)을 형성한다. 게이트 절연막(220)은 게이트 전극(215)을 전기적으로 절연시키는 것으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 형성할 수 있다. 이어, 게이트 절연막(220) 상에 순수 비정질 실리콘(a-Si)과 불순물 비정질 실리콘(n+ a-Si)을 순차적으로 증착하여 순수 비정질 실리콘층(225)과 불순물 비정질 실리콘층(230)을 형성한다. 이어, 불순물 비정질 실리콘층(230) 상에 제2 금속물질을 증착하여 제2 금속층(235)을 형성한다. 여기서, 제2 금속층(235)은 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 금(Au), 은(Ag), 구리(Cu) 등과 같은 저저항의 제2 금속물질로 형성되고, 이들의 단층 또는 둘 이상의 다층으로 형성할 수도 있다. 본 발명의 도면에서는 일 예로 단층 구조를 가지는 제2 금속층(235)을 도시하였다. 다음, 제2 금속층(235) 상에 포토레지스트를 도포하여 포토레지스트층(216)을 형성한다. 이어, 제2 마스크를 이용하여 포토레지스트층(216)을 패터닝한다.Next, referring to FIG. 4B, a gate insulating layer 220 is formed on the substrate 210 on which the gate electrode 215 is formed. The gate insulating film 220 electrically isolates the gate electrode 215 and may be formed of a silicon oxide film (SiOx), a silicon nitride film (SiNx), or a multilayer thereof. Subsequently, pure amorphous silicon (a-Si) and impurity amorphous silicon (n + a-Si) are sequentially deposited on the gate insulating layer 220 to form a pure amorphous silicon layer 225 and an impurity amorphous silicon layer 230 . Next, a second metal material is deposited on the impurity amorphous silicon layer 230 to form a second metal layer 235. Here, the second metal layer 235 may be a second metal layer 235 having a low resistance such as Cr, molybdenum, aluminum, titanium, gold, silver, copper, Or may be formed of a single layer or two or more of these layers. In the drawings of the present invention, a second metal layer 235 having a single-layer structure is shown as an example. Next, a photoresist is applied on the second metal layer 235 to form a photoresist layer 216. The photoresist layer 216 is then patterned using a second mask.

보다 자세하게, 포토레지스트층(216) 상에 하프톤 마스크(half-tone mask)인 제2 마스크(HFM)를 배치한다. 제2 마스크(HFM)는 빛이 투과되는 투과영역(217a), 빛이 차단되는 차단영역(217c) 및 빛의 투과되는 양이 조절되는 반투과영역(217b)이 구비된다. 이어, 제2 마스크(HFM) 상에서 기판(210)을 향해 UV를 조사하는 노광 공정을 수행한다. 이때, 제2 마스크(HFM)의 배치는 제2 마스크(HFM)의 차단영역(217c)이 액티브층, 소스 전극 및 드레인 전극이 형성될 부분에 대응되고, 반투과영역(217b)이 소스 전극과 드레인 전극 사이의 이격된 부분이 형성되는 부분에 대응되며, 투과영역(217a)이 나머지 영역에 대응되도록 배치한다. 따라서, 차단영역(217c)에 대응되는 액티브층, 소스 전극 및 드레인 전극이 형성될 부분은 UV가 조사되지 않고, 투과영역(217a)에 대응되는 나머지 부분은 UV가 조사되고, 반투과영역(217b)에 대응되는 소스 전극과 드레인 전극 사이의 이격된 부분이 형성되는 부분 UV의 양이 조절되어 조사된다.In more detail, a second mask (HFM), which is a half-tone mask, is disposed on the photoresist layer 216. The second mask HFM includes a transmissive area 217a through which light is transmitted, a blocking area 217c through which light is blocked, and a semi-transmissive area 217b where the amount of light transmitted is controlled. Next, an exposure process for irradiating UV onto the substrate 210 on the second mask (HFM) is performed. At this time, the arrangement of the second mask HFM corresponds to the portion where the active layer, the source electrode and the drain electrode are to be formed, the blocking region 217c of the second mask HFM corresponds to the portion where the semi- Drain electrodes are formed, and the transmissive region 217a corresponds to the remaining region. Therefore, UV is not irradiated to the portion where the active layer, the source electrode, and the drain electrode corresponding to the blocking region 217c are formed, the remaining portion corresponding to the transmissive region 217a is irradiated with UV, and the transflective region 217b The amount of the portion UV in which the spaced portion between the source electrode and the drain electrode is formed is controlled and controlled.

다음, 도 4c를 참조하면, 노광된 포토레지스트층(216)에 현상액을 도포하여 현상 공정을 수행함으로써, 포토레지스트 패턴(240)을 형성한다. 현상 공정에 의하면, 제2 금속층(235) 상에 소스 전극 및 드레인 전극이 형성될 부분에는 제1 두께의 제1 포토레지스트 패턴(244)이 형성되고, 소스 및 드레인 전극 사이의 이격된 부분이 형성될 부분에는 제1 두께보다 얇은 제2 두께의 제2 포토레지스트 패턴(242)이 형성된다. 그 외의 나머지 부분에는 포토레지스트층이 완전히 제거되어 제2 금속층(235)이 노출된다. Next, referring to FIG. 4C, a photoresist pattern 240 is formed by applying a developer to the exposed photoresist layer 216 and performing a developing process. According to the developing process, a first photoresist pattern 244 of a first thickness is formed on the second metal layer 235 where a source electrode and a drain electrode are to be formed, and a spaced portion between the source and drain electrodes is formed A second photoresist pattern 242 having a second thickness smaller than the first thickness is formed. And the photoresist layer is completely removed to expose the second metal layer 235.

이어, 제1 포토레지스트 패턴(244)과 제2 포토레지스트 패턴(242) 외의 노출된 제2 금속층(235)에 식각액을 이용하여 습식 식각하여 제거함으로써, 소스 전극 및 드레인 전극이 형성될 전극 패턴(237)이 형성된다. 이때, 본 발명에서는 제2 금속층의 재료를 선정하는데 있어서 식각액에 의한 식각율이 큰 재료를 사용함으로써, 상부에 위치한 포토레지스트 패턴(240)에 대해 언더컷(under cut) 형상으로 식각되도록 한다. 예를 들어, 제2 금속층이 식각율이 큰 구리 또는 구리합금으로 이루어진 경우, 다른 금속물질로 이루어진 경우보다 빠른 식각이 이루어져, 전극 패턴(237)은 전극 패턴(237) 위에 위치한 포토레지스트 패턴(240)보다 더 작은 폭으로 형성된다. Next, the exposed second metal layer 235 outside the first photoresist pattern 244 and the second photoresist pattern 242 is removed by wet etching using an etching solution to form an electrode pattern 237 are formed. At this time, in the present invention, the material of the second metal layer is selected so that the photoresist pattern 240 located on the upper portion is etched in an undercut shape by using a material having a high etch rate by the etchant. For example, when the second metal layer is made of copper or a copper alloy having a high etching rate, the electrode pattern 237 is etched faster than that of the other metal material, ). ≪ / RTI >

다음, 도 4d를 참조하면, 전극 패턴(237)이 형성된 기판(210) 상에 건식 식각을 수행하여 액티브층(227) 및 오믹 패턴(232)을 형성한다. 보다 자세하게, 포토레지스트 패턴(240) 외에 노출된 불순물 비정질 실리콘층(230)과 순수 비정질 실리콘층(225)을 건식 식각하여 제거한다. 따라서, 전극 패턴(237)과 동일한 면적을 가지는 형태로 오믹 패턴(232)과 순수 비정질 실리콘의 액티브층(227)이 형성된다. 이때, 액티브층(227), 오믹 패턴(232) 및 전극 패턴(237)의 끝단이 일치하게 된다. 4D, the active layer 227 and the ohmic pattern 232 are formed by performing dry etching on the substrate 210 on which the electrode pattern 237 is formed. More specifically, the impurity amorphous silicon layer 230 and the pure amorphous silicon layer 225 exposed outside the photoresist pattern 240 are removed by dry etching. Thus, the ohmic pattern 232 and the active layer 227 of pure amorphous silicon are formed in a shape having the same area as the electrode pattern 237. At this time, the ends of the active layer 227, the ohmic pattern 232, and the electrode pattern 237 coincide with each other.

이어, 도 4e를 참조하면, 액티브층(227), 오믹 패턴(232) 및 전극 패턴(237)이 형성된 기판(210) 상에 애싱(ashing) 공정을 수행한다. 애싱은 2 두께를 가진 제2 포토레지스트 패턴(242)의 제거와 함께 제1 포토레지스트 패턴(244)의 두께를 줄이기 위해 수행된다. 따라서, 애싱 공정에 의해, 제2 두께의 제2 포토레지스트 패턴(242)이 제거되어 전극 패턴(237)의 일부가 노출된다. 이와 동시에 제1 포토레지스트 패턴(244)은 그 두께가 줄어들어 제3 두께의 제3 포토레지스트 패턴(246)을 이루게 된다. 이때, 제3 포토레지스트 패턴(246)은 애싱에 의해 두께가 줄어들었기 때문에 그 하부에 위치한 전극 패턴(237), 오믹 패턴(232) 및 액티브층(227)의 끝단보다 더 돌출된 상태를 유지한다. 따라서, 전극 패턴(237), 오믹 패턴(232) 및 액티브층(227)은 제3 포토레지스트 패턴(246)에 대해 언더컷 형상을 유지한다.Referring to FIG. 4E, an ashing process is performed on the substrate 210 on which the active layer 227, the ohmic pattern 232, and the electrode pattern 237 are formed. Ashing is performed to reduce the thickness of the first photoresist pattern 244 with the removal of the second photoresist pattern 242 having a thickness of 2. Therefore, by the ashing process, the second photoresist pattern 242 of the second thickness is removed, and a part of the electrode pattern 237 is exposed. At the same time, the first photoresist pattern 244 is reduced in thickness to form a third photoresist pattern 246 having a third thickness. Since the thickness of the third photoresist pattern 246 is reduced by ashing, the third photoresist pattern 246 is more protruded than the end portions of the electrode pattern 237, the ohmic pattern 232, and the active layer 227 located under the third photoresist pattern 246 . Therefore, the electrode pattern 237, the ohmic pattern 232, and the active layer 227 maintain the undercut shape with respect to the third photoresist pattern 246. [

다음, 도 4f를 참조하면, 애싱된 제3 포토레지스트 패턴(246)이 형성된 기판(210) 상에 습식 식각을 수행하여, 소스 전극(238a) 및 드레인 전극(238b)을 형성한다. 보다 자세하게, 제3 포토레지스트 패턴(246)의 외부로 노출된 전극 패턴(237)을 습식 식각을 수행하여 제거함으로써, 서로 이격하는 소스 전극(238a)과 드레인 전극(238b)이 형성된다. 이때, 전극 패턴을 이루는 금속물질은 전술한 바와 같이, 식각율이 크기 때문에 다른 금속대비 상대적으로 매우 빠른 속도로 식각이 진행되어, 소스 전극(238a) 및 드레인 전극(238b)은 제3 포토레지스트 패턴(246)에 대해 언더컷 형상으로 형성된다. Next, referring to FIG. 4F, wet etching is performed on the substrate 210 on which the ashed third photoresist pattern 246 is formed to form the source electrode 238a and the drain electrode 238b. More specifically, the electrode pattern 237 exposed to the outside of the third photoresist pattern 246 is removed by wet etching to form a source electrode 238a and a drain electrode 238b which are spaced apart from each other. As described above, since the metal material forming the electrode pattern is etched at a relatively high rate relative to other metals, the source electrode 238a and the drain electrode 238b are etched at a relatively high rate, (246).

이어, 도 4g를 참조하면, 소스 전극(238a) 및 드레인 전극(238b)이 형성된 기판(210) 상에 제3 금속물질을 전면 증착하여 제3 금속층(250)을 형성한다. 제3 금속물질은 추후 불순물 비정질 실리콘의 오믹 패턴(232)이 식각되는 건식 식각 공정에서 동시에 식각되는 금속재료로 이루어진다. 본 발명에서는 몰리브덴(Mo)을 예로 설명하나 이에 한정되지 않으며, 불순물 비정질 실리콘의 오믹 패턴(232)과 동시에 식각되는 금속재료면 사용가능하다. 제3 금속층(250)은 제3 포토레지스트 패턴(246), 소스 전극(238a)과 드레인 전극(238b)의 측면, 오믹 패턴(232)의 측면, 액티브층(227)의 측면 및 게이트 절연막(220) 상에 증착된다. 이때, 제3 금속층(250)은 제3 포토레지스트 패턴(246)에 대해 소스 전극(238a)과 드레인 전극(237b)이 언더컷 형상을 이루기 때문에, 제3 포토레지스트 패턴(246)과 소스 전극(238a)의 측면이 인접한 제3 포토레지스트 패턴(246)의 하면들과, 제3 포토레지스트 패턴(246)과 드레인 전극(238b)의 측면이 인접한 제3 포토레지스트 패턴(246)의 하면들에는 증착되지 않는다. 따라서, 제3 포토레지스트 패턴(246)의 윗면에 증착된 제3 금속층(250)은 소스 전극(238a)과 드레인 전극(238b)의 측면, 오믹 패턴(232)의 측면, 액티브층(227)의 측면 및 게이트 절연막(220) 상에 증착된 제3 금속층(250)과 단절된다.Referring to FIG. 4G, a third metal layer 250 is formed on the entire surface of the substrate 210 on which the source electrode 238a and the drain electrode 238b are formed. The third metal material is made of a metal material which is simultaneously etched in a dry etching process in which the ohmic pattern 232 of the impurity amorphous silicon is etched. In the present invention, molybdenum (Mo) is used as an example, but the present invention is not limited thereto, and a metal material surface which is etched at the same time as the ohmic pattern 232 of the impurity amorphous silicon can be used. The third metal layer 250 is formed on the side surfaces of the third photoresist pattern 246, the source electrode 238a and the drain electrode 238b, the side surface of the ohmic pattern 232, the side surface of the active layer 227, ). ≪ / RTI > Since the source electrode 238a and the drain electrode 237b form an undercut shape with respect to the third photoresist pattern 246 in the third metal layer 250, the third photoresist pattern 246 and the source electrode 238a Is not deposited on the lower surfaces of the adjacent third photoresist patterns 246 and the lower surfaces of the third photoresist patterns 246 adjacent to the sides of the third photoresist patterns 246 and the drain electrodes 238b Do not. The third metal layer 250 deposited on the upper surface of the third photoresist pattern 246 is formed on the side surfaces of the source electrode 238a and the drain electrode 238b and on the side of the ohmic pattern 232, And the third metal layer 250 deposited on the side and gate insulating layers 220.

이어, 도 4h와 4i를 참조하면, 제3 금속층(250)이 형성된 기판(210) 전면에 다시 한번 포토레지스트층(260)을 도포한다. 그리고, 마스크 없이 기판(210) 전면을 노광한다. 이때, 포토레지스트층(260)은 제3 금속층(250)이 마스크로 작용하게 되어 제3 금속층(250) 외의 노출된 영역에 UV가 조사된다. 이어, 포토레지스트층(260)을 현상함으로써, 제3 포토레지스트 패턴(246)의 하부와, 제3 포토레지스트 패턴(246)을 덮는 제3 금속층(250)의 하부에 형성된 제4 포토레지스트 패턴(262)을 형성한다. 보다 자세하게, 제4 포토레지스트 패턴(262)은 제3 포토레지스트 패턴(246)의 하부에 위치하되, 제3 포토레지스트 패턴(246)을 덮는 제3 금속층(250)의 끝단과 일치하게 형성된다. 4H and 4I, a photoresist layer 260 is coated over the entire surface of the substrate 210 on which the third metal layer 250 is formed. Then, the entire surface of the substrate 210 is exposed without a mask. At this time, the photoresist layer 260 is irradiated with UV light in the exposed region other than the third metal layer 250 because the third metal layer 250 acts as a mask. The photoresist layer 260 is then developed to form a fourth photoresist pattern 244 formed on the lower portion of the third photoresist pattern 246 and on the lower portion of the third metal layer 250 covering the third photoresist pattern 246 262). The fourth photoresist pattern 262 is formed to coincide with the end of the third metal layer 250 which is located under the third photoresist pattern 246 and covers the third photoresist pattern 246.

다음, 도 4j를 참조하면, 제4 포토레지스트 패턴(262)이 형성된 기판(210)에 건식 식각 공정을 수행하여, 제4 금속층(265)과 오믹 콘택층(234)을 형성한다. 보다 자세하게, 기판(210)에 건식 식각 공정을 수행하면, 제4 포토레지스트 패턴(262)과 제3 포토레지스트 패턴(246)이 마스크로 작용하여 노출된 오믹 패턴(232)이 제거되어 오믹 콘택층(234)이 형성된다. 이와 동시에 제3 금속층(250)의 재료가 오믹 패턴(232)이 건식 식각 될때 함께 식각되는 재료로 형성되었기 때문에 노출된 제3 금속층(250) 또한 제거된다. 따라서, 소스 전극(238a)과 액티브층(227) 사이 및 드레인 전극(238b)과 액티브층(227) 사이에 각각 위치하는 오믹 콘택층(234)이 형성된다. 또한, 노출된 제3 금속층(250)이 제거되고 제4 포토레지스트 패턴(262)에 덮혀져 제거되지 않은 제4 금속층(265)이 형성된다.Next, referring to FIG. 4J, a dry etching process is performed on the substrate 210 on which the fourth photoresist pattern 262 is formed to form the fourth metal layer 265 and the ohmic contact layer 234. More specifically, when the dry etching process is performed on the substrate 210, the fourth photoresist pattern 262 and the third photoresist pattern 246 act as a mask to remove the exposed ohmic pattern 232, (234) are formed. At the same time, the exposed third metal layer 250 is also removed because the material of the third metal layer 250 is formed of a material that is etched together when the ohmic pattern 232 is dry-etched. An ohmic contact layer 234 is formed between the source electrode 238a and the active layer 227 and between the drain electrode 238b and the active layer 227. [ In addition, the exposed third metal layer 250 is removed, and the fourth photoresist pattern 262 is covered to form a fourth metal layer 265 which is not removed.

특히, 본 발명에서는, 소스 전극(238a)과 드레인 전극(238b) 사이의 이격된 영역에서 제3 포토레지스트 패턴(246)보다 제4 포토레지스트 패턴(262) 사이의 간격이 좁기 때문에 오믹 패턴(232)이 미세하게 제거된다. 즉, 오믹 패턴(232)이 제거된 간격이 바로 액티브층(227)의 채널(channel)로 작용하게 되기 때문에, 채널의 길이가 매우 짧은 액티브층(227)을 형성할 수 있게 된다.Particularly, in the present invention, since the interval between the fourth photoresist patterns 262 is narrower than the third photoresist patterns 246 in the region spaced apart from the source electrode 238a and the drain electrode 238b, the ohmic pattern 232 ) Is finely removed. That is, since the interval at which the ohmic pattern 232 is removed acts directly on the channel of the active layer 227, the active layer 227 having a very short channel length can be formed.

이어, 도 4k를 참조하면, 기판(210) 상에 존재하는 제3 포토레지스트 패턴(246)과 제4 포토레지스트 패턴(262)을 스트립하여 모두 제거함으로써, 게이트 전극(215), 액티브층(227), 오믹 콘택층(234), 소스 전극(238a), 드레인 전극(238b) 및 제4 금속층(265)이 형성된 박막트랜지스터(TFT)가 형성된다.Referring to FIG. 4K, the third photoresist pattern 246 and the fourth photoresist pattern 262 present on the substrate 210 are stripped and removed to form the gate electrode 215, the active layer 227 The ohmic contact layer 234, the source electrode 238a, the drain electrode 238b and the fourth metal layer 265 are formed.

마지막으로, 도 4l을 참조하면, 박막트랜지스터(TFT)가 형성된 기판(210) 상에 보호막(270)을 형성한다. 보호막(270)은 박막트랜지스터(TFT)를 전기적으로 절연시킴과 동시에 외부로부터 보호하는 것으로, 무기절연물질인 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 형성할 수 있다. 또한, 보호막(270)은 전술한 무기절연물질 외에 포토아크릴, 폴리이미드 등의 유기절연물질로도 형성할 수 있다. 이어, 제3 마스크를 이용하여 보호막(270)을 식각함으로써, 드레인 전극(238b)을 노출시키는 콘택홀(275)을 형성한다. Finally, referring to FIG. 4I, a protective film 270 is formed on a substrate 210 on which a thin film transistor (TFT) is formed. The passivation layer 270 electrically isolates and protects the thin film transistor TFT from the outside, and may be formed of a silicon oxide layer (SiOx), a silicon nitride layer (SiNx), or a multilayer thereof, which is an inorganic insulating material. In addition to the above-described inorganic insulating material, the protective film 270 may also be formed of an organic insulating material such as photo-acryl or polyimide. Next, the protective film 270 is etched using the third mask to form a contact hole 275 exposing the drain electrode 238b.

다음, 콘택홀(275)과 보호막(270)이 형성된 기판(210) 상에 ITO, IZO 또는 ITZO 등의 투명도전물질을 증착하여 투명도전층을 형성하고 제3 마스크를 이용하여 투명도전층을 패터닝함으로써, 드레인 전극(238b)에 연결되는 화소 전극(280)을 형성한다. 따라서, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판(200)을 제조할 수 있다.Next, a transparent conductive material such as ITO, IZO or ITZO is deposited on the substrate 210 on which the contact hole 275 and the protective film 270 are formed to form a transparent conductive layer, and the transparent conductive layer is patterned using the third mask, And the pixel electrode 280 connected to the drain electrode 238b is formed. Therefore, the thin film transistor array substrate 200 according to the embodiment of the present invention can be manufactured.

도 5a 및 도 5b는 본 발명의 실시예에 따라 2차 포토레지스트까지 증착된 것을 나타낸 SEM 사진이고, 도 6은 본 발명의 실시예에 따라 제조된 박막트랜지스터 어레이 기판과 종래 기술에 따라 제조된 박막트랜지스터 어레이 기판을 비교한 도면이다. FIGS. 5A and 5B are SEM micrographs showing deposition of a second photoresist according to an embodiment of the present invention. FIG. 6 is a cross-sectional view of a thin film transistor array substrate manufactured according to an embodiment of the present invention and a thin film transistor Transistor array substrate.

도 5a를 참조하면, 전술한 본 발명의 실시예에 따라 1차 포토레지스트(①)를 증착하고 2차 포토레지스트(②)를 증착된 것이 SEM 사진을 통해 나타난다. 도 5b를 참조하면, 1차 포토레지스트(1st PR)보다 2차 포토레지스트(2nd PR)가 더 돌출되게 형성된 것을 확인할 수 있다. 즉, 2차 포토레지스트로 형성된 제4 포토레지스트 패턴이 더 돌출됨에 따라, 제4 포토레지스트 패턴으로 패터닝되는 금속층의 간격이 좁아져 채널 길이가 더 좁게 형성된다. Referring to FIG. 5A, SEM photographs show that the first photoresist (1) is deposited and the second photoresist (2) is deposited according to the embodiment of the present invention described above. Referring to FIG. 5B, it can be seen that a second photoresist (2nd PR) is formed more protruded than the first photoresist (1st PR). That is, as the fourth photoresist pattern formed by the second photoresist further protrudes, the interval of the metal layer patterned by the fourth photoresist pattern narrows, and the channel length is formed to be narrower.

한편, 도 6을 참조하면, 도 6의 (b)에 도시된 종래 기술에 따라 제조된 박막트랜지스터 어레이 기판은 L1만큼의 채널 길이를 가지게 된다. 반면, 도 6의 (a)에 도시된 본 발명의 실시예에 따라 제조된 박막트랜지스터 어레이 기판은 L1보다 짧은 L2만큼의 채널 길이를 가지게 된다. 본 발명은 제조방법에서 전술한 바와 같이, 제3 금속층을 증착한 후 제4 포토레지스트 패턴을 더 형성함으로써, 제3 포토레지스트 패턴의 이격된 간격보다 더 좁은 이격 간격을 가지는 제4 포토레지스트 패턴을 형성할 수 있다. 도 6에 나타나는 바와 같이, 제3 포토레지스트 패턴보다 제4 포토레지스트 패턴이 D만큼 더 돌출되어 형성되기 때문에 제4 포토레지스트 패턴 간의 이격된 간격이 더 좁아지게 형성됨을 확인할 수 있었다. 따라서, 제4 포토레지스트 패턴에 따라 식각된 오믹 콘택층으로 인해 액티브층의 채널 길이가 짧아질 수 있게 된다.Referring to FIG. 6, the thin film transistor array substrate manufactured according to the conventional technique shown in FIG. 6B has a channel length of L1. On the other hand, the thin film transistor array substrate manufactured according to the embodiment of the present invention shown in FIG. 6 (a) has a channel length of L2 shorter than L1. The present invention is characterized in that a fourth photoresist pattern is formed after depositing a third metal layer as described above in the fabrication method to form a fourth photoresist pattern having a narrower spacing than the spaced spacing of the third photoresist pattern . As shown in FIG. 6, since the fourth photoresist pattern is formed to protrude by D more than the third photoresist pattern, the spacing between the fourth photoresist patterns is narrowed. Thus, the channel length of the active layer can be shortened due to the etched ohmic contact layer according to the fourth photoresist pattern.

전술한 바와 같이, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은 마스크의 증가 없이 추가의 금속층과 포토레지스트층을 통해 액티브층의 채널 길이를 축소할 수 있다. 이에 따라, 소비전력을 줄이고, 박막트랜지스터의 크기를 줄여 고해상도 모델에 적용 가능한 이점이 있다.As described above, the thin film transistor array substrate and the manufacturing method thereof according to the embodiment of the present invention can reduce the channel length of the active layer through the additional metal layer and the photoresist layer without increasing the number of masks. Accordingly, there is an advantage that the power consumption can be reduced and the size of the thin film transistor can be reduced to be applied to the high resolution model.

전술한 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은 액정표시장치 뿐만 아니라, 유기전계발광표시장치, 전기영동표시장치 등의 평판형 또는 플렉서블 표시장치에 모두 적용가능하다. The thin film transistor array substrate according to the embodiment of the present invention can be applied not only to a liquid crystal display but also to a flat panel display or a flexible display panel such as an organic light emitting display or an electrophoretic display.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood that the invention may be practiced. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. In addition, the scope of the present invention is indicated by the following claims rather than the detailed description. Also, all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included within the scope of the present invention.

100 : 박막트랜지스터 어레이 기판 110 : 기판
115 : 게이트 전극 120 : 게이트 절연막
137 : 액티브층 132 : 오믹콘택층
138a : 소스 전극 138b : 드레인 전극
150 : 금속층 170 : 보호막
180 : 화소 전극100: thin film transistor array substrate 110: substrate
115: gate electrode 120: gate insulating film
137: active layer 132: ohmic contact layer
138a: source electrode 138b: drain electrode
150: metal layer 170: protective film
180:

Claims (5)

기판;
상기 기판 상에 위치하는 게이트 전극;
상기 게이트 전극 상에 위치하는 게이트 절연막;
상기 게이트 절연막 상에 위치하며 상기 게이트 전극과 대응하는 액티브층;
상기 액티브층 상에 위치하되 서로 이격된 오믹 콘택층;
상기 오믹 콘택층 상에 위치하는 소스 전극 및 드레인 전극;
상기 소스 전극 및 드레인 전극의 각 측면에 위치하는 금속층;
상기 소스 전극 및 드레인 전극 상에 위치하는 보호막; 및
상기 보호막 상에 위치하며 상기 드레인 전극과 연결되는 화소 전극;을 포함하며,
상기 오믹 콘택층이 서로 이격된 간격은 상기 소스 전극과 드레인 전극이 서로 이격된 간격보다 작은 것을 특징으로 하는 박막트랜지스터 어레이 기판.
Board;
A gate electrode disposed on the substrate;
A gate insulating film disposed on the gate electrode;
An active layer located on the gate insulating layer and corresponding to the gate electrode;
An ohmic contact layer located on the active layer and spaced apart from each other;
A source electrode and a drain electrode located on the ohmic contact layer;
A metal layer located on each side of the source electrode and the drain electrode;
A protective film disposed on the source electrode and the drain electrode; And
And a pixel electrode located on the protective film and connected to the drain electrode,
Wherein the spacing between the ohmic contact layers is smaller than the spacing between the source electrode and the drain electrode.
제1 항에 있어서,
상기 소스 전극과 상기 드레인 전극이 서로 마주보는 측면에 상기 금속층이 위치하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
The method according to claim 1,
And the metal layer is disposed on a side surface of the source electrode and the drain electrode facing each other.
제2 항에 있어서,
상기 소스 전극과 상기 드레인 전극이 서로 마주보는 측면을 제외한 나머지 측면들과, 상기 오믹 콘택층들이 서로 마주보는 측면을 제외한 나머지 측면들과, 상기 액티브층의 측면들은 서로 일치하고,
상기 측면들에 상기 금속층이 위치하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
3. The method of claim 2,
The side surfaces of the active layer except the side on which the source electrode and the drain electrode face each other and the side surface excluding the side where the ohmic contact layers face each other,
And the metal layer is disposed on the side surfaces.
제1 항에 있어서,
상기 액티브층 중 상기 오믹 콘택층이 서로 이격된 간격에 대응되는 영역은 채널로 작용하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
The method according to claim 1,
Wherein a region of the active layer corresponding to an interval where the ohmic contact layers are spaced apart from each other acts as a channel.
기판 상에 제1 마스크를 이용하여 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 게이트 절연막, 순수 비정질 실리콘층, 불순물 비정질 실리콘층 및 제1 금속층을 형성하는 단계;
상기 제1 금속층 상에 1차 포토레지스트를 도포한 후 제2 마스크를 이용하여 노광 및 현상하여 제1 두께를 갖는 제1 포토레지스트 패턴과 제2 두께를 갖는 제2 포토레지스트 패턴을 포함하는 포토레지스트 패턴을 형성하는 단계;
상기 제1 금속층을 습식 식각하여 전극 패턴을 형성하는 단계;
상기 불순물 비정질 실리콘층과 상기 순수 비정질 실리콘층을 건식 식각하여 오믹 패턴과 액티브층을 형성하는 단계;
상기 포토레지스트 패턴을 애싱하여 제1 포토레지스트 패턴을 제거하고 제2 포토레지스트 패턴의 두께를 저감하는 단계;
상기 전극 패턴을 습식 식각하여 소스 전극과 드레인 전극을 형성하는 단계;
상기 기판 전면에 제2 금속층을 형성하는 단계;
상기 제2 금속층이 형성된 상기 기판 전면에 2차 포토레지스트를 도포한 후, 상기 포토레지스트 패턴 및 상기 제2 금속층을 마스크로 작용시켜 상기 2차 포토레지스트를 노광 및 현상함으로써 제3 포토레지스트 패턴을 형성하는 단계;
상기 제3 포토레지스트 패턴과 제2 포토레지스트 패턴을 마스크로 작용시켜 상기 제2 금속층과 상기 오믹 패턴을 건식 식각하여 오믹 콘택층을 형성하는 단계;
상기 제3 포토레지스트 패턴과 제2 포토레지스트 패턴을 스트립하는 단계;
상기 기판 상에 보호막을 형성하고 제3 마스크를 이용하여 상기 드레인 전극을 노출하는 콘택홀을 형성하는 단계; 및
상기 보호막 상에 투명도전물질을 증착하고 제4 마스크를 이용하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.Forming a gate electrode on the substrate using a first mask;
Forming a gate insulating layer, a pure amorphous silicon layer, an impurity amorphous silicon layer, and a first metal layer on the gate electrode;
Applying a first photoresist on the first metal layer, exposing and developing the first photoresist using a second mask to form a first photoresist pattern having a first thickness and a second photoresist pattern having a second thickness, Forming a pattern;
Wet-etching the first metal layer to form an electrode pattern;
Dry etching the impurity amorphous silicon layer and the pure amorphous silicon layer to form an active layer with an ohmic pattern;
Removing the first photoresist pattern by ashing the photoresist pattern and reducing the thickness of the second photoresist pattern;
Wet etching the electrode pattern to form a source electrode and a drain electrode;
Forming a second metal layer on the entire surface of the substrate;
A second photoresist is coated on the entire surface of the substrate on which the second metal layer is formed and then the photoresist pattern and the second metal layer are used as a mask to expose and develop the second photoresist to form a third photoresist pattern ;
Forming an ohmic contact layer by dry etching the second metal layer and the ohmic pattern by using the third photoresist pattern and the second photoresist pattern as a mask;
Stripping the third photoresist pattern and the second photoresist pattern;
Forming a protective film on the substrate and forming a contact hole exposing the drain electrode using a third mask; And
Depositing a transparent conductive material on the passivation layer, and forming a pixel electrode connected to the drain electrode using a fourth mask. ≪ Desc / Clms Page number 19 >
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USD937488S1 (en) 2020-10-05 2021-11-30 Jonathan R. Barnes Pair of nail clipper handles

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070076149A (en) * 2006-01-18 2007-07-24 삼성전자주식회사 Thin film transistor substrate and manufacturing method thereof
KR20130010774A (en) * 2011-07-19 2013-01-29 엘지디스플레이 주식회사 Manufacturing method of thin film transisotr array substrate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070076149A (en) * 2006-01-18 2007-07-24 삼성전자주식회사 Thin film transistor substrate and manufacturing method thereof
KR20130010774A (en) * 2011-07-19 2013-01-29 엘지디스플레이 주식회사 Manufacturing method of thin film transisotr array substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USD937488S1 (en) 2020-10-05 2021-11-30 Jonathan R. Barnes Pair of nail clipper handles

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