KR20150128106A - 출력 신호의 듀티 사이클을 조절하는 증폭 회로 - Google Patents
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Abstract
증폭 회로는 입력부, 제 1 로드부, 제 2 로드부 및 듀티 사이클 조절부를 포함할 수 있다. 상기 입력부는 입력 신호에 응답하여 출력 노드의 전압 레벨을 변경한다. 상기 제 1 로드부는 일 단이 상기 출력 노드와 연결되고, 상기 제 2 로드부는 상기 제 1 로드부의 타 단과 연결된다. 상기 듀티 사이클 조절부는 상기 제 1 및 제 2 로드부 사이와 연결되어 보정 전류를 제공한다.
Description
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 입력되는 신호를 버퍼링 또는 증폭하여 출력하는 증폭 회로에 관한 것이다.
일반적으로, 전자 회로는 마스터 장치와 슬레이브 장치를 포함하고, 상기 마스터 장치는 상기 슬레이브 장치와 데이터 통신을 수행할 수 있다. 상기 마스터는 제어신호 및 데이터를 복수의 버스를 통해 상기 슬레이브 장치로 전송할 수 있고, 상기 슬레이브 장치도 상기 마스터 장치로 제어신호 및 데이터를 복수의 버스를 통해 전송할 수 있다.
위와 같이, 상기 마스터 장치 및 슬레이브 장치는 상대방 장치로부터 전송된 신호를 수신하여 동작한다. 따라서, 상기 마스터 장치는 상기 슬레이브 장치로부터 전송된 신호를 수신하기 위한 수신 회로를 포함하고, 또한 슬레이브 장치도 상기 마스터 장치로부터 전송된 신호를 수신하기 위한 수신 회로를 포함한다.
상기 수신 회로는 전송된 신호를 버퍼링하거나 증폭할 수 있는 증폭 회로를 포함한다. 상기 수신 회로는 입력 신호를 증폭하여 출력 신호를 생성한다. 상기 입력 신호는 상기 상대방 장치로부터 전송된 신호이고, 상기 출력 신호는 상기 입력 신호를 수신하는 장치의 내부 회로로 전달될 수 있다.
상기 마스터 장치 및 슬레이브 장치 사이의 원활한 데이터 통신이 이루어지기 위해서는 상기 증폭 회로가 입력 신호로부터 상기 출력 신호를 정확하게 생성할 수 있어야 한다. 그러나, 프로세스 변수 및 전압 변수 등과 같은 다양한 변수에 의해 상기 증폭 회로의 이득 및 대역폭이 감소될 수 있다.
본 발명의 실시예는 출력 노드와 병렬로 연결되는 듀티 사이클 조절부를 포함하는 증폭 회로를 제공한다.
본 발명의 실시예에 따른 증폭 회로는 입력 신호에 응답하여 출력 노드의 전압 레벨을 변경하는 입력부; 일 단이 상기 출력 노드와 연결되는 제 1 로드부; 상기 제 1 로드부의 타 단과 연결되는 제 2 로드부; 및 상기 제 1 및 제 2 로드부 사이와 연결되어 보정 전류를 제공하는 듀티 사이클 조절부를 포함하고, 상기 출력 노드로부터 출력 신호가 생성된다.
본 발명의 실시예에 따른 증폭 회로는 제 1 전압 단과 연결되고 입력 신호에 응답하여 출력 노드의 전압 레벨을 변경하는 입력부; 제 2 전압 단 및 상기 출력 노드 사이에 연결되고, 서로 직렬로 연결되는 제 1 및 제 2 로드부; 및 상기 출력 노드와 병렬로 연결되어 보정 전류를 제공하는 듀티 사이클 조절부를 포함하고, 상기 출력 노드로부터 출력 신호가 생성된다.
본 발명의 실시예는 듀티 사이클 조절부에 의한 커패시턴스 성분의 영향을 최소화할 수 있으므로, 증폭 회로의 이득 및 대역폭을 감소시키지 않고 입력 신호에 응답하여 정확한 출력 신호가 생성될 수 있도록 한다.
도 1은 본 발명의 실시예에 따른 증폭 회로의 구성을 보여주는 도면,
도 2는 도 1에 도시된 듀티 사이클 조절부의 구성을 보여주는 블록도,
도 3은 도 2에 도시된 전류 제어부의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 증폭 회로의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 증폭 회로의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 증폭 회로의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 증폭 회로의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 듀티 사이클 조절부의 구성을 보여주는 블록도,
도 3은 도 2에 도시된 전류 제어부의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 증폭 회로의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 증폭 회로의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 증폭 회로의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 증폭 회로의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면이다.
도 1에서, 본 발명의 일 실시예에 따른 증폭 회로(1)는 입력부(110), 제 1 로드부(120), 제 2 로드부(130) 및 듀티 사이클 조절부(140)를 포함할 수 있다. 상기 증폭 회로(1)는 입력 신호(IN, INB)를 수신하고, 상기 입력 신호(IN, INB)에 응답하여 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 입력부(110)는 입력 신호(IN, INB)를 수신하고, 상기 입력 신호(IN INB)에 응답하여 출력 노드(ON1, ON2)의 전압 레벨을 변경할 수 있다. 도 1에서, 상기 입력부(110)는 제 1 전압 단과 연결될 수 있고, 상기 입력 신호(IN, INB)에 따라 상기 출력 노드(ON1, ON2)로 제공되는 전류의 양을 조절하여 상기 출력 노드(ON1, ON2)의 전압 레벨을 변경시킬 수 있다. 출력 신호(OUT, OUTB)는 상기 출력 노드(ON1, ON2)로부터 생성될 수 있다. 상기 제 1 전압 단은 전원전압(VDD)과 연결될 수 있다.
상기 제 1 로드부(120) 및 제 2 로드부(130)는 상기 출력 노드(ON1, ON2) 및 제 2 전압 단 사이에 연결될 수 있다. 상기 제 1 로드부(120)의 일 단은 상기 출력 노드(ON1, ON2)와 연결되고, 상기 제 1 로드부(120)의 타 단은 상기 제 2 로드부(130)와 연결될 수 있다. 상기 제 2 로드부(130)의 일 단은 상기 제 1 로드부(120)의 상기 타 단과 연결될 수 있고, 상기 제 2 로드부(130)의 타 단은 제 2 전압 단과 연결될 수 있다. 상기 제 2 전압 단은 접지전압과 연결될 수 있다.
상기 듀티 사이클 조절부(140)는 상기 출력 노드(ON1, ON2)와 병렬로 연결될 수 있다. 상기 듀티 사이클 조절부(140)는 상기 제 1 및 제 2 로드부(120, 130) 사이에 연결될 수 있다. 상기 듀티 사이클 조절부(140)는 상기 제 1 및 제 2 로드부(120, 130) 사이에 연결되어 상기 제 1 및 제 2 로드부(120, 130) 사이로 보정 전류(IOF1, IOF2)를 제공할 수 있다. 상기 듀티 사이클 조절부(140)는 상기 제 1 및 제 2 로드부(120, 130) 사이에 연결됨으로써, 상기 출력 노드(ON1, ON2)와 병렬로 연결될 수 있다. 상기 듀티 사이클 조절부(140)는 큰 임피던스 값을 가질 수 있지만, 상기 듀티 사이클 조절부(140)는 상기 출력 노드(ON1, ON2)와 병렬로 연결됨으로써 상기 출력 노드(ON1, ON2)에 걸리는 임피던스 값을 증가시키지 않을 수 있다.
도 1에서, 상기 제 1 로드부(120)의 저항 값은 상기 제 2 로드부(130)의 저항 값보다 상대적으로 클 수 있다. 상기 증폭 회로(1)에서 상기 출력 노드(ON1, ON2)에 걸리는 임피던스 값은 상기 제 1 및 제 2 로드부(120, 130)의 저항 값에 의해 결정될 수 있다. 이 때, 상기 제 1 로드부(120)의 저항 값을 상기 제 2 로드부(130)의 저항 값보다 크게 설정하는 경우, 상기 출력 노드(ON1, ON2)에 걸리는 임피던스 값은 상기 출력 노드(ON1, ON2)와 병렬로 연결되는 상기 듀티 사이클 조절부(140)의 임피던스의 값과 무관하게 일정한 값으로 유지될 수 있다. 즉, 상기 듀티 사이클 조절부(140)의 임피던스 값이 아무리 커지더라도, 상기 출력 노드(ON1, ON2)에 걸리는 임피던스의 값은 상기 제 1 로드부(120)의 저항 값과 실질적으로 동일할 수 있다.
도 1에서, 상기 입력 신호(IN, INB)는 제 1 입력(IN) 및 제 2 입력(INB)을 포함할 수 있고, 상기 출력 신호(OUT, OUTB)는 제 1 출력(OUT) 및 제 2 출력(OUTB)을 포함할 수 있다. 또한, 상기 출력 노드(ON1, ON2)는 상기 제 1 출력(OUT)을 출력하는 제 1 노드(ON1) 및 상기 제 2 출력(OUTB)을 출력하는 제 2 노드(ON2)를 포함할 수 있다. 상기 입력부(100)는 제 1 트랜지스터(T1), 제 2 트랜지스터(T2) 및 제 3 트랜지스터(T3)를 포함할 수 있다. 상기 제 1 내지 제 3 트랜지스터(T1-T3)는 P채널 모스 트랜지스터일 수 있다. 상기 입력 신호(IN, INB)는 제 1 입력(IN) 및 제 2 입력(INB)을 포함할 수 있고, 상기 제 1 트랜지스터(T1)는 게이트로 상기 제 1 입력(IN)을 수신한다. 상기 제 1 트랜지스터(T1)의 소스는 상기 제 3 트랜지스터(T3)의 드레인과 연결될 수 있다. 상기 제 1 트랜지스터(T1)의 드레인은 상기 제 2 노드(ON2)와 연결될 수 있다. 상기 제 2 트랜지스터(T2)는 게이트로 상기 제 2 입력(INB)을 수신한다. 상기 제 2 트랜지스터(T2)의 소스는 상기 제 3 트랜지스터(T3)의 드레인과 연결될 수 있다. 상기 제 2 트랜지스터(T2)의 드레인은 상기 제 1 노드(ON1)와 연결될 수 있다. 상기 제 3 트랜지스터(T1)는 게이트가 접지전압과 연결되고, 소스가 상기 제 1 전압 단과 연결될 수 있으며, 드레인이 상기 제 1 및 제 2 트랜지스터(T1, T2)의 소스와 공통으로 연결될 수 있다.
상기 제 1 로드부(120)는 제 1 저항(R1) 및 제 3 저항(R3)을 포함하고, 상기 제 2 로드부(130)는 제 2 저항(R2) 및 제 4 저항(R4)을 포함할 수 있다. 상기 제 1 저항(R1) 및 제 3 저항(R3)은 실질적으로 동일한 저항 값을 가질 수 있고, 상기 제 2 저항(R2) 및 상기 제 4 저항(R4)은 실질적으로 동일한 저항 값을 가질 수 있다. 상기 제 1 저항(R1)은 상기 제 2 노드(ON2) 및 상기 제 2 저항(R2) 사이에 연결될 수 있고, 상기 제 2 저항(R2)은 상기 제 1 저항(R1) 및 상기 제 2 전압 단 사이에 연결될 수 있다. 상기 제 3 저항(R3)은 상기 제 1 노드(ON1) 및 상기 제 4 저항(R4) 사이에 연결되고, 상기 제 4 저항(R4)은 상기 제 3 저항(R3) 및 상기 제 2 전압 단 사이에 연결될 수 있다. 상기 듀티 사이클 조절부(140)는 상기 제 3 및 제 4 저항(R3, R4) 사이의 노드(A) 및 상기 제 1 및 제 2 저항(R1, R2) 사이의 노드(B)와 각각 전기적 연결을 가질 수 있다.
상기 증폭 회로(1)는 차동 신호를 수신하여 차동 신호를 출력할 수 있고, 상기 제 2 입력(INB)은 상기 제 1 입력(IN)의 차동 신호일 수 있다. 마찬가지로, 상기 제 2 출력(OUTB)은 상기 제 1 출력(OUT)의 차동 신호일 수 있다. 상기 증폭 회로(1)가 로우 레벨을 갖는 제 1 입력(IN)과 하이 레벨을 갖는 제 2 입력(INB)을 수신할 때, 상기 제 1 트랜지스터(T1)는 턴온되고 상기 제 2 트랜지스터(T2)는 턴오프될 수 있다. 따라서, 상기 제 2 노드(ON2)로 상기 제 1 노드(ON1)보다 상대적으로 많은 양의 전류가 제공될 수 있고, 상기 제 2 노드(ON2)의 전압 레벨은 하이 레벨이 되고, 상기 제 1 노드(ON1)의 레벨은 로우 레벨이 될 수 있다. 따라서, 상기 제 1 노드(ON1)로부터 로우 레벨을 갖는 제 1 출력(OUT)이 생성될 수 있고, 상기 제 2 노드(ON2)로부터 하이 레벨을 갖는 상기 제 2 출력(OUTB)이 생성될 수 있다. 이 때, 상기 듀티 사이클 조절부(140)는 상기 제 1 및 제 2 로드부(120, 130) 사이의 노드(A, B)로 보정 전류(IOF1, IOF2)를 제공하여 상기 제 1 및 제 2 출력(OUT, OUTB)의 듀티 사이클을 일정하게 유지시킬 수 있다. 또한, 상기 출력 노드(ON1, ON2)에 걸리는 임피던스의 값은 상기 듀티 사이클 조절부(140)의 임피던스의 값과 무관하게 상기 제 1 로드부(120)의 저항 값으로 유지되므로, 상기 증폭 회로(1)는 상기 입력 신호(IN, INB)의 레벨에 맞추어 정확한 출력 신호(OUT, OUTB)를 생성할 수 있다.
도 2는 도 1의 듀티 사이클 조절부(140)의 구성을 보여주는 블록도이다. 도 2에서, 상기 듀티 사이클 조절부(140)는 듀티 사이클 제어부(201) 및 전류 제어부(203)를 포함할 수 있다. 상기 듀티 사이클 제어부(201)는 전류 오프셋 제어신호(IOC<0:n>)를 생성할 수 있다. 일 실시예에서, 상기 듀티 사이클 제어부(201)는 상기 출력 신호(OUT, OUTB)를 수신하여 상기 전류 오프셋 제어신호(IOC<0:n>)를 생성할 수 있다. 상기 듀티 사이클 제어부(201)는 상기 제 1 및 제 2 출력(OUT, OUTB)을 수신하고, 상기 제 1 및 제 2 출력(OUT, OUTB)의 듀티 사이클을 감지하며, 감지 결과에 기초하여 상기 전류 오프셋 제어신호(IOC<0:n>)를 생성할 수 있다. 또한, 일 실시예에서, 상기 듀티 사이클 제어부(201)는 상기 출력 신호(OUT, OUTB)를 수신하지 않고 상기 전류 오프셋 제어신호(IOC<0:n>)를 생성할 수 있다. 상기 듀티 사이클 제어부(201)는 난수 생성 장치를 포함하여 다양한 논리 값을 갖는 상기 전류 오프셋 제어신호(IOC<0:n>)를 생성할 수 있다.
상기 전류 제어부(203)는 상기 오프셋 전류 제어신호(IOC<0:n>)에 응답하여 상기 보상 전류(IOF1, IOF2)를 생성할 수 있다. 상기 전류 제어부(203)는 복수의 드라이버를 포함하고, 상기 오프셋 전류 제어신호(IOC<0:n>)에 응답하여 상기 보상 전류(IOF1, IOF2)의 양을 다양하게 변화시킬 수 있다.
도 3은 도 2의 전류 제어부(203)의 구성을 보여주는 도면이다. 도 3에서, 상기 전류 제어부(203)는 제 1 내지 제 6 드라이버(301-306) 및 제 1 내지 제 3 저항(R11-R13)을 포함할 수 있다. 상기 제 1 드라이버(310)는 제 1 전류 오프셋 제어신호(IOC<0>)를 수신하고, 상기 제 3 드라이버(303)는 제 3 전류 오프셋 제어신호(IOC<2>)를 수신하며, 상기 제 5 드라이버(305)는 제 5 전류 오프셋 제어신호(IOC<4>)를 수신할 수 있다. 상기 제 1 드라이버(301), 제 3 드라이버(303) 및 제 5 드라이버(305)는 상기 노드(A)와 공통 연결되고, 상기 노드(A)로 보상 전류(IOF1)를 제공할 수 있다. 상기 제 2 드라이버(302)는 제 2 전류 오프셋 제어신호(IOC<1>)를 수신하고, 상기 제 4 드라이버(304)는 제 4 전류 오프셋 제어신호(IOC<3>)를 수신하며, 상기 제 6 드라이버(306)는 제 6 전류 오프셋 제어신호(IOC<5>)를 수신할 수 있다. 상기 제 2 드라이버(302), 상기 제 4 드라이버(304) 및 상기 제 6 드라이버(306)는 상기 노드(B)와 공통 연결되고, 상기 노드(B)로 보상 전류(IOF2)를 제공할 수 있다.
상기 제 1 및 제 2 드라이버(301, 302)는 상기 제 1 저항(R11)과 공통 연결되고, 상기 제 3 및 제 4 드라이버(303, 304)는 상기 제 2 저항(R12)과 공통 연결되며, 상기 제 5 및 제 6 드라이버(305, 306)는 상기 제 3 저항(R13)과 공통 연결될 수 있다. 상기 제 1 내지 제 3 저항(R11-R13)은 동일한 저항 값을 가질 수 있다. 또한, 일 실시예에서 상기 제 2 저항(R12)은 상기 제 1 저항(R11)보다 작은 저항 값을 가질 수 있고, 상기 제 3 저항(R13)은 상기 제 2 저항(R12)보다 작은 저항 값을 가질 수 있다. 상기 제 1 내지 제 3 저항(R11-R13)은 각각 제 1 전압 단과 연결될 수 있다. 따라서, 상기 제 1 및 제 2 드라이버(301, 302)는 상기 제 1 및 제 2 전류 오프셋 제어신호(IOC<0:1>)에 응답하여 가장 작은 양의 전류를 상기 보상 전류(IOF1, IOF2)로 제공할 수 있고, 상기 제 5 및 제 6 드라이버(305, 306)는 상기 제 5 및 제 6 전류 오프셋 제어신호(IOC<4:5>)에 응답하여 가장 많은 양의 전류를 상기 보상 전류(IOF1, IOF2)로 제공할 수 있다. 각각의 드라이버(301-306)가 제공할 수 있는 전류의 양을 각각 다르게 설정함으로써, 각각의 노드(A, B)로 제공되는 전류의 양을 다양하게 변화시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 증폭 회로(2)의 구성을 보여주는 도면이다. 도 4에서, 상기 증폭 회로(2)는 도 1의 증폭 회로(1)와 동일한 구성을 갖지만, 입력부(410)가 연결되는 전압 단과 제 1 및 제 2 로드부(420, 430)가 연결되는 전압 단이 서로 반대이다. 입력부(410), 제 1 로드부(420), 제 2 로드부(430) 및 듀티 사이클 조절부(440)를 포함할 수 있다. 상기 입력부(410)는 제 4 내지 제 6 트랜지스터(T4-T6)를 포함할 수 있다. 상기 제 4 트랜지스터(T4)는 게이트로 제 1 입력(IN)을 수신하고, 소스가 제 6 트랜지스터(T6)의 드레인과 연결될 수 있다. 상기 제 5 트랜지스터(T5)는 게이트로 제 2 입력(INB)을 수신하고, 소스가 상기 제 6 트랜지스터(T6)의 드레인과 연결될 수 있다. 상기 제 6 트랜지스터(T6)는 게이트로 전원전압(VDD)을 수신하고, 소스가 제 2 전압 단과 연결되며, 드레인이 상기 제 4 및 제 5 트랜지스터(T4, T5)의 소스와 연결된다. 상기 입력부(410)는 도 1의 상기 입력부(110)와 다르게 상기 제 2 전압 단과 연결되므로, 상기 제 4 내지 제 6 트랜지스터(T4-T6)는 N채널 모스 트랜지스터일 수 있다.
상기 제 1 로드부(420)의 일 단은 출력 노드(ON1, ON2)와 연결되고, 상기 제 1 로드부(420)의 타 단은 상기 제 2 로드부(430)와 연결될 수 있다. 상기 제 2 로드부(430)의 일 단은 상기 제 1 로드부(420)의 타 단과 연결되고, 상기 제 2 로드부(430)의 타 단은 제 1 전압 단과 연결될 수 있다. 상기 듀티 사이클 조절부(440)는 상기 제 1 및 제 2 로드부(420, 430) 사이에 연결되어 상기 노드(A, B))로 보정 전류(IOF1, IOF2)를 제공할 수 있다.
도 5는 본 발명의 일 실시예에 따른 증폭 회로(3)의 구성을 보여주는 도면이다. 도 5에서, 상기 증폭 회로(3)는 도 1에 도시된 증폭 회로(1)와 동일한 구성을 갖지만, 다른 입력 신호를 수신한다. 상기 증폭 회로(1)는 하나의(single ended) 신호를 수신하여 차동 신호를 출력할 수 있다. 도 1에서, 상기 증폭 회로(1)의 입력부(110)는 제 1 입력(IN) 및 상기 제 1 입력(IN)과 차동 신호인 제 2 입력(INB)을 수신하지만, 도 5에서, 상기 증폭 회로(3)의 입력부(510)는 제 1 입력(IN)과 기준전압(VREF)을 수신할 수 있다. 상기 기준전압(VREF)은 하이 레벨과 로우 레벨의 중간에 해당하는 전압 레벨을 가질 수 있다. 따라서, 상기 제 1 입력(IN)이 로우 레벨이면 상기 노드(ON2)의 전압 레벨이 상대적으로 높아지므로, 상기 노드(ON1)를 통해 로우 레벨을 갖는 제 1 출력(OUT)이 생성되고, 상기 노드(ON2)를 통해 하이 레벨을 갖는 제 2 출력(OUTB)이 생성될 수 있다. 반대로, 상기 제 1 입력(IN)이 하이 레벨이면 상기 노드(ON1)의 전압 레벨이 상대적으로 낮아지므로, 상기 노드(ON1)를 통해 하이 레벨을 갖는 제 1 출력(OUT)이 생성되고, 상기 노드(ON2)를 통해 하이 레벨을 갖는 제 2 출력(OUTB)이 생성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 증폭 회로(4)의 구성을 보여주는 도면이다. 도 6에서, 상기 증폭 회로(4)는 도 1에 도시된 증폭 회로(1)와 동일한 구성을 갖지만, 제 1 로드부(620)의 구성에서 차이점을 갖는다. 도 6에서, 상기 제 1 로드부(620)는 제 5 저항(R5), 제 6 저항(R6), 제 7 트랜지스터(T7) 및 제 8 트랜지스터(T8)를 포함할 수 있다. 상기 제 5 저항(R5)의 일 단은 상기 노드(ON2) 및 상기 제 7 트랜지스터(T7)의 드레인과 연결될 수 있다. 상기 제 6 저항(R6)의 일 단은 상기 노드(ON1) 및 상기 제 8 트랜지스터(T8)의 드레인과 연결될 수 있다. 상기 제 7 트랜지스터(T7)의 게이트, 상기 제 8 트랜지스터(T8)의 게이트, 상기 제 5 저항(R5)의 타 단 및 상기 제 6 저항(R6)의 타 단은 공통 연결될 수 있다. 상기 제 7 및 제 8 트랜지스터(T7, T8)의 소스는 제 2 로드부(630)를 구성하는 저항과 각각 연결될 수 있다.
도 7은 본 발명의 일 실시예에 따른 증폭 회로(5)의 구성을 보여주는 도면이다. 도 7에서, 상기 증폭 회로(5)는 도 1에 도시된 증폭 회로(1)와 동일한 구성을 갖지만, 제 2 로드부(730)의 구성에서 차이점을 갖는다. 도 7에서, 상기 제 2 로드부(730)는 제 1 가변 로드(731) 및 제 2 가변 로드(732)를 포함할 수 있다. 상기 제 1 가변 로드(731)는 상기 노드(B)를 통해 상기 제 1 로드부(720) 및 상기 듀티 사이클 조절부(740)와 연결될 수 있다. 상기 제 2 가변 로드(732)는 상기 노드(A)를 통해 상기 제 1 로드부(720) 및 상기 듀티 사이클 조절부(740)와 연결될 수 있다. 또한, 상기 제 1 및 제 2 가변 로드(731, 732)는 상기 제 2 전압 단과 공통 연결될 수 있다. 상기 제 1 가변 로드(731)는 제 1 가변 저항 코드(RC<0:l>, l은 임의의 자연수)를 수신하고, 상기 제 1 가변 저항 코드(RC<0:l>)에 응답하여 변화되는 저항 값을 가질 수 있다. 상기 제 2 가변 로드(732)는 제 2 가변 저항 코드(RC<0:m>, m은 임의의 자연수)를 수신하고, 상기 제 2 가변 저항 코드(RC<0:m>)에 응답하여 변화되는 저항 값을 가질 수 있다. 한정하는 것은 아니지만, 일 실시예에서 상기 제 1 및 제 2 가변 저항 코드(RC<0:l>, RC<0:m>)는 상기 출력 신호의 듀티 사이클 감지 결과에 기초하여 생성될 수 있다. 일 실시예에서, 상기 제 1 및 제 2 가변 저항 코드(RC<0:l>, RC<0:m>)는 외부 컨트롤러에서 입력될 수 있고, 또는 테스트 모드 신호로 구현될 수 있다. 도시되지는 않았지만, 상기 제 1 가변 로드(731) 및 제 2 가변 로드(732)는 단위 저항을 포함하고, 상기 제 1 및 제 2 가변 저항 코드(RC<0:l>, RC<0:m>)에 각각 응답하여 턴온되는 복수의 저항 레그를 포함할 수 있다. 상기 듀티 사이클 조절부(740)에 의해 상기 노드(A, B)로 인가되는 전류의 양을 변화시키고 상기 제 1 및 제 2 가변 로드(731, 732)의 저항 값을 변화시킴으로써, 상기 증폭 회로(5)는 상기 제 1 및 제 2 출력(OUT, OUTB)의 듀티 사이클 더욱 정확하고 세밀하게 조절할 수 있다.
도 8은 본 발명의 일 실시예에 따른 시스템(1000)의 구성을 보여주는 도면이다. 도 7에서, 상기 시스템(1000)은 프로세서(1100), 메모리 컨트롤러(1200) 및 메모리 장치(1350)를 포함한다. 상기 프로세서(1100)는 칩 셋(1150)을 통해 상기 메모리 컨트롤러(1200)와 연결될 수 있고, 상기 메모리 컨트롤러(1200)는 복수의 버스를 통해 상기 메모리 장치(1350)와 연결될 수 있다. 도 7에서, 상기 프로세서(1100)는 하나인 것으로 예시되었으나, 이에 한정하는 것은 아니고, 물리적 또는 논리적으로 복수의 프로세서가 구비될 수 있다. 상기 칩 셋(1150)은 상기 프로세서(1100) 및 상기 메모리 컨트롤러(1200) 사이에서 신호가 전송되는 통신 경로를 제공할 수 있다. 상기 프로세서(1100)는 연산 동작을 수행하고, 원하는 데이터를 입출력 시키기 위해 상기 칩 셋(1150)을 통해 상기 메모리 컨트롤러(1200)로 리퀘스트 및 데이터를 전송할 수 있다.
상기 메모리 컨트롤러(1200)는 상기 복수의 버스를 통해 커맨드 신호, 어드레스 신호, 클럭 신호 및 데이터를 전송할 수 있다. 상기 메모리 장치(1350)는 상기 메모리 컨트롤러로(1200)부터 상기 신호들을 수신하여 데이터를 저장할 수 있고, 저장하고 있는 데이터를 상기 메모리 컨트롤러(1200)로 출력할 수 있다. 상기 메모리 장치(1350)는 DRAM과 같은 휘발성 메모리 장치일 수 있고, FLASH 메모리 장치, 상변화 메모리 장치(PCRAM), 저항성 메모리 장치(ReRAM), 강유전체 메모리 장치(FeRAM), 자성 메모리 장치(MRAM), 스핀 주입 자기 메모리 장치(STTRAM) 등과 같은 비휘발성 메모리일 수 있다. 또는 상기 메모리 장치(1350)는 상기 휘발성 메모리 및 비휘발성 메모리 중 2개 이상의 조합으로 구성될 수 있다.
상기 프로세서(1100) 및 상기 메모리 컨트롤러(1200) 사이에서, 상기 프로세서(1100)는 마스터 장치일 수 있고 상기 메모리 컨트롤러(1200)는 슬레이브 장치일 수 있다. 상기 프로세서(1100) 및 상기 메모리 컨트롤러(1200)는 서로 리퀘스트 및 데이터를 송수신하므로, 상기 프로세서(1100) 및 상기 메모리 컨트롤러(1200)는 상대방 장치로부터 전송된 신호를 수신하기 위한 수신 회로를 포함한다. 상기 수신 회로는 도 1 내지 도 6에 도시된 상기 증폭 회로(1, 2, 3, 4)를 포함할 수 있다.
상기 메모리 컨트롤러(1200)와 상기 메모리 장치(1350) 사이에서, 상기 메모리 컨트롤러(1200)는 마스터 장치일 수 있고 상기 메모리 장치(1350)는 슬레이브 장치일 수 있다. 상기 메모리 컨트롤러(1200)는 상기 메모리 장치(1350)로 커맨드 신호, 어드레스 신호, 클럭 신호 및 데이터를 전송하고, 상기 메모리 장치(1350)는 상기 메모리 컨트롤러(1200)로 데이터를 전송하므로, 상기 메모리 컨트롤러(1200) 및 메모리 장치(1350)는 상대방 장치로부터 전송된 신호를 수신하기 위한 수신 회로를 포함한다. 상기 수신 회로는 도 1 내지 도 6에 도시된 상기 증폭 회로(1, 2, 3, 4)를 포함할 수 있다.
도 7에서, 상기 시스템(1000)은 입출력 버스(1250), 입출력 장치(1410, 1420, 1430), 디스크 드라이버 컨트롤러(1300) 및 디스크 드라이브(1450)를 더 포함할 수 있다. 상기 칩 셋(1150)은 입출력 버스(1250)와 연결될 수 있다. 상기 입출력 버스(1250)는 상기 칩 셋(1150)으로부터 입출력 장치(1410, 1420, 1430)까지의 신호 전송을 위한 통신 경로를 제공할 수 있다. 상기 입출력 장치는 마우스(1410), 비디오 디스플레이(1420), 또는 키보드(1430)를 포함할 수 있다. 상기 입출력 버스(1250)는 상기 입출력 장치(1410, 1420, 1430)와 통신하는 어떠한 통신 프로토콜이라도 포함할 수 있다. 또한, 상기 입출력 버스(1250)는 상기 칩 셋(1150) 내부로 집적될 수 있다.
상기 디스크 드라이버 컨트롤러(1300)는 상기 칩 셋(1150)과 연결되어 동작할 수 있다. 상기 디스크 드라이버 컨트롤러(1300)는 상기 칩 셋(1150)과 하나 또는 그 이상의 디스크 드라이브(1450) 사이의 통신 경로를 제공할 수 있다. 상기 디스크 드라이브(1450)는 명령과 데이터를 저장함으로써 외부 데이터 저장 장치로 활용될 수 있다. 상기 디스크 드라이버 컨트롤러(1300) 및 상기 디스크 드라이브(1450)는 입출력 버스(1250)를 포함하는 어떠한 통신 프로토콜을 사용하여 서로 또는 상기 칩 셋(1150)과 통신할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (14)
- 입력 신호에 응답하여 출력 노드의 전압 레벨을 변경하는 입력부;
일 단이 상기 출력 노드와 연결되는 제 1 로드부;
상기 제 1 로드부의 타 단과 연결되는 제 2 로드부; 및
상기 제 1 및 제 2 로드부 사이와 연결되어 보정 전류를 제공하는 듀티 사이클 조절부를 포함하고,
상기 출력 노드로부터 출력 신호가 생성되는 증폭 회로. - 제 1 항에 있어서,
상기 제 1 로드부의 저항 값은 상기 제 2 로드부의 저항 값보다 큰 증폭 회로. - 제 1 항에 있어서,
상기 듀티 사이클 조절부는 전류 오프셋 제어신호를 생성하는 듀티 사이클 제어부; 및
상기 전류 오프셋 제어신호에 응답하여 상기 보정 전류를 생성하는 전류 제어부를 포함하는 증폭 회로. - 제 3 항에 있어서,
상기 듀티 사이클 제어부는 상기 출력 신호를 수신하고, 상기 출력 신호의 듀티 사이클을 감지하여 상기 전류 오프셋 신호를 생성하는 증폭 회로. - 제 3 항에 있어서,
상기 전류 제어부는 상기 전류 오프셋 제어신호에 응답하여 서로 다른 전류량을 제공하는 복수의 드라이버를 포함하는 증폭 회로. - 제 1 항에 있어서,
상기 제 2 로드부는 가변 저항 코드에 응답하여 변화되는 저항 값을 갖는 증폭 회로. - 제 1 전압 단과 연결되고 입력 신호에 응답하여 출력 노드의 전압 레벨을 변경하는 입력부;
제 2 전압 단 및 상기 출력 노드 사이에 연결되고, 서로 직렬로 연결되는 제 1 및 제 2 로드부; 및
상기 출력 노드와 병렬로 연결되어 보정 전류를 제공하는 듀티 사이클 조절부를 포함하고,
상기 출력 노드로부터 출력 신호가 생성되는 증폭 회로. - 제 7 항에 있어서,
상기 제 1 로드부의 일 단은 상기 출력 노드와 연결되고, 상기 제 1 로드부의 타 단은 상기 제 2 로드부의 일 단과 연결되며, 상기 제 2 로드부의 타 단은 상기 제 2 전압 단과 연결되는 증폭 회로. - 제 8 항에 있어서,
상기 제 1 로드부의 저항 값은 상기 제 2 로드부의 저항 값보다 큰 증폭 회로. - 제 8 항에 있어서,
상기 듀티 사이클 조절부는 상기 제 1 및 제 2 로드부 사이에 연결되는 증폭 회로. - 제 7 항에 있어서,
상기 듀티 사이클 조절부는 전류 오프셋 제어신호를 생성하는 듀티 사이클 제어부; 및
상기 전류 오프셋 제어신호에 응답하여 상기 보정 전류를 생성하는 전류 제어부를 포함하는 증폭 회로. - 제 11 항에 있어서,
상기 듀티 사이클 제어부는 상기 출력 신호를 수신하고, 상기 출력 신호의 듀티 사이클을 감지하여 상기 전류 오프셋 신호를 생성하는 증폭 회로. - 제 11 항에 있어서,
상기 전류 제어부는 할당된 전류 오프셋 제어신호에 응답하여 서로 다른 전류량을 제공하는 복수의 드라이버를 포함하는 증폭 회로. - 제 7 항에 있어서,
상기 제 2 로드부는 가변 저항 코드에 응답하여 변화되는 저항 값을 갖는 증폭 회로.
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