KR20150124210A - 표시 장치 및 이의 리페어 방법 - Google Patents

표시 장치 및 이의 리페어 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 산화물 반도체층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터와 박막 트랜지스터와 연결된 화소 전극으로 구성된다. 또한, 박막 트랜지스터와 인접하여 형성된 복수 개의 게이트 리페어 라인을 포함하는 게이트 배선 및 박막 트랜지스터와 인접하여 형성된 복수 개의 데이터 리페어 라인을 포함하는 데이터 배선으로 구성된다. 본 발명의 일 실시예에 따른 표시 장치는 복수 개의 게이트 리페어 라인 중 적어도 두 개의 게이트 리페어 라인이 상기 복수 개의 데이터 리페어 라인 중 적어도 두 개의 데이터 리페어 라인과 교차함으로써, 게이트 배선과 데이터 배선의 단락 불량을 개선할 수 있는 표시 장치를 제공한다.

Description

표시 장치 및 이의 리페어 방법{DISPLAY DEVICE AND THE METHOD OF REPAIRING THEREOF}
본 발명은 표시 장치 및 이의 리페어 방법에 관한 것으로서, 더욱 상세하게는 데이터 라인과 게이트 라인의 단락 불량을 개선할 수 있는 표시 장치 및 이의 리페어 방법을 제공하는 것이다.
일반적으로 표시 장치의 화소를 구동하기 위해 박막 트랜지스터 등의 스위칭 소자를 사용한 액티브 매트릭스(Active-Matrix) 구조가 사용된다.
최근에는 고화질 및 3D 구현에 대한 관심이 높아지면서 산화물 반도체층을 포함하는 박막 트랜지스터가 주목 받고 있다. 산화물 반도체층을 포함하는 박막 트랜지스터는 비정질 실리콘(a-Si)을 포함하는 박막 트랜지스터 대비 전하 이동도가 높고 광 누설 전류(Leakage current)가 낮아 저 소비전력에 유리하다. 또한, 크로스 토크(Cross-talk)나 플리커(flicker) 개선에도 유리하여 고화질 구현 및 빠른 구동에 기여할 수 있다.
1. [박막 트랜지스터 액정표시장치] (특허출원번호 제 10-2009-0122951호)
기존 비정질 실리콘(a-Si)을 포함하는 박막 트랜지스터의 절연층으로 사용되는 실리콘 질화물(SiNx)은 산화물 반도체층을 포함하는 박막 트랜지스터에도 동일하게 적용될 수 있다. 그러나, 실리콘 질화물(SiNx)은 수소 함유량이 높기 때문에, 수소에 민감한 산화물 반도체층은 실리콘 질화물(SiNx)에 의해 소자 구동에 영향을 받을 수 있다. 즉, 산화물 반도체층으로 수소가 유입될 경우, 박막 트랜지스터의 문턱 전압이 시프트되어 정상적인 소자 구동이 어렵게 된다. 따라서, 산화물 반도체층의 상부 또는 하부 절연층으로서 실리콘 질화물(SiNx)을 적용하는 경우에는, 그 두께를 얇게 형성함으로써 산화물 반도체층으로 수소가 유입되는 비중을 낮출 수 있다.
산화물 반도체층을 포함하는 박막 트랜지스터에서 절연 특성이 우수한 실리콘 질화물(SiNx)을 충분한 두께로 형성하는 것이 어렵다 보니, 게이트 전극과 동일한 물질로 형성되는 게이트 배선과, 소스 및 드레인 전극과 동일한 물질로 형성되는 데이터 배선 사이에 위치하는 절연층의 전기적 장벽(Voltage of Break-down)도 낮아지게 되었다. 또한, 산화물 반도체층은 비정질 실리콘(a-Si) 대비 전도성이 높아 증착 공정 중에 발생하는 도전성 이물에 대한 친화력도 높은 편이다 보니, 산화물 반도체층 주변의 도전성 이물의 밀도가 높다. 상기와 같은 이유로, 이물 등에 의한 게이트 배선과 데이터 배선의 단락 불량이 쉽게 발생하게 되었다.
이에 본 발명의 발명자들은 이와 같은 문제점을 인식하고, 박막 트랜지스터에 인접하여 형성된 게이트 배선과 데이터 배선의 구조에 대해 고민함으로써, 게이트 배선과 데이터 배선의 단락 불량을 개선할 수 있는 표시 장치 및 이의 리페어 방법을 발명하였다.
본 발명의 일 실시예에 따른 해결 과제는 박막 트랜지스터에 인접하여 형성된 게이트 배선과 데이터 배선을 다중 교차하도록 형성함으로써, 게이트 배선과 데이터 배선의 단락 불량을 개선할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 다른 해결 과제는 다중 교차하여 형성된 게이트 배선과 데이터 배선에 단락 불량이 발생한 경우, 게이트 배선과 데이터 배선의 단락 불량률을 감소시킬 수 있는 표시 장치의 리페어 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 산화물 반도체층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터와 박막 트랜지스터와 연결된 화소 전극으로 구성된다. 또한, 박막 트랜지스터와 인접하여 형성된 복수 개의 게이트 리페어 라인을 포함하는 게이트 배선 및 박막 트랜지스터와 인접하여 형성된 복수 개의 데이터 리페어 라인을 포함하는 데이터 배선으로 구성된다. 본 발명의 일 실시예에 따른 표시 장치는 복수 개의 게이트 리페어 라인 중 적어도 두 개의 게이트 리페어 라인이 상기 복수 개의 데이터 리페어 라인 중 적어도 두 개의 데이터 리페어 라인과 교차함으로써, 게이트 배선과 데이터 배선의 단락 불량을 개선할 수 있는 표시 장치를 제공한다.
본 발명의 일 실시예에 따라 박막 트랜지스터에 인접하여 형성된 게이트 배선과 데이터 배선을 다중 교차하여 형성함으로써, 게이트 배선과 데이터 배선의 단락 불량을 개선할 수 있는 효과가 있다.
또한, 게이트 배선과 데이터 배선의 단락 불량률을 감소시킬 수 있는 표시 장치의 리페어 방법을 제공함으로써, 표시 장치의 불량률을 낮추고 수율을 향상시킬 수 있는 효과가 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 발명의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 화소(A) 구조를 나타내는 확대 평면도이다.
도 3은 본 발명의 일 실시예에 따른 것으로, 도 2의 B-B'에 따라 절단된 표시 장치의 개략적인 단면도이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 것으로, 불량에 따른 리페어 방법을 나타내는 평면도이다.
도 5는 본 발명의 일 실시예와 비교예에 있어서, 이물에 의한 단락 불량률을 나타내는 표이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
신호의 흐름 관계에 대한 설명일 경우, 예를 들어, 'A 노드에서 B 노드로 신호가 전달된다'는 경우에도 '바로' 또는 '직접'이 사용되지 않은 이상, A 노드에서 다른 노드를 경유하여 B 노드로 신호가 전달되는 경우를 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 표시 장치 및 이의 리페어 방법에 대해 상세히 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참고하면, 표시 장치는 표시 영역(Display Area; DA)과 주변 영역(Periphery Area; PA)으로 구성된 기판(100)을 포함한다.
표시 영역(DA)에는 박막 트랜지스터(TFT)와 화소 전극(160)을 포함하는 복수 개의 화소(A)가 형성된다. 주변 영역(PA)에는 표시 영역(DA)으로 신호를 제공하기 위한 데이터 구동부(Data driver Unit; DU)와 게이트 구동부(Gate driver Unit; GU)가 형성된다. 구체적으로, 게이트 구동부(GU)에 연결된 복수 개의 게이트 배선(170)과 데이터 구동부(DU)에 연결된 복수 개의 데이터 배선(180)이 매트릭스 형태로 구성되어 각 화소(A)로 신호를 전달하게 된다.
데이터 구동부(DU)는 표시 장치의 구조에 따라 소스 드라이버 집적회로(Source Driver IC)나 FPC(Flexible Printed Circuit)일 수 있고, 게이트 구동부(GU)는 GIP(Gate Driver IC In Panel) 또는 게이트 드라이버 집적회로(Gate Driver IC)일 수 있다.
도 2는 도 1의 화소(A) 구조를 나타내는 확대 평면도이다. 보다 자세히는, 도 1에서 게이트 배선(170)과 데이터 배선(180)에 연결된 박막 트랜지스터(TFT)와 화소 전극(160)을 포함하는 화소(A)를 구체적으로 나타내는 평면도이다.
박막 트랜지스터(TFT)는 게이트 전극(110), 산화물 반도체층(130), 소스 전극(142) 및 드레인 전극(144)으로 구성된다.
게이트 전극(110), 소스 전극(142) 및 드레인 전극(144)은 도전 물질로 형성된다. 예를 들어, 몰리브덴 (Mo), 알루미늄 (Al), 크롬 (Cr), 금 (Au), 티타늄 (Ti), 니켈 (Ni), 네오디뮴 (Nd) 및 구리 (Cu) 중 어느 하나 또는 이들의 합금으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다.
화소 전극(160)은 박막 트랜지스터(TFT)와 연결되어 신호를 공급받는다.
화소 전극(160)은 ITO 또는 IZO 등의 투명한 도전 물질로 형성되거나 금속 또는 금속 합금 등과 같은 불투명한 도전 물질로 형성될 수 있다.
게이트 배선(170)과 데이터 배선(180)은 서로 교차하여 형성되며, 박막 트랜지스터(TFT)와 연결된다.
게이트 배선(170)은 박막 트랜지스터(TFT)와 인접하여 형성된 복수 개의 게이트 리페어 라인(Gate Repair Line; GRL)을 포함한다. 구체적으로, 도 2에 도시된 바와 같이, 게이트 배선(170)은 제1 게이트 리페어 라인(GRL1)과 제2 게이트 리페어 라인(GRL2)을 포함하며, 제1 게이트 리페어 라인(GRL1)과 제2 게이트 리페어 라인(GRL2)은 박막 트랜지스터(TFT)의 게이트 전극(110)과 연결된다. 또한, 제1 게이트 리페어 라인(GRL1)과 제2 게이트 리페어 라인(GRL2)으로 게이트 배선(170)과 동일한 신호가 전달되며, 전달된 신호는 박막 트랜지스터(TFT)의 게이트 전극(110)으로 제공된다.
데이터 배선(180)은 박막 트랜지스터(TFT)와 인접하여 형성된 복수 개의 데이터 리페어 라인(Data Repair Line; DRL)을 포함한다. 구체적으로, 도 2에 도시된 바와 같이, 데이터 배선(180)은 제1 데이터 리페어 라인(DRL1)과 제2 데이터 리페어 라인(DRL2)을 포함하며, 제1 데이터 리페어 라인(DRL1)과 제2 데이터 리페어 라인(DRL2)은 하나의 데이터 배선(180)으로부터 분기되어 형성된다. 또한, 제1 데이터 리페어 라인(DRL1)과 제2 데이터 리페어 라인(DRL2)으로 데이터 배선(180)과 동일한 신호가 전달되며, 박막 트랜지스터(TFT)의 소스 전극(142)은 제2 데이터 리페어 라인(DRL2)에 연결된다. 그리고, 화소 전극(160)은 박막 트랜지스터(TFT)의 드레인 전극(144)과 연결된다. 종합하면, 복수 개의 데이터 리페어 라인(DRL1, DRL2) 중 박막 트랜지스터(TFT)와 가장 인접하여 배치된 제2 데이터 리페어 라인(DRL2)이 박막 트랜지스터(TFT)의 소스 전극(142)과 연결되며, 화소 전극(160)은 소스 전극(142) 및 드레인 전극(144) 중 제2 데이터 리페어 라인(DRL2)과 연결되지 않은 드레인 전극(144)에 연결된다. 도2 에서는, 소스 전극(142)이 제2 데이터 리페어 라인(DRL2)과 연결되고, 드레인 전극(144)이 화소 전극(160)과 연결된 것으로 도시되었으나, 박막 트랜지스터(TFT)의 종류에 따라서 드레인 전극(144)이 제2 데이터 리페어 라인(DRL2)과 연결되고, 소스 전극(142)이 화소 전극(160)과 연결될 수도 있다. 또한, 도2 에서는 도시되지 않았지만, 화소 설계 면적에 따라서 복수 개의 게이트 리페어 라인(GRL1, GRL2)도 하나의 게이트 배선(170)에서 분기될 수도 있다.
복수 개의 게이트 리페어 라인(GRL1, GRL2)과 복수 개의 데이터 리페어 라인(DRL1, DRL2)은 박막 트랜지스터(TFT)와 인접하여 배치된다. 구체적으로 설명하면, 박막 트랜지스터(TFT)는 게이트 배선(170) 및 데이터 배선(180)과의 연결이 용이하도록 게이트 배선(170)과 데이터 배선(180)이 교차하는 영역에 인접하여 배치된다. 그러므로, 게이트 배선(170)과 데이터 배선(180)이 교차하는 영역에 형성되는 복수 개의 게이트 리페어 라인(GRL1, GRL2)과 복수 개의 데이터 리페어 라인(DRL1, DRL2) 또한 박막 트랜지스터(TFT)와 가깝게 형성된다.
복수 개의 게이트 리페어 라인(GRL1, GRL2)과 복수 개의 데이터 리페어 라인(DRL1, DRL2)은 서로 교차하여 배치됨으로써, 복수 개의 리페어 교차 영역(Repair Cross Area; RCA)을 형성한다. 즉, 도2 에 도시된 바와 같이, 제1 게이트 리페어 라인(GRL1) 및 제2 게이트 리페어 라인(GRL2)은 제1 데이터 리페어 라인(DRL1) 및 제2 데이터 리페어 라인(DRL2)과 서로 교차하여 배치됨으로써, 총 네 개의 리페어 교차 영역(RCA)이 형성된다.
앞서 언급하였듯이, 박막 트랜지스터(TFT)의 산화물 반도체층(130)은 수소에 민감하므로 게이트 전극(110)과 소스 및 드레인 전극(142, 144) 사이에 형성되는 절연 특성이 우수한 실리콘 질화물(SiNx)을 충분한 두께로 적용하는 것이 어렵다. 따라서, 게이트 배선(170)과 데이터 배선(180) 사이에 형성되는 절연층의 전기적 장벽 특성 또한 나빠지게 되었다. 뿐만 아니라, 산화물 반도체층(130)은 비정질 실리콘(a-Si) 대비 전도성이 높아 산화물 반도체층(130) 주변에서 발생하는 도전성 이물의 발생 빈도가 높으므로, 도전성 이물에 의한 게이트 배선(170)과 데이터 배선(180)의 단락 불량도 증가하게 되었다. 이러한 단락 불량은 박막 트랜지스터(TFT)와 인접하여 형성된 복수 개의 게이트 리페어 라인(GRL1, GRL2)과 복수 개의 데이터 리페어 라인(DRL1, DRL2)을 서로 교차하여 배치함으로써 개선할 수 있다. 즉, 복수 개의 게이트 리페어 라인(GRL1, GRL2)과 복수 개의 데이터 리페어 라인(DRL1, DRL2)이 교차하며 형성되는 네 개의 리페어 교차 영역(RCA) 중 하나에 이물 등에 의한 단락 불량이 발생하게 되면, 단락 불량이 발생한 교차 영역에 대응하는 게이트 리페어 라인(GRL) 또는 데이터 리페어 라인(DRL) 중 적어도 하나를 단선시키는 리페어 공정을 통해 신호 전달 경로를 복원할 수 있다. 본 발명의 일 실시예에 따른 구조의 리페어 방법에 대해서는 도 4에서 보다 구체적으로 후술한다.
복수 개의 게이트 리페어 라인(GRL1, GRL2)과 복수 개의 데이터 리페어 라인(DRL1, DRL2)은 서로 교차하여 형성되므로 앞서 언급한 단락 불량을 개선하는 리페어 구조로서 활용될 수도 있지만, 게이트 배선(170) 또는 데이터 배선(180)의 단선 불량에도 효과적일 수 있다. 구체적으로 설명하면, 게이트 배선(170)이 복수 개의 게이트 리페어 라인(GRL1, GRL2)으로 구성됨으로써, 복수 개의 게이트 리페어 라인(GRL1, GRL2) 중 하나에서 불량에 의한 단선이 발생하더라도 불량이 발생하지 않은 다른 게이트 리페어 라인으로 신호가 전달되므로 박막 트랜지스터(TFT)의 구동에는 영향을 주지 않게 된다. 마찬가지로, 데이터 배선(180)도 복수 개의 데이터 리페어 라인(DRL1, DRL2)으로 구성되므로, 복수 개의 데이터 리페어 라인(DRL1, DRL2) 중 하나에서 불량에 의한 단선이 발생하더라도 박막 트랜지스터(TFT)로 전달되는 신호에는 영향을 주지 않게 된다. 이러한 부가적인 효과를 고려하였을 때, 본 발명의 일 실시예에서 언급한 게이트 리페어 라인(GRL) 또는 데이터 리페어 라인(DRL)은 게이트 보조 라인 또는 데이터 보조 라인으로 지칭될 수도 있다.
복수 개의 게이트 리페어 라인(GRL1, GRL2)과 복수 개의 데이터 리페어 라인(DRL1, DRL2)을 형성함에 있어서 박막 트랜지스터(TFT)를 세로로 배치하는 것이 화소를 설계하는 데 있어서 효율적일 수 있다. 구체적으로, 도 2에 도시된 바와 같이, 화소의 모양이 세로가 긴 직사각형 형태로 형성되는 경우, 박막 트랜지스터(TFT)의 소스 전극(142)과 드레인 전극(144)을 데이터 배선(180)과 평행한 방향으로 배치하여 복수 개의 데이터 리페어 라인(DRL1, DRL2)의 세로 길이와 박막 트랜지스터(TFT)의 세로 길이를 비슷하게 설계함으로써, 화소를 효율적으로 구성할 수 있다. 또한, 복수 개의 게이트 리페어 라인(GRL1, GRL2)과 복수 개의 데이터 리페어 라인(DRL1, DRL2)의 수를 동일하게 구성하는 것도 화소를 설계함에 있어서 효율적일 수 있다.
도 2에서는, 게이트 리페어 라인(GRL)과 데이터 리페어 라인(DRL)이 각각 두 개인 것으로 도시하였으나, 산화물 반도체층(TFT)의 사용 물질 및 크기, 화소 설계 면적 마진(Margin), 공정 환경에 따른 이물 불량 빈도 등을 고려하여 게이트 리페어 라인(GRL)과 데이터 리페어 라인(DRL)의 개수는 증가될될 수 있다.
도 3은 본 발명의 일 실시예에 따른 것으로, 도 2의 B-B'에 따라 절단된 표시 장치의 개략적인 단면도이다.
박막 트랜지스터(TFT)의 단면 구조에 대해 먼저 설명하면, 기판(100) 상에 게이트 전극(110), 게이트 절연층(120), 산화물 반도체층(130), 소스 전극(142) 및 드레인 전극(144)이 차례로 형성되고, 박막 트랜지스터(TFT) 상에 박막 트랜지스터(TFT)를 보호하기 위한 패시베이션층(150)이 형성된다. 또한, 화소 전극(160)이 패시베이션층(150)의 컨택홀을 통해서 박막 트랜지스터(TFT)의 드레인 전극(144)과 연결된다. 도 3에서는, 화소 전극(160)의 상부 구조가 구체적으로 도시되지 않았지만, 화소 전극(160)은 표시 장치에 따라서 액정 표시 장치의 화소 전극일 수도 있고, 유기 발광 표시 장치의 애노드 전극일 수도 있다. 또한, 도 3은 박막 트랜지스터(TFT)가 인버티드 스태거드(Inverted staggered) 구조로 형성된 것이 도시되었으나, 코플라나(Coplanar) 구조로 형성될 수도 있다.
기판(100) 상에 형성되는 제1 게이트 리페어 라인(GRL1)은 게이트 전극(110)과 동일한 물질로 형성된다. 제1 게이트 리페어 라인(GRL1) 상에는 게이트 절연층(120)이 형성되고, 게이트 절연층(120) 상에 제1 데이터 리페어 라인(DRL1) 및 제2 데이터 리페어 라인(DRL2)이 소스 전극(142) 및 드레인 전극(144)과 동일한 물질로 형성된다. 제1 데이터 리페어 라인(DRL1)과 제2 데이터 리페어 라인(DRL2)은 패시베이션층(150)에 의해 보호된다.
제1 게이트 리페어 라인(GRL1)과 제1 데이터 리페어 라인(DRL1) 및 제1 게이트 리페어 라인(GRL1)과 제2 데이터 리페어 라인(DRL2)은 각각 중첩되어 형성되며, 중첩되는 영역에 리페어 교차 영역(RCA)이 형성된다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 것으로, 불량에 따른 리페어 방법을 나타내는 평면도이다.
도 4a를 참고하면, 제1 게이트 리페어 라인(GRL1)과 제1 데이터 리페어 라인(DRL1)이 교차하는 리페어 교차 영역(RCA)에 도전성 이물(190)에 의해 단락 불량이 발생된 경우, 단락 불량이 발생한 리페어 교차 영역(RCA)에 대응하는 제1 게이트 리페어 라인(GRL1)을 단선시키는 리페어 공정이 진행될 수 있다. 이 경우, 게이트 배선(170)과 데이터 배선(180)의 단락 불량은 해결되고, 단락 불량이 발생한 리페어 교차 영역(RCA)에는 데이터 배선(180)과 동일한 신호만 흐르게 된다.
마찬가지로, 도 4b를 참고하면, 제1 게이트 리페어 라인(GRL1)과 제1 데이터 리페어 라인(DRL1)이 교차하는 리페어 교차 영역(RCA)에 도전성 이물(190)에 의해 단락 불량이 발생된 경우, 단락 불량이 발생한 리페어 교차 영역(RCA)에 대응하는 제1 데이터 리페어 라인(DRL1)을 단선시키는 리페어 공정이 진행될 수 있다. 이 경우, 게이트 배선(170)과 데이터 배선(180)의 단락 불량은 해결되고, 단락 불량이 발생한 리페어 교차 영역(RCA)에는 게이트 배선(170)과 동일한 신호만 흐르게 된다.
도 4a 또는 도 4b 처럼, 하나의 리페어 라인만을 단선시키는 경우에는, 게이트 리페어 라인(GRL)을 단선시키는 것이 데이터 리페어 라인(DRL)을 단선시키는 것보다 유리할 수 있다. 게이트 리페어 라인(GRL) 또는 데이터 리페어 라인(DRL)을 단선시키는 경우, 게이트 배선(170) 또는 데이터 배선(180)의 부하(Load)에 기인한 충전 마진(Charging Margin)이 감소되어 화소 구동에 영향이 있을 수 있다. 인버티드 스태거드 구조의 박막 트랜지스터(TFT)가 적용된 표시 장치의 경우에는, 게이트 배선(170)에 연결된 게이트 전극(110)의 면적을 크게 형성할 수 있기 때문에 게이트 배선(170)의 충전 마진이 데이터 배선(180)의 충전 마진보다는 유리할 수 있다. 또한, 게이트 배선(170)은 오버랩(Overlap) 구동을 하기 때문에 부하에 기인한 충전 마진에 좀 더 유리한 면이 있다. 따라서, 구조적인 측면 및 구동적인 측면을 모두 고려하였을 때, 게이트 리페어 라인(GRL)을 단선시키는 것이 더 바람직할 수 있다.
또는, 도 4a와 도 4b의 리페어 공정을 모두 진행하여, 단락 불량이 발생한 리페어 교차 영역(RCA)을 아일랜드(Island) 형태로 만들 수도 있다. 구체적으로, 단락 불량이 발생한 리페어 교차 영역(RCA)에 대응하는 제1 게이트 리페어 라인(GRL1)과 제1 데이터 리페어 라인(DRL1)을 모두 단선시킴으로써, 단락 불량이 발생한 리페어 교차 영역(RCA)을 게이트 배선(170)과 데이터 배선(180)으로부터 완전히 분리시킬 수 있다. 하나의 리페어 라인만을 단선시킨 경우에는 게이트 배선(170)과 데이터 배선(180)의 단락 불량은 해결이 되지만, 게이트 배선(170) 또는 데이터 배선(180)에 흐르는 신호가 지속적으로 단락 불량이 발생한 리페어 교차 영역(RCA), 즉, 도전성 이물(190) 등이 그대로 남아 있는 영역을 통해서 전달이 되기 때문에 열에 의한 데미지나 층 변형 등과 같은 부수적인 문제가 발생될 수도 있다. 이러한 점을 고려하였을 때, 제1 게이트 리페어 라인(GRL1)과 제1 데이터 리페어 라인(DRL1)을 모두 단선시키는 리페어 공정을 통해서 단락 불량이 발생한 리페어 교차 영역(RCA)을 완전히 분리시키는 것이 더 바람직할 수 있다. 또한, 유기 이물에 의한 단락 불량인 경우에도 단락 불량이 발생한 리페어 교차 영역(RCA)을 완전히 분리시킴으로써 게이트 배선(170)과 데이터 배선(180)의 단락 불량을 해결할 수 있다.
도 4a와 도 4b에서는 도전성 이물(190)이 제1 게이트 리페어 라인(GRL1)과 제1 데이터 리페어 라인(DRL1)이 교차하는 리페어 교차 영역(RCA)에 발생된 경우만 도시하였으나, 복수 개의 게이트 리페어 라인(GRL)과 복수 개의 데이터 리페어 라인(DRL) 교차하는 리페어 교차 영역(RCA) 어디든 발생될 수 있으며, 이 경우, 앞서 설명한 리페어 방법이 다양하게 응용될 수 있다.
도 4c와 도 4d를 참조하면, 본 발명의 일 실시예에 따른 구조는 소스 전극(142)과 데이터 배선(180)을 단선시키기 유리한 구조이기 때문에 박막 트랜지스터(TFT) 영역 내에서 이물 등에 의한 게이트 전극(110)과 소스 전극(142)의 단락 불량이 발생한 경우, 암점화 확률을 높일 수 있다. 보다 구체적으로는, 데이터 배선(180)의 제2 데이터 리페어 라인(GRL2)과 연결된 소스 전극(142)을 제2 데이터 리페어 라인(GRL2)과 단선시키고, 화소 전극(160)과 공통 전극(미도시)을 단락시키는 리페어 공정을 진행함으로써, 암점화 확률을 높이는 데 기여할 수 있다. 참고로, 암점화 공정은 블랙 화면에서 몇 개의 화소들이 휘점 불량으로 인해 밝은 광을 출사하는 경우 그 불량 상태가 확연히 보이는 반면, 화이트 화면에서 몇 개의 화소들이 암점화되어 광을 출사하지 않더라도 사용자의 눈에 잘 시감 되지 않는다는 특성을 이용한 불량 화소의 리페어 방법 중 하나이다.
도 4a 내지 도 4d에서 언급한 리페어 공정에서는 레이저를 이용한 방법이 활용될 수 있으나, 반드시 이에 한정된 것은 아니며, 배선을 단선시키기 위한 다양한 리페어 공정이 응용될 수 있다.
도 5는 본 발명의 일 실시예와 비교예에 있어서, 이물에 의한 단락 불량률을 나타내는 표이다.
비교예는 게이트 배선과 데이터 배선이 본 발명의 일 실시예에 따른 복수 개의 리페어 라인을 포함하지 않는 구조로, 보다 상세하게는, 박막 트랜지스터와 인접한 영역에서 게이트 배선과 데이터 배선이 교차하는 영역이 하나인 구조이다. 이 경우, 전체 불량률 대비 게이트 배선과 데이터 배선의 단락 불량률이 약 5% 정도 발생하였으나, 게이트 배선과 데이터 배선이 교차하는 영역이 하나이기 때문에 리페어 공정이 어려운 구조로 불량률 개선이 이루어지지 않았다.
실시예는 게이트 배선과 데이터 배선이 본 발명의 일 실시예에 따른 복수 개의 리페어 라인을 포함하는 구조로서, 보다 상세하게는 도 2에 도시된 구조이다. 이 경우에도, 전체 불량률 대비 게이트 배선과 데이터 배선의 단락 불량률은 약 5% 정도로 비교예와 비슷한 수준으로 발생하였으나, 리페어 공정을 통해 단락 불량률이 약 1% 정도로 감소하면서 불량률 개선이 이루어졌다. 구체적으로 설명하면, 단락 불량이 발생한 교차 영역에 대응하는 게이트 리페어 라인 및 데이터 리페어 라인 중 적어도 하나를 단선시키기 위한 리페어 공정을 진행하였고, 이때 리페어 성공률은 약 80% 정도였다. 이에 따라, 리페어 공정 전에 약 5% 정도 발생했던 게이트 배선과 데이터 배선의 단락 불량률이 리페어 공정 후에 약 1% 정도로 감소하였다.
본 발명의 일 실시예에 따른 표시 장치는 복수 개의 게이트 보조 라인 중 적어도 두 개의 게이트 보조 라인이 박막 트랜지스터의 게이트 전극과 연결될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수 개의 게이트 보조 라인에 동일한 신호가 인가될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수 개의 데이터 보조 라인이 하나의 데이터 배선으로부터 분기되어 형성될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수 개의 데이터 보조 라인에 동일한 신호가 인가될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 박막 트랜지스터의 소스 전극 또는 드레인 전극이 복수 개의 데이터 보조 라인 중 하나에 연결될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 박막 트랜지스터의 소스 전극 또는 드레인 전극이 상기 복수 개의 데이터 보조 라인 중 박막 트랜지스터와 가장 인접하여 배치된 데이터 보조 라인과 연결될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 화소 전극이 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 데이터 보조 라인과 연결되지 않은 전극에 연결될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 박막 트랜지스터의 소스 전극과 드레인 전극이 상기 데이터 배선과 평행한 방향으로 배치될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수 개의 게이트 보조 라인의 개수와 복수 개의 데이터 보조 라인의 개수는수가 동일할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치의 리페어 방법은, 산화물 반도체층을 포함하는 박막 트랜지스터, 적어도 두 개의 게이트 리페어 라인을 포함하는 게이트 배선 및 적어도 두 개의 데이터 리페어 라인을 포함하는 데이터 배선을 형성하는 단계를 포함하고, 적어도 두 개의 게이트 리페어 라인과 적어도 두 개의 데이터 리페어 라인은 서로 교차함으로써 적어도 네 개의 리페어 교차 영역을 형성하는 단계를 포함한다. 또한, 적어도 네 개의 리페어 교차 영역 중 하나의 영역에 단락 불량이 발생된 경우, 단락 불량이 발생한 교차 영역에 대응하는 게이트 리페어 라인 또는 데이터 리페어 라인 중 적어도 하나를 단선시키는 리페어 단계를 포함한다.
본 발명의 다른 실시예에 따른 표시 장치의 리페어 방법에 있어서, 리페어 단계에서 단락 불량이 발생한 리페어 교차 영역에 대응하는 게이트 리페어 라인을 단선시킨 경우, 단락 불량이 발생한 리페어 교차 영역에는 데이터 배선과 동일한 신호가 인가될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치의 리페어 방법에 있어서, 리페어 단계에서 단락 불량이 발생한 리페어 교차 영역에 대응하는 데이터 리페어 라인을 단선시킨 경우, 단락 불량이 발생한 리페어 교차 영역에는 게이트 배선과 동일한 신호가 인가될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치의 리페어 방법에 있어서, 리페어 단계는 단락 불량이 발생한 리페어 교차 영역에 대응하는 데이터 리페어 라인과 게이트 리페어 라인을 모두 단선키는 단계를 더 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판
110: 게이트 전극
120: 게이트 절연층
130: 산화물 반도체층
142: 소스 전극
144: 드레인 전극
150: 패시베이션층
160: 화소 전극
170: 게이트 배선
180: 데이터 배선
A: 화소
DA: 표시 영역
PA: 주변 영역
DU: 데이터 구동부
GU: 게이트 구동부
GRL1: 제1 게이트 리페어 라인
GRL2: 제2 게이트 리페어 라인
DRL1: 제1 데이터 리페어 라인
DRL2: 제2 데이터 리페어 라인
RCA: 리페어 교차 영역

Claims (14)

  1. 산화물 반도체층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터와 연결된 화소 전극;
    상기 박막 트랜지스터와 인접하여 형성된 복수 개의 게이트 보조 라인을 포함하는 게이트 배선; 및
    상기 박막 트랜지스터와 인접하여 형성된 복수 개의 데이터 보조 라인을 포함하는 데이터 배선을 포함하고,
    상기 복수 개의 게이트 보조 라인 중 적어도 두 개의 게이트 보조 라인이 상기 복수 개의 데이터 보조 라인 중 적어도 두 개의 데이터 보조 라인과 교차하는 표시 장치.
  2. 제1 항에 있어서,
    상기 복수 개의 게이트 보조 라인 중 적어도 두 개의 게이트 보조 라인은 상기 박막 트랜지스터의 게이트 전극과 연결된 표시 장치.
  3. 제2 항에 있어서,
    상기 복수 개의 게이트 보조 라인은 동일한 신호가 인가되는 표시 장치.
  4. 제1 항에 있어서,
    상기 복수 개의 데이터 보조 라인은 하나의 데이터 배선으로부터 분기되어 형성된 표시 장치.
  5. 제4 항에 있어서,
    상기 복수 개의 데이터 보조 라인은 동일한 신호가 인가되는 표시 장치.
  6. 제5 항에 있어서,
    상기 박막 트랜지스터의 소스 전극 또는 드레인 전극은 상기 복수 개의 데이터 보조 라인 중 하나에 연결된 표시 장치.
  7. 제6 항에 있어서,
    상기 박막 트랜지스터의 소스 전극 또는 드레인 전극은 상기 복수 개의 데이터 보조 라인 중 상기 박막 트랜지스터와 가장 인접하여 배치된 데이터 보조 라인과 연결되는 표시 장치.
  8. 제6 항에 있어서,
    상기 화소 전극은 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 상기 데이터 보조 라인과 연결되지 않은 전극에 연결된 표시 장치.
  9. 제1 항에 있어서,
    상기 박막 트랜지스터의 소스 전극과 드레인 전극은 상기 데이터 배선과 평행한 방향으로 배치된 표시 장치.
  10. 제1 항에 있어서,
    상기 복수 개의 게이트 보조 라인의 개수와 상기 복수 개의 데이터 보조 라인의 개수는 동일한 표시 장치.
  11. 기판 상에 산화물 반도체층을 포함하는 박막 트랜지스터, 적어도 두 개의 게이트 리페어 라인을 포함하는 게이트 배선 및 적어도 두 개의 데이터 리페어 라인을 포함하는 데이터 배선을 형성하는 단계;
    상기 적어도 두 개의 게이트 리페어 라인과 상기 적어도 두 개의 데이터 리페어 라인이 서로 교차함으로써 적어도 네 개의 리페어 교차 영역을 형성하는 단계; 및
    상기 적어도 네 개의 리페어 교차 영역 중 하나의 영역에 단락 불량이 발생된 경우, 상기 단락 불량이 발생한 교차 영역에 대응하는 상기 게이트 리페어 라인 및 상기 데이터 리페어 라인 중 적어도 하나를 단선시키는 리페어 단계를 포함하는 표시 장치의 리페어 방법.
  12. 제11 항에 있어서,
    상기 리페어 단계에서 상기 단락 불량이 발생한 리페어 교차 영역에 대응하는 게이트 리페어 라인을 단선시킨 경우, 상기 단락 불량이 발생한 리페어 교차 영역에는 상기 데이터 배선과 동일한 신호가 인가되는 표시 장치의 리페어 방법.
  13. 제11 항에 있어서,
    상기 리페어 단계에서 상기 단락 불량이 발생한 리페어 교차 영역에 대응하는 데이터 리페어 라인을 단선시킨 경우, 상기 단락 불량이 발생한 리페어 교차 영역에는 상기 게이트 배선과 동일한 신호가 인가되는 표시 장치의 리페어 방법.
  14. 제11 항에 있어서,
    상기 리페어 단계는 상기 단락 불량이 발생한 리페어 교차 영역에 대응하는 데이터 리페어 라인과 게이트 리페어 라인을 모두 단선시키는 단계를 더 포함하는 표시 장치의 리페어 방법.
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