KR20150117755A - 전자 장치 - Google Patents

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KR20150117755A
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Abstract

반도체 메모리를 포함하는 전자 장치에서, 상기 반도체 메모리는 메탈레벨에 형성되고, 서로 평행한 방향으로 신장되는 정/부비트라인; 상기 메탈레벨보다 낮은 트랜지스터 레벨에 형성되고, 상기 정/부비트라인과 수직한 방향으로 신장되는 제1워드라인; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 정비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제1선택소자; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 부비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제2선택소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제1선택소자의 타단과 연결되는 제1가변 저항소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제2선택소자의 타단과 연결되는 제2가변 저항소자; 및 상기 트랜지스터 레벨에 형성되고, 일단이 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단과 연결되며, 턴온되면 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단에 기저전압을 공급하는 제1싱킹 소자를 포함할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전가기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨데, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 저장 셀이 2개의 가변 저항 소자를 포함하도록 하여 리드 동작의 마진 및 속도를 높인 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치에서, 상기 반도체 메모리는 메탈레벨에 형성되고, 서로 평행한 방향으로 신장되는 정/부비트라인; 상기 메탈레벨보다 낮은 트랜지스터 레벨에 형성되고, 상기 정/부비트라인과 수직한 방향으로 신장되는 제1워드라인; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 정비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제1선택소자; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 부비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제2선택소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제1선택소자의 타단과 연결되는 제1가변 저항소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제2선택소자의 타단과 연결되는 제2가변 저항소자; 및 상기 트랜지스터 레벨에 형성되고, 일단이 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단과 연결되며, 턴온되면 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단에 기저전압을 공급하는 제1싱킹 소자를 포함할 수 있다.
상기 반도체 메모리는 상기 메탈 레벨에 형성되고, 상기 정비트라인과 상기 부비트라인 사이에 배치되고, 상기 정/부비트라인과 평행한 방향으로 신장되고, 상기 제1싱킹 소자의 타단에 연결되고, 기저전압이 인가되는 제1기저 전압 라인을 포함할 수 있다.
상기 제1싱킹 소자의 타단과 상기 제1기저 전압 라인은 컨택을 통해 연결될 수 있다.
상기 반도체 메모리는 상기 트랜지스터 레벨에 형성되고, 상기 정/부비트라인과 수직한 방향으로 신장되고, 상기 제1싱킹 소자의 타단에 연결되고, 기저전압이 인가되는 제1기저 전압 라인을 포함할 수 있다.
상기 반도체 메모리는 상기 정비트라인과 상기 제1선택소자의 일단을 연결하는 제1컨택; 및 상기 부비트라인과 상기 제2선택소자의 일단을 연결하는 제2컨택을 포함할 수 있다.
상기 반도체 메모리는 상기 트랜지스터 레벨에 형성되고, 상기 정/비트라인과 수직한 방향으로 신장되고, 상기 제1싱킹 소자의 게이트와 연결되고, 리드 동작시 활성화되는 리드 인에이블 신호가 인가되는 제1리드 신호 라인을 포함할 수 있다.
상기 반도체 메모리는 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 상기 정/부비트라인과 수직한 방향으로 신장되고, 상기 제1가변 저항 소자의 타단과 상기 제2가변 저항 소자를 연결하는 제3컨택; 및 상기 제3컨택과 상기 싱킹 소자의 일단을 연결하는 제4컨택을 포함할 수 있다.
상기 반도체 메모리는 상기 트랜지스터 레벨에 형성되고, 상기 정/부비트라인과 수직한 방향으로 신장되는 제2워드라인; 상기 트랜지스터 레벨에 형성되고, 상기 정비트라인과 평행한 방향으로 신장되고, 일단이 상기 정비트라인과 연결되고, 상기 제2워드라인의 전압에 응답하여 온/오프되는 제3선택소자; 상기 트랜지스터 레벨에 형성되고, 상기 부비트라인과 평행한 방향으로 신장되고, 일단이 상기 부비트라인과 연결되고, 상기 제2워드라인의 전압에 응답하여 온/오프되는 제4선택소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제3선택소자의 타단과 연결되는 제3가변 저항소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제4선택소자의 타단과 연결되는 제4가변 저항소자; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 제3가변 저항 소자의 타단 및 상기 제4가변 저항 소자의 타단과 연결되며, 턴온되면 상기 제3가변 저항 소자의 타단 및 상기 제4가변 저항 소자의 타단에 기저전압을 공급하는 제2싱킹 소자; 및 상기 트랜지스터 레벨에 형성되고, 상기 정/비트라인과 수직한 방향으로 신장되고, 상기 제2싱킹 소자의 게이트와 연결되고, 리드 동작시 활성화되는 리드 인에이블 신호가 인가되는 제2리드 신호 라인를 포함하고, 상기 제1워드라인, 상기 제1리드 신호 라인, 상기 제2리드 신호 라인 및 상기 제2워드라인은 차례로 배치될 수 있다.
상기 제1 내지 제4가변 저항 소자는 일단에서 타단으로 스위칭 전류가 흐르는 경우 저항값이 상기 제2저항값으로 스위칭되고, 상기 타단에서 상기 일단으로 상기 스위칭 전류가 흐르는 경우 저항값이 상기 제1저항값으로 스위칭될 수 있다.
상기 반도체 메모리는 리드 동작시 상기 제1가변 저항 소자에 흐르는 전류와 상기 제2가변 저항 소자에 흐르는 전류를 비교할 수 있다.
상기 반도체 메모리는 상기 정/부비트라인, 상기 제1선택소자, 상기 제2선택소자, 상기 제1가변 저항 소자, 상기 제2가변 저항 소자 및 상기 제1싱킹 소자을 포함하는 제1저장 셀을 포함하고, 상기 정/부비트라인, 상기 제3선택소자, 상기 제4선택소자, 상기 제3가변 저항 소자, 상기 제4가변 저항 소자 및 상기 제2싱킹 소자을 포함하는 제2저장 셀을 포함하고, 상기 제1저장 셀 및 상기 제2저장 셀에 상기 제1데이터를 저장하는 경우 상기 제1가변 저항 소자 및 제3가변 저항 소자에 상기 타단에서 상기 일단으로 상기 스위칭 전류를 흘리고 상기 제2가변 저항 소자 및 상기 제4가변 저항 소자에 상기 일단에서 상기 타단으로 상기 스위칭 전류를 흘리고, 상기 제1저장 셀 및 상기 제2저장 셀에 상기 제2데이터를 저장하는 경우 상기 제1가변 저항 소자 및 상기 제3가변 저항 소자에 상기 일단에서 상기 타단으로 상기 스위칭 전류를 흘리고 상기 제2가변 저항 소자 및 상기 제4가변 저항 소자에 상기 타단에서 상기 일단으로 상기 스위칭 전류를 흘릴 수 있다.
상기 전자 장치는 마이크로 프로세서를 더 포함하고, 상기 마이크로 프로세서는 상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는 프로세서를 더 포함하고, 상기 프로세서는 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는 메모리 시스템을 더 포함하고, 상기 메모리 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치에서, 하나 이상의 정/부비트라인; 다수의 워드라인; 대응하는 정비트라인에 일단이 연결되고, 대응하는 워드라인의 전압에 응답하여 온/오프되는 다수의 제1선택소자; 대응하는 제1선택소자의 타단에 일단이 연결된 다수의 제1가변 저항 소자; 대응하는 부비트라인에 일단이 연결되고, 대응하는 워드라인의 전압에 응답하여 온/오프되는 다수의 제2선택소자; 대응하는 제2선택소자의 타단에 일단이 연결되고, 대응하는 제1가변 저항 소자의 타단에 타단이 연결된 다수의 제2가변 저항 소자를 포함하고, 상기 다수의 제1가변 저항 소자 및 상기 다수의 제2가변 저항 소자는 상기 일단에서 상기 타단으로 스위칭 전류가 흐르는 경우 저항값이 제1저항값으로 스위칭되고, 상기 타단에서 상기 일단으로 상기 스위칭 전류가 흐르는 경우 저항값이 제2저항값으로 스위칭될 수 있다.
상기 하나 이상의 기저 전압 라인은 상기 메탈 레벨에 형성되고, 대응하는 상기 정비트라인 및 상기 부비트라인 사이에 배치되고, 상기 정/부비트라인과 평행한 방향으로 신장될 수 있다.
상기 하나 이상의 기저 전압 라인은 상기 트랜지스터 레벨에 형성되고, 2개의 인접한 저장 셀의 사이에 배치되고, 상기 정/부비트라인과 수직한 방향으로 신장될 수 있다.
상기 다수의 저장 셀 각각은 상기 트랜지스터 레벨에 형성되고, 일단이 상기 정비트라인과 연결되고, 타단이 상기 제1가변 저항 소자의 일단에 연결되고, 상기 워드라인의 전압에 응답하여 온/오프되는 제1선택소자; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 부비트라인과 연결되고, 타단이 상기 제2가변 저항 소자의 일단에 연결되고, 상기 워드라인의 전압에 응답하여 온/오프되는 제2선택소자; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단과 연결되고, 타단이 상기 기저 전압 라인에 연결되고, 리드 동작시 활성화되는 리드 인에이블 신호에 응답하여 기저 전압을 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단에 인가할 수 있다.
상기 다수의 저장 셀 중 인접한 2개의 저장 셀은 미러(mirror) 형태로 배치될 수 있다.
상기 제1가변 저항 소자 및 제2가변 저항 소자는 일단에서 타단으로 스위칭 전류가 흐르는 경우 저항값이 상기 제1저항값으로 스위칭되고, 상기 타단에서 상기 일단으로 상기 스위칭 전류가 흐르는 경우 저항값이 상기 제2저항값으로 스위칭될 수 있다.
상기 제1가변 저항 소자 및 제2가변 저항 소자는 일단에서 타단으로 스위칭 전류가 흐르는 경우 저항값이 상기 제1저항값으로 스위칭되고, 상기 타단에서 상기 일단으로 상기 스위칭 전류가 흐르는 경우 저항값이 상기 제2저항값으로 스위칭될 수 있다.
상기 반도체 메모리는 상기 저장 셀에 상기 제1데이터를 저장하는 경우 상기 제1가변 저항 소자에 상기 일단에서 상기 타단으로 스위칭 전류를 흘리고 상기 제2가변 저항 소자에 상기 타단에서 상기 일단으로 상기 스위칭 전류를 흘리고, 상기 저장 셀에 상기 제2데이터를 저장하는 경우 상기 제1가변 저항 소자에 상기 타단에서 상기 일단으로 상기 스위칭 전류를 흘리고 상기 제2가변 저항 소자에 상기 일단에서 상기 타단으로 상기 스위칭 전류를 흘릴 수 있다.
상기 반도체 메모리는 리드 동작시 상기 제1가변 저항 소자에 흐르는 전류와 상기 제2가변 저항 소자에 흐르는 전류를 비교할 수 있다.
상기 전자 장치는 마이크로 프로세서를 더 포함하고, 상기 마이크로 프로세서는 상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는 프로세서를 더 포함하고, 상기 프로세서는 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는 메모리 시스템을 더 포함하고, 상기 메모리 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상술한 실시예들에 의한 전자 장치에 의하면, 저장 셀이 2개의 가변 저항 소자를 포함하기 때문에 저장 셀에 저장된 데이터에 따른 저장 셀의 저항값 차이가 커지기 때문에 저장 장치의 리드 동작의 마진 및 속도를 높일 수 있다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(MTJ: Magnetic Tunnel Junction)의 일실시예,
도 2A 및 2B는 가변 저항 소자(210)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면,
도 3은 가변 저항 소자를 포함하는 저장 셀(310) 및 저장 셀(310)의 데이터를 리드하기 위해 필요한 구성을 도시한 도면,
도 4는 2개의 가변 저항 소자(411, 412)를 포함하는 저장 셀(410)을 포함하는 메모리 회로(장치)의 구성도의 일 예,
도 5a는 도 4의 메모리 회로(장치)의 저장 셀(410), 정/부비트라인(BL/BLB), 워드라인(WL), 리드 신호 라인(RDEN_LINE), 기저 전압 라인(VSS_LINE)의 배치의 일예를 나타낸 평면도,
도 5b는 도 4의 메모리 회로(장치)의 저장 셀(410), 정/부비트라인(BL/BLB), 워드라인(WL), 리드 신호 라인(RDEN_LINE), 기저 전압 라인(VSS_LINE)의 배치의 일예를 나타낸 사시도,
도 6a는 도 4의 메모리 회로(장치)의 저장 셀(410), 정/부비트라인(BL/BLB), 워드라인(WL), 리드 신호 라인(RDEN_LINE), 기저 전압 라인(VSS_LINE)의 배치의 일예를 나타낸 평면도,
도 6b는 도 4의 메모리 회로(장치)의 저장 셀(410), 정/부비트라인(BL/BLB), 워드라인(WL), 리드 신호 라인(RDEN_LINE), 기저 전압 라인(VSS_LINE)의 배치의 일예를 나타낸 사시도,
도 7은 2개의 가변 저항 소자(R1, R2)를 포함하는 저장 셀(SC)을 포함하는 메모리 회로(장치)의 구성도의 일 예,
도 8은 도 7에 표시된 'S'영역의 평면도의 일 예,
도 9는 도 7에 표시된 'S'영역의 평면도의 일 예,
도 10는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로 프로세서의 구성도의 일 예,
도 11은 본 발명의 일 실시예에 메모리 장치를 구현하는 프로세서의 구성도의 일 예,
도 12은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예,
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예,
도 14은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예들에 따른 반도체 장치는 가변 저항 소자를 포함할 수 있다. 이하에서 가변 저항 소자는 가변 저항 특성을 나타내며 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변 저항 소자는 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 칼코게나이드(chalcogenide)계 화합물, 전이금속 화합물, 강유전체, 강자성체 등을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 소자는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성이 있기만 하면 된다.
보다 자세히 살펴보면 가변 저항 소자는 금속 산화물을 포함할 수 있다. 금속 산화물은 예컨대, 니켈(Ni) 산화물, 티타늄(Ti) 산화물, 하프늄(Hf) 산화물, 지르코늄(Zq) 산화물, 텅스텐(W) 산화물, 코발트(Co) 산화물 등과 같은 전이 금속의 산화물, STO(SrTiO), PCMO(PrCaMnO) 등과 같은 페로브스카이트계 물질 등일 수 있다. 이러한 가변 저항 소자는 공공(vacancy)의 거동에 의한 전류 필라멘트의 생성/소멸로 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 상변화 물질을 포함할 수 있다. 상변화 물질은 예컨데, GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질 등일 수 있다. 이러한 가변 저항 소자는 열에 의해 결정 상태와 비정질 상태 중 어느 하나로 안정됨으로써 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 두 개의 자성층 사이에 터널 베리어 층이 개재된 구조물을 포함할 수 있다. 자성층은 NiFeCo, CoFe 등의 물질로 형성될 수 있고, 터널 베리어층은, Al203 등의 물질로 형성될 수 있다. 이러한 가변 저항 소자는 자성층의 자화 방향에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다. 예컨대, 가변 저항 소자는 두 개의 자성층의 자화 방향이 평행한 경우 저저항 상태일 수 있고, 두 개의 자성층의 자화 방향이 반평행한 경우 고저항 상태일 수 있다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(MTJ: Magnetic Tunnel Junction)의 일실시예이다.
도시된 바와 같이, 자기 터널 접합 소자(100)는 상부 전극으로서의 제1전극층(110)과 하부전극으로서의 제2전극층(120), 한 쌍의 자성층인 제1자성층(112)과 제2자성층(122) 및 한 쌍의 자성층(112, 122) 사이에 형성되는 터널 베리어층(130)을 포함한다.
여기에서, 제1자성층(112)은 자기 터널 접합 소자(100)에 인가되는 전류의 방향에 따라 자화 방향이 가변되는 자유 자성층(Free ferromagnetic layer)이고, 제2자성층(122)은 자화 방향이 고정되는 고정 자성층(Pinned ferromagnetic layer)이 될 수 있다.
이러한 자기 터널 접합 소자(100)는 전류의 방향에 따라 그 저항값이 변화되어 데이터 "0" 또는 "1"을 기록한다.
도 2A 및 2B는 가변 저항 소자(210)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면이다. 여기서 가변 저항 소자(210)는 도 1의 설명에서 상술한 자기 터널 접합 소자(100)일 수 있다.
먼저, 도 2A는 가변 저항 소자(210)에 논리값이 '로우'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 데이터를 저장하고자 하는 가변 저항 소자(210)를 선택하기 위해 가변 저항 소자(210)에 연결된 워드라인(230)이 활성화되어 트랜지스터(220)가 턴온된다. 그리고, 일단(251)으로부터 타단(252) 방향, 즉 도 1에서 자기 터널 접합 소자(100)의 상부 전극인 제1전극층(110)으로부터 하부전극인 제2전극층(120)으로 전류가 흐르게 되면(화살표 방향), 자유 자성층인 제1자성층(110)의 방향과 고정 자성층인 제2자성층(122)의 자화 방향이 평행(parallel)하게 되면서, 가변 저항 소자(210)가 저저항 상태가 되며, 가변 저항 소자(210)가 저저항 상태일 때 가변 저항 소자(210)에 '로우'데이터가 저장된 것으로 정의된다.
한편, 도 2B는 가변 저항 소자(210)에 논리값이 '하이'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 마찬가지로, 가변 저항 소자(210)에 연결된 워드라인(230)이 활성화되어 트랜지스터(220)가 턴온된다. 그리고, 타단(252)으로부터 일단(251) 방향, 즉 제2전극층(120)으로부터 제1전극층(110)으로 전류가 흐르게 되면(화살표 방향), 제1자성층(112)의 방향과 제2자성층(122)의 자화 방향이 서로 반평행(anti-parallrl) 상태가 되면서 가변 저항 소자(210)가 고저항 상태를 갖게 되고, 가변 저항 소자(210)가 고저항 상태일 때 가변 저항 소자(210)에 '하이'데이터가 저장된 것으로 정의된다.
도 3은 가변 저항 소자를 포함하는 저장 셀(310) 및 저장 셀(310)의 데이터를 리드하기 위해 필요한 구성을 도시한 것이다.
도 3에 도시된 바와 같이, 메모리 회로(장치)는 비트라인(BL), 소스라인(SL), 워드라인(WL), 저장 셀(310), 기준 저항 소자(REF_R), 리드 제어부(320)를 포함할 수 있다.
도 3을 참조하여 메모리에 대해 설명한다.
저장 셀(310)은 양단에 흐르는 스위칭 전류에 응답하여 저항값이 변경되는 가변저항 소자(R) 및 가변 저항 소자(R)의 일단에 연결되고 워드라인(WL)이 액티브된 경우 턴온되는 선택 소자(T)를 포함할 수 있다. 저장 셀(310)의 일단(A)은 비트라인(BL)에 연결되고, 타단(B)은 소스라인(BL)에 연결될 수 있다.
가변 저항 소자(R)는 제1저항값을 가지는 제1상태 또는 제1저항값보다 높은 제2저항값을 가지는 제2상태를 가질 수 있다. 제1상태는 상술한 저저항 상태에 대응하는 제2상태는 상술한 고저항 상태에 대응할 수 있다. 가변 저항 소자(R)의 제1상태를 로우 데이터가 저장된 상태로 정의하고, 제2상태를 하이 데이터가 저장된 상태로 정의할 수 있다. 또는 가변 저항 소자(R)의 제1상태를 하이 데이터가 저장된 상태로 정의하고, 제2상태를 로우 데이터가 저장된 상태로 정의할 수 있다. 기준 저항 소자(REF_R)는 제1저항값과 제2저항값의 사이의 저항값을 가질 수 있다.
비트라인(BL)은 연결 소자(RT)를 통해 리드 제어부(320)의 제1입력단(IN1)에 연결되고, 소스라인(SL)은 연결 소자(RT)를 통해 기저전압단(VSS)에 연결되고, 기준 저항 소자(REF_R)는 일단이 연결 소자(RT)를 통해 리드 제어부(320)의 제2입력단(IN2)에 연결되고 타단이 기저전압단(VSS)에 연결될 수 있다.
리드 동작시 리드 인에이블 신호(RDEN)가 활성화되면 연결 소자(RT)가 턴온되어, 비트라인(BL)이 리드 제어부(320)의 제1입력단(IN1)에 연결되고, 소스라인(SL)에 기저전압(VSS)이 인가되고, 기준 저항 소자(REF_F)의 일단이 리드 제어부(320)의 제2입력단(IN2)에 연결될 수 있다. 워드라인(WL)이 액티브되면 선택소자(T)가 턴온되어 저장 셀(310)에 전류가 흐를 수 있게 된다.
리드 제어부(320)는 리드 동작시 저장 셀(310)에 흐르는 리드 전류(RD_I)와 기준 저항 소자(REF_R)에 흐르는 기준 전류(REF_I)를 이용해, 가변 저항 소자(R)와 기준 저항 소자(REF_R)의 저항값을 비교하고, 저항값을 비교한 결과를 이용해 저장 셀(310)에 저장된 데이터를 리드할 수 있다. 가변 저항 소자(R)의 저항값이 기준 저항 소자(REF_R)의 저항값보다 작은 경우 가변 저항 소자(R)의 저항값은 제1저항값이고, 가변 저항 소자(R)의 저항값이 기준 저항 소자(REF_R)의 저항값보다 큰 경우 가변 저항 소자(R)의 저항값은 제2저항값일 수 있다. 리드 제어부(320)는 리드된 데이터를 출력(O_DATA)할 수 있다.
기준 저항 소자(REF_R)가 제1저항값과 제2저항값의 중간 정도의 저항값을 가지는 경우 리드 동작시 마진은 제1저항값과 제2저항값의 차이의 절반 정도 된다. 리드 마진이 작을수록 오류가 증가하고, 오류를 줄이기 위해 충분한 시간을 두고 리드해야하므로 리드 속도가 느려질 수 있다.
도 4는 2개의 가변 저항 소자(411, 412)를 포함하는 저장 셀(410)을 포함하는 메모리 회로(장치)의 구성도의 일 예이다.
도 4에 도시된 바와 같이, 메모리는 저장 셀(410), 정/부비트라인(BL/BLB), 워드라인(WL), 리드 신호 라인(RDEN_LINE), 기저 전압 라인(VSS_LINE) 및 액세스 제어부(420)를 포함할 수 있다.
도 4를 참조하여 메모리에 대해 설명한다.
도 4에 도시된 바와 같이, 저장 셀(410)은 제1가변 저항 소자(411), 제2가변 저항 소자(412), 제1선택소자(413), 제2선택소자(414) 및 싱킹소자(415)를 포함할 수 있다. 도 4에 도시된 저장 셀(410)은 1비트의 데이터를 저장할 수 있다.
가변 저항 소자들(411, 412)은 스위칭 전류가 흐르는 방향에 따라 제1저항값 또는 제2저항값으로 스위칭될 수 있다. 가변 저항 소자들(411, 412)은 타단(B1, B2)에서 일단(A1, A2)으로 스위칭 전류가 흐르면 저항값이 제1저항값으로 스위칭되고, 일단(A1, A2)에서 일단(B1, B2)으로 스위칭 전류가 흐르면 저항값이 제2저항값으로 스위칭될 수 있다.
저장 셀(410)은 제1데이터 또는 제2데이터를 저장할 수 있다. 여기서 제1데이터 및 제2데이터는 각각 하이 데이터 및 로우 데이터이거나, 각각 로우 데이터 및 하이 데이터일 수 있다. 이하에서는 제1데이터 및 제2데이터가 각각 로우 데이터 및 하이 데이터인 경우에 대해 설명한다.
저장 셀(410)은 제1비트라인(BL)과 제2비트라인(BLB) 사이에 연결되고, 대응하는 워드라인(WL)의 전압에 응답하여 선택될 수 있다. 정비트라인(BL)은 저장 셀(410)에 저장된 데이터와 동일한 데이터를 전달하고, 부비트라인(BLB)은 저장 셀(410)에 저장된 데이터와 반대의 데이터를 전달할 수 있다. 보다 자세히 살펴보면, 제1선택소자(413)는 일단이 정비트라인(BL)에 연결되고, 타단이 제1가변 저항 소자(411)의 일단(A1)에 연결되고, 게이트가 워드라인(WL)에 연결될 수 있다. 제2선택소자(414)는 일단이 부비트라인(BLB)에 연결되고, 타단이 제2가변 저항 소자(412)의 일단(A2)에 연결되고, 게이트가 워드라인(WL)에 연결될 수 있다.
싱킹 소자(415)의 일단에는 제1가변 저항 소자(411)의 타단(B1) 및 제2가변 저항 소자의 타단(B2)이 연결되고, 타단이 기저 전압 라인(VSS_LINE)에 연결되고, 게이트에 리드 신호 라인(RDEN_LINE)에 연결될 수 있다. 기저 전압 라인(VSS_LINE)에는 기저전압(VSS)이 인가되고, 리드 신호 라인(RDEN_LINE)에는 리드 동작시 활성화되는 리드 인에이블 신호(RDEN)가 인가될 수 있다. 싱킹 소자(415)는 리드 인에이블 신호(RDEN)가 활성화되면 턴온되어, 제1가변 저항 소자(411)의 타단(B1) 및 제2가변 저항 소자의 타단(B2)에 기저전압(VSS)을 인가할 수 있다.
라이트 동작시 워드라인(WL)이 액티브되고, 라이트 인에이블 신호(WTEN)가 비활성화되면, 선택소자들(413, 414)는 턴온되고, 싱킹 소자(415)는 턴오프될 수 있다. 액세스 제어부(420)는 라이트 인에이블 신호(WTEN)가 활성화되면, 입력 데이터(I_DATA)에 의해 결정되는 방향으로 저장 셀(410)에 스위칭 전류를 흘릴 수 있다. 저장 셀(410)에 제1데이터(로우 데이터)를 라이트하는 경우 부비트라인(BLB)에서 정비트라인(BL)으로 스위칭 전류를 흘리고, 제2데이터(하이 데이터)를 라이트하는 경우 정비트라인(BL)에서 부비트라인(BLB)으로 스위칭 전류를 흘릴 수 있다. 전자의 경우 제1가변 저항 소자(411)의 저항값은 제1저항값으로 스위칭('B1'에서 'A1'으로 스위칭 전류가 흐름)되고, 제2가변 저항 소자(412)의 저항값은 제2저항값으로 스위칭('A2'에서 'B2'으로 스위칭 전류가 흐름)될 수 있다. 후자의 경우 스위칭 전류가 위와 반대 방향으로 흐르므로, 제1가변 저항 소자(411)의 저항값은 제2저항값으로 스위칭되고, 제2가변 저항 소자(412)의 저항값은 제1저항값으로 스위칭될 수 있다.
즉, 저장 셀(410)에 데이터를 라이트할 때 제1가변 저항 소자(411) 및 제2가변 저항 소자는 스위칭 전류의 방향이 반대이므로, 서로 다른 저항값을 갖도록 스위칭될 수 있다. 상술한 예에서는 저장 셀(410)에 제1데이터(로우 데이터)가 저장된 경우 제1가변 저항 소자(411) 및 제2가변 저항 소자(412)는 각각 제1저항값, 제2저항값을 가지고, 제2데이터(하이 데이터)가 저장된 경우 제1가변 저항 소자(411) 및 제2가변 저항 소자(412)는 각각 제2저항값, 제1저항값을 가질 수 있다.
리드 동작시 워드라인(WL)이 액티브되고, 리드 인에이블 신호(RDEN)가 활성화되면, 선택소자들(413, 414) 및 싱킹 소자(415)가 턴온될 수 있다. 싱킹 소자(415)가 턴온되면 제1가변 저항 소자(411)의 타단(B1) 및 제2가변 저항 소자(412)의 타단(B2)에는 기저전압(VSS)이 인가될 수 있다. 액세스 제어부(420)는 리드 인에이블 신호(RDEN)가 활성화되면, 정비트라인(BL)에서 제1가변 저항 소자(411)를 거쳐 기저 전압 라인(VSS_LINE)으로 제1리드 전류(RD_I)가 흐르도록하고, 부비트라인(BLB)에서 제2가변 저항 소자(412)를 거쳐 기저 전압 라인(VSS_LINE)으로 제2리드 전류(RD_IB)가 흐르도록할 수 있다.
제1리드 전류(RD_I)의 전류량은 제1가변 저항 소자(411)의 저항값에 대응하고, 제2리드 전류(RD_IB)의 전류량은 제2가변 저항 소자(412)의 저항값에 대응할 수 있다. 액세스 제어부(420)는 리드 전류들(RD_I, RD_IB)을 이용하여 가변 저항 소자들(R1, R2)의 저항값을 비교하고, 저장 셀(410)에 저장된 값을 출력(O_DATA)할 수 있다.
도 3의 저장 셀(310)의 경우 제1저항값 또는 제2저항값을 가지는 가변 저항 소자와 제1저항값 및 제2저항값의 사이의 저항값을 가지는 기준 저항 소자의 저항값을 비교하므로 마진이 제1저항값 및 제2저항값의 차이의 절반이다. 반면에, 도 4의 저장 셀(410)의 경우 제1저항값 또는 제2저항값을 가지는 제1가변 저항 소자(411)와 제1저항값 또는 제2저항값 중 제1가변 저항 소자(411)와 다른 저항값을 가지는 제2가변 저항 소자(412)의 저항값을 비교하므로 마진이 제1저항값 및 제2저항값의 차이가 된다. 따라서 마진이 증가하고, 이에 따라 리드 동작시 데이터를 센싱하는데 걸리는 시간도 줄어들어 도 4의 저장 셀(410)을 포함하는 메모리 회로(장치)의 경우 고속 동작이 가능하다.
도 5 a 및 도 5b는 도 4의 메모리 회로(장치)의 저장 셀(410), 정/부비트라인(BL/BLB), 워드라인(WL), 리드 신호 라인(RDEN_LINE), 기저 전압 라인(VSS_LINE)의 배치의 일예를 나타낸 평면도(도 5a) 및 사시도(도 5b)이다. 도 5a 및 도 5b에는 기저 전압 라인(VSS_LINE)이 비트라인(BL/BLB)들과 평행한 방향(Y)으로 신장된 경우에 대해 도시하였다.
이하에서는 도 4, 도 5a 및 도 5b를 참조하여 저장 셀(410) 및 그 주변 구성들(BL/BLB, WL, RDEN_LINE, VSS_LINE)의 배치에 대해 설명한다. 도 5b에 도시된 바와 같이 상술한 구성들은 P형 반도체(또는 N형 반도체)로 도핑된 기판(500) 위에 형성될 수 있다. 메탈레벨(M_LV)이 형성되는 레벨이고, 트랜지스터 레벨(T_LV)은 트랜지스터들 및 그 게이트에 연결되는 메탈라인이 형성되는 레벨일 수 있다.
정비트라인(BL) 및 부비트라인(BLB)은 메탈레벨(M_LV)에 형성되고, 서로 평행한 방향(Y)으로 신장될 수 있다. 워드라인(WL)은 메탈레벨(M_LV)보다 낮은 트랜지스터 레벨(T_LV)에 형성되고, 정/부비트라인(BL/BLB)과 수직한 방향(X)으로 신장될 수 있다. 제1선택소자(413)는 트랜지스터 레벨(T_LV)에 형성되고, 일단이 정비트라인(BL)과 제1컨택(C1)을 통해 연결되고, 게이트는 워드라인(WL)과 연결될 수 있다. 제2선택소자(414)는 트랜지스터 레벨(T_LV)에 형성되고, 일단이 부비트라인(BLB)과 제2컨택(C2)을 통해 연결되고, 게이트는 워드라인(WL)과 연결될 수 있다.
제1가변 저항 소자(411)는 메탈레벨(M_LV)과 트랜지스터 레벨(T_LV) 사이에 형성되고, 일단(A1)이 다운 컨택(DC1)을 통해 제1선택소자(413)의 타단과 연결될 수 있다. 제2가변 저항 소자(412)는 메탈레벨(M_LV)과 트랜지스터 레벨(T_LV) 사이에 형성되고, 일단(A2)이 다운컨택(DC2)을 통해 제2선택소자(414)의 타단과 연결될 수 있다. 도 5b에 도시된 바와 같이, 가변 저항 소자들(411, 412)는 'XY'평면과 수직한 방향(Z)으로 신장된 형태일 수 있다. 제1가변 저항 소자(411)의 타단(B1) 및 제2가변 저항 소자(412)의 타단(B2)은 메탈레벨(M_LV)과 트랜지스터 레벨(T_LV) 사이에 형성되고, 정/부비트라인(BL/BLB)과 수직한 방향(X)으로 신장된 제3컨택(C3)을 통해서 연결될 수 있다.
싱킹 소자(415)는 트랜지스터 레벨(T_LV)에 형성되고, 일단이 제1가변 저항 소자(411)의 타단(B1) 및 제2가변 저항 소자(412)의 타단(B2)과 연결되고, 타단이 기저 전압 라인(VSS_LINE)과 연결되고, 게이트가 리드 신호 라인(RDEN_LINE)과 연결될 수 있다. 싱킹 소자(415)의 일단은 제4컨택(C4)을 통해 제3컨택(C3)과 연결될 수 있다. 따라서 싱킹 소자(415)의 일단은 제3컨택(C3) 및 제4컨택(C4)을 통해 제1가변 저항 소자(411)의 타단(B1) 및 제2가변 저항 소자(412)의 타단(B2)과 연결될 수 있다.
리드 신호 라인(RDEN_LINE)은 트랜지스터 레벨(T_LV)에 형성되고, 정/부비트라인(BL/BLB)과 수직한 방향(X)으로 신장되고, 싱킹 소자(415)의 게이트와 연결될 수 있다. 리드 신호 라인(RDEN_LINE)에는 리드 인에이블 신호(RDEN)가 인가될 수 있다.
기저 전압 라인(VSS_LINE)은 메탈레벨(M_LV)에 형성되고, 정비트라인(BL) 및 부비트라인(BLB) 사이에 배치되고, 정/부비트라인(BL/BLB)과 평행한 방향(Y)으로 신장되고, 싱킹 소자(415)의 타단에 연결될 수 있다. 기저 전압 라인(VSS_LINE)에는 기저 전압(VSS)이 인가될 수 있다. 싱킹 소자(415)의 타단은 제5컨택(C5)을 통해 기저 전압 라인(VSS_LINE)과 연결될 수 있다.
도 5에 도시된 메모리 회로(장치)의 경우 기저 전압 라인(VSS_LINE)이 정비트라인(BL)과 부비트라인(BLB) 사이에 위치하기 때문에 정비트라인(BL)과 부비트라인(BLB)의 데이터가 서로의 전압에 의해 영향을 받는 것을 방지할 수 있다(쉴딩(shielding) 효과). 또한 기저 전압 라인(VSS_LINE)이 'Y'방향으로 신장되므로, 'X'방향으로 신장되는 구성의 개수가 줄어들어 메모리 회로(장치)의 'X'방향으로 신장되는 구성들의 집적도를 높일 수 있다.
도 6a 및 도 6b는 도 4의 메모리 회로(장치)의 저장 셀(410), 정/부비트라인(BL/BLB), 워드라인(WL), 리드 신호 라인(RDEN_LINE), 기저 전압 라인(VSS_LINE)의 배치의 일예를 나타낸 평면도(도 6a) 및 사시도(도 6b)이다. 도 6a 및 도 6b에는 기저 전압 라인(VSS_LINE)이 비트라인(BL/BLB)들과 수직한 방향(X)으로 신장된 경우에 대해 도시하였다.
이하에서는 도 4, 도 6a 및 도 6b를 참조하여 저장 셀(410) 및 그 주변 구성들(BL/BLB, WL, RDEN_LINE, VSS_LINE)의 배치에 대해 설명한다. 도 6b에 도시된 바와 같이 상술한 구성들은 P형 반도체(또는 N형 반도체)로 도핑된 기판(600) 위에 형성될 수 있다. 메탈레벨(M_LV)이 형성되는 레벨이고, 트랜지스터 레벨(T_LV)은 트랜지스터들 및 그 게이트에 연결되는 메탈라인이 형성되는 레벨일 수 있다.
정비트라인(BL) 및 부비트라인(BLB)은 메탈레벨(M_LV)에 형성되고, 서로 평행한 방향(Y)으로 신장될 수 있다. 워드라인(WL)은 메탈레벨(M_LV)보다 낮은 트랜지스터 레벨(T_LV)에 형성되고, 정/부비트라인(BL/BLB)과 수직한 방향(X)으로 신장될 수 있다. 제1선택소자(413)는 트랜지스터 레벨(T_LV)에 형성되고, 일단이 정비트라인(BL)과 제1컨택(C1)을 통해 연결되고, 게이트는 워드라인(WL)과 연결될 수 있다. 제2선택소자(414)는 트랜지스터 레벨(T_LV)에 형성되고, 일단이 부비트라인(BLB)과 제2컨택(C2)을 통해 연결되고, 게이트는 워드라인(WL)과 연결될 수 있다.
제1가변 저항 소자(411)는 메탈레벨(M_LV)과 트랜지스터 레벨(T_LV) 사이에 형성되고, 일단(A1)이 다운 컨택(DC1)을 통해 제1선택소자(413)의 타단과 연결될 수 있다. 제2가변 저항 소자(412)는 메탈레벨(M_LV)과 트랜지스터 레벨(T_LV) 사이에 형성되고, 일단(A2)이 다운컨택(DC2)을 통해 제2선택소자(414)의 타단과 연결될 수 있다. 도 6b에 도시된 바와 같이, 가변 저항 소자들(411, 412)는 'XY'평면과 수직한 방향(Z)으로 신장된 형태일 수 있다. 제1가변 저항 소자(411)의 타단(B1) 및 제2가변 저항 소자(412)의 타단(B2)은 메탈레벨(M_LV)과 트랜지스터 레벨(T_LV) 사이에 형성되고, 정/부비트라인(BL/BLB)과 수직한 방향(X)으로 신장된 제3컨택(C3)을 통해서 연결될 수 있다.
싱킹 소자(415)는 트랜지스터 레벨(T_LV)에 형성되고, 일단이 제1가변 저항 소자(411)의 타단(B1) 및 제2가변 저항 소자(412)의 타단(B2)과 연결되고, 타단이 기저 전압 라인(VSS_LINE)과 연결되고, 게이트가 리드 신호 라인(RDEN_LINE)과 연결될 수 있다. 싱킹 소자(415)의 일단은 제4컨택(C4)을 통해 제3컨택(C3)과 연결될 수 있다. 따라서 싱킹 소자(415)의 일단은 제3컨택(C3) 및 제4컨택(C4)을 통해 제1가변 저항 소자(411)의 타단(B1) 및 제2가변 저항 소자(412)의 타단(B2)과 연결될 수 있다.
리드 신호 라인(RDEN_LINE)은 트랜지스터 레벨(T_LV)에 형성되고, 정/부비트라인(BL/BLB)과 수직한 방향(X)으로 신장되고, 싱킹 소자(415)의 게이트와 연결될 수 있다. 리드 신호 라인(RDEN_LINE)에는 리드 인에이블 신호(RDEN)가 인가될 수 있다.
기저 전압 라인(VSS_LINE)은 트랜지스터 레벨(T_LV)에 형성되고, 정/부비트라인(BL/BLB)과 수직한 방향(X)으로 신장되고, 싱킹 소자(415)의 타단에 연결될 수 있다. 기저 전압 라인(VSS_LINE)에는 기저 전압(VSS)이 인가될 수 있다. 싱킹 소자(415)의 타단은 기저 전압 라인(VSS_LINE)과 직접 연결될 수 있다.
도 6에 도시된 메모리 회로(장치)의 경우 기저 전압 라인(VSS_LINE)이 트랜지스터 레벨(T_LV)에 위치하고, 'X'방향으로 신장되므로, 'Y'방향으로 신장되는 구성의 개수가 줄어들어 메모리 회로(장치)의 'Y'방향으로 신장되는 구성들의 집적도를 높일 수 있다.
도 5 및 도 6의 메모리 회로(장치)의 경우 기저 전압 라인(VSS_LINE)이 형성되는 방향에 차이가 있다. 메모리 회로(장치)를 형성할 때 'X'방향의 피치(pitch)를 줄이는 것이 쉽다면 기저 전압 라인(VSS_LINE)을 'Y'방향으로 형성하고, 'Y'방향의 피치(pitch)를 줄이는 것이 쉽다면 기저 전압 라인(VSS_LINE)을 'X'방향으로 형성하여 메모리 회로(장치)의 집적도를 높일 수 있다. 참고로 제1선택소자(413), 제2선택소자(414) 및 싱킹 소자(415)는 MOS 트랜지스터일 수 있다.
도 7은 2개의 가변 저항 소자(R1, R2)를 포함하는 저장 셀(SC)을 포함하는 메모리 회로(장치)의 구성도의 일 예이다.
도 7에 도시된 바와 같이, 메모리는 하나 이상의 컬럼(COL0 - COLM), 다수의 워드라인(WL0 - WLN), 다수의 리드 신호 라인(RDEN_LINE0 - RDEN_LINEN), 다수의 기저 전압 라인(VSS_LINE0 - VSS_LINEK), 워드라인 제어부(710) 및 액세스 제어부(720)를 포함할 수 있다.
도 7을 참조하여 메모리에 대해 설명한다.
하나 이상의 컬럼(COL0 - COLM)은 각각 정/부비트라인(BL0/BLM - BLB0/BLBM), 대응하는 정/부비트라인(BL0/BLM - BLB0/BLBM) 사이에 연결된 다수의 저장 셀(SC)을 포함할 수 있다. 다수의 저장 셀(SC) 각각은 제1선택소자(S1), 제2선택소자(S2), 제1가변 저항 소자(R1), 제2가변 저항 소자(R2) 및 싱킹 소자(SI)를 포함할 수 있다. 도 7의 저장 셀(SC)에 포함된 제1선택소자(S1), 제2선택소자(S2), 제1가변 저항 소자(R1), 제2가변 저항 소자(R2) 및 싱킹 소자(SI)의 연결 및 동작은 도 4의 저장 셀(410)에 포함된 제1선택소자(411), 제2선택소자(412), 제1가변 저항 소자(413), 제2가변 저항 소자(414) 및 싱킹 소자(415)과 동일할 수 있다.
워드라인 제어부(710)는 워드라인 선택 정보(SEL_WL<0:A>)에 응답하여 다수의 워드라인(WL0 - WLN) 중 선택된 워드라인을 액티브할 수 있다. 워드라인 제어부(710)는 선택된 워드라인에 연결된 선택소자들(S1, S2)을 턴온시키기 위한 전압을 선택된 워드라인에 인가할 수 있다.
액세스 제어부(720)는 리드 동작 또는 라이트 동작시 선택된 저장 셀(SC)에 적절한 전류가 흐르도록 제어할 수 있다. 액세스 제어부(720)는 컬럼 선택 정보(SEL_COL<0:B>)에 응답하여 컬럼들(COL0 - COLM) 중 하나 이상의 컬럼을 선택하고, 선택된 컬럼에 적절한 전류가 흐르도록하여 선택된 저장 셀(SC)을 액세스할 수 있다.
액세스 제어부(720)는 라이트 동작시 활성화되는 라이트 인에이블 신호(WTEN)가 활성화되면, 선택된 컬럼의 선택된 저장 셀(SC)에 입력 데이터(I_DATA0 - I_DATAM)에 의해 결정되는 방향으로 스위칭 전류가 흐르도록 할 수 있다. 예를 들어 도 4의 메모리 회로(장치)와 같이 가변 저항 소자(R1, R2)가 연결된 경우 입력 데이터(I_DATA0 - I_DATAM)가 로우 데이터인 경우 선택된 컬럼의 부비트라인(BLB0 - BLBM)에서 정비트라인(BL0 - BLM)으로 스위칭 전류가 흐르도록하고, 하이 데이터인 경우 정비트라인(BL0 - BLM)에서 부비트라인(BLB0 - BLBM)으로 스위칭 전류가 흐르도록 할 수 있다. 이를 위해 액세스 제어부(720)는 선택된 컬럼의 정/부비트라인(BL0/BLB0 - BLM/BLBM)을 입력 데이터(I_DATA0 - I_DATAM)에 의해 결정되는 전압으로 구동할 수 있다.
액세스 제어부(720)는 리드 동작시 활성화되는 리드 인에이블 신호(RDEN)가 활성화되면, 선택된 컬럼의 선택된 저장 셀(SC)의 제1가변 저항 소자(R1)에 제1리드 전류(RD_I)가 흐르도록 하고, 제2가변 저항 소자(R2)에 제2리드 전류(RD_IB)가 흐르도록 하고, 제1리드 전류(RD_I)와 제2리드전류(RD_IB)를 비교하여 데이터를 리드 및 출력(O_DATA0 - O_DATAM)할 수 있다. 이를 위해 액세스 제어부(720)는 선택된 컬럼의 정/부비트라인(BL0/BLB0 - BLM/BLBM)을 저장 셀(SC)에 리드 전류(RD_I, RD_IB)를 흘리기 위해 필요한 전압으로 구동할 수 있다.
리드 동작시 다수의 리드 신호 라인(RDEN_LINE0 - RDEN_LINEN)을 통해 인가되는 리드 인에이블 신호(RDEN)가 활성화되어 싱킹 소자(SI)가 턴온될 수 있다. 싱킹 소자(SI)가 턴온되면, 다수의 기저 전압 라인(VSS_LINE0 - VSS_LINEK)을 통해 인가되는 기저전압(VSS)이 가변 저항 소자들(R1, R2)에 인가될 수 있다. 선택된 저장 셀(SC)에서 제1리드 전류(RD_I)는 정비트라인(BL0 - BLM), 제1가변 저항 소자(R1) 및 싱킹소자(SI)를 통해 기저 전압 라인(VSS_LINE0 - VSS_LINEK)으로 흐르고, 제2리드 전류(RD_IB)는 부비트라인(BLB0 - BLBM), 제1가변 저항 소자(R1) 및 싱킹소자(SI)를 통해 기저 전압 라인(VSS_LINE0 - VSS_LINEK)으로 흐를 수 있다.
도 7에 도시된 바와 같이, 다수의 저장 셀(SC) 중 인접한 2개의 저장 셀(SC)은 미러(mirror) 형태로 배치되고, 기저 전압 라인(VSS_LINE0 - VSS_LINEK)은 인접한 2개의 저장 셀(SC)에 의해 공유될 수 있다. 도 8 및 도 9에서는 인접한 2개의 저장 셀(SC)이 배치된 영역(S)의 평면도에 대해 설명한다.
도 7의 저장 셀(SC)의 경우 제1저항값 또는 제2저항값을 가지는 제1가변 저항 소자(R1)와 제1저항값 또는 제2저항값 중 제1가변 저항 소자(R1)와 다른 저항값을 가지는 제2가변 저항 소자(R2)의 저항값을 비교하므로 마진이 제1저항값 및 제2저항값의 차이가 된다. 따라서 마진이 증가하고, 이에 따라 리드 동작시 데이터를 센싱하는데 걸리는 시간도 줄어들어 도 7의 저장 셀(SC)을 포함하는 메모리 회로(장치)의 경우 고속 동작이 가능하다.
참고로 도 7은 회로도를 도시한 것이지, 메모리 회로(장치)에 포함된 구성이 실제로 레이아웃(layout)된 형태를 도시한 것이 아니므로, 도 7에 각 소자, 라인들이 배치된 위치 및 신장된 방향은 실제 소자, 라인들이 배치된 위치 및 신장된 방향과 달라질 수 있다.
도 8은 도 7에 표시된 'S'영역의 평면도의 일 예이다. 도 8에는 기저 전압 라인(VSS_LINE0)이 비트라인(BL0/BLB0)들과 평행한 방향(Y)으로 신장된 경우에 대해 도시하였다.
도 5a, 도 7 및 도 8을 참조하여 'S'영역에서 2개의 저장 셀(SC) 및 다른 구성들(BL0/BLB0, WL0, WL1, RDEN_LINE0, RDEN_LINE1, VSS_LINE0)의 배치에 대해 설명한다. 이하에서는 제1워드라인(WL0)에 연결된 저장 셀(SC0)을 제1저장 셀(SC0)이라하고, 제2워드라인(WL1)에 연결된 저장 셀(SC1)을 제2저장 셀(SC1)이라 한다. 제1저장 셀(SC0)에 포함된 소자들은 각각 제1선택소자(S1), 제2선택소자(S2), 제1가변 저항 소자(R1), 제2가변 저항 소자(R2) 및 제1싱킹 소자(SI1)라하고, 제2저장 셀(SC1)에 포함된 소자들은 각각 제3선택소자(S3), 제4선택소자(S4), 제3가변 저항 소자(R3), 제4가변 저항 소자(R4) 및 제2싱킹 소자(SI2)라 한다.
정비트라인(BL0) 및 부비트라인(BLB0)은 메탈레벨(M_LV)에 형성되며, 서로 평행한 방향(Y)으로 신장될 수 있다. 기저 전압 라인(VSS_LINE0)은 메탈레벨(M_LV)에 형성되며, 정/부비트라인(BL0 - BLB0)과 평행한 방향(Y)으로 신장되고, 정비트라인(BL0) 및 부비트라인(BLB0)의 사이에 배치될 수 있다.
제1워드라인(WL0) 및 제2워드라인(WL1)은 트랜지스터 레벨(T_LV)에 형성되고, 정/부비트라인(BL0/BLB0)과 수직한 방향(X)으로 신장될 수 있다. 제1저장 셀(SC0)에 포함된 각 소자들은(S1, S2, R1, R2, SI1)은 도 5에 도시된 각 소자들(411 - 415)와 동일하게 배치되며, 도 5에 도시된 바와 주변 구성들(BL0, BLB0, WL0, RDEN_LINE0, VSS_LINE0)과 연결될 수 있다. 제2저장 셀(SC1)에 포함된 각 소자들은(S3, S4, R3, R4, SI2)은 도 5에 도시된 각 소자들(411 - 415)와 'Y'방향으로 마주 본 형태(미러 형태)로 배치되며, 도 5에 도시된 바와 주변 구성들(BL0, BLB0, WL1, RDEN_LINE1, VSS_LINE0)과 연결될 수 있다.
제1선택소자(S1)는 정비트라인(BL0)과 제1컨택(C1)을 통해 연결되고, 제2선택소자(S2)는 부비트라인(BLB0)과 제2컨택(C2)을 통해 연결될 수 있다. 제1가변 저항 소자(R1)는 일단(A1)이 다운 컨택(DC1)을 통해 제1선택소자(S1)와 연결되고, 제2가변 저항 소자(R2)는 일단(A2)이 다운 컨택(DC2)을 통해 제2선택소자(S2)와 연결될 수 있다. 제1가변 저항 소자(R1)의 타단(B1)과 제2가변 저항 소자(R2)의 타단(R2)은 제3컨택(C3)을 통해 연결될 수 있다. 제1싱킹 소자(SI1)의 일단은 제4컨택(C4)을 통해 제3컨택(C3)과 연결될 수 있다.
제3선택소자(S3)는 정비트라인(BL0)과 제6컨택(C6)을 통해 연결되고, 제4선택소자(S4)는 부비트라인(BLB0)과 제7컨택(C7)을 통해 연결될 수 있다. 제3가변 저항 소자(R3)는 일단(A3)이 다운 컨택(DC3)을 통해 제3선택소자(S3)와 연결되고, 제4가변 저항 소자(R4)는 일단(A4)이 다운 컨택(DC4)을 통해 제4선택소자(S4)와 연결될 수 있다. 제3가변 저항 소자(R3)의 타단(B3)과 제2가변 저항 소자(R4)의 타단(R4)은 제8컨택(C8)을 통해 연결될 수 있다. 제2싱킹 소자(SI2)의 일단은 제9컨택(C9)을 통해 제8컨택(C8)과 연결될 수 있다.
제1싱킹소자(SI1)의 타단과 제2싱킹소자(SI2)의 타단은 제5컨택(C5)을 통해 기저 전압 라인(VSS_LINE0)과 연결될 수 있다.
도 9는 도 7에 표시된 'S'영역의 평면도의 일 예이다. 도 8에는 기저 전압 라인(VSS_LINE0)이 비트라인(BL0/BLB0)들과 수직한 방향(X)으로 신장된 경우에 대해 도시하였다.
도 6a, 도 7 및 도 8을 참조하여 'S'영역에서 2개의 저장 셀(SC) 및 다른 구성들(BL0/BLB0, WL0, WL1, RDEN_LINE0, RDEN_LINE1, VSS_LINE0)의 배치에 대해 설명한다. 이하에서는 제1워드라인(WL0)에 연결된 저장 셀(SC0)을 제1저장 셀(SC0)이라하고, 제2워드라인(WL1)에 연결된 저장 셀(SC1)을 제2저장 셀(SC1)이라 한다. 제1저장 셀(SC0)에 포함된 소자들은 각각 제1선택소자(S1), 제2선택소자(S2), 제1가변 저항 소자(R1), 제2가변 저항 소자(R2) 및 제1싱킹 소자(SI1)라하고, 제2저장 셀(SC1)에 포함된 소자들은 각각 제3선택소자(S3), 제4선택소자(S4), 제3가변 저항 소자(R3), 제4가변 저항 소자(R4) 및 제2싱킹 소자(SI2)라 한다.
정비트라인(BL0) 및 부비트라인(BLB0)은 메탈레벨(M_LV)에 형성되며, 서로 평행한 방향(Y)으로 신장될 수 있다. 기저 전압 라인(VSS_LINE0)은 트랜지스터 레벨(T_LV)에 형성되며, 정/부비트라인(BL0 - BLB0)과 수직한 방향(X)으로 신장되고, 제1리드 신호 라인(RDEN_LINE0) 및 제2리드 신호 라인(RDEN_LINE1)의 사이에 배치될 수 있다.
제1워드라인(WL0) 및 제2워드라인(WL1)은 트랜지스터 레벨(T_LV)에 형성되고, 정/부비트라인(BL0/BLB0)과 수직한 방향(X)으로 신장될 수 있다. 제1저장 셀(SC0)에 포함된 각 소자들은(S1, S2, R1, R2, SI1)은 도 5에 도시된 각 소자들(411 - 415)와 동일하게 배치되며, 도 5에 도시된 바와 주변 구성들(BL0, BLB0, WL0, RDEN_LINE0, VSS_LINE0)과 연결될 수 있다. 제2저장 셀(SC1)에 포함된 각 소자들은(S3, S4, R3, R4, SI2)은 도 5에 도시된 각 소자들(411 - 415)와 'Y'방향으로 마주 본 형태(미러 형태)로 배치되며, 도 5에 도시된 바와 주변 구성들(BL0, BLB0, WL1, RDEN_LINE1, VSS_LINE0)과 연결될 수 있다.
제1선택소자(S1)는 정비트라인(BL0)과 제1컨택(C1)을 통해 연결되고, 제2선택소자(S2)는 부비트라인(BLB0)과 제2컨택(C2)을 통해 연결될 수 있다. 제1가변 저항 소자(R1)는 일단(A1)이 다운 컨택(DC1)을 통해 제1선택소자(S1)와 연결되고, 제2가변 저항 소자(R2)는 일단(A2)이 다운 컨택(DC2)을 통해 제2선택소자(S2)와 연결될 수 있다. 제1가변 저항 소자(R1)의 타단(B1)과 제2가변 저항 소자(R2)의 타단(R2)은 제3컨택(C3)을 통해 연결될 수 있다. 제1싱킹 소자(SI1)의 일단은 제4컨택(C4)을 통해 제3컨택(C3)과 연결될 수 있다.
제3선택소자(S3)는 정비트라인(BL0)과 제5컨택(C5)을 통해 연결되고, 제4선택소자(S4)는 부비트라인(BLB0)과 제6컨택(C6)을 통해 연결될 수 있다. 제3가변 저항 소자(R3)는 일단(A3)이 다운 컨택(DC3)을 통해 제3선택소자(S3)와 연결되고, 제4가변 저항 소자(R4)는 일단(A4)이 다운 컨택(DC4)을 통해 제4선택소자(S4)와 연결될 수 있다. 제3가변 저항 소자(R3)의 타단(B3)과 제2가변 저항 소자(R4)의 타단(R4)은 제7컨택(C7)을 통해 연결될 수 있다. 제2싱킹 소자(SI2)의 일단은 제8컨택(C8)을 통해 제7컨택(C7)과 연결될 수 있다.
제1싱킹소자(SI1)의 타단과 제2싱킹소자(SI2)의 타단은 기저 전압 라인(VSS_LINE0)과 직접 연결될 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 10 내지 도 14은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 10는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로 프로세서의 구성도의 일 예이다.
도 10를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 기억부(1010)는 메탈레벨에 형성되고, 서로 평행한 방향으로 신장되는 정/부비트라인; 상기 메탈레벨보다 낮은 트랜지스터 레벨에 형성되고, 상기 정/부비트라인과 수직한 방향으로 신장되는 제1워드라인; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 정비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제1선택소자; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 부비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제2선택소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제1선택소자의 타단과 연결되는 제1가변 저항소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제2선택소자의 타단과 연결되는 제2가변 저항소자; 및 상기 트랜지스터 레벨에 형성되고, 일단이 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단과 연결되며, 턴온되면 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단에 기저전압을 공급하는 제1싱킹 소자를 포함할 수 있다. 이를 통해 기억부(1010)의 리드 마진을 증가시키고, 리드 동작 속도를 높일 수 있다. 결과적으로, 마이크로 프로세서(1000)의 동작 속도 및 안정성을 향상시킬 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 11은 본 발명의 일 실시예에 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 11을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 메탈레벨에 형성되고, 서로 평행한 방향으로 신장되는 정/부비트라인; 상기 메탈레벨보다 낮은 트랜지스터 레벨에 형성되고, 상기 정/부비트라인과 수직한 방향으로 신장되는 제1워드라인; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 정비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제1선택소자; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 부비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제2선택소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제1선택소자의 타단과 연결되는 제1가변 저항소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제2선택소자의 타단과 연결되는 제2가변 저항소자; 및 상기 트랜지스터 레벨에 형성되고, 일단이 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단과 연결되며, 턴온되면 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단에 기저전압을 공급하는 제1싱킹 소자를 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 리드 마진을 증가시키고, 리드 동작 속도를 높일 수 있다. 결과적으로, 프로세서(1100)의 동작 속도 및 안정성을 향상시킬 수 있다.
도 11에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 12은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 12을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 메탈레벨에 형성되고, 서로 평행한 방향으로 신장되는 정/부비트라인; 상기 메탈레벨보다 낮은 트랜지스터 레벨에 형성되고, 상기 정/부비트라인과 수직한 방향으로 신장되는 제1워드라인; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 정비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제1선택소자; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 부비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제2선택소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제1선택소자의 타단과 연결되는 제1가변 저항소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제2선택소자의 타단과 연결되는 제2가변 저항소자; 및 상기 트랜지스터 레벨에 형성되고, 일단이 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단과 연결되며, 턴온되면 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단에 기저전압을 공급하는 제1싱킹 소자를 포함할 수 있다. 이를 통해 주기억 장치(1220)의 리드 마진을 증가시키고, 리드 동작 속도를 높일 수 있다. 결과적으로, 시스템(1200)의 동작 속도 및 안정성을 향상시킬 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 메탈레벨에 형성되고, 서로 평행한 방향으로 신장되는 정/부비트라인; 상기 메탈레벨보다 낮은 트랜지스터 레벨에 형성되고, 상기 정/부비트라인과 수직한 방향으로 신장되는 제1워드라인; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 정비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제1선택소자; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 부비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제2선택소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제1선택소자의 타단과 연결되는 제1가변 저항소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제2선택소자의 타단과 연결되는 제2가변 저항소자; 및 상기 트랜지스터 레벨에 형성되고, 일단이 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단과 연결되며, 턴온되면 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단에 기저전압을 공급하는 제1싱킹 소자를 포함할 수 있다. 이를 통해 보조기억장치(1230)의 리드 마진을 증가시키고, 리드 동작 속도를 높일 수 있다. 결과적으로, 시스템(1200)의 동작 속도 및 안정성을 향상시킬 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 11의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 11의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 13을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 메탈레벨에 형성되고, 서로 평행한 방향으로 신장되는 정/부비트라인; 상기 메탈레벨보다 낮은 트랜지스터 레벨에 형성되고, 상기 정/부비트라인과 수직한 방향으로 신장되는 제1워드라인; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 정비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제1선택소자; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 부비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제2선택소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제1선택소자의 타단과 연결되는 제1가변 저항소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제2선택소자의 타단과 연결되는 제2가변 저항소자; 및 상기 트랜지스터 레벨에 형성되고, 일단이 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단과 연결되며, 턴온되면 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단에 기저전압을 공급하는 제1싱킹 소자를 포함할 수 있다. 이를 통해 임시 저장 장치(1340)의 리드 마진을 증가시키고, 리드 동작 속도를 높일 수 있다. 결과적으로, 데이터 저장 시스템(1400)의 동작 속도 및 안정성을 향상시킬 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 14을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 메탈레벨에 형성되고, 서로 평행한 방향으로 신장되는 정/부비트라인; 상기 메탈레벨보다 낮은 트랜지스터 레벨에 형성되고, 상기 정/부비트라인과 수직한 방향으로 신장되는 제1워드라인; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 정비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제1선택소자; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 부비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제2선택소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제1선택소자의 타단과 연결되는 제1가변 저항소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제2선택소자의 타단과 연결되는 제2가변 저항소자; 및 상기 트랜지스터 레벨에 형성되고, 일단이 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단과 연결되며, 턴온되면 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단에 기저전압을 공급하는 제1싱킹 소자를 포함할 수 있다. 이를 통해 메모리(1410)의 리드 마진을 증가시키고, 리드 동작 속도를 높일 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 속도 및 안정성을 향상시킬 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 메탈레벨에 형성되고, 서로 평행한 방향으로 신장되는 정/부비트라인; 상기 메탈레벨보다 낮은 트랜지스터 레벨에 형성되고, 상기 정/부비트라인과 수직한 방향으로 신장되는 제1워드라인; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 정비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제1선택소자; 상기 트랜지스터 레벨에 형성되고, 일단이 상기 부비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제2선택소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제1선택소자의 타단과 연결되는 제1가변 저항소자; 상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제2선택소자의 타단과 연결되는 제2가변 저항소자; 및 상기 트랜지스터 레벨에 형성되고, 일단이 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단과 연결되며, 턴온되면 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단에 기저전압을 공급하는 제1싱킹 소자를 포함할 수 있다. 이를 통해 버퍼 메모리(1440)의 리드 마진을 증가시키고, 리드 동작 속도를 높일 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 속도 및 안정성을 향상시킬 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
도 10 내지 도 14의 전자 장치 또는 시스템의 예시들의 특징은, 다양한 장치, 시스템, 또는 어플리케이션(application)에서 구현될 수 있다. 예를 들어, 모바일 폰 또는 다른 휴대용 통신 장치, 태블릿 컴퓨터, 노트북 또는 랩탑 컴퓨너, 게임기, 스마트 TV 셋, TV 셋탑 박스, 멀티미비어 서버, 유무선 통신 기능을 갖는 디지털 카메라, 무선 통신 기능을 갖는 손목 시계 또는 다른 착용 장치 등이 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.

Claims (29)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는
    메탈레벨에 형성되고, 서로 평행한 방향으로 신장되는 정/부비트라인;
    상기 메탈레벨보다 낮은 트랜지스터 레벨에 형성되고, 상기 정/부비트라인과 수직한 방향으로 신장되는 제1워드라인;
    상기 트랜지스터 레벨에 형성되고, 일단이 상기 정비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제1선택소자;
    상기 트랜지스터 레벨에 형성되고, 일단이 상기 부비트라인과 연결되고, 상기 제1워드라인의 전압에 응답하여 온/오프되는 제2선택소자;
    상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제1선택소자의 타단과 연결되는 제1가변 저항소자;
    상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제2선택소자의 타단과 연결되는 제2가변 저항소자; 및
    상기 트랜지스터 레벨에 형성되고, 일단이 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단과 연결되며, 턴온되면 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단에 기저전압을 공급하는 제1싱킹 소자
    를 포함하는 전자 장치.
  2. 제 1항에 있어서,
    상기 반도체 메모리는
    상기 메탈 레벨에 형성되고, 상기 정비트라인과 상기 부비트라인 사이에 배치되고, 상기 정/부비트라인과 평행한 방향으로 신장되고, 상기 제1싱킹 소자의 타단에 연결되고, 기저전압이 인가되는 제1기저 전압 라인
    을 포함하는 전자 장치.
  3. 제 2항에 있어서,
    상기 제1싱킹 소자의 타단과 상기 제1기저 전압 라인은 컨택을 통해 연결되는 전자 장치.
  4. 제 1항에 있어서,
    상기 반도체 메모리는
    상기 트랜지스터 레벨에 형성되고, 상기 정/부비트라인과 수직한 방향으로 신장되고, 상기 제1싱킹 소자의 타단에 연결되고, 기저전압이 인가되는 제1기저 전압 라인
    을 포함하는 전자 장치.
  5. 제 1항에 있어서,
    상기 반도체 메모리는
    상기 정비트라인과 상기 제1선택소자의 일단을 연결하는 제1컨택; 및
    상기 부비트라인과 상기 제2선택소자의 일단을 연결하는 제2컨택
    을 포함하는 전자 장치.
  6. 제 1항에 있어서,
    상기 반도체 메모리는
    상기 트랜지스터 레벨에 형성되고, 상기 정/비트라인과 수직한 방향으로 신장되고, 상기 제1싱킹 소자의 게이트와 연결되고, 리드 동작시 활성화되는 리드 인에이블 신호가 인가되는 제1리드 신호 라인
    을 포함하는 전자 장치.
  7. 제 5항에 있어서,
    상기 반도체 메모리는
    상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 상기 정/부비트라인과 수직한 방향으로 신장되고, 상기 제1가변 저항 소자의 타단과 상기 제2가변 저항 소자를 연결하는 제3컨택; 및
    상기 제3컨택과 상기 싱킹 소자의 일단을 연결하는 제4컨택
    을 포함하는 전자 장치.
  8. 제 6항에 있어서,
    상기 반도체 메모리는
    상기 트랜지스터 레벨에 형성되고, 상기 정/부비트라인과 수직한 방향으로 신장되는 제2워드라인;
    상기 트랜지스터 레벨에 형성되고, 상기 정비트라인과 평행한 방향으로 신장되고, 일단이 상기 정비트라인과 연결되고, 상기 제2워드라인의 전압에 응답하여 온/오프되는 제3선택소자;
    상기 트랜지스터 레벨에 형성되고, 상기 부비트라인과 평행한 방향으로 신장되고, 일단이 상기 부비트라인과 연결되고, 상기 제2워드라인의 전압에 응답하여 온/오프되는 제4선택소자;
    상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제3선택소자의 타단과 연결되는 제3가변 저항소자;
    상기 메탈레벨과 상기 트랜지스터 레벨 사이에 형성되고, 일단이 상기 제4선택소자의 타단과 연결되는 제4가변 저항소자;
    상기 트랜지스터 레벨에 형성되고, 일단이 상기 제3가변 저항 소자의 타단 및 상기 제4가변 저항 소자의 타단과 연결되며, 턴온되면 상기 제3가변 저항 소자의 타단 및 상기 제4가변 저항 소자의 타단에 기저전압을 공급하는 제2싱킹 소자; 및
    상기 트랜지스터 레벨에 형성되고, 상기 정/비트라인과 수직한 방향으로 신장되고, 상기 제2싱킹 소자의 게이트와 연결되고, 리드 동작시 활성화되는 리드 인에이블 신호가 인가되는 제2리드 신호 라인를 포함하고,
    상기 제1워드라인, 상기 제1리드 신호 라인, 상기 제2리드 신호 라인 및 상기 제2워드라인은 차례로 배치되는 전자 장치.
  9. 제 8항에 있어서,
    상기 제1 내지 제4가변 저항 소자는
    일단에서 타단으로 스위칭 전류가 흐르는 경우 저항값이 상기 제2저항값으로 스위칭되고, 상기 타단에서 상기 일단으로 상기 스위칭 전류가 흐르는 경우 저항값이 상기 제2저항값으로 스위칭되는 전자 장치.
  10. 제 1항에 있어서,
    상기 반도체 메모리는
    리드 동작시 상기 제1가변 저항 소자에 흐르는 전류와 상기 제2가변 저항 소자에 흐르는 전류를 비교하는 전자 장치.
  11. 제 8항에 있어서,
    상기 반도체 메모리는
    상기 정/부비트라인, 상기 제1선택소자, 상기 제2선택소자, 상기 제1가변 저항 소자, 상기 제2가변 저항 소자 및 상기 제1싱킹 소자을 포함하는 제1저장 셀을 포함하고,
    상기 정/부비트라인, 상기 제3선택소자, 상기 제4선택소자, 상기 제3가변 저항 소자, 상기 제4가변 저항 소자 및 상기 제2싱킹 소자을 포함하는 제2저장 셀을 포함하고,
    상기 제1저장 셀 및 상기 제2저장 셀에 상기 제1데이터를 저장하는 경우 상기 제1가변 저항 소자 및 제3가변 저항 소자에 상기 타단에서 상기 일단으로 상기 스위칭 전류를 흘리고 상기 제2가변 저항 소자 및 상기 제4가변 저항 소자에 상기 일단에서 상기 타단으로 상기 스위칭 전류를 흘리고,
    상기 제1저장 셀 및 상기 제2저장 셀에 상기 제2데이터를 저장하는 경우 상기 제1가변 저항 소자 및 상기 제3가변 저항 소자에 상기 일단에서 상기 타단으로 상기 스위칭 전류를 흘리고 상기 제2가변 저항 소자 및 상기 제4가변 저항 소자에 상기 타단에서 상기 일단으로 상기 스위칭 전류를 흘리는 전자 장치.
  12. 제 1항에 있어서,
    상기 전자 장치는 마이크로 프로세서를 더 포함하고,
    상기 마이크로 프로세서는
    상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  13. 제 1항에 있어서,
    상기 전자 장치는 프로세서를 더 포함하고,
    상기 프로세서는
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  14. 제 1항에 있어서,
    상기 전자 장치는 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  15. 제 1항에 있어서,
    상기 전자 장치는 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  16. 제 1항에 있어서,
    상기 전자 장치는 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  17. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는
    메탈레벨에 형성되고, 서로 평행한 방향으로 신장되는 하나 이상의 정/부비트라인;
    상기 메탈레벨보다 낮은 트랜지스터 레벨에 형성되고, 상기 정/부비트라인과 수직한 방향으로 신장되는 다수의 워드라인;
    상기 하나 이상의 정/부비트라인 사이에 연결되고, 상기 제1데이터가 저장된 경우 제1저항값을 가지고, 상기 제2데이터가 저장된 경우 제2저항값을 가지는 제1가변 저항 소자 및 상기 제1데이터가 저장된 경우 상기 제2저항값을 가지고, 상기 제1데이터가 저장된 경우 상기 제1저항값을 가지는 제2가변 저항 소자를 포함하고, 대응하는 워드라인의 전압에 응답하여 선택되는 다수의 저장 셀;
    리드 동작시 대응하는 저장 셀에 기저전압을 인가하는 하나 이상의 기저 전압 라인
    을 포함하는 전자 장치.
  18. 제 17항에 있어서,
    상기 하나 이상의 기저 전압 라인은
    상기 메탈 레벨에 형성되고, 대응하는 상기 정비트라인 및 상기 부비트라인 사이에 배치되고, 상기 정/부비트라인과 평행한 방향으로 신장되는 전자 장치.
  19. 제 17항에 있어서,
    상기 하나 이상의 기저 전압 라인은
    상기 트랜지스터 레벨에 형성되고, 2개의 인접한 저장 셀의 사이에 배치되고, 상기 정/부비트라인과 수직한 방향으로 신장되는 전자 장치.
  20. 제 17항에 있어서,
    상기 다수의 저장 셀 각각은
    상기 트랜지스터 레벨에 형성되고, 일단이 상기 정비트라인과 연결되고, 타단이 상기 제1가변 저항 소자의 일단에 연결되고, 상기 워드라인의 전압에 응답하여 온/오프되는 제1선택소자;
    상기 트랜지스터 레벨에 형성되고, 일단이 상기 부비트라인과 연결되고, 타단이 상기 제2가변 저항 소자의 일단에 연결되고, 상기 워드라인의 전압에 응답하여 온/오프되는 제2선택소자;
    상기 트랜지스터 레벨에 형성되고, 일단이 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단과 연결되고, 타단이 상기 기저 전압 라인에 연결되고, 리드 동작시 활성화되는 리드 인에이블 신호에 응답하여 기저 전압을 상기 제1가변 저항 소자의 타단 및 상기 제2가변 저항 소자의 타단에 인가하는 전자 장치.
  21. 제 17항에 있어서,
    상기 다수의 저장 셀 중 인접한 2개의 저장 셀은 미러(mirror) 형태로 배치되는 전자 장치.
  22. 제 17항에 있어서,
    상기 제1가변 저항 소자 및 제2가변 저항 소자는
    일단에서 타단으로 스위칭 전류가 흐르는 경우 저항값이 상기 제2저항값으로 스위칭되고, 상기 타단에서 상기 일단으로 상기 스위칭 전류가 흐르는 경우 저항값이 상기 제1저항값으로 스위칭되는 전자 장치.
  23. 제 22항에 있어서,
    상기 반도체 메모리는
    상기 저장 셀에 상기 제1데이터를 저장하는 경우 상기 제1가변 저항 소자에 상기 일단에서 상기 타단으로 스위칭 전류를 흘리고 상기 제2가변 저항 소자에 상기 타단에서 상기 일단으로 상기 스위칭 전류를 흘리고, 상기 저장 셀에 상기 제2데이터를 저장하는 경우 상기 제1가변 저항 소자에 상기 타단에서 상기 일단으로 상기 스위칭 전류를 흘리고 상기 제2가변 저항 소자에 상기 일단에서 상기 타단으로 상기 스위칭 전류를 흘리는 전자 장치.
  24. 제 17항에 있어서,
    상기 반도체 메모리는
    리드 동작시 상기 제1가변 저항 소자에 흐르는 전류와 상기 제2가변 저항 소자에 흐르는 전류를 비교하는 전자 장치.
  25. 제 17항에 있어서,
    상기 전자 장치는 마이크로 프로세서를 더 포함하고,
    상기 마이크로 프로세서는
    상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  26. 제 17항에 있어서,
    상기 전자 장치는 프로세서를 더 포함하고,
    상기 프로세서는
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  27. 제 17항에 있어서,
    상기 전자 장치는 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  28. 제 17항에 있어서,
    상기 전자 장치는 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  29. 제 17항에 있어서,
    상기 전자 장치는 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
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